JP2004054329A - パス遅延故障シミュレータおよび自動テストパターン生成装置 - Google Patents
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Abstract
【課題】使用したテストパターンにおいて遅延故障が検出されないパスを特定するとともにそれらのパスの遅延故障を検出可能なテストパターンを生成するパス遅延故障シミュレータおよび自動テストパターン生成装置を得ること。
【解決手段】ネットリスト解析手段11がネットリスト20に基づき遅延故障を検出する対象となるパスを全て抽出し、それらのパスに対してパス故障シミュレーション手段12がスキャンパターン30のパターンに対してシミュレーションを実行し、SFFの値が反転しているか否かとそのSFFを始点とするパスが活性化されているか否かを全て確認し、結果編集手段13が、それらの情報に基づき、パス遅延故障検出率リスト40とパス遅延故障未検出リスト50を出力する。
【選択図】 図1
【解決手段】ネットリスト解析手段11がネットリスト20に基づき遅延故障を検出する対象となるパスを全て抽出し、それらのパスに対してパス故障シミュレーション手段12がスキャンパターン30のパターンに対してシミュレーションを実行し、SFFの値が反転しているか否かとそのSFFを始点とするパスが活性化されているか否かを全て確認し、結果編集手段13が、それらの情報に基づき、パス遅延故障検出率リスト40とパス遅延故障未検出リスト50を出力する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路の遅延故障の検出に関するものであり、特に、スキャン設計された半導体集積回路に適用されるパス遅延故障シミュレータおよび自動テストパターン生成装置に関するものである。
【0002】
【従来の技術】
近年、半導体製造の多層配線技術や微細化技術の向上により、半導体集積回路の1チップの搭載ゲート規模も大きくなり、高性能・高機能・高速度の半導体集積回路が1チップで実現可能となっている。一方、1チップの搭載ゲート規模が大きくなったことにより、製造後の半導体集積回路のテスト方法が問題となっている。
【0003】
半導体集積回路の故障には、縮退故障,オープン故障,ブリッジ故障,遅延故障がある。これらの故障は、必ずしも独立して発生するわけではなく、複合して発生する。縮退故障を検出するためには、半導体集積回路内の素子を“L”と“H”に変化させる必要がある。しかし、回路規模が大きくなると、このようなテストパターンを人手で生成することは困難である。そのため、半導体集積回路をスキャン設計して、高故障検出率のテストパターンを自動生成するATPG(Automatic Test Pattern Generator)ツールを使用してテストパターンを生成したテストパターンを用いることが一般的である。オープン故障とブリッジ故障については、縮退故障を検出するテストパターンを用いることで検出が可能である。そして、縮退故障,オープン故障,ブリッジ故障は、動作速度に依存性のない故障であり、テストは実動作周波数で行う必要が無い。
【0004】
しかし、遅延故障は、半導体集積回路が動作する場合は検出されず、実動作周波数で動作した場合に発生する故障である。すなわち、実動作のクロック周期内に組合せ回路の動作が完了しない故障である。そのため、遅延故障を検出するためには、実動作周波数でテストを行わなければならない。
【0005】
図19および図20のタイムチャートを参照して、スキャンテストにおける遅延故障のテスト手法を説明する。図19はスキャン設計された半導体集積回路を概略的に示す図である。図19において、200はスキャン設計された半導体集積回路、201〜206はスキャンフリップフロップ(以下、SFFとする)、207〜209はテスト対象となる組合せ回路である。SFF201〜206は、SFF201,202,203…の順にシリアルに接続され、シフトレジスタを構成する。そして、スキャンモード制御端子SMに基づいて、シフト動作または組合せ回路207〜209の出力をラッチする。
【0006】
図20のタイムチャートを参照して、半導体集積回路200のスキャンテスト時の動作を説明する。半導体集積回路200の実動作周波数である周期Tのクロックがクロック信号CKに入力される。時刻t0から時刻t3の間、スキャンモード制御信号SMは“H”であるので、SFF201は、クロック信号CKの立ち上がりでスキャンパターン入力SIから入力されるテストパターンをラッチする。そして、クロック信号CKの立ち上がり毎にSFF201,202,203…の順でスキャンパターン入力SIから入力されたテストパターンをシフトする。時刻t3において、スキャンモード制御信号SMが“L”に変化する。これにより、半導体集積回路200はシステム動作に切り替わる。そして、スキャンモード制御信号SMが“L”である期間内のクロック信号CKの立ち上がりでSFF201の出力で動作した組合せ回路207の出力をSFF206が、SFF202の出力で動作した組合せ回路208の出力をSFF205が、SFF203の出力で動作した組合せ回路209の出力をSFF204が、それぞれラッチする。時刻t4においてスキャンモード制御信号SMが“H”に変化すると、SFF201〜206はシフト動作を行う。これにより、SFF206は、スキャンテストデータ観測端子SOにシステム動作時の組合せ回路207〜209のテスト結果を順次出力する。スキャンテストデータ観測端子SOを観測することで、スキャンパターン入力SIからSFF201〜203に設定したテストパターンが組合せ回路207〜209を伝播しクロック信号CKの周期T内にSFF206〜204に伝播され、正しくSFF206〜204にラッチされたか否かを確認することができる。
【0007】
このように、遅延故障を検出するテストは、縮退故障を検出するテストを実動作周波数のクロックを用いて行うか、設計者がテストすべきデータ伝播経路(パス)を特定し、そのパスの遅延故障を検出するテストパターンを人手で作成して行っている。
【0008】
上述した縮退故障を検出するテストを実動作周波数の動作クロックを用いて実行するスキャンテストで遅延故障を検出するためには、SFF201〜203に設定されるスキャンテストパターンが、スキャンモード制御信号SMが“L”に変化している周期Nより1つ前の周期N−1と周期Nより2つ前の周期N−2で異なった値でなければならない。たとえば、組合せ回路207を例にあげると、周期N−2、N−1の時のSFF201の出力が“L”であった場合、組合せ回路207は、周期N−2からそのパスに“L”を伝播しているため、周期NでSFF206がラッチする組合せ回路207の出力は、クロック信号CKの2周期分の時間が経過している。そのため、クロック信号CKの周期内に組合せ回路207の動作が完了しているかの判定ができない。そのため、パスの遅延故障を検出するためには、SFF201〜203に設定されるデータが、周期N−1で“L”から“H”または“H”から“L”に変化し、その出力が組合せ回路207〜209に伝播された結果を周期NでSFF206〜204がそれぞれラッチする必要がある。すなわち、周期N−2でSFF201〜203にそれぞれ設定されるデータと周期N−1でSFF201〜203に設定されるデータが異なった場合のみ遅延故障検出が可能となる。
【0009】
【発明が解決しようとする課題】
しかしながら、上述した従来技術では、縮退故障を検出するためのテストパターンを用いているため、そのテストパターンが、遅延故障検出可能なテストパターンであるか判断できないという問題がある。すなわち、SFF201〜203に設定されるデータが、周期N−2と周期N−1で判定している値が生成されているかの判断ができない。
【0010】
また、遅延故障が検出されないパスを特定するための情報がないため、使用したテストパターンで検出されないパスを特定することはきわめて困難である。
【0011】
この発明は上記に鑑みてなされたもので、使用したテストパターンにおいて遅延故障が検出されないパスを特定するとともにそれらのパスの遅延故障を検出可能なテストパターンを生成するパス遅延故障シミュレータおよび自動テストパターン生成装置を得ることを目的としている。
【0012】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるパス遅延故障シミュレータは、スキャン設計された半導体集積回路を検査するためのスキャンパターンの遅延故障検出率を判定するパス遅延故障シミュレータであって、セルを定義するためのセル情報とセル間の接続を示すセル接続情報とが定義されているネットリストの中から全てのスキャンフリップフロップを抽出し、前記ネットリストのセル間の接続情報をトレースして前記抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定するとともに該遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持するネットリスト解析手段と、前記スキャンパターンを用いて前記ネットリストのシミュレーションを実行した場合に、前記遅延故障検出対象パス毎にそれぞれの該遅延故障検出対象パスの始点となるスキャンフリップフロップの値が反転し、かつ、該遅延故障検出対象パスが活性化されたか否かを確認し、該遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認するパス故障シミュレーション手段と、前記遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、前記遅延故障検出対象パスのパス情報と前記遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力する結果編集手段とを備えることを特徴とする。
【0013】
この発明によれば、パス遅延故障シミュレータは、ネットリスト解析手段が、ネットリストの中から全てのスキャンフリップフロップを抽出し、ネットリストのセル間の接続情報をトレースして抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定するとともに遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持し、パス故障シミュレーション手段が、スキャンパターンを用いてネットリストのシミュレーションを実行した場合に、遅延故障検出対象パス毎にそれぞれの遅延故障検出対象パスの始点となるスキャンフリップフロップの値が反転し、かつ、遅延故障検出対象パスが活性化されたか否かを確認するとともに遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認し、結果編集手段が、遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、遅延故障検出対象パスのパス情報と遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力するようにしている。
【0014】
つぎの発明にかかるパス遅延故障シミュレータは、上記の発明において、前記ネットリスト解析手段は、前記遅延故障検出対象パスを決定する際に、そのパスが論理的に信号が伝播しない論理フォールスパスか否かを判定し、その判定結果が前記論理フォールスパスであった場合には、前記遅延故障検出対象パスから削除することを特徴とする。
【0015】
この発明によれば、ネットリスト解析手段は、遅延故障検出対象パスを決定する際に、そのパスが論理的に信号が伝播しない論理フォールスパスか否かを判定し、その判定結果が論理フォールスパスであった場合には、遅延故障検出対象パスから削除するようにしている。
【0016】
つぎの発明にかかるパス遅延故障シミュレータは、上記の発明において、前記ネットリスト解析手段は、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリと前記ネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと前記遅延故障検出対象パス毎のパス情報に基づいて、前記遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果が前記タイミングフォールスパスであった場合には、前記遅延故障検出対象パスから削除することを特徴とする。
【0017】
この発明によれば、ネットリスト解析手段は、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリとネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと遅延故障検出対象パス毎のパス情報に基づいて、遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果が前記タイミングフォールスパスであった場合には、前記遅延故障検出対象パスから削除するようにしている。
【0018】
つぎの発明にかかるパス遅延故障シミュレータは、上記の発明において、前記ネットリスト解析手段は、前記セルライブラリと前記遅延ファイルに基づき前記スキャンパターンを入力として前記ネットリストに定義されている全てのセル接続情報の遅延時間の算出によるタイミングチェックを行い、前記スキャンパターンのテストモード時のみにタイミングエラーが発生する前記遅延故障検出対象パスおよび活性化がなされる前記遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、前記遅延故障検出対象パスから削除することを特徴とする。
【0019】
この発明によれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づき前記スキャンパターンを入力として前記ネットリストに定義されている全てのセル接続情報の遅延時間の算出によるタイミングチェックを行い、スキャンパターンのテストモード時のみにタイミングエラーが発生する遅延故障検出対象パスおよび活性化がなされる遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、遅延故障検出対象パスから削除するようにしている。
【0020】
つぎの発明にかかる自動テストパターン生成装置は、スキャン設計された半導体集積回路の遅延故障を検出するテストパターンを生成する自動テストパターン生成装置であって、セルを定義するためのセル情報とセル間の接続を示すセル接続情報とが定義されているネットリストの中から全てのスキャンフリップフロップを抽出し、前記ネットリストのセル間の接続情報をトレースして前記抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定し、該遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持し、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリと前記ネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと前記遅延故障検出対象パス毎のパス情報に基づいて、前記遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果が前記タイミングフォールスパスであった場合には、前記遅延故障検出対象パスから削除するネットリスト解析手段と、前記遅延故障検出対象パスに対応するスキャンフリップフロップが、クロック周期毎に反転しているか否かおよび前記遅延故障検出対象パスが活性化されるか否かを判定し、その判定結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力するテストパターン生成手段とを備えることを特徴とする。
【0021】
この発明によれば、自動テストパターン生成装置は、ネットリスト解析手段が、セルを定義するためのセル情報とセル間の接続を示すセル接続情報とが定義されているネットリストの中から全てのスキャンフリップフロップを抽出し、ネットリストのセル間の接続情報をトレースして抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定し、遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持し、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリとネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと遅延故障検出対象パス毎のパス情報に基づいて、遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果がタイミングフォールスパスであった場合には、遅延故障検出対象パスから削除し、テストパターン生成手段が、遅延故障検出対象パスに対応するスキャンフリップフロップが、クロック周期毎に反転しているか否かおよび遅延故障検出対象パスが活性化されるか否かを判定し、その判定結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力するようにしている。
【0022】
つぎの発明にかかる自動テストパターン生成装置は、上記の発明において、前記ネットリスト解析手段は、前記セルライブラリと前記遅延ファイルに基づき前記ネットリストに定義されている全てのセル接続情報の遅延時間を算出し、テストモード時の場合、前記ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合には前記ネットリストの入力端子を変化させてタイミングチェックを行い、前記テストモード時のみタイミングエラーが発生する前記遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、前記遅延故障検出対象パスから削除することを特徴とする。
【0023】
この発明によれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づきネットリストに定義されている全てのセル接続情報の遅延時間を算出し、テストモード時の場合、ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合にはネットリストの入力端子を変化させてタイミングチェックを行い、テストモード時のみタイミングエラーが発生する遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、遅延故障検出対象パスから削除するようにしている。
【0024】
つぎの発明にかかる自動テストパターン生成装置は、上記の発明において、前記ネットリスト解析手段は、前記セルライブラリと前記遅延ファイルに基づき前記ネットリストに定義されている全てのセル接続情報の遅延時間を算出してタイミングチェックを行い、テストモード時の場合、前記ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合には前記ネットリストの入力端子を変化させてタイミングチェックを行い、前記スキャンパターンのテストモード時のみタイミングエラーが発生する前記遅延故障検出対象パスを検出し、前記テストモード時のみタイミングエラーが発生する前記遅延故障検出対象パスがマルチサイクルパス以外の場合前記遅延故障検出対象パスから削除し、前記テストパターン生成手段は、前記セルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定することを特徴とする。
【0025】
この発明によれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づきネットリストに定義されている全てのセル接続情報の遅延時間を算出してタイミングチェックを行い、テストモード時の場合、ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合には前記ネットリストの入力端子を変化させてタイミングチェックを行い、スキャンパターンのテストモード時のみタイミングエラーが発生する遅延故障検出対象パスを検出し、テストモード時のみタイミングエラーが発生する遅延故障検出対象パスがマルチサイクルパス以外の場合遅延故障検出対象パスから削除し、テストパターン生成手段は、セルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定するようにしている。
【0026】
つぎの発明にかかる自動テストパターン生成装置は、上記の発明において、前記テストパターン生成手段は、前記遅延故障検出対象パスの遅延時間を所定のレンジ毎に分類して前記遅延故障検出対象パスをグルーピングし、そのグルーピング内で前記遅延故障検出対象パスの最大遅延時間を検出し、検出した遅延時間において前記セルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定することを特徴とする。
【0027】
この発明によれば、テストパターン生成手段は、遅延故障検出対象パスの遅延時間を所定のレンジ毎に分類して遅延故障検出対象パスをグルーピングし、そのグルーピング内で遅延故障検出対象パスの最大遅延時間を検出し、検出した遅延時間においてセルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定するようにしている。
【0028】
つぎの発明にかかる自動テストパターン生成装置は、スキャン設計された半導体集積回路の遅延故障を検出するテストパターンを生成する自動テストパターン生成装置であって、上記の発明のパス遅延故障シミュレータの出力であるパス遅延故障未検出リスト内の遅延故障未検出のパスを抽出し、抽出したパスのパス情報を保持するとともにそのパスを遅延故障検出対象パスに決定するネットリスト解析手段と、前記遅延故障検出対象パスに対応するスキャンフリップフロップがクロック周期毎に反転しているか否かおよび前記遅延故障検出対象パスが活性化されるか否かを判定し、該遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認し、その遅延故障の検出結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力するテストパターン生成手段と、前記遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、前記遅延故障検出対象パスのパス情報と前記遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力する結果編集手段とを備えることを特徴とする。
【0029】
この発明によれば、自動テストパターン生成装置は、ネットリスト解析手段が、パス遅延故障シミュレータの出力であるパス遅延故障未検出リスト内の遅延故障未検出のパスを抽出し、抽出したパスのパス情報を保持するとともにそのパスを遅延故障検出対象パスに決定し、テストパターン生成手段が、遅延故障検出対象パスに対応するスキャンフリップフロップがクロック周期毎に反転しているか否かおよび遅延故障検出対象パスが活性化されるか否かを判定し、遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認し、その遅延故障の検出結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力し、結果編集手段が、遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、遅延故障検出対象パスのパス情報と遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力するようにしている。
【0030】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるパス遅延故障シミュレータおよび自動テストパターン生成装置の好適な実施の形態を詳細に説明する。
【0031】
実施の形態1.
図1〜図4を用いて本発明の実施の形態1を説明する。図1は、実施の形態1のパス遅延故障シミュレータ10の構成および入出力関連図である。図1において、10はパス遅延故障シミュレータ、20はネットリスト、25はセルライブラリ、30はスキャンパターン、40はパス遅延故障検出率リスト、50はパス遅延故障未検出リストである。
【0032】
ネットリスト20には、半導体集積回路が所望の機能を実現するためのセルを定義するセル情報と、セル間の接続を示すセル接続情報が定義される。ネットリスト20においては、半導体集積回路内のセルを指定するためにインスタンス名が用いられる。セルライブラリ25には、ANDゲートやORゲートなどのセルの論理情報、セル固有のセル遅延情報、SFFのタイミング情報(セットアップタイム、ホールドタイム、リカバリータイムなどのタイミング制約条件)などシミュレーションに必要なセル情報が登録される。スキャンパターン30は、ATPGツールで生成された半導体集積回路のテストに用いるテストパターンである。
【0033】
パス遅延故障シミュレータ10は、ネットリスト解析手段11と、パス故障シミュレーション手段12と、結果編集手段13とで構成される。ネットリスト解析手段11は、ネットリスト20内の遅延故障の対象となるパスを抽出し、遅延故障検出対象パスを決定する。パス故障シミュレーション手段12は、スキャンパターン30を入力としてシミュレーションを実行し、スキャンパターン30によりネットリスト解析手段11において抽出された全てのパスについて故障検出が行われたか否かを確認する。結果編集手段13は、パス故障シミュレーション手段12において確認された結果に基づき、パス遅延故障検出率を算出するとともに、遅延故障検出対象パスのパス情報と遅延故障の検出結果を編集し、パス遅延故障検出率リスト40とパス遅延故障未検出リスト50を生成する。
【0034】
パス遅延故障検出率リスト40には、たとえば、図2に示すように、遅延故障検出対象総パス数、遅延故障検出可能パス数、検査パターン名、パス遅延故障検出率が出力される。
【0035】
パス遅延故障未検出リスト50には、図3に示すように、ネットリスト解析手段11において抽出したパスに通し番号を付与したパス番号に対応して、そのパスの始点となるSFFのインスタンス名と、始点となるSFFからトレースしたパス経路内のセルのインスタンス名と、パスの終点となるSFFのインスタンス名とを、順に出力する。そして、そのパスに対してパス遅延故障検出がされたか否かの判定結果を出力する。
【0036】
図4のフローチャートを参照して、この実施の形態1のパス遅延故障シミュレータ10の動作を説明する。ネットリスト解析手段11は、ネットリスト20を検索し、ネットリスト20に含まれるSFFを全て抽出する(ステップS100)。ネットリスト解析手段11は、抽出したSFFに対して、そのSFFの出力端子が接続されているセルを検索し、検索したセルの出力端子が接続されているセルを検索する。このようにネットリスト20のセルの接続情報をトレースし、SFFのデータ端子に到達するかを確認する(ステップS110)。ネットリスト解析手段11は、SFFの出力端子を始点として、ネットリスト20をトレースした結果SFFのデータ端子に到達したパスについて、パス情報(始点となるSFFと終点となるSFFとそのパス内に存在するセルのインスタンス名)を抽出する(ステップS120)。ネットリスト解析手段11は、抽出したSFF全てに対しこのようなトレースを実行する。そして、ネットリスト20のパス遅延故障検出対象となるパスを全て抽出し、そのパス情報を保持する。抽出されたパス情報には、パス番号を付与し管理する。
【0037】
パス故障シミュレーション手段12は、セルライブラリ25とスキャンパターン30を入力として、ネットリスト20で定義されている半導体集積回路のシミュレーションを実行する(ステップS130)。具体的には、図19および図20を用いて説明したように、スキャンモード制御端子SMが“L”になる周期Nと周期Nの1つ前の周期N−1と周期Nの2つ前の周期N−2のシミュレーションを実行する。シミュレーション実行時に、パス故障シミュレーション手段12は、SFFの設定値とシミュレーション結果とネットリスト解析手段11で抽出されたパス上に存在する各セルの全ての入力ピンの値を保持する。(ステップS140)。パス故障シミュレーション手段12は、保持したSFFの設定値に基づきそれぞれのパスの始点となるSFFの値が、周期N−2と周期N−1とで判定しているかを確認し、その結果(反転情報)をパス番号に対応させて保持する(ステップS150)。さらに、保持したパス上に存在する各セルの全ての入力ピンの値からネットリスト解析手段11で抽出したパス遅延故障検出対象となるパスについて、それらのパスが活性化されているかを確認する。そして、その結果(パス活性化情報)をパス番号に対応させて保持する(ステップS160)。パス故障シミュレーション手段12は、スキャンパターン30が終了するまでこのような動作を繰り返す(ステップS130〜160)。
【0038】
結果編集手段13は、ネットリスト解析手段11で抽出したパス情報とパス故障シミュレーション手段12が保持している反転情報およびパス活性化情報に基づき遅延故障の検出率を算出する(ステップS170)。具体的には、遅延故障検出対象となるパスに対してその始点となるSFFの値が反転し、かつ、その値が伝播されるパスが活性化されているパスの割合を算出する。そして、図2に示すようなパス遅延故障検出率リスト40を出力する。遅延故障検出対象総パス数には、ネットリスト解析手段11で抽出された遅延故障の対象となるパス数を、遅延故障検出可能パス数にはパス故障シミュレーション手段12でSFFが反転しかつパスが活性化されたことが確認されたパス数を、検査パターン名にはスキャンパターン30のファイル名を、パス遅延故障検出率には算出したパス遅延故障検出率を出力する。結果編集手段13は、図3に示すように、パス番号に対応して、そのパスのパス情報とパス遅延故障検出がされたか否かの判定結果を出力する(ステップS180)。
【0039】
このようにこの実施の形態1では、ネットリスト解析手段11がネットリスト20に基づき遅延故障を検出する対象となるパスを全て抽出し、それらのパスに対してパス故障シミュレーション手段12がスキャンパターン30のパターンに対してシミュレーションを実行し、SFFの値が反転しているか否かとそのSFFを始点とするパスが活性化されているか否かを全て確認し、結果編集手段13が、それらの情報に基づき、パス遅延故障検出率リスト40とパス遅延故障未検出リスト50を出力するようにしているため、スキャンパターン30を用いた場合に未検出の遅延故障パスを特定することができる。
【0040】
実施の形態2.
図5および図6を用いて本発明の実施の形態2を説明する。実施の形態1では、SFFの出力を始点としてネットリスト20内のパスをトレースし、SFFのデータ端子に到達したパスを遅延故障検出対象パスとした。しかし、半導体集積回路の場合、接続されているが、冗長な回路が牽引で論理的に信号が伝播しないような経路、すなわち、論理的にありえないパス(論理フォールスパス)が存在することがある。この論理フォールスパスは、どのようなテストパターンを与えてもパスが活性化されることは無く、また、その必要もない。そのため、遅延故障検出対象パス内に論理フォールスパスが存在すると、本来必要のないパスが含まれてパス遅延故障検出率が算出されてしまう。
【0041】
このような問題を改善するために、実施の形態2では、遅延故障検出対象パスを抽出する際に、論理フォールスパスを除外して、遅延故障検出が必要なパスだけを遅延故障検出対象パスとするものである。
【0042】
実施の形態2のパス遅延故障シミュレータ10の構成および入出力関連図は図1に示すものと同様となるので、ここではその説明を省略する。
【0043】
ネットリスト解析手段11は、実施の形態1の機能に加え、ネットリスト20をトレースする際に、論理フォールスパスを検出し、論理フォールスパスを検出した場合には、そのパスを遅延故障検出対象パスから除外する。具体的には、たとえば、図6に示すような論理フォールスパスを検出する。図6において、100,101はSFF、102,103は2チャンネルのマルチプレクサ、104〜106は組合せ回路、SMはスキャンモード制御端子、SIはスキャン入力、CLKはクロック信号、SELは回路内で生成されるマルチプレクサ102,103の制御信号である。マルチプレクサ102と103は、同一の制御信号SELで制御されている。マルチプレクサ102は、制御信号SELが“H”の時にパスを活性化し、マルチプレクサ103は、制御信号SELが“L”の時にパスを活性化する。マルチプレクサ102,103は、同一制御信号SELで制御されているため同時に活性化されることは無い。ネットリスト解析手段11は、このようなパスをトレース時に検出する。
【0044】
図5のフローチャートを参照して、この実施の形態2のパス遅延故障シミュレータ10の動作を説明する。パス故障シミュレーション手段12がシミュレーションを実行し、反転情報およびパス活性化情報を保持するS130〜S160と、結果編集手段13が遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力するS170,S180については、実施の形態1と同じ動作であるので、詳細な説明を省略する。
【0045】
ネットリスト解析手段11は、ネットリスト20を検索し、ネットリスト20に含まれるSFFを全て抽出する(ステップS100)。ネットリスト解析手段11は、抽出したSFFに対して、そのSFFの出力端子が接続されているセルを検索し、検索したセルの出力端子が接続されているセルを検索する。このようにネットリスト20のセルの接続情報をトレースし、SFFのデータ端子に到達するかを確認する(ステップS110)。
【0046】
ネットリスト解析手段11は、ネットリスト20をトレースする際に、論理的にパスが活性化されるか否かを判断し、そのパスが論理フォールスパスであると判断した場合には、そのパスのトレースを中止する(ステップS200)。具体的には、ネットリスト20をトレースして遅延故障検出対象パスを決定する際に、セルライブラリ25に登録されている各セルの論理情報に基づき各セルの入出力端子に繋がる信号線に“H”および“L”が伝播された場合を摸擬する。この時に論理的に活性化されていないパスを論理フォールスパスと判断する。ネットリスト解析手段11は、SFFの出力端子を始点として、ネットリスト20をトレースした結果SFFのデータ端子に到達したパスについて、パス情報(始点となるSFFと終点となるSFFとそのパス内に存在するセルのインスタンス名)を抽出する(ステップS120)。ここでパス情報が抽出されたパスが、遅延故障検出対象パスとなる。
【0047】
パス故障シミュレーション手段12は、シミュレーションを実行し、遅延故障検出対象パスの反転情報およびパス活性化情報を保持する(ステップS130〜S160)。結果編集手段13は遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力する(ステップS170,S180)。
【0048】
このようにこの実施の形態2では、ネットリスト解析手段11がネットリスト20に基づき遅延故障を検出する対象となるパスを全て抽出する際に、論理フォールスパスを検出し、検出した場合には、そのパスのトレースを中止する。そのため、SFFのデータ端子までトレースすることが無いため、論理フォールスパスは、遅延故障検出対象パスから除外される。これにより、論理的に活性化されないパスを取り除くことができ、遅延故障が未検出のパスが本当に遅延故障を検出しなければならないパスであるか否かを設計者が判定する必要がなく、設計効率を上げることができる。
【0049】
実施の形態3.
図7〜図10を用いて本発明の実施の形態3を説明する。実施の形態2では、遅延故障検出対象パスから論理フォールスパスを除外して、遅延故障検出が必要なパスを検出した。しかし、半導体集積回路には、非同期転送パスや、1周期で動作するのではなく、複数周期で動作するマルチサイクルパスが存在する。非同期転送パスやマルチサイクルパス(タイミングフォールスパス)は、1周期で動作する必要が無いため、タイミングを考慮する必要が無い。そのため、遅延故障検出対象パス内にタイミングフォールスパスが存在すると、本来遅延故障検出の必要のないパスが含まれてパス遅延故障検出率が算出されてしまう。
【0050】
このような問題を改善するために、実施の形態3では、遅延故障検出対象パスを抽出する際に、タイミングフォールスパスを除外して、遅延故障検出が必要なパスだけを遅延故障検出対象パスとするものである。
【0051】
図7は、この実施の形態3のパス遅延故障シミュレータ10の構成および入出力関連図である。図1に示した実施の形態1のパス遅延故障シミュレータ10の構成および入出力関連図と同じ構成要素には同一符号を付し、重複する説明は省略する。
【0052】
遅延ファイル60には、ネットリスト20のセル間の接続を示すセル接続情報に対応して、配線の遅延値が定義される。
【0053】
ネットリスト解析手段11は、実施の形態1の機能に加え、ネットリスト20をトレースする際に、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出する。
【0054】
図10のフローチャートを参照して、実施の形態3のパス遅延故障シミュレータ10の動作を説明する。パス故障シミュレーション手段12がシミュレーションを実行し、反転情報およびパス活性化情報を保持するS130〜S160と、結果編集手段13が遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力するS170,S180については、実施の形態1と同じ動作であるので、詳細な説明を省略する。
【0055】
ネットリスト解析手段11は、ネットリスト20を検索し、ネットリスト20に含まれるSFFを全て抽出する(ステップS100)。ネットリスト解析手段11は、抽出したSFFに対して、そのSFFの出力端子が接続されているセルを検索し、検索したセルの出力端子が接続されているセルを検索する。そして、そのセルのセル情報とセル接続情報をネットリスト20から検索する。セル情報に基づきセルライブラリ25に登録されているセル遅延情報と、遅延ファイル60に登録されているセル接続情報に対応する配線遅延値を加算し、遅延時間を算出する。このようにネットリスト20のセルの接続情報をトレースし、遅延時間を算出する際に、タイミングフォールスパスであるか否かを判断する。(ステップS110,S300)。具体的には、たとえば、図8に示す回路の場合、ネットリスト解析手段11は、SFF110の出力端子Qを始点としてネットリスト20をトレースし、組合せ回路113を介してSFF111のデータ端子Dに到達するパスと、組合せ回路114を介してSFF112のデータ端子Dに到達する2つのパスを抽出する。そして、それぞれのパスの遅延時間を算出する。算出した遅延時間が、SFF111のデータ端子Dに到達するパスが8ns、SFF112のデータ端子Dに到達するパスが12nsであったとする。クロック信号CLKの実動作周波数が100MHzの場合は、SFF110の出力端子Qを始点としてSFF111のデータ端子Dに到達するパスは12nsであるので、クロック信号CLKの1周期である10nsよりも2ns遅い。したがって、ネットリスト解析手段11は、このパスをマルチサイクルパス、すなわち、タイミングフォールスパスと判定し、遅延故障検出対象パスから除外する。
【0056】
また、図9に示す回路の場合、ネットリスト解析手段11は、SFF120の出力端子Qを始点としてネットリスト20をトレースし、組合せ回路123を介してSFF121のデータ端子Dに到達するパスと、組合せ回路124を介してSFF122のデータ端子Dに到達する2つのパスを抽出する。ネットリスト解析手段11は、SFF120〜SFF122のクロック端子Tの接続情報をネットリスト20からトレースし、同一クロック信号であるか否かを判定する。この場合は、SFF120のクロック端子TとSFF121のクロック端子Tは、クロック信号CLK1に接続され、SFF122のクロック端子Tは、クロック信号CLK2に接続されている。したがって、ネットリスト解析手段11は、SFF120とSFF122は異なるクロックで動作すると認識し、SFF120の出力端子Qから組合せ回路124を介してSFF122のデータ端子Dに到達するパスは非同期転送パス、すなわち、タイミングフォールスパスと判定し、遅延故障検出対象パスから除外する。
【0057】
ネットリスト解析手段11は、SFFの出力端子を始点として、ネットリスト20をトレースした結果SFFのデータ端子に到達した全パスの中からタイミングフォールスパスと判定したパスを除外し、遅延故障検出対象パスのパス情報を抽出する(ステップS120)。
【0058】
パス故障シミュレーション手段12は、シミュレーションを実行し、遅延故障検出対象パスの反転情報およびパス活性化情報を保持する(ステップS130〜S160)。結果編集手段13は遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力する(ステップS170,S180)。
【0059】
このようにこの実施の形態3では、ネットリスト解析手段11がネットリスト20に基づき遅延故障を検出する対象となるパスを全て抽出する際に、タイミングフォールスパスを検出し、検出したタイミングフォールスパスは、遅延故障検出対象パスから除外する。これにより、遅延故障を検出しなければならないパスだけを対象としてスキャンパターン30での遅延故障検出率を算出することができる。
【0060】
また、パス遅延故障未検出リスト50に出力する情報から、遅延故障を検出する必要のないパスを除くことができるため、遅延故障を検出しなければならないパスであるか否かを設計者が判定する必要がなく、設計効率を上げることができる。
【0061】
実施の形態4.
図11を用いて本発明の実施の形態4を説明する。実施の形態4のパス遅延故障シミュレータ10の構成および入出力関連図は、図7に示すものと同様となるので、ここではその説明を省略する。
【0062】
ネットリスト解析手段11は、実施の形態3の機能に加え、セルライブラリ25に登録されたタイミング情報に基づき、タイミングチェックを行う。
【0063】
図11のフローチャートを参照して、実施の形態4のパス遅延故障シミュレータ10の動作を説明する。ネットリスト解析手段11がネットリスト20を検索してSFFを抽出し、そのSFFを始点としてSFFに到達するパスを抽出し、パス情報を抽出するS100〜S120と、パス故障シミュレーション手段12がシミュレーションを実行し、反転情報およびパス活性化情報を保持するS130〜S160と、結果編集手段13が遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力するS170,S180については、実施の形態1と同じ動作であるので、詳細な説明を省略する。
【0064】
ネットリスト解析手段11は、ネットリスト20を検索してSFFを抽出し、そのSFFを始点としてSFFに到達するパスを抽出し、パス情報を抽出する(ステップS100〜S120)。そして、パス情報を抽出したパスを遅延故障検出対象パスとする。
【0065】
ネットリスト解析手段11は、抽出した全てのパスに対して、実動作周波数によるタイミングエラーチェックを実行し、タイミングエラーが発生するパスのパス情報を検出する(ステップS400)。具体的には、図19に示した半導体集積回路200のスキャンモード制御信号SMをシステム動作(この場合“L”)にした場合に、SFF201〜206の端子にそれぞれ伝播されるパスを検出し、そのパスに含まれるセルのセル遅延情報と、パスの配線遅延値を加算して遅延時間を算出し、セルライブラリ25に登録されているタイミング情報を満足しているか否かを判定する。そして、満足していないパスのパス情報を検出する。すなわち、ネットリスト20に定義された半導体集積回路に対して静的タイミング検証を実行し、タイミングエラーが検出されたパスのパス情報を検出する。また、システム動作時に活性化されるパスのパス情報を検出する。
【0066】
ネットリスト解析手段11は、SFFを始点としてSFFに到達する全てのパスに対して、テストモード時、すなわち、スキャンモード制御信号SMがテスト動作(この場合“H”)の場合に特定の端子を“H”または“L”に固定した状態で実動作周波数によるタイミングエラーチェックを実施し、タイミングエラーが発生するパスのパス情報と活性化されるパスのパス情報を検出する(ステップS410)。すなわち、テスト動作時に静的タイミング検証を実行し、タイミングエラーが検出されたパスのパス情報を検出するとともに、活性化されるパスのパス情報を検出する。
【0067】
ネットリスト解析手段11は、システム動作時にタイミングエラーを検出したパス情報とテスト動作時にタイミングエラーを検出したパス情報とを比較する。そして、テスト動作時のみ検出されたパス情報を遅延故障検出対象パスのパス情報から削除する。すなわち、テスト動作時のみタイミングエラーが検出されたパスについては、遅延故障検出対象パスから除外する。さらに、ネットリスト解析手段11は、システム動作時に活性化されるパスのパス情報とテスト動作時のみ活性化されるパスのパス情報を比較し、テスト動作時のみ活性化されるパスのパス情報を遅延故障検出対象パスのパス情報から除外する(ステップS420)。
【0068】
パス故障シミュレーション手段12は、シミュレーションを実行し、遅延故障検出対象パスの反転情報およびパス活性化情報を保持する(ステップS130〜S160)。結果編集手段13は遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力する(ステップS170,S180)。
【0069】
このようにこの実施の形態4では、ネットリスト解析手段11が静的タイミング検証を行い、タイミングエラーによるフォールスパスを決定し、そのパスを遅延故障検出対象パスから除外しているため、遅延故障を検出しなければならないパスだけを対象としてスキャンパターン30での遅延故障検出率を算出することができる。
【0070】
また、パス遅延故障未検出リスト50に出力する情報から、遅延故障を検出する必要のないパスを除くことができるため、遅延故障を検出しなければならないパスであるか否かを設計者が判定する必要がなく、設計効率を上げることができる。
【0071】
実施の形態5.
図12および図13を用いて本発明の実施の形態5を説明する。図12は、実施の形態5の自動テストパターン生成装置70の構成および入出力関連図である。図12において、20はネットリスト、25はセルライブラリ、60は遅延ファイル、70は自動テストパターン生成装置、80はテストパターンである。
【0072】
ネットリスト20は、半導体集積回路が所望の機能を実現するためのセルを定義するセル情報と、セル間の接続を示すセル接続情報が定義される。ネットリスト20においては、半導体集積回路内のセルを指定するためにインスタンス名が用いられる。セルライブラリ25には、ANDゲートやORゲートなどのセルの論理情報、セル固有のセル遅延情報、SFFのタイミング情報(セットアップタイム、ホールドタイム、リカバリータイムなどのタイミング制約条件)などシミュレーションに必要なセル情報が登録される。遅延ファイル60には、ネットリスト20のセル間の接続を示すセル接続情報に対応して、配線の遅延値が定義される。
【0073】
自動テストパターン生成装置70は、ネットリスト解析手段71とテストパターン生成手段72を備えている。ネットリスト解析手段71は、ネットリスト20内の遅延故障の対象となるパスを抽出し遅延故障検出対象パスを決定するとともに、ネットリスト20をトレースする際に、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出する。テストパターン生成手段72は、ネットリスト解析手段71で決定された遅延故障検出対象パスの始点となるSFFに設定される値が図20に示した周期N−2と周期N−1とで反転するようなパターンを生成し、テストパターン80に生成したパターンを出力する。また、生成したテストパターン80で遅延故障検出対象パスのSFFが反転しかつパスが活性化されたか否かを確認する。
【0074】
テストパターン80は、自動テストパターン生成装置70が生成したテストパターンであり、ネットリスト20で実現される半導体集積回路の外部入力端子に対応して、故障遅延シミュレーションを実行するシミュレータに入力可能な形式のファイルである。
【0075】
つぎに、図13のフローチャートを参照して、実施の形態5の自動テストパターン生成装置70の動作を説明する。ネットリスト解析手段71が、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースするとともに、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出することでタイミングフォールスパスを検出した場合、そのパスを遅延故障検出対象パスから除外して、最終的な遅延故障検出対象パスを決定するS100,S110,S300,S120は、実施の形態3と同じ動作であるので、詳細な説明を省略する。
【0076】
ネットリスト解析手段71は、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースするとともに、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出することでタイミングフォールスパスを検出した場合、そのパスを遅延故障検出対象パスから除外して、最終的な遅延故障検出対象パスを決定する(ステップS100,S110,S300,S120)。
【0077】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成する(ステップS500)。具体的には、図19に示す半導体集積回路200のスキャンパターン入力SIに、たとえば、“L”,“H”を繰り返し入力すると、SFF201,202,203の順にシフトされる毎にSFF201〜203の値が反転する。テストパターン生成手段72は、図20に示した周期N−2と周期N−1でSFFの値が反転し、かつ、遅延故障検出対象パスが活性化されるようなパターンを生成し、テストパターン80に生成したパターンを出力する。テストパターン生成手段72は、生成したテストパターン数が所定のテストパターン数になるまで、この動作を繰り返し、遅延故障検出のためのテストパターンを生成する。
【0078】
このようにこの実施の形態5では、ネットリスト解析手段71が、タイミングフォールスパスを除いて遅延故障検出対象パスを決定し、その遅延故障検出対象パスに対してテストパターン生成手段72が遅延故障を検出するためのテストパターンを生成するようにしているため、遅延故障検出が必要なパスだけを対象に効率よくテストパターンを生成することができる。
【0079】
実施の形態6.
図14を用いて本発明の実施の形態6を説明する。実施の形態6の自動テストパターン生成装置70の構成および入出力関連図は、図12に示すものと同様となるので、ここではその説明を省略する。
【0080】
図14のフローチャートを参照して、実施の形態6の自動テストパターン生成装置70の動作を説明する。ネットリスト解析手段71が、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースして遅延故障検出対象パスを決定し、その遅延故障検出対象パスに対して、静的タイミング検証を実行し、テスト動作時のみタイミングエラーが検出されたパスおよびテスト動作時のみ活性化されるパスを遅延故障検出対象パスから除外して最終的な遅延故障検出対象パスを決定するS100〜S120,S400〜S420については、実施の形態4の動作と同じであるので、詳細な説明を省略する。また、テストパターン生成手段72が、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成するS500につては、実施の形態5の動作と同じであるので、詳細な説明を省略する。
【0081】
ネットリスト解析手段71は、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースして遅延故障検出対象パスを決定し、その遅延故障検出対象パスに対して、静的タイミング検証を実行し、テスト動作時のみタイミングエラーが検出されたパスおよびテスト動作時のみ活性化されるパスを遅延故障検出対象パスから除外して最終的な遅延故障検出対象パスを決定する(ステップS100〜S120,S400〜S420)。
【0082】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成する(ステップS500)。そして、テストパターン80に生成したパターンを出力する。
【0083】
このようにこの実施の形態6では、ネットリスト解析手段71が静的タイミング検証を行い、タイミングエラーによるフォールスパスを決定し、そのパスを遅延故障検出対象パスから除外しているため、遅延故障検出が必要なパスだけを対象に効率よくテストパターンを生成することができる。
【0084】
実施の形態7.
図15を用いて本発明の実施の形態7を説明する。実施の形態7の自動テストパターン生成装置70の構成および入出力関連図は、図12に示すものと同様となるので、ここではその説明を省略する。
【0085】
図15のフローチャートを参照して、実施の形態7の自動テストパターン生成装置70の動作を説明する。ネットリスト解析手段71が、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースして遅延故障検出対象パスを決定し、その遅延故障検出対象パスに対して、静的タイミング検証を実行し、タイミングエラーが検出されたパスを検出するS100〜S120,S400については、実施の形態4の動作と同じであるので、詳細な説明を省略する。
【0086】
ネットリスト解析手段71は、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースして遅延故障検出対象パスを決定し、その遅延故障検出対象パスに対して、静的タイミング検証を実行し、タイミングエラーが検出されたパスを検出する(ステップS100〜S120,S400)。
【0087】
ネットリスト解析手段71は、遅延故障検出対象パスに対して、テストモード時に特定の端子を“H”または“L”に固定した状態で静的タイミング検証を実行し、実動作周波数によるタイミングエラーチェックを行い、タイミングエラーが発生するパスのパス情報を検出する。そして、タイミングエラーが発生したパス情報のパスが、図8に示したマルチサイクルパスであるか否かを判定し、マルチサイクルパスであると判定した場合には、そのパス情報を検出する(ステップS600)。
【0088】
ネットリスト解析手段71は、システム動作時にタイミングエラーを検出したパス情報とテスト動作時にタイミングエラーを検出したパス情報とを比較する。そして、テスト動作時のみ検出されたパス情報のうち、マルチサイクルパスであると判定したパス情報以外のパス情報を遅延故障検出対象パスのパス情報から除外し、最終的な遅延故障検出対象パスを決定する(ステップS610)。
【0089】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成する(ステップS500)。テストパターン生成手段72は、ネットリスト解析手段71でマルチサイクルパスと判定されたパス情報を持つ遅延故障検出対象パスについては、セットアップエラーが発生しないようにマージンを加えた時刻にデータをキャプチャーするようにクロックタイミングを決定してパターンを生成する(ステップS620)。テストパターン生成手段72は、テストパターン80に生成したパターンを出力する。
【0090】
このようにこの実施の形態7では、ネットリスト解析手段71がマルチサイクルパスを検出し、テストパターン生成手段72が、マルチサイクルパスに対してマージンを持つテストパターンを生成するようにしているため、マルチサイクルパスを含めて遅延故障の検出が可能なテストパターンを生成することができる。
【0091】
実施の形態8.
図16および図17を用いて本発明の実施の形態8を説明する。図16は、実施の形態8の自動テストパターン生成装置70の構成および入出力関連図である。図12に示した実施の形態5の自動テストパターン生成装置70の構成および入出力関連図と同じ構成要素には同一符号を付し、重複する説明は省略する。
【0092】
パス遅延故障検出率リスト40には、図2に示すように、遅延故障検出対象総パス数、遅延故障検出可能パス数、検査パターン名、パス遅延故障検出率が出力される。遅延故障検出対象総パス数には、ネットリスト解析手段71で抽出された遅延故障の対象となるパス数が出力される。
【0093】
パス遅延故障未検出リスト50には、パス遅延故障シミュレータ10の出力ファイルであり、図3に示したように、遅延故障検出対象パスに通し番号を付与したパス番号に対応して、そのパスの始点となるSFFのインスタンス名と、始点となるSFFからトレースしたパス経路内のセルのインスタンス名と、パスの終点となるSFFのインスタンス名とが、順に出力されている。そして、そのパスに対してパス遅延故障検出がされたか否かの判定結果を出力する。なお、実施の形態8の自動テストパターン生成装置70の入力として用いるパス遅延故障未検出リスト50は、論理フォールスパスを除いた遅延故障検出対象パスで遅延故障検出率を算出する実施の形態2のパス遅延故障シミュレータ10の出力が望ましい。
【0094】
ネットリスト解析手段71は、パス遅延故障未検出リスト50内のパス遅延故障検出可否結果が「NG」、すなわち、遅延故障の検出がされていないパスのパス情報(パスの始点となるSFFからトレースしたパス経路内のセルをパスの終点となるSFFまでのインスタンス名)を抽出する。
【0095】
結果編集手段73は、遅延故障検出対象パスのパス情報とテストパターン生成手段72で確認された遅延故障検出対象パスのSFFが反転しかつパスが活性化されたか否かの情報に基づき、パス遅延故障検出率を算出するとともに、遅延故障検出対象パスのパス情報と遅延故障の検出結果を編集し、パス遅延故障検出率リスト40とパス遅延故障未検出リスト50を生成する。
【0096】
図17のフローチャートを参照して、実施の形態8の自動テストパターン生成装置70の動作を説明する。ネットリスト解析手段71は、パス遅延故障未検出リスト50のパス遅延故障検出可否結果が「NG」、すなわち、パス遅延故障が検出されていないパスのパス情報を抽出する。そして、抽出したパス情報のパスを遅延故障検出対象パスに決定する(ステップS700)。
【0097】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成する(ステップS500)。テストパターン生成手段72は、テストパターン80に生成したパターンを出力する。また、生成したテストパターン80で遅延故障検出対象パスのSFFが反転しかつパスが活性化されたか否かを確認する。
【0098】
結果編集手段73は、遅延故障検出対象パスのパス情報とテストパターン生成手段72で確認された遅延故障検出対象パスのSFFが反転しかつパスが活性化されたか否かの情報に基づき、遅延故障の検出率を算出する(ステップS170)。そして、パス遅延故障検出率リスト40を出力する。結果編集手段73は、遅延故障検出対象パスのパス番号に対応して、そのパスのパス情報と遅延故障検出がされたか否かの判定結果を出力する(ステップS180)。
【0099】
遅延故障検出されていない遅延故障検出対象パスがある場合には(ステップS710,Yes)、出力したパス遅延故障未検出リスト50を入力にして、遅延故障検出対象パスを決定し、決定した遅延故障検出対象パスに対してテストパターンを生成し、テストパターン80とパス遅延故障検出率リスト40とパス遅延故障未検出リスト50とを出力する動作(ステップS700,S500,S170,S180)を繰り返す。遅延故障検出対象パスが全て遅延故障検出された場合には(ステップS710,No)処理を終了する。
【0100】
このようにこの実施の形態8では、ネットリスト解析手段71がパス遅延故障未検出リスト50の中からパス遅延故障が検出されていないパスだけを抽出してテストパターン生成手段72でパターンを生成する遅延故障検出対象パスとしているため、遅延故障を検出するためのテストパターン80を全て自動で生成することができる。これにより、設計者が人手で作成する手間を省き、設計効率を上げることができる。
【0101】
実施の形態9.
図18を用いて本発明の実施の形態9を説明する。実施の形態9の自動テストパターン生成装置70の構成および入出力関連図は、図12に示すものと同様となるので、ここではその説明を省略する。
【0102】
テストパターン生成手段72は、ネットリスト解析手段71が算出した遅延故障検出対象パス毎のパスの遅延時間に基づき所定のレンジ毎に分類する。そして、分類された遅延故障検出対象パスをグルーピングし、それぞれの最大遅延時間に対応してタイミングエラーが発生しないようなクロックタイミングを決定してテストパターンを生成する。
【0103】
図18のフローチャートを参照して、実施の形態9の自動テストパターン生成装置70の動作を説明する。ネットリスト解析手段71が、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースするとともに、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出するS100〜S120については、実施の形態3と同じ動作であるので、詳細な説明を省略する。
【0104】
ネットリスト解析手段71は、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースするとともに、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出する(ステップS100〜S120)。そして、遅延故障検出対象パスを決定する。
【0105】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスのパスの遅延時間を所定のレンジ毎に分類し、遅延故障検出対象パスをグルーピングする(ステップS800)。具体的には、たとえば、所定レンジを10nsとすると、パスの遅延時間が10ns以下、11〜20ns、21〜30nsというように分類し、それぞれの範囲内の遅延故障検出対象パスを同一のパス群とする。
【0106】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成する(ステップS500)。テストパターン生成手段72は、ネットリスト解析手段71でグルーピングされたパス群毎にそのパス群の中で最大の遅延時間をそれぞれ検出する。そして、セルライブラリ25に登録されているタイミング情報のセットアップタイムに対するタイミングエラーが発生しないように所定の値をマージン値として加えた時刻に入力データをキャプチャーするように考慮してクロック信号の入力タイミングを決定し、パターンを生成する。すなわち、クロック信号の周期をグルーピングされたパス群の最大遅延時間を満足するように合わせて設定する。テストパターン生成手段72は、テストパターン80に生成したパターンを出力する(ステップS810)。
【0107】
このようにこの実施の形態9では、テストパターン生成手段72は、所定のレンジ毎に、遅延故障検出対象パスをグルーピングし、グルーピングされたパス群の最大遅延を満足するようにクロック信号の周期を設定するようにしているため、遅延値が小さいパスについては、速いクロックタイミングでテスト可能なテストパターンを生成することができる。すなわち、クロック信号の周期を適応的に変化させることにより、テスト時間を短縮することができる。
【0108】
【発明の効果】
以上説明したように、この発明にかかるパス遅延故障シミュレータによれば、ネットリスト解析手段が、ネットリストの中から全てのスキャンフリップフロップを抽出し、ネットリストのセル間の接続情報をトレースして抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定するとともに遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持し、パス故障シミュレーション手段が、スキャンパターンを用いてネットリストのシミュレーションを実行した場合に、遅延故障検出対象パス毎にそれぞれの遅延故障検出対象パスの始点となるスキャンフリップフロップの値が反転し、かつ、遅延故障検出対象パスが活性化されたか否かを確認するとともに遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認し、結果編集手段が、遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、遅延故障検出対象パスのパス情報と遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力するようにしているため、スキャンパターンを用いた場合に未検出の遅延故障パスを特定することができる。
【0109】
つぎの発明にかかるパス遅延故障シミュレータによれば、ネットリスト解析手段は、遅延故障検出対象パスを決定する際に、そのパスが論理的に信号が伝播しない論理フォールスパスか否かを判定し、その判定結果が論理フォールスパスであった場合には、遅延故障検出対象パスから削除するようにしているため、論理的に活性化されないパスを取り除くことができ、遅延故障が未検出のパスが本当に遅延故障を検出しなければならないパスであるか否かを設計者が判定する必要がなく、設計効率を上げることができる。
【0110】
つぎの発明にかかるパス遅延故障シミュレータによれば、ネットリスト解析手段は、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリとネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと遅延故障検出対象パス毎のパス情報に基づいて、遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果が前記タイミングフォールスパスであった場合には、前記遅延故障検出対象パスから削除するようにしているため、遅延故障を検出しなければならないパスだけを対象としてスキャンパターンでの遅延故障検出率を算出することができる。
【0111】
つぎの発明にかかるパス遅延故障シミュレータによれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づき前記スキャンパターンを入力として前記ネットリストに定義されている全てのセル接続情報の遅延時間の算出によるタイミングチェックを行い、スキャンパターンのテストモード時のみにタイミングエラーが発生する遅延故障検出対象パスおよび活性化がなされる遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、遅延故障検出対象パスから削除するようにしているため、遅延故障を検出しなければならないパスだけを対象としてスキャンパターンでの遅延故障検出率を算出することができる。
【0112】
つぎの発明にかかる自動テストパターン生成装置によれば、ネットリスト解析手段が、セルを定義するためのセル情報とセル間の接続を示すセル接続情報とが定義されているネットリストの中から全てのスキャンフリップフロップを抽出し、ネットリストのセル間の接続情報をトレースして抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定し、遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持し、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリとネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと遅延故障検出対象パス毎のパス情報に基づいて、遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果がタイミングフォールスパスであった場合には、遅延故障検出対象パスから削除し、テストパターン生成手段が、遅延故障検出対象パスに対応するスキャンフリップフロップが、クロック周期毎に反転しているか否かおよび遅延故障検出対象パスが活性化されるか否かを判定し、その判定結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力するようにしているため、遅延故障検出が必要なパスだけを対象に効率よくテストパターンを生成することができる。
【0113】
つぎの発明にかかる自動テストパターン生成装置によれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づきネットリストに定義されている全てのセル接続情報の遅延時間を算出し、テストモード時の場合、ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合にはネットリストの入力端子を変化させてタイミングチェックを行い、テストモード時のみタイミングエラーが発生する遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、遅延故障検出対象パスから削除するようにしているため、遅延故障検出が必要なパスだけを対象に効率よくテストパターンを生成することができる。
【0114】
つぎの発明にかかる自動テストパターン生成装置によれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づきネットリストに定義されている全てのセル接続情報の遅延時間を算出してタイミングチェックを行い、テストモード時の場合、ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合には前記ネットリストの入力端子を変化させてタイミングチェックを行い、スキャンパターンのテストモード時のみタイミングエラーが発生する遅延故障検出対象パスを検出し、テストモード時のみタイミングエラーが発生する遅延故障検出対象パスがマルチサイクルパス以外の場合遅延故障検出対象パスから削除し、テストパターン生成手段は、セルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定するようにしているため、マルチサイクルパスを含めて遅延故障の検出が可能なテストパターンを生成することができる。
【0115】
つぎの発明にかかる自動テストパターン生成装置によれば、テストパターン生成手段は、遅延故障検出対象パスの遅延時間を所定のレンジ毎に分類して遅延故障検出対象パスをグルーピングし、そのグルーピング内で遅延故障検出対象パスの最大遅延時間を検出し、検出した遅延時間においてセルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定するようにしているため、遅延値が小さいパスについては、速いクロックタイミングでテスト可能なテストパターンを生成することができる。すなわち、クロック信号の周期を適応的に変化させることにより、テスト時間を短縮することができる。
【0116】
つぎの発明にかかる自動テストパターン生成装置によれば、ネットリスト解析手段が、パス遅延故障シミュレータの出力であるパス遅延故障未検出リスト内の遅延故障未検出のパスを抽出し、抽出したパスのパス情報を保持するとともにそのパスを遅延故障検出対象パスに決定し、テストパターン生成手段が、遅延故障検出対象パスに対応するスキャンフリップフロップがクロック周期毎に反転しているか否かおよび遅延故障検出対象パスが活性化されるか否かを判定し、遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認し、その遅延故障の検出結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力し、結果編集手段が、遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、遅延故障検出対象パスのパス情報と遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力するようにしているため、遅延故障を検出するためのテストパターンを全て自動で生成することができる。これにより、設計者が人手で作成する手間を省き、設計効率を上げることができる。
【図面の簡単な説明】
【図1】実施の形態1のパス遅延故障シミュレータの構成および入出力関連図である。
【図2】パス遅延故障検出率リストの一例を示す図である。
【図3】パス遅延故障未検出リストの一例を示す図である。
【図4】実施の形態1のパス遅延故障シミュレータの動作を説明するためのフローチャートである。
【図5】実施の形態2のパス遅延故障シミュレータの動作を説明するためのフローチャートである。
【図6】論理フォールスパスを説明するための図である。
【図7】実施の形態3のパス遅延故障シミュレータの構成および入出力関連図である。
【図8】マルチサイクルパスを説明するための図である。
【図9】非同期転送パスを説明するための図である。
【図10】実施の形態3のパス遅延故障シミュレータの動作を説明するためのフローチャートである。
【図11】実施の形態4のパス遅延故障シミュレータの動作を説明するためのフローチャートである。
【図12】実施の形態5の自動テストパターン生成装置の構成および入出力関連図である。
【図13】実施の形態5の自動テストパターン生成装置の動作を説明するためのフローチャートである。
【図14】実施の形態6の自動テストパターン生成装置の動作を説明するためのフローチャートである。
【図15】実施の形態7の自動テストパターン生成装置の動作を説明するためのフローチャートである。
【図16】実施の形態8の自動テストパターン生成装置の構成および入出力関連図である。
【図17】実施の形態8の自動テストパターン生成装置の動作を説明するためのフローチャートである。
【図18】実施の形態9の自動テストパターン生成装置の動作を説明するためのフローチャートである。
【図19】従来技術を説明するための図である。
【図20】従来技術を説明するための図である。
【符号の説明】
10 パス遅延故障シミュレータ、11,71 ネットリスト解析手段、12パス故障シミュレーション手段、13,73 結果編集手段、20 ネットリスト、25 セルライブラリ、30 スキャンパターン、40 パス遅延故障検出率リスト、50 パス遅延故障未検出リスト、60 遅延ファイル、70 自動テストパターン生成装置、72 テストパターン生成手段、80 テストパターン、100,101,110,111,112,120,121,122,201,202,203,204,205,206 スキャンフリップフロップ、102,103 マルチプレクサ、104,105,106,113,114,123,124,207,208,209 組合せ回路、200 半導体集積回路。
【発明の属する技術分野】
本発明は、半導体集積回路の遅延故障の検出に関するものであり、特に、スキャン設計された半導体集積回路に適用されるパス遅延故障シミュレータおよび自動テストパターン生成装置に関するものである。
【0002】
【従来の技術】
近年、半導体製造の多層配線技術や微細化技術の向上により、半導体集積回路の1チップの搭載ゲート規模も大きくなり、高性能・高機能・高速度の半導体集積回路が1チップで実現可能となっている。一方、1チップの搭載ゲート規模が大きくなったことにより、製造後の半導体集積回路のテスト方法が問題となっている。
【0003】
半導体集積回路の故障には、縮退故障,オープン故障,ブリッジ故障,遅延故障がある。これらの故障は、必ずしも独立して発生するわけではなく、複合して発生する。縮退故障を検出するためには、半導体集積回路内の素子を“L”と“H”に変化させる必要がある。しかし、回路規模が大きくなると、このようなテストパターンを人手で生成することは困難である。そのため、半導体集積回路をスキャン設計して、高故障検出率のテストパターンを自動生成するATPG(Automatic Test Pattern Generator)ツールを使用してテストパターンを生成したテストパターンを用いることが一般的である。オープン故障とブリッジ故障については、縮退故障を検出するテストパターンを用いることで検出が可能である。そして、縮退故障,オープン故障,ブリッジ故障は、動作速度に依存性のない故障であり、テストは実動作周波数で行う必要が無い。
【0004】
しかし、遅延故障は、半導体集積回路が動作する場合は検出されず、実動作周波数で動作した場合に発生する故障である。すなわち、実動作のクロック周期内に組合せ回路の動作が完了しない故障である。そのため、遅延故障を検出するためには、実動作周波数でテストを行わなければならない。
【0005】
図19および図20のタイムチャートを参照して、スキャンテストにおける遅延故障のテスト手法を説明する。図19はスキャン設計された半導体集積回路を概略的に示す図である。図19において、200はスキャン設計された半導体集積回路、201〜206はスキャンフリップフロップ(以下、SFFとする)、207〜209はテスト対象となる組合せ回路である。SFF201〜206は、SFF201,202,203…の順にシリアルに接続され、シフトレジスタを構成する。そして、スキャンモード制御端子SMに基づいて、シフト動作または組合せ回路207〜209の出力をラッチする。
【0006】
図20のタイムチャートを参照して、半導体集積回路200のスキャンテスト時の動作を説明する。半導体集積回路200の実動作周波数である周期Tのクロックがクロック信号CKに入力される。時刻t0から時刻t3の間、スキャンモード制御信号SMは“H”であるので、SFF201は、クロック信号CKの立ち上がりでスキャンパターン入力SIから入力されるテストパターンをラッチする。そして、クロック信号CKの立ち上がり毎にSFF201,202,203…の順でスキャンパターン入力SIから入力されたテストパターンをシフトする。時刻t3において、スキャンモード制御信号SMが“L”に変化する。これにより、半導体集積回路200はシステム動作に切り替わる。そして、スキャンモード制御信号SMが“L”である期間内のクロック信号CKの立ち上がりでSFF201の出力で動作した組合せ回路207の出力をSFF206が、SFF202の出力で動作した組合せ回路208の出力をSFF205が、SFF203の出力で動作した組合せ回路209の出力をSFF204が、それぞれラッチする。時刻t4においてスキャンモード制御信号SMが“H”に変化すると、SFF201〜206はシフト動作を行う。これにより、SFF206は、スキャンテストデータ観測端子SOにシステム動作時の組合せ回路207〜209のテスト結果を順次出力する。スキャンテストデータ観測端子SOを観測することで、スキャンパターン入力SIからSFF201〜203に設定したテストパターンが組合せ回路207〜209を伝播しクロック信号CKの周期T内にSFF206〜204に伝播され、正しくSFF206〜204にラッチされたか否かを確認することができる。
【0007】
このように、遅延故障を検出するテストは、縮退故障を検出するテストを実動作周波数のクロックを用いて行うか、設計者がテストすべきデータ伝播経路(パス)を特定し、そのパスの遅延故障を検出するテストパターンを人手で作成して行っている。
【0008】
上述した縮退故障を検出するテストを実動作周波数の動作クロックを用いて実行するスキャンテストで遅延故障を検出するためには、SFF201〜203に設定されるスキャンテストパターンが、スキャンモード制御信号SMが“L”に変化している周期Nより1つ前の周期N−1と周期Nより2つ前の周期N−2で異なった値でなければならない。たとえば、組合せ回路207を例にあげると、周期N−2、N−1の時のSFF201の出力が“L”であった場合、組合せ回路207は、周期N−2からそのパスに“L”を伝播しているため、周期NでSFF206がラッチする組合せ回路207の出力は、クロック信号CKの2周期分の時間が経過している。そのため、クロック信号CKの周期内に組合せ回路207の動作が完了しているかの判定ができない。そのため、パスの遅延故障を検出するためには、SFF201〜203に設定されるデータが、周期N−1で“L”から“H”または“H”から“L”に変化し、その出力が組合せ回路207〜209に伝播された結果を周期NでSFF206〜204がそれぞれラッチする必要がある。すなわち、周期N−2でSFF201〜203にそれぞれ設定されるデータと周期N−1でSFF201〜203に設定されるデータが異なった場合のみ遅延故障検出が可能となる。
【0009】
【発明が解決しようとする課題】
しかしながら、上述した従来技術では、縮退故障を検出するためのテストパターンを用いているため、そのテストパターンが、遅延故障検出可能なテストパターンであるか判断できないという問題がある。すなわち、SFF201〜203に設定されるデータが、周期N−2と周期N−1で判定している値が生成されているかの判断ができない。
【0010】
また、遅延故障が検出されないパスを特定するための情報がないため、使用したテストパターンで検出されないパスを特定することはきわめて困難である。
【0011】
この発明は上記に鑑みてなされたもので、使用したテストパターンにおいて遅延故障が検出されないパスを特定するとともにそれらのパスの遅延故障を検出可能なテストパターンを生成するパス遅延故障シミュレータおよび自動テストパターン生成装置を得ることを目的としている。
【0012】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるパス遅延故障シミュレータは、スキャン設計された半導体集積回路を検査するためのスキャンパターンの遅延故障検出率を判定するパス遅延故障シミュレータであって、セルを定義するためのセル情報とセル間の接続を示すセル接続情報とが定義されているネットリストの中から全てのスキャンフリップフロップを抽出し、前記ネットリストのセル間の接続情報をトレースして前記抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定するとともに該遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持するネットリスト解析手段と、前記スキャンパターンを用いて前記ネットリストのシミュレーションを実行した場合に、前記遅延故障検出対象パス毎にそれぞれの該遅延故障検出対象パスの始点となるスキャンフリップフロップの値が反転し、かつ、該遅延故障検出対象パスが活性化されたか否かを確認し、該遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認するパス故障シミュレーション手段と、前記遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、前記遅延故障検出対象パスのパス情報と前記遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力する結果編集手段とを備えることを特徴とする。
【0013】
この発明によれば、パス遅延故障シミュレータは、ネットリスト解析手段が、ネットリストの中から全てのスキャンフリップフロップを抽出し、ネットリストのセル間の接続情報をトレースして抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定するとともに遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持し、パス故障シミュレーション手段が、スキャンパターンを用いてネットリストのシミュレーションを実行した場合に、遅延故障検出対象パス毎にそれぞれの遅延故障検出対象パスの始点となるスキャンフリップフロップの値が反転し、かつ、遅延故障検出対象パスが活性化されたか否かを確認するとともに遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認し、結果編集手段が、遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、遅延故障検出対象パスのパス情報と遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力するようにしている。
【0014】
つぎの発明にかかるパス遅延故障シミュレータは、上記の発明において、前記ネットリスト解析手段は、前記遅延故障検出対象パスを決定する際に、そのパスが論理的に信号が伝播しない論理フォールスパスか否かを判定し、その判定結果が前記論理フォールスパスであった場合には、前記遅延故障検出対象パスから削除することを特徴とする。
【0015】
この発明によれば、ネットリスト解析手段は、遅延故障検出対象パスを決定する際に、そのパスが論理的に信号が伝播しない論理フォールスパスか否かを判定し、その判定結果が論理フォールスパスであった場合には、遅延故障検出対象パスから削除するようにしている。
【0016】
つぎの発明にかかるパス遅延故障シミュレータは、上記の発明において、前記ネットリスト解析手段は、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリと前記ネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと前記遅延故障検出対象パス毎のパス情報に基づいて、前記遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果が前記タイミングフォールスパスであった場合には、前記遅延故障検出対象パスから削除することを特徴とする。
【0017】
この発明によれば、ネットリスト解析手段は、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリとネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと遅延故障検出対象パス毎のパス情報に基づいて、遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果が前記タイミングフォールスパスであった場合には、前記遅延故障検出対象パスから削除するようにしている。
【0018】
つぎの発明にかかるパス遅延故障シミュレータは、上記の発明において、前記ネットリスト解析手段は、前記セルライブラリと前記遅延ファイルに基づき前記スキャンパターンを入力として前記ネットリストに定義されている全てのセル接続情報の遅延時間の算出によるタイミングチェックを行い、前記スキャンパターンのテストモード時のみにタイミングエラーが発生する前記遅延故障検出対象パスおよび活性化がなされる前記遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、前記遅延故障検出対象パスから削除することを特徴とする。
【0019】
この発明によれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づき前記スキャンパターンを入力として前記ネットリストに定義されている全てのセル接続情報の遅延時間の算出によるタイミングチェックを行い、スキャンパターンのテストモード時のみにタイミングエラーが発生する遅延故障検出対象パスおよび活性化がなされる遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、遅延故障検出対象パスから削除するようにしている。
【0020】
つぎの発明にかかる自動テストパターン生成装置は、スキャン設計された半導体集積回路の遅延故障を検出するテストパターンを生成する自動テストパターン生成装置であって、セルを定義するためのセル情報とセル間の接続を示すセル接続情報とが定義されているネットリストの中から全てのスキャンフリップフロップを抽出し、前記ネットリストのセル間の接続情報をトレースして前記抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定し、該遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持し、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリと前記ネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと前記遅延故障検出対象パス毎のパス情報に基づいて、前記遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果が前記タイミングフォールスパスであった場合には、前記遅延故障検出対象パスから削除するネットリスト解析手段と、前記遅延故障検出対象パスに対応するスキャンフリップフロップが、クロック周期毎に反転しているか否かおよび前記遅延故障検出対象パスが活性化されるか否かを判定し、その判定結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力するテストパターン生成手段とを備えることを特徴とする。
【0021】
この発明によれば、自動テストパターン生成装置は、ネットリスト解析手段が、セルを定義するためのセル情報とセル間の接続を示すセル接続情報とが定義されているネットリストの中から全てのスキャンフリップフロップを抽出し、ネットリストのセル間の接続情報をトレースして抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定し、遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持し、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリとネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと遅延故障検出対象パス毎のパス情報に基づいて、遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果がタイミングフォールスパスであった場合には、遅延故障検出対象パスから削除し、テストパターン生成手段が、遅延故障検出対象パスに対応するスキャンフリップフロップが、クロック周期毎に反転しているか否かおよび遅延故障検出対象パスが活性化されるか否かを判定し、その判定結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力するようにしている。
【0022】
つぎの発明にかかる自動テストパターン生成装置は、上記の発明において、前記ネットリスト解析手段は、前記セルライブラリと前記遅延ファイルに基づき前記ネットリストに定義されている全てのセル接続情報の遅延時間を算出し、テストモード時の場合、前記ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合には前記ネットリストの入力端子を変化させてタイミングチェックを行い、前記テストモード時のみタイミングエラーが発生する前記遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、前記遅延故障検出対象パスから削除することを特徴とする。
【0023】
この発明によれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づきネットリストに定義されている全てのセル接続情報の遅延時間を算出し、テストモード時の場合、ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合にはネットリストの入力端子を変化させてタイミングチェックを行い、テストモード時のみタイミングエラーが発生する遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、遅延故障検出対象パスから削除するようにしている。
【0024】
つぎの発明にかかる自動テストパターン生成装置は、上記の発明において、前記ネットリスト解析手段は、前記セルライブラリと前記遅延ファイルに基づき前記ネットリストに定義されている全てのセル接続情報の遅延時間を算出してタイミングチェックを行い、テストモード時の場合、前記ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合には前記ネットリストの入力端子を変化させてタイミングチェックを行い、前記スキャンパターンのテストモード時のみタイミングエラーが発生する前記遅延故障検出対象パスを検出し、前記テストモード時のみタイミングエラーが発生する前記遅延故障検出対象パスがマルチサイクルパス以外の場合前記遅延故障検出対象パスから削除し、前記テストパターン生成手段は、前記セルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定することを特徴とする。
【0025】
この発明によれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づきネットリストに定義されている全てのセル接続情報の遅延時間を算出してタイミングチェックを行い、テストモード時の場合、ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合には前記ネットリストの入力端子を変化させてタイミングチェックを行い、スキャンパターンのテストモード時のみタイミングエラーが発生する遅延故障検出対象パスを検出し、テストモード時のみタイミングエラーが発生する遅延故障検出対象パスがマルチサイクルパス以外の場合遅延故障検出対象パスから削除し、テストパターン生成手段は、セルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定するようにしている。
【0026】
つぎの発明にかかる自動テストパターン生成装置は、上記の発明において、前記テストパターン生成手段は、前記遅延故障検出対象パスの遅延時間を所定のレンジ毎に分類して前記遅延故障検出対象パスをグルーピングし、そのグルーピング内で前記遅延故障検出対象パスの最大遅延時間を検出し、検出した遅延時間において前記セルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定することを特徴とする。
【0027】
この発明によれば、テストパターン生成手段は、遅延故障検出対象パスの遅延時間を所定のレンジ毎に分類して遅延故障検出対象パスをグルーピングし、そのグルーピング内で遅延故障検出対象パスの最大遅延時間を検出し、検出した遅延時間においてセルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定するようにしている。
【0028】
つぎの発明にかかる自動テストパターン生成装置は、スキャン設計された半導体集積回路の遅延故障を検出するテストパターンを生成する自動テストパターン生成装置であって、上記の発明のパス遅延故障シミュレータの出力であるパス遅延故障未検出リスト内の遅延故障未検出のパスを抽出し、抽出したパスのパス情報を保持するとともにそのパスを遅延故障検出対象パスに決定するネットリスト解析手段と、前記遅延故障検出対象パスに対応するスキャンフリップフロップがクロック周期毎に反転しているか否かおよび前記遅延故障検出対象パスが活性化されるか否かを判定し、該遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認し、その遅延故障の検出結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力するテストパターン生成手段と、前記遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、前記遅延故障検出対象パスのパス情報と前記遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力する結果編集手段とを備えることを特徴とする。
【0029】
この発明によれば、自動テストパターン生成装置は、ネットリスト解析手段が、パス遅延故障シミュレータの出力であるパス遅延故障未検出リスト内の遅延故障未検出のパスを抽出し、抽出したパスのパス情報を保持するとともにそのパスを遅延故障検出対象パスに決定し、テストパターン生成手段が、遅延故障検出対象パスに対応するスキャンフリップフロップがクロック周期毎に反転しているか否かおよび遅延故障検出対象パスが活性化されるか否かを判定し、遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認し、その遅延故障の検出結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力し、結果編集手段が、遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、遅延故障検出対象パスのパス情報と遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力するようにしている。
【0030】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるパス遅延故障シミュレータおよび自動テストパターン生成装置の好適な実施の形態を詳細に説明する。
【0031】
実施の形態1.
図1〜図4を用いて本発明の実施の形態1を説明する。図1は、実施の形態1のパス遅延故障シミュレータ10の構成および入出力関連図である。図1において、10はパス遅延故障シミュレータ、20はネットリスト、25はセルライブラリ、30はスキャンパターン、40はパス遅延故障検出率リスト、50はパス遅延故障未検出リストである。
【0032】
ネットリスト20には、半導体集積回路が所望の機能を実現するためのセルを定義するセル情報と、セル間の接続を示すセル接続情報が定義される。ネットリスト20においては、半導体集積回路内のセルを指定するためにインスタンス名が用いられる。セルライブラリ25には、ANDゲートやORゲートなどのセルの論理情報、セル固有のセル遅延情報、SFFのタイミング情報(セットアップタイム、ホールドタイム、リカバリータイムなどのタイミング制約条件)などシミュレーションに必要なセル情報が登録される。スキャンパターン30は、ATPGツールで生成された半導体集積回路のテストに用いるテストパターンである。
【0033】
パス遅延故障シミュレータ10は、ネットリスト解析手段11と、パス故障シミュレーション手段12と、結果編集手段13とで構成される。ネットリスト解析手段11は、ネットリスト20内の遅延故障の対象となるパスを抽出し、遅延故障検出対象パスを決定する。パス故障シミュレーション手段12は、スキャンパターン30を入力としてシミュレーションを実行し、スキャンパターン30によりネットリスト解析手段11において抽出された全てのパスについて故障検出が行われたか否かを確認する。結果編集手段13は、パス故障シミュレーション手段12において確認された結果に基づき、パス遅延故障検出率を算出するとともに、遅延故障検出対象パスのパス情報と遅延故障の検出結果を編集し、パス遅延故障検出率リスト40とパス遅延故障未検出リスト50を生成する。
【0034】
パス遅延故障検出率リスト40には、たとえば、図2に示すように、遅延故障検出対象総パス数、遅延故障検出可能パス数、検査パターン名、パス遅延故障検出率が出力される。
【0035】
パス遅延故障未検出リスト50には、図3に示すように、ネットリスト解析手段11において抽出したパスに通し番号を付与したパス番号に対応して、そのパスの始点となるSFFのインスタンス名と、始点となるSFFからトレースしたパス経路内のセルのインスタンス名と、パスの終点となるSFFのインスタンス名とを、順に出力する。そして、そのパスに対してパス遅延故障検出がされたか否かの判定結果を出力する。
【0036】
図4のフローチャートを参照して、この実施の形態1のパス遅延故障シミュレータ10の動作を説明する。ネットリスト解析手段11は、ネットリスト20を検索し、ネットリスト20に含まれるSFFを全て抽出する(ステップS100)。ネットリスト解析手段11は、抽出したSFFに対して、そのSFFの出力端子が接続されているセルを検索し、検索したセルの出力端子が接続されているセルを検索する。このようにネットリスト20のセルの接続情報をトレースし、SFFのデータ端子に到達するかを確認する(ステップS110)。ネットリスト解析手段11は、SFFの出力端子を始点として、ネットリスト20をトレースした結果SFFのデータ端子に到達したパスについて、パス情報(始点となるSFFと終点となるSFFとそのパス内に存在するセルのインスタンス名)を抽出する(ステップS120)。ネットリスト解析手段11は、抽出したSFF全てに対しこのようなトレースを実行する。そして、ネットリスト20のパス遅延故障検出対象となるパスを全て抽出し、そのパス情報を保持する。抽出されたパス情報には、パス番号を付与し管理する。
【0037】
パス故障シミュレーション手段12は、セルライブラリ25とスキャンパターン30を入力として、ネットリスト20で定義されている半導体集積回路のシミュレーションを実行する(ステップS130)。具体的には、図19および図20を用いて説明したように、スキャンモード制御端子SMが“L”になる周期Nと周期Nの1つ前の周期N−1と周期Nの2つ前の周期N−2のシミュレーションを実行する。シミュレーション実行時に、パス故障シミュレーション手段12は、SFFの設定値とシミュレーション結果とネットリスト解析手段11で抽出されたパス上に存在する各セルの全ての入力ピンの値を保持する。(ステップS140)。パス故障シミュレーション手段12は、保持したSFFの設定値に基づきそれぞれのパスの始点となるSFFの値が、周期N−2と周期N−1とで判定しているかを確認し、その結果(反転情報)をパス番号に対応させて保持する(ステップS150)。さらに、保持したパス上に存在する各セルの全ての入力ピンの値からネットリスト解析手段11で抽出したパス遅延故障検出対象となるパスについて、それらのパスが活性化されているかを確認する。そして、その結果(パス活性化情報)をパス番号に対応させて保持する(ステップS160)。パス故障シミュレーション手段12は、スキャンパターン30が終了するまでこのような動作を繰り返す(ステップS130〜160)。
【0038】
結果編集手段13は、ネットリスト解析手段11で抽出したパス情報とパス故障シミュレーション手段12が保持している反転情報およびパス活性化情報に基づき遅延故障の検出率を算出する(ステップS170)。具体的には、遅延故障検出対象となるパスに対してその始点となるSFFの値が反転し、かつ、その値が伝播されるパスが活性化されているパスの割合を算出する。そして、図2に示すようなパス遅延故障検出率リスト40を出力する。遅延故障検出対象総パス数には、ネットリスト解析手段11で抽出された遅延故障の対象となるパス数を、遅延故障検出可能パス数にはパス故障シミュレーション手段12でSFFが反転しかつパスが活性化されたことが確認されたパス数を、検査パターン名にはスキャンパターン30のファイル名を、パス遅延故障検出率には算出したパス遅延故障検出率を出力する。結果編集手段13は、図3に示すように、パス番号に対応して、そのパスのパス情報とパス遅延故障検出がされたか否かの判定結果を出力する(ステップS180)。
【0039】
このようにこの実施の形態1では、ネットリスト解析手段11がネットリスト20に基づき遅延故障を検出する対象となるパスを全て抽出し、それらのパスに対してパス故障シミュレーション手段12がスキャンパターン30のパターンに対してシミュレーションを実行し、SFFの値が反転しているか否かとそのSFFを始点とするパスが活性化されているか否かを全て確認し、結果編集手段13が、それらの情報に基づき、パス遅延故障検出率リスト40とパス遅延故障未検出リスト50を出力するようにしているため、スキャンパターン30を用いた場合に未検出の遅延故障パスを特定することができる。
【0040】
実施の形態2.
図5および図6を用いて本発明の実施の形態2を説明する。実施の形態1では、SFFの出力を始点としてネットリスト20内のパスをトレースし、SFFのデータ端子に到達したパスを遅延故障検出対象パスとした。しかし、半導体集積回路の場合、接続されているが、冗長な回路が牽引で論理的に信号が伝播しないような経路、すなわち、論理的にありえないパス(論理フォールスパス)が存在することがある。この論理フォールスパスは、どのようなテストパターンを与えてもパスが活性化されることは無く、また、その必要もない。そのため、遅延故障検出対象パス内に論理フォールスパスが存在すると、本来必要のないパスが含まれてパス遅延故障検出率が算出されてしまう。
【0041】
このような問題を改善するために、実施の形態2では、遅延故障検出対象パスを抽出する際に、論理フォールスパスを除外して、遅延故障検出が必要なパスだけを遅延故障検出対象パスとするものである。
【0042】
実施の形態2のパス遅延故障シミュレータ10の構成および入出力関連図は図1に示すものと同様となるので、ここではその説明を省略する。
【0043】
ネットリスト解析手段11は、実施の形態1の機能に加え、ネットリスト20をトレースする際に、論理フォールスパスを検出し、論理フォールスパスを検出した場合には、そのパスを遅延故障検出対象パスから除外する。具体的には、たとえば、図6に示すような論理フォールスパスを検出する。図6において、100,101はSFF、102,103は2チャンネルのマルチプレクサ、104〜106は組合せ回路、SMはスキャンモード制御端子、SIはスキャン入力、CLKはクロック信号、SELは回路内で生成されるマルチプレクサ102,103の制御信号である。マルチプレクサ102と103は、同一の制御信号SELで制御されている。マルチプレクサ102は、制御信号SELが“H”の時にパスを活性化し、マルチプレクサ103は、制御信号SELが“L”の時にパスを活性化する。マルチプレクサ102,103は、同一制御信号SELで制御されているため同時に活性化されることは無い。ネットリスト解析手段11は、このようなパスをトレース時に検出する。
【0044】
図5のフローチャートを参照して、この実施の形態2のパス遅延故障シミュレータ10の動作を説明する。パス故障シミュレーション手段12がシミュレーションを実行し、反転情報およびパス活性化情報を保持するS130〜S160と、結果編集手段13が遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力するS170,S180については、実施の形態1と同じ動作であるので、詳細な説明を省略する。
【0045】
ネットリスト解析手段11は、ネットリスト20を検索し、ネットリスト20に含まれるSFFを全て抽出する(ステップS100)。ネットリスト解析手段11は、抽出したSFFに対して、そのSFFの出力端子が接続されているセルを検索し、検索したセルの出力端子が接続されているセルを検索する。このようにネットリスト20のセルの接続情報をトレースし、SFFのデータ端子に到達するかを確認する(ステップS110)。
【0046】
ネットリスト解析手段11は、ネットリスト20をトレースする際に、論理的にパスが活性化されるか否かを判断し、そのパスが論理フォールスパスであると判断した場合には、そのパスのトレースを中止する(ステップS200)。具体的には、ネットリスト20をトレースして遅延故障検出対象パスを決定する際に、セルライブラリ25に登録されている各セルの論理情報に基づき各セルの入出力端子に繋がる信号線に“H”および“L”が伝播された場合を摸擬する。この時に論理的に活性化されていないパスを論理フォールスパスと判断する。ネットリスト解析手段11は、SFFの出力端子を始点として、ネットリスト20をトレースした結果SFFのデータ端子に到達したパスについて、パス情報(始点となるSFFと終点となるSFFとそのパス内に存在するセルのインスタンス名)を抽出する(ステップS120)。ここでパス情報が抽出されたパスが、遅延故障検出対象パスとなる。
【0047】
パス故障シミュレーション手段12は、シミュレーションを実行し、遅延故障検出対象パスの反転情報およびパス活性化情報を保持する(ステップS130〜S160)。結果編集手段13は遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力する(ステップS170,S180)。
【0048】
このようにこの実施の形態2では、ネットリスト解析手段11がネットリスト20に基づき遅延故障を検出する対象となるパスを全て抽出する際に、論理フォールスパスを検出し、検出した場合には、そのパスのトレースを中止する。そのため、SFFのデータ端子までトレースすることが無いため、論理フォールスパスは、遅延故障検出対象パスから除外される。これにより、論理的に活性化されないパスを取り除くことができ、遅延故障が未検出のパスが本当に遅延故障を検出しなければならないパスであるか否かを設計者が判定する必要がなく、設計効率を上げることができる。
【0049】
実施の形態3.
図7〜図10を用いて本発明の実施の形態3を説明する。実施の形態2では、遅延故障検出対象パスから論理フォールスパスを除外して、遅延故障検出が必要なパスを検出した。しかし、半導体集積回路には、非同期転送パスや、1周期で動作するのではなく、複数周期で動作するマルチサイクルパスが存在する。非同期転送パスやマルチサイクルパス(タイミングフォールスパス)は、1周期で動作する必要が無いため、タイミングを考慮する必要が無い。そのため、遅延故障検出対象パス内にタイミングフォールスパスが存在すると、本来遅延故障検出の必要のないパスが含まれてパス遅延故障検出率が算出されてしまう。
【0050】
このような問題を改善するために、実施の形態3では、遅延故障検出対象パスを抽出する際に、タイミングフォールスパスを除外して、遅延故障検出が必要なパスだけを遅延故障検出対象パスとするものである。
【0051】
図7は、この実施の形態3のパス遅延故障シミュレータ10の構成および入出力関連図である。図1に示した実施の形態1のパス遅延故障シミュレータ10の構成および入出力関連図と同じ構成要素には同一符号を付し、重複する説明は省略する。
【0052】
遅延ファイル60には、ネットリスト20のセル間の接続を示すセル接続情報に対応して、配線の遅延値が定義される。
【0053】
ネットリスト解析手段11は、実施の形態1の機能に加え、ネットリスト20をトレースする際に、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出する。
【0054】
図10のフローチャートを参照して、実施の形態3のパス遅延故障シミュレータ10の動作を説明する。パス故障シミュレーション手段12がシミュレーションを実行し、反転情報およびパス活性化情報を保持するS130〜S160と、結果編集手段13が遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力するS170,S180については、実施の形態1と同じ動作であるので、詳細な説明を省略する。
【0055】
ネットリスト解析手段11は、ネットリスト20を検索し、ネットリスト20に含まれるSFFを全て抽出する(ステップS100)。ネットリスト解析手段11は、抽出したSFFに対して、そのSFFの出力端子が接続されているセルを検索し、検索したセルの出力端子が接続されているセルを検索する。そして、そのセルのセル情報とセル接続情報をネットリスト20から検索する。セル情報に基づきセルライブラリ25に登録されているセル遅延情報と、遅延ファイル60に登録されているセル接続情報に対応する配線遅延値を加算し、遅延時間を算出する。このようにネットリスト20のセルの接続情報をトレースし、遅延時間を算出する際に、タイミングフォールスパスであるか否かを判断する。(ステップS110,S300)。具体的には、たとえば、図8に示す回路の場合、ネットリスト解析手段11は、SFF110の出力端子Qを始点としてネットリスト20をトレースし、組合せ回路113を介してSFF111のデータ端子Dに到達するパスと、組合せ回路114を介してSFF112のデータ端子Dに到達する2つのパスを抽出する。そして、それぞれのパスの遅延時間を算出する。算出した遅延時間が、SFF111のデータ端子Dに到達するパスが8ns、SFF112のデータ端子Dに到達するパスが12nsであったとする。クロック信号CLKの実動作周波数が100MHzの場合は、SFF110の出力端子Qを始点としてSFF111のデータ端子Dに到達するパスは12nsであるので、クロック信号CLKの1周期である10nsよりも2ns遅い。したがって、ネットリスト解析手段11は、このパスをマルチサイクルパス、すなわち、タイミングフォールスパスと判定し、遅延故障検出対象パスから除外する。
【0056】
また、図9に示す回路の場合、ネットリスト解析手段11は、SFF120の出力端子Qを始点としてネットリスト20をトレースし、組合せ回路123を介してSFF121のデータ端子Dに到達するパスと、組合せ回路124を介してSFF122のデータ端子Dに到達する2つのパスを抽出する。ネットリスト解析手段11は、SFF120〜SFF122のクロック端子Tの接続情報をネットリスト20からトレースし、同一クロック信号であるか否かを判定する。この場合は、SFF120のクロック端子TとSFF121のクロック端子Tは、クロック信号CLK1に接続され、SFF122のクロック端子Tは、クロック信号CLK2に接続されている。したがって、ネットリスト解析手段11は、SFF120とSFF122は異なるクロックで動作すると認識し、SFF120の出力端子Qから組合せ回路124を介してSFF122のデータ端子Dに到達するパスは非同期転送パス、すなわち、タイミングフォールスパスと判定し、遅延故障検出対象パスから除外する。
【0057】
ネットリスト解析手段11は、SFFの出力端子を始点として、ネットリスト20をトレースした結果SFFのデータ端子に到達した全パスの中からタイミングフォールスパスと判定したパスを除外し、遅延故障検出対象パスのパス情報を抽出する(ステップS120)。
【0058】
パス故障シミュレーション手段12は、シミュレーションを実行し、遅延故障検出対象パスの反転情報およびパス活性化情報を保持する(ステップS130〜S160)。結果編集手段13は遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力する(ステップS170,S180)。
【0059】
このようにこの実施の形態3では、ネットリスト解析手段11がネットリスト20に基づき遅延故障を検出する対象となるパスを全て抽出する際に、タイミングフォールスパスを検出し、検出したタイミングフォールスパスは、遅延故障検出対象パスから除外する。これにより、遅延故障を検出しなければならないパスだけを対象としてスキャンパターン30での遅延故障検出率を算出することができる。
【0060】
また、パス遅延故障未検出リスト50に出力する情報から、遅延故障を検出する必要のないパスを除くことができるため、遅延故障を検出しなければならないパスであるか否かを設計者が判定する必要がなく、設計効率を上げることができる。
【0061】
実施の形態4.
図11を用いて本発明の実施の形態4を説明する。実施の形態4のパス遅延故障シミュレータ10の構成および入出力関連図は、図7に示すものと同様となるので、ここではその説明を省略する。
【0062】
ネットリスト解析手段11は、実施の形態3の機能に加え、セルライブラリ25に登録されたタイミング情報に基づき、タイミングチェックを行う。
【0063】
図11のフローチャートを参照して、実施の形態4のパス遅延故障シミュレータ10の動作を説明する。ネットリスト解析手段11がネットリスト20を検索してSFFを抽出し、そのSFFを始点としてSFFに到達するパスを抽出し、パス情報を抽出するS100〜S120と、パス故障シミュレーション手段12がシミュレーションを実行し、反転情報およびパス活性化情報を保持するS130〜S160と、結果編集手段13が遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力するS170,S180については、実施の形態1と同じ動作であるので、詳細な説明を省略する。
【0064】
ネットリスト解析手段11は、ネットリスト20を検索してSFFを抽出し、そのSFFを始点としてSFFに到達するパスを抽出し、パス情報を抽出する(ステップS100〜S120)。そして、パス情報を抽出したパスを遅延故障検出対象パスとする。
【0065】
ネットリスト解析手段11は、抽出した全てのパスに対して、実動作周波数によるタイミングエラーチェックを実行し、タイミングエラーが発生するパスのパス情報を検出する(ステップS400)。具体的には、図19に示した半導体集積回路200のスキャンモード制御信号SMをシステム動作(この場合“L”)にした場合に、SFF201〜206の端子にそれぞれ伝播されるパスを検出し、そのパスに含まれるセルのセル遅延情報と、パスの配線遅延値を加算して遅延時間を算出し、セルライブラリ25に登録されているタイミング情報を満足しているか否かを判定する。そして、満足していないパスのパス情報を検出する。すなわち、ネットリスト20に定義された半導体集積回路に対して静的タイミング検証を実行し、タイミングエラーが検出されたパスのパス情報を検出する。また、システム動作時に活性化されるパスのパス情報を検出する。
【0066】
ネットリスト解析手段11は、SFFを始点としてSFFに到達する全てのパスに対して、テストモード時、すなわち、スキャンモード制御信号SMがテスト動作(この場合“H”)の場合に特定の端子を“H”または“L”に固定した状態で実動作周波数によるタイミングエラーチェックを実施し、タイミングエラーが発生するパスのパス情報と活性化されるパスのパス情報を検出する(ステップS410)。すなわち、テスト動作時に静的タイミング検証を実行し、タイミングエラーが検出されたパスのパス情報を検出するとともに、活性化されるパスのパス情報を検出する。
【0067】
ネットリスト解析手段11は、システム動作時にタイミングエラーを検出したパス情報とテスト動作時にタイミングエラーを検出したパス情報とを比較する。そして、テスト動作時のみ検出されたパス情報を遅延故障検出対象パスのパス情報から削除する。すなわち、テスト動作時のみタイミングエラーが検出されたパスについては、遅延故障検出対象パスから除外する。さらに、ネットリスト解析手段11は、システム動作時に活性化されるパスのパス情報とテスト動作時のみ活性化されるパスのパス情報を比較し、テスト動作時のみ活性化されるパスのパス情報を遅延故障検出対象パスのパス情報から除外する(ステップS420)。
【0068】
パス故障シミュレーション手段12は、シミュレーションを実行し、遅延故障検出対象パスの反転情報およびパス活性化情報を保持する(ステップS130〜S160)。結果編集手段13は遅延故障検出対象パスに対する反転情報およびパス活性化情報に基づき、遅延故障の検出率を算出し、パス遅延故障検出率リスト40およびパス遅延故障未検出リスト50を出力する(ステップS170,S180)。
【0069】
このようにこの実施の形態4では、ネットリスト解析手段11が静的タイミング検証を行い、タイミングエラーによるフォールスパスを決定し、そのパスを遅延故障検出対象パスから除外しているため、遅延故障を検出しなければならないパスだけを対象としてスキャンパターン30での遅延故障検出率を算出することができる。
【0070】
また、パス遅延故障未検出リスト50に出力する情報から、遅延故障を検出する必要のないパスを除くことができるため、遅延故障を検出しなければならないパスであるか否かを設計者が判定する必要がなく、設計効率を上げることができる。
【0071】
実施の形態5.
図12および図13を用いて本発明の実施の形態5を説明する。図12は、実施の形態5の自動テストパターン生成装置70の構成および入出力関連図である。図12において、20はネットリスト、25はセルライブラリ、60は遅延ファイル、70は自動テストパターン生成装置、80はテストパターンである。
【0072】
ネットリスト20は、半導体集積回路が所望の機能を実現するためのセルを定義するセル情報と、セル間の接続を示すセル接続情報が定義される。ネットリスト20においては、半導体集積回路内のセルを指定するためにインスタンス名が用いられる。セルライブラリ25には、ANDゲートやORゲートなどのセルの論理情報、セル固有のセル遅延情報、SFFのタイミング情報(セットアップタイム、ホールドタイム、リカバリータイムなどのタイミング制約条件)などシミュレーションに必要なセル情報が登録される。遅延ファイル60には、ネットリスト20のセル間の接続を示すセル接続情報に対応して、配線の遅延値が定義される。
【0073】
自動テストパターン生成装置70は、ネットリスト解析手段71とテストパターン生成手段72を備えている。ネットリスト解析手段71は、ネットリスト20内の遅延故障の対象となるパスを抽出し遅延故障検出対象パスを決定するとともに、ネットリスト20をトレースする際に、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出する。テストパターン生成手段72は、ネットリスト解析手段71で決定された遅延故障検出対象パスの始点となるSFFに設定される値が図20に示した周期N−2と周期N−1とで反転するようなパターンを生成し、テストパターン80に生成したパターンを出力する。また、生成したテストパターン80で遅延故障検出対象パスのSFFが反転しかつパスが活性化されたか否かを確認する。
【0074】
テストパターン80は、自動テストパターン生成装置70が生成したテストパターンであり、ネットリスト20で実現される半導体集積回路の外部入力端子に対応して、故障遅延シミュレーションを実行するシミュレータに入力可能な形式のファイルである。
【0075】
つぎに、図13のフローチャートを参照して、実施の形態5の自動テストパターン生成装置70の動作を説明する。ネットリスト解析手段71が、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースするとともに、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出することでタイミングフォールスパスを検出した場合、そのパスを遅延故障検出対象パスから除外して、最終的な遅延故障検出対象パスを決定するS100,S110,S300,S120は、実施の形態3と同じ動作であるので、詳細な説明を省略する。
【0076】
ネットリスト解析手段71は、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースするとともに、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出することでタイミングフォールスパスを検出した場合、そのパスを遅延故障検出対象パスから除外して、最終的な遅延故障検出対象パスを決定する(ステップS100,S110,S300,S120)。
【0077】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成する(ステップS500)。具体的には、図19に示す半導体集積回路200のスキャンパターン入力SIに、たとえば、“L”,“H”を繰り返し入力すると、SFF201,202,203の順にシフトされる毎にSFF201〜203の値が反転する。テストパターン生成手段72は、図20に示した周期N−2と周期N−1でSFFの値が反転し、かつ、遅延故障検出対象パスが活性化されるようなパターンを生成し、テストパターン80に生成したパターンを出力する。テストパターン生成手段72は、生成したテストパターン数が所定のテストパターン数になるまで、この動作を繰り返し、遅延故障検出のためのテストパターンを生成する。
【0078】
このようにこの実施の形態5では、ネットリスト解析手段71が、タイミングフォールスパスを除いて遅延故障検出対象パスを決定し、その遅延故障検出対象パスに対してテストパターン生成手段72が遅延故障を検出するためのテストパターンを生成するようにしているため、遅延故障検出が必要なパスだけを対象に効率よくテストパターンを生成することができる。
【0079】
実施の形態6.
図14を用いて本発明の実施の形態6を説明する。実施の形態6の自動テストパターン生成装置70の構成および入出力関連図は、図12に示すものと同様となるので、ここではその説明を省略する。
【0080】
図14のフローチャートを参照して、実施の形態6の自動テストパターン生成装置70の動作を説明する。ネットリスト解析手段71が、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースして遅延故障検出対象パスを決定し、その遅延故障検出対象パスに対して、静的タイミング検証を実行し、テスト動作時のみタイミングエラーが検出されたパスおよびテスト動作時のみ活性化されるパスを遅延故障検出対象パスから除外して最終的な遅延故障検出対象パスを決定するS100〜S120,S400〜S420については、実施の形態4の動作と同じであるので、詳細な説明を省略する。また、テストパターン生成手段72が、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成するS500につては、実施の形態5の動作と同じであるので、詳細な説明を省略する。
【0081】
ネットリスト解析手段71は、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースして遅延故障検出対象パスを決定し、その遅延故障検出対象パスに対して、静的タイミング検証を実行し、テスト動作時のみタイミングエラーが検出されたパスおよびテスト動作時のみ活性化されるパスを遅延故障検出対象パスから除外して最終的な遅延故障検出対象パスを決定する(ステップS100〜S120,S400〜S420)。
【0082】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成する(ステップS500)。そして、テストパターン80に生成したパターンを出力する。
【0083】
このようにこの実施の形態6では、ネットリスト解析手段71が静的タイミング検証を行い、タイミングエラーによるフォールスパスを決定し、そのパスを遅延故障検出対象パスから除外しているため、遅延故障検出が必要なパスだけを対象に効率よくテストパターンを生成することができる。
【0084】
実施の形態7.
図15を用いて本発明の実施の形態7を説明する。実施の形態7の自動テストパターン生成装置70の構成および入出力関連図は、図12に示すものと同様となるので、ここではその説明を省略する。
【0085】
図15のフローチャートを参照して、実施の形態7の自動テストパターン生成装置70の動作を説明する。ネットリスト解析手段71が、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースして遅延故障検出対象パスを決定し、その遅延故障検出対象パスに対して、静的タイミング検証を実行し、タイミングエラーが検出されたパスを検出するS100〜S120,S400については、実施の形態4の動作と同じであるので、詳細な説明を省略する。
【0086】
ネットリスト解析手段71は、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースして遅延故障検出対象パスを決定し、その遅延故障検出対象パスに対して、静的タイミング検証を実行し、タイミングエラーが検出されたパスを検出する(ステップS100〜S120,S400)。
【0087】
ネットリスト解析手段71は、遅延故障検出対象パスに対して、テストモード時に特定の端子を“H”または“L”に固定した状態で静的タイミング検証を実行し、実動作周波数によるタイミングエラーチェックを行い、タイミングエラーが発生するパスのパス情報を検出する。そして、タイミングエラーが発生したパス情報のパスが、図8に示したマルチサイクルパスであるか否かを判定し、マルチサイクルパスであると判定した場合には、そのパス情報を検出する(ステップS600)。
【0088】
ネットリスト解析手段71は、システム動作時にタイミングエラーを検出したパス情報とテスト動作時にタイミングエラーを検出したパス情報とを比較する。そして、テスト動作時のみ検出されたパス情報のうち、マルチサイクルパスであると判定したパス情報以外のパス情報を遅延故障検出対象パスのパス情報から除外し、最終的な遅延故障検出対象パスを決定する(ステップS610)。
【0089】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成する(ステップS500)。テストパターン生成手段72は、ネットリスト解析手段71でマルチサイクルパスと判定されたパス情報を持つ遅延故障検出対象パスについては、セットアップエラーが発生しないようにマージンを加えた時刻にデータをキャプチャーするようにクロックタイミングを決定してパターンを生成する(ステップS620)。テストパターン生成手段72は、テストパターン80に生成したパターンを出力する。
【0090】
このようにこの実施の形態7では、ネットリスト解析手段71がマルチサイクルパスを検出し、テストパターン生成手段72が、マルチサイクルパスに対してマージンを持つテストパターンを生成するようにしているため、マルチサイクルパスを含めて遅延故障の検出が可能なテストパターンを生成することができる。
【0091】
実施の形態8.
図16および図17を用いて本発明の実施の形態8を説明する。図16は、実施の形態8の自動テストパターン生成装置70の構成および入出力関連図である。図12に示した実施の形態5の自動テストパターン生成装置70の構成および入出力関連図と同じ構成要素には同一符号を付し、重複する説明は省略する。
【0092】
パス遅延故障検出率リスト40には、図2に示すように、遅延故障検出対象総パス数、遅延故障検出可能パス数、検査パターン名、パス遅延故障検出率が出力される。遅延故障検出対象総パス数には、ネットリスト解析手段71で抽出された遅延故障の対象となるパス数が出力される。
【0093】
パス遅延故障未検出リスト50には、パス遅延故障シミュレータ10の出力ファイルであり、図3に示したように、遅延故障検出対象パスに通し番号を付与したパス番号に対応して、そのパスの始点となるSFFのインスタンス名と、始点となるSFFからトレースしたパス経路内のセルのインスタンス名と、パスの終点となるSFFのインスタンス名とが、順に出力されている。そして、そのパスに対してパス遅延故障検出がされたか否かの判定結果を出力する。なお、実施の形態8の自動テストパターン生成装置70の入力として用いるパス遅延故障未検出リスト50は、論理フォールスパスを除いた遅延故障検出対象パスで遅延故障検出率を算出する実施の形態2のパス遅延故障シミュレータ10の出力が望ましい。
【0094】
ネットリスト解析手段71は、パス遅延故障未検出リスト50内のパス遅延故障検出可否結果が「NG」、すなわち、遅延故障の検出がされていないパスのパス情報(パスの始点となるSFFからトレースしたパス経路内のセルをパスの終点となるSFFまでのインスタンス名)を抽出する。
【0095】
結果編集手段73は、遅延故障検出対象パスのパス情報とテストパターン生成手段72で確認された遅延故障検出対象パスのSFFが反転しかつパスが活性化されたか否かの情報に基づき、パス遅延故障検出率を算出するとともに、遅延故障検出対象パスのパス情報と遅延故障の検出結果を編集し、パス遅延故障検出率リスト40とパス遅延故障未検出リスト50を生成する。
【0096】
図17のフローチャートを参照して、実施の形態8の自動テストパターン生成装置70の動作を説明する。ネットリスト解析手段71は、パス遅延故障未検出リスト50のパス遅延故障検出可否結果が「NG」、すなわち、パス遅延故障が検出されていないパスのパス情報を抽出する。そして、抽出したパス情報のパスを遅延故障検出対象パスに決定する(ステップS700)。
【0097】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成する(ステップS500)。テストパターン生成手段72は、テストパターン80に生成したパターンを出力する。また、生成したテストパターン80で遅延故障検出対象パスのSFFが反転しかつパスが活性化されたか否かを確認する。
【0098】
結果編集手段73は、遅延故障検出対象パスのパス情報とテストパターン生成手段72で確認された遅延故障検出対象パスのSFFが反転しかつパスが活性化されたか否かの情報に基づき、遅延故障の検出率を算出する(ステップS170)。そして、パス遅延故障検出率リスト40を出力する。結果編集手段73は、遅延故障検出対象パスのパス番号に対応して、そのパスのパス情報と遅延故障検出がされたか否かの判定結果を出力する(ステップS180)。
【0099】
遅延故障検出されていない遅延故障検出対象パスがある場合には(ステップS710,Yes)、出力したパス遅延故障未検出リスト50を入力にして、遅延故障検出対象パスを決定し、決定した遅延故障検出対象パスに対してテストパターンを生成し、テストパターン80とパス遅延故障検出率リスト40とパス遅延故障未検出リスト50とを出力する動作(ステップS700,S500,S170,S180)を繰り返す。遅延故障検出対象パスが全て遅延故障検出された場合には(ステップS710,No)処理を終了する。
【0100】
このようにこの実施の形態8では、ネットリスト解析手段71がパス遅延故障未検出リスト50の中からパス遅延故障が検出されていないパスだけを抽出してテストパターン生成手段72でパターンを生成する遅延故障検出対象パスとしているため、遅延故障を検出するためのテストパターン80を全て自動で生成することができる。これにより、設計者が人手で作成する手間を省き、設計効率を上げることができる。
【0101】
実施の形態9.
図18を用いて本発明の実施の形態9を説明する。実施の形態9の自動テストパターン生成装置70の構成および入出力関連図は、図12に示すものと同様となるので、ここではその説明を省略する。
【0102】
テストパターン生成手段72は、ネットリスト解析手段71が算出した遅延故障検出対象パス毎のパスの遅延時間に基づき所定のレンジ毎に分類する。そして、分類された遅延故障検出対象パスをグルーピングし、それぞれの最大遅延時間に対応してタイミングエラーが発生しないようなクロックタイミングを決定してテストパターンを生成する。
【0103】
図18のフローチャートを参照して、実施の形態9の自動テストパターン生成装置70の動作を説明する。ネットリスト解析手段71が、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースするとともに、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出するS100〜S120については、実施の形態3と同じ動作であるので、詳細な説明を省略する。
【0104】
ネットリスト解析手段71は、ネットリスト20に含まれるSFFを全て抽出し、それらのSFFを始点としてSFFのデータ端子に到達するまでセル接続情報をトレースするとともに、セルライブラリ25に定義されるセル遅延情報と、遅延ファイル60の配線遅延値に基づきトレースしているパスの遅延時間を算出する(ステップS100〜S120)。そして、遅延故障検出対象パスを決定する。
【0105】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスのパスの遅延時間を所定のレンジ毎に分類し、遅延故障検出対象パスをグルーピングする(ステップS800)。具体的には、たとえば、所定レンジを10nsとすると、パスの遅延時間が10ns以下、11〜20ns、21〜30nsというように分類し、それぞれの範囲内の遅延故障検出対象パスを同一のパス群とする。
【0106】
テストパターン生成手段72は、ネットリスト解析手段71が決定した遅延故障検出対象パスの始点となるSFFにクロック周期ごとに値が反転するようなパターンを生成する(ステップS500)。テストパターン生成手段72は、ネットリスト解析手段71でグルーピングされたパス群毎にそのパス群の中で最大の遅延時間をそれぞれ検出する。そして、セルライブラリ25に登録されているタイミング情報のセットアップタイムに対するタイミングエラーが発生しないように所定の値をマージン値として加えた時刻に入力データをキャプチャーするように考慮してクロック信号の入力タイミングを決定し、パターンを生成する。すなわち、クロック信号の周期をグルーピングされたパス群の最大遅延時間を満足するように合わせて設定する。テストパターン生成手段72は、テストパターン80に生成したパターンを出力する(ステップS810)。
【0107】
このようにこの実施の形態9では、テストパターン生成手段72は、所定のレンジ毎に、遅延故障検出対象パスをグルーピングし、グルーピングされたパス群の最大遅延を満足するようにクロック信号の周期を設定するようにしているため、遅延値が小さいパスについては、速いクロックタイミングでテスト可能なテストパターンを生成することができる。すなわち、クロック信号の周期を適応的に変化させることにより、テスト時間を短縮することができる。
【0108】
【発明の効果】
以上説明したように、この発明にかかるパス遅延故障シミュレータによれば、ネットリスト解析手段が、ネットリストの中から全てのスキャンフリップフロップを抽出し、ネットリストのセル間の接続情報をトレースして抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定するとともに遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持し、パス故障シミュレーション手段が、スキャンパターンを用いてネットリストのシミュレーションを実行した場合に、遅延故障検出対象パス毎にそれぞれの遅延故障検出対象パスの始点となるスキャンフリップフロップの値が反転し、かつ、遅延故障検出対象パスが活性化されたか否かを確認するとともに遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認し、結果編集手段が、遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、遅延故障検出対象パスのパス情報と遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力するようにしているため、スキャンパターンを用いた場合に未検出の遅延故障パスを特定することができる。
【0109】
つぎの発明にかかるパス遅延故障シミュレータによれば、ネットリスト解析手段は、遅延故障検出対象パスを決定する際に、そのパスが論理的に信号が伝播しない論理フォールスパスか否かを判定し、その判定結果が論理フォールスパスであった場合には、遅延故障検出対象パスから削除するようにしているため、論理的に活性化されないパスを取り除くことができ、遅延故障が未検出のパスが本当に遅延故障を検出しなければならないパスであるか否かを設計者が判定する必要がなく、設計効率を上げることができる。
【0110】
つぎの発明にかかるパス遅延故障シミュレータによれば、ネットリスト解析手段は、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリとネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと遅延故障検出対象パス毎のパス情報に基づいて、遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果が前記タイミングフォールスパスであった場合には、前記遅延故障検出対象パスから削除するようにしているため、遅延故障を検出しなければならないパスだけを対象としてスキャンパターンでの遅延故障検出率を算出することができる。
【0111】
つぎの発明にかかるパス遅延故障シミュレータによれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づき前記スキャンパターンを入力として前記ネットリストに定義されている全てのセル接続情報の遅延時間の算出によるタイミングチェックを行い、スキャンパターンのテストモード時のみにタイミングエラーが発生する遅延故障検出対象パスおよび活性化がなされる遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、遅延故障検出対象パスから削除するようにしているため、遅延故障を検出しなければならないパスだけを対象としてスキャンパターンでの遅延故障検出率を算出することができる。
【0112】
つぎの発明にかかる自動テストパターン生成装置によれば、ネットリスト解析手段が、セルを定義するためのセル情報とセル間の接続を示すセル接続情報とが定義されているネットリストの中から全てのスキャンフリップフロップを抽出し、ネットリストのセル間の接続情報をトレースして抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定し、遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持し、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリとネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと遅延故障検出対象パス毎のパス情報に基づいて、遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果がタイミングフォールスパスであった場合には、遅延故障検出対象パスから削除し、テストパターン生成手段が、遅延故障検出対象パスに対応するスキャンフリップフロップが、クロック周期毎に反転しているか否かおよび遅延故障検出対象パスが活性化されるか否かを判定し、その判定結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力するようにしているため、遅延故障検出が必要なパスだけを対象に効率よくテストパターンを生成することができる。
【0113】
つぎの発明にかかる自動テストパターン生成装置によれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づきネットリストに定義されている全てのセル接続情報の遅延時間を算出し、テストモード時の場合、ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合にはネットリストの入力端子を変化させてタイミングチェックを行い、テストモード時のみタイミングエラーが発生する遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、遅延故障検出対象パスから削除するようにしているため、遅延故障検出が必要なパスだけを対象に効率よくテストパターンを生成することができる。
【0114】
つぎの発明にかかる自動テストパターン生成装置によれば、ネットリスト解析手段は、セルライブラリと遅延ファイルに基づきネットリストに定義されている全てのセル接続情報の遅延時間を算出してタイミングチェックを行い、テストモード時の場合、ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合には前記ネットリストの入力端子を変化させてタイミングチェックを行い、スキャンパターンのテストモード時のみタイミングエラーが発生する遅延故障検出対象パスを検出し、テストモード時のみタイミングエラーが発生する遅延故障検出対象パスがマルチサイクルパス以外の場合遅延故障検出対象パスから削除し、テストパターン生成手段は、セルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定するようにしているため、マルチサイクルパスを含めて遅延故障の検出が可能なテストパターンを生成することができる。
【0115】
つぎの発明にかかる自動テストパターン生成装置によれば、テストパターン生成手段は、遅延故障検出対象パスの遅延時間を所定のレンジ毎に分類して遅延故障検出対象パスをグルーピングし、そのグルーピング内で遅延故障検出対象パスの最大遅延時間を検出し、検出した遅延時間においてセルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定するようにしているため、遅延値が小さいパスについては、速いクロックタイミングでテスト可能なテストパターンを生成することができる。すなわち、クロック信号の周期を適応的に変化させることにより、テスト時間を短縮することができる。
【0116】
つぎの発明にかかる自動テストパターン生成装置によれば、ネットリスト解析手段が、パス遅延故障シミュレータの出力であるパス遅延故障未検出リスト内の遅延故障未検出のパスを抽出し、抽出したパスのパス情報を保持するとともにそのパスを遅延故障検出対象パスに決定し、テストパターン生成手段が、遅延故障検出対象パスに対応するスキャンフリップフロップがクロック周期毎に反転しているか否かおよび遅延故障検出対象パスが活性化されるか否かを判定し、遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認し、その遅延故障の検出結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力し、結果編集手段が、遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、遅延故障検出対象パスのパス情報と遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力するようにしているため、遅延故障を検出するためのテストパターンを全て自動で生成することができる。これにより、設計者が人手で作成する手間を省き、設計効率を上げることができる。
【図面の簡単な説明】
【図1】実施の形態1のパス遅延故障シミュレータの構成および入出力関連図である。
【図2】パス遅延故障検出率リストの一例を示す図である。
【図3】パス遅延故障未検出リストの一例を示す図である。
【図4】実施の形態1のパス遅延故障シミュレータの動作を説明するためのフローチャートである。
【図5】実施の形態2のパス遅延故障シミュレータの動作を説明するためのフローチャートである。
【図6】論理フォールスパスを説明するための図である。
【図7】実施の形態3のパス遅延故障シミュレータの構成および入出力関連図である。
【図8】マルチサイクルパスを説明するための図である。
【図9】非同期転送パスを説明するための図である。
【図10】実施の形態3のパス遅延故障シミュレータの動作を説明するためのフローチャートである。
【図11】実施の形態4のパス遅延故障シミュレータの動作を説明するためのフローチャートである。
【図12】実施の形態5の自動テストパターン生成装置の構成および入出力関連図である。
【図13】実施の形態5の自動テストパターン生成装置の動作を説明するためのフローチャートである。
【図14】実施の形態6の自動テストパターン生成装置の動作を説明するためのフローチャートである。
【図15】実施の形態7の自動テストパターン生成装置の動作を説明するためのフローチャートである。
【図16】実施の形態8の自動テストパターン生成装置の構成および入出力関連図である。
【図17】実施の形態8の自動テストパターン生成装置の動作を説明するためのフローチャートである。
【図18】実施の形態9の自動テストパターン生成装置の動作を説明するためのフローチャートである。
【図19】従来技術を説明するための図である。
【図20】従来技術を説明するための図である。
【符号の説明】
10 パス遅延故障シミュレータ、11,71 ネットリスト解析手段、12パス故障シミュレーション手段、13,73 結果編集手段、20 ネットリスト、25 セルライブラリ、30 スキャンパターン、40 パス遅延故障検出率リスト、50 パス遅延故障未検出リスト、60 遅延ファイル、70 自動テストパターン生成装置、72 テストパターン生成手段、80 テストパターン、100,101,110,111,112,120,121,122,201,202,203,204,205,206 スキャンフリップフロップ、102,103 マルチプレクサ、104,105,106,113,114,123,124,207,208,209 組合せ回路、200 半導体集積回路。
Claims (9)
- スキャン設計された半導体集積回路を検査するためのスキャンパターンの遅延故障検出率を判定するパス遅延故障シミュレータであって、
セルを定義するためのセル情報とセル間の接続を示すセル接続情報とが定義されているネットリストの中から全てのスキャンフリップフロップを抽出し、前記ネットリストのセル間の接続情報をトレースして前記抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定するとともに該遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持するネットリスト解析手段と、
前記スキャンパターンを用いて前記ネットリストのシミュレーションを実行した場合に、前記遅延故障検出対象パス毎にそれぞれの該遅延故障検出対象パスの始点となるスキャンフリップフロップの値が反転し、かつ、該遅延故障検出対象パスが活性化されたか否かを確認し、該遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認するパス故障シミュレーション手段と、
前記遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、前記遅延故障検出対象パスのパス情報と前記遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力する結果編集手段と、
を備えることを特徴とするパス遅延故障シミュレータ。 - 前記ネットリスト解析手段は、
前記遅延故障検出対象パスを決定する際に、そのパスが論理的に信号が伝播しない論理フォールスパスか否かを判定し、その判定結果が前記論理フォールスパスであった場合には、前記遅延故障検出対象パスから削除することを特徴とする請求項1に記載のパス遅延故障シミュレータ。 - 前記ネットリスト解析手段は、
セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリと前記ネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと前記遅延故障検出対象パス毎のパス情報に基づいて、前記遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果が前記タイミングフォールスパスであった場合には、前記遅延故障検出対象パスから削除することを特徴とする請求項1または2に記載のパス遅延故障シミュレータ。 - 前記ネットリスト解析手段は、
前記セルライブラリと前記遅延ファイルに基づき前記スキャンパターンを入力として前記ネットリストに定義されている全てのセル接続情報の遅延時間の算出によるタイミングチェックを行い、前記スキャンパターンのテストモード時のみにタイミングエラーが発生する前記遅延故障検出対象パスおよび活性化がなされる前記遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、前記遅延故障検出対象パスから削除することを特徴とする請求項1〜3に記載のパス遅延故障シミュレータ。 - スキャン設計された半導体集積回路の遅延故障を検出するテストパターンを生成する自動テストパターン生成装置であって、
セルを定義するためのセル情報とセル間の接続を示すセル接続情報とが定義されているネットリストの中から全てのスキャンフリップフロップを抽出し、前記ネットリストのセル間の接続情報をトレースして前記抽出したスキャンフリップフロップの出力端子からスキャンフリップフロップの入力端子に到達する遅延故障検出対象パスを決定し、該遅延故障検出対象パスに含まれる全てのセルのインスタンス名をパス情報として保持し、セル固有のセル遅延情報とスキャンフリップフロップのタイミング情報が定義されているセルライブラリと前記ネットリストのセル接続情報に対応した配線の遅延値が定義されている遅延ファイルと前記遅延故障検出対象パス毎のパス情報に基づいて、前記遅延故障検出対象パス毎の配線時間を算出し、その算出結果によりタイミングフォールスパスか否かを判定し、その判定結果が前記タイミングフォールスパスであった場合には、前記遅延故障検出対象パスから削除するネットリスト解析手段と、
前記遅延故障検出対象パスに対応するスキャンフリップフロップが、クロック周期毎に反転しているか否かおよび前記遅延故障検出対象パスが活性化されるか否かを判定し、その判定結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力するテストパターン生成手段と、
を備えることを特徴とする自動テストパターン生成装置。 - 前記ネットリスト解析手段は、
前記セルライブラリと前記遅延ファイルに基づき前記ネットリストに定義されている全てのセル接続情報の遅延時間を算出し、テストモード時の場合、前記ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合には前記ネットリストの入力端子を変化させてタイミングチェックを行い、前記テストモード時のみタイミングエラーが発生する前記遅延故障検出対象パスを検出し、検出された遅延故障検出対象パスについては、前記遅延故障検出対象パスから削除することを特徴とする請求項5に記載の自動テストパターン生成装置。 - 前記ネットリスト解析手段は、
前記セルライブラリと前記遅延ファイルに基づき前記ネットリストに定義されている全てのセル接続情報の遅延時間を算出してタイミングチェックを行い、テストモード時の場合、前記ネットリストの入力端子を固定にしてタイミングチェックを行い、システム動作の場合には前記ネットリストの入力端子を変化させてタイミングチェックを行い、前記スキャンパターンのテストモード時のみタイミングエラーが発生する前記遅延故障検出対象パスを検出し、前記テストモード時のみタイミングエラーが発生する前記遅延故障検出対象パスがマルチサイクルパス以外の場合前記遅延故障検出対象パスから削除し、
前記テストパターン生成手段は、
前記セルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定することを特徴とする請求項5または6に記載の自動テストパターン生成装置。 - 前記テストパターン生成手段は、
前記遅延故障検出対象パスの遅延時間を所定のレンジ毎に分類して前記遅延故障検出対象パスをグルーピングし、そのグルーピング内で前記遅延故障検出対象パスの最大遅延時間を検出し、検出した遅延時間において前記セルライブラリに定義されるタイミング情報に基づき、セットアップエラーが発生しないようにクロック信号のタイミングを決定することを特徴とする請求項5に記載の自動テストパターン生成装置。 - スキャン設計された半導体集積回路の遅延故障を検出するテストパターンを生成する自動テストパターン生成装置であって、
請求項1〜4に記載のパス遅延故障シミュレータの出力であるパス遅延故障未検出リスト内の遅延故障未検出のパスを抽出し、抽出したパスのパス情報を保持するとともにそのパスを遅延故障検出対象パスに決定するネットリスト解析手段と、
前記遅延故障検出対象パスに対応するスキャンフリップフロップがクロック周期毎に反転しているか否かおよび前記遅延故障検出対象パスが活性化されるか否かを判定し、該遅延故障検出対象パスについて遅延故障の検出が可能か否かを確認し、その遅延故障の検出結果を反映させてパターンを生成し、生成したパターンをテストパターンとして出力するテストパターン生成手段と、
前記遅延故障の検出の確認結果に基づいてパス遅延故障検出率を算出し、その算出結果をパス遅延故障検出率リストに出力するとともに、前記遅延故障検出対象パスのパス情報と前記遅延故障検出の確認結果を編集しパス遅延故障未検出リストに出力する結果編集手段と、
を備えることを特徴とする自動テストパターン生成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002206874A JP2004054329A (ja) | 2002-07-16 | 2002-07-16 | パス遅延故障シミュレータおよび自動テストパターン生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US8793548B2 (en) | 2010-06-23 | 2014-07-29 | Fujitsu Semiconductor Limited | Integrated circuit, simulation apparatus and simulation method |
-
2002
- 2002-07-16 JP JP2002206874A patent/JP2004054329A/ja active Pending
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US8793548B2 (en) | 2010-06-23 | 2014-07-29 | Fujitsu Semiconductor Limited | Integrated circuit, simulation apparatus and simulation method |
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