【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、同一の基板上にＳＯＩ素子とバルク素子を集積させた静電破壊耐性に優れた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
シリコンを用いた集積回路技術は驚くべき速度で発展を続けている。微細化技術の進歩に伴って素子の寸法が縮小され、より多くの素子を１つのチップ内に集積することが可能となり、その結果、より多くの機能が実現されてきた。同時に、素子の微細化に伴う、電流駆動能力の向上と負荷容量の減少により、高速化が達成されてきた。
【０００３】
現在のシリコン素子の主流はＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、そのチャネル長が０．１μｍを切る製品がすでに出荷されるに至っている。
【０００４】
しかし、このように微細なチャネル長をもつＣＭＯＳでは、ソース拡散層とドレイン拡散層が近づくために、チャネルが形成されていなくてもソース側の空乏層とドレイン側の空乏層がつながって電流が流れるようになるパンチ・スルーと呼ばれる現象がおこる。そのため、しきい値電圧の低下やサブ・スレッショルド特性の劣化などの、いわゆる短チャネル効果によって素子の特性が低下する。
【０００５】
そこで、更なる電流駆動能力の向上のためには、短チャネル効果の影響を受け難いＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上にＣＭＯＳを作製することが有効であると考えられている。
【０００６】
ここで、ＳＯＩ基板とは、シリコン単結晶基板表面上に二酸化シリコン膜（埋め込み酸化膜、Ｂｕｒｉｅｄ Ｏｘｉｄｅ，ＢＯＸ層）を介してシリコン単結晶層（ＳＯＩ層）を設けた構造をした基板である。以下ではＳＯＩ基板に作製された素子をＳＯＩ素子と呼ぶことにし、バルクのシリコン基板に作製された素子をバルク素子と呼ぶことで両者を区別する。
【０００７】
ＳＯＩ素子は、ＢＯＸ層が設けられているため、チャネルが形成されていない場合には、ソース拡散層とドレイン拡散層の間に電流が流れにくい。従って、ＳＯＩ素子はバルク素子と比べて、チャネル部分の不純物濃度を低く保ったまま、より優れた短チャネル特性を示すことができる。そのため、ＳＯＩ素子は、高濃度化に伴う不純物散乱による移動度低下をまねくことなく、高い電流駆動能力を示すことができる。また、ＳＯＩ素子はバルク素子よりも寄生容量を低減できる、放射線耐性に優れる等の特徴を有し、高性能、高信頼性が期待されている。
【０００８】
ＳＯＩ素子の優れた特徴については、たとえば、Ｄ．Ｈｉｓａｍｏｔｏ，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，２００１．ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ． Ｉｎｔｅｒｎａｔｉｏｎａｌ，２００１ Ｐａｇｅ（ｓ）：１９．３．１−１９．３．４に開示されている。
【０００９】
このように優れた特性を持つＳＯＩ素子であるが、これらを集積化しようとすると様々な問題が生じる。そのひとつが、瞬間的に入る異常な高電圧（サージ電圧）に対する耐性が低いことである。これは、ＳＯＩ層の膜厚が薄いために、ＳＯＩ層に流すことができる電流の上限値が制限されることに起因している。
【００１０】
この問題は、特に、ＳＯＩ素子として完全空乏化型のＣＭＯＳを用いる時に深刻となる。なぜなら、ＳＯＩ層を完全に空乏化させるためには、ＳＯＩ層の膜厚を０．１μｍ程度以下にする必要があり、ＳＯＩ層に大電流を流すことが著しく制限されるためである。従って、サージ電圧に対する耐性を上げるためにはＳＯＩ層を厚くすることが求められるが、一方で、ＳＯＩ素子を高性能化するためにはＳＯＩ層の膜厚を薄くすることが求められる、という相反する要求に対するジレンマが生ずる。
【００１１】
また、上記サージ電圧に対する耐性の問題に加えて、シリコン単結晶基板とＳＯＩ素子の間が、シリコンより熱伝導率の低い二酸化シリコンで形成されたＢＯＸ層で隔てられているため、ＳＯＩ素子の集積回路の動作中に発生する熱を有効的に外部へ逃がすことができないという問題がある。このため、動作中に発生した熱により容易に温度が上昇してしまい、温度上昇に伴う回路の誤動作を防ぐための回路設計が困難になるという問題がある。
【００１２】
このようにサージ電圧に対する耐性と発熱による温度上昇を防止するための従来の技術としては、特開平８−１０２４９８に、同一のシリコン単結晶基板上にＳＯＩ素子とバルク素子の両方を集積化することが有効であることが開示されている。上記公知例で示されているように、ＳＯＩ素子とバルク素子の両方を用い、たとえば発熱量の多い回路をバルク素子で形成することで、熱を有効的にシリコン基板に逃がすことができる。また、静電破壊防止回路をバルク領域に形成することで、ＳＯＩ素子にサージ電圧が印加されるのを防ぐことができる。さらに、ＳＯＩ層の厚さを薄くしてＳＯＩ素子を完全空乏化型のＣＭＯＳにすることで、性能を最大限に発揮した高性能のＳＯＩ素子を集積させることができる。
【００１３】
ＳＯＩ素子とバルク素子を同一チップ上に集積させることの利点は他にもある。前述のように、ＳＯＩ素子としてＣＭＯＳを使うときは、部分的、より望ましくは完全に、ＳＯＩ層を空乏化することで素子の特性を向上させることができる。そのためには、設計に用いることのできる基板濃度を制限させる必要がある。その結果、しきい値電圧の異なるＣＭＯＳをＳＯＩ素子によってつくろうとしても、その差は０．１Ｖ程度に制限される。よって、多結晶シリコンゲート電極の極性をｎ型とｐ型によってつくりわけたとしても、せいぜい４種類程度のしきい値の異なるＣＭＯＳしかつくることができないため、回路設計に大幅な制約が加わる。一方、バルク素子には、このような制限は存在しないため、高いしきい値電圧を持つＣＭＯＳと低いしきい値電圧を持つＣＭＯＳまで、自由につくりわけることができる。従って、ＳＯＩ素子とバルク素子を同一チップ上に集積させると、しきい値電圧の異なる素子を容易に作り分けることができるため、回路設計の自由度を大幅に向上させることができる。
【００１４】
【発明が解決しようとする課題】
ＳＯＩ素子とバルク素子を同一シリコン単結晶基板上に従来の技術によって集積させた場合、ＳＯＩ素子が集積化されるＳＯＩ領域とバルク素子が集積化されるバルク領域の間に０．１μｍから３．０μｍ程度の段差が生じているため、素子分離をＳｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ （ＳＴＩ）によって行うことができず、Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ （ＬＯＣＯＳ）によって行う必要があった。このことは、素子と素子の間の間隔（ピッチ）が０．２５μｍ程度と比較的大きい世代の製品までは、問題とならなかった。しかしながら、素子の微細化が進みピッチが０．２５μｍ程度よりも小さくなると、ＬＯＣＯＳでは、酸化する領域が小さい場合に、酸化膜が十分に成長しないため、素子分離を十分に行うことができなくなるという問題が生ずる。高性能のＭＰＵやＡＳＩＣのピッチは０．１μｍに達しており、すでにこの問題が顕在化している。また、ＬＯＣＯＳによって素子分離を行うと、ＬＯＣＯＳによって成長した酸化膜による段差が基板上に生ずるため、素子分離後の工程で高精度に加工を施すことが困難になるという問題も生ずる。
【００１５】
従って、高性能の微細素子をチップ上に高集積する場合には、素子分離をＬＯＣＯＳで形成せず、ＳＴＩで形成するのが一般的である。すなわち、ＳＴＩでは、基板上に開口を施し、全面に二酸化シリコンを堆積した後に、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）によって表面を平坦化する。しかしながら、ＣＭＰを行うためには、二酸化シリコンを堆積する前の素子形成部の段差を５０ｎｍ程度以下にしておかなければ、シリコン基板表面の一部が削れすぎて窪みが生じてしまったり、二酸化シリコンの一部が素子形成部に残ってしまったりする。
【００１６】
先に述べたように、従来法によってＳＯＩ基板からバルク領域を形成すると、ＳＯＩ領域とバルク領域の間には０．１μｍから３．０μｍ程度の段差が生じてしまうが、ＳＴＩで素子分離を形成するためには、ＳＯＩ領域とバルク領域の間の段差をなくす必要がある。
【００１７】
また、ＳＯＩ領域とバルク領域を同一シリコン単結晶基板上に集積した場合の別の問題は、ＳＯＩ領域あるいはバルク領域のいずれか一方の領域から発生したノイズがもう一方の領域に伝播することである。このようなノイズの伝播を阻止するためには、ＳＯＩ領域とバルク領域を電気的に分離することが必要である。
【００１８】
上述のような問題に鑑み、本発明の目的はＳＯＩ素子とバルク素子を同一シリコン単結晶基板上に高集積させる場合に、素子分離をＳＴＩで行った半導体装置およびその製造方法を提供することにある。本発明の別の目的はＳＯＩ領域とバルク領域を素子分離し、ＳＯＩ領域またはバルク領域のいずれかで発生したノイズが他方の領域に伝播することをブロックできる半導体装置およびその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置はＳＯＩ領域とバルク領域が同一のシリコン単結晶基板上に集積されており、ＳＯＩ素子やバルク素子がＳＴＩで素子分離されており、なおかつ、上記ＳＯＩ領域と上記バルク領域の境界部分がＳＴＩで素子分離されていることを特徴とする。
【００２０】
また、本発明の半導体装置を製造するための製造方法は、ＳＯＩ基板の所望の領域から、ＳＯＩ層とＢＯＸ層を除去した後に、エピタキシャル成長によってシリコンを成長させることでバルク領域を形成し、素子分離を行う領域と、上記ＳＯＩ領域と上記バルク領域の境界部分の所望の領域に、開口を施した後に、上記開口部を二酸化シリコンによって埋めた後に、平坦化処理を行うことで、ＳＴＩ構造を形成することを特徴とする。このように、バルク領域の単結晶シリコンをエピタキシャル成長によって厚くすることで、バルク領域とＳＯＩ領域の段差をなくすことができ、ＳＴＩ構造を形成することができるようになる。
【００２１】
【発明の実施の形態】
以下、本発明を実施例によりさらに詳細に説明する。理解を容易にするため、図面を用いて説明し、要部は他の部分よりも拡大して示されている。各部の材質、導電型、および製造条件等は本実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
（実施例１）
図１は本発明の第１の実施例による半導体装置の完成断面図である。図２以下でその製造工程を説明する。
【００２２】
まず、図２のような、単結晶シリコン基板１、ＢＯＸ層２、そしてＳＯＩ層３とから形成されたＳＯＩ基板を用意する。ＳＯＩ基板としては、２つの単結晶シリコン基板を二酸化シリコンを介して結合させる通常の貼り合わせ法などにより作製する方法か、あるいは、Ｓｉ基板に酸素イオンを注入し、高温で熱処理を行なうＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）により作製する方法が知られている。いずれの方法によって作製されたＳＯＩ基板を用いても差し支えないが、ＳＩＭＯＸ法で作製されたＳＯＩ基板では、酸素イオンを注入する際に欠陥が発生するため、貼り合わせ法によって作製された基板を用いる方が望ましい。
【００２３】
次に、ＳＯＩ層３の表面を保護するために、表面に酸化処理を行い、図３のようにキャップ二酸化シリコン膜４を厚さ５０ｎｍ程度形成する。
【００２４】
次に、レジストを全面に塗布し、バルク領域を作製するための所望のパターンとなるように感光し、レジストマスクを用いたドライエッチングによりＳＯＩ層３とＢＯＸ層２を完全に除去した後でレジストを除去することで、図４のようなエピタキシャル・シリコン成長領域５を形成する。引き続き、ドライエッチングによってダメージを受けたエピタキシャル・シリコン成長領域５にある単結晶シリコン基板１の表面を塩酸により洗浄し、表面のシリコンを５０ｎｍ程度除去する。
【００２５】
次に、シリコンを全面にエピタキシャル成長させ、エピタキシャル・シリコン成長領域５にエピタキシャル・単結晶シリコン６を図５のように成長させる。その際、ＢＯＸ層２とＳＯＩ層３に接する領域とキャップ二酸化シリコン膜４の上部には、面方位がエピタキシャル・シリコン６と異なる多結晶シリコン７が成長する。
【００２６】
なお、エピタキシャル・単結晶シリコン６を成長させる際には、エピタキシャル・単結晶シリコン６の上部がＳＯＩ層３の上部と水平になるように膜厚を調整することが望ましい。これは、後にＳＴＩを形成するために行うＣＭＰ処理によって、エピタキシャル・単結晶シリコン６の上部やＳＯＩ層３の上部の一部に窪みが生じたり、開口部を埋める二酸化シリコンがエピタキシャル・単結晶シリコン６の上部やＳＯＩ層３の上部の一部に残ったりするのを防ぐために必要である。
【００２７】
しかし、エピタキシャル・単結晶シリコン６の上部とＳＯＩ層３の上部の高さのずれが５０ｎｍ以下におさまっていれば以下のプロセスを行う上で実用上の問題は生じない。現在のエピタキシャル成長技術を用いれば、高さのずれを５０ｎｍ以下に抑えることは可能である。
【００２８】
また、多結晶シリコン７は、エピタキシャル成長させる温度や雰囲気などの条件によっては、コンフォーマルにキャップ二酸化シリコン膜４の上部に成長しないが、キャップ二酸化シリコン膜４をストッパーとして多結晶シリコン７を選択的に除去できるので問題ない。全面にシリコンをエピタキシャル成長させる方法としては、通常のように界面から成長させる方法のほかに、全面にアモルファス・シリコン層を堆積させた後、５００℃から６００℃の高温で熱処理することで、固層エピタキシャル成長させても差し支えない。
【００２９】
次に、キャップ二酸化シリコン膜４の上部に存在する多結晶シリコン７を除去するために、レジストを全面に塗布した後、単結晶シリコン６の上部の所望領域のみにレジストマスク８が残るように感光する。
【００３０】
引き続き、レジストマスク８を用いた異方性ドライエッチングにより、キャップ二酸化シリコン膜４をストッパーとして、キャップ二酸化シリコン膜４の上部の多結晶シリコン７を除去した図６のような状態に加工する。その際、ドライエッチングによるダメージを受けて、エピタキシャル・単結晶シリコン６の一部が削れるために、ドライエッチングによるダメージによる凹部９が生ずる。従って、この凹部９に対して有効な対策を施さない限り、平坦な表面を得ることができない。
【００３１】
また、ＢＯＸ層２とＳＯＩ層３に接する領域には、多結晶シリコン７が残ってしまうため、ＳＯＩ領域とバルク領域を電気的に分離することができずに、ノイズの伝播を引き起こしてしまう。従って、この後の工程で多結晶シリコン７を除去することが望ましい。
【００３２】
次に、レジストマスク８を除去した後に、弗酸で洗浄することで、キャップ二酸化シリコン膜４を除去した図７のような状態に加工する。
【００３３】
次に酸化処理を行い、表面に１０ｎｍ程度の厚さの二酸化シリコン膜１０を形成する。引き続き、全面にナイトライド膜１１を１４０ｎｍ程度堆積して、図８の状態に加工する。
【００３４】
次にレジストを全面に塗布し、所望のパターンに感光した後に、ナイトライド膜１１を所望のパターンに加工し、レジストを除去する。引き続き、シリコンにドライエッチを施すことによって、ＳＯＩ領域とバルク領域の境界部分にＳＴＩを形成するための開口１２および、ＳＯＩ領域とバルク領域にそれぞれＳＴＩを形成するための開口１３、１４を開けた図９の状態に加工する。
【００３５】
その際、ＳＯＩ領域開口部１３の深さは、バルク領域の開口部１４およびＳＯＩ領域とバルク領域の境界部分の開口部１２より浅いが、シリコンと二酸化シリコンの間では、選択比を大きく確保することが可能であるので、同時に開口することができる。また、開口部１２，１３，１４を別々に形成しても差し支えないが、プロセスのコストを軽減するためには、同時に開口することが望ましい。この工程によって、多結晶シリコン７を除去することができ、ＳＯＩ領域とバルク領域を電気的に分離することができるようになる。
【００３６】
次に、ナイトライド膜１１と二酸化シリコン膜１０を洗浄により除去した後、表面を１０ｎｍ程度酸化する。引き続き、二酸化シリコンを６００ｎｍ程度堆積して、開口部１２，１３，１４を二酸化シリコンで埋めた後に、化学的機械的研磨によって表面を平坦化することで、ＳＴＩ部１５を形成した図１０の状態に加工する。このような状態に加工すると、ＳＯＩ領域１６とバルク領域１７の間をＳＴＩ部１５で素子分離されているため、ＳＯＩ領域またはバルク領域のいずれかで発生したノイズをもう一方の領域に伝播させることをブロックできる。
【００３７】
また、ＳＯＩ領域１６とバルク領域１７の間に存在していた凹部９は、ＳＴＩ部１５によって、完全に埋められており、ウェハ界面の全体にわたって平坦な界面を得ることができる。加えて、ＳＯＩ領域１６およびバルク領域１７のそれぞれの領域の内部にもＳＴＩ部１５によって素子分離が形成されているため、基板表面の全面にわたって段差が生じておらず、この後の工程によって作製するＳＯＩ素子およびバルク素子を高精度に加工することができる。従って、高性能のＳＯＩ素子とバルク素子の両方を同一のチップ上に容易に高集積化することができる。
【００３８】
この後、ＳＯＩ領域１６およびバルク領域１７に所望の素子を形成すればよい。たとえば、ＳＯＩ領域１６に完全空乏化型のＣＭＯＳＦＥＴより構成される高性能かつ高集積の回路を作製し、バルク領域に静電破壊防止のための保護素子、たとえば、ダイオード、サイリスタ、ゲートクランプＭＯＳＦＥＴ、ラテラル・バイポーラなどの素子から構成される静電破壊防止回路を作製することで、静電破壊防止特性に優れた高性能かつ高集積の回路を作製することができる。
【００３９】
実際に静電破壊防止回路を作製してみたところ、数百から数千ボルトの高圧にも耐えることを確認した。放電能力はデバイスの設計にもよるが、本実施例において検討してみたところ、ダイオードが最も優れており、続いて、サイリスタ、ゲートクランプＭＯＳＦＥＴ、ラテラル・バイポーラと続いた。また、ダイオードとサイリスタを併用して使うなど、それぞれの素子の優れた特性を生かすように設計を施すことが静電破壊特性を向上させる上で望ましいことも合わせて確認された。
【００４０】
ＳＯＩ素子の性能をさらに向上させるためには、完全空乏化型のＣＭＯＳＦＥＴのゲート絶縁膜として酸窒化膜を用いるか、あるいは、高誘電率ゲート絶縁膜、たとえば、アルミナ、ハフニア、シリケイトなどからなる材料を用いたゲート絶縁膜を用いることが望ましい。実際、アルミナを用いてＣＭＯＳＦＥＴを作製したところ、直接トンネル効果によるリーク電流を従来の二酸化シリコンと比較して二桁から三桁以上低減させることを確認した。
【００４１】
また、ＳＯＩ素子とバルク素子の組合せによる回路設計の自由度を広げるためには、しきい値の異なるバルク素子と高性能のＳＯＩ素子を同一基板上に集積させることが望ましい。そのためには、レジストを全面に塗布し、所望のパターンとなるように感光し、レジストマスクを介して、通常のイオン打ち込み工程を行えばよい。この工程によって、ウェル部分の基板濃度が異なるバルク素子を同一チップ上に集積させることができるため、しきい値の異なるバルク素子を同一基板上に集積させることができる。また、濃度を変化させた上で、素子特性を最適化するためには、ゲート絶縁膜の膜厚も基板濃度に合わせて変化させる方が望ましい。従って、膜厚の異なる多水準のゲート絶縁膜を有するバルク素子とＳＯＩ素子を同一チップ上に集積させると回路の性能は飛躍的に向上する。
【００４２】
図１１にチップの上部から見たレイアウトの一例を示す。ＳＯＩ領域１６とバルク領域１７の間がＳＴＩ部１５で素子分離されていることがわかる。図１０で説明したように、ＳＯＩ領域１６とバルク領域１７の内部も、それぞれ素子と素子の間はＳＴＩ部１５で素子分離されている。
【００４３】
図１０および図１１では、理解を容易にするために、ＳＴＩ部１５が拡大して表示してあるが、その幅はおよそ０．１μｍから０．５μｍ程度であるから、チップ面積に占めるＳＴＩ部１５の割合は十分に小さい。従って、本実施例に基づく方法でＳＯＩ基板を加工すると、素子をつくることのできる有効的なチップ面積の減少を最小限にとどめた上で、ＳＯＩ素子とバルク素子を同一基板上に集積することのできる、界面の平坦性に優れた半導体基板を容易に提供することができる。
（実施例２）
本実施例では、選択エピタキシャル成長技術を用いることで、実施例１の半導体装置の製造工程を短縮することを可能とする製造方法について述べる。
【００４４】
まず、実施例１と同様の製造工程を経て、図４のように、ＳＯＩ基板の所望部分からＢＯＸ層２およびＳＯＩ層３を除去したエピタキシャル・シリコン成長領域５を形成し、その後、単結晶シリコン基板１の表面を塩酸により洗浄し、表面のシリコンを５０ｎｍ程度除去する。
【００４５】
次に、図１２のように、選択エピタキシャル成長によって、エピタキシャル・シリコン成長領域５に選択的にエピタキシャル・単結晶シリコン６および多結晶シリコン７を成長させる。この工程の際には、実施例１と同様に、エピタキシャル・単結晶シリコン６の上部がＳＯＩ層３の上部と水平になるように膜厚を調整することが望ましい。
【００４６】
選択エピタキシャル成長技術を用いることで、キャップ二酸化シリコン膜４の上部に面方位がエピタキシャル・シリコン６と異なる多結晶シリコン７が成長するのを防ぐことができ、実施例１におけるナイトライドを堆積した後にレジストを用いて所望のパターンに加工しドライエッチングによって多結晶シリコン７を除去する工程を省略することができる。そのため、工程数を削減できるばかりでなく、ドライエッチングによる損傷である凹部９ができることを防ぐことができる。
【００４７】
しかし、選択エピタキシャル成長を用いると成長にかかる時間が長いという欠点もある。従って、全面エピタキシャル成長と選択エピタキシャル成長のいずれを採用するかは、製造コストや日程などによって選択の余地が残されている。
【００４８】
次に、弗酸で洗浄することで、キャップ二酸化シリコン膜４を除去した後で、酸化処理を行い、表面に１０ｎｍ程度の厚さの二酸化シリコン膜１０を形成し、その後、全面にナイトライド膜１１を１４０ｎｍ程度堆積して、図１３の状態に加工する。
【００４９】
その後レジストを全面に塗布し、パターン露光した後に、ナイトライド膜１１を所望のパターンに加工し、レジストを除去する。引き続き、シリコンにドライエッチを施すことによって、ＳＯＩ領域とバルク領域の境界部分にＳＴＩを形成するための開口１２および、ＳＯＩ領域とバルク領域にそれぞれＳＴＩを形成するための開口１３、１４を開けた図９の状態に加工する。この工程によって、ＳＯＩ領域とバルク領域の境界部分に形成された多結晶シリコン７を除去することができる。
【００５０】
この後の工程は、実施例１と全く同じであり、ナイトライド膜１１と二酸化シリコン膜１０を洗浄により除去した後、表面を１０ｎｍ程度酸化し、引き続き二酸化シリコンを６００ｎｍ程度堆積して、開口部１２，１３，１４を二酸化シリコンで埋めた後に、化学的機械的研磨によって表面を平坦化することで、ＳＴＩ部１５を形成した図１０の状態に加工する。
【００５１】
このように選択エピタキシャル成長技術を用いると、実施例１と比べて工程数を大幅に減らすことができ、なおかつ、実施例１が提供するものと同じ半導体基板を提供することが可能となる。
（実施例３）
本実施例では、実施例１または実施例２記載の方法で、図１０に示した状態に加工した後に、ウェル部にイオン打ち込みを行うことで、しきい値の調整を行う方法とその効果について詳細を開示する。
【００５２】
まず、実施例１または実施例２記載の方法で、図１０に示した状態に加工する。図１０では、理解を容易にするために、ＳＯＩ領域１６とバルク領域１７にそれぞれ１個しかＳＴＩ部１５を図示していないが、実際には、図１４に示したように、ＳＯＩ領域１６とバルク領域１７には、複数個のＳＴＩ部１５が存在する。また、理解を容易にするために、本実施例では、単結晶シリコン基板１として、ｐ型になるようにボロンなどの不純物が添加されたｐ型単結晶シリコン基板１８を用いた場合について説明する。加えて、エピタキシャル・単結晶シリコン６およびＳＯＩ層３もそれぞれｐ型に不純物が添加されて、それぞれ、ｐ型エピタキシャル・単結晶シリコン１９およびｐ型ＳＯＩ層２０とした場合について説明する。
【００５３】
ただし、ｐ型エピタキシャル・単結晶シリコン１９とｐ型ＳＯＩ層２０の不純物濃度は、一般に、設計条件によって異なる。たとえば、完全空乏化型のＭＯＳＦＥＴをＳＯＩ領域１６に形成するためにはＳＯＩ層２０の不純物濃度は、１×１０１７ｃｍ−３程度の濃度にすることが望ましい。また、バルク領域１７に、静電破壊防止回路などの比較的チャネル長の長い回路を作製するためには、ｐ型エピタキシャル・単結晶シリコン１９の不純物濃度は、１×１０１６ｃｍ−３程度の低濃度にすることが望ましい。また、バルク領域１７に微細ＭＯＳＦＥＴを作製するためには、短チャネル効果によるパンチ・スルーを防止する必要があるため、ｐ型エピタキシャル・単結晶シリコン１９の不純物濃度を１×１０１８ｃｍ−３程度の高濃度にすることが求められる。
【００５４】
これらの不純物の添加については、通常のレジストマスクを介したイオン注入を行ってもよいし、あるいは、あらかじめ、ｐ型エピタキシャル・単結晶シリコン１９をエピタキシャル成長させる際に、Ｉｎ−ｓｉｔｕに不純物を添加することもできる。ここで、ｐ型単結晶シリコン基板１８とｐ型エピタキシャル・単結晶シリコン１９は、接合を介さず電気的に接続されている。ｐ型エピタキシャル・単結晶シリコン１９に不純物を添加する際に、ｐ型単結晶シリコン基板１８に隣接した部分のｐ型エピタキシャル・単結晶シリコン１９の濃度を高く設計することで、ｐ型単結晶シリコン基板１８とｐ型エピタキシャル・単結晶シリコン１９が電気的に接続することを容易にすることができる。
【００５５】
次に、レジストを全面に塗布し、所望のパターンに加工したレジストマスクを介して、ボロン・イオンまたはリンまたは砒素などのイオン注入を行い、その後、レジストを除去する。このレジストマスクを介したイオン注入工程をレジスト・パターンの形状を変えて繰り返すことで、所望の領域に所望のドーズ量のイオンを注入することができる。たとえば、リン・イオンを注入すると、図１５に示したように、バルクｎ型ウェル２１およびＳＯＩ ｎ型ウェル２２を形成することができる。バルクｎ型ウェル２１の濃度とＳＯＩ ｎ型ウェル２２の濃度は一般的に、ＭＯＳＦＥＴのしきい値などの設計条件によって異なっている。以上により、バルク領域１７は、バルクｎ型ウェル領域２３およびバルクｐ型ウェル領域２４に分割され、ＳＯＩ領域１６は、ＳＯＩ ｎ型ウェル領域２５およびＳＯＩ ｐ型ウェル領域２６に分割されることとなる。
【００５６】
次に、所望の素子を作製すればよい。たとえば、バルクｎ型ウェル領域２３にはｐチャネルのＭＯＳＦＥＴ（ＰＭＯＳ）を作製し、バルクｐ型ウェル領域２４にはｎチャネルのＭＯＳＦＥＴ（ＮＭＯＳ）を作製し、バルク領域１７に静電破壊防止のＣＭＯＳ回路を作製することができる。一方、たとえば、ＳＯＩ ｎ型ウェル領域２５に完全空乏化型のＰＭＯＳを作製し、ＳＯＩ ｐ型ウェル領域２６に完全空乏化型のＮＭＯＳを作製し、高性能のＳＯＩ素子によるＣＭＯＳ回路をＳＯＩ領域１６に作製することができる。
【００５７】
実際に、上記のバルクＣＭＯＳ回路とＳＯＩ素子によるＣＭＯＳ回路を同一チップ上に集積してみたところ、様々な利点があることが検証された。まず、ｐ型単結晶シリコン基板１８は、ｐ型エピタキシャル・単結晶シリコン１９と電気的に接続されているため、たとえば、チップの裏面から電位を給電することができるので、ｐ型エピタキシャル・単結晶シリコン１９の電位は容易に調整することができる。
【００５８】
また、ＳＯＩ領域１６は、ＢＯＸ層２およびＳＴＩ部１５を介して、ｐ型単結晶シリコン基板１８とは電気的に分離されているので、ｐ型エピタキシャル・単結晶シリコン１９の電位とＳＯＩ ｎ型ウェル２２およびｐ型ＳＯＩ層２０の電位を独立に設定することができる。従って、ＳＯＩ ｎ型ウェル領域２５およびＳＯＩ ｐ型ウェル領域２６に作製されるＭＯＳＦＥＴのしきい電圧を、バルク領域１７に作製されたＭＯＳＦＥＴのしきい電圧と独立に設定することができる。このことは、回路設計の自由度を大きく広げることとなる。
【００５９】
たとえば、デジタル回路を用いた場合、０あるいは１の信号に対応して、ｌｏｗ電圧とｈｉｇｈ電圧が必要になる。そして、ＳＯＩ ｎ型ウェル領域２５に作製されたＰＭＯＳのｌｏｗ電圧とｈｉｇｈ電圧をそれぞれｌｏｗＰ１、およびｈｉｇｈＰ１とし、ＳＯＩ ｐ型ウェル領域２６に作製されたＮＭＯＳのｌｏｗ電圧とｈｉｇｈ電圧をそれぞれｌｏｗＮ１、およびｈｉｇｈＮ１とし、バルクｎ型ウェル領域２３に作製されたＰＭＯＳのｌｏｗ電圧とｈｉｇｈ電圧をそれぞれｌｏｗＰ２、およびｈｉｇｈＰ２とし、バルクｐ型ウェル領域２４に作製されたＮＭＯＳのｌｏｗ電圧とｈｉｇｈ電圧をそれぞれｌｏｗＮ２、およびｈｉｇｈＮ２とする。
【００６０】
すると、ｌｏｗＰ１，ｌｏｗＮ１，ｌｏｗＰ２，ｌｏｗＮ２，ｈｉｇｈＰ１，ｈｉｇｈＮ１，ｈｉｇｈＰ２、およびｈｉｇｈＮ２は、それぞれすべて独立に設定することが可能となる。たとえば、ｌｏｗＮ１とｈｉｇｈＮ１をそれぞれ２Ｖと３Ｖに設定し、ｌｏｗＮ２とｈｉｇｈＮ２をそれぞれ３Ｖと５Ｖに設定したとすると、ＳＯＩ ｐ型ウェル領域２６とバルクｐ型ウェル領域２４の間には、常に電圧がかかっているような状態にすることも可能である。
【００６１】
しきい電圧を変化させる別の方法としては、ゲート電極を通常の多結晶シリコンで形成する代わりにメタルで形成する方法もよく知られている。しかしながら、メタル・ゲート電極を用いると、素子を作製するための工程における最高処理温度を低く設定しなければならないなどの問題があった。上述のように、本発明に基づく方法を用いると、最高処理温度を低くすることなく、しきい電圧を容易に設定することが可能であることが明らかになった。
（実施例４）
本実施例では、実施例３に示した工程と同様の工程を経て、ＳＯＩ領域１６とバルク領域１７のしきい電圧を変化させるための別の構造について開示する。
【００６２】
まず、実施例１または実施例２記載の方法で、図１０に示した状態に加工する。次に、実施例３と同様のレジストマスクを介したイオン注入を行い、図１６に示した状態に加工する。実施例３と異なる点は、バルクｐ型ウェル２７が、バルクｎ型ウェル２１に囲まれるように形成されている点である。すなわち、バルク素子が、ｐ型単結晶シリコン基板１８とバルクｎ型ウェル２１の間に形成されるｐｎ接合によって、電気的に分離されている点である。これによって、ＳＯＩ領域１６とバルク領域１７のしきい電圧を独立に設定することを容易に可能にしている。また、バルクｐ型ウェル２７への給電をチップの上部から行うことでチップの裏面の電位とバルクｐ型ウェル２７の電位を独立にすることもできる。また、図１６に示したような状態と実施例３の図１５に示した状態が同一のチップ上に組み合わせて、存在していても差し支えない。
【００６３】
引き続き、図１６の状態の後は、実施例３と同様に、所望の素子による回路を形成すればよい。実際に、本実施例に基づく回路を作製することで、しきい値電圧を種々の値に変化させたバルク素子とＳＯＩ素子を同一チップ上に高集積できることが確認された。
【００６４】
【発明の効果】
本発明によれば、エピタキシャル成長技術を用いて、静電破壊耐性に強いバルク素子と高性能のＳＯＩ素子を同一チップ上に高集積させることができる。化学的機械的研磨によって、バルク領域とＳＯＩ領域をＳＴＩによって電気的に分離することで、片方の領域で発生したノイズがもう一方の領域に伝播することを防ぐことができる。また、ＳＯＩ素子とバルク素子の素子分離をそれぞれＳＴＩによって行うことで、高集積の回路を提供できる。さらに、バルク領域にあるトランジスタのしきい値を変化させることで、多水準のしきい値を有する素子と高性能のＳＯＩ素子を同一チップ上に集積することが可能となり、回路設計の自由度を大幅に広げることができる。
【図面の簡単な説明】
【図１】本発明の第１および第２の実施例による半導体装置の完成断面図。
【図２】本発明の第１の実施例に用いるＳＯＩ基板の断面図。
【図３】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図４】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図５】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図６】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図７】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図８】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図９】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図１０】本発明の第１および第２の実施例による半導体装置の完成断面図。
【図１１】本発明の第１および第２の実施例による半導体装置のレイアウト図。
【図１２】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【図１３】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【図１４】本発明の第３の実施例による半導体装置の製造工程順を示す断面図。
【図１５】本発明の第３の実施例による半導体装置の完成断面図。
【図１６】本発明の第４の実施例による半導体装置の完成断面図。
【符号の説明】
１…単結晶シリコン基板、２…ＢＯＸ層、３…ＳＯＩ層、４…キャップ二酸化シリコン膜、５…エピタキシャル・シリコン成長領域、６…エピタキシャル・単結晶シリコン、７…多結晶シリコン、８…レジストマスク、９…ドライエッチングによるダメージによる凹部、１０…二酸化シリコン膜、１１…ナイトライド膜、１２…開口部、１３…開口部、１４…開口部、１５…ＳＴＩ部、１６…ＳＯＩ領域、１７…バルク領域、１８…ｐ型単結晶シリコン基板、１９…ｐ型エピタキシャル・単結晶シリコン、２０…ｐ型 ＳＯＩ層、２１…バルクｎ型ウェル、２２…ＳＯＩ ｎ型ウェル、２３…バルクｎ型ウェル領域、２４…バルクｐ型ウェル領域、２５…ＳＯＩ ｎ型ウェル領域、２６…ＳＯＩ ｐ型ウェル領域、２７…バルクｐ型ウェル。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device having an SOI element and a bulk element integrated on the same substrate and having excellent electrostatic breakdown resistance, and a method of manufacturing the same.
[0002]
[Prior art]
Silicon-based integrated circuit technology is evolving at an alarming rate. With advances in miniaturization technology, the dimensions of devices have been reduced, and more devices can be integrated in one chip, and as a result, more functions have been realized. At the same time, higher speed has been achieved due to the improvement in current driving capability and the decrease in load capacity accompanying the miniaturization of elements.
[0003]
The current mainstream of silicon devices is CMOSFET (Complementary Metal Oxide Semiconductor Field Effect Transistor), and products whose channel length is less than 0.1 μm have already been shipped.
[0004]
However, in a CMOS having such a fine channel length, since the source diffusion layer and the drain diffusion layer are close to each other, even when a channel is not formed, the depletion layer on the source side and the depletion layer on the drain side are connected to generate a current. A phenomenon called punch-through occurs. For this reason, the characteristics of the element are degraded by a so-called short channel effect such as a decrease in the threshold voltage and a deterioration in the sub-threshold characteristic.
[0005]
Therefore, in order to further improve the current driving capability, it is considered effective to manufacture a CMOS on an SOI (Silicon On Insulator) substrate which is hardly affected by the short channel effect.
[0006]
Here, the SOI substrate is a substrate having a structure in which a silicon single crystal layer (SOI layer) is provided on the surface of a silicon single crystal substrate with a silicon dioxide film (buried oxide film, Burried Oxide, BOX layer) interposed therebetween. Hereinafter, an element manufactured on an SOI substrate is referred to as an SOI element, and an element manufactured on a bulk silicon substrate is referred to as a bulk element to distinguish between the two.
[0007]
Since the BOX layer is provided in the SOI element, current does not easily flow between the source diffusion layer and the drain diffusion layer when a channel is not formed. Therefore, the SOI element can exhibit more excellent short-channel characteristics while keeping the impurity concentration in the channel portion lower than the bulk element. Therefore, the SOI element can exhibit high current driving capability without causing a decrease in mobility due to impurity scattering due to an increase in concentration. In addition, the SOI element has features such as a lower parasitic capacitance than a bulk element and excellent radiation resistance, and is expected to have high performance and high reliability.
[0008]
Regarding the excellent features of SOI elements, see, for example, D.S. Hisamoto, IEEE Electron Devices Meeting, 2001. IEDM Technical Digest. International, 2001 Page (s): 19.3.1-19.3.4.
[0009]
Although the SOI elements have such excellent characteristics, various problems occur when they are to be integrated. One of them is low resistance to abnormal high voltage (surge voltage) that enters instantaneously. This is because the upper limit of the current that can flow through the SOI layer is limited because the thickness of the SOI layer is small.
[0010]
This problem is particularly serious when a fully depleted CMOS is used as the SOI element. This is because, in order to completely deplete the SOI layer, the thickness of the SOI layer needs to be about 0.1 μm or less, which greatly restricts a large current from flowing through the SOI layer. Therefore, it is necessary to increase the thickness of the SOI layer in order to increase the resistance to surge voltage, but it is necessary to reduce the thickness of the SOI layer in order to improve the performance of the SOI element. A dilemma arises with the demands made.
[0011]
Further, in addition to the problem of the resistance to the surge voltage, the integration of the SOI element is performed because the silicon single crystal substrate and the SOI element are separated by a BOX layer formed of silicon dioxide having lower thermal conductivity than silicon. There is a problem that heat generated during the operation of the circuit cannot be effectively released to the outside. For this reason, there is a problem that the temperature easily rises due to the heat generated during the operation, and it becomes difficult to design a circuit for preventing a malfunction of the circuit due to the temperature rise.
[0012]
As a conventional technique for suppressing surge voltage and preventing a rise in temperature due to heat generation, Japanese Patent Application Laid-Open No. Hei 8-102498 discloses that both an SOI element and a bulk element are integrated on the same silicon single crystal substrate. Is disclosed to be effective. As shown in the above-mentioned known example, by using both the SOI element and the bulk element, for example, by forming a circuit that generates a large amount of heat with the bulk element, heat can be effectively released to the silicon substrate. Further, by forming the electrostatic breakdown prevention circuit in the bulk region, application of a surge voltage to the SOI element can be prevented. Further, by making the thickness of the SOI layer thin and making the SOI element a fully depleted CMOS, a high-performance SOI element exhibiting the maximum performance can be integrated.
[0013]
There are other advantages of integrating the SOI element and the bulk element on the same chip. As described above, when CMOS is used as an SOI element, the characteristics of the element can be improved by partially, more preferably, completely depleting the SOI layer. For that purpose, it is necessary to limit the substrate concentration that can be used for the design. As a result, even if CMOSs having different threshold voltages are to be manufactured using SOI elements, the difference is limited to about 0.1 V. Therefore, even if the polarity of the polycrystalline silicon gate electrode is made different between the n-type and the p-type, at most about four types of CMOSs having different thresholds cannot be obtained, which greatly restricts circuit design. On the other hand, since there is no such limitation in the bulk element, a CMOS having a high threshold voltage and a CMOS having a low threshold voltage can be freely formed. Therefore, when the SOI element and the bulk element are integrated on the same chip, elements having different threshold voltages can be easily formed separately, so that the degree of freedom in circuit design can be greatly improved.
[0014]
[Problems to be solved by the invention]
When the SOI element and the bulk element are integrated on the same silicon single crystal substrate by a conventional technique, the distance between the SOI region where the SOI element is integrated and the bulk region where the bulk element is integrated is 0.1 μm to 3. Since there is a step of about 0 μm, element isolation cannot be performed by Shallow Trench Isolation (STI), and it has been necessary to perform local oxidation of Silicon (LOCOS). This was not a problem up to the generation of products in which the distance (pitch) between elements was relatively large, about 0.25 μm. However, if the pitch becomes smaller than about 0.25 μm as the miniaturization of elements progresses, the oxide film does not grow sufficiently in LOCOS when the region to be oxidized is small, so that element isolation cannot be performed sufficiently. Problems arise. The pitch of high-performance MPUs and ASICs has reached 0.1 μm, and this problem has already become apparent. In addition, when element isolation is performed by LOCOS, a step due to an oxide film grown by LOCOS is formed on the substrate, so that there is a problem that it is difficult to perform processing with high precision in a process after element isolation.
[0015]
Therefore, when a high-performance fine element is highly integrated on a chip, the element isolation is generally formed by STI instead of LOCOS. That is, in STI, an opening is made on a substrate, silicon dioxide is deposited on the entire surface, and then the surface is flattened by chemical mechanical polishing (CMP). However, in order to perform the CMP, unless the step of the element formation portion before depositing silicon dioxide is set to about 50 nm or less, a part of the surface of the silicon substrate is excessively shaved and a dent is generated, or silicon dioxide is formed. May remain in the element formation portion.
[0016]
As described above, when a bulk region is formed from an SOI substrate by a conventional method, a step difference of about 0.1 μm to 3.0 μm occurs between the SOI region and the bulk region. In order to achieve this, it is necessary to eliminate a step between the SOI region and the bulk region.
[0017]
Another problem when the SOI region and the bulk region are integrated on the same silicon single crystal substrate is that noise generated from either the SOI region or the bulk region propagates to the other region. . In order to prevent such noise propagation, it is necessary to electrically separate the SOI region from the bulk region.
[0018]
In view of the above problems, it is an object of the present invention to provide a semiconductor device in which element isolation is performed by STI when a SOI element and a bulk element are highly integrated on the same silicon single crystal substrate, and a method of manufacturing the same. is there. It is another object of the present invention to provide a semiconductor device capable of isolating an SOI region and a bulk region from each other and blocking noise generated in either the SOI region or the bulk region from propagating to the other region, and a method of manufacturing the same. It is in.
[0019]
[Means for Solving the Problems]
In order to achieve the above object, in the semiconductor device of the present invention, the SOI region and the bulk region are integrated on the same silicon single crystal substrate, and the SOI device and the bulk device are separated by STI. A boundary portion between the SOI region and the bulk region is element-separated by STI.
[0020]
Further, according to a manufacturing method for manufacturing a semiconductor device of the present invention, after removing an SOI layer and a BOX layer from a desired region of an SOI substrate, silicon is grown by epitaxial growth to form a bulk region, and element isolation is performed. Forming an STI structure by performing an opening in a desired region at a boundary between the SOI region and the bulk region, filling the opening with silicon dioxide, and performing a planarization process. It is characterized by doing. As described above, by increasing the thickness of single crystal silicon in the bulk region by epitaxial growth, a step between the bulk region and the SOI region can be eliminated, and an STI structure can be formed.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in more detail with reference to Examples. In order to facilitate understanding, the description will be made with reference to the drawings, and the main parts are shown larger than other parts. The material, conductivity type, manufacturing conditions, and the like of each part are not limited to those described in the present embodiment, and it goes without saying that many modifications are possible.
(Example 1)
FIG. 1 is a completed sectional view of a semiconductor device according to a first embodiment of the present invention. The manufacturing process will be described with reference to FIG.
[0022]
First, as shown in FIG. 2, an SOI substrate formed of a single crystal silicon substrate 1, a BOX layer 2, and an SOI layer 3 is prepared. As the SOI substrate, a method of manufacturing by a normal bonding method in which two single crystal silicon substrates are bonded via silicon dioxide, or a SIMOX method in which oxygen ions are implanted into a Si substrate and heat treatment is performed at a high temperature ( There is known a method of manufacturing by Separation by IMplanted Oxygen). An SOI substrate manufactured by any of the methods may be used. However, in the case of an SOI substrate manufactured by a SIMOX method, a defect occurs when oxygen ions are implanted. Therefore, a substrate manufactured by a bonding method is used. Is more desirable.
[0023]
Next, in order to protect the surface of the SOI layer 3, the surface is oxidized to form a cap silicon dioxide film 4 having a thickness of about 50 nm as shown in FIG.
[0024]
Next, a resist is applied to the entire surface, exposed to a desired pattern for forming a bulk region, and after completely removing the SOI layer 3 and the BOX layer 2 by dry etching using a resist mask, the resist is removed. Is removed to form an epitaxial silicon growth region 5 as shown in FIG. Subsequently, the surface of the single crystal silicon substrate 1 in the epitaxial silicon growth region 5 damaged by the dry etching is washed with hydrochloric acid to remove about 50 nm of silicon on the surface.
[0025]
Next, silicon is epitaxially grown on the entire surface, and epitaxial single-crystal silicon 6 is grown in the epitaxial silicon growth region 5 as shown in FIG. At this time, polycrystalline silicon 7 having a plane orientation different from that of epitaxial silicon 6 is grown in a region in contact with BOX layer 2 and SOI layer 3 and on top of cap silicon dioxide film 4.
[0026]
When growing the epitaxial / single-crystal silicon 6, it is desirable to adjust the film thickness so that the upper part of the epitaxial / single-crystal silicon 6 is horizontal with the upper part of the SOI layer 3. This is because, by a CMP process performed later to form an STI, a recess is formed in an upper portion of the epitaxial single crystal silicon 6 and a part of an upper portion of the SOI layer 3, and silicon dioxide filling the opening is formed of the epitaxial single crystal silicon. It is necessary to prevent the upper part 6 and the SOI layer 3 from remaining on a part of the upper part.
[0027]
However, if the height difference between the upper part of the epitaxial / single-crystal silicon 6 and the upper part of the SOI layer 3 is 50 nm or less, there is no practical problem in performing the following process. If the current epitaxial growth technology is used, it is possible to suppress the height deviation to 50 nm or less.
[0028]
Although the polycrystalline silicon 7 does not conformally grow on the cap silicon dioxide film 4 depending on conditions such as temperature and atmosphere for epitaxial growth, the polycrystalline silicon 7 is selectively formed using the cap silicon dioxide film 4 as a stopper. There is no problem because it can be removed. As a method of epitaxially growing silicon on the entire surface, in addition to a method of growing from an interface as usual, an amorphous silicon layer is deposited on the entire surface, and then heat-treated at a high temperature of 500 ° C. to 600 ° C. to form a solid layer. Epitaxial growth may be used.
[0029]
Next, in order to remove the polycrystalline silicon 7 existing on the cap silicon dioxide film 4, a resist is applied on the entire surface, and then the photosensitive mask 8 is left only in a desired region above the single crystal silicon 6. I do.
[0030]
Subsequently, anisotropic dry etching using a resist mask 8 is used to form a state as shown in FIG. 6 in which the polycrystalline silicon 7 on the cap silicon dioxide film 4 is removed using the cap silicon dioxide film 4 as a stopper. At this time, a part of the epitaxial / single-crystal silicon 6 is shaved by being damaged by the dry etching, so that a concave portion 9 is generated by the damage by the dry etching. Therefore, a flat surface cannot be obtained unless effective measures are taken for the concave portion 9.
[0031]
In addition, since the polycrystalline silicon 7 remains in a region in contact with the BOX layer 2 and the SOI layer 3, the SOI region and the bulk region cannot be electrically separated from each other, causing noise to propagate. Therefore, it is desirable to remove the polycrystalline silicon 7 in a subsequent step.
[0032]
Next, after the resist mask 8 is removed, the substrate is washed with hydrofluoric acid to process the state shown in FIG. 7 from which the cap silicon dioxide film 4 has been removed.
[0033]
Next, an oxidation treatment is performed to form a silicon dioxide film 10 having a thickness of about 10 nm on the surface. Subsequently, a nitride film 11 is deposited on the entire surface to a thickness of about 140 nm, and is processed into a state shown in FIG.
[0034]
Next, a resist is applied to the entire surface, and after exposure to a desired pattern, the nitride film 11 is processed into a desired pattern and the resist is removed. Subsequently, by performing dry etching on silicon, openings 12 for forming STI at the boundary between the SOI region and the bulk region, and openings 13 and 14 for forming STI at the SOI region and the bulk region were opened. It is processed to the state shown in FIG.
[0035]
At this time, the depth of the SOI region opening 13 is shallower than the opening 14 of the bulk region and the opening 12 at the boundary between the SOI region and the bulk region, but a large selection ratio is secured between silicon and silicon dioxide. Can be opened at the same time. Although the openings 12, 13, and 14 may be formed separately, it is preferable that the openings are formed at the same time in order to reduce the cost of the process. By this step, the polysilicon 7 can be removed, and the SOI region and the bulk region can be electrically separated.
[0036]
Next, after the nitride film 11 and the silicon dioxide film 10 are removed by washing, the surface is oxidized by about 10 nm. Subsequently, silicon dioxide is deposited to a thickness of about 600 nm, the openings 12, 13, and 14 are filled with silicon dioxide, and the surface is flattened by chemical mechanical polishing to form the STI portion 15, as shown in FIG. Process into When processed in such a state, the SOI region 16 and the bulk region 17 are element-isolated by the STI unit 15, so that noise generated in either the SOI region or the bulk region is propagated to the other region. Can be blocked.
[0037]
In addition, the recess 9 existing between the SOI region 16 and the bulk region 17 is completely buried by the STI portion 15, and a flat interface can be obtained over the entire wafer interface. In addition, since the STI portion 15 also forms element isolation inside each of the SOI region 16 and the bulk region 17, no step is formed over the entire surface of the substrate, and the device is manufactured in a subsequent step. SOI elements and bulk elements can be processed with high precision. Therefore, both the high-performance SOI element and the bulk element can be easily integrated on the same chip.
[0038]
Thereafter, desired elements may be formed in the SOI region 16 and the bulk region 17. For example, a high-performance and highly integrated circuit composed of a fully-depleted CMOSFET is manufactured in the SOI region 16 and protection elements for preventing electrostatic breakdown, such as a diode, a thyristor, a gate clamp MOSFET, By manufacturing an electrostatic discharge prevention circuit including a device such as a lateral bipolar circuit, a high-performance and highly integrated circuit having excellent electrostatic discharge prevention characteristics can be manufactured.
[0039]
When an electrostatic discharge protection circuit was actually manufactured, it was confirmed that the circuit could withstand a high voltage of several hundred to several thousand volts. Although the discharge capacity depends on the device design, when examined in this example, the diode was the best, followed by the thyristor, the gate clamp MOSFET, and the lateral bipolar. It was also confirmed that it is desirable to design to take advantage of the excellent characteristics of each element, such as using a diode and a thyristor in combination, in order to improve the electrostatic breakdown characteristics.
[0040]
In order to further improve the performance of the SOI element, an oxynitride film is used as a gate insulating film of a fully depleted CMOSFET, or a high dielectric constant gate insulating film, for example, a material made of alumina, hafnia, silicate, or the like. It is desirable to use a gate insulating film that uses. In fact, when a CMOSFET was fabricated using alumina, it was confirmed that the leakage current due to the direct tunnel effect was reduced by two to three orders of magnitude compared to conventional silicon dioxide.
[0041]
Further, in order to increase the degree of freedom in circuit design by combining an SOI element and a bulk element, it is desirable to integrate a bulk element having a different threshold value and a high-performance SOI element on the same substrate. For this purpose, a resist is applied to the entire surface, exposed to a desired pattern, and a normal ion implantation step may be performed through a resist mask. By this step, since bulk elements having different substrate concentrations in the well portion can be integrated on the same chip, bulk elements having different thresholds can be integrated on the same substrate. Further, in order to optimize the device characteristics after changing the concentration, it is preferable to change the thickness of the gate insulating film in accordance with the substrate concentration. Therefore, when a bulk element and an SOI element having multi-level gate insulating films having different film thicknesses are integrated on the same chip, the performance of the circuit is dramatically improved.
[0042]
FIG. 11 shows an example of the layout as viewed from above the chip. It can be seen that the STI portion 15 separates the element between the SOI region 16 and the bulk region 17. As described with reference to FIG. 10, the elements within the SOI region 16 and the bulk region 17 are also separated from each other by the STI unit 15.
[0043]
In FIG. 10 and FIG. 11, the STI portion 15 is enlarged for easy understanding, but its width is about 0.1 μm to 0.5 μm, so that the STI portion occupies the chip area. The ratio of 15 is small enough. Therefore, when the SOI substrate is processed by the method according to the present embodiment, the reduction of the effective chip area where the element can be manufactured is minimized, and the SOI element and the bulk element are integrated on the same substrate. It is possible to easily provide a semiconductor substrate having excellent interface flatness.
(Example 2)
In the present embodiment, a description will be given of a manufacturing method capable of shortening the manufacturing process of the semiconductor device of the first embodiment by using the selective epitaxial growth technique.
[0044]
First, through a manufacturing process similar to that of the first embodiment, as shown in FIG. 4, an epitaxial silicon growth region 5 in which the BOX layer 2 and the SOI layer 3 are removed from a desired portion of the SOI substrate is formed. The surface of the substrate 1 is washed with hydrochloric acid to remove silicon on the surface by about 50 nm.
[0045]
Next, as shown in FIG. 12, epitaxial single crystal silicon 6 and polycrystalline silicon 7 are selectively grown in epitaxial silicon growth region 5 by selective epitaxial growth. In this step, as in the first embodiment, it is desirable to adjust the film thickness so that the upper part of the epitaxial / single-crystal silicon 6 is horizontal with the upper part of the SOI layer 3.
[0046]
By using the selective epitaxial growth technique, it is possible to prevent the polycrystalline silicon 7 having a plane orientation different from that of the epitaxial silicon 6 from growing on the cap silicon dioxide film 4. And the step of removing the polycrystalline silicon 7 by dry etching can be omitted. Therefore, not only the number of steps can be reduced, but also the formation of the concave portion 9 which is damaged by dry etching can be prevented.
[0047]
However, the use of selective epitaxial growth has a disadvantage that the time required for the growth is long. Therefore, there is still room for selection between the whole-surface epitaxial growth and the selective epitaxial growth depending on the manufacturing cost and schedule.
[0048]
Next, after removing the cap silicon dioxide film 4 by washing with hydrofluoric acid, an oxidation treatment is performed to form a silicon dioxide film 10 having a thickness of about 10 nm on the surface, and then a nitride film is formed on the entire surface. 11 is deposited to a thickness of about 140 nm and processed into a state shown in FIG.
[0049]
Thereafter, a resist is applied to the entire surface, and after pattern exposure, the nitride film 11 is processed into a desired pattern, and the resist is removed. Subsequently, by performing dry etching on silicon, openings 12 for forming STI at the boundary between the SOI region and the bulk region, and openings 13 and 14 for forming STI at the SOI region and the bulk region were opened. It is processed to the state shown in FIG. By this step, the polycrystalline silicon 7 formed at the boundary between the SOI region and the bulk region can be removed.
[0050]
Subsequent steps are exactly the same as in Example 1. After the nitride film 11 and the silicon dioxide film 10 are removed by washing, the surface is oxidized by about 10 nm, and silicon dioxide is subsequently deposited by about 600 nm to form an opening. After burying 12, 13, and 14 with silicon dioxide, the surface is flattened by chemical mechanical polishing, thereby processing into the state of FIG. 10 in which the STI portion 15 is formed.
[0051]
Thus, by using the selective epitaxial growth technique, the number of steps can be significantly reduced as compared with the first embodiment, and the same semiconductor substrate as that provided by the first embodiment can be provided.
(Example 3)
In the present embodiment, the method of adjusting the threshold value by performing ion implantation into the well portion after processing into the state shown in FIG. 10 by the method described in the embodiment 1 or 2 and the effect thereof is described. Disclose details.
[0052]
First, by the method described in Example 1 or Example 2, processing is performed to the state shown in FIG. In FIG. 10, for ease of understanding, only one STI portion 15 is shown in each of the SOI region 16 and the bulk region 17, but actually, as shown in FIG. A plurality of STI units 15 exist in the bulk region 17. In addition, in order to facilitate understanding, in this embodiment, a case where a p-type single-crystal silicon substrate 18 to which an impurity such as boron is added so as to be p-type is used as the single-crystal silicon substrate 1 will be described. . In addition, a case will be described in which the epitaxial single-crystal silicon 6 and the SOI layer 3 are also doped with p-type impurities to form a p-type epitaxial single-crystal silicon 19 and a p-type SOI layer 20, respectively.
[0053]
However, the impurity concentrations of the p-type epitaxial / single-crystal silicon 19 and the p-type SOI layer 20 generally differ depending on design conditions. For example, to form a fully depleted MOSFET in SOI region 16, the impurity concentration of SOI layer 20 must be 1 × 10 17 cm -3 It is desirable that the concentration be about the same. Further, in order to fabricate a circuit having a relatively long channel length such as an electrostatic breakdown prevention circuit in the bulk region 17, the impurity concentration of the p-type epitaxial / single-crystal silicon 19 must be 1 × 10 16 cm -3 It is desirable that the concentration be as low as possible. Further, in order to manufacture a fine MOSFET in the bulk region 17, it is necessary to prevent punch-through due to the short channel effect, so that the impurity concentration of the p-type epitaxial 18 cm -3 It is required that the concentration be as high as possible.
[0054]
Regarding the addition of these impurities, ion implantation may be performed through a normal resist mask, or the impurities may be added to the in-situ before the p-type epitaxial / single-crystal silicon 19 is epitaxially grown. You can also. Here, the p-type single-crystal silicon substrate 18 and the p-type epitaxial / single-crystal silicon 19 are electrically connected without a junction. When the impurity is added to the p-type single crystal silicon 19, the concentration of the p-type single crystal silicon 19 in the portion adjacent to the p-type single crystal silicon substrate 18 is designed to be high, so that the p-type single crystal silicon Electrical connection between the substrate 18 and the p-type epitaxial / single-crystal silicon 19 can be facilitated.
[0055]
Next, a resist is applied to the entire surface, and ions of boron ions or phosphorus or arsenic are implanted through a resist mask processed into a desired pattern, and then the resist is removed. By repeating this ion implantation step through the resist mask while changing the shape of the resist pattern, ions of a desired dose can be implanted into a desired region. For example, when phosphorus ions are implanted, a bulk n-type well 21 and an SOI n-type well 22 can be formed as shown in FIG. In general, the concentration of the bulk n-type well 21 and the concentration of the SOI n-type well 22 differ depending on design conditions such as the threshold value of the MOSFET. As described above, the bulk region 17 is divided into the bulk n-type well region 23 and the bulk p-type well region 24, and the SOI region 16 is divided into the SOI n-type well region 25 and the SOI p-type well region 26. .
[0056]
Next, a desired element may be manufactured. For example, a p-channel MOSFET (PMOS) is formed in the bulk n-type well region 23, an n-channel MOSFET (NMOS) is formed in the bulk p-type well region 24, and a CMOS for preventing electrostatic breakdown is formed in the bulk region 17. A circuit can be manufactured. On the other hand, for example, a fully depleted PMOS is formed in the SOI n-type well region 25, a fully depleted NMOS is formed in the SOI p-type well region 26, and a CMOS circuit using a high-performance SOI element is formed in the SOI region 16 Can be manufactured.
[0057]
Actually, when the above bulk CMOS circuit and a CMOS circuit using an SOI element were integrated on the same chip, it was verified that there were various advantages. First, since the p-type single-crystal silicon substrate 18 is electrically connected to the p-type epitaxial single-crystal silicon 19, for example, a potential can be supplied from the back surface of the chip. The potential of the silicon 19 can be easily adjusted.
[0058]
Since the SOI region 16 is electrically separated from the p-type single crystal silicon substrate 18 via the BOX layer 2 and the STI portion 15, the potential of the p-type epitaxial single crystal silicon 19 and the SOI n-type The potentials of the well 22 and the p-type SOI layer 20 can be set independently. Therefore, the threshold voltages of the MOSFETs formed in the SOI n-type well region 25 and the SOI p-type well region 26 can be set independently of the threshold voltages of the MOSFETs formed in the bulk region 17. This greatly expands the degree of freedom in circuit design.
[0059]
For example, when a digital circuit is used, a low voltage and a high voltage are required corresponding to a signal of 0 or 1. The low voltage and high voltage of the PMOS fabricated in the SOI n-type well region 25 are set to lowP1 and highP1, respectively, and the low voltage and high voltage of the NMOS fabricated in the SOI p-type well region 26 are set to lowN1 and highN1, respectively. The low voltage and high voltage of the PMOS fabricated in the bulk n-type well region 23 are set to lowP2 and highP2, respectively, and the low voltage and high voltage of the NMOS fabricated in the bulk p-type well region 24 are set to lowN2 and highN2, respectively. And
[0060]
Then, lowP1, lowN1, lowP2, lowN2, highP1, highN1, highP2, and highN2 can all be independently set. For example, if lowN1 and highN1 are set to 2 V and 3 V, respectively, and lowN2 and highN2 are set to 3 V and 5 V, respectively, a voltage is always applied between the SOI p-type well region 26 and the bulk p-type well region 24. It is also possible to make such a state.
[0061]
As another method of changing the threshold voltage, a method of forming the gate electrode with a metal instead of the usual polycrystalline silicon is well known. However, when a metal gate electrode is used, there has been a problem that the maximum processing temperature in a process for manufacturing an element must be set low. As described above, it has been found that using the method according to the present invention, the threshold voltage can be easily set without lowering the maximum processing temperature.
(Example 4)
In the present embodiment, another structure for changing the threshold voltage of the SOI region 16 and the bulk region 17 through the same steps as the steps shown in the third embodiment will be disclosed.
[0062]
First, by the method described in Example 1 or Example 2, processing is performed to the state shown in FIG. Next, ion implantation is performed through the same resist mask as in the third embodiment, and processed into the state shown in FIG. The difference from the third embodiment is that the bulk p-type well 27 is formed so as to be surrounded by the bulk n-type well 21. That is, the bulk elements are electrically separated by a pn junction formed between the p-type single crystal silicon substrate 18 and the bulk n-type well 21. As a result, the threshold voltages of the SOI region 16 and the bulk region 17 can be easily set independently. Further, by supplying power to the bulk p-type well 27 from above the chip, the potential on the back surface of the chip and the potential of the bulk p-type well 27 can be made independent. In addition, the state shown in FIG. 16 and the state shown in FIG. 15 of the third embodiment may be combined and exist on the same chip.
[0063]
Subsequently, after the state shown in FIG. 16, a circuit using desired elements may be formed as in the third embodiment. Actually, it was confirmed that by fabricating a circuit based on this example, a bulk element and an SOI element in which the threshold voltage was changed to various values could be highly integrated on the same chip.
[0064]
【The invention's effect】
According to the present invention, a bulk element having high resistance to electrostatic breakdown and a high-performance SOI element can be highly integrated on the same chip by using the epitaxial growth technique. By electrically separating the bulk region and the SOI region by STI by chemical mechanical polishing, it is possible to prevent noise generated in one region from being propagated to the other region. In addition, a highly integrated circuit can be provided by performing element isolation of the SOI element and the bulk element by STI. Further, by changing the threshold value of the transistor in the bulk region, it is possible to integrate a device having a multi-level threshold value and a high-performance SOI device on the same chip, thereby increasing the flexibility of circuit design. Can be greatly expanded.
[Brief description of the drawings]
FIG. 1 is a completed sectional view of a semiconductor device according to first and second embodiments of the present invention.
FIG. 2 is a sectional view of an SOI substrate used in the first embodiment of the present invention.
FIG. 3 is a sectional view showing the order of manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
FIG. 4 is a sectional view showing the order of manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
FIG. 5 is a sectional view showing the order of manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
FIG. 6 is a sectional view showing the order of manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
FIG. 7 is a sectional view showing the order of manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
FIG. 8 is a sectional view showing the order of manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
FIG. 9 is a sectional view showing the order of manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
FIG. 10 is a completed sectional view of the semiconductor device according to the first and second embodiments of the present invention.
FIG. 11 is a layout diagram of the semiconductor device according to the first and second embodiments of the present invention.
FIG. 12 is a sectional view showing the order of manufacturing steps of the semiconductor device according to the second embodiment of the present invention.
FIG. 13 is a sectional view showing the order of manufacturing steps of the semiconductor device according to the second embodiment of the present invention.
FIG. 14 is a sectional view showing the order of manufacturing steps of the semiconductor device according to the third embodiment of the present invention.
FIG. 15 is a completed sectional view of a semiconductor device according to a third embodiment of the present invention.
FIG. 16 is a completed sectional view of a semiconductor device according to a fourth embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Single crystal silicon substrate, 2 ... BOX layer, 3 ... SOI layer, 4 ... Cap silicon dioxide film, 5 ... Epitaxial silicon growth region, 6 ... Epitaxial single crystal silicon, 7 ... Polycrystalline silicon, 8 ... Resist mask , 9: recess due to damage by dry etching, 10: silicon dioxide film, 11: nitride film, 12: opening, 13: opening, 14: opening, 15: STI portion, 16: SOI region, 17: bulk Regions, 18: p-type single-crystal silicon substrate, 19: p-type epitaxial / single-crystal silicon, 20: p-type SOI layer, 21: bulk n-type well, 22: SOI n-type well, 23: bulk n-type well region, 24 ... bulk p-type well region, 25 ... SOI n-type well region, 26 ... SOI p-type well region, 27 ... bulk p-type well.
