【０００１】
【産業上の利用分野】
本発明は、ＲＦ（高周波）受信機内に設けられるＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路に係り、特にはその検波段にて生じる脈流成分がＡＧＣ制御に影響を与えないようにするための改良に関する。
【０００２】
【従来の技術】
従来より、一般的なスーパーヘテロダイン方式のＲＦ受信機においては、アンテナが受信した受信信号は同調回路によって所望の局（所望周波数）の選択がなされ、ＲＦ増幅回路を通過してミキサに供給される。そのミキサから出力された信号は、１回又は複数回の中間周波数信号に変換され、上記ミキサの後段に設けられる復調器により上記信号は復調されたあと、音声が再生される。一方、上記ＲＦ受信機は、そのＲＦ受信機に設けられるＲＦ増幅回路の後段にＡＧＣ回路が設置され、上記ＲＦ増幅回路の利得を受信信号レベルに応じて自動的に利得制御して、一定の出力が得られるようにしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来におけるＡＧＣ回路においては、その中に使用されている検波回路の検波出力信号に脈流成分が重畳されてしまうという問題があった。したがって、このような脈流成分は、上記検波回路から漏れ出してしまうので、上記ＡＧＣ回路による歪みが大きくなり、ＡＧＣ制御に悪影響を与えてしまうという欠点がある。
【０００４】
また、ＡＧＣ回路は、一般に連続帰還系で構成されているため、上記検波回路によるベースバンド信号の検出から、受信信号のＲＦ増幅回路のＡＧＣ制御が行なわれるまでに、或る程度の時間を必要とし、検波回路から洩れ出した上記脈流成分の影響を大きく受けてしまう。
【０００５】
更に、上記ＲＦ受信機に設ける上記ＡＧＣ回路をＩＣ化したような場合には、上記検波回路から前述した如く洩れ出した上記脈流成分は極めて容易に上記ＲＦ増幅回路に混入してしまい、所望受信信号とともに脈流成分が復調されることにより歪みが生じる。
【０００６】
本発明は上記従来の問題点に鑑みなされたものであり、その課題は、ＲＦ受信機内に設けられるＡＧＣ回路において、検波回路から洩れ出す脈流成分による影響を極力防止できるようにすることである。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決するために、以下のように構成する。
すなわち、本発明は、高周波受信信号を検波して脈流成分を含む検波信号を出力する検波回路を備え、この検波回路の検波出力に応じて上記高周波受信信号の増幅回路の利得を制御するＡＧＣ回路において、上記検波回路の直後に接続される増幅器の高周波特性を劣化させたこと、又はこの増幅器に高周波特性を劣化させる手段を接続したことを特徴とするものである。
【０００８】
このように、検波回路の直後に接続される増幅器の高周波特性を劣化させたことにより、或いは、この増幅器に高周波特性を劣化させる手段を接続したことにより、上記増幅器で単に検波信号を増幅するだけではなくて、検波回路から漏れ出した高周波の脈流成分を有効に除去することが可能になり、脈流成分によるＡＧＣ制御への悪影響が極力防止される。なお、脈流成分は完全に除去される必要はなく、ＡＧＣ制御への影響が改善される程度に除去されていれば十分である。脈流成分が十分に除去されるためには、例えば、直流（周波数＝０）におけるゲインに対して脈流成分の周波数におけるゲインが３ｄＢ以上減衰する程度まで高周波特性を劣化させることが望ましい。
【０００９】
なお、このように高周波特性を劣化させるようにした増幅器の構成や、高周波特性を劣化させる手段としては、各種の構成を採用可能であるが、望ましい例としては例えば次のようなものがある。
第１の例は、上記増幅器の高周波特性が劣化する程度まで、上記増幅器を構成する各ＭＯＳＦＥＴにおけるチャネル長及びチャネル幅を大きく設定した構成である。
【００１０】
第２の例は、上記増幅器の出力端子とグランドとの間に大容量のコンデンサを接続した構成である。
第３の例は、コンデンサと、このコンデンサの端子電圧と入力電圧とを比較する電圧比較回路と、上記端子電圧よりも上記入力電圧の方が相対的に高い場合に、上記コンデンサを間欠的に充電する充電回路と、上記端子電圧の方が上記入力電圧よりも相対的に低い場合に、上記コンデンサから間欠的に放電電流を放出する放電回路とからなる平滑回路であり、この平滑回路は上記増幅器の出力端子に接続される。
【００１１】
第４の例は、上記増幅器を構成する各ＭＯＳＦＥＴをそれらの間の配線が互いに交差するように配置することで、上記増幅器の高周波特性が劣化する程度まで配線容量を大きくしてなる構成である。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図１は、本発明の一実施の形態に係るＡＧＣ回路２００を備えたＲＦ受信機１００の回路図である。
【００１３】
ここで、ＲＦ受信機１００は、スーパーへテロダイン方式を採用した一例である。ＲＦ受信機１００はＡＧＣ回路２００を有しており、このＡＧＣ回路２００は、アンテナ１から受信した高周波受信信号のレベルに応じてＲＦ増幅回路３の利得を制御する回路である。
【００１４】
先ず、ＲＦ受信機１００の構成と、その中に含まれる各回路の動作について説明する。
ＲＦ受信機１００においては、まず、アンテナ１から受信した高周波受信信号から、コンデンサＣ１とＣ２（ハイパスフィルタ：ＨＰＦ）によって直流成分を除去して高周波帯域の信号を取り出し、そして、同調回路２によって所望の周波数の信号を取り出し、コンデンサＣ２´（ハイパスフィルタ：ＨＰＦ）によって上記所望の周波数の信号の直流成分を除去してＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）増幅回路３において該信号を増幅したあとミキサ４に供給する。上記ミキサ４から出力された信号は中間周波数信号に変換され、その後、不図示の検波器により検波され復調されたあと、音声が再生される。
【００１５】
また、上記中間周波数信号は、ＲＦ増幅回路３の利得制御をするための、本発明の一実施の形態に係るＡＧＣ回路２００にも出力される。ＡＧＣ回路２００に入力した上記中間周波数信号（これには後述のように高周波成分が含まれる）は振幅検波回路５により検波され、その検波出力に基づいてＡＧＣ駆動回路６がＲＦ増幅回路３の利得を制御する。
【００１６】
上記同調回路２は、同調コイルＬ１、２つのダイオード（Ｄ１、Ｄ２）で構成されるバラクタダイオード、及び抵抗Ｒ１により構成される。同調コイルＬ１とダイオードＤ１の一端は、後述の第２のＭＯＳＦＥＴ（Ｍ２）のゲート（Ｇ）に接続される。上記バラクタダイオードを構成する２つのダイオード（Ｄ１、Ｄ２）はカソード同士が接続されておりダイオードＤ２のアノードはグランドに接続される。また、抵抗Ｒ１の一端は上記２つのダイオード（Ｄ１、Ｄ２）のカソード部分に接続され、その他端は同調用電圧ＶＴを供給する。
【００１７】
上記ＲＦ増幅回路３は、第１のＭＯＳＦＥＴ（Ｍ１）と第２のＭＯＳＦＥＴ（Ｍ２）を有し、第１のＭＯＳＦＥＴ（Ｍ１）と第２のＭＯＳＦＥＴ（Ｍ２）はカスコード接続される構成である。また、第２のＭＯＳＦＥＴ（Ｍ２）のゲート （Ｇ）とソース（Ｓ）の間に抵抗Ｒ２を介してドレイン電圧ＶＤＤが印加され、第２のＭＯＳＦＥＴ（Ｍ２）のゲート（Ｇ）は抵抗Ｒ３を介してグランドに接続され、更に、ソース（Ｓ）はグランドに接続される。
【００１８】
第１のＭＯＳＦＥＴ（Ｍ１）のゲート（Ｇ）は、後述のＡＧＣ回路２００から出力される利得制御電流によってＲＦ増幅回路３の利得が制御される。抵抗Ｒ４とコンデンサＣ３は、上記利得制御電流に含まれる脈流成分を除去するために設けられ、これにより、第１のＭＯＳＦＥＴ（Ｍ１）のゲート−ドレイン間に安定した電圧供給が可能となる。
【００１９】
次に、第２のＭＯＳＦＥＴ（Ｍ２）のゲート（Ｇ）には、コンデンサ（Ｃ１及びＣ２）により高周波帯域の受信信号が入力する。その入力した信号は第２のＭＯＳＦＥＴ（Ｍ２）において増幅されたあと、そのドレイン（Ｄ）から出力され、第１のＭＯＳＦＥＴ（Ｍ１）のソース（Ｓ）に入力する。そのソース（Ｓ）に入力した入力信号は、第１のＭＯＳＦＥＴ（Ｍ１）において、上記利得制御電流によるＡＧＣ制御がなされ、高周波領域の振幅利得制限が行われたあと出力される。
【００２０】
ここで、例えば、同図に示されている四角の部分（Ｐ１からＰ８）の位置にパッドが配置される。パッドとは、コンデンサ等の素子を外付けするための領域である。外付けの必要がなければ、その部分のパッドは特に設ける必要はない。
第１のＭＯＳＦＥＴ（Ｍ１）のドレイン（Ｄ）は、同調回路７の１次コイルＬ２に接続される。
【００２１】
同調回路７は、１次コイルＬ２、同調コイルＬ３、バラクタダイオードを形成する２つのダイオード（Ｄ３及びＤ４）及び抵抗Ｒ５により構成され、上記同調コイルＬ３とダイオードＤ３の一端は、コンデンサＣ４に接続される。また、上記２つのダイオードＤ４はカソード同士が接続されておりダイオードＤ４のアノードはグランドに接続される。
【００２２】
上記同調回路７から出力される信号はコンデンサＣ４を介し、後段のミキサ４に出力される。また、抵抗Ｒ５の一端は上記２つのダイオード（Ｄ３及びＤ４）のカソード部分に接続されており、その抵抗Ｒ５の他端からは同調用電圧ＶＴを供給する。また、上記１次コイルＬ２を介し、上記第１のＭＯＳＦＥＴ（Ｍ１）のドレイン（Ｄ）にドレイン電圧ＶＤＤが印加される。
【００２３】
上記ミキサ４には局部発振回路（ＯＳＣ）８から所望の局部発振信号が供給され、上記ミキサ４では上記同調回路７から出力される出力信号が局部発振信号と混合され、中間周波数を持つ位相がπずれた２つの中間周波信号が出力される。そして、上記ミキサ４から出力される上記２つの中間周波信号は２方向に分離される。
【００２４】
つまり、一方の中間周波信号はバンドパスフィルタ（ＢＰＦ）９に出力され水晶フィルタ１０に供給される。上記水晶フィルタ１０から出力される信号は、中間周波増幅回路１１にて中間周波増幅され、この中間周波増幅された信号はＦＭ検波回路（不図示）を通ってステレオ復調回路（不図示）に供給される。
【００２５】
バンドパスフィルタ（ＢＰＦ）９は、１次コイルＬ４と、２次コイルＬ５及びコンデンサＣ５から構成される。バンドパスフィルタ（ＢＰＦ）９において、１次コイルＬ４とコンデンサＣ５は並列接続され、１次コイルＬ４とコンデンサＣ５の両端はミキサ４に接続される構成となっている。また、１次コイルＬ４にはドレイン電圧ＶＤＤが印加される。更に、２次コイルＬ５の一端はグランドに接続され、その他端は上記水晶フィルタ１０に接続される。
【００２６】
また、他方の中間周波信号は、ＲＦ増幅回路３の利得を制御するＡＧＣ回路２００に出力される（このＡＧＣ回路２００については後述する）。ここで、バッファアンプ１２の前段部分及び後段部分にコンデンサ（Ｃ５、Ｃ６、Ｃ７、Ｃ８）が直列接続されて配置される。また、バッファアンプ１２は、ミキサ４からの出力信号によって、ミキサ４の後段に配置される振幅検波回路５及びバンドパスフィルタ９の電気的変動によるインピーダンスの変化が相互的に起こらないようにするために設けられる。
【００２７】
ＡＧＣ回路２００は、振幅検波回路５、５´及びＡＧＣ駆動回路６（アンプ１８、１９とバッファアンプ１５）より構成される。
ミキサ４から出力される信号は、振幅検波回路５の前段に設けられるバッファアンプ１２を通過し、振幅検波回路５に入力する。振幅検波回路５は、入力信号の振幅レベルを検波して、検波信号を出力する。
【００２８】
ここで、振幅検波回路５、５′の構成と動作を説明する。
振幅検波回路５は、２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）と２つの抵抗（Ｒ６及びＲ７）等により構成され、２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）のドレイン（Ｄ）にはドレイン電圧ＶＤＤが印加される。また、上記２つのＭＯＳＦＥＴ（Ｍ ３及びＭ４）は、例えば、ＮチャネルＭＯＳＦＥＴである。
【００２９】
また、上記２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）のゲート（Ｇ）には、抵抗（Ｒ６及びＲ７）を介して、バイアス電圧ＶＢが印加される。また、上記抵抗（Ｒ６及びＲ７）は、２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）のゲート（Ｇ）とソース（Ｓ）間に適当なバイアス電圧ＶＢを与えるためのものである。
【００３０】
上記２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）のゲート（Ｇ）は、上記バッファアンプ１２に接続されており、ミキサ４から位相がπずれた２つの中間周波信号が上記ゲート（Ｇ）に入力する。また、上記２つのＭＯＳＦＥＴ（Ｍ３及びＭ４）のソース（Ｓ）は互いに接続（中間ノード）される。
【００３１】
上記振幅検波回路５に入力される信号には、高周波信号（搬送波）が含まれており、この高周波信号に対して半波あるいは全波整流を行うことで、脈流成分を含む検波信号が出力される。上記検波信号は上記振幅検波回路５の上記中間ノードから、上記振幅検波回路５の後段に配置される上記ＡＧＣ駆動回路６を構成するＤＣアンプ１８の非反転入力端子（＋）に出力（Ｉｎ１）される。更に、上記中間ノードは定電流回路１３を介してグランドに接続される。
【００３２】
もう一方の振幅検波回路５´は、上記振幅検波回路５と同様の回路構成を有し、２つのＭＯＳＦＥＴ（Ｍ７及びＭ８）と２つの抵抗（Ｒ１３及びＲ１３′）等により構成される。２つのＭＯＳＦＥＴ（Ｍ７及びＭ８）のドレイン（Ｄ）にはドレイン電圧ＶＤＤが供給され、また、ゲート（Ｇ）には抵抗（Ｒ１３及びＲ１３′）を介してバイアス電圧ＶＢが印加される。
【００３３】
また、上記振幅検波回路５´においては、上記２つのＭＯＳＦＥＴ（Ｍ７及びＭ８）のソース（Ｓ）は互いに接続（中間ノード）され、更に、上記振幅検波回路５´の上記中間ノードは定電流回路１３´を介してグランドに接続される。
そして、バイアス電流は上記振幅検波回路５´において、上記振幅検波回路５´の中間ノードから出力信号として、その後段に配置されるＤＣアンプ１９の非反転入力端子（＋）に出力される。また、ＤＣアンプ１９の出力端子と反転入力端子（−）は抵抗Ｒ１４を介して接続される。
【００３４】
次に、ＡＧＣ駆動回路６は、振幅検波回路５、５′の直後に接続されるＤＣアンプ群１４と、バッファアンプ１５、及び抵抗等より構成される。
上記ＤＣアンプ群１４を構成する２つのＤＣアンプ（例えば、差動増幅回路のオペアンプ）１８、１９には、本発明の特徴として、振幅検波回路５、５′から出力された検波信号の高周波領域の振幅利得を制限するための構成が設けられており、この検波信号に含まれる脈流成分が極力除去される構成となっている。この点については後述する。
【００３５】
一方のＤＣアンプ１８において、その反転入力端子（−）には抵抗Ｒ９を介してバイアス電圧ＶＢ が入力（Ｉ ｎ２）され、かつ、振幅検波回路５からの検波信号が非反転入力端子（＋）に入力（Ｉｎ １）されて、この検波信号の直流成分がＤＣアンプ１８により増幅される。もう一方のＤＣアンプ１９においても、その反転入力端子（−）には抵抗Ｒ１５を介してバイアス電圧ＶＢ が入力され、かつ、振幅検波回路５′からの検波信号が非反転入力端子（＋）に入力されて、この検波信号の直流成分がＤＣアンプ１９により増幅される。
【００３６】
ここで、各ＤＣアンプ１８、１９における増幅動作は、周知のオペアンプの増幅動作と同様である。つまり、ＤＣアンプ１８においては、周知のように抵抗（負帰還抵抗）Ｒ８が接続されて負帰還回路が構成されており、非反転入力端子（＋）に振幅検波回路５からの検波信号が入力（Ｉｎ１）され、その直流成分が増幅（増幅率：Ｒ８／Ｒ９）されて出力される。また、帰還電流Ｉｆが抵抗Ｒ８に流れ、反転入力端子（−）に入力する。この帰還電流Ｉｆにより、ＤＣアンプ１８の内部に発生した入力信号のひずみ分は打ち消される。このような動作は、もう一方のＤＣアンプ１９においても同様である。
【００３７】
そして、ＤＣアンプ１８、１９の各出力信号は、それらの後段に設けられる高入力インピーダンスのバッファアンプ１５に出力される。このバッファアンプ１５は、ＲＦ増幅回路３の利得を制御する利得制御電流（ＤＣ制御電流）を出力する。また、上記バッファアンプ１５は、上記ＤＣアンプ群１４に加わる負荷によって上記ＤＣアンプ１８、１９の利得が変化するのを防ぎつつ、上記利得制御電流によりＲＦ増幅回路３の利得を制御する。
【００３８】
ここで、バッファアンプ１５は、例えば、互いに並列接続された２つのＭＯＳＦＥＴ（Ｍ５及びＭ５′）、これらＭＯＳＦＥＴと差動対になるもう１つのＭＯＳＦＥＴ（Ｍ６）、及び抵抗（Ｒ１０及びＲ１１）等を有し、これらで差動増幅回路を構成する。また、上記ＭＯＳＦＥＴ（Ｍ５、Ｍ５′、Ｍ６）は、例えばＮチャネルＭＯＳＦＥＴである。
【００３９】
上記バッファアンプ１５において、上記２つのＭＯＳＦＥＴ（Ｍ５及びＭ５′）のドレインには、抵抗（Ｒ１０）を介してドレイン電圧ＶＤＤが印加されると共に、もう一方のＭＯＳＦＥＴ（Ｍ６）のドレインにも、抵抗（Ｒ１１）を介してドレイン電圧ＶＤＤが印加される。また、ＭＯＳＦＥＴ（Ｍ５及びＭ５′）の各ゲートには上記ＤＣアンプ１８、１９の出力信号がそれぞれ入力され、一方、ＭＯＳＦＥＴ（Ｍ６）のゲートには基準定電圧（ＡＧＣ開始電圧）ＶＲｅｆ が入力される。更に、３つのＭＯＳＦＥＴ（Ｍ５、Ｍ５′及びＭ６）の各ソースは互いに接続され、定電流回路１６を介してグランドに接続される。
【００４０】
ＭＯＳＦＥＴ（Ｍ５、Ｍ５′）のドレインと抵抗Ｒ１０との中間ノードは、ＲＦ増幅回路３の第１のＭＯＳＦＥＴ（Ｍ１）のゲートに接続され、前述したようにＲＦ増幅回路３の利得制御をする信号（利得制御電流）を出力する。このように、上記バッファアンプ１５から出力された利得制御電流がＲＦ増幅回路３のＭＯＳＦＥＴ（Ｍ１）のゲートに供給されることにより、ＲＦ増幅回路３の利得制御が行われる。つまり、ＭＯＳＦＥＴ（Ｍ１）に流れ込む利得制御電流が多い時には、そのドレイン電圧が上がることにより信号レベルも上昇し、逆に、ＭＯＳＦＥＴ（Ｍ１）に流れ込む利得制御電流が少ない時には、そのドレイン電圧が下がることにより信号レベルも下降し、結果的に一定のレベルに安定する。
【００４１】
また、ＭＯＳＦＥＴ（Ｍ６）のドレインと抵抗Ｒ１１との中間ノードは、ＡＧＣダイオード１７に接続される。ＡＧＣダイオード１７は、図１に示すようにダイオード（Ｄ６及びＤ７）と抵抗Ｒ１２とコンデンサＣ９より構成され、バッファアンプ１５から供給される制御信号に基づき受信信号の制御を行う。ここで、抵抗Ｒ１２とコンデンサＣ９は、バッファアンプ１５からＡＧＣダイオード１７へと供給される上記制御信号から脈流成分を除去するために設けられている。
【００４２】
なお、本実施形態においては、ＤＣアンプ１８、１９に、脈流成分を除去するための独自の構成を設けているが（この点については後に詳述する）、これによって除去しきれずに各ＡＧＣ制御信号に含まれてしまった脈流成分は、上記のコンデンサＣ９及び抵抗Ｒ１２からなる回路や、上記のコンデンサＣ３及びＲ４からなる回路によって除去されるようになっている。
【００４３】
図２は、図１に示したＤＣアンプ１８、１９を構成する２つの主要部分のうちの第１の主要部分の回路図である。
同図に示すように、ＤＣアンプ１８、１９をそれぞれ構成する第１の主要部分の回路は、いずれも、複数のＭＯＳＦＥＴ（Ａ１とＡ２、 Ｂ１とＢ２、Ｃ１とＣ２、Ｄ１とＤ２）、及び抵抗Ｒ１６、Ｒ１７等を有する差動増幅回路群２０で構成される。尚、ＤＣアンプ１８、１９をそれぞれ構成する第２の主要部分の回路は、後述の図４及び図５を用いて説明をする。また、上記各ＭＯＳＦＥＴ（Ａ１とＡ２、Ｂ１とＢ２、Ｃ１とＣ２、Ｄ１とＤ２）は、例えば、ＰチャネルＭＯＳＦＥＴである。また、上記ＭＯＳＦＥＴ（Ａ１とＡ２、Ｂ１とＢ２、Ｃ１とＣ２ 、Ｄ１とＤ２）の各ソース（Ｓ）には定電流回路１６´を介しドレイン電圧ＶＤＤが印加される。
【００４４】
次に、同図に示されているＩｎ１及びＩｎ２（入力）は、図１に示されているＤＣアンプ１８、１９における非反転入力端子（＋）及び反転入力端子（−）にそれぞれ相当する。
尚、本実施の形態は上記差動増幅回路群２０の後段に、図４あるいは図５の回路を設ける構成であり、図２中のＯＵＴ１とＯＵＴ２からの出力信号は図４あるいは図５におけるＩｎ３とＩｎ４にそれぞれ出力される。上記Ｉｎ３とＩｎ４に入力した入力信号に対する回路動作及び回路構成は、後に、図４及び図５を用いて説明をする。
【００４５】
上記差動増幅回路群２０は、ＭＯＳＦＥＴＡ１とＭＯＳＦＥＴＢ１、及びＭＯＳＦＥＴＡ２とＭＯＳＦＥＴＢ２とが対応関係にありそれぞれ差動増幅回路を構成し、更に、ＭＯＳＦＥＴＣ１とＭＯＳＦＥＴＤ１、及びＭＯＳＦＥＴＣ２とＭＯＳＦＥＴＤ２とがそれぞれ相対応して差動増幅回路を構成して上記差動増幅回路群２０を形成する。
【００４６】
上記各ＭＯＳＦＥＴトランジスタの配置をこのような対称的な位置に配置することによって、ＩＣの製造工程内のイオン注入工程あるいは、拡散工程における製造上の課題のひとつであるＩＣ基板上におけるイオン濃度の差（むら）に対して、上記各ＭＯＳＦＥＴトランジスタの位置によるイオン濃度の差を低減することができ、製造上のエラーを押さえる効果を得ることができる。
【００４７】
また、上述したように各トランジスタの位置による製造上におけるイオン濃度の差を低減させることができるので、オフセット電圧を下げる効果を得ることができる。更に、それぞれトランジスタを互いに挟み込んで配置するように構成する各差動増幅回路（トランジスタＡ群とトランジスタＢ群、及びトランジスタＣ群とトランジスタＤ群）間を結ぶ配線のオーバーラップが、配線容量を大きくすることとなり、コンデンサを用いることなく高周波特性を劣化させる（すなわち、脈流成分を極力除去する）こともできる。
【００４８】
次に、ＤＣアンプ１８、１９の非反転入力端子（＋）に振幅検波回路５、５′からの各検波信号が入力（Ｉｎ１）し、ＤＣアンプ１８、１９の反転入力端子（−）にバイアス電圧ＶＢ が入力（Ｉｎ２）する。つまり、ＭＯＳＦＥＴ（Ａ２とＢ１）とＭＯＳＦＥＴ（Ｃ２とＤ１）のゲート（Ｇ１）に検波信号が入力（Ｉｎ１）し、一方、ＭＯＳＦＥＴ（Ａ１とＢ２）とＭＯＳＦＥＴ（Ｃ１とＤ２）のゲート（Ｇ１）にバイアス電圧ＶＢ が入力（Ｉｎ２）する。
【００４９】
また、抵抗Ｒ１６と抵抗Ｒ１７との中間ノードには抵抗Ｒ１８を介してドレイン電圧ＶＤＤが印加される。更に、抵抗Ｒ１６と抵抗Ｒ１８との中間ノードに抵抗Ｒ１９が接続され、その抵抗Ｒ１９の一端はグランドに接続される。
次に、ＭＯＳＦＥＴ（Ａ１とＡ２）とＭＯＳＦＥＴ（Ｃ１とＣ２）とで増幅された出力信号はそのドレイン（Ｄ）から出力ＯＵＴ１に出力され、ＭＯＳＦＥＴ（Ｂ１とＢ２）とＭＯＳＦＥＴ（Ｄ１とＤ２）とで増幅された出力信号はそのドレイン（Ｄ）から出力ＯＵＴ２に出力される。
【００５０】
つまり、グランドに対する出力ＯＵＴ１、２の電位（すなわち、抵抗Ｒ２０、２１の両端電圧）がそれぞれ出力電圧として出力される。
各ゲート（Ｇ２）は、同図に示すように互いに各ＭＯＳＦＥＴのソース（Ｓ）側に接続される。また、ＭＯＳＦＥＴＡ１のゲート（Ｇ１）とＭＯＳＦＥＴＢ２のゲート（Ｇ１）とが接続され、ＭＯＳＦＥＴＡ２のゲート（Ｇ１）とＭＯＳＦＥＴＢ１のゲート（Ｇ１）とが接続される。更に、ＭＯＳＦＥＴＣ１のゲート（Ｇ１）とＭＯＳＦＥＴＤ２のゲート（Ｇ１）とが接続され、ＭＯＳＦＥＴＣ２のゲート（Ｇ１）とＭＯＳＦＥＴＤ１のゲート（Ｇ１）とが接続される。
【００５１】
ここで、例えば、ＭＯＳＦＥＴＡ１とＭＯＳＦＥＴＢ１について説明をする。前述したようにＭＯＳＦＥＴＡ１とＭＯＳＦＥＴＢ１によって、本発明に係る上記差動増幅回路群２０内の１つの差動増幅回路が構成される。
上記差動増幅回路を構成するＭＯＳＦＥＴＡ１とＭＯＳＦＥＴＢ１において、周知のように、それぞれのＭＯＳＦＥＴの各ゲート（Ｇ１）から入力した入力信号Ｉｎ２及び入力信号Ｉｎ１は増幅されて、入力信号Ｉｎ２はＭＯＳＦＥＴＡ１のドレイン（Ｄ）からＯＵＴ１に出力され、入力信号Ｉｎ１はＭＯＳＦＥＴＢ１のドレイン（Ｄ）からＯＵＴ２から出力される。
【００５２】
つまり、ＭＯＳＦＥＴＡ１のゲート（Ｇ１）から入力した信号レベルＩｎ２は利得が得られるので増幅され、そのドレイン（Ｄ）から出力信号として出力ＯＵＴ１される。また、入力信号がそのゲート（Ｇ１）から入力するとＭＯＳＦＥＴＡ１のソース（Ｓ）とゲート（Ｇ１）間の電圧ＶＧＳが変化するのでＭＯＳＦＥＴＡ１のゲート（Ｇ２）にドレイン電流（出力信号）が流れる。ＭＯＳＦＥＴＡ１のゲート（Ｇ２）からの上記出力信号は、ＭＯＳＦＥＴＡ１のソース（Ｓ）側に出力される。
【００５３】
また、ＭＯＳＦＥＴＢ１のゲート（Ｇ１）から入力した信号レベルＩｎ１は利得が得られるので増幅され、そのドレイン（Ｄ）から出力信号として出力ＯＵＴ２される。また、入力信号がそのゲート（Ｇ１）から入力するとＭＯＳＦＥＴＢ１のソース（Ｓ）とゲート（Ｇ１）間の電圧ＶＧＳが変化するのでＭＯＳＦＥＴＢ１のゲート（Ｇ２）にドレイン電流（出力信号）が流れる。ＭＯＳＦＥＴＢ１のゲート（Ｇ２）からの上記出力信号は、ＭＯＳＦＥＴＡ１のソース（Ｓ）側に出力される。
【００５４】
したがって、入力した各入力信号レベルの差（入力信号Ｉｎ１と入力信号Ｉｎ２との差）は、出力信号の差として増幅されて、出力（それぞれＯＵＴ２とＯＵＴ１から）される。
また、ＭＯＳＦＥＴＡ２とＭＯＳＦＥＴＢ２も上述したとことと同様に、入力した各入力信号レベルの差（入力信号Ｉｎ１と入力信号Ｉｎ２との差）は、出力信号の差として増幅されて、出力（それぞれＯＵＴ２とＯＵＴ１から）される。
【００５５】
以上、このようにＭＯＳＦＥＴＡ群とＭＯＳＦＥＴＢ群は差動増幅回路を構成する。
次に、また、ＭＯＳＦＥＴ（Ｃ１、Ｃ２）とＭＯＳＦＥＴ（Ｄ１、Ｄ２）とによって構成される差動増幅回路も上述したＭＯＳＦＥＴ（Ａ１、Ａ２）とＭＯＳＦＥＴ（Ｂ１、Ｂ２）と同様に構成される。尚、各ＭＯＳＦＥＴ（Ａ、Ｂ、Ｃ、Ｄ）はそれぞれ２つ配置されているが、数はそれぞれ偶数個であれば数はこれに限定されない。
【００５６】
このように差動増幅回路群２０内の１つの差動増幅回路を構成する２つのＭＯＳＦＥＴを隣接するその他の差動増幅回路を構成する２つのＭＯＳＦＥＴとによって、対称的に挟み込むように位置を配置する。つまり、上記１つの差動増幅回路を構成する２つのＭＯＳＦＥＴＡｎ＋１とＭＯＳＦＥＴＢｎ＋１（ｎは自然数）は、差動増幅回路を構成する２つのＭＯＳＦＥＴＡｎとＭＯＳＦＥＴＢｎ（ｎは自然数）を挟み込むように配置する構成をとる。そして、この配置によって生じる各ＭＯＳＦＥＴからの各配線のオーバーラップが配線容量の増加を生じさせることになり、更には、図３において述べる各ＭＯＳＦＥＴのチャネル長（Ｌ）とチャネル幅（Ｗ）との比（Ｌ／Ｗ）を大きくなるようにし、かつ、チャネル長（Ｌ）とチャネル幅（Ｗ）とを共に大きく設定してゲート容量を増加させることによって、高周波特性を劣化させる効果を得ることができる。
【００５７】
図３は、図２に示した差動増幅回路群２０におけるＭＯＳＦＥＴ及び配線のレイアウト図である。
図３において、図２における差動増幅回路群２０のレイアウト上の特徴を説明する。尚、図３における符号は、図２における符号と対応している。
【００５８】
先ず、例えば、同図に示すように、各ＭＯＳＦＥＴを構成するトランジスタＡｎ（ｎは１及び２）は上記トランジスタＡｎの構成素子であるトランジスタａｎとトランジスタａｎ´（ｎは１及び２）で構成される。また、トランジスタＢｎ（ｎは１及び２）はトランジスタｂｎとトランジスタｂｎ´（ｎは１及び２）、トランジスタＣｎ（ｎは１及び２）はトランジスタｃｎとトランジスタｃｎ´ （ｎは１及び２）、トランジスタＤｎ（ｎは１及び２）はトランジスタｄｎとトランジスタｄｎ´（ｎは１及び２）で構成される。
【００５９】
ここで、トランジスタＡｎ（ｎは１及び２）を代表させて説明をする。
同図に示すように、トランジスタＡ１（ａ１、及びａ１´）は、隣に配置されるトランジスタＡ２（ａ２、及びａ２´）の構成素子であるトランジスタａ２´を間に挟み込んで配置され、また、トランジスタＡ２（ａ２、及びａ２´）は、トランジスタＡ１（ａ１、及びａ１´）の構成素子であるトランジスタａ１を間に挟み込んで配置される。
【００６０】
以降、トランジスタＢｎ（ｎは１及び２）、トランジスタＣｎ（ｎは１及び２）、トランジスタＤｎ（ｎは１及び２）の各トランジスタの配置は前記トランジスタＡｎの配置位置と同様にそれぞれ相対応した配置をとる。
次に、各トランジスタのレイアウト上の配置は対称を成しているので、トランジスタＡ１とトランジスタＢ１、及びトランジスタＡ２とトランジスタＢ２により構成される差動増幅回路を代表させて説明をする。
【００６１】
つまり、トランジスタＣ１とトランジスタＤ１、及びトランジスタＣ２とトランジスタＤ２により構成される差動増幅回路に関しては、上記トランジスタＡｎ（ｎは１及び２）の構成素子トランジスタ（ａ１ 及びａ１ ′）とトランジスタＢｎ（ ｎは１及び２）の構成素子トランジスタ（ｂ１及びｂ１ ′）において、上記トランジスタＡｎ（ｎは１及び２）の構成素子トランジスタ（ａ１ 及びａ１ ′）とトランジ スタＣｎ（ｎは１及び２）の構成素子トランジスタ（ｃ１及びｃ１ ′）、及び上記 トランジスタＢｎ（ｎは１及び２）の構成素子トランジスタ（ｂ１及びｂ１ ′）と トランジスタＤｎ（ｎは１及び２）の構成素子トランジスタ（ｄ１及びｄ１ ′）を それぞれ相対応して入れ替えた配置位置をとるので詳細な説明を省略する。
【００６２】
先ず、各トランジスタのソース（Ｓ）はドレイン電圧ＶＤＤに印加される。トランジスタＡ１とトランジスタＢ１において、トランジスタｂ１のゲート（ Ｇ１）には入力信号Ｉｎ１が入力する。また、トランジスタａ１のゲート（Ｇ１）には入力信号Ｉｎ２が入力する。また、トランジスタａ１´のゲート（Ｇ２）とトランジスタｂ１´のゲート（Ｇ２）は上記ソースと同様にドレイン電圧ＶＤＤに印加される。
【００６３】
また、トランジスタａ１´のドレイン（Ｄ）とトランジスタｂ１´のドレイン（Ｄ）は上記ソースと同様にドレイン電圧ＶＤＤに印加される。抵抗Ｒ１６と抵抗Ｒ１７との中間ノードには抵抗Ｒ１８を介してドレイン電圧ＶＤＤが印加される。更に、抵抗Ｒ１６と抵抗Ｒ１８との中間ノードに抵抗Ｒ１９が接続され、その抵抗Ｒ１９の一端はグランドに接続される。
【００６４】
次に、トランジスタａ１のゲート（Ｇ１）から入力する入力信号Ｉｎ２は利得が得られるので、信号レベルが増幅されたあと、トランジスタａ１のドレイン（Ｄ）から出力信号ＯＵＴ１が出力される。また、入力信号Ｉｎ２がトランジスタＡ１のゲート（Ｇ１）に入力するとゲート（Ｇ２）にドレイン電流が流れる。トラ ンジスタａ１´のゲート（Ｇ２）からの出力信号は、そのソース（Ｓ）側に出力される。
【００６５】
同様に、トランジスタｂ１のゲート（Ｇ１）から入力する入力信号Ｉｎ１は利得が得られるので、信号レベルが増幅されたあと、トランジスタｂ１のドレインからＯＵＴ２に出力される。また、上記トランジスタａ１´と同様にトランジスタｂ１´のゲート（Ｇ２）からの出力信号は、そのソース（Ｓ）側に出力される。
【００６６】
つまり、上記差動増幅回路を構成する構成素子の１つであるトランジスタＡ１とトランジスタＢ１の入力信号のレベルの差は増幅され、出力信号の差として出力（ＯＵＴ１とＯＵＴ２から）される。つまり、グランドに対する出力ＯＵＴ１、２の電位（すなわち、抵抗Ｒ２０、２１の両端電圧）がそれぞれ出力電圧として出力される。
【００６７】
尚、上記差動増幅回路群２０の後段に図４あるいは図５の回路を設ける構成がとられ、上記ＯＵＴ１とＯＵＴ２から出力された出力信号は図４あるいは図５におけるＩｎ３とＩｎ４にそれぞれ出力される。上記Ｉｎ３とＩｎ４に入力した入力信号に対する回路動作は、後に、図４及び図５を用いて説明をする。
【００６８】
次に、トランジスタＡ２とトランジスタＢ２においても、前述したことと同様に、トランジスタａ２のゲート（Ｇ１）に入力信号Ｉｎ１が入力し、トランジスタｂ２のゲート（Ｇ１）には入力信号Ｉｎ２が入力する。また、トランジスタａ２´のゲート（Ｇ２）とトランジスタｂ２´のゲート（Ｇ２）は上記ソースと同様に ドレイン電圧ＶＤＤに印加される。
【００６９】
また、トランジスタａ２´のドレイン（Ｄ）とトランジスタｂ２´のドレイン（Ｄ）は上記ソースと同様にドレイン電圧ＶＤＤに印加される。
トランジスタａ２のゲート（Ｇ１）への入力信号Ｉｎ１は信号レベルが増幅されトランジスタａ２のドレイン（Ｄ）から出力信号ＯＵＴ１が出力される。また、トランジスタｂ２のゲート（Ｇ１）への入力信号Ｉｎ２は信号レベルが増幅され、トランジスタｂ２のドレインからの出力信号はＯＵＴ２に出力される。
【００７０】
トランジスタａ２´のゲート（Ｇ２）からの出力信号は、そのソース（Ｓ）側に出力され、トランジスタｂ２´のゲート（Ｇ２）からの出力信号は、そのソース （Ｓ）側に出力される。
以上、トランジスタＡ２とトランジスタＢ２の入力信号のレベルの差は増幅され出力信号（ＯＵＴ１とＯＵＴ２から）が出力される。そして、上述したように上記ＯＵＴ１とＯＵＴ２からの出力された出力信号は図４あるいは図５におけるＩｎ３とＩｎ４にそれぞれ出力される。また、上記Ｉｎ３とＩｎ４に入力した入力信号に対する回路動作は、後に、図４及び図５を用いて説明をする。
【００７１】
次に、トランジスタＣｎ（ｎは１及び２）とトランジスタＤｎ（ｎは１及び２）とは、上述したトランジスタＡｎ（ｎは１及び２）とトランジスタＢｎ（ｎは１及び２）と同様に相対応した配置をとり、尚且つ同様の入出力動作を行う。
上述したように１つのＭＯＳＦＥＴを構成するトランジスタ素子は、隣のＭＯＳＦＥＴを構成するトランジスタ素子を互いに挟み込むようにそれぞれ配置され、差動増幅回路を構成する。
【００７２】
尚、各トランジスタ（Ａ群、Ｂ群、Ｃ群、Ｄ群）素子はそれぞれ４づつ配置されているが、数は偶数個が配置されればよく、数はこれに限定されない。
以上、各トランジスタ素子をこのように配置することで、ＩＣ回路上の配線が必然的に交差する差動増幅回路群２０が構成される。
【００７３】
そして、このようにＭＯＳＦＥＴを対称的な位置に互いに挟み込む配置にすることによって各配線位置による配線容量を増加させること、更に、ＭＯＳＦＥＴのチャネル長（Ｌ）とチャネル幅（Ｗ）とを共に大きく設定して、ゲート容量を増加させることによって、高周波特性を劣化させる効果を得ることができる。
【００７４】
現在、高周波信号を扱う無線端末のアンプをＭＯＳＦＥＴで実装する場合、通常、そのＭＯＳＦＥＴのチャネル長（Ｌ）とチャネル幅（Ｗ）としてＬ＝０．７〜１．０μｍ、Ｗ＝２０μｍ程度のものが用いられているが、本実施の形態のＤＣアンプ１８、１９において使用するＭＯＳＦＥＴのチャネル長（Ｌ）とチャネル幅（Ｗ）は、前述したように高周波特性を劣化させ得る程度に両方とも大きく設定されている。より詳しく言えば、アンプにおける直流成分に対する脈流成分の比が２０ｄＢ以下となる程度まで高周波特性を劣化させることが望ましく、更に望ましくは、アンプのカットオフ周波数の方が脈流成分の周波数の半分よりも小さくなるまで高周波特性を劣化させるか、或いは、上述したように直流（周波数＝０）におけるゲインに対して脈流成分の周波数におけるゲインが３ｄＢ以上減衰する程度まで高周波特性を劣化させるのが望ましい。そのような望ましい特性となるための具体的な数値としては、例えば、Ｌ＝５．０μｍ、Ｗ＝５０μｍ程度である。
【００７５】
つまり、上記ＭＯＳＦＥＴのチャネル長（Ｌ）とチャネル幅（Ｗ）を両方とも大きくとることによって、ＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）のゲート（Ｇ）の容量が大きくなり、その結果、上記ＤＣアンプ１８、１９の高周波特性が劣化し、上記アンプに入力する入力信号に含まれる脈流成分が、新たなコンデンサを用いずとも、容易に除去される。
【００７６】
また、前述したように各トランジスタを配置することによって、差動増幅回路群２０（トランジスタＡ群とトランジスタＢ群、及びトランジスタＣ群とトランジスタＤ群）における互いに挟み込んで配置される各トランジスタ間を結ぶ配線をオーバーラップさせることによっても、各配線による配線容量を大きくすることが可能なので、新たなコンデンサを用いずとも、高周波特性を劣化させる（脈流成分を除去する）効果を得ることができる。
【００７７】
また、このようなトランジスタの対称的な配置をとることにより、ＩＣ回路の製造過程において、イオン注入を行うときに、トランジスタの位置による製造上におけるイオン濃度の差を低減させることによりオフセット電圧を下げることができる。更に、各ＭＯＳＦＥＴトランジスタの配置をこのような対称的な位置に配置することによって、ＭＯＳＦＥＴトランジスタの位置によるイオン濃度の差を低減することができ、製造上のエラーを押さえる効果を得ることもできる。
【００７８】
これは、ＩＣの製造工程内のイオン注入工程あるいは、拡散工程における製造上の課題のひとつであるＩＣ基板上におけるイオン濃度の差の発生に対しても、ＭＯＳＦＥＴトランジスタの配置を対称的な位置にすることによって、ＭＯＳＦＥＴトランジスタの位置によるイオン濃度の差を除くことができるので、製造上におけるトランジスタの位置によるイオン濃度の誤差を生じても製造上のエラーを押さえる効果がある。
【００７９】
図４は、ＤＣアンプ１８、１９における第２の主要部分の一例を示す回路図である。同図の回路は、図２に示す差動増幅回路群２０の後段に接続される。すなわち、図２に示す差動増幅回路群２０の出力ＯＵＴ１、ＯＵＴ２が、図４に示す入力Ｉｎ３、Ｉｎ４にそれぞれ入力する構成をとる。
【００８０】
図４に示す回路は、４つのＭＯＳＦＥＴ（Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２）で構成される差動増幅回路２１と、ＭＯＳＦＥＴ（Ｍ１３）と、コンデンサＣ１０と抵抗Ｒ２２とコンデンサＣ１１、及びカレントミラー回路を構成する定電流源２２、カレントミラー回路を構成する差動増幅回路２１の電流源２３、出力側の電流源２４より構成される。
【００８１】
上記差動増幅回路２１は、４つのＭＯＳＦＥＴ（Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２）によって構成される。また、２つのＭＯＳＦＥＴ（Ｍ１０及びＭ１２）のドレイン（Ｄ）はドレイン電圧ＶＤＤに印加され、２つのＭＯＳＦＥＴ（Ｍ９及 びＭ１１）のソース（Ｓ）は電流源２３に接続される。
【００８２】
ＭＯＳＦＥＴ（Ｍ９）とＭＯＳＦＥＴ（Ｍ１０）、及びＭＯＳＦＥＴ（Ｍ１１）とＭＯＳＦＥＴ（Ｍ１２）はそれぞれカスコード接続される。
次に、ＭＯＳＦＥＴ（Ｍ９）とＭＯＳＦＥＴ（Ｍ１１）のゲート（Ｇ）に入力信号（Ｉｎ３及びＩｎ４）が入力する。つまり、図２及び図３において説明したように、その差動増幅回路群からの一方の出力信号ＯＵＴ１はＭＯＳＦＥＴ（Ｍ１１）のゲートＧ（Ｉｎ３）に入力し、他方の出力信号ＯＵＴ２はＭＯＳＦＥＴ（Ｍ９）のゲートＧ（Ｉｎ４）に入力する。また、ＭＯＳＦＥＴ（Ｍ１０）のゲート（Ｇ）とＭＯＳＦＥＴ（Ｍ１２）のゲート（Ｇ）は互いに接続され、且つ、ＭＯＳＦＥＴ（Ｍ１０）のゲート（Ｇ）はＭＯＳＦＥＴ（Ｍ９）のドレイン（Ｄ）の出力側に接続される。
【００８３】
また、ＭＯＳＦＥＴ（Ｍ１１）とＭＯＳＦＥＴ（Ｍ１２）との中間ノードは、その後段のＭＯＳＦＥＴ（Ｍ１３）のゲート（Ｇ）に接続される。
ＭＯＳＦＥＴ（Ｍ９）のゲート（Ｇ）への入力信号（Ｉｎ４）の信号レベルが増幅されて、そのドレイン（Ｄ）からＭＯＳＦＥＴ（Ｍ１０）とＭＯＳＦＥＴ （Ｍ１２）のゲート（Ｇ）に出力される。ＭＯＳＦＥＴ（Ｍ１０）とＭＯＳＦＥＴ（Ｍ１２）のゲート（Ｇ）に入力した信号は、ソース（Ｓ）に出力されるので増幅はされずに出力される。また、そのＭＯＳＦＥＴ（Ｍ１０）のソース（Ｓ）からの出力信号は、ＭＯＳＦＥＴ（Ｍ１２）のゲート（Ｇ）に入力する。
【００８４】
ここで、各ＭＯＳＦＥＴ（Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３）のゲート（Ｇ）のチャネル長（Ｌ）とチャネル幅（Ｗ）との比（Ｌ／Ｗ）を大きくなるように、かつ、チャネル長（Ｌ）とチャネル幅（Ｗ）とを両方大きく設定して、各ＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）の容量を大きくすることで、ＭＯＳＦＥＴの高周波特性を劣化させている。これにより、ＭＯＳＦＥＴ（Ｍ１０及びＭ１２）のソース（Ｓ）からの出力信号に含まれる脈流成分が取り除かれる。具体的には、前述した通りである。
【００８５】
次に、入力信号（Ｉｎ３）はＭＯＳＦＥＴ（Ｍ１１）のゲート（Ｇ）に入力する。上記入力信号（Ｉｎ３）は利得が得られるので増幅されて、尚且つ、脈流成分が取り除かれたあとドレイン（Ｄ）側に出力される。
したがって、ＭＯＳＦＥＴ（Ｍ１０及びＭ１２）からの出力信号は、脈流成分が取り除かれたあと上記差動増幅回路２１から出力される。
【００８６】
そして、上記差動増幅回路２１から出力された出力信号は、上記差動増幅回路２１の後段に設けられるＭＯＳＦＥＴ（Ｍ１３）のゲート（Ｇ）に入力する。また、ＭＯＳＦＥＴ（Ｍ１３）のドレイン（Ｄ）は、ドレイン電圧ＶＤＤに印加され、そのソース（Ｓ）は、電流源２４に接続される。
【００８７】
同図に示すように抵抗Ｒ２２とコンデンサＣ１０は互いに直列に接続され、コンデンサＣ１０の一端は、上記ＭＯＳＦＥＴ（Ｍ１３）のソース（Ｓ）側に接続され、抵抗Ｒ２２の一端はそのＭＯＳＦＥＴ（Ｍ１３）のゲート（Ｇ）に接続される。
【００８８】
ＭＯＳＦＥＴ（Ｍ１３）からの出力信号は、ＭＯＳＦＥＴ（Ｍ１３）のソース（Ｓ）側から出力されるので、増幅はされず、脈流成分が取り除かれたあと出力される。
更に、コンデンサＣ１０により、その出力信号のＭＯＳＦＥＴ（Ｍ１３）のゲート（Ｇ）への帰還信号に含まれる脈流成分が取り除かれる。
【００８９】
ここで、前述したように上記各ＭＯＳＦＥＴへの入力信号に含まれる脈流成分が極力取り除かれるが、実際は、なんらかの振幅変化（脈流成分）が生じているため、受信電界レベルを検出したい場合には平滑回路を設けることが望ましい。このような平滑回路として、図４に示すような大容量のコンデンサＣ１１が、各ＤＣアンプ１８、１９の後段に設けられたパッド（Ｐ６、Ｐ８）とグランドとの間に外付けされる。すなわち、大容量のコンデンサＣ１１が、ＡＧＣ動作に必要な利得制御信号の出力（図４中のＯＵＴ）に対して並列に接続される。
【００９０】
よって、上記のように平滑作用のあるコンデンサＣ１１を設けることによって、上記差動増幅回路２１からの出力信号（ＤＣアンプ１８の出力信号）は、コンデンサＣ１１によって確実に平滑されて、その後段のバッファアンプ１５（図１）に出力される。
【００９１】
前述したように振幅検波回路５、５′から出力される検波信号に重畳している脈流成分は上記ＤＣアンプ群１４（ＤＣアンプ１８、１９）によって除去され、且つ、その検波出力は上記平滑回路（コンデンサＣ１１）により確実に平滑化される。そして、その平滑化された信号がバッファアンプ１５に入力される。
【００９２】
バッファアンプ１５は、その信号の電圧レベルに応じて、ＲＦ増幅回路３の利得制御に必要な利得制御信号を出力し、また、ＡＧＣダイオード１７には、回路の利得制御を行うための利得制御信号を出力し、それぞれ受信信号レベルに応じた最適利得を設定する。前述したように、仮に、上記のコンデンサＣ１１によっても除去しきれない脈流成分が上記の各利得制御信号に残ってしまった場合であっても、その不要な脈流成分はコンデンサＣ３及び抵抗Ｒ４からなる回路や、コンデンサＣ９及び抵抗Ｒ１２からなる回路によって確実に除去される。
【００９３】
以上の構成により、振幅検波回路５からの検波出力信号に重畳している脈流成分はＤＣアンプ群１４によって除去され、更にコンデンサＣ１１によって平滑化されるので、ＡＧＣ回路において生じる歪みを有効に除去することが可能になる。また、ＤＣアンプ１８、１９は振幅検波回路５、５´の直後に設けられるので、ＩＣ回路による回路パターンから高周波成分が輻射して伝搬するのを確実に防止することもできる。
【００９４】
図５は、ＤＣアンプ１８、１９における第２の主要部分の他の例を示す回路図であり、図６は図５中に示された平滑回路２５の具体的な回路図である。
図５の回路は、図４の回路において、コンデンサＣ１１の代わりに平滑回路２５を用いたものである。よって、ここでは、この平滑回路２５の説明だけを行う。尚、図４と同一部材には同一符号を付して説明を省略する。
【００９５】
入力信号が平滑回路２５に入力するまでは、図４の回路と同様である。
平滑回路２５は、図６に示すように、コンデンサＣ１２、定電流回路２６、トランジスタ（２７、２８、２９、３０、３１）、スイッチ（３２、３３）、電圧比較器３４、アンド回路３５、３６で構成されている。前述したように図５中のＭＯＳＦＥＴへの入力信号の脈流成分は極力取り除かれる。しかし、実際は、なんらかの振幅変化（脈流成分）が生じており、受信電界レベルを検出したい場合には平滑回路を設けるのが望ましい。よって、平滑回路２５を上記ＤＣアンプ１８、１９の後段に設けることによって、その出力信号は確実に平滑される。
【００９６】
平滑回路２５は、図６に示すように、２つのトランジスタ２７、２８によってカレントミラー回路が構成され、定電流回路２６から出力される定電流と同量の充電電流が生成される。更に、また、この充電電流の生成のタイミングがスイッチ３２によって決定される。
【００９７】
スイッチ３２は、インバータ回路３７とアナログスイッチ３８とトランジスタ３９により構成されている。
アナログスイッチ３８は、ＰチャネルトランジスタとＮチャネルトランジスタの各ソース−ドレイン間を並列接続することにより構成されている。
【００９８】
アンド回路３５の出力信号の論理をインバータ回路３７によって反転した信号がＰチャネルトラジスタのゲートに出力されている。したがって、このアナログスイッチ３８は、アンド回路３５の出力信号がハイレベルのときにオン状態になって、反対にローレベルのときにオフ状態になる。また、トランジスタ３９は、アナログスイッチ３８がオフ状態のときにトランジスタ２８のゲート−ドレイン間を低抵抗で接続することにより、トランジスタ２８による電流供給動作を確実に停止させるためのものである。
【００９９】
スイッチ３２がオン状態になると、定電流回路２６が接続された一方のトランジスタ２７のゲートと他方のトランジスタ２８のゲートとが接続された状態になるため、一方のトランジスタ２７に接続された定電流回路２６によって育成される定電流とほぼ同じ電流が他方のトランジスタ２８のソース−ドレイン間にも流れる。この電流が、充電電流としてコンデンサＣ１２に供給される。反対に、スイッチ３２がオフ状態になると、トランジスタ２８のゲートがドレインに接続された状態になるため、この充電電流の供給が停止される。
【０１００】
上述した定電流回路２６および２つのトランジスタ２７、２８が電流供給部に対応する。スイッチ３２と、アンド回路３５が第一のタイミング制御部に対応する。
また、上述したトランジスタ２７と定電流回路２６にトランジスタ２９を組み合わせることにより、コンデンサＣ１２の放電電流を設定するカレントミラー回路が構成されており、その動作状態がスイッチ３３によって決定される。スイッチ３３はスイッチ３２と同じ構成を有している。このスイッチ３３は、アンド回路３６の出力信号の論理に応じてオンオフ状態が制御されており、この出力信号がハイレベルのときにオン状態に、ローレベルのときにオフ状態になる。
【０１０１】
スイッチ３３がオン状態になると、定電流回路２６が接続された一方のトランジスタ２７のゲートと他方のトランジスタ２９のゲートとが接続された状態になるため、定電流回路２６によって生成される定電流とほぼ同じ電流が他方のトランジスタ２９のソース−ドレイン間にも流れる。この電流が、コンデンサＣ１２に蓄積された電荷を放出する放電電流になる。
【０１０２】
但し、トランジスタ２９に流れる電流をコンデンサＣ１２から直接とり出すことはできないため、本実施形態では、トランジスタ２９のソース側にトランジスタ３０、３１によって構成される別のカレントミラー回路が接続されている。
２つのトランジスタ３０、３１はゲート同士が接続されており、トランジスタに上述した放電電流が流れたときに、同じ電流が他方のトランジスタのソース− ドレイン間にも流れるようになっている。このトランジスタ３１は、ドレインがコンデンサＣ１２の高電位側の端子に接続されており、トランジスタ３１に流れる電流は、コンデンサＣ１２に蓄積された電荷が放出されることによって生成される。
【０１０３】
上述した定電流回路２６および４つのトランジスタ２７、２９、３０、３１が電流放出部に対応する。スイッチ３３、アンド回路３６が第２のタイミング制御部に対応する。
また、電圧比較器３４は、プラス端子に印加されるコンデンサＣ１２の端子電圧とマイナス端子に印加される平滑回路２５の入力電圧との大小比較を行う。この電圧比較器３４は、非反転出力端子と反転出力端子を有しており、プラス端子に印加されるコンデンサＣ１２の端子電圧よりも大きい場合には非反転出力端子からハイレベルの信号が出力され、反転出力端子からローレベルの信号が出力される。反対に、プラス端子に印加されるコンデンサＣ１２の端子電圧の方がマイナス端子に印加される入力電圧よりも小さい場合には非反転出力端子からローレベルの信号が出力され、反転出力端子からハイレベルの信号が出力される。
【０１０４】
アンド回路３５は、一方の入力端子に所定の信号が入力され、他方の入力端子に電圧比較器３４の非反転入力端子が接続されている。したがって、コンデンサＣ１２の端子電圧の方が平滑回路２５の入力電圧よりも大きい場合に、アンド回路３５から所定の信号が出力される。
【０１０５】
また、アンド回路３６は、一方の入力端子に所定の信号が入力され、他方の入力端子に電圧比較器３４の反転入力端子が接続されている。したがって、コンデンサＣ１２の端子電圧の方が平滑回路２５の入力電圧よりも小さい場合に、アンド回路３６から所定の信号が出力される。
【０１０６】
このような構成からなる平滑回路２５の動作について、以下に説明する。
電圧比較器３４とアンド回路３５には、ＤＣアンプ１８、１９から出力される利得制御信号が入力する。
平滑回路２５の動作開始時にコンデンサＣ１２が充電されていない場合や、平滑回路２５の入力電圧が上昇傾向にある場合には、コンデンサＣ１２の端子電圧の方が平滑回路２５の入力電圧よりも低い状態にある。このとき、アンド回路３５から信号が出力され、アンド回路３６からは信号が出力されない。したがって、スイッチ３２のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の充電電流がコンデンサＣ１２に供給される。この充電動作は、コンデンサＣ１２の端子電圧が平滑回路２５の入力電圧よりも相対的に高くなるまで継続される。
【０１０７】
また、この充電動作によってコンデンサＣ１２の端子電圧が平滑回路２５の入力電圧を超えた場合や、この入力電圧が下降傾向にあってコンデンサＣ１２の端子電圧よりこの入力電圧の方が低い場合には、アンド回路３６から信号が出力され、アンド回路２９からは信号が出力されない。したがって、スイッチ３３のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の放電電流がコンデンサＣ１２から放出される。この放電動作は、コンデンサＣ１２の端子電圧が平滑回路２５の入力電圧よりも相対的に低くなるまで継続される。
【０１０８】
なお、図６に示した平滑回路２５では、充電電流の供給タイミングを決定する信号の周期やデューティ比と、放電電流の供給タイミングを決定する信号のデューティ比よりも、アンド回路に入力される信号のデューティ比を小さく設定するようにしてもよい。これにより、アタック時間よりもリリース時間を長く設定することができる。
【０１０９】
上述したように、コンデンサＣ１２に対して間欠的な充放電が行われるため、比較的小容量のコンデンサＣ１２を使用した場合であっても、緩やかに端子電圧を変化させることができるので、実質的に大きな時定数を設定できることになる。その結果、十分な平滑作用を持った平滑回路２５が実現される。
【０１１０】
このような平滑回路２５を採用すれば、大きな時定数を設定する場合であっても小容量のコンデンサＣ１２を使用することができるので、回路の小型化が可能になる。また、大きな時定数を設定するために必要だった大きな抵抗やコンデンサが不要になって、外付け部品を低減あるいは全くなくすことができるため、平滑回路２５全体あるいはそのほとんどの構成部品を１つのＤＣアンプ１８、１９内に組み込んだ形でＩＣ化することが可能となる。
【０１１１】
なお、本発明は上記の実施形態に限定されるものではなく、請求項に記載された本発明の要旨の範囲内において種々の構成変更が可能である。
例えば、上記の実施形態では、検波回路５、５′の検波出力に含まれる高周波成分（脈流成分）の除去手段として、ａ）ＤＣアンプ１８、１９を構成する各ＭＯＳＦＥＴのチャネル長及びチャネル幅を大きく設定したもの、ｂ）ＤＣアンプ１８、１９の出力端子に大容量のコンデンサＣ１１（図４）を設けたもの、ｃ）ＤＣアンプ１８、１９の出力端子に独自の平滑回路２５（図５、図６）を設けたもの、及び、ｄ）ＤＣアンプ１８、１９を構成する各ＭＯＳＦＥＴをそれらの間の配線が互いに交差するように配置したもの、を適宜組み合わせて採用したが、これらを個々別々に採用したものであっても相当の効果を期待することができ、そのようなものも本発明の範囲内である。
【０１１２】
また、直流（周波数＝０）におけるゲインに対して脈流成分の周波数におけるゲインが３ｄＢ以上減衰する程度まで高周波特性を劣化させることが望ましい旨を述べたが、本発明はこれに限定されるものではない。
【０１１３】
【発明の効果】
以上、詳細に説明したように、本発明のＡＧＣ回路によれば、その検波回路の直後に接続される増幅器の高周波特性を劣化させる（或いは、この増幅器に高周波特性を劣化させる手段を接続する）ことにより、ＡＧＣ制御信号に混入する脈流成分を効果的に除去して、脈流成分の影響による歪みを極力防止することができる。従って、本発明によれば、ＲＦ受信機において受信すべき信号の受信動作に影響を与えることなく、ＲＦ増幅回路の利得制御を精度良く実現できる。
【０１１４】
また、上記増幅器は検波回路と一体的にＩＣ化することもでき、このようにすることで、回路構成の大幅な複雑化を招くことなく、回路全体のＩＣ化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るＡＧＣ回路２００を備えたＲＦ受信機の主要部の回路図である。
【図２】ＤＣアンプ１８、１９を構成する第１の主要部分の回路図である。
【図３】差動増幅回路群２０におけるＭＯＳＦＥＴ及び配線のレイアウト図である。
【図４】ＤＣアンプ１８、１９における第２の主要部分の一例を示す回路図である。
【図５】ＤＣアンプ１８、１９における第２の主要部分の他の例を示す回路図である。
【図６】平滑回路２５の具体的な回路図である。
【符号の説明】
１ アンテナ
２ 同調回路
３ ＲＦ増幅回路
４ ミキサ
５、５´ 振幅検波回路
６ ＡＧＣ駆動回路
１７ ＡＧＣダイオード
１８、１９ ＤＣアンプ
２５ 平滑回路
１００ ＲＦ受信機
２００ ＡＧＣ回路[0001]
[Industrial applications]
The present invention relates to an AGC (Automatic Gain Control) circuit provided in an RF (high frequency) receiver, and more particularly to an improvement for preventing a pulsating flow component generated in a detection stage from affecting the AGC control.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a general superheterodyne RF receiver, a desired signal (a desired frequency) is selected by a tuning circuit of a received signal received by an antenna, and is supplied to a mixer through an RF amplifier circuit. . The signal output from the mixer is converted into an intermediate frequency signal one or more times, and the signal is demodulated by a demodulator provided at the subsequent stage of the mixer, and then the sound is reproduced. On the other hand, in the RF receiver, an AGC circuit is provided at a stage subsequent to the RF amplifier circuit provided in the RF receiver, and the gain of the RF amplifier circuit is automatically controlled in accordance with a received signal level, and a constant value is obtained. Output is obtained.
[0003]
[Problems to be solved by the invention]
However, the conventional AGC circuit has a problem that a pulsating component is superimposed on a detection output signal of a detection circuit used therein. Accordingly, such a pulsating component leaks out of the detection circuit, so that the distortion caused by the AGC circuit increases, which has a disadvantage that the AGC control is adversely affected.
[0004]
In addition, since the AGC circuit is generally constituted by a continuous feedback system, a certain period of time is required from the detection of the baseband signal by the detection circuit to the AGC control of the RF amplification circuit of the received signal. Therefore, the pulsating flow component leaked from the detection circuit is greatly affected.
[0005]
Further, when the AGC circuit provided in the RF receiver is integrated into an IC, the pulsating current component leaked from the detection circuit as described above is very easily mixed into the RF amplification circuit, and Distortion occurs due to demodulation of the pulsating flow component together with the received signal.
[0006]
The present invention has been made in view of the above-mentioned conventional problems, and an object of the present invention is to minimize the influence of a pulsating component leaking from a detection circuit in an AGC circuit provided in an RF receiver. .
[0007]
[Means for Solving the Problems]
The present invention is configured as follows in order to solve the above-mentioned problems.
That is, the present invention includes a detection circuit that detects a high-frequency reception signal and outputs a detection signal containing a pulsating component, and controls an gain of an amplification circuit of the high-frequency reception signal according to a detection output of the detection circuit. In the circuit, the high-frequency characteristics of an amplifier connected immediately after the detection circuit are degraded, or a means for deteriorating the high-frequency characteristics is connected to the amplifier.
[0008]
As described above, by deteriorating the high-frequency characteristics of the amplifier connected immediately after the detection circuit, or by connecting means for deteriorating the high-frequency characteristics to this amplifier, the amplifier simply amplifies the detection signal. Instead, the high-frequency pulsating flow component leaked from the detection circuit can be effectively removed, and the adverse effect on the AGC control due to the pulsating flow component can be prevented as much as possible. Note that the pulsating flow component does not need to be completely removed, but it is sufficient if it is removed to such an extent that the influence on the AGC control is improved. In order to sufficiently remove the pulsating component, for example, it is desirable to degrade the high-frequency characteristics to such an extent that the gain at the frequency of the pulsating component is attenuated by 3 dB or more with respect to the gain at DC (frequency = 0).
[0009]
Various configurations can be adopted as the configuration of the amplifier for deteriorating the high-frequency characteristics and the means for deteriorating the high-frequency characteristics. Preferred examples include the following.
The first example is a configuration in which the channel length and the channel width of each MOSFET constituting the amplifier are set to be large to the extent that the high-frequency characteristics of the amplifier deteriorate.
[0010]
The second example has a configuration in which a large-capacity capacitor is connected between the output terminal of the amplifier and the ground.
A third example is a capacitor, a voltage comparison circuit for comparing the terminal voltage of the capacitor with the input voltage, and intermittently connecting the capacitor when the input voltage is relatively higher than the terminal voltage. A smoothing circuit comprising a charging circuit for charging, and a discharging circuit for intermittently discharging a discharging current from the capacitor when the terminal voltage is relatively lower than the input voltage. Connected to the output terminal of the amplifier.
[0011]
The fourth example is a configuration in which the MOSFETs constituting the amplifier are arranged such that the wires between the MOSFETs cross each other, so that the wiring capacitance is increased to such an extent that the high-frequency characteristics of the amplifier are deteriorated. .
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a circuit diagram of an RF receiver 100 including an AGC circuit 200 according to one embodiment of the present invention.
[0013]
Here, the RF receiver 100 is an example in which a super heterodyne system is adopted. The RF receiver 100 has an AGC circuit 200, and this AGC circuit 200 is a circuit that controls the gain of the RF amplifier circuit 3 according to the level of the high-frequency reception signal received from the antenna 1.
[0014]
First, the configuration of the RF receiver 100 and the operation of each circuit included therein will be described.
In the RF receiver 100, first, a DC component is removed from the high-frequency reception signal received from the antenna 1 by using capacitors C 1 and C 2 (high-pass filter: HPF) to extract a signal in a high-frequency band. , A DC component of the signal having the desired frequency is removed by a capacitor C2 '(high-pass filter: HPF), and the signal is amplified in an RF (Radio Frequency) amplifier circuit 3 and then supplied to a mixer 4. . The signal output from the mixer 4 is converted into an intermediate frequency signal, which is then detected and demodulated by a detector (not shown), and then the sound is reproduced.
[0015]
The intermediate frequency signal is also output to the AGC circuit 200 for controlling the gain of the RF amplifier circuit 3 according to the embodiment of the present invention. The intermediate frequency signal (which contains a high-frequency component as described later) input to the AGC circuit 200 is detected by the amplitude detection circuit 5, and based on the detection output, the AGC drive circuit 6 controls the gain of the RF amplification circuit 3 Control.
[0016]
The tuning circuit 2 includes a tuning coil L1, a varactor diode including two diodes (D1, D2), and a resistor R1. One end of the tuning coil L1 and one end of the diode D1 are connected to a gate (G) of a second MOSFET (M2) described later. The two diodes (D1, D2) constituting the varactor diode have their cathodes connected to each other, and the anode of the diode D2 is connected to the ground. One end of the resistor R1 is connected to the cathodes of the two diodes (D1, D2), and the other end supplies the tuning voltage VT.
[0017]
The RF amplifier circuit 3 has a first MOSFET (M1) and a second MOSFET (M2), and the first MOSFET (M1) and the second MOSFET (M2) are cascode-connected. A drain voltage VDD is applied between the gate (G) and the source (S) of the second MOSFET (M2) via a resistor R2, and the gate (G) of the second MOSFET (M2) is connected to a resistor R3. And the source (S) is connected to the ground.
[0018]
The gain of the RF amplifier circuit 3 of the gate (G) of the first MOSFET (M1) is controlled by a gain control current output from an AGC circuit 200 described later. The resistor R4 and the capacitor C3 are provided to remove a pulsating component included in the gain control current, thereby enabling a stable voltage supply between the gate and the drain of the first MOSFET (M1).
[0019]
Next, a reception signal in a high frequency band is input to the gate (G) of the second MOSFET (M2) by the capacitors (C1 and C2). The input signal is amplified by the second MOSFET (M2), then output from the drain (D) and input to the source (S) of the first MOSFET (M1). The input signal input to the source (S) is output after the AGC control by the gain control current is performed in the first MOSFET (M1) to limit the amplitude gain in a high frequency region.
[0020]
Here, for example, pads are arranged at the positions of the square portions (P1 to P8) shown in FIG. The pad is a region for externally attaching an element such as a capacitor. If there is no need for external attachment, it is not necessary to provide a pad in that portion.
The drain (D) of the first MOSFET (M1) is connected to the primary coil L2 of the tuning circuit 7.
[0021]
The tuning circuit 7 includes a primary coil L2, a tuning coil L3, two diodes (D3 and D4) forming a varactor diode, and a resistor R5. One end of the tuning coil L3 and one end of the diode D3 are connected to a capacitor C4. You. The cathodes of the two diodes D4 are connected to each other, and the anode of the diode D4 is connected to the ground.
[0022]
The signal output from the tuning circuit 7 is output to the subsequent mixer 4 via the capacitor C4. One end of the resistor R5 is connected to the cathodes of the two diodes (D3 and D4), and the tuning voltage VT is supplied from the other end of the resistor R5. Further, the drain voltage VDD is applied to the drain (D) of the first MOSFET (M1) via the primary coil L2.
[0023]
A desired local oscillation signal is supplied to the mixer 4 from a local oscillation circuit (OSC) 8, and the mixer 4 mixes an output signal output from the tuning circuit 7 with the local oscillation signal, and outputs a phase having an intermediate frequency. Two intermediate frequency signals shifted by π are output. Then, the two intermediate frequency signals output from the mixer 4 are separated in two directions.
[0024]
That is, one intermediate frequency signal is output to the band pass filter (BPF) 9 and supplied to the crystal filter 10. The signal output from the crystal filter 10 is subjected to intermediate frequency amplification by an intermediate frequency amplification circuit 11, and the intermediate frequency amplified signal is supplied to a stereo demodulation circuit (not shown) through an FM detection circuit (not shown). Is done.
[0025]
The band pass filter (BPF) 9 includes a primary coil L4, a secondary coil L5, and a capacitor C5. In the bandpass filter (BPF) 9, the primary coil L4 and the capacitor C5 are connected in parallel, and both ends of the primary coil L4 and the capacitor C5 are connected to the mixer 4. The drain voltage VDD is applied to the primary coil L4. Further, one end of the secondary coil L5 is connected to the ground, and the other end is connected to the crystal filter 10.
[0026]
The other intermediate frequency signal is output to an AGC circuit 200 that controls the gain of the RF amplifier circuit 3 (this AGC circuit 200 will be described later). Here, capacitors (C5, C6, C7, C8) are arranged in series at the front stage and the rear stage of the buffer amplifier 12. Further, the buffer amplifier 12 prevents the impedance change due to the electric fluctuation of the amplitude detection circuit 5 and the band-pass filter 9 arranged at the subsequent stage of the mixer 4 from occurring mutually by the output signal from the mixer 4. Is provided.
[0027]
The AGC circuit 200 includes amplitude detection circuits 5, 5 'and an AGC drive circuit 6 (amplifiers 18, 19 and a buffer amplifier 15).
The signal output from the mixer 4 passes through a buffer amplifier 12 provided in a stage preceding the amplitude detection circuit 5 and is input to the amplitude detection circuit 5. The amplitude detection circuit 5 detects the amplitude level of the input signal and outputs a detection signal.
[0028]
Here, the configuration and operation of the amplitude detection circuits 5, 5 'will be described.
The amplitude detection circuit 5 includes two MOSFETs (M3 and M4) and two resistors (R6 and R7), and the drain voltage VDD is applied to the drains (D) of the two MOSFETs (M3 and M4). . The two MOSFETs (M3 and M4) are, for example, N-channel MOSFETs.
[0029]
A bias voltage VB is applied to the gates (G) of the two MOSFETs (M3 and M4) via resistors (R6 and R7). The resistors (R6 and R7) are for applying an appropriate bias voltage VB between the gate (G) and the source (S) of the two MOSFETs (M3 and M4).
[0030]
The gates (G) of the two MOSFETs (M3 and M4) are connected to the buffer amplifier 12, and two intermediate frequency signals whose phases are shifted by π from the mixer 4 are input to the gate (G). The sources (S) of the two MOSFETs (M3 and M4) are connected to each other (intermediate node).
[0031]
The signal input to the amplitude detection circuit 5 includes a high-frequency signal (carrier), and a half-wave or full-wave rectification is performed on the high-frequency signal to output a detection signal including a pulsating component. Is done. The detection signal is output (In1) from the intermediate node of the amplitude detection circuit 5 to a non-inverting input terminal (+) of a DC amplifier 18 included in the AGC drive circuit 6 disposed downstream of the amplitude detection circuit 5. Is done. Further, the intermediate node is connected to the ground via the constant current circuit 13.
[0032]
The other amplitude detection circuit 5 'has a circuit configuration similar to that of the amplitude detection circuit 5, and includes two MOSFETs (M7 and M8) and two resistors (R13 and R13'). A drain voltage VDD is supplied to the drains (D) of the two MOSFETs (M7 and M8), and a bias voltage VB is applied to the gates (G) via the resistors (R13 and R13 ').
[0033]
In the amplitude detection circuit 5 ', the sources (S) of the two MOSFETs (M7 and M8) are connected to each other (intermediate node), and the intermediate node of the amplitude detection circuit 5' is a constant current circuit. 13 'is connected to the ground.
The bias current is output from the intermediate node of the amplitude detection circuit 5 'as an output signal to the non-inverting input terminal (+) of the DC amplifier 19 arranged at the subsequent stage in the amplitude detection circuit 5'. The output terminal and the inverting input terminal (-) of the DC amplifier 19 are connected via the resistor R14.
[0034]
Next, the AGC drive circuit 6 includes a DC amplifier group 14 connected immediately after the amplitude detection circuits 5, 5 ', a buffer amplifier 15, a resistor, and the like.
Two DC amplifiers (for example, operational amplifiers of a differential amplifier circuit) 18 and 19 constituting the DC amplifier group 14 have a feature of the present invention in that a high-frequency region of the detection signals output from the amplitude detection circuits 5, 5 'is provided. Is provided to limit the amplitude gain of the detection signal, and a pulsating component contained in the detection signal is removed as much as possible. This will be described later.
[0035]
In one DC amplifier 18, the bias voltage VB is input (In2) to the inverted input terminal (-) of the DC amplifier 18 via the resistor R9, and the detection signal from the amplitude detection circuit 5 is input to the non-inverted input terminal (+). (In 1), and the DC component of the detected signal is amplified by the DC amplifier 18. In the other DC amplifier 19 as well, the bias voltage VB is input to its inverting input terminal (-) via the resistor R15, and the detection signal from the amplitude detection circuit 5 'is input to the non-inverting input terminal (+). The DC component of the input detection signal is amplified by the DC amplifier 19.
[0036]
Here, the amplification operation in each of the DC amplifiers 18 and 19 is similar to the amplification operation of a known operational amplifier. That is, in the DC amplifier 18, a resistor (negative feedback resistor) R8 is connected to form a negative feedback circuit as is well known, and a detection signal from the amplitude detection circuit 5 is input to a non-inverting input terminal (+). (In1), the DC component is amplified (amplification ratio: R8 / R9) and output. Further, the feedback current If flows through the resistor R8 and is input to the inverting input terminal (-). This feedback current If cancels out the distortion of the input signal generated inside the DC amplifier 18. Such an operation is the same for the other DC amplifier 19.
[0037]
Then, the output signals of the DC amplifiers 18 and 19 are output to the buffer amplifier 15 having a high input impedance provided at the subsequent stage. The buffer amplifier 15 outputs a gain control current (DC control current) for controlling the gain of the RF amplifier circuit 3. Further, the buffer amplifier 15 controls the gain of the RF amplifier circuit 3 with the gain control current while preventing the gain of the DC amplifiers 18 and 19 from being changed by the load applied to the DC amplifier group 14.
[0038]
Here, the buffer amplifier 15 includes, for example, two MOSFETs (M5 and M5 ') connected in parallel with each other, another MOSFET (M6) that forms a differential pair with these MOSFETs, and resistors (R10 and R11). And constitute a differential amplifier circuit. The MOSFETs (M5, M5 ', M6) are, for example, N-channel MOSFETs.
[0039]
In the buffer amplifier 15, the drain voltage VDD is applied to the drains of the two MOSFETs (M5 and M5 ') via a resistor (R10), and the drain of the other MOSFET (M6) is also connected to the drain. The drain voltage VDD is applied via (R11). The output signals of the DC amplifiers 18 and 19 are respectively input to the gates of the MOSFETs (M5 and M5 '), while the reference constant voltage (AGC start voltage) VRef is input to the gate of the MOSFET (M6). You. Furthermore, the sources of the three MOSFETs (M5, M5 'and M6) are connected to each other and to the ground via the constant current circuit 16.
[0040]
An intermediate node between the drains of the MOSFETs (M5, M5 ') and the resistor R10 is connected to the gate of the first MOSFET (M1) of the RF amplifier circuit 3, and a signal for controlling the gain of the RF amplifier circuit 3 as described above. (Gain control current). Thus, the gain control of the RF amplifier circuit 3 is performed by supplying the gain control current output from the buffer amplifier 15 to the gate of the MOSFET (M1) of the RF amplifier circuit 3. That is, when the gain control current flowing into the MOSFET (M1) is large, the signal level is increased by increasing the drain voltage, and conversely, when the gain control current flowing into the MOSFET (M1) is small, the drain voltage is decreased. As a result, the signal level also decreases, and as a result, stabilizes at a constant level.
[0041]
An intermediate node between the drain of the MOSFET (M6) and the resistor R11 is connected to the AGC diode 17. The AGC diode 17 includes diodes (D6 and D7), a resistor R12, and a capacitor C9, as shown in FIG. 1, and controls a received signal based on a control signal supplied from the buffer amplifier 15. Here, the resistor R12 and the capacitor C9 are provided to remove a pulsating component from the control signal supplied from the buffer amplifier 15 to the AGC diode 17.
[0042]
In the present embodiment, the DC amplifiers 18 and 19 are provided with a unique configuration for removing a pulsating flow component (this point will be described in detail later). The pulsating flow component included in the control signal is removed by a circuit including the capacitor C9 and the resistor R12 and a circuit including the capacitors C3 and R4.
[0043]
FIG. 2 is a circuit diagram of a first main part of two main parts constituting DC amplifiers 18 and 19 shown in FIG.
As shown in the figure, the circuits of the first main parts constituting the DC amplifiers 18 and 19 each include a plurality of MOSFETs (A1 and A2, B1 and B2, C1 and C2, D1 and D2), and The differential amplifier circuit group 20 includes resistors R16 and R17. The circuit of the second main part constituting each of the DC amplifiers 18 and 19 will be described with reference to FIGS. 4 and 5 described later. Each of the MOSFETs (A1 and A2, B1 and B2, C1 and C2, D1 and D2) is, for example, a P-channel MOSFET. A drain voltage VDD is applied to each source (S) of the MOSFETs (A1 and A2, B1 and B2, C1 and C2, D1 and D2) via a constant current circuit 16 '.
[0044]
Next, In1 and In2 (input) shown in FIG. 3 correspond to the non-inverting input terminal (+) and the inverting input terminal (-) in the DC amplifiers 18 and 19 shown in FIG.
In this embodiment, the circuit of FIG. 4 or FIG. 5 is provided at the subsequent stage of the differential amplifier circuit group 20, and the output signals from OUT1 and OUT2 in FIG. And In4 respectively. The circuit operation and circuit configuration for the input signals input to In3 and In4 will be described later with reference to FIGS.
[0045]
In the differential amplifier circuit group 20, the MOSFETs A1 and B1, and the MOSFETs A2 and B2 correspond to each other to constitute a differential amplifier circuit. Further, the MOSFETs C1 and D1, and the MOSFETs C2 and D2 correspond to each other. A differential amplifier circuit group 20 is formed by configuring a dynamic amplifier circuit.
[0046]
By arranging the MOSFET transistors in such a symmetrical position, the difference in ion concentration on the IC substrate, which is one of the manufacturing problems in the ion implantation process or the diffusion process in the IC manufacturing process, is considered. With respect to (unevenness), the difference in ion concentration depending on the position of each MOSFET transistor can be reduced, and an effect of suppressing a manufacturing error can be obtained.
[0047]
In addition, as described above, a difference in ion concentration in manufacturing depending on the position of each transistor can be reduced, so that an effect of reducing an offset voltage can be obtained. Furthermore, the overlap of the wirings connecting the differential amplifier circuits (the transistors A and B, and the transistors C and D), which are configured so that the transistors are interposed therebetween, increases the wiring capacitance. As a result, high-frequency characteristics can be degraded without using a capacitor (that is, pulsating components can be removed as much as possible).
[0048]
Next, the respective detection signals from the amplitude detectors 5 and 5 'are input (In1) to the non-inverting input terminals (+) of the DC amplifiers 18 and 19, and bias is applied to the inverting input terminals (-) of the DC amplifiers 18 and 19. The voltage VB is input (In2). That is, the detection signal is input (In1) to the gate (G1) of the MOSFET (A2 and B1) and the MOSFET (C2 and D1), while the gate (G1) of the MOSFET (A1 and B2) and the MOSFET (C1 and D2). Is input (In2).
[0049]
The drain voltage VDD is applied to the intermediate node between the resistors R16 and R17 via the resistor R18. Further, a resistor R19 is connected to an intermediate node between the resistors R16 and R18, and one end of the resistor R19 is connected to the ground.
Next, the output signals amplified by the MOSFETs (A1 and A2) and the MOSFETs (C1 and C2) are output from the drain (D) to the output OUT1, and the MOSFETs (B1 and B2) and the MOSFETs (D1 and D2) Is output from the drain (D) to the output OUT2.
[0050]
That is, the potentials of the outputs OUT1 and OUT2 with respect to the ground (that is, the voltage across the resistors R20 and R21) are output as output voltages.
Each gate (G2) is connected to the source (S) side of each MOSFET as shown in FIG. The gate (G1) of the MOSFET A1 is connected to the gate (G1) of the MOSFET B2, and the gate (G1) of the MOSFET A2 is connected to the gate (G1) of the MOSFET B1. Further, the gate (G1) of the MOSFET C1 is connected to the gate (G1) of the MOSFET D2, and the gate (G1) of the MOSFET C2 is connected to the gate (G1) of the MOSFET D1.
[0051]
Here, for example, MOSFETA1 and MOSFETB1 will be described. As described above, one differential amplifier circuit in the differential amplifier circuit group 20 according to the present invention is configured by the MOSFET A1 and the MOSFET B1.
As is well known, the input signal In2 and the input signal In1 input from the respective gates (G1) of the respective MOSFETs in the MOSFETs A1 and B1 constituting the differential amplifier circuit are amplified, and the input signal In2 is supplied to the drain ( D) to OUT1, and the input signal In1 is output from OUT2 from the drain (D) of MOSFET B1.
[0052]
In other words, the signal level In2 input from the gate (G1) of the MOSFET A1 is amplified because gain is obtained, and is output from the drain (D) as an output signal OUT1. When an input signal is input from the gate (G1), the voltage VGS between the source (S) and the gate (G1) of the MOSFET A1 changes, so that a drain current (output signal) flows through the gate (G2) of the MOSFET A1. The output signal from the gate (G2) of the MOSFET A1 is output to the source (S) side of the MOSFET A1.
[0053]
The signal level In1 input from the gate (G1) of the MOSFET B1 is amplified because gain is obtained, and is output OUT2 as an output signal from the drain (D). When an input signal is input from the gate (G1), the voltage VGS between the source (S) and the gate (G1) of the MOSFET B1 changes, so that a drain current (output signal) flows through the gate (G2) of the MOSFET B1. The output signal from the gate (G2) of the MOSFET B1 is output to the source (S) of the MOSFET A1.
[0054]
Therefore, the difference between the input signal levels (the difference between the input signal In1 and the input signal In2) is amplified as a difference between the output signals and output (from OUT2 and OUT1, respectively).
In the same manner as described above, the difference between the input signal levels (the difference between the input signal In1 and the input signal In2) of the MOSFET A2 and the MOSFET B2 is amplified as the difference between the output signals, and the outputs (OUT2 and OUT2, respectively) are output. OUT1).
[0055]
As described above, the MOSFETA group and the MOSFETB group constitute a differential amplifier circuit.
Next, a differential amplifier circuit composed of MOSFETs (C1, C2) and MOSFETs (D1, D2) is also configured in the same manner as the MOSFETs (A1, A2) and MOSFETs (B1, B2) described above. In addition, although each MOSFET (A, B, C, D) is arranged two each, the number is not limited to this as long as the number is an even number.
[0056]
In this way, the positions are arranged so that the two MOSFETs constituting one differential amplifier circuit in the differential amplifier circuit group 20 are symmetrically sandwiched between the adjacent two MOSFETs constituting the other differential amplifier circuits. I do. That is, the two MOSFETs An + 1 and Bn + 1 (n is a natural number) forming the one differential amplifier circuit are arranged so as to sandwich the two MOSFETs An and MOSFETBn (n is a natural number) forming the differential amplifier circuit. . Then, the overlap of each wiring from each MOSFET caused by this arrangement causes an increase in the wiring capacity, and furthermore, the channel length (L) and the channel width (W) of each MOSFET described in FIG. By increasing the ratio (L / W) and increasing both the channel length (L) and the channel width (W) to increase the gate capacitance, it is possible to obtain the effect of deteriorating high frequency characteristics. it can.
[0057]
FIG. 3 is a layout diagram of MOSFETs and wirings in the differential amplifier circuit group 20 shown in FIG.
3, the layout features of the differential amplifier circuit group 20 in FIG. 2 will be described. The reference numerals in FIG. 3 correspond to the reference numerals in FIG.
[0058]
First, for example, as shown in the figure, a transistor An (n is 1 and 2) constituting each MOSFET is composed of a transistor an and a transistor an '(n is 1 and 2) which are constituent elements of the transistor An. You. The transistor Bn (n is 1 and 2) is a transistor bn and a transistor bn '(n is 1 and 2), the transistor Cn (n is 1 and 2) is a transistor cn and a transistor cn' (n is 1 and 2), The transistor Dn (n is 1 and 2) includes a transistor dn and a transistor dn ′ (n is 1 and 2).
[0059]
Here, the transistor An (n is 1 and 2) will be described as a representative.
As shown in the figure, a transistor A1 (a1 and a1 ′) is disposed with a transistor a2 ′, which is a component of a transistor A2 (a2 and a2 ′) disposed next, interposed therebetween. The transistor A2 (a2 and a2 ') is arranged so as to sandwich the transistor a1 which is a component of the transistor A1 (a1 and a1').
[0060]
Hereinafter, the arrangement of the transistors Bn (n is 1 and 2), the transistor Cn (n is 1 and 2), and the transistor Dn (n is 1 and 2) correspond to the arrangement position of the transistor An, respectively. Take the arrangement.
Next, since the layout of each transistor is symmetrical, a description will be given using a differential amplifier circuit including the transistors A1 and B1 and the transistors A2 and B2 as representatives.
[0061]
That is, regarding the differential amplifier circuit composed of the transistor C1 and the transistor D1, and the transistor C2 and the transistor D2, the constituent transistors (a1 and a1 ') and the transistor Bn (n) of the transistor An (n is 1 and 2) Are the component transistors (b1 and b1 ') of 1 and 2), the configuration of the component transistors (a1 and a1') of the transistor An (n is 1 and 2) and the configuration of the transistor Cn (n is 1 and 2) The element transistors (c1 and c1 '), the element transistors (b1 and b1') of the transistor Bn (n is 1 and 2) and the element transistors (d1 and d1 ') of the transistor Dn (n is 1 and 2) Are arranged corresponding to each other, and a detailed description thereof will be omitted.
[0062]
First, the source (S) of each transistor is applied to the drain voltage VDD. In the transistors A1 and B1, the input signal In1 is input to the gate (G1) of the transistor b1. The input signal In2 is input to the gate (G1) of the transistor a1. Further, the gate (G2) of the transistor a1 'and the gate (G2) of the transistor b1' are applied to the drain voltage VDD as in the case of the source.
[0063]
The drain (D) of the transistor a1 'and the drain (D) of the transistor b1' are applied to the drain voltage VDD in the same manner as the above-mentioned source. The drain voltage VDD is applied to the intermediate node between the resistors R16 and R17 via the resistor R18. Further, a resistor R19 is connected to an intermediate node between the resistors R16 and R18, and one end of the resistor R19 is connected to the ground.
[0064]
Next, since the gain of the input signal In2 input from the gate (G1) of the transistor a1 is obtained, the output signal OUT1 is output from the drain (D) of the transistor a1 after the signal level is amplified. When the input signal In2 is input to the gate (G1) of the transistor A1, a drain current flows through the gate (G2). The output signal from the gate (G2) of the transistor a1 'is output to the source (S) side.
[0065]
Similarly, since the input signal In1 input from the gate (G1) of the transistor b1 has gain, the signal level is amplified and then output from the drain of the transistor b1 to OUT2. Similarly to the transistor a1 ', the output signal from the gate (G2) of the transistor b1' is output to the source (S) side.
[0066]
That is, the difference between the levels of the input signals of the transistors A1 and B1, which are one of the constituent elements of the differential amplifier circuit, is amplified and output as a difference between the output signals (from OUT1 and OUT2). That is, the potentials of the outputs OUT1 and OUT2 with respect to the ground (that is, the voltage across the resistors R20 and R21) are output as output voltages.
[0067]
4 or 5 is provided at the subsequent stage of the differential amplifier circuit group 20, and the output signals output from OUT1 and OUT2 are output to In3 and In4 in FIG. 4 or 5, respectively. You. The circuit operation for the input signals input to In3 and In4 will be described later with reference to FIGS.
[0068]
Next, in the transistors A2 and B2 as well, the input signal In1 is input to the gate (G1) of the transistor a2 and the input signal In2 is input to the gate (G1) of the transistor b2, as described above. Further, the gate (G2) of the transistor a2 'and the gate (G2) of the transistor b2' are applied to the drain voltage VDD in the same manner as the source.
[0069]
In addition, the drain (D) of the transistor a2 'and the drain (D) of the transistor b2' are applied to the drain voltage VDD as in the case of the source.
The signal level of the input signal In1 to the gate (G1) of the transistor a2 is amplified, and the output signal OUT1 is output from the drain (D) of the transistor a2. The signal level of the input signal In2 to the gate (G1) of the transistor b2 is amplified, and the output signal from the drain of the transistor b2 is output to OUT2.
[0070]
The output signal from the gate (G2) of the transistor a2 'is output to its source (S) side, and the output signal from the gate (G2) of the transistor b2' is output to its source (S) side.
As described above, the level difference between the input signals of the transistor A2 and the transistor B2 is amplified and an output signal (from OUT1 and OUT2) is output. Then, as described above, the output signals output from OUT1 and OUT2 are output to In3 and In4 in FIG. 4 or FIG. 5, respectively. The circuit operation for the input signals input to In3 and In4 will be described later with reference to FIGS.
[0071]
Next, the transistors Cn (where n is 1 and 2) and the transistors Dn (where n is 1 and 2) are the same as the transistors An (where n is 1 and 2) and the transistor Bn (where n is 1 and 2). A corresponding arrangement is taken and the same input / output operation is performed.
As described above, the transistor elements constituting one MOSFET are arranged so as to sandwich the transistor elements constituting adjacent MOSFETs from each other, and constitute a differential amplifier circuit.
[0072]
In addition, although each transistor (A group, B group, C group, D group) element is arranged four each, the number may be an even number, and the number is not limited to this.
As described above, by arranging the respective transistor elements in this manner, the differential amplifier circuit group 20 in which the wiring on the IC circuit necessarily crosses is configured.
[0073]
By arranging the MOSFETs at symmetrical positions in this manner, the wiring capacitance at each wiring position is increased, and the channel length (L) and the channel width (W) of the MOSFET are both set large. By increasing the gate capacitance, the effect of deteriorating high-frequency characteristics can be obtained.
[0074]
At present, when an amplifier of a wireless terminal that handles a high-frequency signal is mounted with a MOSFET, usually, the channel length (L) and the channel width (W) of the MOSFET are about L = 0.7 to 1.0 μm and W = about 20 μm. However, the channel length (L) and channel width (W) of the MOSFET used in the DC amplifiers 18 and 19 of the present embodiment are both large enough to degrade the high frequency characteristics as described above. Is set. More specifically, it is desirable that the high-frequency characteristics be degraded until the ratio of the pulsating component to the DC component in the amplifier becomes 20 dB or less. More preferably, the cutoff frequency of the amplifier is half of the frequency of the pulsating component. It is necessary to degrade the high-frequency characteristics until the gain becomes smaller than the above, or to degrade the high-frequency characteristics until the gain at the frequency of the pulsating component is attenuated by 3 dB or more with respect to the gain at the DC (frequency = 0) as described above. desirable. Specific numerical values for obtaining such desirable characteristics are, for example, about L = 5.0 μm and W = 50 μm.
[0075]
That is, by increasing both the channel length (L) and the channel width (W) of the MOSFET, the capacity of the gate (G) of the MOSFET (P-channel MOSFET) is increased. As a result, the DC amplifiers 18 and 19 are increased. Degrades, and the pulsating component contained in the input signal input to the amplifier is easily removed without using a new capacitor.
[0076]
Further, by arranging the respective transistors as described above, the transistors in the differential amplifier circuit group 20 (the transistors A and B, and the transistors C and D) that are sandwiched therebetween are connected. By overlapping the wirings, the wiring capacitance of each wiring can be increased, so that the effect of deteriorating high-frequency characteristics (removing a pulsating component) can be obtained without using a new capacitor.
[0077]
Further, by taking such a symmetrical arrangement of the transistors, the offset voltage can be reduced by reducing the difference in the ion concentration in the manufacturing due to the position of the transistor when performing ion implantation in the process of manufacturing an IC circuit. be able to. Furthermore, by disposing the MOSFET transistors at such symmetrical positions, it is possible to reduce the difference in ion concentration depending on the position of the MOSFET transistors, and to obtain an effect of suppressing a manufacturing error.
[0078]
This is because the arrangement of the MOSFET transistors is symmetrical with respect to the occurrence of a difference in ion concentration on the IC substrate, which is one of the manufacturing problems in the ion implantation step or the diffusion step in the IC manufacturing process. By doing so, it is possible to eliminate the difference in ion concentration depending on the position of the MOSFET transistor, so that even if there is an error in the ion concentration due to the position of the transistor in manufacturing, there is an effect of suppressing the manufacturing error.
[0079]
FIG. 4 is a circuit diagram showing an example of the second main part in the DC amplifiers 18 and 19. The circuit shown in the figure is connected to the subsequent stage of the differential amplifier circuit group 20 shown in FIG. That is, the configuration is such that the outputs OUT1 and OUT2 of the differential amplifier circuit group 20 shown in FIG. 2 are input to the inputs In3 and In4 shown in FIG.
[0080]
The circuit shown in FIG. 4 includes a differential amplifier circuit 21 including four MOSFETs (M9, M10, M11, and M12), a MOSFET (M13), a capacitor C10, a resistor R22, a capacitor C11, and a current mirror circuit. It comprises a constant current source 22 constituting a current source, a current source 23 of a differential amplifier circuit 21 constituting a current mirror circuit, and a current source 24 on the output side.
[0081]
The differential amplifier circuit 21 includes four MOSFETs (M9, M10, M11, M12). The drains (D) of the two MOSFETs (M10 and M12) are applied to the drain voltage VDD, and the sources (S) of the two MOSFETs (M9 and M11) are connected to the current source 23.
[0082]
The MOSFET (M9) and the MOSFET (M10), and the MOSFET (M11) and the MOSFET (M12) are cascode-connected.
Next, input signals (In3 and In4) are input to the gates (G) of the MOSFET (M9) and the MOSFET (M11). That is, as described with reference to FIGS. 2 and 3, one output signal OUT1 from the differential amplifier circuit group is input to the gate G (In3) of the MOSFET (M11), and the other output signal OUT2 is input to the MOSFET (M9). ) To the gate G (In4). The gate (G) of the MOSFET (M10) and the gate (G) of the MOSFET (M12) are connected to each other, and the gate (G) of the MOSFET (M10) is connected to the output side of the drain (D) of the MOSFET (M9). Connected to.
[0083]
An intermediate node between the MOSFET (M11) and the MOSFET (M12) is connected to the gate (G) of the MOSFET (M13) at the subsequent stage.
The signal level of the input signal (In4) to the gate (G) of the MOSFET (M9) is amplified and output from the drain (D) to the gate (G) of the MOSFET (M10) and the MOSFET (M12). The signal input to the gate (G) of the MOSFET (M10) and the MOSFET (M12) is output to the source (S) without being amplified and output. The output signal from the source (S) of the MOSFET (M10) is input to the gate (G) of the MOSFET (M12).
[0084]
Here, the ratio (L / W) of the channel length (L) to the channel width (W) of the gate (G) of each MOSFET (M9, M10, M11, M12, M13) is increased, and By setting both the length (L) and the channel width (W) large to increase the capacity of each MOSFET (P-channel MOSFET), the high-frequency characteristics of the MOSFET are degraded. As a result, a pulsating component included in the output signal from the source (S) of the MOSFET (M10 and M12) is removed. Specifically, it is as described above.
[0085]
Next, the input signal (In3) is input to the gate (G) of the MOSFET (M11). The input signal (In3) is amplified because gain is obtained, and is output to the drain (D) side after the pulsating component is removed.
Therefore, the output signals from the MOSFETs (M10 and M12) are output from the differential amplifier circuit 21 after the pulsating component is removed.
[0086]
The output signal output from the differential amplifier circuit 21 is input to the gate (G) of the MOSFET (M13) provided at the subsequent stage of the differential amplifier circuit 21. The drain (D) of the MOSFET (M13) is applied to the drain voltage VDD, and the source (S) is connected to the current source 24.
[0087]
As shown in the figure, the resistor R22 and the capacitor C10 are connected in series with each other, one end of the capacitor C10 is connected to the source (S) side of the MOSFET (M13), and one end of the resistor R22 is connected to the MOSFET (M13). Connected to gate (G).
[0088]
Since the output signal from the MOSFET (M13) is output from the source (S) side of the MOSFET (M13), it is not amplified, but is output after the pulsating component is removed.
Further, the pulsating component included in the feedback signal of the output signal to the gate (G) of the MOSFET (M13) is removed by the capacitor C10.
[0089]
Here, as described above, the pulsating current component contained in the input signal to each of the MOSFETs is removed as much as possible. However, actually, since some amplitude change (pulsating current component) occurs, it is necessary to detect the received electric field level. It is desirable to provide a smoothing circuit. As such a smoothing circuit, a large-capacity capacitor C11 as shown in FIG. 4 is externally provided between pads (P6, P8) provided at the subsequent stage of each of the DC amplifiers 18, 19 and the ground. That is, the large-capacity capacitor C11 is connected in parallel with the output of the gain control signal (OUT in FIG. 4) necessary for the AGC operation.
[0090]
Therefore, by providing the capacitor C11 having a smoothing action as described above, the output signal from the differential amplifier circuit 21 (the output signal of the DC amplifier 18) is reliably smoothed by the capacitor C11, and the buffer in the subsequent stage is provided. Output to the amplifier 15 (FIG. 1).
[0091]
As described above, the pulsating component superimposed on the detection signals output from the amplitude detection circuits 5, 5 'is removed by the DC amplifier group 14 (DC amplifiers 18, 19), and the detection output is smoothed. The smoothing is surely performed by the circuit (the capacitor C11). Then, the smoothed signal is input to the buffer amplifier 15.
[0092]
The buffer amplifier 15 outputs a gain control signal necessary for controlling the gain of the RF amplifier circuit 3 in accordance with the voltage level of the signal, and the AGC diode 17 supplies a gain control signal for controlling the gain of the circuit. And sets the optimal gain according to the received signal level. As described above, even if a pulsating component that cannot be completely removed by the capacitor C11 remains in each of the gain control signals, the unnecessary pulsating component is removed by the capacitor C3 and the resistor R4. , Or a circuit including the capacitor C9 and the resistor R12.
[0093]
With the above configuration, the pulsating current component superimposed on the detection output signal from the amplitude detection circuit 5 is removed by the DC amplifier group 14 and further smoothed by the capacitor C11, so that distortion generated in the AGC circuit is effectively removed. It becomes possible to do. Further, since the DC amplifiers 18 and 19 are provided immediately after the amplitude detection circuits 5 and 5 ', it is possible to reliably prevent high-frequency components from radiating and propagating from the circuit pattern of the IC circuit.
[0094]
FIG. 5 is a circuit diagram showing another example of the second main part in the DC amplifiers 18 and 19, and FIG. 6 is a specific circuit diagram of the smoothing circuit 25 shown in FIG.
The circuit of FIG. 5 uses a smoothing circuit 25 instead of the capacitor C11 in the circuit of FIG. Therefore, only the description of the smoothing circuit 25 will be given here. Note that the same members as those in FIG.
[0095]
Until the input signal is input to the smoothing circuit 25, it is the same as the circuit of FIG.
As shown in FIG. 6, the smoothing circuit 25 includes a capacitor C12, a constant current circuit 26, transistors (27, 28, 29, 30, 31), switches (32, 33), a voltage comparator 34, and AND circuits 35, 36. It is composed of As described above, the pulsating component of the input signal to the MOSFET in FIG. 5 is removed as much as possible. However, in practice, some change in amplitude (pulse current component) has occurred, and it is desirable to provide a smoothing circuit when it is desired to detect the received electric field level. Therefore, by providing the smoothing circuit 25 at a stage subsequent to the DC amplifiers 18 and 19, its output signal is reliably smoothed.
[0096]
In the smoothing circuit 25, as shown in FIG. 6, a current mirror circuit is formed by the two transistors 27 and 28, and the same amount of charging current as the constant current output from the constant current circuit 26 is generated. Further, the timing of generation of the charging current is determined by the switch 32.
[0097]
The switch 32 includes an inverter circuit 37, an analog switch 38, and a transistor 39.
The analog switch 38 is configured by connecting each source-drain of a P-channel transistor and an N-channel transistor in parallel.
[0098]
A signal obtained by inverting the logic of the output signal of the AND circuit 35 by the inverter circuit 37 is output to the gate of the P-channel transistor. Therefore, the analog switch 38 is turned on when the output signal of the AND circuit 35 is at a high level, and is turned off when the output signal is at a low level. The transistor 39 is for reliably stopping the current supply operation by the transistor 28 by connecting the gate and the drain of the transistor 28 with low resistance when the analog switch 38 is in the off state.
[0099]
When the switch 32 is turned on, the gate of one transistor 27 to which the constant current circuit 26 is connected and the gate of the other transistor 28 are connected, so that the constant current circuit connected to the one transistor 27 is connected. A current substantially equal to the constant current generated by the transistor 26 flows between the source and the drain of the other transistor 28. This current is supplied to the capacitor C12 as a charging current. Conversely, when the switch 32 is turned off, the gate of the transistor 28 is connected to the drain, so that the supply of the charging current is stopped.
[0100]
The above-described constant current circuit 26 and the two transistors 27 and 28 correspond to a current supply unit. The switch 32 and the AND circuit 35 correspond to a first timing control unit.
A current mirror circuit for setting the discharge current of the capacitor C12 is configured by combining the transistor 27 with the transistor 27 and the constant current circuit 26 described above. The operation state of the current mirror circuit is determined by the switch 33. The switch 33 has the same configuration as the switch 32. The on / off state of the switch 33 is controlled according to the logic of the output signal of the AND circuit 36. The switch 33 is turned on when the output signal is at a high level, and is turned off when the output signal is at a low level.
[0101]
When the switch 33 is turned on, the gate of the one transistor 27 to which the constant current circuit 26 is connected and the gate of the other transistor 29 are connected, so that the constant current generated by the constant current circuit 26 Almost the same current flows between the source and the drain of the other transistor 29. This current becomes a discharge current for discharging the charge stored in the capacitor C12.
[0102]
However, since the current flowing through the transistor 29 cannot be directly extracted from the capacitor C12, in the present embodiment, another current mirror circuit including the transistors 30 and 31 is connected to the source side of the transistor 29.
The gates of the two transistors 30 and 31 are connected to each other. When the above-described discharge current flows through the transistors, the same current flows between the source and the drain of the other transistor. The transistor 31 has a drain connected to the high-potential terminal of the capacitor C12, and a current flowing through the transistor 31 is generated by discharging charges accumulated in the capacitor C12.
[0103]
The above-described constant current circuit 26 and the four transistors 27, 29, 30, and 31 correspond to a current emitting unit. The switch 33 and the AND circuit 36 correspond to a second timing control unit.
The voltage comparator 34 compares the terminal voltage of the capacitor C12 applied to the plus terminal with the input voltage of the smoothing circuit 25 applied to the minus terminal. The voltage comparator 34 has a non-inverting output terminal and an inverting output terminal. When the voltage is higher than the terminal voltage of the capacitor C12 applied to the plus terminal, a high-level signal is output from the non-inverting output terminal. , A low-level signal is output from the inverted output terminal. Conversely, when the terminal voltage of the capacitor C12 applied to the plus terminal is smaller than the input voltage applied to the minus terminal, a low-level signal is output from the non-inverted output terminal and a high-level signal is output from the inverted output terminal. Is output.
[0104]
The AND circuit 35 has a predetermined signal input to one input terminal and a non-inverting input terminal of the voltage comparator 34 connected to the other input terminal. Therefore, when the terminal voltage of the capacitor C12 is higher than the input voltage of the smoothing circuit 25, a predetermined signal is output from the AND circuit 35.
[0105]
In the AND circuit 36, a predetermined signal is input to one input terminal, and the inverting input terminal of the voltage comparator 34 is connected to the other input terminal. Therefore, when the terminal voltage of the capacitor C12 is smaller than the input voltage of the smoothing circuit 25, a predetermined signal is output from the AND circuit 36.
[0106]
The operation of the smoothing circuit 25 having such a configuration will be described below.
Gain control signals output from the DC amplifiers 18 and 19 are input to the voltage comparator 34 and the AND circuit 35.
When the capacitor C12 is not charged at the start of the operation of the smoothing circuit 25, or when the input voltage of the smoothing circuit 25 is increasing, the terminal voltage of the capacitor C12 is lower than the input voltage of the smoothing circuit 25. It is in. At this time, a signal is output from the AND circuit 35 and no signal is output from the AND circuit 36. Therefore, only the switch 32 is turned on intermittently, and a predetermined charging current is supplied to the capacitor C12 at the timing when the switch 32 is turned on. This charging operation is continued until the terminal voltage of the capacitor C12 becomes relatively higher than the input voltage of the smoothing circuit 25.
[0107]
In addition, when the terminal voltage of the capacitor C12 exceeds the input voltage of the smoothing circuit 25 due to the charging operation, or when the input voltage tends to decrease and the input voltage is lower than the terminal voltage of the capacitor C12, A signal is output from the AND circuit 36, and no signal is output from the AND circuit 29. Therefore, only the switch 33 is intermittently turned on, and a predetermined discharge current is discharged from the capacitor C12 at the timing when the switch 33 is turned on. This discharging operation is continued until the terminal voltage of the capacitor C12 becomes relatively lower than the input voltage of the smoothing circuit 25.
[0108]
In the smoothing circuit 25 shown in FIG. 6, the signal input to the AND circuit is smaller than the period and the duty ratio of the signal for determining the supply timing of the charging current and the duty ratio of the signal for determining the supply timing of the discharge current. May be set small. As a result, the release time can be set longer than the attack time.
[0109]
As described above, since the capacitor C12 is intermittently charged and discharged, even when the capacitor C12 having a relatively small capacity is used, the terminal voltage can be changed gently. Can be set to a large time constant. As a result, a smoothing circuit 25 having a sufficient smoothing action is realized.
[0110]
If such a smoothing circuit 25 is employed, a small-capacity capacitor C12 can be used even when a large time constant is set, so that the circuit can be downsized. Further, since a large resistor or capacitor required for setting a large time constant is not required, and external components can be reduced or completely eliminated, the entire smoothing circuit 25 or most of its components can be connected to one DC. It is possible to make an IC in a form incorporated in the amplifiers 18 and 19.
[0111]
It should be noted that the present invention is not limited to the above embodiment, and various configurations can be changed within the scope of the present invention described in the claims.
For example, in the above embodiment, as means for removing high-frequency components (pulsating components) contained in the detection outputs of the detection circuits 5 and 5 ', a) the channel length and channel width of each MOSFET constituting the DC amplifiers 18 and 19; B) a large-capacity capacitor C11 (FIG. 4) provided at the output terminals of the DC amplifiers 18 and 19, and c) a unique smoothing circuit 25 (FIG. 5) at the output terminals of the DC amplifiers 18 and 19. , FIG. 6) and d) MOSFETs constituting the DC amplifiers 18 and 19 are arranged in such a manner that the wires between them intersect with each other. Significant effects can be expected even if employed separately, and such are also within the scope of the present invention.
[0112]
In addition, it has been described that it is desirable to degrade the high-frequency characteristics to such an extent that the gain at the frequency of the pulsating component is attenuated by 3 dB or more with respect to the gain at direct current (frequency = 0), but the present invention is not limited to this. is not.
[0113]
【The invention's effect】
As described above in detail, according to the AGC circuit of the present invention, the high frequency characteristic of the amplifier connected immediately after the detection circuit is deteriorated (or a means for deteriorating the high frequency characteristic is connected to this amplifier). As a result, the pulsating flow component mixed in the AGC control signal can be effectively removed, and distortion due to the pulsating flow component can be prevented as much as possible. Therefore, according to the present invention, the gain control of the RF amplifier circuit can be accurately realized without affecting the receiving operation of the signal to be received in the RF receiver.
[0114]
Further, the amplifier can be integrated with the detection circuit into an integrated circuit. In this way, the entire circuit can be integrated into an IC without significantly complicating the circuit configuration.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a main part of an RF receiver including an AGC circuit 200 according to an embodiment of the present invention.
FIG. 2 is a circuit diagram of a first main part constituting DC amplifiers 18 and 19;
FIG. 3 is a layout diagram of MOSFETs and wiring in a differential amplifier circuit group 20;
FIG. 4 is a circuit diagram showing an example of a second main part in the DC amplifiers 18 and 19;
FIG. 5 is a circuit diagram showing another example of the second main part in the DC amplifiers 18 and 19;
FIG. 6 is a specific circuit diagram of the smoothing circuit 25.
[Explanation of symbols]
1 antenna
2 Tuning circuit
3 RF amplifier circuit
4 mixer
5, 5 'amplitude detection circuit
6 AGC drive circuit
17 AGC diode
18, 19 DC amplifier
25 Smoothing circuit
100 RF receiver
200 AGC circuit
