JP2004039134A - Reference mark detection circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that polarity of FCM needs to be changed with other control means and processing is complicated in a reference mark detection circuit of an optical disk device for recording and reproducing an optical disk of conventional recording formats forming FCM on a group and a land respectively. <P>SOLUTION: The reference mark detection circuit generates an input reproducing FCM signal (a), then inputs a negative polar differentiation pulse (d) generated at an instantaneous time 3 crossing 0V from upward to downward to an input terminal B of a retriggerable mono-multi vibrator 13, inputs a positive polar differentiation pulse (e) generated at an instantaneous time 5 when crossing 0V from downward to upward to an input terminal A of the mono-multi vibrator 13, and outputs signals f1 and f2 of an H level respectively for a prescribed period T. A highly precise reference mark can be detected with a circuit of the same configuration by comparators 11 and 12 having two hysteresis characteristics, one retriggerable mono-multi vibrator 13, a differentiator, and limiter diodes D1 and D2 even when the polarity of the reproducing FCM signal (a) is changed over. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は基準マーク検出回路に係り、特に記録媒体上のクロックマークからデータ用のクロックを光学的に再生するディスク装置において、再生されたクロックマークから基準マークを検出する基準マーク検出回路に関する。
【０００２】
【従来の技術】
従来より、光磁気ディスクのような記録媒体に、トラッキングのための案内溝に沿って一定間隔で形成されたアドレスマークのような基準マークを検出する基準マーク検出回路が知られている（特開平１０−２６９６４９号公報）。この従来の基準マーク検出回路では、案内溝の少なくとも一方の側壁の平面形状を、所定の情報信号で変調された比較的緩やかな第１の波形の上に比較的急峻な第２の波形を有する基準マークが一定間隔で重畳された形状となるように形成した記録媒体から基準マークを検出するために、上記の第１及び第２の波形と同じ振幅を有し、上記の側壁の平面形状に対応する波形を有する電気信号を発生し、その電気信号のレベルを基準レベルと比較して、第１の波形及び第２の波形と基準レベルとの各比較結果を示す第１及び第２のパルスを発生し、更に、これら第１及び第２のパルスの前縁に同期した第３のパルスを発生し、第１及び第２のパルスの後縁に同期して第３のパルスをラッチして基準マークの検出結果を得る構成であり、これにより比較的緩やかな第１の波形（例えばウォブル）には反応せず、比較的急峻な第２の波形の基準マーク（例えばアドレスマーク）を検出する。
【０００３】
一方、光ディスクの記録フォーマットの中には、グルーブとランドをディスク半径方向に交互に、かつ、同心円状又は渦巻状のトラックとして設けると共に、それらグルーブとランドには一周当たり複数のフレームが記録され、各フレームは複数のセグメントからなり、各セグメントの先頭にはデータの記録再生を行うクロックの位相情報を示すファインクロックマーク（ＦＣＭ：Ｆｉｎｅ　Ｃｌｏｃｋ　Ｍａｒｋ）が配置されるフォーマットが知られている（特開２００１−１０１８０２号公報）。
【０００４】
上記のＦＣＭは、グルーブには一定間隔毎に一定長さのランドを設け、ランドには一定間隔毎に一定長さのグループを設けることにより物理的に形成される。更に、フレームの先頭のセグメント０には、ＦＣＭに続いて、アドレス情報が、媒体製造時にプリフォーマットされる。ユーザデータは、アドレス情報が記録された領域とＦＣＭが形成された領域以外の領域に記録され、再生される。
【０００５】
データは、このＦＣＭに同期したクロックを基に記録、再生される。これはディスクの回転時に、回転むら、偏芯、上下動がおこり、固定のクロックではディスクと同期をとることができないためで、従って、ＦＣＭの精度良い再生が正確な記録、再生に結びつく。
【０００６】
【発明が解決しようとする課題】
しかるに、上記のグルーブとランドにＦＣＭをそれぞれ形成した従来の記録フォーマットの光ディスクの記録再生を行う光ディスク装置では、ランドをトラッキングする場合とグルーブをトラッキングする場合では、物理フォーマット上ＦＣＭの極性が反転し、またＦＣＭの他に、ディスクの物理位置情報やサーボ情報を埋め込んだ信号もクロストークとなって再生されるために、Ｓ／Ｎの悪い状態で基準位置を検出しなければならない。そのため、前記従来の基準マーク検出回路を、上記のグルーブとランドにＦＣＭをそれぞれ形成した従来の記録フォーマットの光ディスクに適用した場合、従来の基準マーク検出回路では、ＦＣＭの極性を別の制御手段で切り替える必要があるなど、処理が煩雑であるという問題がある。
【０００７】
本発明は上記の点に鑑みなされたもので、グルーブとランドにＦＣＭをそれぞれ形成した従来の記録フォーマットの記録媒体から、ＦＣＭの極性反転に伴う複雑な切替処理を行うことなく基準マークを検出し得る基準マーク検出回路を提供することを目的とする。
【０００８】
また、本発明の他の目的は、グルーブとランドにＦＣＭをそれぞれ形成した従来の記録フォーマットの記録媒体から、反転アンプやフリップフロップ、多くのコンパレータ、多くの論理回路を使用することのない安価な構成により、かつ、精度を落とすこと無く基準マークを検出し得る基準マーク検出回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、第１の発明の基準マーク検出回路は、グルーブとランドのそれぞれに周期的にデータの記録又は再生を行うクロックの位相情報を示す基準マークが形成されている記録媒体に対して、信号記録又は再生時に、再生信号から基準マークを検出する基準マーク検出回路において、記録媒体から再生された基準マーク信号と第１の比較電圧とを比較すると共に、第１の比較電圧に等しいヒステリシス電圧を有する第１の比較器と、記録媒体から再生された基準マーク信号と、第１の比較電圧と異なる第２の比較電圧とを比較すると共に、第２の比較電圧に等しいヒステリシス電圧を有する第２の比較器と、第１の比較器の出力信号の後縁と第２の比較器の出力信号の後縁によりそれぞれトリガされ、トリガ時点から基準マークの半分の長さ以上で、かつ、基準マークの長さ未満に相当する所定の時間、所定の論理レベルを保持して出力するパルス発生手段とを有し、パルス発生手段の出力信号の前縁を基準マークの検出信号とする構成としたものである。
【００１０】
この発明では、再生ＦＣＭ信号の極性に関係なく、パルス発生手段からゼロクロス検出による所定の時間以上、所定の論理レベルの基準マークの検出信号を得ることができる。
【００１１】
また、上記の目的を達成するため、第２の発明は、第１の発明における上記の第１の比較器を、再生された基準マーク信号が入力される第１の入力端子と、第１の電圧又は基準電圧が第１のアナログスイッチにより選択されて第１の比較電圧として供給される第２の入力端子と、パルス発生手段の入力側に接続された出力端子とを有する第１のコンパレータからなる構成とし、上記の第２の比較器を、再生された基準マーク信号が入力される第３の入力端子と、第２の電圧又は基準電圧が第２のアナログスイッチにより選択されて第２の比較電圧として供給される第４の入力端子と、パルス発生手段の入力側に接続された出力端子とを有する第２のコンパレータからなる構成とし、上記の第１及び第２のアナログスイッチを、第１及び第２のコンパレータの出力信号により、第２及び第４の入力端子の一方に基準電圧が入力されるように選択される構成としたことを特徴とする。この発明では、第１及び第２の比較電圧を、アナログスイッチを介して外部から入力することができる。
【００１２】
【発明の実施の形態】
次に、本発明の実施の形態について、図面と共に説明する。以下、説明する本発明の各実施の形態では、記録再生する記録媒体上には、データの記録又は再生を行うクロックの位相情報を示す基準マークであるクロックマークよりも大きなあるいは同等レベルのウォブルパターンは存在しないものとする。これは、本発明の各実施の形態では、前述した特開２００１−１０１８０２号公報記載のグルーブとランドにクロックマーク（以下、ＦＣＭという）をそれぞれ形成した記録フォーマットと同様の記録フォーマットの光ディスクの記録再生を行うためで、その際に、アドレスセグメントのバイフェーズ信号が、トラッキング用の信号として用いられており、ウォブルによるトラッキングと同等のサーボ上の効果があるためである。
【００１３】
ここで、グルーブとランドのそれぞれに、データの記録又は再生を行うクロックの位相情報を示す基準マークであるクロックマーク（以下、ＦＣＭという）をそれぞれ一定周期で形成した記録フォーマットの光ディスクの記録再生時には、図９（Ａ）に示すランドのＦＣＭの再生波形、同図（Ｂ）に示すグルーブのＦＣＭの再生波形のいずれも、アドレスセグメントの信号がクロストークとして混入しているため、Ｓ／Ｎの悪い状態でＦＣＭを検出する必要がある（なお、図９（Ａ）、（Ｂ）中、Ｉ及びＩＩはＦＣＭの基準点を示す。）。そこで、本発明の各実施の形態では、２つのヒステリシスコンパレータと、１つのモノマルチバイブレータを用いて、簡単、かつ、正確に基準点を検出するものである。
【００１４】
（第１の実施の形態）
図１は本発明になる基準マーク検出回路の第１の実施の形態の回路図を示す。同図において、２つの比較器（ヒステリシスコンパレータ）１１及び１２は、その非反転入力端子に再生ＦＣＭ信号が供給され、反転入力端子には抵抗Ｒ１、Ｒ３を介して０Ｖ、−５Ｖの直流電圧が供給され、また反転出力端子を介して反転入力端子に帰還抵抗Ｒ２、Ｒ４が接続されている。これらの抵抗Ｒ１〜Ｒ４は同一抵抗値Ｒである。
【００１５】
また、比較器１１の非反転出力端子は、コンデンサＣｄ１及び抵抗Ｒｄ１よりなる第１の微分器と、ダイオードＤ１よりなるリミッタを介してリトリガラブルモノマルチ１３の入力端子Ｂに接続されている。もう一方の比較器１２の非反転出力端子は、コンデンサＣｄ２及び抵抗Ｒｄ２よりなる第２の微分器と、ダイオードＤ２よりなるリミッタを介してリトリガラブルモノマルチ１３の入力端子Ａに接続されている。リトリガラブルモノマルチ１３は、抵抗ＲｃとコンデンサＣｃにより定まる時定数に従った時間幅の信号を出力する。
【００１６】
なお図示しないが、ＦＣＭ信号はＡＧＣで信号レベルが一定になるように制御されているものとし、かつ、０Ｖのレベルにハイパスフィルタを通して、バイアスされているものとする。
【００１７】
次に、本実施の形態の動作について、図２のタイミングチャートを併せ参照して説明する。光ディスクから再生された図２（Ａ）に示すＦＣＭ信号ａは、比較器１１及び１２の非反転入力端子に入力される。比較器１１の比較電圧は、反転出力の抵抗分割値で、ＦＣＭ信号ａが０Ｖ付近のとき、比較器１１の反転出力が５Ｖであるとすると（５−０）×Ｒ１／（Ｒ１＋Ｒ２）＝２．５（Ｖ）（ただし、Ｒ１＝Ｒ２）が比較器１１の反転入力端子に入力されている。一方、このとき比較器１２の反転出力は０Ｖであり、（０−（−５））×（Ｒ３／（Ｒ３＋Ｒ４））−５＝−２．５（Ｖ）（ただし、Ｒ３＝Ｒ４）が比較器１２の反転入力端子に入力されている。
【００１８】
なお、このとき、比較器１１の非反転出力信号ｂは図２（Ｂ）に示すように０Ｖ（論理０）であり、また、比較器１２の非反転出力信号ｃは図２（Ｃ）に示すように５Ｖ（論理１）である。
【００１９】
時刻▲１▼に至るまで入力再生ＦＣＭ信号ａは０Ｖ付近であり、抵抗分割の比較器入力の２．５Ｖ以下であるから比較器１１の出力信号ｂは図２（Ｂ）に示すように０Ｖであり、抵抗分割の比較器入力は２．５Ｖの状態を保持している。時刻▲１▼に至って、入力再生ＦＣＭ信号ａが２．５Ｖのレベルより大きくなると、即座に比較器１１の出力信号ｂは図２（Ｂ）に示すように５Ｖ（論理１）に達する。これと同時に、比較器１１の反転出力信号は０Ｖとなるため、抵抗分割の比較器１１の入力は０Ｖとなる。従って、時刻▲１▼より後、入力再生ＦＣＭ信号ａが０Ｖより大きい間、出力信号ｂは５Ｖを保持する。
【００２０】
時刻▲２▼で入力再生ＦＣＭ信号ａは２．５Ｖを下回るが、前述したように比較電圧が０Ｖであるので比較器１１の出力信号に変化はおきない。いわゆるヒステリシス現象である。時刻▲３▼に至って入力再生ＦＣＭ信号ａが更に低下して０Ｖを下回ると、即座に比較器１１の出力信号ｂは、図２（Ｂ）に示すように０Ｖ（論理０）となる。これと同時に、比較器１１の反転出力信号が再び５Ｖ（論理１）となるので、抵抗分割の比較器１１の入力は２．５Ｖの電圧に回復し、入力再生ＦＣＭ信号ａが再び２．５Ｖより大きくなるまでは出力信号ｂに変化は生じない。
【００２１】
一方、比較器１２は−２．５Ｖの抵抗分割入力（比較電圧）を保持しているため、入力再生ＦＣＭ信号ａが図２（Ａ）に示すように時刻▲４▼で−２．５Ｖ以下になるまでの期間は−２．５Ｖより大であるので、比較器１２の出力信号ｃは、図２（Ｃ）に示すように５Ｖであり変化は生じない。時刻▲４▼で入力再生ＦＣＭ信号ａが−２．５Ｖを下回ると、即座に比較器１２の出力信号ｃは図２（Ｃ）に示すように０Ｖ（論理０）に達する。
【００２２】
これと同時に、比較器１２の反転出力信号は５Ｖ（論理１）となるため、比較器１２の反転入力端子の抵抗分割の入力電圧は（５−（−５））×（Ｒ３／（Ｒ３＋Ｒ４））−５＝０（Ｖ）となる。従って、時刻▲４▼より後、入力再生ＦＣＭ信号ａが０Ｖより小さい間は、比較器１２の出力信号ｃは図２（Ｃ）に示すように０Ｖを保持し、ヒステリシス現象により、入力再生ＦＣＭ信号ａが０Ｖを上回るまでこの状態を保持する。
【００２３】
時刻▲５▼に至って入力再生ＦＣＭ信号ａが比較電圧の０Ｖを越えると、即座に比較器１２の出力信号ｃは、図２（Ｃ）に示すように５Ｖ（論理１）に回復する。これと同時に、比較器１２の反転出力信号が再び０Ｖ（論理０）となるので、抵抗分割の比較器１２の入力は再び−２．５Ｖの状態に戻る。よって、入力再生ＦＣＭ信号ａが再び−２．５Ｖを下回るまでは出力信号ｃに変化は生じない。
【００２４】
比較器１１の出力信号ｂの後縁と、比較器１２の出力信号ｃの後縁をリトリガラブルモノマルチ１３に入力する。ここで、出力信号ｂ及びｃの前縁を取り除くため、比較器１１の出力信号ｂは抵抗Ｒｄ１及びコンデンサＣｄ１による微分器で微分され、かつ、５Ｖのバイアスが与えられ、更にダイオードＤ１によるリミッタにより５Ｖより大きな信号が除去されて図２（Ｄ）に示す信号（正極性微分パルス）ｄとされてリトリガラブルモノマルチ１３の入力端子Ｂに入力される。
【００２５】
他方、比較器１２の出力信号ｃは抵抗Ｒｄ２及びコンデンサＣｄ２による微分器で微分され、かつ、０Ｖのバイアスが与えられ、更にダイオードＤ２によるリミッタにより０Ｖより小さな信号が除去されて図２（Ｅ）に示す信号（正極性微分パルス）ｅとされてリトリガラブルモノマルチ１３の入力端子Ａに入力される。上記の信号ｄは信号ｂの後縁（立ち下がり）と同じ時刻▲３▼で発生する信号であり、上記の信号ｅは信号ｃの後縁（立ち上がり）と同じ時刻▲５▼で発生する信号である。
【００２６】
リトリガラブルモノマルチ１３は、例えば一般的に良く使用されるＣＭＯＳの集積回路（ＩＣ）である４５３８を用い得る。４５３８はトリガが入力されて抵抗Ｒｃ、コンデンサＣｃで決定される時間Ｔのパルスを発生するが、パルスを発生している最中に再びトリガが入力されても、出力レベルを変えずに新たに時間Ｔのパルス出力を更新し直す特性の再帰型の単安定マルチバイブレータである。４５３８の真理値表を図３に示す。図示していないが、真理値表のＣＤは常にＨレベル（＝５Ｖ）である。
【００２７】
時刻▲３▼で発生した負極性の微分パルスｄがリトリガラブルモノマルチ１３の入力端子Ｂにトリガとして入力されたときの状態は、図３の真理値表の４段目に相当し、入力端子Ａの信号ｅがＬレベルで、入力端子Ｂに立下りエッジが入力されたのにあたり、リトリガラブルモノマルチ１３のＱ出力端子に図２（Ｆ）に示すようにＨレベルの信号ｆ１が、少なくとも所定の期間Ｔ出力される。
【００２８】
時刻▲５▼で発生した正極性の微分パルスｅがリトリガラブルモノマルチ１３の入力端子Ａにトリガとして入力されたときの状態は、図３の真理値表の１段目に相当し、入力端子Ｂの信号ｄがＨレベルで、入力端子Ａに立ち上がりエッジが入力されたのにあたり、リトリガラブルモノマルチ１３のＱ出力端子に図２（Ｆ）に示すようにＨレベルの信号ｆ２が、少なくとも所定期間Ｔ出力される。
【００２９】
上記の時刻▲３▼及び▲５▼のいずれの場合もリトリガラブルモノマルチ１３に出力が発生し、ＲｃとＣｃで決められる所定の期間Ｔのパルスが出力される。加えて、パルス幅Ｔを、本実施の形態ではクロックマーク長の１／２以上で、かつ、クロックマーク長未満の長さに設定しているため、リトリガラブルモノマルチ１３は、時刻▲３▼の後にパルスｆ１を出力している最中に（時刻▲３▼から時間Ｔ経過する前に）、時刻▲５▼で再びトリガされてパルスｆ２を出力するため、そのＱ出力信号は２つのパルスｆ１とｆ２の論理和の如き時間、図２（Ｆ）にｆで示すように出力論理レベルを保持する。
【００３０】
以上の説明から分るように、結局入力再生ＦＣＭ信号ａが発生した後、０Ｖを上から下に横切った瞬間の時刻▲３▼にＱ出力信号ｆが発生していることとなる。
【００３１】
入力再生ＦＣＭ信号ａが図２（Ａ）に示した極性と逆極性である図４（Ａ）に示す場合（すなわち、図２（Ａ）がランド（又はグルーブ）のＦＣＭ信号で、図４（Ａ）がグルーブ（又はランド）のＦＣＭ信号の場合）でも、図１に示す実施の形態では同様の動作を行う。図４（Ａ）〜（Ｆ）は図２（Ａ）〜（Ｆ）に示す各信号と同様の信号である。すなわち、入力再生ＦＣＭ信号ａが図４（Ａ）に示す場合において、入力再生ＦＣＭ信号ａが発生した後、０Ｖを下から上に横切った瞬間の時刻▲６▼にリトリガラブルモノマルチ１３のＱ出力端子から出力信号ｆが発生する。
【００３２】
このように、本実施の形態によれば、２つのヒステリシス特性を有する比較器１１及び１２と、１つのリトリガラブルモノマルチバイブレータ１３と、微分器及びリミッタ用ダイオードＤ１、Ｄ２によって、再生ＦＣＭ信号ａの極性が切り替わっても、同じ構成の回路により精度の高い基準マーク検出ができる。
【００３３】
（第２の実施の形態）
図５は本発明になる基準マーク検出回路の第２の実施の形態の回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図５に示す第２の実施の形態は、図１中の微分器及びリミッタを削除し、論理和ゲート１５に比較器１１及び１２の各出力端子を接続すると共に、論理和ゲート１５の出力端子をリトリガラブルモノマルチ１３のＢ入力端子に接続する構成である。
【００３４】
この実施の形態では、比較器１１から図２、図５に示した信号ｂが出力され、比較器１２から図２、図５に示した信号ｃの逆極性の信号／ｃが出力されるため、論理和ゲート１５からは、例えば図２のタイミングチャートの場合、時刻▲１▼と時刻▲４▼でそれぞれ立ち上がり、時刻▲３▼と時刻▲５▼でそれぞれ立ち下がるパルスが取り出されてリトリガラブルモノマルチ１３のＢ入力端子に入力されるため、時刻▲３▼と時刻▲５▼でトリガされ、結局第１の実施の形態と同様の出力信号がリトリガラブルモノマルチ１３から出力される。
【００３５】
なお、基準マーク信号の検出に際しては、ここでの実施の形態に限らず必ず誤検出が発生する。システムの出すショット性の雑音や、ディスク表面のキズ、アドレス信号の異常にクロストークの大きいものなどによって、本来基準マークの発生しない位置に検出されてしまう。
【００３６】
そこで、この対策として、最初に検出された基準マークの位置からシステムのクロックなどを用いて次の再生位置を予測すべく検出窓をつくり、窓内に検出がなされた場合に基準マークとして採用する等の保護を行うのが一般的である。しかし、本発明は信号の検出に関しての発明であり、ここでは保護についてはふれない。
【００３７】
（第３の実施の形態）
図６は本発明になる基準マーク検出回路の第３の実施の形態の要部の回路図を示す。同図において、２つの比較器（ヒステリシスコンパレータ）２１及び２２は、その非反転入力端子に再生ＦＣＭ信号が供給され、反転入力端子にはスイッチＳＷ１及びＳＷ２の共通端子が接続され、それらアナログスイッチＳＷ１、ＳＷ２は比較器２１、２２の出力信号で制御される構成とされている。
【００３８】
アナログスイッチＳＷ１及びＳＷ２は、コントロール入力（＝矢印）が論理レベルＨ（１）のとき切替端子Ａに接続され，論理レベルＬ（０）のとき切替端子Ｂに接続される。アナログスイッチＳＷ１の切替端子ＡとアナログスイッチＳＷ２の切替端子Ｂは接地され、アナログスイッチＳＷ１の切替端子ＢとアナログスイッチＳＷ２の切替端子Ａはそれぞれ＋２．５Ｖ、−２．５Ｖの直流電圧が固定的に入力される構成とされている。
【００３９】
ここで、第１及び第２の実施の形態のように、０Ｖにバイアスされた雑音を含む信号から正確にゼロクロス点を抽出することが可能となったのは、ヒステリシスコンパレータの比較電圧とヒステリシス量を同じとしたためである。例えば、比較電圧Ｖｃを２．５Ｖとすると、ヒステリシス電圧Ｖｈも２．５Ｖにすることより、（Ｖｃ・Ｖｈ）≡０の関係が成り立ち、コンパレータの比較電位の１つは必ず０Ｖに固定されることになる。
【００４０】
この点に着目して、２つの比較器の比較電圧を別の方法で発生するようにしたのが、この第３の実施の形態である。これはヒステリシスコンパレータをアナログスイッチＳＷ１、ＳＷ２によって実現した例である。
【００４１】
次に、この実施の形態の動作について説明する。例えば、図２（Ａ）に示した再生ＦＣＭ信号ａが比較器２１及び２２の各非反転入力端子に入力されたものとすると、図２（Ａ）に示した時刻▲１▼までは比較器２１から出力される信号ｂは、図２（Ｂ）に示したようにローレベルであるから、スイッチＳＷ１が端子Ｂ側に接続され、比較器２１の反転入力端子の比較入力は２．５Ｖが入力される。
【００４２】
図２（Ａ）の時刻▲１▼になり、再生ＦＣＭ信号ａが２．５Ｖ以上になると、比較器２１の出力信号ｂがハイレベルに変化し、これによりスイッチＳＷ１が端子Ａ側に切り替わり、比較器２１の比較入力は０Ｖになる。次に、比較器２１の出力信号が変化するのは、ＦＣＭ信号入力が０Ｖ以下になったときであり、それは図２（Ａ）の時刻▲３▼である。
【００４３】
もう一方の比較器２２も上記と同様に図２（Ａ）に示した時刻▲４▼までは比較器２２から出力される信号ｃは、図２（Ｃ）に示したようにハイレベルであるから、スイッチＳＷ２が端子Ａ側に接続され、比較器２２の反転入力端子の比較入力は−２．５Ｖが入力される。
【００４４】
図２（Ａ）の時刻▲４▼になり、再生ＦＣＭ信号ａが−２．５Ｖより小さくなると、比較器２２の出力信号ｃがローレベルに変化し、これによりスイッチＳＷ２が端子Ｂ側に切り替わり、比較器２２の比較入力は０Ｖになる。次に、比較器２２の出力信号が変化するのは、ＦＣＭ信号入力が０Ｖ以上になったときであり、それは図２（Ａ）の時刻▲５▼である。
【００４５】
比較器２１及び２２の出力信号ｂ及びｃは、第１の実施の形態の微分器以降の回路部へ出力される。これにより、本実施の形態は、第１の実施の形態と全く同一の動作をする。
【００４６】
この第３の実施の形態の場合、比較器２１及び２２の出力信号をフィードバックしているわけではないので、比較電圧（＝ヒステリシス電圧）は自由に設定できる。固定の電圧に設定してもよいし、ＦＣＭ信号の再生振幅を別の手段で検波して、振幅の大きさに応じた電圧をスイッチＳＷ１及びＳＷ２に入力する等してもよい。
【００４７】
また、この第３の実施の形態では、比較器２１及び２２の出力信号の振幅に依存せず、比較電圧、ヒステリシス量を決定することができる。また、スイッチＳＷ１及びＳＷ２の一方が必ず０Ｖに接続されているので、基準マークの検出はゼロクロスによってなされ、正確な位置を検出することができる。
【００４８】
（第４の実施の形態）
図７は本発明になる基準マーク検出回路の第４の実施の形態の要部の回路図を示す。同図において、再生ＦＣＭ信号入力端子は抵抗Ｒｉ１、Ｒｉ２を介して２つの比較器（ヒステリシスコンパレータ）１１及び１２の非反転入力端子に接続されると共に、比較器１１の非反転入力端子はコンデンサＣｆ１及び抵抗Ｒｆ１からなる微分回路を介してリトリガラブルモノマルチ１３のＱバー出力端子に接続され、比較器１２の非反転入力端子はコンデンサＣｆ２及び抵抗Ｒｆ２からなる微分回路を介してリトリガラブルモノマルチ１３のＱ出力端子に接続される構成とされている。
【００４９】
なお、比較器１１及び１２の各出力端子は、第１の実施の形態又は第２の実施の形態と同様の回路部を介してリトリガラブルモノマルチ１３の入力端子Ａ及びＢに接続されている。また、リトリガラブルモノマルチ１３のＱ出力端子は、２入力論理和ゲート２５の一方の入力端子に接続されると共に、抵抗Ｒｔ及びコンデンサＣｔよりなる遅延回路（積分回路）を介して２入力論理和ゲート２５の他方の入力端子に接続されている。
【００５０】
ところで、図９（Ａ）に示すように、最初にゼロクロスを生じて基準マークを検出した後、低周波の雑音が混入した再生ＦＣＭ信号に対しては、最初の基準マークの検出パルス幅Ｔの間にゼロクロスをおこさない。この場合は、後にゼロクロスをおこした時点で基準マーク検出パルスが出力され、基準マークが１つであるのに２つの検出パルスを出力することになって好ましくない。ただし、前述したように、誤検出に対しては別途補償を行うのが一般的であるため、システムにとっては甚大な問題とはならない。
【００５１】
この第４の実施の形態は、少々の追加回路でこの問題を回避するようにしたものである。この第４の実施の形態の動作について、図８（Ｃ）〜（Ｇ）のタイミングチャートと共に説明する。まず、図８（Ｃ）に示す再生ＦＣＭ信号ａが入力され、第１の比較電圧を超えた後、ゼロクロス検出が行われるまではこれまでの実施の形態と同様である。
【００５２】
比較器１１において入力ＦＣＭ信号ａが第１の比較電圧を超えて低下し、ゼロクロス検出が行われると、リトリラガブルモノマルチ１３のＱ出力端子からは図８（Ｅ）に示す時間幅Ｔのパルスｈが出力され、リトリラガブルモノマルチ１３のＱバー出力端子からはパルスｈの極性反転信号が出力される。本実施の形態では、このパルスｈの極性反転信号をコンデンサＣｆ１及び抵抗Ｒｆ１の微分回路で微分して得た微分値ｇを比較器１１のＦＣＭ信号入力に、またパルスｈをコンデンサＣｆ２及び抵抗Ｒｆ２の微分回路で微分して得た微分値を比較器１２のＦＣＭ信号入力にフィードバックする。微分値ｇは図８（Ｄ）に示され、比較器１１のＦＣＭ入力波形に抵抗Ｒｉ１とＲｆ１の比で定められる割合で加算される。
【００５３】
その後、時間Ｔ内で入力ＦＣＭ信号が更に低下して第２の比較電圧を越えた後上昇して、ゼロクロスが発生すれば問題は無いが、前述した低周波の雑音の混入などによりゼロクロスが起きなかった場合は、最初のゼロクロスを検出した時点から時間Ｔだけ経過した時にパルスｈの後縁が発生し、そのときに、図８（Ｄ）に示す微分値ｇ１がＦＣＭ入力に加算されることにより、比較器１１のＦＣＭ入力に強制的にゼロクロスが発生する。
【００５４】
この時点で比較器１１の比較電圧は０Ｖから第２の比較電圧に回復し、回路は通常の動作状態に戻るが、このゼロクロスが入力ＦＣＭ信号の後縁とみなされて再び時間Ｔのパルスがリトリラガブルモノマルチ１３から出力される。図８（Ｅ）に示すように、時間幅Ｔの２つの出力パルスｈの間隔は瞬時であるが、リトリラガブルモノマルチ１３の動作から、リトリガラブルとはならずに２回のパルス出力となる。
【００５５】
このリトリラガブルモノマルチ１３の出力パルスｈは論理和ゲート２５に直接に供給されると共に、抵抗Ｒｔ及びコンデンサＣｔからなる遅延回路で、基準マークの長さ未満の所定期間（例えば、２つの出力パルスｈの間隔よりもやや長い時間）遅延されて図８（Ｆ）に示す信号ｉとされて論理和ゲート２５に供給され、ここで論理和をとられる。これにより、論理和ゲート２５からは図８（Ｇ）に示すように基準点に前縁をおくパルスｊが基準マーク検出信号として出力される。
【００５６】
なお、この実施の形態では、意図的に雑音を発生させてゼロクロスを引き起こしているため、リトリラガブルモノマルチ１３の出力信号の比較器１１及び１２のＦＣＭ信号入力へのフィードバック量は適当に小さくなるように、Ｒｉ１、Ｒｉ２、Ｒｆ１及びＲｆ２を定める必要がある。また、フィードバックしているといっても、加算結果がゼロクロスしない場合、保護回路は働かない。また、極性の逆転したＦＣＭ信号についても、回路の切替えを要することなく上記と同様の動作が行われる。
【００５７】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば、図７において、比較器１１及び１２の代わりに、図６の比較器２１及び２２を用いることも可能である。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、２つの比較器と１つの場留守発生手段等により再生ＦＣＭ信号の極性に関係なく、パルス発生手段からゼロクロス検出による所定の時間以上、所定の論理レベルの基準マークの検出信号を得ることができるようにしたため、従来よりも簡単な回路で精度良く基準マークの検出を行うことができる。
【００５９】
また、本発明によれば、第１及び第２の比較電圧を、アナログスイッチを介して外部から入力することができるようにしたため、第１及び第２の比較電圧を自由に設定でき、また題１及び第２の比較器の出力信号の振幅に依存せず比較電圧及びヒステリシス量を決定することができるので、より高性能な基準マーク検出を行うことができる。
【００６０】
更に、本発明によれば、所定のパルス幅の間にゼロクロスをおこさない場合の誤検出を回避しながら、精度の良い基準点検出を行うことができる。
【００６１】
以上のように、本発明によれば、ランド・グルーブのどちらでも（極性が反転しても回路を切り替えることなく）反転アンプやフリップフロップ、多くのコンパレータ、多くの論理回路を使用することなく、経済的に回路を構成でき、かつ、精度を落とすことの無い検出ができる。
【図面の簡単な説明】
【図１】本発明回路の第１の実施の形態の回路図である。
【図２】図１の動作説明用タイミングチャート（その１）である。
【図３】図１中のリトリガラブルモノマルチの一例の真理値表を示す図である。
【図４】図１の動作説明用タイミングチャート（その２）である。
【図５】本発明回路の第２の実施の形態の回路図である。
【図６】本発明回路の第３の実施の形態の要部の回路図である。
【図７】本発明回路の第４の実施の形態の要部の回路図である。
【図８】保護回路が無いときの不具合の説明を示す波形図と、図７の動作説明用タイミングチャートである。
【図９】ランドとグルーブの各ＦＣＭ波形を示す図である。
【符号の説明】
１１、１２、２１、２２　比較器（ヒステリシスコンパレータ）
１３　リトリガラブルマルチバイブレータ
１５、２５　論理和ゲート
Ｃｄ１、Ｃｄ２　微分器用コンデンサ
Ｒｄ１、Ｒｄ２　微分器用抵抗
Ｄ１、Ｄ２　リミッタ用ダイオード
ＳＷ１、ＳＷ２　アナログスイッチ
Ｃｆ１、Ｃｆ２　微分回路用コンデンサ
Ｒｆ１、Ｒｆ２　微分回路用抵抗
Ｒｔ　遅延回路用抵抗
Ｃｔ　遅延回路用コンデンサ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a reference mark detection circuit, and more particularly to a reference mark detection circuit that detects a reference mark from a reproduced clock mark in a disk device that optically reproduces a clock for data from a clock mark on a recording medium.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, there has been known a reference mark detection circuit for detecting a reference mark such as an address mark formed at a constant interval along a guide groove for tracking on a recording medium such as a magneto-optical disk (Japanese Patent Laid-Open Publication No. HEI 9-163572). 10-269649). In this conventional reference mark detection circuit, the planar shape of at least one side wall of the guide groove has a relatively steep second waveform on a relatively gentle first waveform modulated with a predetermined information signal. In order to detect a reference mark from a recording medium formed so that the reference mark is superimposed at a constant interval, the reference mark has the same amplitude as the first and second waveforms, and has a planar shape of the side wall. First and second pulses for generating an electric signal having a corresponding waveform, comparing the level of the electric signal with a reference level, and indicating a result of comparison between the first waveform and the second waveform and the reference level; Generating a third pulse synchronized with the leading edge of the first and second pulses, and latching the third pulse in synchronization with the trailing edge of the first and second pulses. This is a configuration to obtain the detection result of the fiducial mark. Does not react to relatively gentle first waveform (e.g. wobble), for detecting the reference mark of a relatively abrupt second waveform (e.g., address mark).
[0003]
On the other hand, in the recording format of the optical disk, grooves and lands are provided alternately in the radial direction of the disk, and are provided as concentric or spiral tracks, and a plurality of frames are recorded on the grooves and lands per round, Each frame is composed of a plurality of segments, and a format in which a fine clock mark (FCM: Fine Clock Mark) indicating phase information of a clock for recording and reproducing data is arranged at the beginning of each segment is known (Japanese Patent Application Laid-Open No. H10-163873). 2001-101802).
[0004]
The above-mentioned FCM is physically formed by providing lands of a fixed length at regular intervals in the grooves and providing groups of constant length at regular intervals on the lands. Further, in the first segment 0 of the frame, the address information is preformatted following the FCM at the time of manufacturing the medium. The user data is recorded and reproduced in an area other than the area where the address information is recorded and the area where the FCM is formed.
[0005]
Data is recorded and reproduced based on a clock synchronized with the FCM. This is because during rotation of the disk, uneven rotation, eccentricity, and vertical movement occur, and it is impossible to synchronize with the disk with a fixed clock. Therefore, accurate reproduction of the FCM leads to accurate recording and reproduction.
[0006]
[Problems to be solved by the invention]
However, in an optical disc apparatus that performs recording and reproduction on an optical disc of a conventional recording format in which an FCM is formed on each of the groove and the land, the polarity of the FCM is reversed on the physical format when tracking the land and when tracking the groove. Also, in addition to the FCM, a signal in which the physical position information and servo information of the disc are embedded is reproduced as crosstalk, so that the reference position must be detected in a state of poor S / N. Therefore, when the conventional reference mark detection circuit is applied to the optical disk of the conventional recording format in which the FCM is formed on each of the groove and the land, the conventional reference mark detection circuit controls the polarity of the FCM by another control means. There is a problem that the process is complicated, such as a need to switch.
[0007]
The present invention has been made in view of the above points, and detects a fiducial mark from a recording medium of a conventional recording format in which FCMs are formed on a groove and a land, respectively, without performing a complicated switching process accompanying the reversal of the polarity of the FCM. It is an object of the present invention to provide a reference mark detection circuit for obtaining the same.
[0008]
Another object of the present invention is to provide an inexpensive amplifier and flip-flop, many comparators, and many logic circuits without using an inverting amplifier or flip-flop from a recording medium of a conventional recording format in which FCMs are formed in grooves and lands, respectively. It is an object of the present invention to provide a reference mark detection circuit capable of detecting a reference mark with a configuration and without reducing accuracy.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a reference mark detection circuit according to a first aspect of the present invention is a recording medium in which a reference mark indicating phase information of a clock for periodically recording or reproducing data is formed in each of a groove and a land. In a reference mark detection circuit for detecting a reference mark from a reproduction signal during signal recording or reproduction, a reference mark signal reproduced from a recording medium is compared with a first comparison voltage, and a first comparison voltage A first comparator having a hysteresis voltage equal to: a reference mark signal reproduced from a recording medium, and a second comparison voltage different from the first comparison voltage, and a hysteresis equal to the second comparison voltage. A second comparator having a voltage, respectively triggered by a trailing edge of the output signal of the first comparator and a trailing edge of the output signal of the second comparator, and from a trigger point in time, Pulse generation means for holding and outputting a predetermined logic level for a predetermined time corresponding to a length equal to or longer than half the length of the mark and less than the length of the reference mark; The leading edge is used as a reference mark detection signal.
[0010]
According to the present invention, regardless of the polarity of the reproduced FCM signal, a detection signal of a reference mark having a predetermined logic level can be obtained from the pulse generation means for a predetermined time or more by zero-cross detection.
[0011]
Further, in order to achieve the above object, a second invention provides the above-mentioned first comparator according to the first invention, wherein the first comparator is provided with a first input terminal to which a reproduced reference mark signal is inputted, and A first comparator having a second input terminal whose voltage or reference voltage is selected by a first analog switch and supplied as a first comparison voltage, and an output terminal connected to the input side of the pulse generation means. The second comparator is connected to a third input terminal to which a reproduced reference mark signal is input, and a second voltage or a reference voltage selected by a second analog switch. A second comparator having a fourth input terminal supplied as a comparison voltage and an output terminal connected to the input side of the pulse generation means, wherein the first and second analog switches are connected to a second input terminal. 1st and 2nd The output signal of the comparator, the reference voltage to one of the second and fourth input terminals are characterized by being configured to be selected as input. According to the present invention, the first and second comparison voltages can be externally input via the analog switch.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. In each of the embodiments of the present invention to be described below, a wobble pattern having a level larger than or equal to a clock mark which is a reference mark indicating phase information of a clock for recording or reproducing data is provided on a recording medium for recording or reproducing. Shall not exist. This is because, in each embodiment of the present invention, recording on an optical disc having a recording format similar to the recording format in which clock marks (hereinafter, referred to as FCMs) are formed on grooves and lands described in JP-A-2001-101802, respectively. This is because reproduction is performed, and at that time, the bi-phase signal of the address segment is used as a signal for tracking, and has the same servo effect as tracking by wobble.
[0013]
Here, when recording / reproducing an optical disk of a recording format in which clock marks (hereinafter, referred to as FCMs), which are reference marks indicating phase information of a clock for recording or reproducing data, are formed at a constant cycle in each of the groove and the land. 9A, the reproduced waveform of the land FCM and the reproduced waveform of the groove FCM shown in FIG. 9B have the signal of the address segment mixed as crosstalk. It is necessary to detect the FCM in a bad state (in FIGS. 9A and 9B, I and II indicate the reference points of the FCM). Therefore, in each embodiment of the present invention, the reference point is detected simply and accurately using two hysteresis comparators and one mono-multi vibrator.
[0014]
(First Embodiment)
FIG. 1 shows a circuit diagram of a first embodiment of a reference mark detection circuit according to the present invention. In the figure, two comparators (hysteresis comparators) 11 and 12 are supplied with a reproduced FCM signal at their non-inverting input terminals, and receive 0 V and -5 V DC voltages at their inverting input terminals via resistors R1 and R3. The feedback resistors R2 and R4 are supplied to the inverting input terminal via the inverting output terminal. These resistors R1 to R4 have the same resistance value R.
[0015]
The non-inverting output terminal of the comparator 11 is connected to a first differentiator including a capacitor Cd1 and a resistor Rd1 and an input terminal B of a retrigable mono-multi 13 via a limiter including a diode D1. The non-inverting output terminal of the other comparator 12 is connected to a second differentiator including a capacitor Cd2 and a resistor Rd2 and an input terminal A of a retrigable mono-multi 13 via a limiter including a diode D2. . The retrigable monomulti 13 outputs a signal having a time width according to a time constant determined by the resistor Rc and the capacitor Cc.
[0016]
Although not shown, it is assumed that the FCM signal is controlled by AGC so that the signal level is constant, and is biased to a level of 0 V through a high-pass filter.
[0017]
Next, the operation of the present embodiment will be described with reference to the timing chart of FIG. The FCM signal a shown in FIG. 2A reproduced from the optical disk is input to the non-inverting input terminals of the comparators 11 and 12. The comparison voltage of the comparator 11 is a resistance division value of the inverted output. When the inverted output of the comparator 11 is 5 V when the FCM signal a is around 0 V, (5-0) × R1 / (R1 + R2) = 2 .5 (V) (where R1 = R2) is input to the inverting input terminal of the comparator 11. On the other hand, at this time, the inverted output of the comparator 12 is 0 V, and (0 − (− 5)) × (R3 / (R3 + R4)) − 5 = −2.5 (V) (where R3 = R4) is compared. Input to the inverting input terminal of the detector 12.
[0018]
At this time, the non-inverted output signal b of the comparator 11 is 0 V (logic 0) as shown in FIG. 2B, and the non-inverted output signal c of the comparator 12 is shown in FIG. It is 5V (logic 1) as shown.
[0019]
Until time (1), the input reproduced FCM signal a is around 0 V and is less than or equal to 2.5 V of the resistance-divided comparator input, so that the output signal b of the comparator 11 becomes 0 V as shown in FIG. And the comparator input of the resistance division holds the state of 2.5V. At time (1), when the input reproduced FCM signal a becomes higher than the level of 2.5 V, the output signal b of the comparator 11 immediately reaches 5 V (logic 1) as shown in FIG. 2B. At the same time, the inverted output signal of the comparator 11 becomes 0V, so that the input of the resistor-divided comparator 11 becomes 0V. Therefore, after time (1), while the input reproduced FCM signal a is larger than 0V, the output signal b holds 5V.
[0020]
At time {circle around (2)}, the input reproduced FCM signal a falls below 2.5 V, but the output signal of the comparator 11 does not change because the comparison voltage is 0 V as described above. This is a so-called hysteresis phenomenon. When the input reproduced FCM signal a further drops below 0 V at time (3), the output signal b of the comparator 11 immediately becomes 0 V (logic 0) as shown in FIG. 2 (B). At the same time, the inverted output signal of the comparator 11 becomes 5 V (logic 1) again, so that the input of the resistance-divided comparator 11 is restored to a voltage of 2.5 V, and the input reproduced FCM signal a becomes 2.5 V again. No change occurs in the output signal b until it becomes larger.
[0021]
On the other hand, since the comparator 12 holds a resistance-divided input (comparison voltage) of -2.5 V, the input reproduced FCM signal a becomes -2.5 V or less at time (4) as shown in FIG. Is longer than -2.5 V, the output signal c of the comparator 12 is 5 V as shown in FIG. When the input reproduced FCM signal a falls below -2.5 V at time (4), the output signal c of the comparator 12 immediately reaches 0 V (logic 0) as shown in FIG.
[0022]
At the same time, since the inverted output signal of the comparator 12 becomes 5 V (logic 1), the input voltage of the resistance division of the inverted input terminal of the comparator 12 is (5 − (− 5)) × (R3 / (R3 + R4). ) -5 = 0 (V). Therefore, after time (4), while the input reproduced FCM signal a is smaller than 0 V, the output signal c of the comparator 12 holds 0 V as shown in FIG. 2C, and the input reproduced FCM signal is caused by a hysteresis phenomenon. This state is maintained until the signal a exceeds 0V.
[0023]
When the input reproduced FCM signal a exceeds the comparison voltage of 0 V at time (5), the output signal c of the comparator 12 immediately recovers to 5 V (logic 1) as shown in FIG. At the same time, the inverted output signal of the comparator 12 becomes 0V (logic 0) again, so that the input of the resistance-divided comparator 12 returns to the -2.5V state again. Therefore, the output signal c does not change until the input reproduced FCM signal a falls below −2.5 V again.
[0024]
The trailing edge of the output signal b of the comparator 11 and the trailing edge of the output signal c of the comparator 12 are input to the retrigable mono-multi 13. Here, in order to remove the leading edges of the output signals b and c, the output signal b of the comparator 11 is differentiated by a differentiator composed of a resistor Rd1 and a capacitor Cd1, is given a bias of 5 V, and is further limited by a limiter composed of a diode D1. The signal larger than 5 V is removed and the signal (positive differential pulse) d shown in FIG. 2D is input to the input terminal B of the retrigable mono-multi 13.
[0025]
On the other hand, the output signal c of the comparator 12 is differentiated by a differentiator composed of a resistor Rd2 and a capacitor Cd2, and a bias of 0 V is given. Further, a signal smaller than 0 V is removed by a limiter composed of a diode D2. (Positive differential pulse) e, which is input to the input terminal A of the retriggerable mono-multi 13. The signal d is a signal generated at the same time (3) as the trailing edge (falling) of the signal b, and the signal e is a signal generated at the same time (5) as the trailing edge (rising) of the signal c. It is.
[0026]
The retrigable mono-multi 13 may use, for example, 4538 which is a CMOS integrated circuit (IC) that is commonly used. Reference numeral 4538 generates a pulse having a time T determined by the resistor Rc and the capacitor Cc when a trigger is input. Even if a trigger is input again while the pulse is being generated, a new pulse is output without changing the output level. This is a recursive monostable multivibrator having the characteristic of renewing the pulse output at time T. A truth table for 4538 is shown in FIG. Although not shown, the CD of the truth table is always at the H level (= 5V).
[0027]
The state when the negative differential pulse d generated at time (3) is input as a trigger to the input terminal B of the retrigable monomulti 13 corresponds to the fourth row of the truth table in FIG. When the signal e of the terminal A is at the L level and the falling edge is inputted to the input terminal B, the signal f1 of the H level is supplied to the Q output terminal of the retriggerable monomulti 13 as shown in FIG. Are output at least for a predetermined period T.
[0028]
The state when the positive differential pulse e generated at time (5) is input as a trigger to the input terminal A of the retriggerable mono-multi 13 corresponds to the first row of the truth table in FIG. When the signal d of the terminal B is at the H level and the rising edge is input to the input terminal A, the signal f2 of the H level is applied to the Q output terminal of the retriggerable monomulti 13 as shown in FIG. It is output at least for a predetermined period T.
[0029]
At any of the above times (3) and (5), an output is generated in the retrigable mono-multi 13 and a pulse for a predetermined period T determined by Rc and Cc is output. In addition, in the present embodiment, the pulse width T is set to a length equal to or more than の of the clock mark length and less than the clock mark length. While the pulse f1 is being output after the ▼ (before the time T has elapsed from the time ③), the trigger is output again at the time ５5 and the pulse f2 is output. The output logic level is held as shown by f in FIG. 2F for a time such as the logical sum of the pulses f1 and f2.
[0030]
As can be seen from the above description, after the input reproduced FCM signal a is generated, the Q output signal f is generated at the time (3) at the moment when 0 V crosses from top to bottom.
[0031]
4A in which the input reproduced FCM signal a has a polarity opposite to the polarity shown in FIG. 2A (that is, FIG. 2A is a land (or groove) FCM signal, and FIG. Even if A) is a groove (or land) FCM signal), the same operation is performed in the embodiment shown in FIG. FIGS. 4A to 4F are signals similar to the signals shown in FIGS. 2A to 2F. That is, in the case where the input reproduction FCM signal a is as shown in FIG. 4A, after the input reproduction FCM signal a is generated, the retriggerable mono-multi 13 is turned on at the moment (6) when the voltage crosses 0V from bottom to top. An output signal f is generated from the Q output terminal.
[0032]
Thus, according to the present embodiment, the reproduced FCM signal is generated by the comparators 11 and 12 having two hysteresis characteristics, the one retriggerable monomultivibrator 13, and the diodes D1 and D2 for the differentiator and the limiter. Even if the polarity of a is switched, a highly accurate reference mark can be detected by the circuit having the same configuration.
[0033]
(Second embodiment)
FIG. 5 is a circuit diagram of a reference mark detection circuit according to a second embodiment of the present invention. In the figure, the same components as those in FIG. In the second embodiment shown in FIG. 5, the differentiator and the limiter in FIG. 1 are eliminated, the output terminals of the comparators 11 and 12 are connected to the OR gate 15, and the output terminal of the OR gate 15 is connected. Is connected to the B input terminal of the retriggerable mono-multi 13.
[0034]
In this embodiment, the comparator 11 outputs the signal b shown in FIGS. 2 and 5, and the comparator 12 outputs the signal / c having the opposite polarity to the signal c shown in FIGS. From the OR gate 15, for example, in the case of the timing chart of FIG. 2, a pulse which rises at time (1) and time (4) and falls at time (3) and time (5) is taken out and retriggered. Since the signal is input to the B input terminal of the rugged mono-multi 13, it is triggered at time (3) and time (5), and the same output signal as that of the first embodiment is output from the retriggerable mono-multi 13. .
[0035]
In detecting the reference mark signal, erroneous detection always occurs, not limited to the embodiment. Due to shot noise generated by the system, scratches on the disk surface, and abnormal crosstalk in the address signal, the signal is detected at a position where the reference mark does not originally occur.
[0036]
Therefore, as a countermeasure, a detection window is created to predict the next reproduction position using the system clock or the like from the position of the reference mark detected first, and when a detection is made in the window, the detection window is adopted as a reference mark. In general, protection such as However, the present invention relates to detection of a signal, and the protection is not described here.
[0037]
(Third embodiment)
FIG. 6 is a circuit diagram of a main part of a third embodiment of the reference mark detection circuit according to the present invention. In the figure, two comparators (hysteresis comparators) 21 and 22 have their non-inverting input terminals supplied with a reproduced FCM signal, their inverting input terminals connected to a common terminal of switches SW1 and SW2, and analog switches SW1 and SW2. , SW2 are controlled by output signals of the comparators 21 and 22.
[0038]
The analog switches SW1 and SW2 are connected to the switching terminal A when the control input (= arrow) is at the logic level H (1), and are connected to the switching terminal B when the control input is at the logic level L (0). The switching terminal A of the analog switch SW1 and the switching terminal B of the analog switch SW2 are grounded, and the switching terminal B of the analog switch SW1 and the switching terminal A of the analog switch SW2 are fixed at DC voltages of + 2.5V and -2.5V, respectively. Is input to the system.
[0039]
Here, as in the first and second embodiments, it is possible to accurately extract a zero-cross point from a signal containing noise biased to 0 V because of the comparison voltage of the hysteresis comparator and the amount of hysteresis. Is the same. For example, assuming that the comparison voltage Vc is 2.5 V, the relationship of (Vc · Vh) ≡0 is established by setting the hysteresis voltage Vh to 2.5 V, and one of the comparison potentials of the comparator is always fixed to 0 V. Will be.
[0040]
Focusing on this point, the third embodiment generates the comparison voltages of the two comparators by another method. This is an example in which the hysteresis comparator is realized by the analog switches SW1 and SW2.
[0041]
Next, the operation of this embodiment will be described. For example, assuming that the reproduced FCM signal a shown in FIG. 2A is input to each of the non-inverting input terminals of the comparators 21 and 22, the comparator is not activated until time (1) shown in FIG. Since the signal b output from 21 is at the low level as shown in FIG. 2B, the switch SW1 is connected to the terminal B side, and the comparison input of the inverting input terminal of the comparator 21 is 2.5 V. Is entered.
[0042]
At time (1) in FIG. 2A, when the reproduced FCM signal a becomes 2.5 V or more, the output signal b of the comparator 21 changes to a high level, whereby the switch SW1 is switched to the terminal A, The comparison input of the comparator 21 becomes 0V. Next, the output signal of the comparator 21 changes when the input of the FCM signal becomes 0 V or less, which is the time (3) in FIG.
[0043]
Similarly to the above, the signal c output from the comparator 22 is at a high level until the time (4) shown in FIG. 2A, as shown in FIG. 2C. Therefore, the switch SW2 is connected to the terminal A, and -2.5 V is input to the comparison input of the inverting input terminal of the comparator 22.
[0044]
At time (4) in FIG. 2A, when the reproduced FCM signal a becomes smaller than -2.5 V, the output signal c of the comparator 22 changes to low level, whereby the switch SW2 switches to the terminal B side. , The comparison input of the comparator 22 becomes 0V. Next, the output signal of the comparator 22 changes when the input of the FCM signal becomes 0 V or more, which is at time (5) in FIG.
[0045]
The output signals b and c of the comparators 21 and 22 are output to the circuit units after the differentiator according to the first embodiment. As a result, this embodiment operates exactly the same as the first embodiment.
[0046]
In the case of the third embodiment, since the output signals of the comparators 21 and 22 are not fed back, the comparison voltage (= hysteresis voltage) can be set freely. A fixed voltage may be set, or the reproduction amplitude of the FCM signal may be detected by another means, and a voltage corresponding to the amplitude may be input to the switches SW1 and SW2.
[0047]
In the third embodiment, the comparison voltage and the amount of hysteresis can be determined without depending on the amplitudes of the output signals of the comparators 21 and 22. Further, since one of the switches SW1 and SW2 is always connected to 0V, the reference mark is detected by zero-crossing, and an accurate position can be detected.
[0048]
(Fourth embodiment)
FIG. 7 is a circuit diagram showing a main part of a fourth embodiment of the reference mark detection circuit according to the present invention. In the figure, a reproduced FCM signal input terminal is connected to non-inverting input terminals of two comparators (hysteresis comparators) 11 and 12 via resistors Ri1 and Ri2, and a non-inverting input terminal of the comparator 11 is connected to a capacitor Cf1. Is connected to a Q bar output terminal of a retrigable mono-multi 13 via a differentiating circuit including a resistor Rf1 and a non-inverting input terminal of the comparator 12 is connected via a differentiating circuit including a capacitor Cf2 and a resistor Rf2. It is configured to be connected to the Q output terminal of the multi 13.
[0049]
In addition, each output terminal of the comparators 11 and 12 is connected to the input terminals A and B of the retrigable mono-multi 13 via the same circuit unit as in the first embodiment or the second embodiment. I have. The Q output terminal of the retriggerable mono-multi 13 is connected to one input terminal of a two-input OR gate 25 and has a two-input logic through a delay circuit (integration circuit) including a resistor Rt and a capacitor Ct. It is connected to the other input terminal of the sum gate 25.
[0050]
By the way, as shown in FIG. 9A, after a reference mark is detected by first generating a zero cross, for a reproduced FCM signal mixed with low-frequency noise, the detection pulse width T of the first reference mark is not detected. Do not cause a zero cross in the middle. In this case, a reference mark detection pulse is output when a zero crossing occurs later, and two detection pulses are output even though there is one reference mark, which is not preferable. However, as described above, it is general to separately compensate for erroneous detection, so that this does not pose a serious problem for the system.
[0051]
In the fourth embodiment, this problem is avoided with a few additional circuits. The operation of the fourth embodiment will be described with reference to the timing charts of FIGS. First, after the reproduced FCM signal a shown in FIG. 8 (C) is input and exceeds the first comparison voltage, the process is the same as that of the previous embodiments until zero-cross detection is performed.
[0052]
When the input FCM signal a falls below the first comparison voltage in the comparator 11 and zero-cross detection is performed, the Q output terminal of the retriggerable monomulti 13 outputs a signal having a time width T shown in FIG. The pulse h is output, and a polarity inversion signal of the pulse h is output from the Q bar output terminal of the retriggerable mono-multi 13. In the present embodiment, a differential value g obtained by differentiating the polarity inversion signal of the pulse h by the differentiating circuit of the capacitor Cf1 and the resistor Rf1 is input to the FCM signal input of the comparator 11, and the pulse h is applied to the capacitor Cf2 and the resistor Rf2. Is fed back to the FCM signal input of the comparator 12. The differential value g is shown in FIG. 8D, and is added to the FCM input waveform of the comparator 11 at a ratio determined by the ratio of the resistors Ri1 and Rf1.
[0053]
After that, there is no problem if the input FCM signal further decreases within the time T, exceeds the second comparison voltage, and then increases to cause zero crossing. However, zero crossing occurs due to the mixing of low-frequency noise described above. Otherwise, the trailing edge of the pulse h occurs when the time T has elapsed from the time when the first zero cross was detected. At that time, the differential value g1 shown in FIG. 8D is added to the FCM input. As a result, a zero crossing is forcibly generated at the FCM input of the comparator 11.
[0054]
At this point, the comparison voltage of the comparator 11 recovers from 0 V to the second comparison voltage, and the circuit returns to the normal operation state. However, this zero cross is regarded as the trailing edge of the input FCM signal, and the pulse of the time T is again generated. Output from the retriggerable mono-multi 13. As shown in FIG. 8 (E), the interval between the two output pulses h having the time width T is instantaneous, but due to the operation of the retriggerable mono-multi 13, the pulse is output twice without becoming retrigable. .
[0055]
The output pulse h of the retriggerable mono-multi 13 is directly supplied to the OR gate 25, and is output by a delay circuit comprising a resistor Rt and a capacitor Ct for a predetermined period shorter than the reference mark length (for example, two output signals). The signal i shown in FIG. 8 (F) is delayed by a delay (time slightly longer than the interval of the pulse h), supplied to the OR gate 25, and ORed there. As a result, the OR gate 25 outputs a pulse j having a leading edge at the reference point as a reference mark detection signal, as shown in FIG.
[0056]
In this embodiment, since a zero-cross is caused by intentionally generating noise, the amount of feedback of the output signal of the retrigable mono-multi 13 to the FCM signal input of the comparators 11 and 12 is appropriately small. It is necessary to determine Ri1, Ri2, Rf1 and Rf2 so that Even if feedback is provided, if the addition result does not cross zero, the protection circuit does not operate. In addition, the same operation as described above is performed for the FCM signal whose polarity has been inverted without switching the circuit.
[0057]
The present invention is not limited to the above-described embodiment. For example, the comparators 21 and 22 in FIG. 6 can be used instead of the comparators 11 and 12 in FIG.
[0058]
【The invention's effect】
As described above, according to the present invention, regardless of the polarity of the reproduced FCM signal by the two comparators and the one absence generator, the predetermined logic level can be maintained for a predetermined time or more by the zero-cross detection from the pulse generator. Since the reference mark detection signal can be obtained, the reference mark can be detected with a simpler circuit than in the related art with high accuracy.
[0059]
Further, according to the present invention, the first and second comparison voltages can be input from the outside via the analog switch, so that the first and second comparison voltages can be set freely. Since the comparison voltage and the amount of hysteresis can be determined without depending on the amplitudes of the output signals of the first and second comparators, it is possible to detect the reference mark with higher performance.
[0060]
Furthermore, according to the present invention, it is possible to perform accurate reference point detection while avoiding erroneous detection when zero crossing is not performed during a predetermined pulse width.
[0061]
As described above, according to the present invention, it is possible to use an inverting amplifier, a flip-flop, many comparators, and many logic circuits in either land or groove (without switching the circuit even when the polarity is inverted). A circuit can be constructed economically, and detection can be performed without reducing accuracy.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a first embodiment of a circuit of the present invention.
FIG. 2 is a timing chart (part 1) for explaining the operation of FIG. 1;
FIG. 3 is a diagram showing a truth table of an example of a retriggerable mono-multi in FIG. 1;
FIG. 4 is a timing chart (part 2) for explaining the operation of FIG. 1;
FIG. 5 is a circuit diagram of a second embodiment of the circuit of the present invention.
FIG. 6 is a circuit diagram of a main part of a third embodiment of the circuit of the present invention.
FIG. 7 is a circuit diagram of a main part of a fourth embodiment of the circuit of the present invention.
8A and 8B are a waveform chart illustrating a problem when there is no protection circuit and a timing chart for explaining the operation in FIG. 7;
FIG. 9 is a diagram showing FCM waveforms of lands and grooves.
[Explanation of symbols]
11, 12, 21, 22 Comparator (hysteresis comparator)
13 retrigable multivibrator
15, 25 OR gate
Cd1, Cd2 Capacitor for differentiator
Rd1, Rd2 Differentiator resistors
D1, D2 Limiter diode
SW1, SW2 Analog switch
Cf1, Cf2 Differential circuit capacitor
Rf1, Rf2 Differential circuit resistor
Rt delay circuit resistor
Ct delay circuit capacitor

Claims (2)

グルーブとランドのそれぞれに周期的にデータの記録又は再生を行うクロックの位相情報を示す基準マークが形成されている記録媒体に対して、信号記録又は再生時に、再生信号から前記基準マークを検出する基準マーク検出回路において、
前記記録媒体から再生された前記基準マーク信号と第１の比較電圧とを比較すると共に、該第１の比較電圧に等しいヒステリシス電圧を有する第１の比較器と、
前記記録媒体から再生された前記基準マーク信号と、前記第１の比較電圧と異なる第２の比較電圧とを比較すると共に、該第２の比較電圧に等しいヒステリシス電圧を有する第２の比較器と、
前記第１の比較器の出力信号の後縁と前記第２の比較器の出力信号の後縁によりそれぞれトリガされ、トリガ時点から前記基準マークの半分の長さ以上で、かつ、前記基準マークの長さ未満に相当する所定の時間、所定の論理レベルを保持して出力するパルス発生手段と
を有し、前記パルス発生手段の出力信号の前縁を前記基準マークの検出信号とすることを特徴とする基準マーク検出回路。When recording or reproducing a signal on or from a recording medium in which a reference mark indicating phase information of a clock for periodically recording or reproducing data is formed in each of a groove and a land, the reference mark is detected from a reproduced signal. In the reference mark detection circuit,
A first comparator for comparing the reference mark signal reproduced from the recording medium with a first comparison voltage, and having a hysteresis voltage equal to the first comparison voltage;
A second comparator that compares the reference mark signal reproduced from the recording medium with a second comparison voltage different from the first comparison voltage, and has a hysteresis voltage equal to the second comparison voltage; ,
Triggered by the trailing edge of the output signal of the first comparator and the trailing edge of the output signal of the second comparator, respectively, at least half the length of the reference mark from the trigger point, and Pulse generation means for holding and outputting a predetermined logic level for a predetermined time corresponding to a length less than the length, wherein a leading edge of an output signal of the pulse generation means is used as a detection signal of the reference mark. Reference mark detection circuit. 前記第１の比較器は、再生された前記基準マーク信号が入力される第１の入力端子と、第１の電圧又は基準電圧が第１のアナログスイッチにより選択されて前記第１の比較電圧として供給される第２の入力端子と、前記パルス発生手段の入力側に接続された出力端子とを有する第１のコンパレータからなり、前記第２の比較器は、再生された前記基準マーク信号が入力される第３の入力端子と、第２の電圧又は前記基準電圧が第２のアナログスイッチにより選択されて前記第２の比較電圧として供給される第４の入力端子と、前記パルス発生手段の入力側に接続された出力端子とを有する第２のコンパレータからなり、前記第１及び第２のアナログスイッチは、前記第１及び第２のコンパレータの出力信号により、前記第２及び第４の入力端子の一方に前記基準電圧が入力されるように選択されることを特徴とする請求項１記載の基準データ検出回路。The first comparator includes a first input terminal to which the reproduced reference mark signal is input, and a first voltage or a reference voltage selected by a first analog switch and used as the first comparison voltage. A first comparator having a second input terminal to be supplied and an output terminal connected to the input side of the pulse generating means, wherein the second comparator receives the reproduced reference mark signal as an input. A third input terminal, a second input terminal for selecting a second voltage or the reference voltage by a second analog switch and supplying the selected second voltage as the second comparison voltage, and an input terminal of the pulse generating means. And a second comparator having an output terminal connected to the first and second comparators, wherein the first and second analog switches are connected to the second and fourth input terminals according to output signals of the first and second comparators. Reference data detecting circuit according to claim 1, wherein said reference voltage to one is being selected as input for.

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