JP2004038541A - Memory check system, memory check method, signal processor, memory check method of signal processor, and memory check program - Google Patents
Memory check system, memory check method, signal processor, memory check method of signal processor, and memory check program Download PDFInfo
- Publication number
- JP2004038541A JP2004038541A JP2002194452A JP2002194452A JP2004038541A JP 2004038541 A JP2004038541 A JP 2004038541A JP 2002194452 A JP2002194452 A JP 2002194452A JP 2002194452 A JP2002194452 A JP 2002194452A JP 2004038541 A JP2004038541 A JP 2004038541A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- program
- memory
- check
- check program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【０００１】
【発明の属する技術分野】
この発明は、メモリに記憶されたデータやプログラムのチェックを行うメモリチェックシステム、メモリチェック装置および方法、ならびに、メモリチェックプログラムに関する。
【０００２】
【従来の技術】
従来から、例えばディジタルフィルタを用いた信号処理を行うために、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）が多く用いられている。ＤＳＰは、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に記憶されたプログラム（インストラクション）や係数データに基づき、加減乗除を行う演算器を構成し、入力されたディジタル信号に対して信号処理を行うようにされている。特に、ＲＡＭにプログラムや係数データを記憶するタイプのＤＳＰは、ＲＡＭの記憶内容を書き換えることでＤＳＰの機能をフレキシブルに変更することができるので、近年では需要が非常に多い。このようなＤＳＰでは、例えば、ＤＳＰを制御するマイクロコンピュータなどから、インストラクションのデータや係数データをダウンロードし、ＲＡＭに記憶させるのが一般的である。
【０００３】
ＤＳＰは、プログラムコードが記憶されるインストラクションＲＡＭと、係数データが記憶される係数ＲＡＭとを有し、これらがバスにより接続される。また、ＲＡＭは、インストラクションＲＡＭと係数ＲＡＭ、さらに、係数ＲＡＭは、例えばＸ係数データを格納するＲＡＭおよびＹ係数データを格納するＲＡＭがそれぞれ物理的に独立され、各ＲＡＭに接続されるバスも、それぞれ物理的に独立した構成とされる。
【０００４】
これにより、ＤＳＰでは、各ＲＡＭのデータの読み出しや書き込みを並列的に行うことができ、例えばＸ係数およびＹ係数をＲＡＭから読み込んで演算処理し、演算結果をＲＡＭに一旦記憶させる、といったような一連の処理を、一つのコマンドで実行することができる。一方、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を用いた構成では、ＣＰＵとＲＡＭとが１本のバスで接続されるのが一般的とされ、上述の処理を行うために、各係数データ読み出し、演算処理、演算処理結果のＲＡＭへの格納などのそれぞれの処理に応じた複数のコマンドが必要とされる。したがって、ＤＳＰは、ＣＰＵに比べ、積和演算を中心とした処理に対して高速に動作することができる。
【０００５】
ＲＡＭに格納されたデータは、静電気やノイズなどの影響で部分的に破壊される可能性がある。また、ＲＡＭにデータを書き込む際にタイミングが合わないなど、書き込み途中にエラーが発生した場合、誤ったデータが格納されてしまうことになる。また、プログラム自体にバグがあり、プログラム実行中にＲＡＭの領域を壊してしまうことも起こり得る。ＤＳＰのプログラムや係数データをＲＡＭに格納してＤＳＰを用いる場合、ＲＡＭに格納された内容にエラーがあると、ＤＳＰが期待される動作をしないばかりか、ＤＳＰが暴走してしまうおそれがある。
【０００６】
【発明が解決しようとする課題】
そこで、従来から、ＤＳＰの暴走を検出したり、ＲＡＭに格納された内容をチェックする方法が幾つか考えられてきた。一例として、ある一定周期毎にプログラムカウンタをリセットすることにより、プログラムの異常ループや暴走を検出するウォッチドッグタイマが知られている。これによれば、例えばプログラムの実行箇所を示すプログラムカウンタが異常を来しているようなときに、これを検出することができる。
【０００７】
また、他の例として、特開平５−３１３９０８号公報には、外部メモリに予め実行用プログラムの異常を検出するためのプログラム異常検出用プログラムを格納しておき、このプログラム異常検出用プログラムを用いてＲＡＭ上の誤りを検出する方法が開示されている。プログラム異常検出用プログラムを実行用プログラムと共に外部メモリからＲＡＭにダウンロードする。このプログラム異常検出用プログラムにより、ＲＡＭ上の実行用プログラムおよびプログラム異常検出用プログラムの異常の有無を調べ、異常が検出された実行用プログラムやプログラム異常検出用プログラムを修正する。
【０００８】
プログラム異常検出用プログラムは、例えばＲＡＭに格納されたプログラムデータや係数データに対してチェックサムやＸＯＲなどを求め、求められた値と予め用意された正しいチェックサム値やＸＯＲ結果といったチェックコードとを比較することにより、プログラムやデータの検査を行う。
【０００９】
しかしながら、この方法では、ＲＡＭのアドレス単位でアクセスを行い、ＲＡＭに記憶されたデータを読み出した後、読み出されたデータを誤り検出のプログラムや誤り検出手段に転送して誤りを検出しているため、ＣＰＵやＤＳＰの処理能力の向上に伴い大量のデータやプログラムコードを容易に処理可能となった場合、チェックしなければならないＲＡＭの容量が増大し、チェック時間に非常に多くの時間を費やさねばならないという問題点があった。
【００１０】
また、この方法では、プログラムの異常を検出するためのプログラム異常検出用プログラムおよびチェックコードと、検出の対象となる実行用プログラムおよび係数データとが同一のＲＡＭ上に存在する。そのため、静電気などの影響で、ＲＡＭに記憶されたプログラム異常検出用プログラムおよびチェックコードそのものや、これらと共に実行用プログラムおよび係数データが破壊されてしまう可能性があるという問題点があった。
【００１１】
さらに他の例として、特開２０００−３３９２３０号公報には、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）を用いてＲＡＭ上の記憶情報を誤り検出手段に直接的に転送して、ＲＡＭに記憶された内容に誤りが含まれるか否かを判定する方法が開示されている。この方法によれば、ＲＡＭに格納されたプログラムデータのみならず、ＲＡＭに格納された係数データなどの誤り検出も可能とされる。そのため、ＲＡＭに格納されたデータに基づき動作するＤＳＰやＣＰＵが暴走に至らないようなデータ誤りも検出することができる。
【００１２】
また、この特開２０００−３３９２３０号公報の方法によれば、ＲＡＭに格納されたプログラムデータや係数データなどの誤りを検出する際に、検出のためのプログラムをＣＰＵ上で実行させる必要が無いため、データ誤り検出を考慮してＣＰＵの処理能力を多めに見積もる必要が無いという利点がある。また、誤り検出手段をＲＡＭとは別に有するため、ＲＡＭ内容が破壊されても、誤り検出自体は問題なく行われる。
【００１３】
しかしながら、この方法でも、上述したような、ＲＡＭ容量の増大に伴いチェック時間が増加してしまうという問題点があった。
【００１４】
したがって、この発明の目的は、ＲＡＭに格納されたプログラムデータや係数データのチェックおよび修正を、高速且つ正確に行うことができるメモリチェックシステム、メモリチェック装置および方法、ならびに、メモリチェックプログラムを提供することにある。
【００１５】
【課題を解決するための手段】
この発明は、上述した課題を解決するために、書き換え可能なメモリを有し、書き換え可能なメモリに書き込まれた内容に応じた信号処理を行うようにされた信号処理装置の書き換え可能なメモリの内容をチェックするメモリチェックシステムにおいて、実行用プログラムと、パリティチェックプログラムと、パリティチェックプログラムで実行用プログラムおよびパリティチェックプログラムに対してパリティ演算を行った結果のパリティコードとが格納されるメモリを有するホスト装置と、ホスト装置と接続され、ホスト装置から供給された実行用プログラム、パリティチェックプログラムおよびパリティコードを格納する書き換え可能なメモリを有し、書き換え可能なメモリに格納された実行用プログラムに基づき信号処理を行う信号処理装置とを備え、信号処理装置では、書き換え可能なメモリに格納されたパリティチェックプログラムにより、書き換え可能なメモリに格納された実行用プログラムおよびパリティチェックプログラムに対して、書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行い、パリティ演算の結果に基づいた検出コードを出力するようにしたことを特徴とするメモリチェックシステムである。
【００１６】
また、この発明は、実行用プログラムと、パリティチェックプログラムと、パリティチェックプログラムで実行用プログラムおよびパリティチェックプログラムに対してパリティ演算を行った結果のパリティコードとが格納されるメモリを有するホスト装置と接続され、ホスト装置から供給された実行用プログラム、パリティチェックプログラムおよびパリティコードを格納する書き換え可能なメモリを有し、書き換え可能なメモリに格納された実行用プログラムに基づき信号処理を行う信号処理装置の書き換え可能なメモリの内容をチェックするメモリチェック方法において、実行用プログラムと、パリティチェックプログラムと、パリティチェックプログラムで実行用プログラムおよびパリティチェックプログラムに対してパリティ演算を行った結果のパリティコードとが格納されるメモリを有するホスト装置から供給された実行用プログラム、パリティチェックプログラムおよびパリティコードを格納する書き換え可能なメモリに格納されたパリティチェックプログラムにより、書き換え可能なメモリに格納された実行用プログラムおよびパリティチェックプログラムに対して、書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行うパリティ演算のステップと、パリティ演算のステップによるパリティ演算の結果に基づいた検出コードを出力する検出コード出力のステップとを有することを特徴とするメモリチェック方法である。
【００１７】
また、この発明は、書き換え可能なメモリを有し、書き換え可能なメモリに書き込まれた内容に応じた信号処理を行うようにされた信号処理装置において、実行用プログラムと、パリティチェックプログラムと、パリティチェックプログラムで実行用プログラムおよびパリティチェックプログラムに対して予めパリティ演算を行った結果のパリティコードとが格納される書き換え可能なメモリと、書き換え可能なメモリに格納された実行用プログラムに基づき信号処理を行う信号処理手段とを備え、書き換え可能なメモリに格納されたパリティチェックプログラムにより、書き換え可能なメモリに格納された実行用プログラムおよびパリティチェックプログラムに対して、書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行い、パリティ演算の結果に基づいた検出コードを出力するようにしたことを特徴とする信号処理装置である。
【００１８】
また、この発明は、書き換え可能なメモリを有し、書き換え可能なメモリに書き込まれた内容に応じた信号処理を行うようにされた信号処理装置のメモリチェック方法において、実行用プログラムと、パリティチェックプログラムと、パリティチェックプログラムで実行用プログラムおよびパリティチェックプログラムに対して予めパリティ演算を行った結果のパリティコードとが格納される書き換え可能なメモリに格納されたパリティチェックプログラムにより、書き換え可能なメモリに格納された実行用プログラムおよびパリティチェックプログラムに対して、書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行うパリティ演算のステップと、パリティ演算のステップによるパリティ演算の結果に基づいた検出コードを出力する検出コード出力のステップとを有することを特徴とする信号処理装置のメモリチェック方法である。
【００１９】
また、この発明は、書き換え可能なメモリを有し、書き換え可能なメモリに書き込まれた内容に応じた信号処理を行うようにされた信号処理装置の書き換え可能なメモリに対するメモリチェックを実行させるメモリチェックプログラムにおいて、実行用プログラムと、パリティ演算によりメモリをチェックするメモリチェックプログラムと、実行用プログラムおよびメモリチェックプログラムに対して予めパリティ演算を行った結果のパリティコードとが書き換え可能なメモリに格納され、書き換え可能なメモリ上の実行用プログラムおよびメモリチェックプログラムに対して、書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行うパリティ演算のステップと、パリティ演算のステップによるパリティ演算の結果に基づいた検出コードを出力する検出コード出力のステップとを有することを特徴とするメモリチェックプログラムである。
【００２０】
上述したように、請求項１および７に記載の発明は、実行用プログラムと、パリティチェックプログラムと、パリティチェックプログラムで実行用プログラムおよびパリティチェックプログラムに対してパリティ演算を行った結果のパリティコードとが格納されるメモリを有するホスト装置と、ホスト装置と接続され、ホスト装置から供給された実行用プログラム、パリティチェックプログラムおよびパリティコードを格納する書き換え可能なメモリを有し、書き換え可能なメモリに格納された実行用プログラムに基づき信号処理を行う信号処理装置とを備え、信号処理装置では、書き換え可能なメモリに格納されたパリティチェックプログラムにより、書き換え可能なメモリに格納された実行用プログラムおよびパリティチェックプログラムに対して、書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行い、パリティ演算の結果に基づいた検出コードを出力するようにしているため、メモリチェックに要する時間が短縮されると共に、実行用プログラムのチェックとパリティチェックプログラム自身のチェックとを交互に行うことができる。
【００２１】
また、請求項８および１３に記載の発明は、実行用プログラムと、パリティチェックプログラムと、パリティチェックプログラムで実行用プログラムおよびパリティチェックプログラムに対して予めパリティ演算を行った結果のパリティコードとが格納される書き換え可能なメモリと、書き換え可能なメモリに格納された実行用プログラムに基づき信号処理を行う信号処理手段とを備え、書き換え可能なメモリに格納されたパリティチェックプログラムにより、書き換え可能なメモリに格納された実行用プログラムおよびパリティチェックプログラムに対して、書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行い、パリティ演算の結果に基づいた検出コードを出力するようにしているため、メモリチェックに要する時間が短縮されると共に、実行用プログラムのチェックとパリティチェックプログラム自身のチェックとを交互に行うことができる。
【００２２】
また、請求項１４に記載の発明によるメモリチェックプログラムは、実行用プログラムと、パリティ演算によりメモリをチェックするメモリチェックプログラムと、実行用プログラムおよびメモリチェックプログラムに対して予めパリティ演算を行った結果のパリティコードとが書き換え可能なメモリに格納され、書き換え可能なメモリ上の実行用プログラムおよびメモリチェックプログラムに対して、書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行うパリティ演算のステップと、パリティ演算のステップによるパリティ演算の結果に基づいた検出コードを出力する検出コード出力のステップとを有するため、メモリチェックに要する時間が短縮されると共に、実行用プログラムのチェックと自分自身のチェックとを交互に行うことができる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。この発明では、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で用いられる実行用プログラムや係数データを、ホストとなるマイクロコンピュータ（以下、ホストマイコンと称する）が有するメモリからＤＳＰのＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にダウンロードし、ＤＳＰが有するＲＡＭに格納するようにした構成において、ダウンロードされＤＳＰのＲＡＭに格納された実行用プログラムおよびデータをパリティ演算によりチェックするパリティチェックプログラムを、ＤＳＰ実行用プログラムおよびデータと共にＤＳＰのＲＡＭにダウンロードおよび格納し、ＤＳＰ側で、ダウンロードされたパリティチェックプログラムを用いてＲＡＭに格納された実行用プログラムおよび係数データ、ならびに、パリティチェックプログラム自身のチェックを行う。
【００２４】
このとき、この発明によれば、ＲＡＭに格納された実行用プログラムおよびパリティチェックプログラムに対するパリティチェックプログラムによるチェックは、ＲＡＭの単位アドレスの複数のサイズからなるブロック毎に行われる。
【００２５】
実行用プログラムおよび係数データ、ならびに、パリティチェックプログラムのチェックが所定サイズのブロック単位で行われるため、チェックに要する時間を短縮できる。また、パリティチェックプログラム自身のチェックもブロック単位で行うため、ＲＡＭに格納された実行用プログラムおよび係数データとパリティチェックプログラムとを、ブロック毎に交互にチェックすることができる。これにより、パリティチェックプログラム自身が正常か否かを常にチェックすることができる。
【００２６】
さらに、この発明では、ホストマイコン側のメモリに格納されているチェックプログラムを用いて、ＤＳＰ側にダウンロードされＲＡＭに格納された実行用プログラムおよび係数データ、ならびに、チェックプログラムのチェックを所定サイズのブロック単位で行うようにしている。チェックをＤＳＰ側およびホストマイコン側の双方で行うため、チェックに用いるチェックコードと、チェックプログラムとの何方が正常でないかを判断することができる。
【００２７】
図１は、この発明の実施の一形態に適用可能なＤＳＰシステムの一例の構成を概略的に示す。ホストマイコン１は、例えば、ＣＰＵ１０およびＲＡＭおよび／またはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）によるメモリ１１を有する、マイクロコンピュータである。ＤＳＰ２は、ＲＡＭ２０を有し、ＲＡＭ２０に格納された実行用プログラムや係数データに基づき動作する。ＤＳＰ２の実行用プログラムは、ＤＳＰ２が解読可能なインストラクションコードによって記述される。
【００２８】
ホストマイコン１とＤＳＰ２とがアドレスバス３およびデータバス４で接続される。例えばホストマイコン１からＤＳＰ２に対して、ＤＳＰ２の動作を指示するコマンドなどがバス３、４を介して送信され、ホストマイコン１によりＤＳＰ２が制御される。
【００２９】
ホストマイコン１のメモリ１１には、ＤＳＰ２の実行用プログラムであるＤＳＰプログラム１２や係数データ（図示しない）などが予め格納される。このホストマイコン１のメモリ１１に格納されるＤＳＰプログラムも、上述したインストラクションコードを用いて記述される。以下では、ＤＳＰプログラムおよび当該ＤＳＰプログラムで用いられる係数データを、まとめてＤＳＰプログラムと称する。
【００３０】
ホストマイコン１からＤＳＰ２に対してＤＳＰプログラムがアップロードされ、ＤＳＰ２のＲＡＭ２０に格納される。例えば、ホストマイコン１からＤＳＰ２に対して、アドレスバス３を介してＲＡＭ２０のアドレスが指定される。ホストマイコン１からＤＳＰ２に対して、データバス４を介してＤＳＰプログラムがアップロードされる。アップロードされたＤＳＰプログラムは、アドレスバス３を用いて指定されたアドレスに基づきＲＡＭ２０に書き込まれる。
【００３１】
ＤＳＰ２は、ホストマイコン１からダウンロードされたＤＳＰプログラムに従った動作を行う。ホストマイコン１からＤＳＰ２にアップロードされるＤＳＰプログラムの内容を変更することで、ＤＳＰ２に異なる処理を行わせることができる。
【００３２】
さらに、ホストマイコン１のメモリ１１には、ＤＳＰ２にアップロードされＲＡＭ２０に格納されたＤＳＰプログラム１２のパリティチェックを行うためのパリティチェックプログラム１３と、メモリ１１に格納されたＤＳＰプログラム１２およびパリティチェックプログラム１３に対してパリティチェックプログラム１３を用いて予めパリティ演算を行った結果であるパリティコード１４とが格納される。パリティチェックプログラム１３は、ＤＳＰ２において実行可能なように、上述したインストラクションコードで記述される。これらパリティチェックプログラム１３およびパリティコード１４は、上述のＤＳＰプログラム１２と共に、ホストマイコン１からＤＳＰ２にアップロードされ、ＲＡＭ２０に格納される。
【００３３】
図２は、ＲＡＭ２０における一例のデータ配置を示す。図２の例では、ＲＡＭ２０が６４ｋＢ（キロバイト）の容量を有しており、アドレスが「０ｘ００００」乃至「０ｘ１００００」で指定される。なお、アドレスの記述において、「０ｘ」は、記述が１６進表記であることを示す。アドレス「０ｘ０４００」乃至「０ｘＡＦＦＦ」は、ＤＳＰプログラム２３が格納される。アドレス「０ｘＢ０００」乃至「０ｘＦＦＦＦ」は、バッファ領域２４である。バッファ領域２４は、ＤＳＰ２においてＤＳＰプログラム２３が動作する際に用いられる領域であって、ＤＳＰプログラムの実行に伴い内容が変化される。
【００３４】
アドレス「０ｘ００００」乃至「０ｘ０２ＦＦ」は、パリティコード２１が格納される。アドレス「０ｘ０３００」乃至「０ｘ０３ＦＦ」は、パリティチェックプログラム２２が格納される。パリティコード２１は、ＲＡＭ２０における、バッファ領域２４を除く全ての領域のデータに対するパリティコードとなる。すなわち、パリティコード２１は、ＲＡＭ２０のバッファ領域２４を除く全ての領域のデータに対して、パリティチェックプログラム２２を用いて予めパリティ演算を行った結果に対応する。バッファ領域２４は、上述したようにＤＳＰプログラムの実行に伴い内容が変化されるため、パリティが確定しない。
【００３５】
なお、ＲＡＭ２０の容量は、６４ｋＢに限定されるものではなく、この図２に示されるアドレス配置も、一例であって、この例に限定されるものではない。
【００３６】
この発明では、パリティチェックプログラム２２によるパリティチェック演算を、所定サイズのブロックを単位として、１ブロック毎に行う。例えば、ＲＡＭ２０における単位アドレスが複数集合したサイズで１ブロックが構成される。一例として、パリティチェックプログラム２２が格納される領域に対応するサイズのブロックを１単位ブロックとする。ＲＡＭ２０の容量が６４ｋＢであって、パリティチェックプログラム２２がアドレス幅「０ｘ０１００」を有するこの例では、アドレス幅「０ｘ０１００」に対応する、サイズが２５６バイトのブロックが１単位ブロックとされる。したがって、図２の例では、パリティコード２１が３ブロック、ＤＳＰプログラム２３が１７２ブロックでそれぞれ構成されることになる。
【００３７】
パリティチェックプログラム２２によるパリティチェック演算は、このサイズが２５６バイトの１ブロックを単位として、１ブロック毎に行われる。予め計算されＲＡＭ２０に格納されるパリティコード２１も、ＤＳＰプログラム２３およびパリティチェックプログラム２２がこの１ブロックを単位としてパリティ演算されたものである。ＲＡＭ２０に対して所定にアドレスを指定することで、パリティコード２１から、ブロック単位のパリティ演算に対応するパリティコードを取り出すことができるようにされている。
【００３８】
なお、上述では、ブロックのサイズがパリティチェックプログラム２２のサイズと同一であるように説明したが、これはこの例に限定されない。ブロックのサイズは、ＲＡＭ２０のアドレス指定の単位で任意に設定することができる。例えば、パリティチェックプログラム２２が複数のブロックに格納されるようなブロックサイズとしてもよい。これに限らず、例えば、アドレス指定の最小単位、例えば図２における１行をブロックとすることも可能である。
【００３９】
次に、この発明の実施の一形態によるパリティチェックの動作について、図３を用いて説明する。パリティチェックに先立って、ホストマイコン１からＤＳＰ２に対して、プログラムチェック開始コマンドが発行される。そして、ホストマイコン１からＤＳＰ２に対して、チェックを行いたいブロックが指示される。例えば、チェックを行いたいブロックのＲＡＭ２０における先頭アドレスがホストマイコン１により指示される。ＤＳＰ２では、この指示に基づきチェックを行うブロックが確認される。ブロックが確認されたら、ＲＡＭ２０に格納されるパリティチェックプログラム２２が実行され、指定されたブロックに対するパリティチェックが実行される。
【００４０】
なお、パリティチェックは、様々な方法により行うことが可能である。例えば、偶数パリティや奇数パリティといった単純パリティを用いてパリティチェックを行うことが考えられる。パリティチェックプログラム２２により単純パリティ演算を行い、演算結果をブロック毎に積算した値を出力する。これに限らず、パリティチェックをＸＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ）を用いて行うこともできる。ブロックのデータに対して、予め用意された所定のビット列を用いてＸＯＲを求める。ＸＯＲによるチェックは、より高速に処理を行うことができる利点がある。また、パリティチェック方法としてＣＲＣ（ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）を用いることもできる。
【００４１】
一例として、パリティチェックプログラム２２によりＤＳＰプログラム２３の４ブロック目のパリティチェックを行うものとする。先ず、パリティチェックプログラム２２により、ＤＳＰプログラム２３の４ブロック目のパリティ演算が行われ、パリティ演算結果４１が得られる。続いてＲＡＭ２０から、パリティコード２１のうち、パリティチェック対象である、ＤＳＰプログラム２３の４ブロック目のパリティ演算結果に対応するパリティコード４０が取り出される。この取り出されたパリティコード４０とパリティ演算結果４１とが比較処理４２により比較される。
【００４２】
若し、比較処理４２によるパリティコード４０およびパリティ演算結果４１の比較の結果、両者が同一の値を示しているとされた場合には、判断処理４３により、ＲＡＭ２０上のＤＳＰプログラム２３の４ブロック目には誤りが無かったと判断され、その旨を示す正解固定値４４がレジスタ４６にセットされる。例えばＲＡＭ２０のバッファ領域２４内の所定領域をレジスタ４６として用いることができる。
【００４３】
一方、比較処理４２によるパリティコード４０およびパリティ演算結果４１の比較の結果、両者が異なる値であるとされた場合には、判断処理４３により、パリティコード４０および／またはパリティ演算結果４１に誤りが存在すると判断され、パリティチェックプログラム２２によるパリティ演算結果４１がレジスタ４６にセットされる。
【００４４】
すなわち、レジスタ４６には、パリティチェックプログラム２２のパリティ演算結果４１に基づき、パリティチェックの対象となるブロック（この例では、ＤＳＰプログラム２３の４ブロック目）に誤りが無いと判断されれば正解固定値４４がセットされ、誤りがあると判断されれば、誤りがあると判断された当該パリティ演算の演算結果４１そのものがレジスタ４６にセットされる。
【００４５】
ＤＳＰプログラム２３の１ブロック分のパリティチェックが終了すると、次に、ＲＡＭ２０に格納されたパリティチェックプログラム２２に対するパリティチェックが行われる。パリティチェックプログラム２２により、パリティチェックプログラム２２が格納されているブロック（この例ではアドレス「０ｘ０３００」乃至「０ｘ０３ＦＦ」のブロック）を対象に、パリティ演算を行なわれ、パリティ演算結果３１が得られる。続いてＲＡＭ２０から、パリティコード２１のうち、パリティチェックプログラム２２のパリティ演算結果に対応するパリティコード３０が取り出される。この取り出されたパリティコード３０とパリティ演算結果３１とが比較処理３２により比較される。
【００４６】
若し、比較処理３２によるパリティコード３０およびパリティ演算結果３１の比較の結果、両者が同一の値を示ている場合には、判断処理３３によりＲＡＭ２０上のパリティチェックプログラム２２には誤りが無かったと判断され、その旨を示す正解固定値３４がレジスタ３６にセットされる。例えばＲＡＭ２０のバッファ領域２４の、上述したレジスタ４６として用いられた領域とは異なる領域がレジスタ３６として用いられる。
【００４７】
一方、比較処理３２によるパリティコード３０およびパリティ演算結果３１の比較の結果、両者が異なる値であるとされた場合には、判断処理４３により、パリティコード３０および／またはパリティ演算結果３１に誤りが存在すると判断され、パリティチェックプログラム２２によるパリティ演算結果３１がレジスタ３６にセットされる。
【００４８】
すなわち、レジスタ３６には、上述のレジスタ４６と同様に、パリティチェックプログラム２２のパリティ演算結果３１に基づき、パリティチェックの対象となるＲＡＭ２０上のパリティチェックプログラム２２に誤りが無いと判断されれば正解固定値３４がセットされ、誤りがあると判断されれば、誤りがあると判断された当該パリティ演算のパリティ演算結果３１そのものがセットされる。
【００４９】
こうして、ＤＳＰプログラム２３の４ブロック目およびパリティチェックプログラム２２そのものの、それぞれ１ブロック分のパリティチェック処理が終了すると、ＤＳＰ２からホストマイコン１に対して、パリティチェックが行われたブロックのＲＡＭ２０におけるアドレスが通知される。
【００５０】
ホストマイコン１により、ＤＳＰ２から通知された、パリティチェックが行われたブロックのアドレスが受け取られると、ＤＳＰ２のＲＡＭ２０におけるレジスタ３６および４６にセットされたデータがホストマイコン１により取り込まれる。そして、取り込まれたレジスタ３６および４６のデータに基づき、ＲＡＭ２０にアップロードしたデータの修正が必要か否かの判断処理が行われる。データ修正が必要であると判断されれば、ＲＡＭ２０に対するデータの再アップロードが行われ、ＲＡＭ２０に格納されたデータが修正される。
【００５１】
なお、正解固定値３４および４４は、パリティチェックプログラム２２によるパリティ演算の演算結果と重複しない所定の値が用いられる。
【００５２】
図４は、ホストマイコン１による、パリティチェック結果に基づく一例のデータ修正処理を示すフローチャートである。最初のステップＳ１０で、ＤＳＰ２から送信された、パリティチェックを行ったブロックのアドレスがホストマイコン１に受信される。次のステップＳ１１で、ホストマイコン１により、レジスタ３６にセットされた、パリティチェックプログラム２２に対するパリティチェック結果が取り込まれる。
【００５３】
ステップＳ１２で、ステップＳ１１でレジスタ３６から取り込まれたパリティチェック結果が正解固定値３４であるか否かが判断される。若し、レジスタ３６から取り込まれた値が正解固定値３４であると判断された場合には、ＲＡＭ２０に格納されたパリティチェックプログラム２２およびパリティコード２１には問題が無かったと判断され、処理はステップＳ１３に移行する。
【００５４】
一方、ステップＳ１２でレジスタ３６から取り込まれた値が正解固定値３４ではないと判断されれば、処理はステップＳ１６に移行される。ステップＳ１６では、ホストマイコン１のメモリ１１内のパリティコード１４のうち、パリティチェックプログラム２２、すなわちメモリ１１内のパリティチェックプログラム１３に対するパリティチェック結果に対応するパリティコードが取り出される。そして、ステップＳ１７において、取り出されたパリティコードと、上述のステップＳ１１によりレジスタ３６から取り込まれた値とが一致しているか否かが判断される。
【００５５】
若し、両者が一致していると判断されれば、ＲＡＭ２０内のパリティチェックプログラム２２は正しいが、パリティコード２１が誤っていると考えられる。すなわち、パリティチェックプログラム２２に対するパリティ演算結果３１が正しい値となっても、比較処理３２で当該パリティ演算結果３１と比較されるパリティコード３０が誤った値であれば、当該パリティ演算結果３１とパリティコード３０とが一致せず、レジスタ３６に正解固定値３４がセットされない。このときには、レジスタ３６に対してパリティチェックプログラム２２に対する正しいパリティ演算結果がセットされることになる。
【００５６】
この場合、処理はステップＳ１８に移行し、ホストマイコン１のメモリ１１に格納されるパリティコード１４のうちパリティチェックプログラム２２（パリティチェックプログラム１３）に対するパリティ演算結果に対応するパリティコードが取り出され、ＤＳＰ２に送信され再アップロードされる。再アップロードされたこのパリティコードは、上述のパリティコード３０としてＲＡＭ２０の対応する領域に書き込まれる。パリティコードの再アップロードが完了すると、処理はステップＳ１５に移行される。
【００５７】
なお、上述では、パリティコードの再アップロードに際して、メモリ１１に格納されるパリティコード１４のうち対応するデータだけを取り出し、ＤＳＰ２に送信しているが、これはこの例に限定されない。メモリ１１に格納されるパリティコード１４のうち対応するデータを含むブロックを、ホストマイコン１からＤＳＰ２に送信してもよい。また、メモリ１１に格納されるパリティコード１４を全てＤＳＰ２に送信することもできる。
【００５８】
ステップＳ１５では、次のブロックに対するチェック処理が準備される。すなわち、ホストマイコン１からＤＳＰ２に対して、次にチェックを行うブロックのアドレスが通知される。例えば、この例では、ＲＡＭ２０におけるＤＳＰプログラム２３の５ブロック目のアドレスと、パリティチェックプログラム２２のアドレスとがＤＳＰ２に対して通知される。
【００５９】
アドレスが通知されると、ＤＳＰ２において上述したようにして、ＲＡＭ２０における通知されたアドレスのブロックに対してパリティ演算が行われ、パリティ演算結果に基づきレジスタ３６および４６に正解固定値３４、４４やパリティ演算結果がセットされる。そして、ホストマイコン１では、処理はステップＳ１０に移行され、レジスタ３６および４６にセットされた値に基づくチェック処理が行われる。
【００６０】
この発明の実施の一形態では、このように、ＲＡＭに格納されたＤＳＰプログラム２３およびパリティチェックプログラム２２に対するチェックを、ブロック単位で交互に行うようにしている。これにより、パリティチェックプログラム２２を常に正常な状態に保ちながらＤＳＰプログラム２３に対するチェックを行うことができ、チェック結果の信頼性が向上される。
【００６１】
一方、上述のステップＳ１７で、両者が一致していないと判断された場合、ＲＡＭ２０上のパリティチェックプログラム２２が誤っていると判断される。またこの場合、さらに、ＲＡＭ２０上のパリティチェックプログラム２２と共にパリティコード３０も誤っている可能性がある。そこで、処理はステップＳ１９に移行し、ホストマイコン１のメモリ１１内に格納されたパリティチェックプログラム１３がＤＳＰ２に対して再アップロードされる。再アップロードされたこのパリティチェックプログラム１３は、パリティチェックプログラム２２としてＲＡＭ２０に格納される。パリティチェックプログラムの再アップロードが完了されると、処理はステップＳ１５に移行される。
【００６２】
このパリティチェックプログラム２２に対するパリティチェック処理は、ＤＳＰプログラム２３に対して行われるパリティチェック処理に対して、ブロック毎に交互に実行される。したがって、上述のステップＳ１９でパリティチェックプログラム２２の再アップロードを行った後に、再び同様のチェック処理が再アップロードされたチェックプログラム２２に対して実行されることになる。その際に、上述のステップＳ１７の判断においてパリティコード３０に誤りがあったか否かを判定することができる。
【００６３】
上述したように、ステップＳ１２において、レジスタ３６から取り込まれた値が正解固定値３４であると判断された場合、ＲＡＭ２０上のパリティチェックプログラム２２には誤りが無いとされ、処理はステップＳ１３に移行され、ＲＡＭ２０のＤＳＰプログラム２３に対するブロック単位での修正処理が行われる。
【００６４】
ステップＳ１３では、ホストマイコン１により、レジスタ４６にセットされた、ＤＳＰプログラム２３のチェック対象とされるブロック（ＤＳＰプログラムの４ブロック目とする）に対するパリティチェック結果が取り込まれる。次のステップＳ１４で、ステップＳ１３でレジスタ４６から取り込まれたパリティチェック結果が正解固定値４４であるか否かが判断される。若し、レジスタ４６から取り込まれたチェック結果が正解固定値４４であると判断された場合には、ＲＡＭ２０に格納されたＤＳＰプログラム２３の４ブロック目には問題が無かったと判断され、処理はステップＳ１５に移行される。
【００６５】
一方、ステップＳ１４で、レジスタ４６から取り込まれた値が正解固定値４４ではないと判断されれば、処理はステップＳ２０に移行される。ステップＳ２０では、ホストマイコン１のメモリ１１内のパリティコード１４のうち、パリティ演算の対象であるＤＳＰプログラム２３の４ブロック目、すなわちメモリ１１内のＤＳＰプログラム１２における対応ブロックに対するパリティコードが取り出される。そして、ステップＳ２１において、取り出されたパリティコードと、上述のステップＳ１３によりレジスタ４６から取り込まれた値とが一致しているか否かが判断される。
【００６６】
若し、両者が一致していると判断されれば、上述のパリティチェックプログラム２２に対する判断の場合と同様にして、ＲＡＭ２０内のＤＳＰプログラム２３の４ブロック目は正しいが、パリティコード２１が誤っていると考えられる。この場合、処理はステップＳ２２に移行し、ホストマイコン１のメモリ１１に格納されるパリティコードのうちＤＳＰプログラム２３の４ブロック目に対するパリティ演算結果に対応するパリティコードが取り出され、ＤＳＰ２に再アップロードされる。再アップロードされたこのパリティコードは、上述のパリティコード４０としてＲＡＭ２０の対応する領域に書き込まれる。パリティコードの再アップロードが完了すると、処理はステップＳ１５に移行される。
【００６７】
一方、ステップＳ２１で、両者が一致していないと判断された場合、パリティチェック対象であるＤＳＰプログラム２３の４ブロック目が誤っていると判断される。そこで、処理はステップＳ２３に移行され、ホストマイコン１のメモリ１１内に格納されたＤＳＰプログラム１２における、ＤＳＰプログラム２３の４ブロック目に対応するブロックがＤＳＰ２に対して再アップロードされる。再アップロードされたこのブロックは、ＲＡＭ２０の対応する位置に書き込まれる。この際アップロード処理が完了されると、処理はステップＳ１５に移行される。
【００６８】
なお、図３および図４を用いて説明した、この発明の実施の一形態によるメモリチェックは、ＤＳＰ２の起動時に行うことができる。例えば、ホストマイコン１からＤＳＰ２に対して処理開始が指示されてから、実際にＤＳＰ２における処理が開始されるまでの間に、一連のメモリチェック処理が行われる。これに限らず、ＤＳＰ２の稼働中においてＤＳＰ２本来の処理が行われていないときに、メモリチェック処理を実行することもできる。また、メモリチェック処理は、ＤＳＰ２の稼働中において実行可能なタイミングで随時行ってもよいし、ＤＳＰ２の起動時などに１度だけ行ってもよい。さらに、ＤＳＰ２の処理能力に余裕があれば、ＤＳＰ２の動作中に本来の処理に対するバックグラウンドとして、常時、メモリチェック処理を行うようにしてもよい。
【００６９】
さらにまた、一連のメモリチェック動作において、ＲＡＭ２０の全てのブロックに対してチェックを行う必要は無い。例えば、ＲＡＭ２０途中のブロックまでチェックを行った時点で一時的に処理を中断し、再びチェック可能となったときに、処理が中断されたブロックから再びチェック処理を再開するようにできる。
【００７０】
上述では、この発明の実施の一形態によるメモリチェックがホストマイコン１およびＤＳＰ２で行われるように説明したが、これはこの例に限定されず、この発明に本質的な部分はＤＳＰ２側だけでも実現可能である。例えば、上述の図４において、データの再アップロード処理、すなわち、ステップＳ１８、Ｓ１９、Ｓ２２およびＳ２３の処理を除いた処理は、ＤＳＰ２のみで実行可能である。パリティコードやパリティチェックプログラム、ＤＳＰプログラムの再アップロードは、ＤＳＰからホストマイコンに対して再アップロード要求を出すことで可能である。また、ＤＳＰのＲＡＭに、同一のパリティコードを複数、格納することで、図４におけるステップＳ１６およびＳ１７、ならびに、ステップＳ２０およびＳ２１の、パリティチェックプログラムによるパリティ演算結果と、正しいパリティコードとを比較する処理を代用することが可能である。
【００７１】
【発明の効果】
以上説明したように、この発明は、ＤＳＰのＲＡＭに対するパリティチェックを、所定サイズのブロック毎に行うようにしているため、ＤＳＰとホストマイコンとの通信回数などが減少するため、チェック時間を短縮できる効果がある。
【００７２】
また、ＤＳＰのＲＡＭにアップロードしたＤＳＰプログラムおよびパリティチェックプログラムについて、アップロードされたパリティチェックプログラムにより、ＲＡＭに格納されたパリティチェックプログラムに対するパリティチェックが行われる。このときには、パリティチェックプログラム自身に誤りが無いことが前提となる。したがって、ＤＳＰプログラムのパリティチェックを行う前に、パリティチェックプログラム自身のチェックを行う必要がある。
【００７３】
この発明の実施の一形態では、パリティチェックをブロック単位で行うと共に、パリティチェックプログラムを１ブロックに収めるようにしているため、１回のパリティチェック処理でパリティチェックプログラム自身のチェックを終了できる。したがって、ＤＳＰプログラムのパリティチェックとパリティチェックプログラム自身のパリティチェックとを、ブロック単位で交互に行うことで、パリティチェックプログラム自身が正常か否かを常に確認できるという効果がある。
【００７４】
またこれにより、ＤＳＰプログラムに対するパリティチェック結果と、パリティチェックプログラム自身に対するパリティチェック結果の２つのパリティチェック結果が確認できるので、ＤＳＰプログラムに誤りがあるのか、パリティチェックプログラム自身に誤りがあるのかが瞬時に判断できるという効果がある。
【００７５】
さらに、この発明の実施の一形態では、パリティチェックの結果、パリティチェックプログラム自身に誤りがあるとされた場合に、当該パリティチェックによるパリティコードがそのまま出力されるため、ホストマイコン側で、アップロード元としてメモリに格納してあるデータを用いて再度チェックを行うことができる。このため、チェック対象のプログラムに誤りがあるのか、チェックにおいてパリティ演算結果との比較を行うパリティコードに誤りがあるのかを判断することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の一形態に適用可能なＤＳＰシステムの一例の構成を概略的に示す略線図である。
【図２】ＤＳＰ内のＲＡＭにおける一例のデータ配置を示す略線図である。
【図３】この発明の実施の一形態によるパリティチェックの動作について説明するための図である。
【図４】ホストマイコンによる、パリティチェック結果に基づく一例のデータ修正処理を示すフローチャートである。
【符号の説明】
１・・・ホストマイコン、２・・・ＤＳＰ、１１・・・メモリ、１２・・・ＤＳＰプログラム、１３・・・パリティチェックプログラム、１４・・・パリティコード、２０・・・ＲＡＭ、２１・・・パリティコード、２２・・・パリティチェックプログラム、２３・・・ＤＳＰプログラム、２４・・・バッファ領域、３０，４０・・・パリティコード、３１，４１・・・パリティ演算結果、３４，４４・・・正解固定値、３６，４６・・・レジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a memory check system, a memory check device and a method for checking data and a program stored in a memory, and a memory check program.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, for performing signal processing using a digital filter, for example, a DSP (Digital Signal Processor) has been widely used. The DSP constitutes an arithmetic unit that performs addition, subtraction, multiplication and division based on a program (instruction) and coefficient data stored in a ROM (Read Only Memory) or a RAM (Random Access Memory), and performs signal processing on an input digital signal. Is to do. In particular, a type of DSP that stores programs and coefficient data in a RAM can flexibly change the function of the DSP by rewriting the storage contents of the RAM. In such a DSP, for example, instruction data and coefficient data are generally downloaded from a microcomputer or the like that controls the DSP and stored in a RAM.
[0003]
The DSP has an instruction RAM for storing program codes and a coefficient RAM for storing coefficient data, and these are connected by a bus. The RAM is an instruction RAM and a coefficient RAM, and the coefficient RAM is, for example, a RAM for storing X coefficient data and a RAM for storing Y coefficient data, each of which is physically independent, and a bus connected to each RAM. Each has a physically independent configuration.
[0004]
This allows the DSP to read and write data from and to each RAM in parallel. For example, the DSP reads the X and Y coefficients from the RAM, performs arithmetic processing, and temporarily stores the arithmetic result in the RAM. A series of processes can be executed by one command. On the other hand, in a configuration using a CPU (Central Processing Unit), it is general that the CPU and the RAM are connected by a single bus, and in order to perform the above-described processing, each coefficient data is read, arithmetic processing, A plurality of commands are required according to each processing such as storing the result of the arithmetic processing in the RAM. Therefore, the DSP can operate at higher speed for processing centering on the product-sum operation than the CPU.
[0005]
Data stored in the RAM may be partially destroyed by the influence of static electricity or noise. In addition, if an error occurs during the writing, such as when the timing of writing data to the RAM does not match, incorrect data will be stored. Further, there is a possibility that the program itself has a bug and the RAM area is destroyed during the execution of the program. In the case where a DSP program and coefficient data are stored in the RAM and the DSP is used, if there is an error in the contents stored in the RAM, the DSP may not operate as expected, or the DSP may run away.
[0006]
[Problems to be solved by the invention]
Therefore, conventionally, several methods have been considered for detecting a runaway of the DSP and checking the contents stored in the RAM. As an example, a watchdog timer that detects an abnormal loop or runaway of a program by resetting a program counter every certain fixed period is known. According to this, for example, when the program counter indicating the execution position of the program is abnormal, this can be detected.
[0007]
As another example, in Japanese Patent Application Laid-Open No. Hei 5-313908, a program abnormality detection program for detecting an abnormality of an execution program is stored in an external memory in advance, and the program abnormality detection program is used. A method for detecting an error on a RAM is disclosed. The program for detecting a program abnormality is downloaded from the external memory to the RAM together with the program for execution. The presence / absence of the execution program and the program abnormality detection program in the RAM is checked by the program abnormality detection program, and the execution program and the program abnormality detection program in which the abnormality is detected are corrected.
[0008]
The program for detecting a program abnormality, for example, obtains a checksum or XOR for the program data or coefficient data stored in the RAM, and compares the obtained value with a check code such as a correct checksum value or XOR result prepared in advance. By comparing, programs and data are inspected.
[0009]
However, according to this method, an access is made in units of an address of the RAM, the data stored in the RAM is read, and then the read data is transferred to an error detection program or error detection means to detect an error. Therefore, if a large amount of data or program code can be easily processed with the improvement of the processing capability of the CPU or the DSP, the amount of RAM that must be checked increases, and much time is spent on the check time. There was a problem that it had to be done.
[0010]
In this method, a program abnormality detection program and a check code for detecting a program abnormality, and an execution program and coefficient data to be detected exist on the same RAM. Therefore, there is a problem that the program for detecting a program abnormality and the check code stored in the RAM, and the execution program and the coefficient data together therewith may be destroyed due to the influence of static electricity or the like.
[0011]
As still another example, Japanese Patent Application Laid-Open No. 2000-339230 discloses that information stored in a RAM is directly transferred to an error detection unit using DMA (Direct Memory Access), and an error is detected in the content stored in the RAM. A method for determining whether or not is included is disclosed. According to this method, not only program data stored in the RAM but also error detection of coefficient data and the like stored in the RAM can be detected. Therefore, it is possible to detect a data error such that the DSP or CPU operating based on the data stored in the RAM does not run out of control.
[0012]
Further, according to the method disclosed in Japanese Patent Laid-Open No. 2000-339230, it is not necessary to execute a detection program on the CPU when detecting an error in the program data or coefficient data stored in the RAM. There is an advantage that it is not necessary to overestimate the processing capacity of the CPU in consideration of data error detection. Further, since the error detecting means is provided separately from the RAM, even if the contents of the RAM are destroyed, the error detection itself can be performed without any problem.
[0013]
However, this method also has a problem that the check time increases as the RAM capacity increases, as described above.
[0014]
Therefore, an object of the present invention is to provide a memory check system, a memory check device and a method, and a memory check program that can check and correct program data and coefficient data stored in a RAM at high speed and accurately. It is in.
[0015]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the present invention provides a rewritable memory of a signal processing device having a rewritable memory and performing signal processing according to contents written in the rewritable memory. In a memory check system for checking contents, a memory for storing an execution program, a parity check program, and a parity code resulting from performing a parity operation on the execution program and the parity check program by the parity check program is provided. A host device, having a rewritable memory connected to the host device and storing an execution program, a parity check program, and a parity code supplied from the host device, based on the execution program stored in the rewritable memory; Signal for signal processing A signal processing device, wherein a parity check program stored in a rewritable memory is used to execute an execution program and a parity check program stored in the rewritable memory. A parity check is performed for each block of a plurality of sizes, and a detection code based on the result of the parity calculation is output.
[0016]
The present invention also provides a host device having a memory for storing an execution program, a parity check program, and a parity code obtained by performing a parity operation on the execution program and the parity check program in the parity check program. A signal processing device that is connected and has a rewritable memory for storing an execution program, a parity check program, and a parity code supplied from a host device, and performs signal processing based on the execution program stored in the rewritable memory In a memory check method for checking the contents of a rewritable memory, an execution program, a parity check program, and a parity operation for the execution program and the parity check program in the parity check program. A memory rewritable by an execution program, a parity check program, and a parity check program stored in a rewritable memory for storing a parity code, which are supplied from a host device having a memory for storing a parity code obtained as a result. Of a parity operation for performing a parity operation for each block having a plurality of unit addresses of a rewritable memory with respect to the execution program and the parity check program stored in the memory, and a result of the parity operation by the parity operation step And a detection code output step of outputting a detection code based on the memory check method.
[0017]
According to another aspect of the present invention, there is provided a signal processing apparatus having a rewritable memory and performing signal processing in accordance with the content written in the rewritable memory. A rewritable memory in which a parity code obtained by performing a parity operation on the execution program and the parity check program in advance by the check program is stored, and signal processing is performed based on the execution program stored in the rewritable memory. And a parity check program stored in the rewritable memory, for executing the execution program and the parity check program stored in the rewritable memory from a plurality of unit addresses of the rewritable memory. Size block Parity operation was carried out, a signal processing apparatus is characterized in that so as to output a detection code based on the result of the parity operation for each.
[0018]
The present invention also relates to a memory check method of a signal processing device having a rewritable memory and performing signal processing in accordance with the content written in the rewritable memory, comprising: an execution program; A parity check program stored in a rewritable memory in which a program and a parity code obtained by performing a parity operation on the execution program and the parity check program in advance by the parity check program are stored in a rewritable memory. A parity calculation step of performing a parity calculation for each of the blocks having a plurality of unit addresses of the rewritable memory with respect to the stored execution program and parity check program, and a result of the parity calculation by the parity calculation step A memory checking method of a signal processing device and having a detection code output step of outputting a detection codes based.
[0019]
Further, the present invention provides a memory check for executing a memory check on a rewritable memory of a signal processing device having a rewritable memory and performing signal processing according to contents written in the rewritable memory. In the program, an execution program, a memory check program for checking a memory by a parity operation, and a parity code obtained by performing a parity operation on the execution program and the memory check program in advance are stored in a rewritable memory, A parity calculation step of performing a parity calculation for each block of a plurality of unit addresses of the rewritable memory with respect to the execution program and the memory check program on the rewritable memory; A memory check program; and a detection code output step of outputting a detection code based on the result of the operation.
[0020]
As described above, the invention according to
[0021]
According to the eighth and thirteenth aspects of the present invention, an execution program, a parity check program, and a parity code obtained by performing a parity operation on the execution program and the parity check program by the parity check program in advance are stored. A rewritable memory, and signal processing means for performing signal processing based on an execution program stored in the rewritable memory. The stored execution program and the parity check program are subjected to a parity operation for each block having a plurality of sizes of rewritable memory unit addresses, and a detection code based on the result of the parity operation is output. Because the memory With the time required for Ekku is shortened, it is possible to perform the checking check and parity check program itself of the execution program alternately.
[0022]
A memory check program according to a fourteenth aspect of the present invention includes an execution program, a memory check program for checking a memory by a parity operation, and a result of performing a parity operation on the execution program and the memory check program in advance. A parity code is stored in a rewritable memory, and a parity operation is performed on the execution program and the memory check program on the rewritable memory for each block of a plurality of sizes of unit addresses of the rewritable memory. Since it has an operation step and a detection code output step of outputting a detection code based on the result of the parity operation in the parity operation step, the time required for memory check is reduced, and the execution program check and self- Own and check can be performed alternately.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described. According to the present invention, an execution program and coefficient data used in a DSP (Digital Signal Processor) are downloaded from a memory of a microcomputer serving as a host (hereinafter, referred to as a host microcomputer) to a RAM (Random Access Memory) of the DSP, In a configuration in which the DSP is stored in the RAM of the DSP, a parity check program for checking the downloaded execution program and data stored in the RAM of the DSP by a parity operation is downloaded to the RAM of the DSP together with the DSP execution program and data. On the DSP side, the execution program and coefficient data stored in the RAM using the downloaded parity check program, and Check the program itself.
[0024]
At this time, according to the present invention, the execution program and the parity check program stored in the RAM are checked by the parity check program for each block having a plurality of sizes of the unit address of the RAM.
[0025]
Since the execution program, coefficient data, and parity check program are checked in units of blocks of a predetermined size, the time required for the check can be reduced. In addition, since the parity check program itself is also checked for each block, the execution program, coefficient data, and parity check program stored in the RAM can be alternately checked for each block. This makes it possible to always check whether the parity check program itself is normal or not.
[0026]
Further, according to the present invention, using the check program stored in the memory of the host microcomputer, the execution program and coefficient data downloaded to the DSP and stored in the RAM, and the check of the check program can be checked by a block of a predetermined size. It is done in units. Since the check is performed on both the DSP side and the host microcomputer side, it is possible to determine which of the check code used for the check and the check program is not normal.
[0027]
FIG. 1 schematically shows a configuration of an example of a DSP system applicable to an embodiment of the present invention. The
[0028]
The
[0029]
In the
[0030]
The DSP program is uploaded from the
[0031]
The DSP 2 operates according to the DSP program downloaded from the
[0032]
Further, the
[0033]
FIG. 2 shows an example of a data arrangement in the
[0034]
The
[0035]
Note that the capacity of the
[0036]
In the present invention, the parity check operation by the
[0037]
The parity check operation by the
[0038]
In the above description, the size of the block has been described as being the same as the size of the
[0039]
Next, the operation of the parity check according to the embodiment of the present invention will be described with reference to FIG. Prior to the parity check, a program check start command is issued from the
[0040]
Note that the parity check can be performed by various methods. For example, it is conceivable to perform a parity check using simple parity such as even parity or odd parity. A simple parity calculation is performed by the
[0041]
As an example, the parity check of the fourth block of the
[0042]
If the result of the comparison between the
[0043]
On the other hand, as a result of the comparison between the
[0044]
That is, if it is determined in the
[0045]
When the parity check of one block of the
[0046]
If the result of the comparison between the
[0047]
On the other hand, as a result of the comparison between the
[0048]
That is, as in the case of the
[0049]
When the parity check processing of the fourth block of the
[0050]
When the
[0051]
As the correct answer fixed
[0052]
FIG. 4 is a flowchart illustrating an example of a data correction process by the
[0053]
In step S12, it is determined whether or not the parity check result fetched from the
[0054]
On the other hand, if it is determined in step S12 that the value fetched from the
[0055]
If it is determined that they match, the
[0056]
In this case, the process proceeds to step S18, where the parity code corresponding to the parity operation result for the parity check program 22 (parity check program 13) is extracted from the
[0057]
In the above description, when the parity code is re-uploaded, only the corresponding data from the
[0058]
In step S15, a check process for the next block is prepared. That is, the
[0059]
When the address is notified, the DSP 2 performs the parity operation on the block of the notified address in the
[0060]
In the embodiment of the present invention, the checks on the
[0061]
On the other hand, if it is determined in step S17 that the two do not match, it is determined that the
[0062]
The parity check processing for the
[0063]
As described above, when it is determined in step S12 that the value fetched from the
[0064]
In step S13, the
[0065]
On the other hand, if it is determined in step S14 that the value fetched from the
[0066]
If it is determined that they match, the fourth block of the
[0067]
On the other hand, if it is determined in step S21 that the two do not match, it is determined that the fourth block of the
[0068]
The memory check according to the embodiment of the present invention described with reference to FIGS. 3 and 4 can be performed when the DSP 2 is started. For example, a series of memory check processes is performed from when the
[0069]
Furthermore, in a series of memory check operations, it is not necessary to check all blocks in the
[0070]
In the above description, the memory check according to the embodiment of the present invention has been described as being performed by the
[0071]
【The invention's effect】
As described above, according to the present invention, the parity check on the RAM of the DSP is performed for each block of a predetermined size, so that the number of times of communication between the DSP and the host microcomputer is reduced, so that the check time can be shortened. effective.
[0072]
In addition, for the DSP program and the parity check program uploaded to the RAM of the DSP, the parity check program uploaded performs a parity check on the parity check program stored in the RAM. At this time, it is assumed that there is no error in the parity check program itself. Therefore, it is necessary to check the parity check program itself before performing the parity check of the DSP program.
[0073]
In the embodiment of the present invention, the parity check is performed in units of blocks and the parity check program is contained in one block. Therefore, the parity check program itself can be completed by one parity check process. Therefore, by performing the parity check of the DSP program and the parity check of the parity check program itself alternately in block units, there is an effect that it is always possible to confirm whether the parity check program itself is normal or not.
[0074]
In addition, since the two parity check results, that is, the parity check result for the DSP program and the parity check result for the parity check program itself, can be confirmed, it is instantaneous whether there is an error in the DSP program or the parity check program itself. There is an effect that can be determined.
[0075]
Further, according to the embodiment of the present invention, when the parity check finds that the parity check program itself has an error, the parity code by the parity check is output as it is. The check can be performed again using the data stored in the memory. Therefore, it is possible to determine whether there is an error in the program to be checked or whether there is an error in the parity code that is compared with the parity operation result in the check.
[Brief description of the drawings]
FIG. 1 is a schematic diagram schematically showing a configuration of an example of a DSP system applicable to an embodiment of the present invention;
FIG. 2 is a schematic diagram illustrating an example of a data arrangement in a RAM in a DSP.
FIG. 3 is a diagram for explaining an operation of a parity check according to the embodiment of the present invention;
FIG. 4 is a flowchart illustrating an example of data correction processing by a host microcomputer based on a parity check result.
[Explanation of symbols]
DESCRIPTION OF
Claims (18)
実行用プログラムと、パリティチェックプログラムと、該パリティチェックプログラムで上記実行用プログラムおよび該パリティチェックプログラムに対してパリティ演算を行った結果のパリティコードとが格納されるメモリを有するホスト装置と、
上記ホスト装置と接続され、該ホスト装置から供給された上記実行用プログラム、上記パリティチェックプログラムおよび上記パリティコードを格納する書き換え可能なメモリを有し、該書き換え可能なメモリに格納された上記実行用プログラムに基づき信号処理を行う信号処理装置と
を備え、
上記信号処理装置では、上記書き換え可能なメモリに格納された上記パリティチェックプログラムにより、上記書き換え可能なメモリに格納された上記実行用プログラムおよび上記パリティチェックプログラムに対して、上記書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行い、該パリティ演算の結果に基づいた検出コードを出力するようにしたことを特徴とするメモリチェックシステム。A memory check system that has a rewritable memory and checks the content of a rewritable memory of a signal processing device that is configured to perform signal processing according to the content written in the rewritable memory,
A host device having a memory for storing an execution program, a parity check program, and a parity code obtained by performing a parity operation on the execution program and the parity check program with the parity check program;
A rewritable memory connected to the host device and storing the execution program, the parity check program, and the parity code supplied from the host device, wherein the execution program stored in the rewritable memory is stored. A signal processing device that performs signal processing based on a program,
In the signal processing device, the parity check program stored in the rewritable memory allows the execution program and the parity check program stored in the rewritable memory to have a unit of the rewritable memory. A memory check system wherein a parity operation is performed for each block having a plurality of addresses and a detection code is output based on a result of the parity operation.
上記パリティチェックプログラムは、上記書き換え可能なメモリ内で１または複数の上記ブロックに格納されることを特徴とするメモリチェックシステム。The memory check system according to claim 1,
The memory check system, wherein the parity check program is stored in one or a plurality of the blocks in the rewritable memory.
上記パリティチェックプログラムは、上記パリティ演算の結果が正常を示していれば上記検出コードとして所定の固定値を出力し、上記パリティ演算の結果が異常を示していれば上記検出コードとして該パリティ演算の結果を出力するようにしたことを特徴とするメモリチェックシステム。The memory check system according to claim 1,
The parity check program outputs a predetermined fixed value as the detection code if the result of the parity operation indicates normal, and outputs the predetermined code as the detection code if the result of the parity operation indicates abnormal. A memory check system characterized by outputting a result.
上記パリティチェックプログラムは、上記実行用プログラムに対する上記パリティ演算と、上記パリティチェックプログラムに対する上記パリティ演算とを上記ブロック単位で交互に行うようにしたことを特徴とするメモリチェックシステム。The memory check system according to claim 1,
The memory check system, wherein the parity check program alternately performs the parity calculation for the execution program and the parity calculation for the parity check program in block units.
上記パリティチェックプログラムによる、上記実行用プログラムに対する上記パリティ演算の結果に基づく上記検出コードと、上記パリティチェックプログラムに対する上記パリティ演算の結果に基づく上記検出コードとを上記ホスト装置に対して出力するようにしたことを特徴とするメモリチェックシステム。The memory check system according to claim 4,
According to the parity check program, the detection code based on the result of the parity operation for the execution program and the detection code based on the result of the parity operation for the parity check program are output to the host device. A memory check system characterized by:
さらに、上記ホスト装置により、上記書き換え可能なメモリに格納される上記実行用プログラム、上記パリティチェックプログラムおよび上記パリティコードに対するチェックを、上記検出コードに基づき行うようにしたことを特徴とするメモリチェックシステム。The memory check system according to claim 1,
A memory check system, wherein the host device performs a check on the execution program, the parity check program, and the parity code stored in the rewritable memory based on the detection code. .
実行用プログラムと、パリティチェックプログラムと、該パリティチェックプログラムで実行用プログラムおよび該パリティチェックプログラムに対してパリティ演算を行った結果のパリティコードとが格納されるメモリを有するホスト装置から供給された上記実行用プログラム、上記パリティチェックプログラムおよび上記パリティコードを格納する書き換え可能なメモリに格納された上記パリティチェックプログラムにより、上記書き換え可能なメモリに格納された上記実行用プログラムおよび上記パリティチェックプログラムに対して、上記書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行うパリティ演算のステップと、
上記パリティ演算のステップによる上記パリティ演算の結果に基づいた検出コードを出力する検出コード出力のステップと
を有することを特徴とするメモリチェック方法。An execution program, a parity check program, a parity check program, and a host device having a memory storing a parity code obtained by performing a parity operation on the execution program and the parity check program in the parity check program. A rewritable memory of a signal processing device having a rewritable memory for storing a supplied execution program, a parity check program, and a parity code, and performing signal processing based on the execution program stored in the rewritable memory In the memory check method for checking the contents of
The parity check program supplied from a host device having a memory for storing an execution program, a parity check program, and a parity code obtained by performing a parity operation on the execution program and the parity check program in the parity check program. The execution program, the parity check program, and the parity check program stored in the rewritable memory that stores the parity code are used to execute the parity check program and the execution program stored in the rewritable memory. A parity calculation step of performing a parity calculation for each block having a size of a plurality of unit addresses of the rewritable memory;
Outputting a detection code based on a result of the parity operation in the parity operation step.
実行用プログラムと、パリティチェックプログラムと、該パリティチェックプログラムで上記実行用プログラムおよび該パリティチェックプログラムに対して予めパリティ演算を行った結果のパリティコードとが格納される書き換え可能なメモリと、
上記書き換え可能なメモリに格納された上記実行用プログラムに基づき信号処理を行う信号処理手段と
を備え、
上記書き換え可能なメモリに格納された上記パリティチェックプログラムにより、上記書き換え可能なメモリに格納された上記実行用プログラムおよび上記パリティチェックプログラムに対して、上記書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行い、該パリティ演算の結果に基づいた検出コードを出力するようにしたことを特徴とする信号処理装置。In a signal processing device having a rewritable memory and performing signal processing according to the content written in the rewritable memory,
A rewritable memory in which an execution program, a parity check program, and a parity code obtained by performing a parity operation on the execution program and the parity check program in advance with the parity check program are stored;
Signal processing means for performing signal processing based on the execution program stored in the rewritable memory,
The parity check program stored in the rewritable memory allows the execution program and the parity check program stored in the rewritable memory to have a plurality of unit addresses of the rewritable memory. A signal processing apparatus for performing a parity operation for each of the blocks and outputting a detection code based on a result of the parity operation.
上記パリティチェックプログラムは、上記書き換え可能なメモリ内で１または複数の上記ブロックに格納されることを特徴とする信号処理装置。The signal processing device according to claim 8,
The signal processing device according to claim 1, wherein the parity check program is stored in one or a plurality of the blocks in the rewritable memory.
上記パリティチェックプログラムは、上記パリティ演算の結果が正常を示していれば上記検出コードとして所定の固定値を出力し、上記パリティ演算の結果が異常を示していれば上記検出コードとして該パリティ演算の結果を出力するようにしたことを特徴とする信号処理装置。The signal processing device according to claim 8,
The parity check program outputs a predetermined fixed value as the detection code if the result of the parity operation indicates normal, and outputs the predetermined code as the detection code if the result of the parity operation indicates abnormal. A signal processing device for outputting a result.
上記パリティチェックプログラムは、上記実行用プログラムに対する上記パリティ演算と、上記パリティチェックプログラムに対する上記パリティ演算とを上記ブロック単位で交互に行うようにしたことを特徴とする信号処理装置。The signal processing device according to claim 8,
The signal processing device according to claim 1, wherein the parity check program alternately performs the parity calculation for the execution program and the parity calculation for the parity check program in block units.
上記パリティチェックプログラムによる、上記実行用プログラムに対する上記パリティ演算の結果に基づく上記検出コードと、上記パリティチェックプログラムに対する上記パリティ演算の結果に基づく上記検出コードとを、上記書き換え可能なメモリに対して上記実行用プログラム、上記パリティチェックプログラムおよび上記パリティコードを供給するホスト装置に対して出力するようにしたことを特徴とする信号処理装置。The signal processing device according to claim 11,
By the parity check program, the detection code based on the result of the parity operation on the execution program, and the detection code based on the result of the parity operation on the parity check program, for the rewritable memory, A signal processing device for outputting to a host device that supplies an execution program, the parity check program, and the parity code.
実行用プログラムと、パリティチェックプログラムと、該パリティチェックプログラムで実行用プログラムおよび該パリティチェックプログラムに対して予めパリティ演算を行った結果のパリティコードとが格納される書き換え可能なメモリに格納された上記パリティチェックプログラムにより、上記書き換え可能なメモリに格納された上記実行用プログラムおよび上記パリティチェックプログラムに対して、上記書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行うパリティ演算のステップと、
上記パリティ演算のステップによる上記パリティ演算の結果に基づいた検出コードを出力する検出コード出力のステップと
を有することを特徴とする信号処理装置のメモリチェック方法。A memory check method of a signal processing device having a rewritable memory and performing signal processing in accordance with the content written in the rewritable memory,
The execution program, the parity check program, and the parity program which are stored in a rewritable memory in which an execution program and a parity code obtained by performing a parity operation on the parity check program in advance are stored. A parity operation for performing a parity operation on the execution program and the parity check program stored in the rewritable memory for each block having a plurality of unit addresses of the rewritable memory by a parity check program. Steps and
A detection code output step of outputting a detection code based on a result of the parity operation in the parity operation step.
実行用プログラムと、パリティ演算によりメモリをチェックするメモリチェックプログラムと、上記実行用プログラムおよび上記メモリチェックプログラムに対して予め上記パリティ演算を行った結果のパリティコードとが書き換え可能なメモリに格納され、該書き換え可能なメモリ上の上記実行用プログラムおよび上記メモリチェックプログラムに対して、上記書き換え可能なメモリの単位アドレスの複数からなるサイズのブロック毎にパリティ演算を行うパリティ演算のステップと、
上記パリティ演算のステップによる上記パリティ演算の結果に基づいた検出コードを出力する検出コード出力のステップと
を有することを特徴とするメモリチェックプログラム。A memory check program that has a rewritable memory and executes a memory check on the rewritable memory of the signal processing device that is configured to perform signal processing according to the content written in the rewritable memory,
An execution program, a memory check program for checking a memory by a parity operation, and a parity code obtained by performing the parity operation on the execution program and the memory check program in advance are stored in a rewritable memory; A parity operation step of performing a parity operation on the execution program and the memory check program on the rewritable memory for each block having a plurality of unit addresses of the rewritable memory;
A detection code output step of outputting a detection code based on a result of the parity operation in the parity operation step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002194452A JP4135413B2 (en) | 2002-07-03 | 2002-07-03 | MEMORY CHECK SYSTEM, MEMORY CHECK METHOD, SIGNAL PROCESSING DEVICE, SIGNAL PROCESSING DEVICE MEMORY CHECK METHOD, AND MEMORY CHECK PROGRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002194452A JP4135413B2 (en) | 2002-07-03 | 2002-07-03 | MEMORY CHECK SYSTEM, MEMORY CHECK METHOD, SIGNAL PROCESSING DEVICE, SIGNAL PROCESSING DEVICE MEMORY CHECK METHOD, AND MEMORY CHECK PROGRAM |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004038541A true JP2004038541A (en) | 2004-02-05 |
| JP4135413B2 JP4135413B2 (en) | 2008-08-20 |
Family
ID=31703140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002194452A Expired - Fee Related JP4135413B2 (en) | 2002-07-03 | 2002-07-03 | MEMORY CHECK SYSTEM, MEMORY CHECK METHOD, SIGNAL PROCESSING DEVICE, SIGNAL PROCESSING DEVICE MEMORY CHECK METHOD, AND MEMORY CHECK PROGRAM |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4135413B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071101A (en) * | 2006-09-14 | 2008-03-27 | Megachips Lsi Solutions Inc | Storage device and data output circuit |
| EP2261810A1 (en) | 2009-06-02 | 2010-12-15 | Sanyo Electric Co., Ltd. | Data check circuit |
| JP2013190923A (en) * | 2012-03-13 | 2013-09-26 | Dainippon Printing Co Ltd | Ic card and computer program |
| JP2013222348A (en) * | 2012-04-17 | 2013-10-28 | Dainippon Printing Co Ltd | Ic card and computer program |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620216U (en) * | 1992-05-08 | 1994-03-15 | 松下電器産業株式会社 | Packaging box with handle |
| JPH0620217U (en) * | 1992-05-20 | 1994-03-15 | 八木アンテナ株式会社 | Packing box |
-
2002
- 2002-07-03 JP JP2002194452A patent/JP4135413B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071101A (en) * | 2006-09-14 | 2008-03-27 | Megachips Lsi Solutions Inc | Storage device and data output circuit |
| EP2261810A1 (en) | 2009-06-02 | 2010-12-15 | Sanyo Electric Co., Ltd. | Data check circuit |
| US8327054B2 (en) | 2009-06-02 | 2012-12-04 | Semiconductor Components Industries, Llc | Data check circuit for checking program data stored in memory |
| JP2013190923A (en) * | 2012-03-13 | 2013-09-26 | Dainippon Printing Co Ltd | Ic card and computer program |
| JP2013222348A (en) * | 2012-04-17 | 2013-10-28 | Dainippon Printing Co Ltd | Ic card and computer program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4135413B2 (en) | 2008-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2159709B1 (en) | Error correcting method and computing element | |
| US4701915A (en) | Error recovery system in a data processor having a control storage | |
| JP5780174B2 (en) | System and method for handling bad bit errors | |
| TWI431526B (en) | Hardware flow control monitor | |
| TWI803927B (en) | Processor, apparatus for protecting the processor, and method for protecting the processor | |
| CN114328316A (en) | DMA controller, SOC system and data carrying method based on DMA controller | |
| JP2024513174A (en) | Error checking of data used in offloaded operations | |
| JP4135413B2 (en) | MEMORY CHECK SYSTEM, MEMORY CHECK METHOD, SIGNAL PROCESSING DEVICE, SIGNAL PROCESSING DEVICE MEMORY CHECK METHOD, AND MEMORY CHECK PROGRAM | |
| JP2003015958A (en) | Write-protect method | |
| US8190971B2 (en) | Data processing system and method for operating a data processing system | |
| WO2021038923A1 (en) | Control device, execution control method for user program, and system program | |
| EP2352092B1 (en) | Processor, information processing apparatus, and method of controlling processor | |
| JP2004126658A (en) | Processor system | |
| EP0655686B1 (en) | Retry control method and device for control processor | |
| JP4543505B2 (en) | Microcomputer control method and abnormality monitoring device | |
| JP2016177717A (en) | Memory control device and memory control method | |
| KR100216045B1 (en) | Bit arithmetic processing method and apparatus of programmable controller | |
| JP2012048445A (en) | Program executing device, program generating device, program correctness determination method and program processing method | |
| JP2004171106A (en) | Data storage control method and device | |
| JP3616588B2 (en) | Micro program check system | |
| JPS6052451B2 (en) | Microinstruction execution control method | |
| JPH0229839A (en) | Microprogram control device | |
| JPH04255032A (en) | Error correcting system for control storage | |
| JPS60238933A (en) | Error processing system of control storage device | |
| WO2011096083A1 (en) | Error generation indicator circuit, storage device, information processing device and control method of error generation indicator circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050502 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080418 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080513 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080526 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |