JP2004031769A - Composite ic package - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To remarkably decrease wiring resistance between each element including a power element and a bump corresponding to the element in a composite IC package forming the power element and an electric element except the power element on one chip. <P>SOLUTION: The composite IC package forms circuit parts 20 and 30 comprises a power element part 10 comprising the power element, and the electric elements except the power element on one chip 100; and a plurality of the bumps 50 arranged at a prescribed pitch P1 on one face of the chip 100. The composite IC package is designed with an arrangement pattern of the power element and the electric elements except the power element matched to the arrangement pitch P1 of the bumps 50, and the positions of taking-out electrodes 11 and 12 of the power element and taking-out electrodes of the electric elements except the power element match the positions of the bumps 50 corresponding to each taking-out electrode. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、パワー素子とそれ以外の電気素子とを一つのチップに形成し、該チップの一面側に所定のピッチにて配列された複数個のバンプを形成してなる複合ＩＣパッケージに関する。
【０００２】
【従来の技術】
複合ＩＣパッケージは、シリコンなどの半導体チップに、ＬＤＭＯＳ（横型ＤＭＯＳ）やＶＤＭＯＳ（縦型ＤＭＯＳ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワー素子、およびこれらパワー素子以外のＣＭＯＳ、バイポーラトランジスタ、抵抗素子、コンデンサ素子などの電気素子を形成したものである。
【０００３】
そして、チップの一面側に所定のピッチにて配列された複数個のバンプを形成し、これらバンプと上記の各素子とを電気的に導通させている。このようなＩＣパッケージは、バンプを介して配線基板などに実装されるもので、ＣＳＰ（チップサイズパッケージ）ともいわれる。
【０００４】
【発明が解決しようとする課題】
ところで、従来では、チップ内の各素子の配置パターンとバンプの配置パターンとは別々に設計されていた。図８は、従来の複合ＩＣパッケージにおけるチップ内の各素子の配置パターンの一例を示す概略平面図である。
【０００５】
パワー素子部１０、バイポーラトランジスタからなるバイポ−ラ回路部２０、ＣＭＯＳからなるＣＭＯＳ回路部３０などのサイズや形状の異なる各種の素子がチップ１００内に所定パターンで配置されている。
【０００６】
一方、図９は、図８のチップ１００に対して複数個のバンプ５０を搭載した状態を示す概略平面図である。多くのバンプ５０を効率よく配置するために、複数個のバンプ５０が所定ピッチにてマトリクス状に配列している。
【０００７】
そして、上述したように、従来では素子の配置とバンプの配置とは独立で設計されていたため、図９に示すように、各素子からなる上記回路部１０、２０、３０とバンプ５０とが一致せずにずれて位置する部分が存在する。
【０００８】
このような場合、図中、破線で示すように、回路部における素子の取り出し電極１１、１２とバンプ５０との間に再配線層２００を形成して電気的導通を図るのが一般的である。このような再配線層の例としては、特開２００１−１４４２２３号公報に記載されているようなものがある。
【０００９】
しかし、各素子の取り出し電極とバンプとの位置ずれが大きいと、それに伴って再配線層も長くなり、素子−バンプ間の配線抵抗が大きくなってしまう。チップに形成されている素子の中でも、特にパワー素子は比較的大電流を流すものであり、配線抵抗の増大はオン抵抗の増加となって素子特性に大きな影響を与えるため好ましくない。
【００１０】
そこで、本発明は上記問題に鑑み、パワー素子とそれ以外の電気素子とを一つのチップに形成した複合ＩＣパッケージにおいて、パワー素子を含む各素子と当該各素子に対応するバンプとの間の配線抵抗を大幅に小さくすることを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、パワー素子とこのパワー素子以外の電気素子とを一つのチップ（１００）に形成し、チップの一面側に所定のピッチにて配列された複数個のバンプ（５０）を形成してなる複合ＩＣパッケージにおいて、バンプの配列ピッチ（Ｐ１）に合わせてパワー素子および電気素子の配置パターンが設計されていることを特徴とする。
【００１２】
それによれば、バンプの配列ピッチに合わせて各素子がチップに配置されるので、各素子とバンプとの位置を極力一致させることができる。そのため、各素子の取り出し電極とバンプとの間に再配線層を形成することが不要となる。
【００１３】
よって、本発明によれば、パワー素子とそれ以外の電気素子とを一つのチップに形成した複合ＩＣパッケージにおいて、パワー素子を含む各素子と当該各素子に対応するバンプとの間の配線抵抗を大幅に小さくすることができる。そして、パワー素子のオン抵抗も小さくすることができる。
【００１４】
ここで、バンプの配列ピッチに合わせてパワー素子および電気素子の配置パターンが設計されているとは、請求項２に記載の発明のように、パワー素子および電気素子の各素子における取り出し電極（１１、１２）とこの取り出し電極に対応するバンプ（５０）とが、一致した位置にあるものにできる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【００１６】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。図１は本発明の実施形態に係る複合ＩＣパッケージＧ１のバンプ形成側の面からみた概略平面図である。なお、本明細書にて述べる各図のうち平面図には、識別を容易化するためのハッチングが施してあるが、断面を示すものではない。
【００１７】
この複合ＩＣパッケージＧ１は、シリコン基板などの半導体基板からなるチップ１００を備えており、このチップ１００には、複数個の種類の異なる素子が同一種類毎に領域を異にして形成されており、同一種類の素子毎にそれぞれ回路部１０、２０、３０を形成している。
【００１８】
複数個の種類の異なる素子は、大電流を流すパワー素子とこのパワー素子以外の電気素子である。パワー素子としてはＬＤＭＯＳやＶＤＭＯＳ、ＩＧＢＴなどが挙げられる。本例ではパワー素子はＬＤＭＯＳからなり、複数個のＬＤＭＯＳが集合して回路を構成することでパワー素子部１０が形成されている。
【００１９】
一方、パワー素子以外の電気素子としてはＣＭＯＳ、バイポーラトランジスタ、抵抗素子、コンデンサ素子などが挙げられる。図１では、バイポーラトランジスタからなるバイポ−ラ回路部２０、ＣＭＯＳからなるＣＭＯＳ回路部３０が示されている。
【００２０】
また、チップ１００には、これら回路部１０〜３０の検査を行うための検査用パッド４０が形成されている。そして、チップ１００の一面側には、はんだや金などからなる複数個のバンプ５０が所定の配列ピッチＰ１にてマトリクス状に配列されている。この配列ピッチＰ１は例えば０．数ｍｍ程度にできる。
【００２１】
このバンプ５０の配列ピッチＰ１に合わせて上記複数個の種類の異なる素子からなる回路部１０〜３０の配置パターンが設計されている。つまり、図１に示すように、例えば配列ピッチＰ１の２ピッチ分あるいは３ピッチ分を一つの単位として個々の回路部１０〜３０が配置されている。
【００２２】
具体的には、各回路部１０〜３０における素子の取り出し電極とこの取り出し電極に対応するバンプ５０とが一致した位置にあるようにする。ここで、図２は図１中のパワー素子部１０の拡大平面図であるが、パワー素子部１０の取り出し電極１１、１２とこれに対応する１個のバンプ５０とが重なって位置している。
【００２３】
そのバンプ５０と素子との接続構成について、本例のＬＤＭＯＳからなるパワー素子部１０を例にとって説明する。図３は、チップ１００の厚さ方向に沿ったパワー素子部１０の一部概略断面図である。
【００２４】
図３に示す例では、チップ１００としてのＮ型シリコン基板の表面に、複数個のトランジスタ素子が面配置されている。各トランジスタ素子は一般的なＭＯＳトランジスタ構成を有するものであり、各々がＬＯＣＯＳ酸化膜１３で絶縁分離されている。
【００２５】
すなわち、ゲート電極１４に電圧が印加されると、チャネル１５の導電型が反転し、ソース１１ａからドレイン１２ａへ電流が流れるようになっている。各トランジスタ素子のゲート電極１４、ソース電極１１ｂ、ドレイン電極１２ｂは、下側から順に積層された第１絶縁層１６ａおよび第２絶縁層１６ｂによって絶縁分離されている。
【００２６】
そして、第２絶縁層１６ｂの上には、上記図２にも示されるパワー素子部１０の取り出し電極１１、１２としてのソース電極用の取り出し電極１１およびドレイン電極用の取り出し電極１２が形成されている。これら取り出し用電極１１、１２はアルミニウムなどからなる。
【００２７】
第２絶縁層１６ｂの適所に開口部を形成することで、パワー素子部１０内にて各ＭＯＳトランジスタのソース電極１１ｂ同士は、ソース電極用の取り出し電極１１にまとめられて導通されており、ドレイン電極１２ｂ同士は、ドレイン電極用の取り出し電極１２にまとめられて導通されている。
【００２８】
そして、各取り出し用電極１１、１２の直上には上記バンプ５０が配置されており、各取り出し用電極１１、１２とバンプ５０とは導通されている。取り出し用電極１１、１２の上にはシリコン酸化膜やポリイミド層などからなる絶縁膜１７が形成されており、この絶縁膜１７に形成された開口部１７ａを介して、各ＭＯＳトランジスタのソース電極１１ｂ、ドレイン電極１２ｂは、取り出し電極１１、１２に導通されている。
【００２９】
このパワー素子部１０の例に示されるように、他の電気素子すなわち本例ではバイポ−ラ回路部２０、ＣＭＯＳ回路部３０についても同様に、各回路部２０、３０における他の電気素子の取り出し電極の直上にバンプ５０が配置され、バンプ５０と各取り出し電極とが導通されている。
【００３０】
なお、上記図３に示すような絶縁層を介した取り出し電極の積層構造は、本出願人がすでに出願している特開平７−２６３６６５号公報に記載の構造に準じたものである。しかし、本実施形態において、素子の取り出し電極は、このような積層構造でなくても良く、素子によっては単層構造であっても良い。
【００３１】
このような複合ＩＣパッケージＧ１は、周知の半導体プロセス技術を用いて、チップ１００に各素子からなる回路部１０、２０、３０を形成し、その後、各回路部１０〜３０の取り出し電極の直上に、印刷法、蒸着法、はんだボール法などによりバンプ５０を形成することにより製造することができる。なお、各素子の形成位置は、あらかじめ設計されているバンプ５０の配置パターンに合わせる。
【００３２】
このように、本実施形態の複合ＩＣパッケージＧ１では、バンプ５０の配列ピッチＰ１に合わせてパワー素子および電気素子の配置パターンが設計されていることを特徴とする。具体的には、パワー素子および電気素子の各素子における取り出し電極とこの取り出し電極に対応するバンプ５０とを一致した位置にあるようにしている。
【００３３】
それによれば、バンプ５０の配列ピッチＰ１に合わせて各素子がチップ１００に配置されるので、各素子とバンプ５０との位置を極力一致させることができる。そのため、各素子の取り出し電極とバンプ５０との間に、従来のような再配線層を形成することが不要となる。
【００３４】
よって、本実施形態によれば、複合ＩＣパッケージＧ１において、パワー素子を含む各素子と当該各素子に対応するバンプ５０との間の配線抵抗を大幅に小さくすることができる。そして、特に配線抵抗の増加抑制が必要なパワー素子において、そのオン抵抗を小さくすることができる。
【００３５】
ちなみに、異種の電気素子ではなく、同一種の電気素子のみがチップに配列して形成されているＩＣパッケージの場合、バンプの配列と素子の配列とは必然的に一致する。
【００３６】
しかし、本実施形態は、異なるサイズや形状を持つ異種の電気素子が同一チップに形成されたＩＣパッケージに係るものであり、このような場合、従来の構成設計では素子とバンプとの位置ずれが避けられない。本実施形態はその点を解決したものである。
【００３７】
以下、本実施形態の種々の変形例について示す。図４は本実施形態の第１の変形例としての複合ＩＣパッケージＧ２の概略平面図であり、図５は図４中のパワー素子部１０の拡大平面図である。パワー素子およびそれ以外の電気素子の取り出し電極は、これら素子にて構成される各回路部１０〜３０から、その一部がはみ出して位置していても良い。
【００３８】
図４および図５に示す例では、パワー素子の取り出し電極１２の一部が、パワー素子部１０の形成領域からはみ出して位置している。そして、このパワー素子部１０からはみ出している取り出し電極１２においても、その直上にバンプ５０が配置されている。
【００３９】
図６は、本実施形態の第２の変形例をパワー素子部１０を例にとって示す概略平面図である。本例は、一つの取り出し電極が、バンプ５０の配列ピッチＰ１に沿ったある一方向に沿って長い形状である場合に、この一つの取り出し電極に対してその長手方向に沿って複数個のバンプ５０を搭載できるような場合に関するものである。
【００４０】
図６に示す例では、取り出し電極１１、１２は図中の縦方向の配列ピッチＰ１方向に沿って長い形状となっており、一つ一つの取り出し電極１１、１２に対して電極長手方向に沿って２個のバンプ５０が配列ピッチＰ１にて配列されている。
【００４１】
このとき、一つの取り出し電極１１、１２において、その長手方向には、一方の電極端部Ｔ１、一つ目のバンプ５０の中心部Ｔ２、二つ目のバンプ５０の中心部Ｔ３、他方の電極端部Ｔ４が均等間隔で並んだ形となる。つまり、これら各部Ｔ１〜Ｔ４において互いに隣り合う部の距離は、取り出し電極１１、１２の長さの３分の１となっており均等である。
【００４２】
ここで、本第２の変形例において、一つの取り出し電極１１、１２に対して電極長手方向に沿ってｎ個のバンプ５０が配列されている場合は、一方の電極端部、各バンプ５０の中心、他方の電極端部のうち互いに隣り合う部の距離は、図６に示すように、取り出し電極１１、１２の長さの（ｎ＋１）分の１となる。
【００４３】
この第２の変形例に示すように、取り出し電極の形状を配列ピッチＰ１に合わせて設計すれば、一つの取り出し電極に対してその長手方向に沿って複数個のバンプ５０を搭載する場合に、各バンプ５０の間の配線抵抗を互いに均一化することができ、好ましい。
【００４４】
図７は、本実施形態の第３の変形例をパワー素子部１０を例にとって示す概略平面図である。本例も、上記第２の変形例と同様に、一つの取り出し電極に対してその長手方向に沿って複数個のバンプ５０を搭載可能な場合に関するものであるが、本例では、一つの取り出し電極上の複数個のバンプ５０を同電位にできる場合に関する。
【００４５】
この場合、図７に示すように、一つの取り出し電極１１、１２上の各バンプ５０は、互いに接触して導通するように配置しても良い。接触する各バンプ５０は絶縁膜１７に形成された共通の開口部１７ａを介して、取り出し電極１１、１２に導通されている。
【図面の簡単な説明】
【図１】本発明の実施形態に係る複合ＩＣパッケージの概略平面図である。
【図２】図１中のパワー素子部の拡大平面図である。
【図３】チップの厚さ方向に沿ったパワー素子部の一部概略断面図である。
【図４】上記実施形態の第１の変形例としての複合ＩＣパッケージの概略平面図である。
【図５】図４中のパワー素子部の拡大平面図である。
【図６】上記実施形態の第２の変形例を示す概略平面図である。
【図７】上記実施形態の第３の変形例を示す概略平面図である。
【図８】従来の複合ＩＣパッケージにおけるチップ内の各素子の配置パターンの一例を示す概略平面図である。
【図９】図８に示すチップに対して複数個のバンプを所定ピッチにて配列させて搭載した状態を示す概略平面図である。
【符号の説明】
１０…パワー素子部、１１、１２…取り出し電極、２０…バイポーラ回路部、３０…ＣＭＯＳ回路部、５０…バンプ、１００…チップ、Ｐ１…配列ピッチ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a composite IC package in which a power element and other electric elements are formed on one chip, and a plurality of bumps arranged at a predetermined pitch are formed on one surface of the chip.
[0002]
[Prior art]
A composite IC package includes a semiconductor chip such as silicon, a power element such as an LDMOS (horizontal DMOS), a VDMOS (vertical DMOS), or an IGBT (insulated gate bipolar transistor), and a CMOS, a bipolar transistor, and a resistor other than these power elements. An electric element such as an element or a capacitor element is formed.
[0003]
Then, a plurality of bumps arranged at a predetermined pitch are formed on one surface side of the chip, and these bumps are electrically connected to the respective elements. Such an IC package is mounted on a wiring board or the like via bumps, and is also called a CSP (chip size package).
[0004]
[Problems to be solved by the invention]
By the way, conventionally, the arrangement pattern of each element in the chip and the arrangement pattern of the bumps are separately designed. FIG. 8 is a schematic plan view showing an example of an arrangement pattern of each element in a chip in a conventional composite IC package.
[0005]
Various elements having different sizes and shapes, such as a power element section 10, a bipolar circuit section 20 composed of bipolar transistors, and a CMOS circuit section 30 composed of CMOS, are arranged in a predetermined pattern in a chip 100.
[0006]
FIG. 9 is a schematic plan view showing a state in which a plurality of bumps 50 are mounted on the chip 100 of FIG. In order to efficiently arrange many bumps 50, a plurality of bumps 50 are arranged in a matrix at a predetermined pitch.
[0007]
As described above, since the arrangement of the elements and the arrangement of the bumps are conventionally designed independently of each other, as shown in FIG. 9, the circuit sections 10, 20, and 30 composed of the respective elements and the bumps 50 match. There is a part that is shifted without being placed.
[0008]
In such a case, as shown by a broken line in the drawing, it is general to form a redistribution layer 200 between the extraction electrodes 11 and 12 of the element in the circuit portion and the bump 50 to achieve electrical conduction. . An example of such a redistribution layer is described in JP-A-2001-144223.
[0009]
However, if the displacement between the extraction electrode of each element and the bump is large, the rewiring layer becomes longer accordingly, and the wiring resistance between the element and the bump increases. Among the elements formed on the chip, a power element in particular flows a relatively large current, and an increase in wiring resistance undesirably increases on-resistance and greatly affects element characteristics.
[0010]
In view of the above, the present invention has been made in view of the above problem, and in a composite IC package in which a power element and other electric elements are formed on one chip, wiring between each element including the power element and a bump corresponding to each element is provided. The purpose is to significantly reduce the resistance.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, a power element and an electric element other than the power element are formed on one chip (100), and are arranged at a predetermined pitch on one surface side of the chip. In the composite IC package formed by forming the plurality of bumps (50), the arrangement pattern of the power element and the electric element is designed according to the arrangement pitch (P1) of the bumps.
[0012]
According to this, since the elements are arranged on the chip in accordance with the arrangement pitch of the bumps, the positions of the elements and the bumps can be matched as much as possible. Therefore, it is not necessary to form a rewiring layer between the extraction electrode of each element and the bump.
[0013]
Therefore, according to the present invention, in a composite IC package in which a power element and other electric elements are formed on one chip, the wiring resistance between each element including the power element and the bump corresponding to each element is reduced. It can be significantly reduced. Then, the on-resistance of the power element can be reduced.
[0014]
Here, the arrangement pattern of the power element and the electric element is designed in accordance with the arrangement pitch of the bumps, as in the invention according to claim 2, wherein the extraction electrode (11 , 12) and the bump (50) corresponding to the extraction electrode can be located at the same position.
[0015]
It should be noted that reference numerals in parentheses of the above-described units are examples showing the correspondence with specific units described in the embodiments described later.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention shown in the drawings will be described. FIG. 1 is a schematic plan view of a composite IC package G1 according to an embodiment of the present invention as viewed from a surface on a bump formation side. In addition, in each of the drawings described in this specification, a plan view is hatched for facilitating identification, but does not show a cross section.
[0017]
The composite IC package G1 includes a chip 100 made of a semiconductor substrate such as a silicon substrate. In the chip 100, a plurality of different types of elements are formed in different regions for the same type, Circuit portions 10, 20, and 30 are formed for each element of the same type.
[0018]
The plurality of types of different elements are a power element that flows a large current and an electric element other than the power element. Examples of the power element include LDMOS, VDMOS, and IGBT. In this example, the power element is made of LDMOS, and the power element section 10 is formed by forming a circuit by assembling a plurality of LDMOS.
[0019]
On the other hand, examples of the electric element other than the power element include a CMOS, a bipolar transistor, a resistor, and a capacitor. FIG. 1 shows a bipolar circuit section 20 composed of bipolar transistors and a CMOS circuit section 30 composed of CMOS.
[0020]
In addition, on the chip 100, inspection pads 40 for inspecting the circuit units 10 to 30 are formed. On one surface side of the chip 100, a plurality of bumps 50 made of solder, gold, or the like are arranged in a matrix at a predetermined arrangement pitch P1. The arrangement pitch P1 is, for example, 0. It can be about several mm.
[0021]
An arrangement pattern of the circuit units 10 to 30 including the plurality of types of different elements is designed in accordance with the arrangement pitch P1 of the bumps 50. That is, as shown in FIG. 1, for example, the individual circuit units 10 to 30 are arranged using two or three pitches of the arrangement pitch P1 as one unit.
[0022]
Specifically, the extraction electrode of the element in each of the circuit units 10 to 30 and the bump 50 corresponding to the extraction electrode are located at the same position. Here, FIG. 2 is an enlarged plan view of the power element unit 10 in FIG. 1, and the extraction electrodes 11 and 12 of the power element unit 10 and one bump 50 corresponding thereto are positioned so as to overlap. .
[0023]
The connection configuration between the bump 50 and the element will be described by taking the power element section 10 composed of the LDMOS of the present example as an example. FIG. 3 is a partial schematic cross-sectional view of the power element unit 10 along the thickness direction of the chip 100.
[0024]
In the example shown in FIG. 3, a plurality of transistor elements are arranged on the surface of an N-type silicon substrate as the chip 100. Each transistor element has a general MOS transistor configuration, and is isolated from each other by a LOCOS oxide film 13.
[0025]
That is, when a voltage is applied to the gate electrode 14, the conductivity type of the channel 15 is inverted, and a current flows from the source 11a to the drain 12a. The gate electrode 14, the source electrode 11b, and the drain electrode 12b of each transistor element are insulated and separated by a first insulating layer 16a and a second insulating layer 16b that are sequentially stacked from the bottom.
[0026]
Then, on the second insulating layer 16b, the extraction electrodes 11 and 12 for the source electrode and the extraction electrode 12 for the drain electrode are formed as the extraction electrodes 11 and 12 of the power element unit 10 also shown in FIG. I have. These extraction electrodes 11 and 12 are made of aluminum or the like.
[0027]
By forming an opening at an appropriate position in the second insulating layer 16b, the source electrodes 11b of the respective MOS transistors in the power element section 10 are collectively and electrically connected to the extraction electrode 11 for the source electrode, and the drain is formed. The electrodes 12b are collectively and electrically connected to the extraction electrode 12 for the drain electrode.
[0028]
The bumps 50 are arranged directly above the respective extraction electrodes 11 and 12, and the respective extraction electrodes 11 and 12 are electrically connected to the bumps 50. An insulating film 17 made of a silicon oxide film, a polyimide layer, or the like is formed on the extraction electrodes 11 and 12, and a source electrode 11b of each MOS transistor is formed through an opening 17a formed in the insulating film 17. The drain electrode 12b is electrically connected to the extraction electrodes 11 and 12.
[0029]
As shown in the example of the power element section 10, with respect to other electric elements, that is, the bipolar circuit section 20 and the CMOS circuit section 30 in this example, similarly, extraction of other electric elements in each circuit section 20, 30 The bumps 50 are arranged immediately above the electrodes, and the bumps 50 are electrically connected to the respective extraction electrodes.
[0030]
The laminated structure of the extraction electrode via the insulating layer as shown in FIG. 3 is based on the structure described in Japanese Patent Application Laid-Open No. Hei 7-263665 filed by the present applicant. However, in the present embodiment, the extraction electrode of the element may not have such a laminated structure, and may have a single-layer structure depending on the element.
[0031]
In such a composite IC package G1, the circuit portions 10, 20, and 30 formed of the respective elements are formed on the chip 100 by using a well-known semiconductor process technology. It can be manufactured by forming the bumps 50 by a printing method, a vapor deposition method, a solder ball method, or the like. The formation position of each element is adjusted to the layout pattern of the bumps 50 designed in advance.
[0032]
As described above, the composite IC package G1 of the present embodiment is characterized in that the arrangement pattern of the power element and the electric element is designed in accordance with the arrangement pitch P1 of the bumps 50. Specifically, the extraction electrodes of the power element and the electric element and the bumps 50 corresponding to the extraction electrodes are located at the same position.
[0033]
According to this, since the elements are arranged on the chip 100 in accordance with the arrangement pitch P1 of the bumps 50, the positions of the elements and the bumps 50 can be matched as much as possible. Therefore, it is not necessary to form a rewiring layer between the extraction electrode of each element and the bump 50 as in the related art.
[0034]
Therefore, according to this embodiment, in the composite IC package G1, the wiring resistance between each element including the power element and the bump 50 corresponding to each element can be significantly reduced. In particular, the on-resistance can be reduced in a power element that needs to suppress an increase in wiring resistance.
[0035]
By the way, in the case of an IC package in which only the same kind of electric elements, not the different kinds of electric elements, are arranged in a chip, the arrangement of the bumps and the arrangement of the elements necessarily coincide.
[0036]
However, the present embodiment relates to an IC package in which different types of electric elements having different sizes and shapes are formed on the same chip. In such a case, the misalignment between the elements and the bumps in the conventional configuration design. Inevitable. This embodiment solves that point.
[0037]
Hereinafter, various modifications of the present embodiment will be described. FIG. 4 is a schematic plan view of a composite IC package G2 as a first modification of the present embodiment, and FIG. 5 is an enlarged plan view of the power element unit 10 in FIG. The extraction electrodes of the power element and the other electric elements may be partially protruded from the circuit sections 10 to 30 constituted by these elements.
[0038]
In the example shown in FIGS. 4 and 5, a part of the extraction electrode 12 of the power element protrudes from the formation region of the power element section 10 and is located. Also, the bumps 50 are disposed immediately above the extraction electrodes 12 protruding from the power element unit 10.
[0039]
FIG. 6 is a schematic plan view showing a second modification of the present embodiment using the power element unit 10 as an example. In the present example, when one extraction electrode has a long shape along one direction along the arrangement pitch P1 of the bumps 50, a plurality of bumps are formed along the longitudinal direction with respect to this one extraction electrode. It is related to the case where 50 can be mounted.
[0040]
In the example shown in FIG. 6, the extraction electrodes 11 and 12 have a long shape along the direction of the vertical arrangement pitch P1 in the figure, and each of the extraction electrodes 11 and 12 extends along the electrode longitudinal direction. Thus, two bumps 50 are arranged at an arrangement pitch P1.
[0041]
At this time, in one of the extraction electrodes 11 and 12, one electrode end T1, the center T2 of the first bump 50, the center T3 of the second bump 50, and the other electrode in the longitudinal direction. The extreme portions T4 are arranged at equal intervals. That is, the distance between the adjacent portions in each of the portions T1 to T4 is equal to one third of the length of the extraction electrodes 11 and 12, and is equal.
[0042]
Here, in the second modification, when n bumps 50 are arranged along the electrode longitudinal direction with respect to one extraction electrode 11, 12, one end of the electrode, one of the bumps 50. As shown in FIG. 6, the distance between the center and the other end of the other electrode adjacent to each other is (n + 1) times the length of the extraction electrodes 11 and 12.
[0043]
As shown in the second modification, if the shape of the extraction electrode is designed in accordance with the arrangement pitch P1, when a plurality of bumps 50 are mounted on one extraction electrode along the longitudinal direction thereof, The wiring resistance between the bumps 50 can be made uniform, which is preferable.
[0044]
FIG. 7 is a schematic plan view showing a third modification of the present embodiment using the power element unit 10 as an example. This example also relates to the case where a plurality of bumps 50 can be mounted on one extraction electrode along the longitudinal direction, as in the second modified example. This relates to a case where a plurality of bumps 50 on an electrode can be set to the same potential.
[0045]
In this case, as shown in FIG. 7, the bumps 50 on one of the extraction electrodes 11 and 12 may be arranged so as to be in contact with each other and to be conductive. The contacting bumps 50 are electrically connected to the extraction electrodes 11 and 12 via a common opening 17 a formed in the insulating film 17.
[Brief description of the drawings]
FIG. 1 is a schematic plan view of a composite IC package according to an embodiment of the present invention.
FIG. 2 is an enlarged plan view of a power element unit in FIG.
FIG. 3 is a partial schematic cross-sectional view of a power element portion along a thickness direction of a chip.
FIG. 4 is a schematic plan view of a composite IC package as a first modification of the embodiment.
FIG. 5 is an enlarged plan view of a power element section in FIG.
FIG. 6 is a schematic plan view showing a second modification of the embodiment.
FIG. 7 is a schematic plan view showing a third modification of the embodiment.
FIG. 8 is a schematic plan view showing an example of an arrangement pattern of each element in a chip in a conventional composite IC package.
FIG. 9 is a schematic plan view showing a state in which a plurality of bumps are arranged at a predetermined pitch and mounted on the chip shown in FIG. 8;
[Explanation of symbols]
Reference numeral 10: power element portion, 11, 12: extraction electrode, 20: bipolar circuit portion, 30: CMOS circuit portion, 50: bump, 100: chip, P1: arrangement pitch.

Claims (2)

パワー素子とこのパワー素子以外の電気素子とを一つのチップ（１００）に形成し、前記チップの一面側に所定のピッチにて配列された複数個のバンプ（５０）を形成してなる複合ＩＣパッケージにおいて、
前記バンプの配列ピッチ（Ｐ１）に合わせて前記パワー素子および前記電気素子の配置パターンが設計されていることを特徴とする複合ＩＣパッケージ。A composite IC in which a power element and an electric element other than the power element are formed on one chip (100), and a plurality of bumps (50) arranged at a predetermined pitch on one surface side of the chip. In the package,
A composite IC package, wherein an arrangement pattern of the power element and the electric element is designed in accordance with an arrangement pitch (P1) of the bumps. 前記パワー素子および前記電気素子の各素子における取り出し電極（１１、１２）とこの取り出し電極に対応する前記バンプ（５０）とが、一致した位置にあることを特徴とする請求項１に記載の複合ＩＣパッケージ。2. The composite according to claim 1, wherein the extraction electrodes (11, 12) of each of the power element and the electric element and the bumps (50) corresponding to the extraction electrodes are located at the same position. 3. IC package.
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