JP2004031728A - 記憶装置 - Google Patents
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Abstract
【課題】強誘電体を任意の電極上に自己整合的に選択成長させて形成した強誘電体キャパシタをメモリセルの一部に用いてデータを記憶することを目的とする。
【解決手段】基板上に形成した第１の電極と、前記第１の電極の上に形成した第１の強誘電体と、前記強誘電体の上に形成した第２の電極とから形成した強誘電体キャパシタと、前記強誘電体キャパシタを含むメモリセルが構成された記憶装置であって、前記第１の強誘電体は、前記第１の電極の上に選択的に成長し形成されるので、任意の形状の電極上に選択的に強誘電体を形成でき、強誘電体に損傷領域のない微細な強誘電体キャパシタを提供する。
【選択図】 図１
【解決手段】基板上に形成した第１の電極と、前記第１の電極の上に形成した第１の強誘電体と、前記強誘電体の上に形成した第２の電極とから形成した強誘電体キャパシタと、前記強誘電体キャパシタを含むメモリセルが構成された記憶装置であって、前記第１の強誘電体は、前記第１の電極の上に選択的に成長し形成されるので、任意の形状の電極上に選択的に強誘電体を形成でき、強誘電体に損傷領域のない微細な強誘電体キャパシタを提供する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体を任意の電極上に自己整合的に選択成長させて形成した強誘電体キャパシタをメモリセルの一部に用いてデータを記憶する記憶装置に関するものである。
【０００２】
【従来の技術】
強誘電体キャパシタとトランジスタとによってメモリセルを構成する従来の記憶装置は、たとえば図５に示すような構成からなる。ここで、強誘電体キャパシタ１０の第１の電極１はトランジスタ７のソース４に接続され、第２の電極２はセルプレート線９に接続されている。トランジスタ７のドレイン５はビット線８に、ゲート６はワード線１１にそれぞれ接続されている。
【０００３】
たとえば、メモリセルのデバイス構造として、図６に示すスタック構造をとることができる。この構造において、強誘電体キャパシタ１０の第１の電極１は、第１のコンタクトプラグ１２を介してトランジスタ７のソース４に接続され、第２の電極２はセルプレート線９に接続されている。トランジスタ７のドレイン５は第２のコンタクトプラグ１３を介してビット線８に、ゲート６はワード線１１（図示せず）にそれぞれ接続されている。
【０００４】
このような構造のメモリセルにおいて、強誘電体キャパシタ１０を形成するには、たとえば図７に示すように、シリコン基板２０上に第１の絶縁層２１を形成した支持基板の上に、第１の電極１と、第１の強誘電体３と、第２の電極２を積層したのち、図７（ａ）に示すように最上層に所望の形状に形成したフォトレジストマスク２４をエッチマスクとして、プラズマエッチング法などで図７（ｂ）のキャパシタ形状を得る。
【０００５】
しかし、プラズマエッチングにおいては反応性ラジカルなど活性種を多量に含むので、これによる第１の強誘電体の切断面は内部まで損傷し、もはや強誘電体たりえない損傷領域３０が、強誘電体キャパシタ１０の周辺部に形成される（図７（ｃ））。
【０００６】
【発明が解決しようとする課題】
上述の損傷領域３０は、強誘電体キャパシタ１０の実効面積を減少させる。すなわち、損傷領域３０は、強誘電体キャパシタ１０の側壁から内部へ数十ナノメートルから数百ナノメートルにまでおよび、強誘電体キャパシタの面積が１μｍ２を下回ると、強誘電体キャパシタ１０の実効面積の減少は無視できなくなる。
【０００７】
このような損傷領域３０を低減するために、強誘電体キャパシタ１０の形成後には、回復アニールが施されるが、損傷領域３０を完全に消失させる効果はない。
【０００８】
また、この回復アニールは、強誘電体の結晶化温度とほぼ同等であるため、強誘電体キャパシタを多層に積層した場合は、各層毎に回復アニールが必要となり、各層間の配線の熱劣化などを招くので、強誘電体キャパシタを多層に積層した３次元キャパシタアレイの実現が困難であった。
【０００９】
また、従来の技術においては、図７（ａ）のように単層の第１の電極１の上全面に、スパッタ法やゾル−ゲル法によって第１の強誘電体３を形成していたので、多結晶化が必定であり、結晶方位の等方化に起因する分極の発現方向の平準化が生じ、分極偏位が最大化する方位へ強誘電体の結晶方位を制御することが困難であった。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、基板上に形成した第１の電極と、前記第１の電極の上に形成した第１の強誘電体と、前記強誘電体の上に形成した第２の電極とから形成した強誘電体キャパシタと、前記強誘電体キャパシタを含むメモリセルが構成された記憶装置であって、前記第１の強誘電体は、前記第１の電極の上に選択的に成長し形成される記憶装置であって、任意の形状の電極上に選択的に強誘電体を形成できるので、強誘電体に損傷領域のない微細な強誘電体キャパシタを提供する作用を有する。
【００１１】
請求項２に記載の発明は、第１の電極の上に選択的に成長し形成される第１の強誘電体は、単結晶であるかあるいは単一分域のみからなる請求項１に記載の記憶装置であって、多結晶化による結晶方位の等方化に起因する分極の発現方向の平準化が生じず、分極偏位が最大化する方位へ強誘電体の結晶方位を制御することを可能とする作用を有する。
【００１２】
請求項３に記載の発明は、第１の電極の上に選択的に成長し形成される第１の強誘電体の成長過程が、第１の電極との物理的または化学的相互作用によって自己組織化する過程を含む請求項１に記載の記憶装置であって、任意の形状の電極上に自己整合的に強誘電体を形成する作用を有する。
【００１３】
請求項４に記載の発明は、第１の電極の上に選択的に成長し形成される第１の強誘電体の成長過程が、気相または液相でなされる請求項３に記載の記憶装置であって、液体原料中または気体原料雰囲気中で、任意の形状の電極上に自己整合的に強誘電体を形成する作用を有する。
【００１４】
請求項５に記載の発明は、強誘電体キャパシタに選択スイッチが接続され、メモリセルを構成した請求項１に記載の記憶装置であって、複数のメモリセルをアレイ状に配置したとき、任意のメモリセルの選択を容易にする作用を有する。
請求項６に記載の発明は、強誘電体キャパシタに接続した選択スイッチが基板上または基板と第１の電極との間に形成された請求項５に記載の記憶装置であって、メモリセルの配置密度を向上する作用を有する。
【００１５】
請求項７に記載の発明は、選択スイッチはトランジスタまたは双方向ダイオードである請求項５に記載の記憶装置であって、選択スイッチがトランジスタの場合はメモリセルのアレイをアクティブマトリクスで、選択スイッチが双方向ダイオードの場合はメモリセルのアレイを単純マトリクスでの構成を可能とする作用を有する。
【００１６】
請求項８に記載の発明は、基板の上の第１の絶縁層の上に形成した第１の電極と、前記第１の電極の上に形成した第１の強誘電体と、前記第１の強誘電体の上に形成した第２の電極とから形成した強誘電体キャパシタを複数個配置して構成した第１の強誘電体キャパシタアレイ層と、ｎを整数（ｎ≧２）として、前記第１の強誘電体キャパシタアレイ層の上に形成した第ｎの絶縁層の上に形成した第（２ｎ−１）の電極と、前記第（２ｎ−１）の電極の上に形成した第ｎの強誘電体と、前記第ｎの強誘電体の上に形成した第２ｎの電極とから形成した強誘電体キャパシタを複数個配置して構成した第ｎの強誘電体キャパシタアレイ層を形成することにより、前記半導体基板上に第１の強誘電体キャパシタアレイ層から第ｎの強誘電体キャパシタアレイ層までを積層してなり、前記第ｎの強誘電体は、前記第（２ｎ−１）の電極の上に選択的に成長し形成される記憶装置であって、メモリセルアレイを３次元的に配置し、メモリセルの配置密度を向上する作用を有する。
【００１７】
請求項９に記載の発明は、第（２ｎ−１）の電極の上に選択的に成長し形成される第ｎの強誘電体は、単結晶であるかあるいは単一分域のみからなる請求項８に記載の記憶装置であって、多結晶化による結晶方位の等方化に起因する分極の発現方向の平準化が生じず、分極偏位が最大化する方位へ強誘電体の結晶方位を制御することを可能とする作用を有する。
【００１８】
請求項１０に記載の発明は、第（２ｎ−１）の電極の上に選択的に成長し形成される第ｎの強誘電体の成長過程が、第（２ｎ−１）の電極との物理的または化学的相互作用によって自己組織化する過程を含む請求項８に記載の記憶装置であって、任意の形状の電極上に自己整合的に強誘電体を形成する作用を有する。
【００１９】
請求項１１に記載の発明は、第（２ｎ−１）の電極の上に選択的に成長し形成される第１の強誘電体の成長過程が、気相または液相でなされる請求項８に記載の記憶装置であって、液体原料中または気体原料雰囲気中で、任意の形状の電極上に自己整合的に強誘電体を形成する作用を有する。
【００２０】
請求項１２に記載の発明は、強誘電体キャパシタに選択スイッチが接続され、メモリセルを構成した請求項８に記載の記憶装置であって、複数のメモリセルをアレイ状に配置したとき、任意のメモリセルの選択を容易にする作用を有する。
【００２１】
請求項１３に記載の発明は、第ｎの強誘電体キャパシタアレイ層の強誘電体キャパシタに接続する選択スイッチが、基板上または基板と第（２ｎ−１）の電極との間に形成された請求項１２に記載の記憶装置であって、メモリセルの配置密度を向上する作用を有する。
【００２２】
請求項１４に記載の発明は、選択スイッチはトランジスタまたは双方向ダイオードである請求項１２に記載の記憶装置であって、選択スイッチがトランジスタの場合はメモリセルのアレイをアクティブマトリクスで、選択スイッチが双方向ダイオードの場合はメモリセルのアレイを単純マトリクスでの構成を可能とする作用を有する。
【００２３】
請求項１５に記載の発明は、第ｎの強誘電体キャパシタアレイ層の強誘電体キャパシタに接続した選択スイッチが、前記第ｎの強誘電体キャパシタアレイ層内に形成された請求項１２に記載の記憶装置であって、各メモリセルの強誘電体キャパシタと選択スイッチとの配線距離を短縮できるという作用を有する。
【００２４】
請求項１６に記載の発明は、第ｎの強誘電体キャパシタアレイ層内に形成された選択スイッチは薄膜トランジスタまたは双方向ダイオードである請求項１２に記載の記憶装置であって、前記選択スイッチを３次元的に配置する作用を有する。
【００２５】
請求項１７に記載の発明は、第ｎの強誘電体キャパシタアレイ層に配置された強誘電体キャパシタまたは強誘電体キャパシタと選択スイッチとからなる複数のメモリセルを互いに電気的に接続する手段を、前記第ｎの強誘電体キャパシタアレイ層と前記第（ｎ−１）の強誘電体キャパシタアレイ層との間または、前記第ｎの強誘電体キャパシタアレイ層の上に設けてなる請求項１２に記載の記憶装置であって、３次元的に配置したメモリセルアレイの配置密度を向上する作用を有する。
【００２６】
請求項１８に記載の発明は、前記第ｎの強誘電体キャパシタアレイ層に配置された複数のメモリセルと第（ｎ−１）の強誘電体キャパシタアレイ層に配置された複数メモリセルとを互いに電気的に接続する手段を、前記第ｎの強誘電体キャパシタアレイ層と前記第（ｎ−１）の強誘電体キャパシタアレイ層との間に設けてなる請求項１２に記載の記憶装置であって、３次元的に配置したメモリセルアレイの配置密度を向上する作用を有する。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００２８】
（実施の形態１）
図１に本発明の一実施の形態として、シリコン基板２０の上に複数の強誘電体キャパシタ１０をアレイ上に配列した記憶装置の一断面図を示す。
【００２９】
図１において、強誘電体キャパシタ１０はセルプレート線９と一体化した第２の電極２と、これに対向する第１の電極１との間に自己整合的に形成された第１の強誘電体３とからなり、この強誘電体キャパシタ１０の第１の電極１は、第１のコンタクトプラグ１２を介して、シリコン基板２０に形成された選択スイッチであるトランジスタ７のソース４に接続され、トランジスタ７のドレイン５は、第２のコンタクトプラグ１３を介してビット線８に接続され一メモリセルを構成し、このメモリセルを複数個配列することにより、メモリセルアレイを構成している。
【００３０】
本実施の形態では、上述の第１の強誘電体３を第１の電極１の上に形成するにあたって、第１の強誘電体３を単結晶として第１の電極１の上に選択的に成長させる。選択成長の方法の一つとして、原料ガス５０のイオンクラスター化がある。たとえば、図２（ａ）に示すように、第１の電極１を第１の絶縁層２１の上に形成する。このとき、第１の電極は第１のプラグ１２（図示せず）によって、シリコン基板２０に電気的に接続されているものとする。このシリコン基板２０は電気的に接地されて、原料ガス５０を含む反応槽内の加熱装置（図示せず）上に置かれる。この原料ガス５０は、たとえば、有機金属化学気相堆積に用いる原料ガスで、有機金属分子にガス化された原料ガス５０が反応槽に供給される。ここで、原料ガス５０を反応槽に供給する前工程で、コロナ放電路（図示せず）などのイオン化装置を通過させると、原料ガス５０は電離して正に帯電したイオンクラスターとなる。
【００３１】
このようにイオンクラスター化した原料ガス５０はエネルギー的に不安定であるため、電子を受け取って安定化する傾向にある。したがって、イオンクラスター化した原料ガス５０は、接地したシリコン基板２０と電気的に接続された第１の電極１から電子を受け取って安定化し、熱分解して第１の電極１の上に選択的に第１の強誘電体３が成長を開始する。図２（ａ）は、イオンクラスター化した原料ガス５０が、第１の電極１の上で熱分解し、選択的に第１の強誘電体３が成長を始めた様子を示している。イオンクラスター化した原料ガス５０は、接地したシリコン基板２０と電気的に接続された第１の電極１から電子を受け取って安定化し、熱分解して第１の電極１の上に選択的に第１の強誘電体３が成長を開始する。図２（ａ）は、イオンクラスター化した原料ガス５０の、第１の電極１の上への凝集過程は、自己組織化、すなわち同種の分子またはクラスター間の化学的親和力によって自己整合的に凝集する場合を含む。
【００３２】
このとき、第１の電極１の表面方向の結晶格子定数を第１の強誘電体３の結晶格子定数とほぼ同等になるように選んでおけば、第１の電極１上で第１の強誘電体３はエピタキシャルに単結晶成長することになる。なお、第１の絶縁層２１の上で第１の電極１を除く部分には、イオンクラスター化した原料ガス５０は凝集しないので、イオンクラスター化した原料ガス５０は、第１の電極１を除く部分では熱分解しない。したがって、図２（ｂ）に示すように、第１の電極１上でのみ第１の強誘電体３が単結晶成長することになる。
【００３３】
第１の強誘電体３は大きな分極を発現する結晶方位を、第１の電極１の表面に垂直方向に揃えて単結晶成長させることが望ましい。
【００３４】
こののち、第１ａの絶縁層３１を第１の強誘電体３を覆うように形成し、そののち第１の強誘電体３の一表面が露出するまで第１ａの絶縁層３１表面を化学機械研磨する。そののち、第２の電極２を積層したのち、第２の電極２をセルプレート線９の形状に加工する。さらに、第２の電極２を覆うように第１ｂの絶縁層４１を形成して、記憶装置となる。
【００３５】
このようにして得た強誘電体キャパシタ１０の第１の強誘電体３は単結晶であり、かつその結晶方位が大きな分極を発現する方向に電界が印加されることになるので、図３に示すようにその分極履歴特性（８１）は、従来の多結晶からなる強誘電体キャパシタのそれ（８０）に比べて著しく応答のよいものとなり、また、強誘電体キャパシタ１０の第１の強誘電体３は、第１の強誘電体３の上に選択的に形成されるので、損傷領域３０が少なく、大きな分極が発現可能である。これらにより、メモリセルにおけるデータの書き込み特性および読み出し特性が著しく改善される。
【００３６】
（実施の形態２）
図４は、メモリセルアレイを３次元的に配置し、メモリセルの配置密度を向上させた記憶装置の一断面図である。図４において、周辺回路部７０が作りこまれたシリコン基板２０の上に第１の絶縁層２１の上にセルプレート線９を形成し、その上に半導体薄膜１４と第１の電極１とを積層したのち、半導体薄膜１４と第１の電極１とを所望の形状に加工して、金属−半導体−金属積層型双方向ショットキーバリアダイオードを形成する。
【００３７】
つづいて、実施の形態１に述べた手法により、第１の電極１上でのみ第１の強誘電体３を単結晶成長させる。こののち、第１ａの絶縁層３１を第１の強誘電体３を覆うように形成し、そののち第１の強誘電体３の一表面が露出するまで第１ａの絶縁層３１表面を化学機械研磨する。そののち、第２の電極２を積層したのち、第２の電極２をセルプレート線９の形状に加工する。さらに、第２の電極２を覆うように第２の絶縁層２２を形成して、第１の強誘電体キャパシタアレイ層７１を形成する。
【００３８】
さらに、第２の絶縁層２２を平坦に研磨したのち、第２の絶縁層２２の上にセルプレート線９を形成し、その上に半導体薄膜１４と第３の電極１０１とを積層したのち、半導体薄膜１４と第３の電極１０１とを所望の形状に加工して、金属−半導体−金属積層型双方向ショットキーバリアダイオードを形成する。
【００３９】
つづいて、実施の形態１に述べた手法により、第３の電極１０１上でのみ第２の強誘電体１０３を単結晶成長させる。こののち、第２ａの絶縁層３２を第２の強誘電体１０３を覆うように形成し、そののち第２の強誘電体１０３の一表面が露出するまで第２ａの絶縁層３２表面を化学機械研磨する。そののち、第４の電極１０２を積層したのち、第４の電極１０２をセルプレート線９の形状に加工する。さらに、第４の電極１０２を覆うように第３の絶縁層２３を形成して、第２の強誘電体キャパシタアレイ層７２を形成する。
【００４０】
以上の構成では、上述の双方向ショットキーバリアダイオードが各メモリセルの選択スイッチとして作用する。このとき、第１の強誘電体キャパシタアレイ層７１に配置された強誘電体キャパシタ１０からなるメモリセルと、第２の強誘電体キャパシタアレイ層７２に配置された強誘電体キャパシタ１０からなるメモリセルとを互いに電気的に接続する配線手段（図示せず）は、前記第１の強誘電体キャパシタアレイ層７１と前記第２の強誘電体キャパシタアレイ層７２との間に埋設させている。
【００４１】
以上の工程は順次繰り返すことができ、任意の層数の強誘電体キャパシタアレイ層を備えた記憶装置が実現でき、メモリセルアレイを３次元的に配置し、メモリセルの配置密度を向上する作用を有する。
【００４２】
【発明の効果】
以上のように本発明の記憶装置は、基板上に形成した第１の電極と、前記第１の電極の上に形成した第１の強誘電体と、前記強誘電体の上に形成した第２の電極とから形成した強誘電体キャパシタと、前記強誘電体キャパシタを含むメモリセルが構成された記憶装置であって、前記第１の強誘電体は、前記第１の電極の上に選択的に成長し形成されるので、任意の形状の電極上に選択的に強誘電体を形成でき、強誘電体に損傷領域のない微細な強誘電体キャパシタを提供する。また、本発明の記憶装置における強誘電体は、多結晶化による結晶方位の等方化に起因する分極の発現方向の平準化が生じず、分極偏位が最大化する方位へ強誘電体の結晶方位を制御可能であり、メモリセルにおけるデータの書き込み特性および読み出し特性が著しく改善される。さらに、任意の層数の強誘電体キャパシタアレイ層を備えた記憶装置が実現でき、メモリセルアレイを３次元的に配置し、メモリセルの配置密度を向上できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における記憶装置の一断面図
【図２】本発明の実施の形態１における強誘電体の選択成長過程を示す図
【図３】本発明の実施の形態１における強誘電体キャパシタと従来の技術における強誘電体キャパシタの履歴特性を示す図
【図４】本発明の実施の形態２における記憶装置の一断面図
【図５】従来の技術における強誘電体メモリセルアレイの等価回路図
【図６】従来の技術における記憶装置の一断面図
【図７】従来の技術における記憶装置での、強誘電体キャパシタの形成工程を示す図
【符号の説明】
１ 第１の電極
２ 第２の電極
３ 第１の強誘電体
４ ソース
５ ドレイン
６ ゲート
７ トランジスタ
８ ビット線
９ セルプレート線
１０ 強誘電体キャパシタ
１１ ワード線
１２ 第１のコンタクトプラグ
１３ 第２のコンタクトプラグ
２１ 第１の絶縁層
２２ 第２の絶縁層
２３ 第３の絶縁層
２４ フォトレジストマスク
３０ 損傷領域
３１ 第１ａの絶縁層
３２ 第２ａの絶縁層
４１ 第１ｂの絶縁層
５０ 原料ガス
７０ 周辺回路部
７１ 第１の強雨誘電体キャパシタアレイ層
７２ 第２の強雨誘電体キャパシタアレイ層
１０１ 第３の電極
１０２ 第４の電極
１０３ 第２の強誘電体
【発明の属する技術分野】
本発明は、強誘電体を任意の電極上に自己整合的に選択成長させて形成した強誘電体キャパシタをメモリセルの一部に用いてデータを記憶する記憶装置に関するものである。
【０００２】
【従来の技術】
強誘電体キャパシタとトランジスタとによってメモリセルを構成する従来の記憶装置は、たとえば図５に示すような構成からなる。ここで、強誘電体キャパシタ１０の第１の電極１はトランジスタ７のソース４に接続され、第２の電極２はセルプレート線９に接続されている。トランジスタ７のドレイン５はビット線８に、ゲート６はワード線１１にそれぞれ接続されている。
【０００３】
たとえば、メモリセルのデバイス構造として、図６に示すスタック構造をとることができる。この構造において、強誘電体キャパシタ１０の第１の電極１は、第１のコンタクトプラグ１２を介してトランジスタ７のソース４に接続され、第２の電極２はセルプレート線９に接続されている。トランジスタ７のドレイン５は第２のコンタクトプラグ１３を介してビット線８に、ゲート６はワード線１１（図示せず）にそれぞれ接続されている。
【０００４】
このような構造のメモリセルにおいて、強誘電体キャパシタ１０を形成するには、たとえば図７に示すように、シリコン基板２０上に第１の絶縁層２１を形成した支持基板の上に、第１の電極１と、第１の強誘電体３と、第２の電極２を積層したのち、図７（ａ）に示すように最上層に所望の形状に形成したフォトレジストマスク２４をエッチマスクとして、プラズマエッチング法などで図７（ｂ）のキャパシタ形状を得る。
【０００５】
しかし、プラズマエッチングにおいては反応性ラジカルなど活性種を多量に含むので、これによる第１の強誘電体の切断面は内部まで損傷し、もはや強誘電体たりえない損傷領域３０が、強誘電体キャパシタ１０の周辺部に形成される（図７（ｃ））。
【０００６】
【発明が解決しようとする課題】
上述の損傷領域３０は、強誘電体キャパシタ１０の実効面積を減少させる。すなわち、損傷領域３０は、強誘電体キャパシタ１０の側壁から内部へ数十ナノメートルから数百ナノメートルにまでおよび、強誘電体キャパシタの面積が１μｍ２を下回ると、強誘電体キャパシタ１０の実効面積の減少は無視できなくなる。
【０００７】
このような損傷領域３０を低減するために、強誘電体キャパシタ１０の形成後には、回復アニールが施されるが、損傷領域３０を完全に消失させる効果はない。
【０００８】
また、この回復アニールは、強誘電体の結晶化温度とほぼ同等であるため、強誘電体キャパシタを多層に積層した場合は、各層毎に回復アニールが必要となり、各層間の配線の熱劣化などを招くので、強誘電体キャパシタを多層に積層した３次元キャパシタアレイの実現が困難であった。
【０００９】
また、従来の技術においては、図７（ａ）のように単層の第１の電極１の上全面に、スパッタ法やゾル−ゲル法によって第１の強誘電体３を形成していたので、多結晶化が必定であり、結晶方位の等方化に起因する分極の発現方向の平準化が生じ、分極偏位が最大化する方位へ強誘電体の結晶方位を制御することが困難であった。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、基板上に形成した第１の電極と、前記第１の電極の上に形成した第１の強誘電体と、前記強誘電体の上に形成した第２の電極とから形成した強誘電体キャパシタと、前記強誘電体キャパシタを含むメモリセルが構成された記憶装置であって、前記第１の強誘電体は、前記第１の電極の上に選択的に成長し形成される記憶装置であって、任意の形状の電極上に選択的に強誘電体を形成できるので、強誘電体に損傷領域のない微細な強誘電体キャパシタを提供する作用を有する。
【００１１】
請求項２に記載の発明は、第１の電極の上に選択的に成長し形成される第１の強誘電体は、単結晶であるかあるいは単一分域のみからなる請求項１に記載の記憶装置であって、多結晶化による結晶方位の等方化に起因する分極の発現方向の平準化が生じず、分極偏位が最大化する方位へ強誘電体の結晶方位を制御することを可能とする作用を有する。
【００１２】
請求項３に記載の発明は、第１の電極の上に選択的に成長し形成される第１の強誘電体の成長過程が、第１の電極との物理的または化学的相互作用によって自己組織化する過程を含む請求項１に記載の記憶装置であって、任意の形状の電極上に自己整合的に強誘電体を形成する作用を有する。
【００１３】
請求項４に記載の発明は、第１の電極の上に選択的に成長し形成される第１の強誘電体の成長過程が、気相または液相でなされる請求項３に記載の記憶装置であって、液体原料中または気体原料雰囲気中で、任意の形状の電極上に自己整合的に強誘電体を形成する作用を有する。
【００１４】
請求項５に記載の発明は、強誘電体キャパシタに選択スイッチが接続され、メモリセルを構成した請求項１に記載の記憶装置であって、複数のメモリセルをアレイ状に配置したとき、任意のメモリセルの選択を容易にする作用を有する。
請求項６に記載の発明は、強誘電体キャパシタに接続した選択スイッチが基板上または基板と第１の電極との間に形成された請求項５に記載の記憶装置であって、メモリセルの配置密度を向上する作用を有する。
【００１５】
請求項７に記載の発明は、選択スイッチはトランジスタまたは双方向ダイオードである請求項５に記載の記憶装置であって、選択スイッチがトランジスタの場合はメモリセルのアレイをアクティブマトリクスで、選択スイッチが双方向ダイオードの場合はメモリセルのアレイを単純マトリクスでの構成を可能とする作用を有する。
【００１６】
請求項８に記載の発明は、基板の上の第１の絶縁層の上に形成した第１の電極と、前記第１の電極の上に形成した第１の強誘電体と、前記第１の強誘電体の上に形成した第２の電極とから形成した強誘電体キャパシタを複数個配置して構成した第１の強誘電体キャパシタアレイ層と、ｎを整数（ｎ≧２）として、前記第１の強誘電体キャパシタアレイ層の上に形成した第ｎの絶縁層の上に形成した第（２ｎ−１）の電極と、前記第（２ｎ−１）の電極の上に形成した第ｎの強誘電体と、前記第ｎの強誘電体の上に形成した第２ｎの電極とから形成した強誘電体キャパシタを複数個配置して構成した第ｎの強誘電体キャパシタアレイ層を形成することにより、前記半導体基板上に第１の強誘電体キャパシタアレイ層から第ｎの強誘電体キャパシタアレイ層までを積層してなり、前記第ｎの強誘電体は、前記第（２ｎ−１）の電極の上に選択的に成長し形成される記憶装置であって、メモリセルアレイを３次元的に配置し、メモリセルの配置密度を向上する作用を有する。
【００１７】
請求項９に記載の発明は、第（２ｎ−１）の電極の上に選択的に成長し形成される第ｎの強誘電体は、単結晶であるかあるいは単一分域のみからなる請求項８に記載の記憶装置であって、多結晶化による結晶方位の等方化に起因する分極の発現方向の平準化が生じず、分極偏位が最大化する方位へ強誘電体の結晶方位を制御することを可能とする作用を有する。
【００１８】
請求項１０に記載の発明は、第（２ｎ−１）の電極の上に選択的に成長し形成される第ｎの強誘電体の成長過程が、第（２ｎ−１）の電極との物理的または化学的相互作用によって自己組織化する過程を含む請求項８に記載の記憶装置であって、任意の形状の電極上に自己整合的に強誘電体を形成する作用を有する。
【００１９】
請求項１１に記載の発明は、第（２ｎ−１）の電極の上に選択的に成長し形成される第１の強誘電体の成長過程が、気相または液相でなされる請求項８に記載の記憶装置であって、液体原料中または気体原料雰囲気中で、任意の形状の電極上に自己整合的に強誘電体を形成する作用を有する。
【００２０】
請求項１２に記載の発明は、強誘電体キャパシタに選択スイッチが接続され、メモリセルを構成した請求項８に記載の記憶装置であって、複数のメモリセルをアレイ状に配置したとき、任意のメモリセルの選択を容易にする作用を有する。
【００２１】
請求項１３に記載の発明は、第ｎの強誘電体キャパシタアレイ層の強誘電体キャパシタに接続する選択スイッチが、基板上または基板と第（２ｎ−１）の電極との間に形成された請求項１２に記載の記憶装置であって、メモリセルの配置密度を向上する作用を有する。
【００２２】
請求項１４に記載の発明は、選択スイッチはトランジスタまたは双方向ダイオードである請求項１２に記載の記憶装置であって、選択スイッチがトランジスタの場合はメモリセルのアレイをアクティブマトリクスで、選択スイッチが双方向ダイオードの場合はメモリセルのアレイを単純マトリクスでの構成を可能とする作用を有する。
【００２３】
請求項１５に記載の発明は、第ｎの強誘電体キャパシタアレイ層の強誘電体キャパシタに接続した選択スイッチが、前記第ｎの強誘電体キャパシタアレイ層内に形成された請求項１２に記載の記憶装置であって、各メモリセルの強誘電体キャパシタと選択スイッチとの配線距離を短縮できるという作用を有する。
【００２４】
請求項１６に記載の発明は、第ｎの強誘電体キャパシタアレイ層内に形成された選択スイッチは薄膜トランジスタまたは双方向ダイオードである請求項１２に記載の記憶装置であって、前記選択スイッチを３次元的に配置する作用を有する。
【００２５】
請求項１７に記載の発明は、第ｎの強誘電体キャパシタアレイ層に配置された強誘電体キャパシタまたは強誘電体キャパシタと選択スイッチとからなる複数のメモリセルを互いに電気的に接続する手段を、前記第ｎの強誘電体キャパシタアレイ層と前記第（ｎ−１）の強誘電体キャパシタアレイ層との間または、前記第ｎの強誘電体キャパシタアレイ層の上に設けてなる請求項１２に記載の記憶装置であって、３次元的に配置したメモリセルアレイの配置密度を向上する作用を有する。
【００２６】
請求項１８に記載の発明は、前記第ｎの強誘電体キャパシタアレイ層に配置された複数のメモリセルと第（ｎ−１）の強誘電体キャパシタアレイ層に配置された複数メモリセルとを互いに電気的に接続する手段を、前記第ｎの強誘電体キャパシタアレイ層と前記第（ｎ−１）の強誘電体キャパシタアレイ層との間に設けてなる請求項１２に記載の記憶装置であって、３次元的に配置したメモリセルアレイの配置密度を向上する作用を有する。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００２８】
（実施の形態１）
図１に本発明の一実施の形態として、シリコン基板２０の上に複数の強誘電体キャパシタ１０をアレイ上に配列した記憶装置の一断面図を示す。
【００２９】
図１において、強誘電体キャパシタ１０はセルプレート線９と一体化した第２の電極２と、これに対向する第１の電極１との間に自己整合的に形成された第１の強誘電体３とからなり、この強誘電体キャパシタ１０の第１の電極１は、第１のコンタクトプラグ１２を介して、シリコン基板２０に形成された選択スイッチであるトランジスタ７のソース４に接続され、トランジスタ７のドレイン５は、第２のコンタクトプラグ１３を介してビット線８に接続され一メモリセルを構成し、このメモリセルを複数個配列することにより、メモリセルアレイを構成している。
【００３０】
本実施の形態では、上述の第１の強誘電体３を第１の電極１の上に形成するにあたって、第１の強誘電体３を単結晶として第１の電極１の上に選択的に成長させる。選択成長の方法の一つとして、原料ガス５０のイオンクラスター化がある。たとえば、図２（ａ）に示すように、第１の電極１を第１の絶縁層２１の上に形成する。このとき、第１の電極は第１のプラグ１２（図示せず）によって、シリコン基板２０に電気的に接続されているものとする。このシリコン基板２０は電気的に接地されて、原料ガス５０を含む反応槽内の加熱装置（図示せず）上に置かれる。この原料ガス５０は、たとえば、有機金属化学気相堆積に用いる原料ガスで、有機金属分子にガス化された原料ガス５０が反応槽に供給される。ここで、原料ガス５０を反応槽に供給する前工程で、コロナ放電路（図示せず）などのイオン化装置を通過させると、原料ガス５０は電離して正に帯電したイオンクラスターとなる。
【００３１】
このようにイオンクラスター化した原料ガス５０はエネルギー的に不安定であるため、電子を受け取って安定化する傾向にある。したがって、イオンクラスター化した原料ガス５０は、接地したシリコン基板２０と電気的に接続された第１の電極１から電子を受け取って安定化し、熱分解して第１の電極１の上に選択的に第１の強誘電体３が成長を開始する。図２（ａ）は、イオンクラスター化した原料ガス５０が、第１の電極１の上で熱分解し、選択的に第１の強誘電体３が成長を始めた様子を示している。イオンクラスター化した原料ガス５０は、接地したシリコン基板２０と電気的に接続された第１の電極１から電子を受け取って安定化し、熱分解して第１の電極１の上に選択的に第１の強誘電体３が成長を開始する。図２（ａ）は、イオンクラスター化した原料ガス５０の、第１の電極１の上への凝集過程は、自己組織化、すなわち同種の分子またはクラスター間の化学的親和力によって自己整合的に凝集する場合を含む。
【００３２】
このとき、第１の電極１の表面方向の結晶格子定数を第１の強誘電体３の結晶格子定数とほぼ同等になるように選んでおけば、第１の電極１上で第１の強誘電体３はエピタキシャルに単結晶成長することになる。なお、第１の絶縁層２１の上で第１の電極１を除く部分には、イオンクラスター化した原料ガス５０は凝集しないので、イオンクラスター化した原料ガス５０は、第１の電極１を除く部分では熱分解しない。したがって、図２（ｂ）に示すように、第１の電極１上でのみ第１の強誘電体３が単結晶成長することになる。
【００３３】
第１の強誘電体３は大きな分極を発現する結晶方位を、第１の電極１の表面に垂直方向に揃えて単結晶成長させることが望ましい。
【００３４】
こののち、第１ａの絶縁層３１を第１の強誘電体３を覆うように形成し、そののち第１の強誘電体３の一表面が露出するまで第１ａの絶縁層３１表面を化学機械研磨する。そののち、第２の電極２を積層したのち、第２の電極２をセルプレート線９の形状に加工する。さらに、第２の電極２を覆うように第１ｂの絶縁層４１を形成して、記憶装置となる。
【００３５】
このようにして得た強誘電体キャパシタ１０の第１の強誘電体３は単結晶であり、かつその結晶方位が大きな分極を発現する方向に電界が印加されることになるので、図３に示すようにその分極履歴特性（８１）は、従来の多結晶からなる強誘電体キャパシタのそれ（８０）に比べて著しく応答のよいものとなり、また、強誘電体キャパシタ１０の第１の強誘電体３は、第１の強誘電体３の上に選択的に形成されるので、損傷領域３０が少なく、大きな分極が発現可能である。これらにより、メモリセルにおけるデータの書き込み特性および読み出し特性が著しく改善される。
【００３６】
（実施の形態２）
図４は、メモリセルアレイを３次元的に配置し、メモリセルの配置密度を向上させた記憶装置の一断面図である。図４において、周辺回路部７０が作りこまれたシリコン基板２０の上に第１の絶縁層２１の上にセルプレート線９を形成し、その上に半導体薄膜１４と第１の電極１とを積層したのち、半導体薄膜１４と第１の電極１とを所望の形状に加工して、金属−半導体−金属積層型双方向ショットキーバリアダイオードを形成する。
【００３７】
つづいて、実施の形態１に述べた手法により、第１の電極１上でのみ第１の強誘電体３を単結晶成長させる。こののち、第１ａの絶縁層３１を第１の強誘電体３を覆うように形成し、そののち第１の強誘電体３の一表面が露出するまで第１ａの絶縁層３１表面を化学機械研磨する。そののち、第２の電極２を積層したのち、第２の電極２をセルプレート線９の形状に加工する。さらに、第２の電極２を覆うように第２の絶縁層２２を形成して、第１の強誘電体キャパシタアレイ層７１を形成する。
【００３８】
さらに、第２の絶縁層２２を平坦に研磨したのち、第２の絶縁層２２の上にセルプレート線９を形成し、その上に半導体薄膜１４と第３の電極１０１とを積層したのち、半導体薄膜１４と第３の電極１０１とを所望の形状に加工して、金属−半導体−金属積層型双方向ショットキーバリアダイオードを形成する。
【００３９】
つづいて、実施の形態１に述べた手法により、第３の電極１０１上でのみ第２の強誘電体１０３を単結晶成長させる。こののち、第２ａの絶縁層３２を第２の強誘電体１０３を覆うように形成し、そののち第２の強誘電体１０３の一表面が露出するまで第２ａの絶縁層３２表面を化学機械研磨する。そののち、第４の電極１０２を積層したのち、第４の電極１０２をセルプレート線９の形状に加工する。さらに、第４の電極１０２を覆うように第３の絶縁層２３を形成して、第２の強誘電体キャパシタアレイ層７２を形成する。
【００４０】
以上の構成では、上述の双方向ショットキーバリアダイオードが各メモリセルの選択スイッチとして作用する。このとき、第１の強誘電体キャパシタアレイ層７１に配置された強誘電体キャパシタ１０からなるメモリセルと、第２の強誘電体キャパシタアレイ層７２に配置された強誘電体キャパシタ１０からなるメモリセルとを互いに電気的に接続する配線手段（図示せず）は、前記第１の強誘電体キャパシタアレイ層７１と前記第２の強誘電体キャパシタアレイ層７２との間に埋設させている。
【００４１】
以上の工程は順次繰り返すことができ、任意の層数の強誘電体キャパシタアレイ層を備えた記憶装置が実現でき、メモリセルアレイを３次元的に配置し、メモリセルの配置密度を向上する作用を有する。
【００４２】
【発明の効果】
以上のように本発明の記憶装置は、基板上に形成した第１の電極と、前記第１の電極の上に形成した第１の強誘電体と、前記強誘電体の上に形成した第２の電極とから形成した強誘電体キャパシタと、前記強誘電体キャパシタを含むメモリセルが構成された記憶装置であって、前記第１の強誘電体は、前記第１の電極の上に選択的に成長し形成されるので、任意の形状の電極上に選択的に強誘電体を形成でき、強誘電体に損傷領域のない微細な強誘電体キャパシタを提供する。また、本発明の記憶装置における強誘電体は、多結晶化による結晶方位の等方化に起因する分極の発現方向の平準化が生じず、分極偏位が最大化する方位へ強誘電体の結晶方位を制御可能であり、メモリセルにおけるデータの書き込み特性および読み出し特性が著しく改善される。さらに、任意の層数の強誘電体キャパシタアレイ層を備えた記憶装置が実現でき、メモリセルアレイを３次元的に配置し、メモリセルの配置密度を向上できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における記憶装置の一断面図
【図２】本発明の実施の形態１における強誘電体の選択成長過程を示す図
【図３】本発明の実施の形態１における強誘電体キャパシタと従来の技術における強誘電体キャパシタの履歴特性を示す図
【図４】本発明の実施の形態２における記憶装置の一断面図
【図５】従来の技術における強誘電体メモリセルアレイの等価回路図
【図６】従来の技術における記憶装置の一断面図
【図７】従来の技術における記憶装置での、強誘電体キャパシタの形成工程を示す図
【符号の説明】
１ 第１の電極
２ 第２の電極
３ 第１の強誘電体
４ ソース
５ ドレイン
６ ゲート
７ トランジスタ
８ ビット線
９ セルプレート線
１０ 強誘電体キャパシタ
１１ ワード線
１２ 第１のコンタクトプラグ
１３ 第２のコンタクトプラグ
２１ 第１の絶縁層
２２ 第２の絶縁層
２３ 第３の絶縁層
２４ フォトレジストマスク
３０ 損傷領域
３１ 第１ａの絶縁層
３２ 第２ａの絶縁層
４１ 第１ｂの絶縁層
５０ 原料ガス
７０ 周辺回路部
７１ 第１の強雨誘電体キャパシタアレイ層
７２ 第２の強雨誘電体キャパシタアレイ層
１０１ 第３の電極
１０２ 第４の電極
１０３ 第２の強誘電体
Claims (18)
- 基板上に形成した第１の電極と、前記第１の電極の上に形成した第１の強誘電体と、前記強誘電体の上に形成した第２の電極とから形成した強誘電体キャパシタと、前記強誘電体キャパシタを含むメモリセルが構成された記憶装置であって、前記第１の強誘電体は、前記第１の電極の上に選択的に成長し形成される記憶装置。
- 第１の電極の上に選択的に成長し形成される第１の強誘電体は、単結晶であるかあるいは単一分域のみからなる請求項１に記載の記憶装置。
- 第１の電極の上に選択的に成長し形成される第１の強誘電体の成長過程が、第１の電極との物理的または化学的相互作用によって自己組織化する過程を含む請求項１に記載の記憶装置。
- 第１の電極の上に選択的に成長し形成される第１の強誘電体の成長過程が、気相または液相でなされる請求項３に記載の記憶装置。
- 強誘電体キャパシタに選択スイッチが接続され、メモリセルを構成した請求項１に記載の記憶装置。
- 強誘電体キャパシタに接続した選択スイッチが基板上または基板と第１の電極との間に形成された請求項５に記載の記憶装置。
- 選択スイッチはトランジスタまたは双方向ダイオードである請求項５に記載の記憶装置。
- 基板の上の第１の絶縁層の上に形成した第１の電極と、前記第１の電極の上に形成した第１の強誘電体と、前記第１の強誘電体の上に形成した第２の電極とから形成した強誘電体キャパシタを複数個配置して構成した第１の強誘電体キャパシタアレイ層と、ｎを整数（ｎ≧２）として、前記第１の強誘電体キャパシタアレイ層の上に形成した第ｎの絶縁層の上に形成した第（２ｎ−１）の電極と、前記第（２ｎ−１）の電極の上に形成した第ｎの強誘電体と、前記第ｎの強誘電体の上に形成した第２ｎの電極とから形成した強誘電体キャパシタを複数個配置して構成した第ｎの強誘電体キャパシタアレイ層を形成することにより、前記半導体基板上に第１の強誘電体キャパシタアレイ層から第ｎの強誘電体キャパシタアレイ層までを積層してなり、前記第ｎの強誘電体は、前記第（２ｎ−１）の電極の上に選択的に成長し形成される記憶装置。
- 第（２ｎ−１）の電極の上に選択的に成長し形成される第ｎの強誘電体は、単結晶であるかあるいは単一分域のみからなる請求項８に記載の記憶装置。
- 第（２ｎ−１）の電極の上に選択的に成長し形成される第ｎの強誘電体の成長過程が、第（２ｎ−１）の電極との物理的または化学的相互作用によって自己組織化する過程を含む請求項８に記載の記憶装置。
- 第（２ｎ−１）の電極の上に選択的に成長し形成される第１の強誘電体の成長過程が、気相または液相でなされる請求項８に記載の記憶装置。
- 強誘電体キャパシタに選択スイッチが接続され、メモリセルを構成した請求項８に記載の記憶装置。
- 第ｎの強誘電体キャパシタアレイ層の強誘電体キャパシタに接続する選択スイッチが、基板上または基板と第（２ｎ−１）の電極との間に形成された請求項１２に記載の記憶装置。
- 選択スイッチはトランジスタまたは双方向ダイオードである請求項１２に記載の記憶装置。
- 第ｎの強誘電体キャパシタアレイ層の強誘電体キャパシタに接続した選択スイッチが、前記第ｎの強誘電体キャパシタアレイ層内に形成された請求項１２に記載の記憶装置。
- 第ｎの強誘電体キャパシタアレイ層内に形成された選択スイッチは薄膜トランジスタまたは双方向ダイオードである請求項１２に記載の記憶装置。
- 第ｎの強誘電体キャパシタアレイ層に配置された強誘電体キャパシタまたは強誘電体キャパシタと選択スイッチとからなる複数のメモリセルを互いに電気的に接続する手段を、前記第ｎの強誘電体キャパシタアレイ層と前記第（ｎ−１）の強誘電体キャパシタアレイ層との間または、前記第ｎの強誘電体キャパシタアレイ層の上に設けてなる請求項１２に記載の記憶装置。
- 前記第ｎの強誘電体キャパシタアレイ層に配置された複数のメモリセルと第（ｎ−１）の強誘電体キャパシタアレイ層に配置された複数メモリセルとを互いに電気的に接続する手段を、前記第ｎの強誘電体キャパシタアレイ層と前記第（ｎ−１）の強誘電体キャパシタアレイ層との間に設けてなる請求項１２に記載の記憶装置。
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