JP2004031528A

JP2004031528A - Manufacturing method of multilayer wiring board

Info

Publication number: JP2004031528A
Application number: JP2002183830A
Authority: JP
Inventors: Hiroto Yoshinuma; 吉沼　　洋人
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 2002-06-25
Filing date: 2002-06-25
Publication date: 2004-01-29
Anticipated expiration: 2022-06-25
Also published as: JP3908610B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method in which the opening of a solder resist can be formed accurately and efficiently by a surface-attaching production, in the manufacturing method of a build-up multilayer wiring board for loading a semiconductor element as an interposer for easily drawing around wiring at a time when the semiconductor element is loaded on a mother board. <P>SOLUTION: Corresponding alignment marks are marked at every region in the fixed number of a face attaching on the manufacturing wiring board side in processes in which fixed openings are formed to a solder resist. A wiring board is divided at every region in the fixed number of the face attaching, and a specified projection exposure is conducted to the photosensitive solder resist by positioning with the corresponding alignment marks. The alignment marks are exposed, and the projection exposure is conducted under the state in which the photosensitive solder resist is applied and formed. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、コア基材に絶縁層と配線層とが交互に積層されたビルドアップ型の多層配線基板で、且つ、所定の単位の多層配線を形成した単位配線部を複数個面付けして設けたシート状の配線基板を作製するための、多層配線基板の製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の益々の小型化や軽量化に対応する為、多層のプリント基板（以下、多層配線基板とも言う）においては、従来の貼り合わせ型のプリント基板に比べて、微細な配線パターンを高密度に収容できるものとして、コア材に絶縁層、配線層を順に積層形成していくビルドアップ方式のプリント基板であるビルドアップ型の多層配線基板（以下ビルドアップ基板とも言う）が、各種開発されており、その作製法も種々である。
配線部の形成については、配線部をエッチング形成するサブトラックティブ法、配線部をめっき形成するアディティブ法等があり、また、ビア部の形成については、感光性絶縁樹脂をフォトプロセスにより孔開けして形成するフォトビアプロセス法、レーザにより孔開けして形成するレーザビアプロセス法等がある。
このようなビルドアップ基板によれば、従来の貼り合わせ型基板の配線が、通常、配線／間隙＝５０／５０μｍ　程度であったのに対し、２５／２５μｍ　程度に微細化することが可能となった。
また、ビルドアップ基板は、配線の微細化だけでなく、従来の貼り合わせ型基板で用いられていた貫通スルーホール（Ｔ／Ｈ）を不要とする貫通Ｔ／Ｈレスを可能としている。
技術の進歩により、１層当りの厚さは薄くなっているが、積層数が数十層になる例もあり、数ｃｍ以上の総厚になることがある。
【０００３】
ここで、１例として、サブトラックティブ法による配線部形成、レーザビアプロセス法によるビア部形成による、ビルドアップ基板の作製例を図４に基づいて簡単に説明しておく。
先ず、内層パターン（内層配線パターンとも言う）３１２、３１３を配設したコア基板３１０の両面に、それぞれ、熱硬化樹脂からなる絶縁層３２０、３２１を介して、銅箔３２５、３２６を積層し、銅箔３２５、３２６のビア形成部をフォトエッチング法により孔開けする。（図３（ａ））
次いで、孔開けされた銅箔３２５、３２６の孔部３２５ａ、３２６ａよりも大きな径のレーザビーム３４０を照射して、絶縁層３２０、３２１を孔開けする。（図３（ｂ））
レーザビーム３４０の照射エネルギーを調整することで、絶縁層３２０、３２１のみを除去し、貫通する。（図３（ｃ））
これにより、内層パターン３１２。３１３に達する孔部３５０、３５５が形成される。
次いで、無電解、電解により銅めっき層３６０を形成する。（図３（ｄ））
次いで、フォトエッチング法により、所定領域をエッチング除去する。（図３（ｅ））
これにより、所望のビア部３７０、３７１、配線部３８０、３８１が形成される。
同様に、配線部３８０、３８１の形成、ビア部３７０、３７１の形成を、更に、繰り返すことにより、更に多層に配線層を形成することができる。
【０００４】
このようにして、配線部の形成、ビア部の形成を行ない目的の多層配線を形成後、通常、図４（ａ）に示すように、ソルダーレジストを表面部に配設しておく。
この際、多層配線基板に半導体素子を半田接合して搭載するためのパッドを形成する位置に、ソルダーレジスト４１０には開口４１５を配設しておく。
図４（ａ）のパッド部（Ｆ１部に相当）を、図４（ａ）の太線矢印からみた状態を拡大して示したのが図４（ｂ）である。
Ｃｕ層（３６０と３２５）は、パッド部を形成するためのベース基材である。
次いで、通常、更に、ソルダーレジストの開口３１５のＣｕ層（３６０と３２５）の表面上に、Ｃｕ層（３６０と３２５）と半田との間のバリア層となるバリア性のめっき層を配設して、パッドが形成される。（図４（ｃ））。
【０００５】
上記のように、ビルドアップ多層配線基板では、コア基板、絶縁層、配線層が交互に積層され、更に、ソルダーレジスト層が積層されるが、ソルダーレジスト層には、半導体素子を搭載するためのパッド部形成のため、所定位置に開口を設ける必要がある。
このため、従来は、図５のように、感光性のソルダーレジストを全面に印刷塗布形成した後、密着方式のアライナーにより、ソルダーレジスト５５０の下に設けられたアライメントマーク５４０とフォトマスクのアライメントマーク（図示していない）とにより位置合せをして、シート状の多層配線基板全面に対し、密着露光により一括露光を行なっていた。
尚、図５は、単位の配線部領域５２０（点線部）の配列と、加工用の配線基板５１０におけるアライメントマーク５４０との位置関係を示した図である。
【０００６】
近年、半導体素子をマザーボードに搭載する際の配線の引き回し容易にするための、言わばインターポーザとして、半導体素子搭載用のビルドアップ多層配線基板を作製することがあるが、この場合、そのサイズが小のため、所定の単位の多層配線を形成した単位の配線部を面付けした状態で、多層配線基板を作製することが、一般には行なわれている。
この場合、１枚のシート状態で１度に製品複数個分の多層配線基板を作製し、後にこれを分割して最終製品を得る。
しかし、半導体素子の高密度化、高機能化に伴なう多端子、狭ピッチ化が激しく、ソルダーレジストの開口から露出させるパッドの狭ピッチ化も進み、パッド露出のために、より高い精度で、ソルダーレジストの開口を形成することが要求されるようになってきた。
ソルダーレジスト形成時に、その開口部の位置ずれが発生すると、半田パンプの形成や電気特性テスト等で問題が発生しやすい。
先に述べた、従来の、図５に示すようにアライメントマークを持たせて密着露光を行なう方式では、各面付け全てに対してその露光位置精度を確保することが難しくなってきた。
【０００７】
【発明が解決しようとする課題】
上記のように、近年の電子機器の益々の小型化や軽量化に対応し、絶縁層と配線層を交互に重なり合せた多層のプリント基板（多層配線基板）においては、ビルドアップ基板が、各種開発されており、半導体素子をマザーボードに搭載する際の配線の引き回し容易にするための、言わばインターポーザとして、半導体素子搭載用のビルドアップ多層配線基板を面付けして作製することがあるが、このようなビルドアップ多層配線基板の作製においては、各面付け部におけるソルダーレジストの開口を位置精度良く、しかも効率的に形成できる方法が求められていた。
本発明は、これに対応するもので、具体的には、半導体素子をマザーボードに搭載する際の配線の引き回しを容易にするためのインターポーザである、半導体素子搭載用のビルドアップ多層配線基板の製造方法で、面付け生産により、そのソルダーレジストの開口を精度良く、しかも効率的に形成できる方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の多層配線基板の製造方法は、コア基材に絶縁層と配線層とが交互に積層されたビルドアップ型の多層配線基板で、且つ、所定の単位の多層配線を形成した単位配線部を複数個面付けして設けたシート状の配線基板を作製するための、多層配線基板の製造方法であって、ソルダーレジストに所定の開口を形成する工程が、作製する配線基板側に、所定の面付け数の領域毎に対応するアライメントマークを設け、前記所定の面付け数の領域毎に、分割して、対応するアライメントマークに合せ、感光性のソルダーレジストに対し、所定の投影露光するもので、前記アラメントマークを露出させて、感光性のソルダーレジストを塗布形成した状態で、前記投影露光を行なうことを特徴とするものである。
そして、上記において、ソルダーレジストの塗布形成をスクリーン印刷で行なうものであることを特徴とするものである。
そしてまた、上記において、投影露光は、フォトマスクの絵柄をレンズ系を介して略１：１の倍率で投影するものであることを特徴とするものである。
また、上記単位配線部領域が、半導体素子をマザーボードに搭載する際の配線の引き回しを容易にするための、単位のインターポーザとしての、半導体素子搭載用の配線部の領域であることを特徴とするものである。
【０００９】
尚、ここでの、ビルトアップ型の多層配線基板とは、最終製品となる完成された多層配線基板、インターポーザとしての多層配線基板、工程途中の多層配線基板のいずれをも含むものである。
【００１０】
【作用】
本発明の多層配線基板の製造方法は、このような構成にすることにより、コア基材に絶縁層と配線層とが交互に積層されたビルドアップ型の多層配線基板で、且つ、所定の単位の多層配線を形成した単位配線部を複数個面付けして設けたシート状の配線基板を作製するための、多層配線基板の製造方法であって、ソルダーレジストに所定の開口を開ける際、位置精度が良く、効率的に開口の形成をできる方法の提供を可能とするものである。
詳しくは、所定の面付け数の領域（所定の面付け部とも言う）毎に、分割して、対応するアライメントマークに合せ、感光性のソルダーレジストに対し、所定の投影露光するもので、所定の面付け数の領域毎に、所定の位置精度を得た状態で露光ができ、投影露光であることより、真空密着の必要はなく、被露光側を所定ピッチで位置移動させる、ステップアンドリピート方式を採ることができ、結果、作業性の良いものとできる。
基板の伸縮よる影響を受け難く、投影露光であるため、従来の場合のようなフォトマスクの密着によるダメージもない。
アラメントマークを露出させて、感光性のソルダーレジストを塗布形成した状態で、前記投影露光を行なうことにより、更に、所定の面付け数の領域毎の、分割した露光におけるアライメントを精度良くできるものとしている。
投影露光としては、具体的には、フォトマスクの絵柄をレンズ系を介して、略１：１の倍率で投影するものが、挙げられる。
特に、製品サイズが小さな、半導体素子をマザーボードに搭載する際の配線の引き回しを容易にするためのインターポーザである、半導体素子搭載用のビルドアップ多層配線基板を製造する際には有効である。
ソルダーレジストの塗布形成方法としては、簡便な方法として、スクリーン印刷が挙げられる。
【００１１】
【発明の実施の形態】本発明の多層配線基板の製造方法の実施の形態の１例を、図に基づいて説明する。
図１（ａ）は本発明の多層配線基板の製造方法の実施の形態の１例のソルダーレジスト露光方法を説明するための図で、図１（ｂ）はソルダーレジスト塗布状態を説明するための図で、図２は実施の形態の多層配線基板の製造方法において使用される投影露光装置の概略構成を示した図である。
尚、図２における、アライメント用の機器群（２７１〜２７６）は、アライメントする箇所の数に合せ、本例では実際には２群を備えているが、ここでは見易くするために便宜上１群のみを示している。
また、図１（ａ）におけるアラメントマーク１４０は十字マークで代表して表現したもので、図１（ｂ）では１例として丸状のアライメントマーク１４０Ａを挙げてある。
図１〜図２中、１１０、１１０Ａは加工用の配線基板、１２０は単位の配線部、１３０は６面付け分の領域、１４０、１４０Ａはアライメントマーク、１５０はソルダーレジスト、１５５は開口、２１１はランプ、２１２は集光鏡、２１３は第１の平面鏡、２１５はインテグレータ、２１６はシャッター、２１７は第２の平面鏡、２２０はコンデンサーレンズ、２３０はフォトマスク、２４０は投影レンズ、２５０は加工用の配線基板、２６０はＸＹステージ、２７１はハロゲン光源、２７２はスプリッター、２７３はレンズ、２７５はＣＣＤカメラ（エリアセンサ）、２７６はモニターである。
【００１２】
本例の多層配線基板の製造方法は、図４（ａ）に示すような、コア基材に絶縁層と配線層とが交互に積層されたビルドアップ型の多層配線基板で、半導体素子をマザーボードに搭載する際の配線の引き回しを容易にするための、単位のインターポーザとしての、半導体素子搭載用の配線部を単位の多層配線部とし、これを複数個面付けして設けたシート状の配線基板を作製するための、多層配線基板の製造方法である。
そして、本例では、ソルダーレジストに所定の開口を形成する工程が、加工用の配線基板（図１（ａ）の１１０に相当）側に、面付け数６の領域毎に対応するアライメントマーク１４０を設け、前記面付け数６の領域、即ち６面付け分の領域１３０毎に、分割して、対応するアライメントマーク１４０に合せ、感光性のソルダーレジストに対し、所定の投影露光するものであるが、この際、前記アラメントマーク１４０を露出させて、感光性のソルダーレジスト１５０を塗布形成した状態で、投影露光を行なうものである。
【００１３】
先ず、先に述べた図３（ａ）〜図３（ｅ）工程を経て、更に同様の、絶縁層、配線層形成工程を所定の回数だけ行なう、サブトラックティブ法による多層配線の作製、あるいは、フルアディティブ法やセミアディティブ法による多層配線の作製や、これらの方法を組み合わせた作製方法により、単位の製品に対応する単位の配線部が面付けされたシート状の加工用の配線基板１１０を形成しておく。
この段階で、単位の配線部６個分の領域１３０毎に対応させて、加工用の配線基板１１０側に、アライメントマーク１４０を２箇設けておく。
そして、本例では、この後、図４（ａ）に示すような、ソルダーレジスト形成工程を、以下のように行なう。
ソルダーレジストの塗布を、スクリーン印刷により、ソルダーレジスト１５０を、前記アライメントマーク１４０Ａが露出するように開口１５５を設けて、加工用の配線基板１１０上に塗布する。
【００１４】
塗布後、必要に応じて乾燥を行ない、図２に示す構成の投影露光装置により、加工用の配線基板１１０の６面付け分の領域１３０毎に、分割して、アライメントを行ない、投影露光を行なう。
各６面付け分の領域１３０に対応する露光位置の移動は、ＸＹステージ２６０を位置制御しながら行なう。
ここで、図２に示す、投影露光装置について簡単に説明しておく。
光源２１１から直接あるいは集光鏡２１２を経て、第１の平面鏡２１３に入射された光は、更にインテグレータ２１５にて集光され、ＤｅｅｐＵＶ光がカットされ、第２の平面鏡２１７へと入射され、反射されて、コンデンサーレンズ２２０を通り、フォトマスク２３０に略垂直入射され、絵柄にしたがい入射光は通過あるいはカットされる。
そして、フォトマスクを通過した光は、投影レンズ２４０を経て、ＸＹステージ上の加工用の配線基板２５０に到達し、フォトマスクの絵柄が略１：１で投影露光される。
露光に先だち、アライメントを行なうが、図２に示す露光装置の場合、フォトマスク側のアライメントマーク（図示していない）と加工用の配線基板２５０側のアライメントマーク（図１の１４０、１４０Ａ）とを、モニター２７６で重ね表示させた状態で、アライメントの良否を判断する。
レンズ２７３を介してアライメントの画像データをＣＣＤカメラ２７５に取り込み、更に、モニター２７６に表示できる。
【００１５】
このようにして、図２に示す投影露光装置により、加工用の配線基板１１０Ａのソルダーレジスト１５０は、各６面付け領域毎に分割して、アライメントを行ない、位置精度良く露光される。
更に、現像処理経て、ソレダーレジスト１５０に所定の開口を形成する。
このようにして、加工用の配線基板１１０Ａに対し、ソレダーレジスト１５０に所定の開口を精度良く形成することができる。
【００１６】
【発明の効果】
本発明は、上記のように、コア基材に絶縁層と配線層とが交互に積層されたビルドアップ型の多層配線基板で、且つ、所定の単位の多層配線を形成した単位配線部を複数個面付けして設けたシート状の配線基板を作製するための、多層配線基板の製造方法であって、ソルダーレジストに所定の開口を開ける際、位置精度が良く、効率的に開口の形成をできる方法の提供を可能にした。
これにより、半導体素子をマザーボードに搭載する際の配線の引き回しを容易にするための、単位のインターポーザとしての、半導体素子を搭載用の多層配線基板の作製が実用レベルで可能となった。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の多層配線基板の製造方法の実施の形態の１例のソルダーレジスト露光方法を説明するための図で、図１（ｂ）はソルダーレジスト塗布状態を説明するための図である。
【図２】実施の形態の多層配線基板の製造方法において使用される投影露光装置の概略構成を示した図である。
【図３】ビルドアップ基板の作製例を示した工程図
【図４】図４（ａ）は図３に続くビルドアップ基板の作製例の工程図で、図４（ｂ）はパッド部の拡大図で、図４（ｃ）は図４（ｂ）のＦ２−Ｆ３断面図である。
【図５】単位の配線部領域５２０（点線部）の配列と、加工用の配線基板５１０におけるアライメントマーク５４０との位置関係を示した図である。
【符号の説明】
１１０、１１０Ａ　　　　加工用の配線基板
１２０　　　　　　　　　単位の配線部
１３０　　　　　　　　　６面付け分の領域
１４０、１４０Ａ　　　　アライメントマーク
１５０　　　　　　　　　ソルダーレジスト
１５５　　　　　　　　　開口
２１１　　　　　　　　　ランプ
２１２　　　　　　　　　集光鏡
２１３　　　　　　　　　第１の平面鏡
２１５　　　　　　　　　インテグレータ
２１６　　　　　　　　　シャッター
２１７　　　　　　　　　第２の平面鏡
２２０　　　　　　　　　コンデンサーレンズ
２３０　　　　　　　　　フォトマスク
２４０　　　　　　　　　投影レンズ
２５０　　　　　　　　　加工用の配線基板
２６０　　　　　　　　　ＸＹステージ
２７１　　　　　　　　　ハロゲン光源
２７２　　　　　　　　　スプリッター
２７３　　　　　　　　　レンズ
２７５　　　　　　　　　ＣＣＤカメラ（エリアセンサ）
２７６　　　　　　　　　モニター
２９０　　　　　　　　　光
３１０　　　　　　　　　コア基板
３１２、３１３　　　　　内層パターン（内層配線パターンとも言う）
３２０、３２１　　　　　絶縁層
３２５、３２６　　　　　銅箔
３２５ａ、３２６ａ　　　孔部
３４０　　　　　　　　　レーザビーム
３５０、３５５　　　　　孔部
３６０　　　　　　　　　銅めっき層
３７０、３７１　　　　　ビア部
３８０、３８１　　　　　配線部
４１０　　　　　　　　　ソルダーレジスト
４１５　　　　　　　　　開口
４２１　　　　　　　　　Ｎｉめっき層
４２２　　　　　　　　　Ａｕめっき層
４７０　　　　　　　　　パッド部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a build-up type multilayer wiring board in which insulating layers and wiring layers are alternately laminated on a core base material, and a plurality of unit wiring portions each having a predetermined unit of multilayer wiring formed thereon. The present invention relates to a method for manufacturing a multilayer wiring board for manufacturing a sheet-shaped wiring board provided.
[0002]
[Prior art]
In recent years, in order to respond to increasingly smaller and lighter electronic devices, a multilayer printed circuit board (hereinafter, also referred to as a multilayer wiring board) requires a finer wiring pattern than a conventional bonded type printed circuit board. Various types of build-up type multilayer wiring boards (hereinafter also referred to as “build-up boards”), which are build-up type printed boards in which an insulating layer and a wiring layer are sequentially laminated and formed on a core material, which can be accommodated at high density, have been developed. And there are various production methods.
For the formation of the wiring portion, there are a sub-track method in which the wiring portion is formed by etching, an additive method in which the wiring portion is formed by plating, and the like. In the formation of the via portion, a photosensitive insulating resin is formed by a photo process. And a laser via process in which a hole is formed by a laser.
According to such a build-up substrate, the wiring of the conventional bonded type substrate can be miniaturized to about 25/25 μm, whereas the wiring / gap is usually about 50/50 μm. Was.
In addition, the build-up substrate enables not only a fine wiring but also a penetrating T / H-less operation that does not require a penetrating through hole (T / H) used in a conventional bonded type substrate.
Although the thickness per layer has been reduced due to the progress of technology, the number of layers may be several tens in some cases, and the total thickness may be several cm or more.
[0003]
Here, as an example, an example of manufacturing a build-up substrate by forming a wiring portion by a subtracking method and forming a via portion by a laser via process will be briefly described with reference to FIG.
First, copper foils 325 and 326 are laminated on both surfaces of a core substrate 310 on which inner layer patterns (also referred to as inner layer wiring patterns) 312 and 313 are provided via insulating layers 320 and 321 made of thermosetting resin, respectively. Holes are formed in the via formation portions of the copper foils 325 and 326 by a photo etching method. (FIG. 3 (a))
Next, the insulating layers 320 and 321 are perforated by irradiating a laser beam 340 having a larger diameter than the holes 325a and 326a of the perforated copper foils 325 and 326. (FIG. 3 (b))
By adjusting the irradiation energy of the laser beam 340, only the insulating layers 320 and 321 are removed and penetrated. (FIG. 3 (c))
As a result, holes 350 and 355 reaching the inner layer patterns 312 and 313 are formed.
Next, a copper plating layer 360 is formed by electroless and electroless. (FIG. 3 (d))
Next, a predetermined region is etched away by a photoetching method. (FIG. 3 (e))
Thereby, desired via portions 370 and 371 and wiring portions 380 and 381 are formed.
Similarly, by repeating the formation of the wiring portions 380 and 381 and the formation of the via portions 370 and 371, a wiring layer can be further formed in multiple layers.
[0004]
After the formation of the wiring portion and the formation of the via portion to form the intended multilayer wiring in this way, usually, as shown in FIG. 4A, a solder resist is provided on the surface portion.
At this time, an opening 415 is provided in the solder resist 410 at a position where a pad for mounting the semiconductor element on the multilayer wiring board by soldering is formed.
FIG. 4B is an enlarged view of the pad portion (corresponding to the F1 portion) in FIG. 4A as viewed from the thick arrow in FIG. 4A.
The Cu layers (360 and 325) are base materials for forming pad portions.
Next, usually, on the surface of the Cu layer (360 and 325) in the opening 315 of the solder resist, a barrier plating layer serving as a barrier layer between the Cu layer (360 and 325) and the solder is provided. Thus, a pad is formed. (FIG. 4 (c)).
[0005]
As described above, in the build-up multilayer wiring board, a core substrate, an insulating layer, and a wiring layer are alternately stacked, and further, a solder resist layer is stacked. In order to form the pad portion, it is necessary to provide an opening at a predetermined position.
For this reason, conventionally, as shown in FIG. 5, after a photosensitive solder resist is printed and formed on the entire surface, an alignment mark 540 provided below the solder resist 550 and an alignment mark of a photomask are formed by a close aligner. (Not shown), and the entire surface of the sheet-like multilayer wiring substrate was subjected to batch exposure by close contact exposure.
FIG. 5 is a diagram showing the positional relationship between the arrangement of the unit wiring portion regions 520 (dotted line portions) and the alignment marks 540 on the wiring substrate 510 for processing.
[0006]
In recent years, a build-up multilayer wiring board for mounting a semiconductor element may be manufactured as an interposer to facilitate routing of wiring when the semiconductor element is mounted on a motherboard, but in this case, the size is small. For this reason, it is common practice to manufacture a multilayer wiring board in a state where a wiring portion of a unit in which a predetermined unit of multilayer wiring is formed is imposed.
In this case, a multi-layered wiring board for a plurality of products is manufactured at a time in a single sheet state, and then this is divided to obtain a final product.
However, as the number of terminals and the pitch become narrower due to the higher density and higher functionality of semiconductor elements, the pitch of the pads exposed from the solder resist opening also progresses. It has been required to form an opening in a solder resist.
If a displacement of the opening occurs during the formation of the solder resist, problems tend to occur in the formation of a solder pump, an electrical characteristic test, and the like.
In the above-described conventional method of performing close contact exposure with an alignment mark as shown in FIG. 5, it has become difficult to secure the exposure position accuracy for all impositions.
[0007]
[Problems to be solved by the invention]
As described above, in response to the increasingly smaller and lighter electronic devices in recent years, in a multilayer printed circuit board (multilayer wiring board) in which insulating layers and wiring layers are alternately overlapped, a build-up board has various In order to facilitate the routing of wiring when mounting a semiconductor element on a motherboard, a so-called interposer may be produced by imposing a build-up multilayer wiring board for mounting a semiconductor element. In the manufacture of such a build-up multilayer wiring board, there has been a demand for a method capable of forming an opening of a solder resist in each imposition portion with high positional accuracy and efficiently.
The present invention corresponds to this, and more specifically, manufacture of a build-up multilayer wiring board for mounting a semiconductor element, which is an interposer for facilitating wiring routing when the semiconductor element is mounted on a motherboard. It is an object of the present invention to provide a method capable of accurately and efficiently forming an opening of the solder resist by imposition production.
[0008]
[Means for Solving the Problems]
The method for manufacturing a multilayer wiring board according to the present invention is directed to a unit wiring section of a build-up type multilayer wiring board in which insulating layers and wiring layers are alternately laminated on a core base material, and in which multilayer wiring of a predetermined unit is formed. A method for manufacturing a multilayer wiring board for producing a sheet-like wiring board provided with a plurality of imprints provided thereon, wherein a step of forming a predetermined opening in a solder resist includes the steps of: An alignment mark corresponding to each area of the number of impositions is provided, and divided for each area of the predetermined number of impositions, and aligned with the corresponding alignment mark, and a predetermined projection exposure is performed on a photosensitive solder resist. The projection exposure is performed in a state where the alignment mark is exposed and a photosensitive solder resist is applied and formed.
In the above, the application of the solder resist is performed by screen printing.
Further, in the above, the projection exposure is characterized in that a picture of a photomask is projected at a magnification of approximately 1: 1 via a lens system.
Further, the unit wiring portion region is a region of a wiring portion for mounting a semiconductor element as an interposer of a unit for facilitating routing of a wiring when the semiconductor element is mounted on a motherboard. Things.
[0009]
Here, the built-up type multilayer wiring board includes any of a completed multilayer wiring board as a final product, a multilayer wiring board as an interposer, and a multilayer wiring board in the process.
[0010]
[Action]
The multilayer wiring board manufacturing method of the present invention, by adopting such a configuration, is a build-up type multilayer wiring board in which insulating layers and wiring layers are alternately laminated on a core base material, and a predetermined unit. A method for manufacturing a multilayer wiring board for producing a sheet-like wiring board provided with a plurality of unit wiring portions formed with a plurality of unit wirings, wherein a predetermined opening is formed in a solder resist. An object of the present invention is to provide a method capable of forming an opening with high accuracy and efficiency.
More specifically, a predetermined number of imposition areas (also referred to as a predetermined imposition portion) are divided, aligned with corresponding alignment marks, and subjected to predetermined projection exposure on a photosensitive solder resist. Exposure can be performed in a state where a predetermined positional accuracy is obtained for each area of the number of impositions.Because of the projection exposure, there is no need for vacuum contact, and the position to be exposed is moved at a predetermined pitch.Step and repeat The method can be adopted, and as a result, workability can be improved.
Since it is hardly affected by the expansion and contraction of the substrate and is a projection exposure, there is no damage due to the close contact of the photomask unlike the conventional case.
By performing the projection exposure in a state in which the alignment mark is exposed and a photosensitive solder resist is applied and formed, alignment in divided exposure for each of a predetermined number of imposition regions can be further accurately performed. And
As the projection exposure, specifically, there is one that projects a picture of a photomask through a lens system at approximately 1: 1 magnification.
In particular, it is effective when manufacturing a build-up multilayer wiring board for mounting a semiconductor element, which is a small product size and is an interposer for facilitating wiring routing when mounting a semiconductor element on a motherboard.
As a simple method of applying and forming the solder resist, screen printing is used.
[0011]
DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a method for manufacturing a multilayer wiring board according to the present invention will be described with reference to the drawings.
FIG. 1A is a view for explaining a solder resist exposure method according to an embodiment of the method for manufacturing a multilayer wiring board of the present invention, and FIG. 1B is a view for explaining a solder resist application state. FIG. 2 is a diagram showing a schematic configuration of a projection exposure apparatus used in the method for manufacturing a multilayer wiring board according to the embodiment.
In FIG. 2, the number of alignment equipment groups (271 to 276) is actually two in accordance with the number of locations to be aligned. In this example, however, only one group is provided for convenience. Is shown.
The alignment mark 140 in FIG. 1A is represented by a cross mark, and FIG. 1B shows a round alignment mark 140A as an example.
1 and 2, 110 and 110A are processing wiring boards, 120 is a unit wiring portion, 130 is an area for six impositions, 140 and 140A are alignment marks, 150 is a solder resist, 155 is an opening, 211 Is a lamp, 212 is a condenser mirror, 213 is a first plane mirror, 215 is an integrator, 216 is a shutter, 217 is a second plane mirror, 220 is a condenser lens, 230 is a photomask, 240 is a projection lens, and 250 is a processing lens. Reference numeral 260 denotes an XY stage, 271 denotes a halogen light source, 272 denotes a splitter, 273 denotes a lens, 275 denotes a CCD camera (area sensor), and 276 denotes a monitor.
[0012]
As shown in FIG. 4A, the method for manufacturing a multilayer wiring board according to this embodiment is a build-up type multilayer wiring board in which insulating layers and wiring layers are alternately laminated on a core base material, and a semiconductor element is mounted on a motherboard. A sheet-like wiring in which a wiring part for mounting a semiconductor element is used as a unit multi-layer wiring part as a unit interposer for facilitating the routing of wiring when mounted on a unit, and a plurality of the wiring parts are imposed and provided. This is a method for manufacturing a multilayer wiring board for manufacturing a board.
In the present embodiment, the step of forming a predetermined opening in the solder resist is performed on the side of the processing wiring board (corresponding to 110 in FIG. 1A) on the side of the alignment mark 140 corresponding to each of the six imposition areas. Is divided for each of the six imposition regions, that is, the six imposition regions 130, and is aligned with the corresponding alignment marks 140, and is subjected to predetermined projection exposure on a photosensitive solder resist. At this time, projection exposure is performed in a state where the alignment mark 140 is exposed and a photosensitive solder resist 150 is applied and formed.
[0013]
First, through the above-described steps of FIGS. 3A to 3E, a similar process of forming an insulating layer and a wiring layer is performed a predetermined number of times. By using a full-additive method or a semi-additive method to fabricate multilayer wiring, or by combining these methods, a sheet-like processing wiring board 110 on which a unit wiring portion corresponding to a unit product is imposed is formed. It is formed.
At this stage, two alignment marks 140 are provided on the processing wiring substrate 110 side in correspondence with the regions 130 corresponding to the six wiring portions of the unit.
Then, in this example, a solder resist forming step as shown in FIG. 4A is performed as follows.
The solder resist is applied by screen printing on the wiring substrate 110 for processing by providing an opening 155 so that the alignment mark 140A is exposed by screen printing.
[0014]
After the application, drying is performed as needed, and the projection exposure apparatus having the configuration shown in FIG. Do.
The movement of the exposure position corresponding to the area 130 for each of the six impositions is performed while controlling the position of the XY stage 260.
Here, the projection exposure apparatus shown in FIG. 2 will be briefly described.
The light incident on the first plane mirror 213 directly from the light source 211 or via the condenser mirror 212 is further condensed by the integrator 215, the Deep UV light is cut off, the light is incident on the second plane mirror 217, and reflected. Then, the light passes through the condenser lens 220 and is substantially perpendicularly incident on the photomask 230, and the incident light passes or is cut according to the pattern.
Then, the light that has passed through the photomask passes through the projection lens 240 and reaches the processing wiring substrate 250 on the XY stage, and the pattern of the photomask is projected and exposed at approximately 1: 1.
Before the exposure, alignment is performed. In the case of the exposure apparatus shown in FIG. 2, an alignment mark (not shown) on the photomask side and an alignment mark (140, 140A in FIG. 1) on the wiring substrate 250 for processing are used. Are superimposed on the monitor 276, and the quality of the alignment is determined.
The image data of the alignment is taken into the CCD camera 275 via the lens 273 and can be displayed on the monitor 276.
[0015]
In this manner, the projection exposure apparatus shown in FIG. 2 divides the solder resist 150 of the processing wiring board 110A into each of the six imposition regions, performs alignment, and exposes with high positional accuracy.
Further, a predetermined opening is formed in the solder resist 150 through a developing process.
In this manner, a predetermined opening can be accurately formed in the solder resist 150 in the processing wiring board 110A.
[0016]
【The invention's effect】
The present invention is, as described above, a build-up type multilayer wiring board in which insulating layers and wiring layers are alternately laminated on a core base material, and includes a plurality of unit wiring portions in which a predetermined unit of multilayer wiring is formed. A method for manufacturing a multilayer wiring board for producing a sheet-shaped wiring board provided with individual impositions, wherein when opening a predetermined opening in a solder resist, the positional accuracy is good and the opening is efficiently formed. We have made it possible to provide a possible method.
As a result, a multilayer wiring board for mounting a semiconductor element as a unit interposer for facilitating the routing of wiring when the semiconductor element is mounted on a motherboard can be manufactured at a practical level.
[Brief description of the drawings]
FIG. 1A is a view for explaining a solder resist exposure method as an example of an embodiment of a method for manufacturing a multilayer wiring board according to the present invention, and FIG. It is a figure for explaining.
FIG. 2 is a diagram illustrating a schematic configuration of a projection exposure apparatus used in the method for manufacturing a multilayer wiring board according to the embodiment;
FIG. 3 is a process diagram showing an example of manufacturing a build-up substrate. FIG. 4 (a) is a process diagram of an example of manufacturing a build-up substrate following FIG. 3, and FIG. 4 (b) is an enlarged view of a pad portion. FIG. 4C is a sectional view taken along line F2-F3 of FIG. 4B.
FIG. 5 is a diagram showing a positional relationship between an array of unit wiring portion regions 520 (dotted line portions) and alignment marks 540 on a wiring substrate 510 for processing.
[Explanation of symbols]
110, 110A Processing wiring substrate 120 Wiring unit 130 per unit 6 Areas 140, 140A for imposition Alignment mark 150 Solder resist 155 Opening 211 Lamp 212 Condensing mirror 213 First plane mirror 215 Integrator 216 Shutter 217 Second plane mirror 220 Condenser lens 230 Photo mask 240 Projection lens 250 Wiring board 260 for processing XY stage 271 Halogen light source 272 Splitter 273 Lens 275 CCD camera (area sensor)
276 Monitor 290 Light 310 Core substrate 312, 313 Inner layer pattern (also called inner layer wiring pattern)
320, 321 Insulating layer 325, 326 Copper foil 325a, 326a Hole 340 Laser beam 350, 355 Hole 360 Copper plating layer 370, 371 Via part 380, 381 Wiring part 410 Solder resist 415 Opening 421 Ni plating layer 422 Au plating layer 470 pad part

Claims

コア基材に絶縁層と配線層とが交互に積層されたビルドアップ型の多層配線基板で、且つ、所定の単位の多層配線を形成した単位配線部を複数個面付けして設けたシート状の配線基板を作製するための、多層配線基板の製造方法であって、ソルダーレジストに所定の開口を形成する工程が、作製する配線基板側に、所定の面付け数の領域毎に対応するアライメントマークを設け、前記所定の面付け数の領域毎に、分割して、対応するアライメントマークに合せ、感光性のソルダーレジストに対し、所定の投影露光するもので、前記アラメントマークを露出させて、感光性のソルダーレジストを塗布形成した状態で、前記投影露光を行なうことを特徴とする多層配線基板の製造方法。A build-up type multilayer wiring board in which insulating layers and wiring layers are alternately laminated on a core base material, and a sheet-like sheet provided with a plurality of unit wiring portions on which a predetermined unit of multilayer wiring is formed. A method for manufacturing a multilayer wiring board for manufacturing a wiring board, wherein the step of forming a predetermined opening in the solder resist comprises the steps of: A mark is provided, for each area of the predetermined number of impositions, divided and aligned with the corresponding alignment mark, and a predetermined projection exposure is performed on a photosensitive solder resist to expose the alignment mark. Wherein the projection exposure is performed in a state where a photosensitive solder resist is applied and formed.

請求項１において、ソルダーレジストの塗布形成をスクリーン印刷で行なうものであることを特徴とする多層配線基板の製造方法。2. The method according to claim 1, wherein the solder resist is formed by screen printing.

請求項１ないし２において、投影露光は、フォトマスクの絵柄をレンズ系を介して略１：１の倍率で投影するものであることを特徴とする多層配線基板の製造方法。3. The method for manufacturing a multilayer wiring board according to claim 1, wherein the projection exposure projects a picture of a photomask at a magnification of about 1: 1 through a lens system.

請求項１ないし３において、単位配線部領域が、半導体素子をマザーボードに搭載する際の配線の引き回しを容易にするための、単位のインターポーザとしての、半導体素子搭載用の配線部の領域であることを特徴とする多層配線基板の製造方法。4. The wiring section according to claim 1, wherein the unit wiring section area is an area for a semiconductor element mounting wiring section as a unit interposer for facilitating routing of wiring when the semiconductor element is mounted on a motherboard. A method for manufacturing a multilayer wiring board, comprising: