JP2004030602A

JP2004030602A - Data processor

Info

Publication number: JP2004030602A
Application number: JP2003120875A
Authority: JP
Inventors: Hideki Ishibashi; 石橋　秀樹
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-04-25
Filing date: 2003-04-25
Publication date: 2004-01-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data processor which can realize high speed data processing. <P>SOLUTION: An SDRAM (synchronous dynamic random access memory) 12 is a memory of which the effective throughput is enhanced as data amount to be accessed at once is increased, a buffer 30 is a memory to be accessed by every address and a compact flash (R) 46 is a memory to be accessed by every sector. DMA data transfer by every sector is performed by a write control circuit 18 and a read control circuit 20 between the SDRAM 12 and the buffer 30 and the DMA data transfer by every sector is performed by a read control circuit 26 and write control circuit 28 between the buffer 30 and the compact flash (R) 46. A CPU 54 performs data access to the buffer 30 in a program control system and access data amount in this case is smaller than one sector. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【産業上の利用分野】
この発明は、データ処理装置に関し、たとえばディジタルカメラに適用され、第１メモリおよび第２メモリの間でデータを転送する、データ処理装置に関する。
【０００２】
【従来の技術】
従来から周知のデータ処理装置として、ＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）制御方式およびプログラム制御方式の２つの方式を併用して、メモリにアクセスするものがある。ＤＭＡ制御方式は、大量のデータを２つのメモリ間で転送する場合に用いられ、プログラム制御方式は制御情報などの短いデータをメモリとＣＰＵとの間でやり取りするときに用いられる。
【０００３】
【発明が解決しようとする課題】
しかし、従来技術では、アクセス先のメモリの特性によっては、プログラム制御方式のアクセスに時間がかかり、全体の処理速度が低下する場合が生じる。たとえば、一方のメモリがバースト転送方式を採用するＳＤＲＡＭで、他方のメモリがセクタ単位でのアクセスを基本とするコンパクトフラッシュである場合、１セクタ未満のデータをプログラム制御方式で読み出したいときに問題が生じる。つまり、バースト転送方式では、一括してアクセスするデータ量が多ければ多いほど実効スループットが向上するが、逆に言えば、少量のデータアクセスを行なうときは実効スループットが低下してしまう。一方、コンパクトフラッシュでは、上述のように１セクタ毎のアクセスが基本であるため、少量のデータアクセスを行なうメモリには適していない。
【０００４】
また、従来技術では、制御バスはＤＭＡコントローラおよびＣＰＵに個別に割り当てられているものの、データバスはＤＭＡコントローラおよびＣＰＵによって共用される。このため、ＣＰＵがデータバスを一度開放すると、データバスはＤＭＡコントローラによって占有されてしまい、ＣＰＵは、ＤＭＡコントローラの処理が完了しない限り、データバスを獲得できない。
【０００５】
このように、従来技術では、アクセス先のメモリの特性やバスとの接続関係などの点で、処理速度が低下するという問題があった。
【０００６】
それゆえに、この発明の主たる目的は、高速データ処理を実現できる、データ処理装置を提供することである。
【０００７】
【課題を解決するための手段】
第１の発明は、第１メモリと第２メモリとの間で所定量のＤＭＡデータ転送を行なう第１ＤＭＡコントローラ、第２メモリと第３メモリとの間で所定量のＤＭＡデータ転送行なう第２ＤＭＡコントローラ、および第２メモリに対してプログラム制御方式のデータアクセスを行なうＣＰＵを備え、第１メモリは１回にアクセスするデータ量が多くなるほど実効スループットが向上するメモリであり、第２メモリは所定アドレス数毎にアクセスされるメモリであり、第３メモリは前記所定量毎にアクセスされるメモリであり、そしてＣＰＵが第２メモリにアクセスするときのデータ量は所定量よりも少ない、データ処理装置である。
【０００８】
第２の発明は、第１メモリに対して第１データバスを通してＤＭＡ制御方式のデータアクセスを行なうＤＭＡコントローラ、第１メモリに対して第２データバスを通してプログラム制御方式のデータアクセスを行なうＣＰＵ、およびＤＭＡコントローラから第１メモリへの第１アクセス要求およびＣＰＵから第１メモリへの第２アクセス要求を調停する調停回路を備える、データ処理装置である。
【０００９】
【作用】
第１の発明では、第１ＤＭＡコントローラが第１メモリと第２メモリとの間で所定量のＤＭＡデータ転送を行ない、第２ＤＭＡコントローラが第２メモリと第３メモリとの間で所定量のＤＭＡデータ転送行ない、ＣＰＵが第２メモリに対してプログラム制御方式のデータアクセスを行なう。ここで、第１メモリは１回にアクセスするデータ量が多くなるほど実効スループットが向上するメモリであり、第２メモリは所定アドレス数毎にアクセスされるメモリであり、第３メモリは所定量毎にアクセスされるメモリである。一方、ＣＰＵが第２メモリにアクセスするときのデータ量は、所定量よりも少ない。
【００１０】
このため、ＣＰＵが第２メモリにアクセスするのに要する時間は、ＣＰＵが第１メモリにアクセスするのに要する時間よりも短くなる。また、第３メモリへのアクセスは所定量毎に行なわれるため、ＣＰＵは、第２メモリをアクセス先とすることで効率的なアクセスが可能となる。
【００１１】
この発明の好ましい例では、第２メモリは、各々が少なくとも所定量に相当する容量を持つ複数のバンクを含む。ここで、ＣＰＵは、第２メモリの特定のバンクにのみアクセスし、第１ＤＭＡコントローラは、第２メモリの特定のバンク以外のバンクにのみアクセスし、第２ＤＭＡコントローラは、複数のバンクのいずれにもアクセスする。
【００１２】
さらに好ましくは、第３メモリは所望データおよび所望データを管理する管理データを格納し、第２ＤＭＡコントローラは、管理データについて特定のバンクと第３メモリとの間でＤＭＡデータ転送を行ない、ＣＰＵは特定のバンクに格納された管理データにアクセスする。これによって、管理データが所望データによって上書きされるのを防止できる。
【００１３】
この発明の好ましい他の例では、第３メモリはアクセスが可能であるかどうかを示す状態信号を発生する。ここで、ＣＰＵは状態信号が示す状態に関係なく第２ＤＭＡコントローラに対してＤＭＡデータ転送を要求し、第２ＤＭＡコントローラは状態信号が示す状態に応じて前記第３メモリにアクセスする。これによって、第２ＤＭＡコントローラは第３メモリがアクセス可能となった時点で速やかにＤＭＡデータ転送を開始でき、データ転送処理が高速化される。
【００１４】
さらに好ましくは、第１ＤＭＡコントローラおよび第２ＤＭＡコントローラの一方によるＤＭＡデータ転送に応じてインクリメントされ第１ＤＭＡコントローラおよび第２ＤＭＡコントローラの他方によるＤＭＡデータ転送に応じてディクリメントされるカウンタが、さらに備えられる。ここで、ＣＰＵは、カウンタの値に関係なく第１ＤＭＡコントローラおよび第２ＤＭＡコントローラにＤＭＡデータ転送を要求し、第１ＤＭＡコントローラおよび第２ＤＭＡコントローラは、カウンタの値に応じてＤＭＡデータ転送を開始する。これによって、ＣＰＵが単に処理要求を発生するだけで、適切なタイミングでＤＭＡデータ転送が実行される。
【００１５】
第２の発明では、ＤＭＡコントローラは、第１メモリに対して第１データバスを通してＤＭＡ制御方式のデータアクセスを行ない、ＣＰＵは、第１メモリに対して第２データバスを通してプログラム制御方式のデータアクセスを行なう。そして、ＤＭＡコントローラから第１メモリへの第１アクセス要求およびＣＰＵから第１メモリへの第２アクセス要求は、調停回路によって調停される。このため、ＤＭＡ制御方式のデータアクセスの途中でプログラム制御方式のデータアクセスを行なうようなとき、バスの占有関係を切り換える必要がない。
【００１６】
この発明の好ましい例では、調停回路は、ＣＰＵからの第２アクセス要求を優先的に受け付ける。このため、第１アクセス要求および第２アクセス要求が同時に発生したような場合、ＣＰＵが優先的に第１メモリにアクセスする。
【００１７】
【発明の効果】
第１の発明によれば、ＣＰＵが第２メモリにアクセスするのに要する時間は、ＣＰＵが第１メモリにアクセスするのに要する時間よりも短くなるため、全体の処理を高速化できる。また、第３メモリへのアクセスは所定量毎に行なわれるため、ＣＰＵは、必要なデータに効率的にアクセスすることができる。
【００１８】
第２の発明によれば、ＤＭＡ制御方式のデータアクセスの途中でプログラム制御方式のデータアクセスを行ないたいようなときにバスの占有関係を切り換える必要がないため、処理を高速化できる。
【００１９】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００２０】
【実施例】
図１を参照して、この実施例のディジタルカメラ１０は、データを格納するメモリとして、ＳＤＲＡＭ１２，コンパクトフラッシュ（ＣＦ）４６，レジスタ３６，バッファ３０およびフラッシュメモリ５２を含む。このうち、ＳＤＲＡＭ１２は、撮影された画像データを含む画像ファイルを一時的に記録するための内部メモリであり、コンパクトフラッシュ４６は、このような画像ファイルを記録するため着脱自在の記録媒体である。レジスタ３６は、後述するＤＭＡデータ転送のための処理要求を格納する内部メモリであり、バッファ３０は、ＳＤＲＡＭ１２とコンパクトフラッシュ４６との間でＤＭＡ転送される画像データ、あるいはコンパクトフラッシュ４６のＦＡＴ情報データを一時的に格納する内部メモリである。フラッシュメモリ５２は、ＣＰＵ５４のプログラムを格納する内部メモリである。
【００２１】
ＳＤＲＡＭ１２に対するアクセスはアクセス制御回路１４およびアクセス要求制御回路１６によって制御され、コンパクトフラッシュ４６に対するアクセスはアクセス制御回路４２およびアクセス要求制御回路４４によって制御される。また、レジスタ３６に対するアクセスはアクセス制御回路３８およびアクセス要求制御回路４０によって制御され、バッファ３０ａ〜３０ｃに対するアクセスはアクセス制御回路３２およびアクセス要求制御回路３４によって制御される。さらに、フラッシュメモリ５２に対するアクセスはアクセス制御回路５０およびアクセス要求制御回路４８によって制御される。
【００２２】
各々のアクセス要求制御回路は、アクセス要求が与えられたとき要求元に承認信号ＡＣＫを返送し、要求元は、この承認信号に応答して、アクセス信号をアクセス要求制御回路に与える。また、アクセス態様が書き込みの場合、要求元はアクセス信号とともに書き込みに係るデータをアクセス要求制御回路に与える。アクセス信号（およびデータ）は、アクセス要求制御回路を通してアクセス制御回路に与えられ、アクセス制御回路は、入力されたアクセス信号に従ってメモリにアクセスする。
【００２３】
アクセス要求制御回路３４，４０および４８にはＣＰＵ５４からのみアクセス要求が発せられる。これに対して、アクセス要求制御回路１６には、ＣＰＵ５４以外にライト制御回路１８，リード制御回路２０およびカメラ処理系のＤＭＡコントローラ５８からもアクセス要求が与えられる。アクセス要求制御回路４２にも、ＣＰＵ５４のほかにリード制御回路２６およびライト制御回路２８からアクセス要求が与えられる。つまり、アクセス要求制御回路１６および４２には、複数のアクセス要求が同時に入力される可能性があり、アクセス要求制御回路１６および４２は、同時に入力された各々のアクセス要求を調停していずれかの要求元に承認信号ＡＣＫを返送する。ただし、アクセス要求制御回路１６および４２はＣＰＵ５４に優先順位を与えており、複数のアクセス要求が与えられたときは、ＣＰＵ５４からのアクセス要求を最優先で受け付ける。
【００２４】
なお、カメラ処理には、撮影された生画像データ（ＲＡＷデータ）をＹＵＶデータに変換するＹＵＶ変換処理、ならびにＹＵＶデータを圧縮して圧縮ＹＵＶデータ（上述の画像データ）を生成する圧縮処理があり、ＲＡＷデータ，ＹＵＶデータおよび圧縮ＹＵＶデータのいずれも、対応するＤＭＡコントローラによってＳＤＲＡＭ１２に対するライト／リード処理を施される。上述のＤＭＡコントローラ５８は、このようなカメラ処理を行なう複数のＤＭＡコントローラを含む概念である。ここで、ＤＭＡコントローラ５８は、制御バスＣＢ_ＤＭＡ４および３２ビットのデータバスＤＢ_ＤＭＡ５を通してアクセス要求制御回路１６にアクセスする。
【００２５】
ＳＤＲＡＭ１２はバースト転送方式のメモリであり、先頭アドレスを指定すれば、これに続く複数アドレスに連続してアクセスすることができる。つまり、読み出し時は、連続する複数のアドレスに格納されたデータを１回で読み出すことができ、書き込み時は、複数アドレス分のデータを連続する複数のアドレスに１回で書き込むことができる。ＳＤＲＡＭ１２でもランダムアクセスは可能であるが、アドレスがロウ（ＲＯＷ）およびコラム（ＣＯＬＵＭＮ）に分割されており、ロウアドレスを先に設定するというオーバヘッドがあるため、１ワード毎のアクセスでは効率が悪くなる。このような理由から、バースト転送方式では、アクセスする１回あたりのデータ量が大きいほど、実効スループットが向上する。バーストアクセスを行なう場合、アクセス要求制御回路１６に与えられるアクセス信号には、アクセス先の先頭アドレス情報，データサイズ情報およびリード／ライトを示すアクセス態様情報が含まれる。
【００２６】
コンパクトフラッシュ４６は、図２に示すようにコントローラ４６ａ，バッファメモリ４６ｂおよび主メモリ４６ｃを含み、コントローラ４６ａはバッファメモリ４６ｂを介して主メモリ４６ｃにアクセスする。バッファメモリ４６ｂは１セクタ（５１２バイト）分の容量を持ち、アクセスは１セクタ毎に行なわれる。したがって、アクセス要求制御回路４２に与えられるアクセス信号には、所望のセクタアドレス情報およびリード／ライトを示すアクセス態様情報が含まれる。内部転送が行なわれているとき、コンパクトフラッシュ４６はビジー状態となり、内部転送が行なわれていないとき、コンパクトフラッシュ４６はレディ状態となる。このようなレディ状態およびビジー状態の判別信号は、コンパクトフラッシュ４６の特定の入出力ポートから出力される。
【００２７】
なお、主メモリ４６ｃにアクセスするためには、上述のアクセス信号に先立って、所望のセクタ番号およびアクセスの態様をコントローラ４６ａに設定する必要がある。
【００２８】
レジスタ３６は、図３に示すように形成される。ＳＤＲＡＭ側ライト制御回路（ライト制御回路１８），ＳＤＲＡＭ側リード制御回路（リード制御回路２０），ＣＦ側ライト制御回路（ライト制御回路２８）およびＣＦ側リード制御回路（リード制御回路２６）が、いわゆるＤＭＡコントローラである。処理要求は、アドレス情報，バンク情報および転送サイズ情報からなり、これらの情報を格納する欄が各々のＤＭＡコントローラに対応してレジスタ３６に形成される。処理要求をレジスタ３６に設定するとき、アクセス要求制御回路４０には、書き込み先のアドレス情報（書き込み欄の位置情報）およびアクセス態様情報“ライト”を含むアクセス信号と処理要求を形成する各情報データが与えられる。処理要求に含まれるアドレス情報，バンク情報および転送サイズ情報は、アクセス信号に基づいて所望の欄に書き込まれる。
【００２９】
バッファ３０としては、図４に示すように３つのバンク０〜２を持つＳＲＡＭが適用され、各々のバンクは５１２バイトの容量を持つ。各バンクへのアクセスは１アドレス毎に行なわれる。このため、バッファ３０へのアクセス信号には、アクセス先のバンク情報，アドレス情報およびリード／ライトを示すアクセス態様情報が含まれる。
【００３０】
フラッシュメモリ５２に対するアクセスは、バッファ３０と同じように、アクセス先のアドレス情報およびリード／ライトを示すアクセス態様情報を含むアクセス信号によって行なわれる。
【００３１】
各々の回路およびメモリ間の主な接続関係を以下に説明する。アクセス要求制御回路１６は、制御バスＣＢ_ＤＭＡ１によってライト制御回路１８およびリード制御回路２０と接続され、制御バスＣＢ_ＣＰＵ１によってＣＰＵ５４ならびにアクセス要求制御回路３４，４０，４２および４８と接続される。アクセス要求制御回路１６はまた、データバスＤＢ_ＤＭＡ１によってライト制御回路１８と接続され、データバスＤＢ_ＤＭＡ２によってリード制御回路２０と接続され、データバスＤＢ_ＣＰＵ１およびＤＢ_ＣＰＵ２によってアクセス要求制御回路３４，４０，４２および４８と接続される。データバスＤＢ_ＣＰＵ１およびＤＢ_ＣＰＵ２はまた、ＣＰＵ５４が接続されたデータバスＤＢ_ＣＰＵ３と双方向バッファ５６を介して接続される。アクセス要求制御回路４２は、上述の接続に加えて、制御バスＣＢ_ＤＭＡ３によってリード制御回路２６およびライト制御回路２８と接続され、データバスＤＢ_ＤＭＡ３およびＤＢ_ＤＭＡ４によってリード制御回路２６およびライト制御回路２８の各々と接続される。
【００３２】
リード制御回路２０および２６は、制御バスＣＢ_ＣＯＭ１およびデータバスＤＢ_ＣＯＭ１によってバッファ３０の入力側と接続され、ライト制御回路１８および２８は、制御バスＣＢ_ＣＯＭ２およびデータバスＤＢ_ＣＯＭ２によってバッファ３０の出力側と接続される。また、リード制御回路２０および２６およびライト制御回路１８および２８のいずれも、制御バスＣＢ_ＤＭＡ２によってレジスタ３６と接続される。制御バスＣＢ_ＣＯＭ１およびＣＢ_ＣＯＭ２ならびにデータバスＤＢ_ＣＯＭ１およびＤＢ_ＣＯＭ２は、アクセス制御回路３２にも接続される。
【００３３】
つまり、データバスＤＢ_ＤＭＡ１，ＤＢ_ＤＭＡ２，ＤＢ_ＤＭＡ３およびＤＢ_ＤＭＡ４はそれぞれ、ライト制御回路１８，リード制御回路２０，ライト制御回路２８およびリード制御回路２６専用のデータバスであり、ＤＢ_ＣＰＵ１〜ＤＢ_ＣＰＵ３はＣＰＵ５４に専用のデータバスである。これに対して、データバスＤＢ_ＣＯＭ１およびＤＢ_ＣＯＭ２は、ライト制御回路１８および２８，リード制御回路２０および２６ならびにＣＰＵ５４によって共有される。なお、データバスＤＢ_ＤＭＡ１およびＤＢ_ＤＭＡ２は３２ビットのバスであり、データバスＤＢ_ＤＭＡ３およびＤＢ_ＤＭＡ４は１６ビットのバスである。
【００３４】
リード制御回路２０は、レジスタ３６のＳＤＲＡＭ側リード制御回路の欄に処理要求が設定されたとき、図５に示すフロー図に従って動作する。
【００３５】
ＳＤＲＡＭ１２の所望の先頭アドレス情報，バンク０〜２のいずれか１つを示すバンク情報および“５１２バイト”の転送サイズ情報がレジスタ３６のＳＤＲＡＭ側リード制御回路の欄に設定された場合、まずステップＳ１で内部カウンタ２０ａの値が“０”であるかどうか判別する。そして、カウント値が“１”以上であればステップＳ１の処理をくり返し、カウント値が“０”となったとき、アクセス先のバンクが空になったとみなしてステップＳ３に進む。ステップＳ３では、アクセス要求を制御バスＣＢ_ＤＭＡ１を通してアクセス要求制御回路１６に発する。これに対して承認信号ＡＣＫが返送されると、ステップＳ５でＹＥＳと判断し、ステップＳ７でアクセス信号（先頭アドレス情報，リードを示すアクセス態様情報，５１２バイトのサイズ情報）を、同じ制御バスＣＢ_ＤＭＡ１を通してアクセス要求制御回路１６に出力する。所望の先頭アドレス以降に書き込まれた５１２バイト分のデータはアクセス制御回路１２によって読み出され、データバスＤＢ_ＤＭＡ２を介してリード制御回路２０に入力される。
【００３６】
ステップＳ９では、アクセス要求制御回路１６から入力された４バイト（３２ビット）分のデータをデータバスＤＢ_ＣＯＭ１を介してバッファ３０に与えるとともに、指定されたバンクのアドレス信号を制御バスＣＢ_ＤＭＡ２を介してバッファ３０に与える。続いて、ステップＳ１１で共有カウンタ２４および内部カウンタ２０ａを“４”インクリメントし、ステップＳ１１でカウンタ２０ａの値を“５１２”と比較する。そして、カウント値が“５１２”未満であればステップＳ９およびＳ１１の処理を繰り返す。この結果、入力された５１２バイトのデータは所望のバンクに先頭アドレスから順に書き込まれ、共有カウンタ２４および内部カウンタ２０ａのカウント値は“５１２”までインクリメントされる。カウント値が“５１２”に達すると、ステップＳ１５で終了フラグを発行する。終了フラグは、割り込み端子（図示せず）を通してＣＰＵ５４に与えられる。
【００３７】
ライト制御回路２８は、レジスタ３６のＣＦ側ライト制御回路の欄に処理要求が設定されたとき、図６に示すフロー図に従って動作する。
【００３８】
コンパクトフラッシュ４６の所望のセクタアドレス情報，所望のバンクを示すバンク情報および“５１２バイト”の転送サイズ情報がレジスタ３６のＣＦ側ライト制御回路の欄に設定されると、まずステップＳ２１でコンパクトフラッシュ４６がレディ状態／ビジー状態のいずれにあるかを状態信号に基づいて判別する。そして、ビジー状態であればステップＳ２１の処理を繰り返し、レディ状態に移行したときにステップＳ２３に進む。ステップＳ２３では、共有カウンタ２４の値が“２”以上を示しているかどうか判断し、ＮＯであれば同じ処理を繰り返す。カウント値が“２”以上となると、所望のバンクに転送可能なデータが格納されたとみなして、ステップＳ２５でアクセス要求を発生する。アクセス要求は、制御バスＣＢ_ＤＭＡ３を通してアクセス要求制御回路４２に与えられる。
【００３９】
このアクセス要求に対してアクセス要求制御回路４２から承認信号ＡＣＫが返送されると、ステップＳ２９でアクセス信号（セクタアドレス情報，ライトのアクセス態様情報，５１２バイトのデータサイズ情報）を発生し、ステップＳ３１で所望のバンクのアドレス信号をバッファ３０に与える。アクセス信号は制御バスＣＢ_ＤＭＡ３を通してアクセス要求制御回路４２に与えられ、アドレス信号は制御バスＣＢ_ＣＯＭ２を通してバッファ３０に与えられる。これによって、所望のバンクの所望のアドレスに格納された２バイト（１６ビット）分のデータがデータバスＤＢ_ＣＯＭ２を通して読み出され、読み出されたデータは、データバスＤＢ_ＤＭＡ３を通してアクセス要求制御回路４２に与えられる。ステップＳ３３では共有カウンタ２４の値を“２”ディクリメントするとともに内部カウンタ２８ａの値を“２”インクリメントし、続くステップＳ３５では内部カウンタ２８ａの値を“５１２”と比較する。そして、カウント値が“５１２”未満であればステップＳ２３〜Ｓ３３の処理を繰り返すが、カウント値が“５１２”であれば、ステップＳ３７で終了フラグを発行する。
【００４０】
ステップＳ２３〜ステップＳ３５の処理が繰り返されることによって、バッファ３０から読み出された５１２バイト分のデータが、データバスＤＢ_ＤＭＡ３，アクセス要求制御回路４２およびアクセス制御回路４４を経てコンパクトフラッシュ４６に与えられる。コントローラ４６ａは、与えられた５１２バイトのデータを一旦バッファメモリ４６ｂに蓄積し、バッファメモリ４６ｂが満杯となったときにこの５１２バイトのデータを主メモリ４６ｃの所望のセクタに書き込む。
【００４１】
リード制御回路２６は、レジスタ３６のＣＦ側リード制御回路の欄に処理要求が設定されたとき、図７に示すフロー図に従って動作する。
【００４２】
コンパクトフラッシュ４６の所望のセクタアドレス情報，所望のバンクを示すバンク情報および“５１２バイト”の転送サイズ情報がレジスタ３６のＣＦ側リード制御回路の欄に設定されると、ステップＳ４１でコンパクトフラッシュ４６の状態を判別し、レディ状態であればステップＳ４３で共有カウンタ２２の値を判別する。そして、共有カウンタ２２の値が“０”であれば、所望のバンクは空であるとみなし、ステップＳ４５でアクセス要求を制御バスＣＢ_ＤＭＡ３を通してアクセス要求制御回路４２に出力する。これに対してアクセス要求制御回路４２から承認信号ＡＣＫが返送されると、ステップＳ４９でアクセス信号（セクタアドレス情報，リードのアクセス態様情報）を同じ制御バスＣＢ_ＤＭＡ３を通してアクセス要求制御回路４２に与える。コンパクトフラッシュ４６からは２バイト分のデータが読み出され、読み出されたデータはデータバスＤＢ_ＤＭＡ４を通してリード制御回路２６に与えられる。
【００４３】
ステップＳ５１では、読み出された２バイトのデータをアドレス信号とともにバッファ３０に与える。このとき、データはデータバスＤＢ_ＣＯＭ１を通して、アドレス信号はＣＢ_ＣＯＭ１を通してバッファ３０に与えられる。ステップＳ５３では共有カウンタ２２を“２”インクリメントし、続くステップＳ５５ではカウント値を“５１２”と比較する。そして、カウント値が“５１２”を下回る限りステップＳ４５〜Ｓ５３の処理を繰り返し、これによって、コンパクトフラッシュ４６の所望のセクタからデータが２バイトずつ読み出され、合計５１２バイトのデータがバッファ３０の所望のバンクに格納される。カウント値が“５１２”となるとステップＳ５５でＹＥＳと判断し、ステップＳ５７で終了フラグを発行する。
【００４４】
ライト制御回路１８は、レジスタ３６のＳＤＲＡＭ側ライト制御回路の欄に処理要求が設定されたとき、図８に示すフロー図に従って動作する。
【００４５】
ＳＤＲＡＭ１２の先頭アドレス情報，バンク０〜２のいずれか１つを示すバンク情報および“５１２バイト”の転送サイズ情報がレジスタ３６のＳＤＲＡＭ側ライト制御回路の欄に設定されると、ステップＳ６１で共有カウンタ２２の値を“５１２”と比較し、比較結果が一致を示せば、ステップＳ６３でアクセス要求を制御バスＣＢ_ＤＭＡ１を通してアクセス要求制御回路１６に出力する。これに対して承認信号ＡＣＫが返送されると、ステップＳ６５でＹＥＳと判断し、ステップＳ６７でアクセス信号（先頭アドレス情報，リードを示すアクセス態様情報，５１２バイトのサイズ情報）を同じ制御バスＣＢ_ＤＭＡ１を通してアクセス要求制御回路１６に出力する。
【００４６】
ステップＳ６９では、アドレス信号を制御バスＣＢ_ＣＯＭ２を通してバッファ３０に与え、４バイト分のデータを所望のバンクから読み出す。読み出されたデータは、データバスＤＢ_ＣＯＭ２およびデータバスＤＢ_ＤＭＡ１を通してアクセス要求制御回路１６に与えられる。続いて、ステップＳ７１で共有カウンタ２２の値を“４”ディクリメントし、ステップＳ７３でカウント値を“０”と比較する。ここでカウント値が“１”以上であれば、ステップＳ６９およびＳ７１の処理を繰り返し、カウント値が“０”となると、ステップＳ７５で終了フラグを発行する。これによって、所望のバンクから５１２バイトのデータが読み出され、アクセス制御回路１４によってＳＤＲＡＭ１２の所望アドレスに書き込まれるとともに、書き込みが完了した時点で終了フラグが発行される。
【００４７】
ＳＤＲＡＭ１２には、上述のように画像ファイルが格納されており、リード制御回路２０およびライト制御回路２８によるＤＭＡ転送の対象となるデータは、この画像ファイルを形成する画像データである。一方、コンパクトフラッシュ４６の主メモリ４６ａには、同様の画像ファイルのほかにＦＡＴ情報データも記録されている。つまり、コンパクトフラッシュ４６はＭＳ−ＤＯＳ方式を採用しているため、ＦＡＴのようなファイル管理情報も主メモリ４６ａに記録されている。このため、リード制御回路２６およびライト制御回路１８によるＤＭＡ転送の対象となるデータとしては、画像ファイルを形成する画像データ以外にＦＡＴデータも含まれる。
【００４８】
ただし、ＦＡＴ情報データはＣＰＵ５４による空きクラスタの検索のために読み出されるものであり、バッファ３０からＳＤＲＡＭ１２にＤＭＡ転送されることはない。このため、リード制御回路２６は、ＦＡＴデータおよび画像データの両方をコンパクトフラッシュ４６からバッファ３０にＤＭＡ転送するものの、ライト制御回路１８は、画像データのみをバッファ３０からＳＤＲＡＭ１２にＤＭＡ転送する。
【００４９】
バッファ３０に格納されたＦＡＴデータは、ＣＰＵ５４によって読み出される。つまり、ＣＰＵ５４が制御バスＣＢ_ＣＰＵ１を通してアクセス要求をアクセス要求制御回路４０に与え、これに対する承認信号ＡＣＫに応答して、バンク情報，アドレス情報およびアクセス態様情報を含むアクセス信号を同じ制御バスＣＢ_ＣＰＵ１を通してアクセス要求制御回路３４に与える。所望のバンクの所望のアドレスに書き込まれたＦＡＴ情報データは、アクセス制御回路３２によって読み出される。読み出されたＦＡＴ情報データは、データバスＤＢ_ＣＰＵ１およびＤＢ_ＣＰＵ３を通してＣＰＵ５４に与えられる。なお、バッファ３０に格納されたＦＡＴ情報データが、後続の画像データによって上書きされることのないよう、ＦＡＴ情報データおよび画像データは互いに別のバンクに格納される。
【００５０】
ＣＰＵ５４は、ＳＤＲＡＭ１２に格納された画像ファイルをコンパクトフラッシュ４６に記録するとき、図９および図１０に示すフロー図を処理する。
【００５１】
まずステップＳ８１で、ＦＡＴ領域内のいずれかのセクタ番号およびアクセス態様“リード”を、特定の入出力ポートを通してコンパクトフラッシュ４６のコントローラ４６ａに設定する。次に、リード制御回路２６にＦＡＴ情報データのＤＭＡ転送を行なわせるための処理要求を、ステップＳ８３でレジスタ３６に設定する。つまり、ステップＳ１で設定したセクタ番号に対応するセクタアドレス情報，バンク０を示すバンク情報および“５１２バイト”の転送サイズ情報を図３に示すＣＦ側リード制御回路の欄に書き込む。これによって、ＦＡＴ領域に書き込まれたＦＡＴ情報データの一部がコンパクトフラッシュ４６からバッファ３０のバンク０にＤＭＡ転送される。ステップＳ８５では、このＤＭＡ転送処理の終了の有無を終了フラグに応答して判別する。つまり、終了フラグがリード制御回路２６から入力されない限りステップＳ８５の処理を繰り返し、終了フラグが与えられると、ステップＳ８７に進む。
【００５２】
ステップＳ８７では、アクセス要求制御回路３４およびアクセス要求回路３２を通してバッファ３０のバンク０にアクセスし、バンク０内のＦＡＴデータに基づいて空きクラスタを検索する。具体的には、バンク０からＦＡＴエントリを読み出して、対応するクラスタが空いているかどうかを判別する。全てのＦＡＴエントリの検索が完了すると、空きクラスタが検索されたかどうかをステップＳ８９で判断する。そして、空きクラスタが１つも見つからなかったときは、ステップＳ９１でセクタ番号を更新してからステップＳ８１に戻る。次回のステップＳ８１〜Ｓ８５の処理では、ＦＡＴ領域の別のセクタにあるＦＡＴ情報データがコンパクトフラッシュ４６からバッファ３０にＤＭＡ転送され、バンク０に格納された新規のＦＡＴ情報データに基づいて空きクラスタの検索処理が行なわれる。
【００５３】
空きクラスタが発見されたときは、ステップＳ８９からステップＳ９３に進み、発見された空きクラスタの先頭のセクタ番号およびアクセス態様“リード”をコンパクトフラッシュ４６に設定する。さらに、ＳＤＲＡＭ１２に格納された画像ファイルをコンパクトフラッシュ４６に転送するための処理要求を、ステップＳ９５でレジスタ３６に設定する。具体的には、ＳＤＲＡＭ１２の所望の先頭アドレス情報，バンク１を示すバンク情報および“５１２バイト”の転送サイズ情報をレジスタ３６のＳＤＲＡＭ側リード制御回路の欄に設定し、かつコンパクトフラッシュ４６の所望のセクタアドレス情報，バンク１を示すバンク情報および“５１２バイト”の転送サイズ情報をレジスタ３６のＣＦ側ライト制御回路の欄に設定する。
【００５４】
これによって、ＳＤＲＡＭ１２の所望の先頭アドレス以降に格納された５１２バイトの画像データが、リード制御回路２０によってバッファ３０のバンク１にＤＭＡ転送され、さらに、バンク１に格納された５１２バイトの画像データが、ライト制御回路２８によってコンパクトフラッシュ４６にＤＭＡ転送される。転送された５１２バイトの画像データは、空きクラスタの先頭に位置するセクタに書き込まれる。なお、バンク１を画像データの書き込み先として選択するのは、バンク０に格納されたＦＡＴ情報データが消滅するのを防止するためである。
【００５５】
ステップＳ９７では、リード制御回路２０およびライト制御回路２８の両方から終了フラグが発行されたときに、ステップＳ９７で要求したＤＭＡ処理が終了したと判断する。続くステップＳ９９では、ステップＳ８７で検索した空きクラスタが満杯になったかどうか判断し、ＮＯであればステップＳ１０１でセクタ番号を更新してからステップＳ９３に戻る。この結果、クラスタが満杯になるまで、ステップＳ９３〜Ｓ９９の処理が繰り返され、画像ファイルを形成する画像データは、空きクラスタ内の複数のセクタに連続して書き込まれる。
【００５６】
ステップＳ９９で空きクラスタが満杯になったと判断されると、現画像ファイルのＤＭＡ転送（コンパクトフラッシュ４６への記録）が完了したかどうかをステップＳ１０３で判断する。ここでＮＯであれば、ステップＳ１０５でバッファ３０内のバンク０にアクセスし、バンク０のＦＡＴ情報データを更新する。つまり、今回のＤＭＡ転送によって満杯となったクラスタに対応するＦＡＴエントリの情報を書き換える。続いて、ステップＳ１０７で再度バンク０にアクセスし、上述のステップＳ８７と同じ要領で空きクラスタの検索を行なう。続くステップＳ１０９では空きクラスタが発見されたかどうか判断し、ＹＥＳであれば、ステップＳ９３に戻って上述と同様のＤＭＡ転送処理を行なう。
【００５７】
一方、ステップＳ１０９でＮＯであれば、ステップＳ１１１でＦＡＴ領域内のセクタ番号およびアクセス態様“ライト”をコンパクトフラッシュ４６に設定する。ここで、設定するセクタ番号は、バンク０に格納されているＦＡＴ情報データを書き込むべきセクタの番号である。続いて、ライト制御回路２８にＦＡＴ情報データのＤＭＡ転送を行なうための処理要求を、ステップＳ１１３でレジスタ３６に設定する。つまり、ステップＳ１１１で設定したセクタ番号に対応するセクタアドレス情報，バンク０を示すバンク情報および“５１２バイト”の転送サイズ情報を、図３に示すＣＦ側ライト制御回路の欄に書き込む。これによって、バンク０に格納されたＦＡＴデータが、ライト制御回路２８によってコンパクトフラッシュ４６にＤＭＡ転送され、ＦＡＴ領域内の元のセクタに書き込まれる。
【００５８】
ステップＳ１１５では、ライト制御回路２８によるＤＭＡ転送処理の終了の有無を、ライト制御回路２８から終了フラグが発行されたかどうかによって判断する。終了フラグが発行されなければステップＳ１１５の処理を繰り返し、終了フラグが発行されると、ステップＳ１１７に進む。ステップＳ１１７では、ＦＡＴ領域の別のセクタからＦＡＴデータを読み出すべくセクタ番号を更新し、その後ステップＳ８１に戻る。
【００５９】
ステップＳ１０３で現画像ファイルのＤＭＡ転送が完了したと判断されたときは、記録日時やファイルサイズなどのファイル情報をコンパクトフラッシュ４６に書き込むべく、ステップＳ１１９に進む。ステップＳ１１９では、このようなファイル情報の書き込み先のセクタ番号およびアクセス態様“ライト”をコンパクトフラッシュ４６に設定する。続くステップＳ１２１では、ＳＤＲＡＭ１２に格納されたファイル情報をコンパクトフラッシュ４６に転送するための処理要求を、上述のステップＳ９５と同じ要領でレジスタ３６に設定する。つまり、ＳＤＲＡＭ１２の所望の先頭アドレス情報，バンク１を示すバンク情報および“５１２バイト”の転送サイズ情報をレジスタ３６のＳＤＲＡＭ側リード制御回路の欄に設定するとともに、コンパクトフラッシュ４６の所望のセクタアドレス情報，バンク１を示すバンク情報および“５１２バイト”の転送サイズ情報をレジスタ３６のＣＦ側ライト制御回路の欄に設定する。
【００６０】
これによって、ＳＤＲＡＭ１２の所望の先頭アドレス以降に格納された５１２バイトのファイル情報データがリード制御回路２０によってバッファ３０のバンク１にＤＭＡ転送され、さらに、バンク１に格納された５１２バイトのファイル情報データがライト制御回路２８によってコンパクトフラッシュ４６にＤＭＡ転送される。転送された５１２バイトの画像データは、ステップＳ１１９で設定されたセクタ番号に対応するセクタに書き込まれる。
【００６１】
ステップＳ１２３では、リード制御回路２０およびライト制御回路２８の両方から終了フラグが発行されたかどうかを判断し、ＹＥＳとの判断結果が得られたときにステップ１２５に進む。ステップＳ１２５では、ＳＤＲＡＭ１２に格納された全ての画像ファイルの記録処理が完了したかどうか判断する。そして、ＹＥＳであれば処理を終了するが、ＮＯであればステップＳ１１７でセクタ番号を更新してからステップＳ８１に戻る。
【００６２】
なお、以上の処理はＳＤＲＡＭ１２からコンパクトフラッシュ４６に画像ファイルを転送するときの処理であり、コンパクトフラッシュ４６からＳＤＲＡＭ１２に画像ファイルを転送するときの処理については、説明を省略している。ただし、このコンパクトフラッシュ４６からＳＤＲＡＭ１２へのＤＭＡ転送処理も上述と同じ要領で行なわれる。このとき、ＦＡＴ情報データはたとえばバンク０に格納され、画像データはたとえばバンク２を用いて転送される。
【００６３】
図示しないシャッタボタンが押されたとき、ＣＰＵ５４は図７に示す割り込みルーチンを処理する。まず、ステップＳ１３１でＳＤＲＡＭ１２に十分な空き容量が存在するかどうか判断し、ＹＥＳとの判断結果が得られたときにステップＳ１３３で、カメラ処理を行なう。このとき、撮影されたＲＡＷデータのＳＤＲＡＭ１２に対するライト／リード処理、ＲＡＷデータをＹＵＶ変換することで生成されたＹＵＶデータのＳＤＲＡＭ１２に対するライト／リード処理，およびＹＵＶデータをＪＰＥＧ圧縮して生成された圧縮ＹＵＶデータのＳＤＲＡＭ１２に対するライト処理が、ＤＭＡコントローラ５８によって行なわれる。
【００６４】
このようなカメラ処理が完了すると、ステップＳ１３５で撮影日時やファイルサイズを含むファイル情報データをＳＤＲＡＭ１２に格納する。このとき、ＣＰＵ５４は、まずアクセス要求を制御バスＣＢ_ＣＰＵ３を通してアクセス要求制御回路１６に与える。これに対してアクセス要求制御回路１６から承認信号ＡＣＫが返送されると、ＳＤＲＡＭ１２の所望の先頭アドレス情報，ファイル情報データのサイズ情報および“ライト”を示すアクセス態様情報を含むアクセス信号を、同じ制御バスＣＢ_ＣＰＵ３を通してアクセス要求制御回路１６に与え、同時にファイル情報データをデータバスＤＢ_ＣＰＵ３およびＤＢ_ＣＰＵ１を通してアクセス制御回路１６に与える。ファイル情報データはＳＤＲＡＭ１２の所望のアドレスに書き込まれ、これによって圧縮ＹＵＶデータおよびファイル情報データを含む画像ファイルがＳＤＲＡＭ１２内に作成される。
【００６５】
以上の説明から分かるように、ＳＤＲＡＭ１２は１回にアクセスするデータ量が多くなるほど実効スループットが向上するメモリであり、バッファ３０は１アドレス毎にアクセスされるメモリであり、そしてコンパクトフラッシュ４６は１セクタ毎にアクセスされるメモリである。ＳＤＲＡＭ１２とバッファ３０との間では、ライト制御回路１８およびリード制御回路２０によって１セクタ（５１２バイト）毎のＤＭＡデータ転送が行なわれ、バッファ３０とコンパクトフラッシュ４６との間では、リード制御回路２６およびライト制御回路２８によって１セクタ（５１２バイト）毎のＤＭＡデータ転送が行なわれる。一方、ＣＰＵ５４は、バッファ３０に対してプログラム制御方式でデータアクセスを行ない、このときのアクセスデータ量は１セクタよりも少ない。
【００６６】
このように、ＣＰＵ５４が必要とするデータ量は１セクタよりも少ないため、ＳＤＲＡＭ１２にアクセスするよりも、バッファ３０にアクセスした方が、アクセス処理が短時間で完了する。また、コンパクトフラッシュ４６はセクタ単位でのアクセスしかできないため、バッファ３０をＣＰＵ５４のアクセス先とした方が、効率的なアクセスが可能となる。
【００６７】
また、バッファ３０は複数のバンク０〜２からなり、各バンクは５１２バイトの容量を持っている。ライト制御回路１８およびリード制御回路２０は、画像データのＤＭＡ転送にバンク１または２を用い、リード制御回路２６およびライト制御回路２８は、ＦＡＴ情報データのＤＭＡ転送にバンク０を用いるとともに、画像データのＤＭＡ転送にバンク１または２を用いる。そして、ＣＰＵ５４は、ＦＡＴ情報データの読み出し／書き込みのためにバンク０にアクセスする。このように、画像データの格納先とＦＡＴ情報データの格納先が互いに異なるため、画像データのＤＭＡ転送時にＦＡＴ情報データが消滅することはない。
【００６８】
コンパクトフラッシュ４６は、内部転送を実行していないときにレディ状態となり、内部転送を実行しているときにビジー状態となり、現時点の状態を示す状態信号が特定の入出力ポートから出力される。コンパクトフラッシュ４６とバッファ３０との間でのＤＭＡ転送を行なうとき、ＣＰＵ５４は、この状態信号が示す状態に関係なく、処理要求をレジスタ３６に設定する。一方、リード制御回路２６およびライト制御回路２８は、状態信号が示すレディを示すときにコンパクトフラッシュ４６ににアクセスする。従来技術では、ＣＰＵがコンパクトフラッシュの状態を監視し、コンパクトフラッシュがレディ状態に移行してからＤＭＡコントローラに処理要求を与えていたため、時間的なロスが発生していた。この実施例では、上述の要領で処理が行なわれるため、従来技術のような時間のロスが生じることはない。
【００６９】
また、ＳＤＲＡＭ１２からコンパクトフラッシュ４６へのＤＭＡデータ転送を行なう場合、ライト制御回路１８は、４バイト（３２ビット）分のデータをＳＤＲＡＭ１２からバッファ３０に転送する毎にカウンタ２２を“４”ずつインクリメントし、リード制御回路２６は、２バイト分のデータをバッファ３０からコンパクトフラッシュ４６に転送する毎にカウンタ２２を“２”ずつディクリメントする。逆に、コンパクトフラッシュ４６からＳＤＲＡＭ１２へのＤＭＡデータ転送を行なう場合は、ライト制御回路２８が、２バイト分のデータをコンパクトフラッシュ４６からバッファ３０に転送する毎にカウンタ２４を“２”ずつインクリメントし、リード制御回路２０が、４バイト分のデータをバッファ３０からＳＤＲＡＭ１２に転送する毎にカウンタ２４を“４”ずつディクリメントする。したがって、ＣＰＵ５４は、単に処理要求をレジスタ３６に設定するだけで、適切なタイミングでＤＭＡデータ転送が実行される。なお、ライト制御回路２８およびリード制御回路２０は同時に動作することはないため、アクセスが同時に実行されることはない。
【００７０】
また、ライト制御回路１８，リード制御回路２０，ＤＭＡコントローラ５８およびＣＰＵ５４の各々は、専用のデータバスＤＢ_ＤＭＡ１，ＤＢ_ＤＭＡ２，ＤＢ_ＤＭＡ５およびＣＢ_ＣＰＵ１を通してＳＤＲＡＭ１２へのデータアクセスを行なう。ここで、各々のデータアクセスが互いに衝突することがないよう、アクセス要求がアクセス要求制御回路１６によって調停される。さらに、アクセス要求制御回路１６は、複数のアクセス要求が与えられたとき、ＣＰＵ５４からのアクセス要求を優先的に受け付ける。これによって、それぞれのＤＭＡコントローラがＤＭＡ処理を行なっているときでも、ＤＭＡ処理の合間でプログラム制御によるアクセスを行なうことができる。ＤＭＡ処理の合間で行なわれる処理としては、図１１のステップＳ１３５におけるファイル情報データの書き込み処理がある。なお、このような処理は、リード制御回路２６，ライト制御回路２８およびＣＰＵ５４の各々がコンパクトフラッシュ４６にアクセスするときも行なわれる。
【００７１】
なお、この実施例では、画像ファイルの記録媒体としてコンパクトフラッシュを用いているため、１セクタを５１２バイトとしているが、記録媒体としてスマートメディアを用いるときは、１セクタは５２８バイトである。このとき、バッファには、各々が５２８バイトの容量を持つバンクを設け、１回のＤＭＡ処理によって転送するデータ量は５２８バイトとする必要がある。
【００７２】
また、この実施例では、バースト転送方式のメモリとしてＳＤＲＡＭを用いているが、バースト転送は単なるＤＲＡＭでも行なわれる。このため、ＳＤＲＡＭの代わりにＤＲＡＭを用いてもよい。
【図面の簡単な説明】
【図１】この発明の一実施例の構成を示すブロック図である。
【図２】コンパクトフラッシュの構成を示すブロック図である。
【図３】レジスタの一例を示す図解図である。
【図４】バッファに形成された複数のバンクを示す図解図である。
【図５】ＳＤＲＡＭ側リード制御回路の動作の一部を示すフロー図である。
【図６】ＣＦ側ライト制御回路の動作の一部を示すフロー図である。
【図７】ＣＦ側リード制御回路の動作の一部を示すフロー図である。
【図８】ＳＤＲＡＭ側ライト制御回路の動作の一部を示すフロー図である。
【図９】ＣＰＵの動作の一部を示すフロー図である。
【図１０】ＣＰＵの動作の他の一部を示すフロー図である。
【図１１】ＣＰＵの動作のその他の一部を示すフロー図である。
【符号の説明】
１０…ディジタルカメラ
１２…ＳＤＲＡＭ
１６，３４，４０，４２，４８…アクセス要求制御回路
１８，２８…ライト制御回路
２０，２６…リード制御回路
３０…バッファ
３６…レジスタ
４６…コンパクトフラッシュ
５４…ＣＰＵ[0001]
[Industrial applications]
The present invention relates to a data processing device, for example, a data processing device which is applied to a digital camera and transfers data between a first memory and a second memory.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as a well-known data processing apparatus, there is an apparatus that accesses a memory by using both a DMA (Direct Memory Access) control method and a program control method. The DMA control method is used when a large amount of data is transferred between two memories, and the program control method is used when short data such as control information is exchanged between the memory and the CPU.
[0003]
[Problems to be solved by the invention]
However, in the related art, depending on the characteristics of the memory to be accessed, it takes time to access the program control system, and the overall processing speed may decrease. For example, when one memory is an SDRAM adopting a burst transfer method and the other memory is a compact flash based on access in units of a sector, there is a problem in reading data of less than one sector by a program control method. Occurs. In other words, in the burst transfer method, the larger the amount of data to be accessed collectively, the better the effective throughput is. However, conversely, when a small amount of data is accessed, the effective throughput decreases. On the other hand, the compact flash is not suitable for a memory for performing a small amount of data access since the access is basically performed for each sector as described above.
[0004]
In the prior art, the control bus is individually assigned to the DMA controller and the CPU, but the data bus is shared by the DMA controller and the CPU. Therefore, once the CPU releases the data bus, the data bus is occupied by the DMA controller, and the CPU cannot acquire the data bus unless the processing of the DMA controller is completed.
[0005]
As described above, in the related art, there is a problem that the processing speed is reduced in the characteristics of the memory to be accessed and the connection relation with the bus.
[0006]
Therefore, a main object of the present invention is to provide a data processing device capable of realizing high-speed data processing.
[0007]
[Means for Solving the Problems]
A first invention provides a first DMA controller for transferring a predetermined amount of DMA data between a first memory and a second memory, and a second DMA controller for transferring a predetermined amount of DMA data between a second memory and a third memory. And a CPU for performing program control data access to the second memory. The first memory is a memory whose effective throughput increases as the amount of data accessed at one time increases, and the second memory has a predetermined number of addresses. A third memory is a memory accessed every predetermined amount, and a data amount when the CPU accesses the second memory is smaller than the predetermined amount. .
[0008]
A second invention provides a DMA controller for performing a DMA control data access to a first memory through a first data bus, a CPU performing a program control data access to a first memory through a second data bus, and A data processing device including an arbitration circuit that arbitrates a first access request from a DMA controller to a first memory and a second access request from a CPU to a first memory.
[0009]
[Action]
In the first invention, the first DMA controller transfers a predetermined amount of DMA data between the first memory and the second memory, and the second DMA controller transfers a predetermined amount of DMA data between the second memory and the third memory. The transfer is performed, and the CPU accesses the second memory in the program control mode. Here, the first memory is a memory whose effective throughput increases as the amount of data accessed at one time increases, the second memory is a memory accessed every predetermined number of addresses, and the third memory is a memory accessed every predetermined number of addresses. The memory to be accessed. On the other hand, the data amount when the CPU accesses the second memory is smaller than the predetermined amount.
[0010]
Therefore, the time required for the CPU to access the second memory is shorter than the time required for the CPU to access the first memory. Further, since the access to the third memory is performed at predetermined intervals, the CPU can access the second memory efficiently by using the second memory as an access destination.
[0011]
In a preferred embodiment of the present invention, the second memory includes a plurality of banks each having a capacity corresponding to at least a predetermined amount. Here, the CPU accesses only a specific bank of the second memory, the first DMA controller accesses only a bank other than the specific bank of the second memory, and the second DMA controller accesses any of the plurality of banks. to access.
[0012]
More preferably, the third memory stores desired data and management data for managing the desired data, the second DMA controller transfers DMA data between a specific bank and the third memory for the management data, and Access to the management data stored in the bank. This can prevent the management data from being overwritten by the desired data.
[0013]
In another preferred embodiment of the invention, the third memory generates a status signal indicating whether access is possible. Here, the CPU requests DMA data transfer to the second DMA controller regardless of the state indicated by the state signal, and the second DMA controller accesses the third memory according to the state indicated by the state signal. As a result, the second DMA controller can immediately start the DMA data transfer when the third memory becomes accessible, thereby speeding up the data transfer process.
[0014]
More preferably, there is further provided a counter that is incremented in response to DMA data transfer by one of the first DMA controller and the second DMA controller and decremented in response to DMA data transfer by the other of the first DMA controller and the second DMA controller. Here, the CPU requests the first DMA controller and the second DMA controller to transfer the DMA data regardless of the value of the counter, and the first DMA controller and the second DMA controller start the DMA data transfer according to the value of the counter. As a result, the DMA data transfer is executed at an appropriate timing simply by the CPU issuing a processing request.
[0015]
In the second invention, the DMA controller accesses the first memory through the first data bus in the DMA control mode, and the CPU accesses the first memory through the second data bus in the program control mode. Perform The first access request from the DMA controller to the first memory and the second access request from the CPU to the first memory are arbitrated by the arbitration circuit. Therefore, when performing data access of the program control method during data access of the DMA control method, there is no need to switch the bus occupancy.
[0016]
In a preferred example of the present invention, the arbitration circuit preferentially receives the second access request from the CPU. Therefore, when the first access request and the second access request occur at the same time, the CPU preferentially accesses the first memory.
[0017]
【The invention's effect】
According to the first aspect, the time required for the CPU to access the second memory is shorter than the time required for the CPU to access the first memory, so that the overall processing can be speeded up. Further, since the access to the third memory is performed at predetermined intervals, the CPU can efficiently access necessary data.
[0018]
According to the second aspect, it is not necessary to switch the bus occupancy when it is desired to perform the program control data access during the DMA control data access, so that the processing can be speeded up.
[0019]
The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description of embodiments with reference to the drawings.
[0020]
【Example】
Referring to FIG. 1, digital camera 10 of this embodiment includes SDRAM 12, compact flash (CF) 46, register 36, buffer 30, and flash memory 52 as memories for storing data. The SDRAM 12 is an internal memory for temporarily recording an image file including photographed image data, and the compact flash 46 is a removable recording medium for recording such an image file. The register 36 is an internal memory for storing a processing request for DMA data transfer described later. The buffer 30 stores image data DMA-transferred between the SDRAM 12 and the compact flash 46, or FAT information data of the compact flash 46. Is an internal memory for temporarily storing. The flash memory 52 is an internal memory that stores a program of the CPU 54.
[0021]
Access to the SDRAM 12 is controlled by the access control circuit 14 and the access request control circuit 16, and access to the compact flash 46 is controlled by the access control circuit 42 and the access request control circuit 44. Access to the register 36 is controlled by the access control circuit 38 and the access request control circuit 40, and access to the buffers 30a to 30c is controlled by the access control circuit 32 and the access request control circuit 34. Further, access to the flash memory 52 is controlled by the access control circuit 50 and the access request control circuit 48.
[0022]
Each access request control circuit returns an acknowledgment signal ACK to the request source when the access request is given, and the request source supplies the access signal to the access request control circuit in response to the acknowledgment signal. Further, when the access mode is write, the request source supplies the access request control circuit with write-related data together with the access signal. The access signal (and data) is provided to the access control circuit through the access request control circuit, and the access control circuit accesses the memory according to the input access signal.
[0023]
An access request is issued to the access request control circuits 34, 40 and 48 only from the CPU 54. On the other hand, the access request control circuit 16 receives an access request from the write control circuit 18, the read control circuit 20, and the DMA controller 58 of the camera processing system in addition to the CPU 54. The access request control circuit 42 is also provided with an access request from the read control circuit 26 and the write control circuit 28 in addition to the CPU 54. That is, there is a possibility that a plurality of access requests may be simultaneously input to the access request control circuits 16 and 42, and the access request control circuits 16 and 42 arbitrate each of the simultaneously input access requests, and An acknowledgment signal ACK is returned to the request source. However, the access request control circuits 16 and 42 give priority to the CPU 54, and when a plurality of access requests are given, the access request from the CPU 54 is accepted with the highest priority.
[0024]
Note that the camera processing includes a YUV conversion processing for converting captured raw image data (RAW data) into YUV data, and a compression processing for compressing YUV data to generate compressed YUV data (the above-described image data). , RAW data, YUV data, and compressed YUV data, write / read processing is performed on the SDRAM 12 by the corresponding DMA controller. The above-described DMA controller 58 is a concept including a plurality of DMA controllers that perform such camera processing. Here, the DMA controller 58 controls the control bus CB. _DMA 4 and 32 bit data bus DB _DMA 5, the access request control circuit 16 is accessed.
[0025]
The SDRAM 12 is a memory of a burst transfer system. If a head address is specified, the SDRAM 12 can continuously access a plurality of addresses subsequent thereto. That is, at the time of reading, data stored at a plurality of continuous addresses can be read at one time, and at the time of writing, data of a plurality of addresses can be written to a plurality of continuous addresses at one time. Although random access is possible with the SDRAM 12, the address is divided into a row (ROW) and a column (COLUMN), and there is an overhead of setting a row address first, so that the efficiency of access for each word deteriorates. . For this reason, in the burst transfer method, the larger the amount of data per access, the higher the effective throughput. When a burst access is performed, the access signal provided to the access request control circuit 16 includes the start address information of the access destination, data size information, and access mode information indicating read / write.
[0026]
As shown in FIG. 2, the compact flash 46 includes a controller 46a, a buffer memory 46b, and a main memory 46c. The controller 46a accesses the main memory 46c via the buffer memory 46b. The buffer memory 46b has a capacity of one sector (512 bytes), and access is performed for each sector. Therefore, the access signal provided to access request control circuit 42 includes desired sector address information and access mode information indicating read / write. When the internal transfer is being performed, the compact flash 46 is in a busy state, and when the internal transfer is not being performed, the compact flash 46 is in a ready state. Such a ready state / busy state determination signal is output from a specific input / output port of the compact flash 46.
[0027]
In order to access the main memory 46c, it is necessary to set a desired sector number and an access mode in the controller 46a prior to the above-mentioned access signal.
[0028]
The register 36 is formed as shown in FIG. The SDRAM side write control circuit (write control circuit 18), the SDRAM side read control circuit (read control circuit 20), the CF side write control circuit (write control circuit 28) and the CF side read control circuit (read control circuit 26) are so-called DMA controller. The processing request includes address information, bank information, and transfer size information, and a column for storing these information is formed in the register 36 corresponding to each DMA controller. When the processing request is set in the register 36, the access request control circuit 40 stores an access signal including the address information of the write destination (position information of the writing column) and the access mode information “write” and each information data forming the processing request. Is given. The address information, bank information, and transfer size information included in the processing request are written in desired columns based on the access signal.
[0029]
As the buffer 30, as shown in FIG. 4, an SRAM having three banks 0 to 2 is applied, and each bank has a capacity of 512 bytes. Access to each bank is performed for each address. Therefore, the access signal to the buffer 30 includes access destination bank information, address information, and access mode information indicating read / write.
[0030]
Like the buffer 30, the access to the flash memory 52 is performed by an access signal including address information of an access destination and access mode information indicating read / write.
[0031]
The main connection relationship between each circuit and the memory will be described below. The access request control circuit 16 controls the control bus CB _DMA 1 is connected to the write control circuit 18 and the read control circuit 20, and the control bus CB _CPU 1 is connected to the CPU 54 and the access request control circuits 34, 40, 42 and 48. The access request control circuit 16 also has a data bus DB _DMA 1 is connected to the write control circuit 18 and the data bus DB _DMA 2 to the read control circuit 20 and the data bus DB _CPU 1 and DB _CPU 2 are connected to the access request control circuits 34, 40, 42 and 48. Data bus DB _CPU 1 and DB _CPU 2 is a data bus DB to which the CPU 54 is connected. _CPU 3 via a bidirectional buffer 56. The access request control circuit 42 includes a control bus CB _DMA 3 is connected to the read control circuit 26 and the write control circuit 28, and the data bus DB _DMA 3 and DB _DMA 4 is connected to each of the read control circuit 26 and the write control circuit 28.
[0032]
Read control circuits 20 and 26 are connected to control bus CB _COM 1 and data bus DB _COM 1 is connected to the input side of the buffer 30, and the write control circuits 18 and 28 _COM 2 and data bus DB _COM 2 is connected to the output side of the buffer 30. Both the read control circuits 20 and 26 and the write control circuits 18 and 28 _DMA 2 is connected to the register 36. Control bus CB _COM 1 and CB _COM 2 and data bus DB _COM 1 and DB _COM 2 is also connected to the access control circuit 32.
[0033]
That is, the data bus DB _DMA 1, DB _DMA 2, DB _DMA 3 and DB _DMA 4 are data buses dedicated to the write control circuit 18, the read control circuit 20, the write control circuit 28, and the read control circuit 26, respectively. _CPU 1 to DB _CPU 3 is a data bus dedicated to the CPU 54. On the other hand, the data bus DB _COM 1 and DB _COM 2 is shared by the write control circuits 18 and 28, the read control circuits 20 and 26, and the CPU 54. The data bus DB _DMA 1 and DB _DMA 2 is a 32-bit bus and a data bus DB _DMA 3 and DB _DMA 4 is a 16-bit bus.
[0034]
The read control circuit 20 operates according to the flowchart shown in FIG. 5 when a processing request is set in the column of the SDRAM side read control circuit of the register 36.
[0035]
When the desired start address information of the SDRAM 12, the bank information indicating any one of the banks 0 to 2 and the transfer size information of "512 bytes" are set in the column of the SDRAM side read control circuit of the register 36, first, at step S1 It is determined whether or not the value of the internal counter 20a is "0". If the count value is "1" or more, the process of step S1 is repeated. When the count value becomes "0", the process proceeds to step S3 on the assumption that the access destination bank is empty. In step S3, the access request is sent to the control bus CB. _DMA 1 to the access request control circuit 16. On the other hand, when the acknowledgment signal ACK is returned, YES is determined in step S5, and in step S7, the access signal (start address information, access mode information indicating read, size information of 512 bytes) is transmitted to the same control bus CB. _DMA 1 to the access request control circuit 16. The 512-byte data written after the desired head address is read out by the access control circuit 12 and the data bus DB _DMA 2 to the read control circuit 20.
[0036]
In step S9, the 4-byte (32-bit) data input from the access request control circuit 16 is transferred to the data bus DB. _COM 1 to the buffer 30 and an address signal of the designated bank is supplied to the control bus CB. _DMA 2 to the buffer 30. Subsequently, the shared counter 24 and the internal counter 20a are incremented by "4" in step S11, and the value of the counter 20a is compared with "512" in step S11. If the count value is less than "512", the processing of steps S9 and S11 is repeated. As a result, the input 512-byte data is sequentially written to the desired bank from the head address, and the count values of the shared counter 24 and the internal counter 20a are incremented to “512”. When the count value reaches "512", an end flag is issued in step S15. The end flag is provided to the CPU 54 through an interrupt terminal (not shown).
[0037]
When a processing request is set in the column of the CF-side write control circuit of the register 36, the write control circuit 28 operates according to the flowchart shown in FIG.
[0038]
When the desired sector address information of the compact flash 46, the bank information indicating the desired bank, and the transfer size information of "512 bytes" are set in the column of the CF side write control circuit of the register 36, first, at step S21, the compact flash 46 is set. Is determined based on the status signal. If the state is busy, the process of step S21 is repeated, and when the state shifts to the ready state, the process proceeds to step S23. In step S23, it is determined whether or not the value of the shared counter 24 indicates "2" or more, and if NO, the same processing is repeated. When the count value becomes “2” or more, it is considered that transferable data has been stored in a desired bank, and an access request is generated in step S25. The access request is sent to the control bus CB _DMA 3 to the access request control circuit 42.
[0039]
When an acknowledgment signal ACK is returned from the access request control circuit 42 in response to this access request, an access signal (sector address information, write access mode information, 512-byte data size information) is generated in step S29, and step S31 is performed. To supply a buffer 30 with an address signal of a desired bank. The access signal is the control bus CB _DMA 3 to the access request control circuit 42, and the address signal is supplied to the control bus CB _COM 2 to the buffer 30. As a result, 2 bytes (16 bits) of data stored at a desired address of a desired bank are transferred to the data bus DB. _COM 2 is read through the data bus DB. _DMA 3 to the access request control circuit 42. In step S33, the value of the shared counter 24 is decremented by "2" and the value of the internal counter 28a is incremented by "2". In step S35, the value of the internal counter 28a is compared with "512". If the count value is less than "512", the processes of steps S23 to S33 are repeated. If the count value is "512", an end flag is issued in step S37.
[0040]
By repeating the processing of steps S23 to S35, the data of 512 bytes read from the buffer 30 is stored in the data bus DB. _DMA 3. The data is supplied to the compact flash 46 via the access request control circuit 42 and the access control circuit 44. The controller 46a temporarily stores the given 512-byte data in the buffer memory 46b, and writes the 512-byte data to a desired sector of the main memory 46c when the buffer memory 46b becomes full.
[0041]
When a processing request is set in the column of the CF-side read control circuit of the register 36, the read control circuit 26 operates according to the flowchart shown in FIG.
[0042]
When the desired sector address information of the compact flash 46, the bank information indicating the desired bank, and the transfer size information of "512 bytes" are set in the column of the CF side read control circuit of the register 36, the compact flash 46 of the compact flash 46 is set in step S41. The state is determined, and if the state is the ready state, the value of the shared counter 22 is determined in step S43. If the value of the shared counter 22 is "0", it is determined that the desired bank is empty, and the access request is sent to the control bus CB in step S45. _DMA 3 to the access request control circuit 42. On the other hand, when the acknowledge signal ACK is returned from the access request control circuit 42, the access signals (sector address information and read access mode information) are transmitted to the same control bus CB in step S49. _DMA 3 to the access request control circuit 42. Two bytes of data are read from the compact flash 46, and the read data is stored in a data bus DB. _DMA 4 to the read control circuit 26.
[0043]
In step S51, the read 2-byte data is supplied to the buffer 30 together with the address signal. At this time, data is transferred to the data bus DB. _COM 1, the address signal is CB _COM 1 to the buffer 30. In step S53, the shared counter 22 is incremented by "2", and in the following step S55, the count value is compared with "512". Then, as long as the count value is less than "512", the processing of steps S45 to S53 is repeated, whereby data is read from the desired sector of the compact flash 46 two bytes at a time, and a total of 512 bytes of data is Is stored in the bank. When the count value becomes "512", YES is determined in the step S55, and an end flag is issued in a step S57.
[0044]
The write control circuit 18 operates according to the flowchart shown in FIG. 8 when a processing request is set in the column of the SDRAM write control circuit of the register 36.
[0045]
When the start address information of the SDRAM 12, the bank information indicating any one of banks 0 to 2 and the transfer size information of "512 bytes" are set in the column of the SDRAM write control circuit of the register 36, the shared counter is set in step S61. 22 is compared with “512”, and if the comparison result indicates a match, an access request is sent to the control bus CB in step S63. _DMA 1 to the access request control circuit 16. On the other hand, when the acknowledgment signal ACK is returned, YES is determined in step S65, and in step S67, the access signal (start address information, access mode information indicating read, size information of 512 bytes) is transmitted to the same control bus CB. _DMA 1 to the access request control circuit 16.
[0046]
In step S69, the address signal is transmitted to the control bus CB. _COM 2 to the buffer 30 to read 4 bytes of data from the desired bank. The read data is stored in the data bus DB. _COM 2 and data bus DB _DMA 1 to the access request control circuit 16. Subsequently, the value of the shared counter 22 is decremented by "4" in step S71, and the count value is compared with "0" in step S73. If the count value is "1" or more, the processes of steps S69 and S71 are repeated. If the count value becomes "0", an end flag is issued in step S75. As a result, 512-byte data is read from a desired bank, written to a desired address of the SDRAM 12 by the access control circuit 14, and an end flag is issued when the writing is completed.
[0047]
The image file is stored in the SDRAM 12 as described above, and the data to be DMA-transferred by the read control circuit 20 and the write control circuit 28 is the image data forming this image file. On the other hand, in the main memory 46a of the compact flash 46, FAT information data is recorded in addition to the same image file. That is, since the compact flash 46 employs the MS-DOS system, file management information such as FAT is also recorded in the main memory 46a. For this reason, data to be subjected to DMA transfer by the read control circuit 26 and the write control circuit 18 include FAT data in addition to image data for forming an image file.
[0048]
However, the FAT information data is read out by the CPU 54 for searching for a free cluster, and is not DMA-transferred from the buffer 30 to the SDRAM 12. Therefore, the read control circuit 26 DMA-transfers both FAT data and image data from the compact flash 46 to the buffer 30, while the write control circuit 18 DMA-transfers only image data from the buffer 30 to the SDRAM 12.
[0049]
The FAT data stored in the buffer 30 is read by the CPU 54. That is, the CPU 54 controls the control bus CB _CPU 1 to the access request control circuit 40, and in response to the acknowledgment signal ACK, an access signal including bank information, address information and access mode information is transmitted to the same control bus CB. _CPU 1 to the access request control circuit 34. The FAT information data written to a desired address of a desired bank is read by the access control circuit 32. The read FAT information data is stored in the data bus DB. _CPU 1 and DB _CPU 3 to the CPU 54. The FAT information data and the image data are stored in separate banks so that the FAT information data stored in the buffer 30 is not overwritten by the subsequent image data.
[0050]
When recording the image file stored in the SDRAM 12 on the compact flash 46, the CPU 54 processes the flowcharts shown in FIGS.
[0051]
First, in step S81, one of the sector numbers in the FAT area and the access mode “read” are set in the controller 46a of the compact flash 46 through a specific input / output port. Next, a processing request for causing the read control circuit 26 to perform the DMA transfer of the FAT information data is set in the register 36 in step S83. That is, the sector address information corresponding to the sector number set in step S1, the bank information indicating bank 0, and the transfer size information of "512 bytes" are written in the column of the CF-side read control circuit shown in FIG. As a result, a part of the FAT information data written in the FAT area is DMA-transferred from the compact flash 46 to the bank 0 of the buffer 30. In step S85, the presence or absence of the end of the DMA transfer processing is determined in response to the end flag. That is, the process of step S85 is repeated unless an end flag is input from the read control circuit 26. When the end flag is given, the process proceeds to step S87.
[0052]
In step S87, bank 0 of buffer 30 is accessed through access request control circuit 34 and access request circuit 32, and a free cluster is searched based on FAT data in bank 0. Specifically, the FAT entry is read from bank 0, and it is determined whether the corresponding cluster is empty. When the search of all the FAT entries is completed, it is determined in a step S89 whether or not an empty cluster has been searched. If no empty cluster is found, the process returns to step S81 after updating the sector number in step S91. In the next processing of steps S81 to S85, FAT information data in another sector of the FAT area is DMA-transferred from the compact flash 46 to the buffer 30, and based on the new FAT information data stored in the bank 0, an empty cluster Search processing is performed.
[0053]
When an empty cluster is found, the process proceeds from step S89 to step S93, and the head sector number and access mode “read” of the found empty cluster are set in the compact flash 46. Further, a processing request for transferring the image file stored in the SDRAM 12 to the compact flash 46 is set in the register 36 in step S95. Specifically, the desired start address information of the SDRAM 12, the bank information indicating the bank 1 and the transfer size information of "512 bytes" are set in the column of the SDRAM side read control circuit of the register 36, and the desired The sector address information, the bank information indicating the bank 1 and the transfer size information of “512 bytes” are set in the column of the CF side write control circuit of the register 36.
[0054]
As a result, the 512-byte image data stored after the desired start address of the SDRAM 12 is DMA-transferred to the bank 1 of the buffer 30 by the read control circuit 20, and the 512-byte image data stored in the bank 1 is further transferred to the bank 1. , DMA transfer to the compact flash 46 by the write control circuit 28. The transferred 512-byte image data is written to the sector located at the head of the free cluster. The reason why the bank 1 is selected as the image data writing destination is to prevent the FAT information data stored in the bank 0 from disappearing.
[0055]
In step S97, when an end flag is issued from both the read control circuit 20 and the write control circuit 28, it is determined that the DMA processing requested in step S97 has been completed. In a succeeding step S99, it is determined whether or not the empty cluster searched in the step S87 is full. If NO, the sector number is updated in a step S101, and the process returns to the step S93. As a result, the processes of steps S93 to S99 are repeated until the cluster is full, and the image data forming the image file is continuously written to a plurality of sectors in the empty cluster.
[0056]
If it is determined in step S99 that the free cluster is full, it is determined in step S103 whether the DMA transfer of the current image file (recording on the compact flash 46) has been completed. If "NO" here, the bank 0 in the buffer 30 is accessed in step S105, and the FAT information data of the bank 0 is updated. That is, the information of the FAT entry corresponding to the cluster that has become full by the current DMA transfer is rewritten. Subsequently, the bank 0 is accessed again in step S107, and a search for a free cluster is performed in the same manner as in step S87 described above. In a succeeding step S109, it is determined whether or not an empty cluster is found, and if YES, the process returns to the step S93 to perform the same DMA transfer processing as described above.
[0057]
On the other hand, if “NO” in the step S109, the sector number in the FAT area and the access mode “write” are set in the compact flash 46 in a step S111. Here, the set sector number is the number of the sector to which the FAT information data stored in bank 0 is to be written. Subsequently, a processing request for performing DMA transfer of the FAT information data to the write control circuit 28 is set in the register 36 in step S113. That is, the sector address information corresponding to the sector number set in step S111, the bank information indicating bank 0, and the transfer size information of "512 bytes" are written in the column of the CF side write control circuit shown in FIG. As a result, the FAT data stored in the bank 0 is DMA-transferred to the compact flash 46 by the write control circuit 28, and written in the original sector in the FAT area.
[0058]
In step S115, it is determined whether or not the DMA transfer process by the write control circuit 28 has ended based on whether or not an end flag has been issued from the write control circuit 28. If the end flag has not been issued, the process of step S115 is repeated, and if the end flag has been issued, the process proceeds to step S117. In step S117, the sector number is updated to read FAT data from another sector in the FAT area, and thereafter, the flow returns to step S81.
[0059]
If it is determined in step S103 that the DMA transfer of the current image file has been completed, the process proceeds to step S119 to write file information such as the recording date and time and the file size to the compact flash 46. In step S119, the sector number of the write destination of such file information and the access mode “write” are set in the compact flash 46. In a succeeding step S121, a processing request for transferring the file information stored in the SDRAM 12 to the compact flash 46 is set in the register 36 in the same manner as in the above-described step S95. That is, the desired start address information of the SDRAM 12, the bank information indicating the bank 1 and the transfer size information of "512 bytes" are set in the column of the SDRAM side read control circuit of the register 36, and the desired sector address information of the compact flash 46 is set. , The bank information indicating the bank 1 and the transfer size information of “512 bytes” are set in the column of the CF-side write control circuit of the register 36.
[0060]
As a result, the 512-byte file information data stored after the desired start address of the SDRAM 12 is DMA-transferred to the bank 1 of the buffer 30 by the read control circuit 20, and the 512-byte file information data stored in the bank 1 is further transferred. Is DMA-transferred to the compact flash 46 by the write control circuit 28. The transferred 512-byte image data is written to the sector corresponding to the sector number set in step S119.
[0061]
In step S123, it is determined whether or not an end flag has been issued from both the read control circuit 20 and the write control circuit 28. When a determination result of YES is obtained, the process proceeds to step 125. In the step S125, it is determined whether or not the recording processing of all the image files stored in the SDRAM 12 has been completed. If YES, the process ends. If NO, the sector number is updated in step S117, and the process returns to step S81.
[0062]
The above processing is for transferring an image file from the SDRAM 12 to the compact flash 46, and the description of the processing for transferring the image file from the compact flash 46 to the SDRAM 12 is omitted. However, the DMA transfer process from the compact flash 46 to the SDRAM 12 is performed in the same manner as described above. At this time, the FAT information data is stored in, for example, bank 0, and the image data is transferred using, for example, bank 2.
[0063]
When a shutter button (not shown) is pressed, the CPU 54 processes an interrupt routine shown in FIG. First, it is determined whether or not there is sufficient free space in the SDRAM 12 in step S131, and when a determination result of YES is obtained, camera processing is performed in step S133. At this time, write / read processing of the captured RAW data on the SDRAM 12, write / read processing of the YUV data generated by performing YUV conversion of the RAW data on the SDRAM 12, and compressed YUV generated by JPEG-compressing the YUV data Write processing of data to the SDRAM 12 is performed by the DMA controller 58.
[0064]
When such camera processing is completed, file information data including the shooting date and time and the file size are stored in the SDRAM 12 in step S135. At this time, the CPU 54 first sends the access request to the control bus CB. _CPU 3 to the access request control circuit 16. On the other hand, when the acknowledgment signal ACK is returned from the access request control circuit 16, the access signal including the desired start address information of the SDRAM 12, the size information of the file information data, and the access mode information indicating "write" is controlled by the same control. Bus CB _CPU 3 to the access request control circuit 16 and simultaneously transmit the file information data to the data bus DB. _CPU 3 and DB _CPU 1 to the access control circuit 16. The file information data is written to a desired address of the SDRAM 12, whereby an image file including the compressed YUV data and the file information data is created in the SDRAM 12.
[0065]
As can be seen from the above description, the SDRAM 12 is a memory in which the effective throughput increases as the amount of data accessed at one time increases, the buffer 30 is a memory accessed for each address, and the compact flash 46 is a memory for one sector. It is a memory accessed every time. Between the SDRAM 12 and the buffer 30, DMA data transfer for each sector (512 bytes) is performed by the write control circuit 18 and the read control circuit 20, and between the buffer 30 and the compact flash 46, the read control circuit 26 and the The write control circuit 28 performs DMA data transfer for each sector (512 bytes). On the other hand, the CPU 54 performs data access to the buffer 30 by the program control method, and the access data amount at this time is smaller than one sector.
[0066]
As described above, since the data amount required by the CPU 54 is smaller than one sector, the access processing is completed in a shorter time by accessing the buffer 30 than by accessing the SDRAM 12. In addition, since the compact flash 46 can be accessed only in units of sectors, the buffer 30 can be accessed more efficiently if the CPU 54 is used as an access destination.
[0067]
The buffer 30 includes a plurality of banks 0 to 2, each of which has a capacity of 512 bytes. The write control circuit 18 and the read control circuit 20 use the bank 1 or 2 for the DMA transfer of the image data. The read control circuit 26 and the write control circuit 28 use the bank 0 for the DMA transfer of the FAT information data. Bank 1 or 2 is used for DMA transfer. Then, the CPU 54 accesses the bank 0 for reading / writing the FAT information data. As described above, since the storage location of the image data and the storage location of the FAT information data are different from each other, the FAT information data does not disappear during the DMA transfer of the image data.
[0068]
The compact flash 46 is in a ready state when the internal transfer is not being executed, is in a busy state when the internal transfer is being executed, and a state signal indicating the current state is output from a specific input / output port. When performing a DMA transfer between the compact flash 46 and the buffer 30, the CPU 54 sets a processing request in the register 36 regardless of the state indicated by this state signal. On the other hand, the read control circuit 26 and the write control circuit 28 access the compact flash 46 when the status signal indicates ready. In the prior art, the CPU monitors the state of the compact flash and gives a processing request to the DMA controller after the compact flash shifts to the ready state, so that a time loss occurs. In this embodiment, since the processing is performed in the above-described manner, no time loss occurs as in the related art.
[0069]
When performing DMA data transfer from the SDRAM 12 to the compact flash 46, the write control circuit 18 increments the counter 22 by "4" each time 4 bytes (32 bits) of data are transferred from the SDRAM 12 to the buffer 30. The read control circuit 26 decrements the counter 22 by "2" each time 2 bytes of data are transferred from the buffer 30 to the compact flash 46. Conversely, when performing DMA data transfer from the compact flash 46 to the SDRAM 12, the write control circuit 28 increments the counter 24 by "2" every time two bytes of data are transferred from the compact flash 46 to the buffer 30. Each time the read control circuit 20 transfers 4 bytes of data from the buffer 30 to the SDRAM 12, the counter 24 is decremented by "4". Therefore, the CPU 54 executes DMA data transfer at an appropriate timing simply by setting a processing request in the register 36. Since the write control circuit 28 and the read control circuit 20 do not operate at the same time, access is not performed at the same time.
[0070]
Each of the write control circuit 18, the read control circuit 20, the DMA controller 58, and the CPU 54 has a dedicated data bus DB. _DMA 1, DB _DMA 2, DB _DMA 5 and CB _CPU 1 to access data to the SDRAM 12. Here, the access request is arbitrated by the access request control circuit 16 so that the data accesses do not conflict with each other. Further, when a plurality of access requests are given, the access request control circuit 16 receives an access request from the CPU 54 with priority. Thus, even when each of the DMA controllers is performing the DMA processing, the access under the program control can be performed between the DMA processings. As a process performed between the DMA processes, there is a process of writing file information data in step S135 of FIG. Such processing is also performed when each of the read control circuit 26, the write control circuit 28, and the CPU 54 accesses the compact flash 46.
[0071]
In this embodiment, since a compact flash is used as a recording medium for an image file, one sector has 512 bytes. However, when a smart medium is used as a recording medium, one sector has 528 bytes. At this time, the buffer needs to be provided with banks each having a capacity of 528 bytes, and the amount of data transferred by one DMA process needs to be 528 bytes.
[0072]
Further, in this embodiment, the SDRAM is used as the memory of the burst transfer method, but the burst transfer can also be performed by a simple DRAM. Therefore, a DRAM may be used instead of the SDRAM.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a compact flash.
FIG. 3 is an illustrative view showing one example of a register;
FIG. 4 is an illustrative view showing a plurality of banks formed in a buffer;
FIG. 5 is a flowchart showing a part of the operation of the SDRAM side read control circuit;
FIG. 6 is a flowchart showing a part of the operation of the CF-side write control circuit;
FIG. 7 is a flowchart showing a part of the operation of the CF-side read control circuit.
FIG. 8 is a flowchart showing a part of the operation of the SDRAM side write control circuit;
FIG. 9 is a flowchart showing a part of the operation of the CPU;
FIG. 10 is a flowchart showing another portion of the operation of the CPU;
FIG. 11 is a flowchart showing another portion of the operation of the CPU;
[Explanation of symbols]
10. Digital camera
12 ... SDRAM
16, 34, 40, 42, 48 ... access request control circuit
18, 28: Write control circuit
20, 26 ... read control circuit
30 ... buffer
36 ... Register
46… Compact flash
54 ... CPU

Claims

第１メモリと第２メモリとの間で所定量のＤＭＡデータ転送を行なう第１ＤＭＡコントローラ、
前記第２メモリと第３メモリとの間で前記所定量のＤＭＡデータ転送行なう第２ＤＭＡコントローラ、および
前記第２メモリに対してプログラム制御方式のデータアクセスを行なうＣＰＵを備え、
前記第１メモリは１回にアクセスするデータ量が多くなるほど実効スループットが向上するメモリであり、
前記第２メモリは所定アドレス数毎にアクセスされるメモリであり、
前記第３メモリは前記所定量毎にアクセスされるメモリであり、そして
前記ＣＰＵが前記第２メモリにアクセスするときのデータ量は前記所定量よりも少ない、データ処理装置。A first DMA controller for performing a predetermined amount of DMA data transfer between the first memory and the second memory;
A second DMA controller that transfers the predetermined amount of DMA data between the second memory and the third memory; and a CPU that performs program control data access to the second memory.
The first memory is a memory whose effective throughput increases as the amount of data accessed at one time increases,
The second memory is a memory accessed every predetermined number of addresses,
The data processing device, wherein the third memory is a memory accessed every predetermined amount, and a data amount when the CPU accesses the second memory is smaller than the predetermined amount.

前記第２メモリは各々が少なくとも前記所定量に相当する容量を持つ複数のバンクを含み、
前記ＣＰＵは前記第２メモリの特定のバンクにのみアクセスし、
前記第１ＤＭＡコントローラは前記第２メモリの前記特定のバンク以外のバンクにのみアクセスし、
前記第２ＤＭＡコントローラは前記複数のバンクのいずれにもアクセスする、請求項１記載のデータ処理装置。The second memory includes a plurality of banks each having a capacity corresponding to at least the predetermined amount;
The CPU accesses only a specific bank of the second memory,
The first DMA controller accesses only a bank other than the specific bank of the second memory;
The data processing device according to claim 1, wherein the second DMA controller accesses any of the plurality of banks.

前記第３メモリは所望データおよび前記所望データを管理する管理データを格納し、
前記第２ＤＭＡコントローラは前記管理データについて前記特定のバンクと前記第３メモリとの間で前記ＤＭＡデータ転送を行ない、
前記ＣＰＵは前記特定のバンクに格納された前記管理データにアクセスする、請求項２記載のデータ処理装置。The third memory stores desired data and management data for managing the desired data,
The second DMA controller performs the DMA data transfer of the management data between the specific bank and the third memory;
3. The data processing device according to claim 2, wherein the CPU accesses the management data stored in the specific bank.

前記第３メモリはアクセスが可能であるかどうかを示す状態信号を発生し、
前記ＣＰＵは前記状態信号が示す状態に関係なく前記第２ＤＭＡコントローラに対して前記ＤＭＡデータ転送を要求し、
前記第２ＤＭＡコントローラは前記状態信号が示す状態に応じて前記第３メモリにアクセスする、請求項１ないし３のいずれかに記載のデータ転送装置。The third memory generates a status signal indicating whether access is possible;
The CPU requests the DMA data transfer to the second DMA controller regardless of a state indicated by the state signal;
4. The data transfer device according to claim 1, wherein the second DMA controller accesses the third memory according to a state indicated by the state signal.

前記第１ＤＭＡコントローラおよび前記第２ＤＭＡコントローラの一方による前記ＤＭＡデータ転送に応じてインクリメントされ前記第１ＤＭＡコントローラおよび前記第２ＤＭＡコントローラの他方による前記ＤＭＡデータ転送に応じてディクリメントされるカウンタをさらに備え、
前記ＣＰＵは前記カウンタの値に関係なく前記第１ＤＭＡコントローラおよび前記第２ＤＭＡコントローラに前記ＤＭＡデータ転送を要求し、
前記第１ＤＭＡコントローラおよび前記第２ＤＭＡコントローラは前記カウンタの値に応じて前記ＤＭＡデータ転送を行なう、請求項１ないし４のいずれかに記載のデータ処理装置。A counter that is incremented in response to the DMA data transfer by one of the first DMA controller and the second DMA controller and decremented in response to the DMA data transfer by the other of the first DMA controller and the second DMA controller;
The CPU requests the first DMA controller and the second DMA controller for the DMA data transfer regardless of the value of the counter;
5. The data processing device according to claim 1, wherein said first DMA controller and said second DMA controller perform said DMA data transfer according to a value of said counter.

第１メモリに対して第１データバスを通してＤＭＡ制御方式のデータアクセスを行なうＤＭＡコントローラ、
前記第１メモリに対して第２データバスを通してプログラム制御方式のデータアクセスを行なうＣＰＵ、および
前記ＤＭＡコントローラから前記第１メモリへの第１アクセス要求および前記ＣＰＵから前記第１メモリへの第２アクセス要求を調停する調停回路を備える、データ処理装置。A DMA controller for performing data access to the first memory through a first data bus in a DMA control mode;
A CPU for performing a program control data access to the first memory through a second data bus, a first access request from the DMA controller to the first memory, and a second access from the CPU to the first memory A data processing device comprising an arbitration circuit for arbitrating requests.

前記調停回路は前記第２アクセス要求を優先的に受け付ける、請求項６記載のデータ処理装置。The data processing device according to claim 6, wherein the arbitration circuit receives the second access request with priority.