JP2004030220A - Differential amplifier circuit and constant-voltage circuit with the differential amplifier circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a differential amplifier circuit whose DC gain is remarkably improved as compared with a differential amplifier of conventional MOS configuration and further to propose a constant-voltage circuit whose load regulation can greatly be improved with configuration of only one stage of a differential amplifier whose phase design is relatively easy by using the differential amplifier circuit for the constant-voltage circuit. <P>SOLUTION: A circuit comprises N type transistors Q1 and Q2 as input means, P type transistors Q3 and Q4 constituting an active load, a constant-current source IO, and a voltage difference detecting means DA. The output of the voltage difference detecting means DA is connected to a control terminal for controlling a constant current value of the constant-current source IO and the constant current value of the constant-current source IO is controlled according to the difference between the voltage at the connection point between the transistors Q1 and Q3 and the voltage at the connection point between the transistors Q2 and Q4. Consequently, load regulation can be secured for wide-range output current conditions. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は差動増幅回路を備えた半導体集積回路技術に係り、特に、ＭＯＳ構成の増幅回路で高い直流利得を得る必要がある差動増幅回路、および多様な負荷条件に対してロードレギュレーション（負荷状態の変化に対して出力電圧の定電圧安定性）を確保する必要のある定電圧回路に関する。
【０００２】
【従来の技術】
図９は、差動増幅回路を備えた従来の定電圧回路を示す図である。
図９に示した従来の定電圧回路は、誤差増幅を行う差動増幅器７１、Ｐ型の出力トランジスタＱ１０、抵抗Ｒ１およびＲ２、位相補償用の容量Ｃから構成され、さらに差動増幅器７１は、入力手段となるＮ型トランジスタＱ１およびＱ２、能動負荷を構成するＰ型トランジスタＱ３およびＱ４、差動増幅器７１に定電流を与えるＮ型トランジスタＱ５から構成される。
【０００３】
トランジスタＱ１およびＱ２のゲートは夫々反転入力端子および非反転入力端子として、各ソースはトランジスタＱ５のドレインに接続されている。また、トランジスタＱ１およびＱ２の各ドレインは、夫々トランジスタＱ３およびＱ４のドレインに接続されると共に、トランジスタＱ１およびＱ３の接続点は差動増幅器７１の出力端子を形成する。
【０００４】
また、トランジスタＱ３およびＱ４は、夫々、ソースが電源Ｖｄｄに接続され、ゲートが共通接続されトランジスタＱ４のドレインに接続されて能動負荷を形成している。また、トランジスタＱ５は、トランジスタＱ１およびＱ２のソースとグランドＶｓｓ間に接続されて定電流源として働く。トランジスタＱ５のゲートには外部からバイアス電圧Ｖｂｉａｓが入力される。
．
【０００５】
一方、出力トランジスタＱ１０のゲートは差動増幅器７１の出力端子に、ソースは電源へ、ドレインは抵抗Ｒ１およびＲ２を介してグランドに接地され、更にゲート、ドレイン間に位相補償容量Ｃが接続されている。抵抗Ｒ１およびＲ２の接続点は差動増幅器７１の非反転入力端子へ接続される。
【０００６】
以上のような構成において、差動増幅器７１の反転入力端子へ外部より基準電圧Ｖｒｅｆが入力されると、出力電圧の分圧電圧（抵抗Ｒ１とＲ２による）が非反転入力端子（トランジスタＱ２のゲート）に帰還され、基準電圧Ｖｒｅｆとの誤差増幅によりトランジスタＱ１０のゲート電圧を上下させ、出力電圧が基準電圧の（Ｒ１＋Ｒ２）／Ｒ２倍された値に等しく制御される。
【０００７】
図１０および図１１は、特開２０００−６６７４５号公報で提案された定電圧レギュレータ回路を示す図であり、（ａ）はブロック図、（ｂ）は回路図である。
同図において、４９は演算増幅器で、出力制御部を構成するトランジスタＱ４１，Ｑ４２，誤差増幅部４９ｂを構成するトランジスタＱ４３〜Ｑ４６と定電流源４９ａを有する。４９ｃはトランジスタＱ４１のベース電圧を電流に変換する電圧／電流変換回路である。また、５０は基準電圧発生回路、５１は出力電圧検出回路である。
【０００８】
この構成において、出力電圧検出回路５１で検出された電圧ＶＲと基準電圧Ｖ１とを誤差増幅部４９ｂで比較して得られた誤差信号をトランジスタＱ４１，Ｑ４２からなる出力制御部に入力して、出力電圧を基準電圧に応じた定電圧に制御し、負荷電流が増大するとき誤差増幅部４９ｂの動作電流を増大させ、ロードレギュレーションを確保している。
【０００９】
上記公開公報で提案された定電圧レギュレータ回路では、誤差増幅部４９ｂを駆動する電流量を、出力電流の増大に応じてあらかじめ設定された電流に加算して電流を流すことにより、軽負荷時には消費電流が少なく、また重負荷時には誤差増幅部４９ｂの駆動電流を増大させてロードレギュレーションを確保している。
【００１０】
【発明が解決しようとする課題】
従来の構成の定電圧回路では、出力電流を増していくと、差動増幅器（誤差増幅部）の利得が理想的に大きくないことからロードレギュレーションが悪化し、出力電圧の絶対値が降下していくという問題があった。このような問題に対してこれまでは誤差増幅部を差動増幅段と各種増幅段を組み合わせて誤差増幅部の利得を向上させるという方法があった。しかしこのような場合、利得が向上する反面、位相設計を十分に行わないと正帰還により回路が発振するという困難な面があった。
【００１１】
また、バイポーラトランジスタを用いた従来例、例えば特開２０００−６６７４５号公報に記載されたものでは、出力電流増加に伴う利得の低下に注目し、相互コンダクタンスｇｍを補うために出力電流の増加に応じて差動増幅部の駆動電流を増加させる方法を提案している。
【００１２】
しかしながら、ＭＯＳトランジスタ構成の差動増幅器を用いた定電圧回路では多少事情が異なってくる。出力電圧が降下する原因はＭＯＳトランジスタ構成の単純差動増幅器の利得が、例えばバイポーラ構成のそれに対しても圧倒的に低いことが一因であるが、根本的には差動増幅器の動作点が定電圧回路の出力電流条件によってバイアス点から乖離し理想状態ではなくなることに起因している。言い換えると、たとえ利得が低くとも常にバイアス点で動作していればその利得の低さを補えるのである。
【００１３】
また、後述するようにＭＯＳトランジスタ特有のチャネル長変調効果も利得を下げる要因になっているが、一方、利得と駆動電流という面ではＭＯＳ構成の場合は出力抵抗の面から言えば駆動電流はできるだけ小さな値を選択する方が有利であり、特開２０００−６６７４５号公報で示されているように単純に出力電流に応じて駆動電流を増加させただけでは解決にならない。
【００１４】
本発明の目的は、上記のような問題に鑑み、従来のＭＯＳ構成の差動増幅器に対して直流利得が飛躍的に向上する差動増幅回路（請求項１〜３）を提案し、更にはその差動増幅回路を定電圧回路に利用し、位相設計が比較的容易な差動増幅器１段のみの構成でロードレギュレーションを大幅に向上させることが可能な定電圧回路（請求項４，５）を提案することである。
【００１５】
【課題を解決するための手段】
本発明は、上記目的を達成するために、次の如き構成を採用した。すなわち、請求項１記載の発明は、夫々のゲートに反転入力および非反転入力が接続される第１のＭＯＳトランジスタ（Ｑ１）および第２のＭＯＳトランジスタ（Ｑ２）対と、該第１のＭＯＳトランジスタ（Ｑ１）および第２のＭＯＳトランジスタ（Ｑ２）のドレインに夫々ドレインが接続された能動負荷を構成する第３のＭＯＳトランジスタ（Ｑ３）および第４のＭＯＳトランジスタ（Ｑ４）対と、前記第１のＭＯＳトランジスタ（Ｑ１）および第２のＭＯＳトランジスタ（Ｑ２）のソースに共通に接続される定電流源（Ｉ０）と、前記定電流源（Ｉ０）の電流値を調整し、前記第３のＭＯＳトランジスタ（Ｑ３）および第４のＭＯＳトランジスタ（Ｑ４）対の各ドレイン電圧を等しくバイアス点に保つ定電流源調整手段（ＤＡ）とを備えたことを特徴としている（図１参照）。
【００１６】
これにより、第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのドレイン電圧が常に等しく保たれるようにバイアス点を制御することができ、広範囲の出力電流条件に対してロードレギュレーションを確保することが可能となる。
【００１７】
請求項２記載の発明は、前記定電流源を第５のＭＯＳトランジスタ（Ｑ５）で構成し、前記定電流源調整手段（ＤＡ）を、夫々のゲートに反転入力および非反転入力が接続される第６のＭＯＳトランジスタ（Ｑ６）および第７のＭＯＳトランジスタ（Ｑ７）対と、該第６のＭＯＳトランジスタ（Ｑ６）および第７のＭＯＳトランジスタ（Ｑ７）のドレインに夫々ドレインが接続された能動負荷を構成する第８のＭＯＳトランジスタ（Ｑ８）および第９のＭＯＳトランジスタ（Ｑ９）対と、前記第６のＭＯＳトランジスタ（Ｑ６）および第７のＭＯＳトランジスタ（Ｑ６）のソースに共通に接続される定電流源で構成し、第６のＭＯＳトランジスタ（Ｑ６）および第７のＭＯＳトランジスタ（Ｑ７）のゲートに第２のＭＯＳトランジスタ（Ｑ２）および第１のＭＯＳトランジスタ（Ｑ１）のドレインを接続し、第７のＭＯＳトランジスタのドレインを第５のＭＯＳトランジスタ（Ｑ５）のゲートに接続したことを特徴としている（図２参照）。
【００１８】
請求項３記載の発明は、さらに、第３のＭＯＳトランジスタ（Ｑ３）および第４のＭＯＳトランジスタ（Ｑ４）の両ゲート電圧が、第５のトランジスタ（Ｑ５）で構成される定電流源の制御と連動して制御されることを特徴としている（図７参照）。
【００１９】
請求項４記載の発明は、上記差動増幅回路のいずれかを備え、出力調整手段（Ｑ１０）によって調整される出力電圧の分圧電圧と基準電圧（Ｖｒｅｆ）とを該差動増幅回路の第１のＭＯＳトランジスタ（Ｑ１）および第２のＭＯＳトランジスタ（Ｑ２）のゲートに入力し、該差動増幅回路の出力に応じて出力調整手段（Ｑ１０）を制御するようにしたことを特徴としている（図３参照）。
【００２０】
請求項５記載の発明は、上記出力電圧の分圧電圧を、抵抗分圧によって得ることを特徴としている（図３参照）。
【００２１】
【発明の実施の形態】
（実施例）
本発明に係る差動増幅回路の動作原理を説明するにあたり、まず、図９に示した従来の差動増幅器７１の動作状況を、図面を用いて詳細に説明する。
図１２および図１３は、差動増幅器７１の入力電圧差と出力電圧の関係を示す図である。
【００２２】
図１２および図１３において、横軸は反転入力端子および非反転入力端子に印加される入力電圧差で、縦軸は出力電圧であり、トランジスタＱ３およびＱ４の各ドレイン電圧を示している。図１２および図１３から明らかなように、ダイオード接続されているトランジスタＱ４のドレイン電圧は殆ど上下しないが、出力となるトランジスタＱ３ドレイン電圧は入力電圧差がゼロ付近を境に急峻に変化し、高い利得を得ている。
【００２３】
ここで、真に入力電圧差がゼロの時には各ドレイン電圧は等しくなり、この時、各トランジスタにはトランジスタＱ５を流れる電流の半分が等しく流れ、ＶｇｓもＶｄｓも等しく、チャネル長変調効果も均等に保たれている。またこの時のＶｄｓはバイアス電流の半分がダイオード結線されたトランジスタＱ４を貫通する電流に等しくなる値、バイアス点で決まることが分る。また同時に出力電圧がバイアス点に等しくない時には入力電圧差が存在することも明らかである。
【００２４】
ここで定電圧回路に話を戻す。
出力電流が大きくなった場合はトランジスタＱ３ドレイン電圧を大きく下げてドライバーであるトランジスタＱ１０のＶｇｓを大きく確保し（図１２のイ）、反対に出力電流が殆ど流れない場合にはトランジスタＱ３ドレインを電源電圧付近まで引き上げてトランジスタＱ１０のＶｇｓをゼロ付近に制御すること（図１２のロ）が求められる。
【００２５】
この時いずれの場合にも動作点がバイアス点から乖離して入力電圧差を許容することになり、設定電圧に等しい電圧が出力されない理由が図１２より説明される。つまり出力電流を増せば増すほど入力電圧差が大きくなり結果的に出力電圧が大きく降下した点でバランスする。またこの時、チャネル長変調効果の影響も出力を更に降下させる一因となっている。
【００２６】
詳細に見ればバイアス点を境に利得の傾斜が変化するが、例えばトランジスタＱ３のＶｄｓがトランジスタＱ４のそれより大きくなる場合、より小さい値で平衡状態となってしまい結果的にドライバーゲートを十分にオンできない。反対に出力電流を引かなければ入力電圧差が負の点でバランスされて出力電圧が上昇する（この場合はチャネル長変調効果によって幾分ズレは軽減される）。
【００２７】
以上のように、設定とおりの出力電圧を得るにはトランジスタＱ１０のＶｇｓが差動回路で決まるバイアス点と等しく制御される点、つまり出力電流条件は一点しか存在しないことが説明される。
【００２８】
一般的に、利得が高ければ高いほど入力電圧差が殆ど等しいとみなせる範囲でトランジスタＱ３ドレイン電圧を上下できるために総合的に出力端子に現れる誤差を低減できる。このため複数の増幅段を組み合わせた増幅器を使う方法があることは先に述べたとおりである。
【００２９】
ここで、従来の差動増幅器ではトランジスタＱ５を定電流源として動作させていたが、その定電流を増すとトランジスタＱ３の軌跡は緩やかになり利得は低下する反面、バイアス点を下げることが可能である。反対に定電流を絞ると利得、バイアス点は共に上昇する。図１３は、入力電圧差と出力電圧の関係を示す図であり、上記定電流を０．１μＡとしたとき（図１２では１μＡ）と定電流を１０μＡにしたときの特性を示している。この時、素子間のバラツキを無視すれば、先に述べているようにトランジスタＱ３ドレインがバイアス点に等しくなる場合には真に入力電圧差がゼロとなる点と一致する。
【００３０】
このことを利用し、トランジスタＱ３およびＱ４のドレイン電圧を逐次比較し、両電圧が常に等しく保たれるようにバイアス点を制御できれば、結果的にドライバーゲートが要求されるＶｇｓに等しくバイアス点を制御することになり、差動増幅回路の両入力電圧が一致、よって広範囲の出力電流条件に対してロードレギュレーションを確保可能な定電圧回路が実現できる。本発明はこの事実に基づいたものである。
【００３１】
以下、本発明の差動増幅回路とそれを具備した定電圧回路の実施例を、図面を用いて説明する。
【００３２】
（第１の実施例）
図１は、本発明に係る差動増幅回路の第１の実施例を示す図である（請求項１）。なお、従来例と同じ機能の素子には同じ符号を使用している。
図１に示した第１の実施例である差動増幅回路は、入力手段となるＮ型トランジスタＱ１およびＱ２、能動負荷を構成するＰ型トランジスタＱ３およびＱ４、定電流源Ｉ０、電圧差検出手段ＤＡから構成されている。Ｎ型トランジスタＱ１およびＱ２、Ｐ型トランジスタＱ３およびＱ４、および定電流源Ｉ０により差動増幅回路を構成している。
【００３３】
トランジスタＱ１およびＱ２のゲートは夫々反転入力端子および非反転入力端子として、各ソースは定電流源Ｉ０に接続されている。トランジスタＱ１およびＱ２の各ドレインは、夫々トランジスタＱ３およびＱ４のドレインに接続されている。また、トランジスタＱ３およびＱ４は、夫々、ソースが電源Ｖｄｄに接続され、ゲートが共通接続されトランジスタＱ４のドレインに接続されて能動負荷を形成している。
【００３４】
トランジスタＱ１とＱ３の接続点およびトランジスタＱ２とＱ４の接続点は電圧差検出手段ＤＡの入力に接続され、電圧差検出手段ＤＡの出力は定電流源Ｉ０の定電流値を制御する制御端子に接続され、トランジスタＱ１とＱ３の接続点の電圧とトランジスタＱ２とＱ４の接続点の電圧の差に応じて定電流源Ｉ０の定電流値を制御する。なお、電圧差検出手段ＤＡは、２つの電圧の差を検出し、その電圧差に応じた信号を出力できるものであれば如何なるものでもよい。
【００３５】
これにより、トランジスタＱ３およびＱ４のドレイン電圧が常に等しく保たれるようにバイアス点を制御することが可能となる。
【００３６】
（第２の実施例）
図２は、本発明に係る差動増幅回路の第２の実施例である（請求項２）。なお、従来例と同じ機能の素子には同じ符号を使用している。図２に示した第２の実施例である差動増幅回路は、図１における定電流源Ｉ０と電圧差検出回路ＤＡの部分を具体化したものである。
【００３７】
図２に示した第２の実施例である差動増幅回路は、上記第１の実施例と同様に、入力手段となるＮ型トランジスタＱ１およびＱ２、能動負荷を構成するＰ型トランジスタＱ３およびＱ４を有している。また、第１の実施例の定電流源Ｉ０としてＮ型トランジスタＱ５を用いている。Ｎ型トランジスタＱ１およびＱ２、Ｐ型トランジスタＱ３およびＱ４，およびＮ型トランジスタＱ５により第１差動増幅部を構成している。
【００３８】
また、第１の実施例における電圧差検出回路ＤＡを、Ｐ型トランジスタＱ６およびＱ７、能動負荷を構成するＮ型トランジスタＱ８およびＱ９、定電流源Ｉ１で構成している。これらで第２差動増幅部を構成している。
【００３９】
さらに詳しく述べると、差動増幅器の入力手段となるＮ型トランジスタＱ１およびＱ２と能動負荷を構成するＰ型トランジスタＱ３およびＱ４の接続点電位は第２の差動増幅部の入力手段となるＰ型トランジスタＱ６およびＱ７のゲートに夫々入力され、トランジスタＱ６およびＱ７のソースは共通接続されて定電流源Ｉ１により定電流駆動されている。
【００４０】
またトランジスタＱ６，Ｑ７ドレインは該第２差動増幅部の能動負荷を構成するＮ型トランジスタＱ８およびＱ９のドレインにそれぞれ接続され、トランジスタＱ８およびＱ９のソースはグランドに、トランジスタＱ８およびＱ９のゲートおよびトランジスタＱ８ドレインは共通接続されて能動負荷を形成している。また、トランジスタＱ７およびＱ９の接続点は第２差動増幅部の出力端子として第１差動増幅部の定電流源トランジスタＱ５のゲートに接続されている。
【００４１】
以上のように、本実施例では、第１差動増幅部を駆動する電流を調整する手段として第２差動増幅部が備えられた構成であって、第２差動増幅部の両入力端子に第１差動増幅部の能動負荷を形成するトランジスタ対の各ドレイン電圧が入力され、該第２差動増幅部の出力が第１差動増幅部の駆動電流を決定する調整手段に接続され、先の両ドレイン電圧がバイアス点に等しくなるように制御される。
【００４２】
（第３の実施例）
図３は、本発明に係る定電圧回路の実施例である（請求項４と５）。なお、従来例と同じ機能の素子には同じ符号を使用している。図３に示した定電圧回路は、図２の差動増幅回路の出力部に、Ｐ型の出力トランジスタＱ１０および抵抗Ｒ１およびＲ２、位相補償用の容量Ｃを接続したものである。
【００４３】
より具体的に述べると、出力トランジスタＱ１０のゲートをＮ型トランジスタＱ１とＰ型トランジスタＱ３の接続点に接続し、出力トランジスタＱ１０のソースは電源に、出力トランジスタＱ１０のドレインは抵抗Ｒ１およびＲ２を介してグランドに接地され、更にゲート、ドレイン間に位相補償容量Ｃが接続されている。抵抗Ｒ１とＲ２の接続点はＮ型トランジスタＱ２のゲート（非反転入力端子）に接続されている。
【００４４】
以上のような構成において、例えば、重負荷が接続され、第１差動増幅部のトランジスタＱ３ドレイン電圧がトランジスタＱ４ドレイン電圧より低下すると第２差動増幅部が高電位を出力して第１差動増幅部の駆動電流を増大させてバイアス点自身を下げ、反対に第１差動増幅部のトランジスタＱ３ドレイン電圧がトランジスタＱ４ドレイン電圧より上昇すると駆動電流を絞ってバイアス点自身を上昇させる。つまり常にトランジスタＱ１０ゲートを第１差動増幅部のバイアス点で制御するように働く。従って広範囲の出力電流条件に対して差動増幅回路の入力電圧が等しく保たれ、結果的にロードレギュレーションの極めて良好な定電圧回路を実現できる。
【００４５】
図４は、図３に示した本発明の定電圧回路と図９に示した従来の定電圧回路の出力電流（ｍＡ）と出力電圧（Ｖ）および第１差動増幅部の駆動電流（μＡ）の関係を示した図であり、本発明の定電圧回路の方が従来の定電圧回路よりロードレギュレーションが極めて改善されていることがわかる。
【００４６】
ここで、本回路に適用した差動増幅回路を単独で考察する。従来、バイアス点が固定で与えられていた部分を差動対の出力状態に応じてバイアス点自身を制御することにより、従来のＭＯＳ構成の単純差動増幅回路と比較して直流利得を飛躍的に向上させていることがわかる。図５は、入力電圧差とトランジスタＱ３ドレイン電圧およびトランジスタＱ４ドレイン電圧の関係と、消費電流の関係を示した図である。図５に示した本発明における特性と図１２および図１３に示した従来の単純差動増幅回路の特性を比較すると、本発明の差動増幅回路では入力電圧差ゼロ近傍で出力電圧が殆ど垂直に変化しており、従来回路との違いは一目瞭然である。
【００４７】
また、第２差動増幅部の定電流源を１μＡに設定しているから全体の消費電流から概ね１μＡを差し引いた値が第１差動増幅部の駆動電流ということになるが、電流もこの部分を境に垂直に変化している。これは本発明の回路の特徴で、先に述べた図１２および図１３で示されていたように、出力電圧がバイアス点と等しく一致する点では入力電圧差がゼロであることに注目し、そのバイアス点を出力電圧に等しく制御しているからに他ならない。
【００４８】
更に、本発明回路の直流利得−周波数特性について、図２に示した本発明に係る差動増幅回路と、図９に示したＭＯＳ構成の従来例７１および図１１に示したバイポーラ構成の単純差動増幅回路の従来例４９ｂとの比較結果を図６に示した。
この時のバイポーラ構成の駆動電流は１０μＡである。図６から明らかなように図９の従来例７１や図１１のバイポーラ構成の差動増幅回路の従来例４９ｂと比べてもはるかに高利得を実現している。
【００４９】
第２の特徴は本発明の差動増幅回路において、基本的には電流電圧変換は一度しか行われない一段増幅であるため、これほどの高利得を実現しているにもかかわらず、ポールが一点しか存在しないことである。このことは本発明で示した定電圧回路のみならず、帰還制御系に適用する上で大いに有力な点である。
【００５０】
また、本発明の改良として次の事柄が考えられる。図５では出力電圧が電源電圧からトランジスタのスレッショルド電圧分下がった点の間で利得が低下し、またグランドからも幾分上がった点までしか出力範囲が確保できていない。これは第１差動増幅部の能動負荷の片方をダイオード接続していることに起因するが、本差動増幅回路を定電圧回路に適用すると無負荷時にドライバーをフルオフできない関係から利得の低下分だけ僅かながら定電圧出力の上昇を許容してしまうという問題が生じる。
【００５１】
この問題は、簡単には第１差動増幅部の能動負荷および駆動電流を制御するトランジスタに他のトランジスタよりも低スレッショルド電圧のものを用意できれば、スレッショルド電圧の値に応じて出力範囲をほぼ電源電圧範囲まで広げることが可能となる。
【００５２】
また、根本的には、例えば図７に示すように、電源とグランド間にＰ型トランジスタＱ２３とＮ型トランジスタＱ２５を直列に設け、Ｐ型トランジスタＱ２３のゲートとドレインを共通接続してＰ型トランジスタＱ３およびＱ４のゲートに接続し、Ｐ型トランジスタＱ４のドレインとＰ型トランジスタＱ６のゲートを接続し、さらにＮ型トランジスタＱ８およびＱ９の共通ゲートとＮ型トランジスタＱ２５のゲートを接続することによって改善が可能である。
【００５３】
これによると、第１差動増幅部における能動負荷のゲート電圧をＰ型トランジスタＱ２３のドレインの電圧で制御することにより、図８に示すように出力上昇時の利得低下を改善でき、加えて差動増幅回路全体での消費電流をも効果的に抑制できる。これは出力が上昇する時に第２差動増幅部の両入力電圧を電源レベルまで上昇させ、結果的に駆動電流をカットオフ状態に持ち込むことが可能となるためである。
【００５４】
また、グランド側への出力動作領域を大きく確保したい時にはトランジスタＱ５のＷ／Ｌ比を第２差動増幅部、能動負荷のそれよりも適度に大きくすることで改善できる。この時僅かながらのオフセットが生じることとなるが全体の特性から見れば殆ど無視できる範囲である。
【００５５】
【発明の効果】
以下、本発明の効果を請求項ごとに述べる。
請求項１記載の本発明によれば、従来のＭＯＳ構成の差動増幅回路に比べて飛躍的に直流利得の高い差動増幅回路を実現できる。
請求項２に記載本発明によれば、既存のＭＯＳ技術を使いながら比較的単純な構成でもって直流利得の高い差動増幅回路を実現できる。
請求項３記載の本発明によれば、出力範囲を改善し、消費電流を抑制することができる。
【００５６】
請求項４記載の本発明によれば、差動増幅部での駆動電流を負荷状態に応じて理想的に調整することが可能となり多様な負荷条件に対してロードレギュレーションを確保できる。
請求項５記載の本発明によれば、差動増幅回路の高利得を利用して抵抗の比精度で出力電圧がコントロールされるため、精度の高い定電圧回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例（請求項１）を示す図である。
【図２】本発明の第２の実施例（請求項２）を示す図である。
【図３】本発明の第３の実施例（請求項４と５）を示す図である。
【図４】本発明の第３の実施例（請求項４と５）のロードレギュレーションを説明するための図である。
【図５】図２に記載の本発明の差動増幅回路の動作の様子を示す図である。
【図６】図２に記載の本発明の差動増幅回路の利得の様子を示す図である。
【図７】出力動作領域を広げる為の図２の改良構成（請求項３）を示す図である。
【図８】図７に記載の本発明の差動増幅回路の動作の様子を示す図である。
【図９】第１従来例の回路構成を示す図である。
【図１０】特開２０００−６６７４５に記載の第２従来例を示す図である（その１）。
【図１１】特開２０００−６６７４５に記載の第２従来例を示す図である（その２）。
【図１２】第１従来例の動作の様子を示す図である（その１）。
【図１３】第１従来例の動作の様子を示す図である（その２）。
【符号の説明】
Ｑ１〜Ｑ１０，Ｑ２３〜Ｑ２４：ＭＯＳトランジスタ、
Ｑ４０〜Ｑ４８：バイポーラトランジスタ、
Ｒ１，Ｒ２：抵抗、
Ｉ０，Ｉ１：定電流源、
４９：演算増幅器、
５０：基準電圧発生回路、
５１：出力電流検出回路、
７１：差動増幅器。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit technology including a differential amplifier circuit, and more particularly, to a differential amplifier circuit that needs to obtain a high DC gain in an amplifier circuit having a MOS configuration, and load regulation (load load) for various load conditions. The present invention relates to a constant voltage circuit that needs to ensure a constant voltage stability of an output voltage against a change in state.
[0002]
[Prior art]
FIG. 9 is a diagram illustrating a conventional constant voltage circuit including a differential amplifier circuit.
The conventional constant voltage circuit shown in FIG. 9 includes a differential amplifier 71 that performs error amplification, a P-type output transistor Q10, resistors R1 and R2, and a phase compensation capacitor C. Further, the differential amplifier 71 includes: N-type transistors Q1 and Q2 serving as input means, P-type transistors Q3 and Q4 constituting an active load, and an N-type transistor Q5 for applying a constant current to the differential amplifier 71.
[0003]
The gates of the transistors Q1 and Q2 are an inverting input terminal and a non-inverting input terminal, respectively, and each source is connected to the drain of the transistor Q5. The drains of the transistors Q1 and Q2 are connected to the drains of the transistors Q3 and Q4, respectively, and the connection point of the transistors Q1 and Q3 forms the output terminal of the differential amplifier 71.
[0004]
Transistors Q3 and Q4 each have an active load by having a source connected to power supply Vdd, a gate connected in common, and a drain connected to transistor Q4. The transistor Q5 is connected between the sources of the transistors Q1 and Q2 and the ground Vss and functions as a constant current source. Bias voltage Vbias is input from the outside to the gate of transistor Q5.
.
[0005]
On the other hand, the gate of the output transistor Q10 is connected to the output terminal of the differential amplifier 71, the source is connected to the power supply, the drain is grounded via the resistors R1 and R2, and the phase compensation capacitor C is connected between the gate and the drain. Yes. The connection point of the resistors R1 and R2 is connected to the non-inverting input terminal of the differential amplifier 71.
[0006]
In the above configuration, when the reference voltage Vref is input from the outside to the inverting input terminal of the differential amplifier 71, the divided voltage of the output voltage (by the resistors R1 and R2) is supplied to the non-inverting input terminal (the gate of the transistor Q2). ), The gate voltage of the transistor Q10 is raised and lowered by error amplification with respect to the reference voltage Vref, and the output voltage is controlled to be equal to a value obtained by multiplying the reference voltage by (R1 + R2) / R2.
[0007]
10 and 11 are diagrams showing a constant voltage regulator circuit proposed in Japanese Patent Laid-Open No. 2000-66745, where (a) is a block diagram and (b) is a circuit diagram.
In the figure, 49 is an operational amplifier, which has transistors Q41 and Q42 constituting an output control unit, transistors Q43 to Q46 constituting an error amplifying unit 49b, and a constant current source 49a. A voltage / current conversion circuit 49c converts the base voltage of the transistor Q41 into a current. Reference numeral 50 is a reference voltage generation circuit, and 51 is an output voltage detection circuit.
[0008]
In this configuration, an error signal obtained by comparing the voltage VR detected by the output voltage detection circuit 51 and the reference voltage V1 by the error amplifying unit 49b is input to the output control unit including the transistors Q41 and Q42, and output. The voltage is controlled to a constant voltage according to the reference voltage, and when the load current increases, the operating current of the error amplifying unit 49b is increased to ensure load regulation.
[0009]
In the constant voltage regulator circuit proposed in the above publication, the current amount for driving the error amplifying unit 49b is added to the current set in advance according to the increase of the output current to flow the current, so that it is consumed at a light load. When the load is small and the load is heavy, the drive current of the error amplifier 49b is increased to ensure load regulation.
[0010]
[Problems to be solved by the invention]
In the conventional constant voltage circuit, when the output current is increased, the gain of the differential amplifier (error amplifier) is not ideally large, so load regulation deteriorates and the absolute value of the output voltage drops. There was a problem of going. In the past, there has been a method of improving the gain of the error amplifying unit by combining the error amplifying unit with a differential amplifying stage and various amplifying stages. However, in such a case, the gain is improved, but the circuit oscillates due to positive feedback unless the phase design is sufficiently performed.
[0011]
Further, in a conventional example using a bipolar transistor, for example, one described in Japanese Patent Laid-Open No. 2000-66745, attention is paid to a decrease in gain accompanying an increase in output current, and in response to an increase in output current in order to compensate for the mutual conductance gm. A method for increasing the drive current of the differential amplifier is proposed.
[0012]
However, the situation is somewhat different in a constant voltage circuit using a differential amplifier having a MOS transistor configuration. The cause of the output voltage drop is that the gain of the simple differential amplifier with the MOS transistor configuration is overwhelmingly lower than that of the bipolar configuration, for example, but basically the operating point of the differential amplifier is This is caused by the deviation from the bias point due to the output current condition of the constant voltage circuit and the non-ideal state. In other words, even if the gain is low, the low gain can be compensated for by always operating at the bias point.
[0013]
As will be described later, the channel length modulation effect peculiar to a MOS transistor is also a factor for lowering the gain. On the other hand, in terms of gain and drive current, in the case of a MOS configuration, the drive current can be as low as possible. It is more advantageous to select a small value, and simply increasing the drive current according to the output current as described in Japanese Patent Laid-Open No. 2000-66745 does not solve the problem.
[0014]
SUMMARY OF THE INVENTION In view of the above problems, an object of the present invention is to propose a differential amplifier circuit (Claims 1 to 3) in which a direct current gain is remarkably improved with respect to a conventional differential amplifier having a MOS configuration. Using the differential amplifier circuit as a constant voltage circuit, a constant voltage circuit capable of significantly improving load regulation with a configuration of only one differential amplifier whose phase design is relatively easy (Claims 4 and 5) Is to propose.
[0015]
[Means for Solving the Problems]
In order to achieve the above object, the present invention employs the following configuration. That is, the invention according to claim 1 is the first MOS transistor (Q1) and the second MOS transistor (Q2) pair in which the inverting input and the non-inverting input are connected to the respective gates, and the first MOS transistor. A third MOS transistor (Q3) and a fourth MOS transistor (Q4) pair constituting an active load having drains connected to the drains of (Q1) and the second MOS transistor (Q2), respectively, A constant current source (I0) commonly connected to sources of the MOS transistor (Q1) and the second MOS transistor (Q2), and a current value of the constant current source (I0) are adjusted, and the third MOS transistor (Q3) and a constant current source adjusting means (DA) for keeping the drain voltages of the pair of the fourth MOS transistor (Q4) at equal bias points. It is characterized in that (see FIG. 1).
[0016]
As a result, the bias point can be controlled so that the drain voltages of the third MOS transistor and the fourth MOS transistor are always kept equal, and load regulation can be ensured over a wide range of output current conditions. It becomes.
[0017]
According to a second aspect of the present invention, the constant current source is constituted by a fifth MOS transistor (Q5), and the constant current source adjusting means (DA) is connected to each gate with an inverting input and a non-inverting input. A sixth MOS transistor (Q6) and a seventh MOS transistor (Q7) pair and an active load having drains connected to the drains of the sixth MOS transistor (Q6) and the seventh MOS transistor (Q7), respectively. A constant current connected in common to the pair of the eighth MOS transistor (Q8) and the ninth MOS transistor (Q9) and the sources of the sixth MOS transistor (Q6) and the seventh MOS transistor (Q6). And the second MOS transistor (Q2) is connected to the gates of the sixth MOS transistor (Q6) and the seventh MOS transistor (Q7). And a first drain of the MOS transistor (Q1) connected, is characterized by connecting a drain of the seventh MOS transistor to the gate of the fifth MOS transistor (Q5) (see FIG. 2).
[0018]
The invention according to claim 3 further includes the control of the constant current source in which the gate voltages of the third MOS transistor (Q3) and the fourth MOS transistor (Q4) are constituted by the fifth transistor (Q5). It is characterized by being controlled in conjunction (see FIG. 7).
[0019]
According to a fourth aspect of the present invention, any one of the differential amplifier circuits described above is provided, and the divided voltage of the output voltage adjusted by the output adjusting means (Q10) and the reference voltage (Vref) are supplied to the differential amplifier circuit. It is characterized in that it is inputted to the gates of the first MOS transistor (Q1) and the second MOS transistor (Q2), and the output adjusting means (Q10) is controlled in accordance with the output of the differential amplifier circuit ( (See FIG. 3).
[0020]
The invention according to claim 5 is characterized in that the divided voltage of the output voltage is obtained by resistance division (see FIG. 3).
[0021]
DETAILED DESCRIPTION OF THE INVENTION
(Example)
In describing the operation principle of the differential amplifier circuit according to the present invention, first, the operation state of the conventional differential amplifier 71 shown in FIG. 9 will be described in detail with reference to the drawings.
12 and 13 are diagrams showing the relationship between the input voltage difference of the differential amplifier 71 and the output voltage.
[0022]
12 and 13, the horizontal axis represents the difference between input voltages applied to the inverting input terminal and the non-inverting input terminal, and the vertical axis represents the output voltage, which indicates the drain voltages of the transistors Q3 and Q4. As is clear from FIGS. 12 and 13, the drain voltage of the diode-connected transistor Q4 hardly increases or decreases, but the drain voltage of the transistor Q3 as an output changes sharply with the input voltage difference near zero as a boundary and is high. Gaining gain.
[0023]
Here, when the input voltage difference is truly zero, the drain voltages are equal. At this time, half of the current flowing through the transistor Q5 flows through each transistor, Vgs and Vds are equal, and the channel length modulation effect is even. It is kept. Also, it can be seen that Vds at this time is determined by a value and a bias point at which half of the bias current is equal to the current passing through the diode-connected transistor Q4. It is also clear that there is an input voltage difference when the output voltage is not equal to the bias point.
[0024]
Let us return to the constant voltage circuit.
When the output current becomes large, the drain voltage of the transistor Q3 is greatly reduced to secure a large Vgs of the transistor Q10 as a driver (a in FIG. 12). On the contrary, when the output current hardly flows, the drain of the transistor Q3 is powered. It is required that the Vgs of the transistor Q10 be controlled to near zero by pulling up to near the voltage (b in FIG. 12).
[0025]
In either case, the operating point deviates from the bias point to allow an input voltage difference, and the reason why a voltage equal to the set voltage is not output will be described with reference to FIG. That is, as the output current increases, the input voltage difference increases, and as a result, the output voltage is greatly reduced. At this time, the influence of the channel length modulation effect also contributes to further lowering the output.
[0026]
In detail, the slope of the gain changes at the boundary of the bias point. For example, when Vds of the transistor Q3 becomes larger than that of the transistor Q4, the value becomes an equilibrium state with a smaller value, and as a result, the driver gate is sufficiently I can't turn it on. On the other hand, if the output current is not drawn, the input voltage difference is balanced at a negative point and the output voltage rises (in this case, the shift is somewhat reduced by the channel length modulation effect).
[0027]
As described above, in order to obtain the output voltage as set, it is explained that the Vgs of the transistor Q10 is controlled to be equal to the bias point determined by the differential circuit, that is, there is only one point of the output current condition.
[0028]
In general, the higher the gain, the lower the transistor Q3 drain voltage can be raised and lowered within a range where the input voltage difference can be regarded as almost equal, so that errors appearing at the output terminal can be reduced overall. For this reason, as described above, there is a method of using an amplifier in which a plurality of amplification stages are combined.
[0029]
Here, in the conventional differential amplifier, the transistor Q5 is operated as a constant current source, but when the constant current is increased, the locus of the transistor Q3 becomes gentle and the gain is lowered, but the bias point can be lowered. is there. Conversely, when the constant current is reduced, both the gain and the bias point increase. FIG. 13 is a diagram showing the relationship between the input voltage difference and the output voltage, and shows the characteristics when the constant current is 0.1 μA (1 μA in FIG. 12) and when the constant current is 10 μA. At this time, if the variation between the elements is ignored, as described above, when the drain of the transistor Q3 becomes equal to the bias point, it coincides with the point that the input voltage difference is truly zero.
[0030]
Utilizing this fact, the drain voltage of the transistors Q3 and Q4 is sequentially compared, and if the bias point can be controlled so that both voltages are always kept equal, as a result, the bias point is controlled to be equal to the required Vgs. As a result, the input voltage of the differential amplifier circuit matches, so that a constant voltage circuit capable of ensuring load regulation over a wide range of output current conditions can be realized. The present invention is based on this fact.
[0031]
Hereinafter, embodiments of a differential amplifier circuit and a constant voltage circuit having the same according to the present invention will be described with reference to the drawings.
[0032]
(First embodiment)
FIG. 1 is a diagram showing a first embodiment of a differential amplifier circuit according to the present invention. In addition, the same code | symbol is used for the element of the same function as a prior art example.
The differential amplifier circuit according to the first embodiment shown in FIG. 1 includes N-type transistors Q1 and Q2 serving as input means, P-type transistors Q3 and Q4 constituting an active load, a constant current source I0, and a voltage difference detecting means. It consists of DA. N-type transistors Q1 and Q2, P-type transistors Q3 and Q4, and constant current source I0 constitute a differential amplifier circuit.
[0033]
The gates of the transistors Q1 and Q2 are an inverting input terminal and a non-inverting input terminal, respectively, and each source is connected to a constant current source I0. The drains of the transistors Q1 and Q2 are connected to the drains of the transistors Q3 and Q4, respectively. Transistors Q3 and Q4 each have an active load by having a source connected to power supply Vdd, a gate connected in common, and a drain connected to transistor Q4.
[0034]
The connection points of the transistors Q1 and Q3 and the connection points of the transistors Q2 and Q4 are connected to the input of the voltage difference detection means DA, and the output of the voltage difference detection means DA is connected to a control terminal for controlling the constant current value of the constant current source I0. The constant current value of the constant current source I0 is controlled according to the difference between the voltage at the connection point between the transistors Q1 and Q3 and the voltage at the connection point between the transistors Q2 and Q4. The voltage difference detecting means DA may be any one as long as it can detect a difference between two voltages and output a signal corresponding to the voltage difference.
[0035]
This makes it possible to control the bias point so that the drain voltages of the transistors Q3 and Q4 are always kept equal.
[0036]
(Second embodiment)
FIG. 2 shows a second embodiment of the differential amplifier circuit according to the present invention. In addition, the same code | symbol is used for the element of the same function as a prior art example. The differential amplifier circuit according to the second embodiment shown in FIG. 2 embodies the constant current source I0 and the voltage difference detection circuit DA in FIG.
[0037]
The differential amplifier circuit according to the second embodiment shown in FIG. 2 is similar to the first embodiment in that N-type transistors Q1 and Q2 serving as input means and P-type transistors Q3 and Q4 constituting an active load are used. have. Further, an N-type transistor Q5 is used as the constant current source I0 of the first embodiment. N-type transistors Q1 and Q2, P-type transistors Q3 and Q4, and N-type transistor Q5 constitute a first differential amplifier.
[0038]
The voltage difference detection circuit DA in the first embodiment is composed of P-type transistors Q6 and Q7, N-type transistors Q8 and Q9 constituting an active load, and a constant current source I1. These constitute the second differential amplifier.
[0039]
More specifically, the connection point potential of the N-type transistors Q1 and Q2 serving as the input means of the differential amplifier and the P-type transistors Q3 and Q4 constituting the active load is the P-type serving as the input means of the second differential amplifier. The transistors Q6 and Q7 are respectively input to the gates, and the sources of the transistors Q6 and Q7 are connected in common and driven by a constant current source I1.
[0040]
The drains of the transistors Q6 and Q7 are respectively connected to the drains of N-type transistors Q8 and Q9 constituting the active load of the second differential amplifier, the sources of the transistors Q8 and Q9 are grounded, the gates of the transistors Q8 and Q9 are Transistor Q8 drains are connected in common to form an active load. The connection point between the transistors Q7 and Q9 is connected to the gate of the constant current source transistor Q5 of the first differential amplifier as the output terminal of the second differential amplifier.
[0041]
As described above, in this embodiment, the second differential amplifying unit is provided as means for adjusting the current for driving the first differential amplifying unit, and both input terminals of the second differential amplifying unit are provided. The drain voltages of the transistor pair forming the active load of the first differential amplification unit are input to the first differential amplification unit, and the output of the second differential amplification unit is connected to adjustment means for determining the drive current of the first differential amplification unit. The previous drain voltages are controlled to be equal to the bias point.
[0042]
(Third embodiment)
FIG. 3 shows an embodiment of a constant voltage circuit according to the present invention (claims 4 and 5). In addition, the same code | symbol is used for the element of the same function as a prior art example. The constant voltage circuit shown in FIG. 3 is obtained by connecting a P-type output transistor Q10, resistors R1 and R2, and a phase compensation capacitor C to the output section of the differential amplifier circuit of FIG.
[0043]
More specifically, the gate of the output transistor Q10 is connected to the connection point of the N-type transistor Q1 and the P-type transistor Q3, the source of the output transistor Q10 is connected to the power supply, and the drain of the output transistor Q10 is connected via resistors R1 and R2. The phase compensation capacitor C is connected between the gate and the drain. The connection point between the resistors R1 and R2 is connected to the gate (non-inverting input terminal) of the N-type transistor Q2.
[0044]
In the configuration as described above, for example, when a heavy load is connected and the drain voltage of the transistor Q3 of the first differential amplifier section falls below the drain voltage of the transistor Q4, the second differential amplifier section outputs a high potential and the first difference The bias current itself is lowered by increasing the drive current of the dynamic amplifying unit, and conversely, when the drain voltage of the transistor Q3 of the first differential amplification unit rises above the drain voltage of the transistor Q4, the drive current is reduced to raise the bias point itself. That is, the transistor Q10 gate is always controlled by the bias point of the first differential amplifier. Therefore, the input voltage of the differential amplifier circuit is kept equal over a wide range of output current conditions, and as a result, a constant voltage circuit with very good load regulation can be realized.
[0045]
4 shows the output current (mA) and output voltage (V) of the constant voltage circuit of the present invention shown in FIG. 3 and the conventional constant voltage circuit shown in FIG. 9, and the drive current (μA) of the first differential amplifier. ), And it can be seen that the load regulation of the constant voltage circuit of the present invention is much improved over the conventional constant voltage circuit.
[0046]
Here, the differential amplifier circuit applied to this circuit is considered alone. By controlling the bias point itself according to the output state of the differential pair, the part where the bias point was fixed in the past has been dramatically improved compared to the conventional simple differential amplifier circuit of MOS configuration. It can be seen that it is improved. FIG. 5 is a diagram showing the relationship between the input voltage difference, the transistor Q3 drain voltage and the transistor Q4 drain voltage, and the current consumption. Comparing the characteristics of the present invention shown in FIG. 5 with the characteristics of the conventional simple differential amplifier circuit shown in FIGS. 12 and 13, in the differential amplifier circuit of the present invention, the output voltage is almost vertical in the vicinity of zero input voltage difference. The difference from the conventional circuit is obvious at a glance.
[0047]
In addition, since the constant current source of the second differential amplifier is set to 1 μA, the value obtained by subtracting approximately 1 μA from the total current consumption is the drive current of the first differential amplifier. It changes vertically from the boundary. Note that this is a feature of the circuit of the present invention, and the input voltage difference is zero at the point where the output voltage is equal to the bias point, as shown in FIGS. This is because the bias point is controlled to be equal to the output voltage.
[0048]
Further, regarding the DC gain-frequency characteristics of the circuit of the present invention, a simple difference between the differential amplifier circuit according to the present invention shown in FIG. 2 and the conventional example 71 of the MOS configuration shown in FIG. 9 and the bipolar configuration shown in FIG. The result of comparison with the conventional example 49b of the dynamic amplifier circuit is shown in FIG.
At this time, the drive current of the bipolar configuration is 10 μA. As is apparent from FIG. 6, a much higher gain is realized as compared with the conventional example 71 of FIG. 9 and the conventional example 49b of the differential amplifier circuit of the bipolar configuration of FIG.
[0049]
The second feature is that, in the differential amplifier circuit of the present invention, since the current-voltage conversion is basically a one-stage amplification that is performed only once, the pole has a high gain even though such a high gain is realized. There is only one point. This is a very powerful point in applying not only to the constant voltage circuit shown in the present invention but also to a feedback control system.
[0050]
Further, the following matters can be considered as improvements of the present invention. In FIG. 5, the gain falls between the points when the output voltage drops from the power supply voltage by the threshold voltage of the transistor, and the output range can be secured only to the point where the output voltage rises somewhat from the ground. This is due to the fact that one of the active loads of the first differential amplifier is diode-connected. However, if this differential amplifier circuit is applied to a constant voltage circuit, the driver cannot be fully turned off when there is no load. However, there is a problem that a slight increase in the constant voltage output is allowed.
[0051]
The problem is that if the transistor for controlling the active load and drive current of the first differential amplifier can be prepared with a threshold voltage lower than that of other transistors, the output range can be substantially reduced depending on the value of the threshold voltage. It becomes possible to extend to the voltage range.
[0052]
Further, fundamentally, as shown in FIG. 7, for example, a P-type transistor Q23 and an N-type transistor Q25 are provided in series between a power source and a ground, and the gate and drain of the P-type transistor Q23 are connected in common to form a P-type transistor. Improved by connecting to the gates of Q3 and Q4, connecting the drain of P-type transistor Q4 and the gate of P-type transistor Q6, and connecting the common gate of N-type transistors Q8 and Q9 and the gate of N-type transistor Q25. Is possible.
[0053]
According to this, by controlling the gate voltage of the active load in the first differential amplifying unit with the voltage of the drain of the P-type transistor Q23, as shown in FIG. The current consumption in the entire dynamic amplification circuit can also be effectively suppressed. This is because when the output rises, both input voltages of the second differential amplifier are raised to the power supply level, and as a result, the drive current can be brought into a cut-off state.
[0054]
Further, when it is desired to ensure a large output operation area to the ground side, it can be improved by making the W / L ratio of the transistor Q5 appropriately larger than that of the second differential amplifier and the active load. At this time, a slight offset occurs, but it is almost negligible in view of the overall characteristics.
[0055]
【The invention's effect】
The effects of the present invention will be described below for each claim.
According to the first aspect of the present invention, a differential amplifier circuit having a remarkably high DC gain can be realized as compared with a conventional differential amplifier circuit having a MOS configuration.
According to the second aspect of the present invention, a differential amplifier circuit having a high DC gain can be realized with a relatively simple configuration using the existing MOS technology.
According to the third aspect of the present invention, the output range can be improved and the current consumption can be suppressed.
[0056]
According to the fourth aspect of the present invention, it is possible to ideally adjust the drive current in the differential amplifier according to the load state, and it is possible to ensure load regulation with respect to various load conditions.
According to the fifth aspect of the present invention, since the output voltage is controlled with the relative accuracy of the resistance using the high gain of the differential amplifier circuit, a highly accurate constant voltage circuit can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first embodiment (claim 1) of the present invention.
FIG. 2 is a view showing a second embodiment (claim 2) of the present invention.
FIG. 3 is a view showing a third embodiment (claims 4 and 5) of the present invention.
FIG. 4 is a diagram for explaining load regulation of a third embodiment (claims 4 and 5) of the present invention.
5 is a diagram showing an operation state of the differential amplifier circuit of the present invention shown in FIG. 2; FIG.
6 is a diagram showing a state of gain of the differential amplifier circuit according to the present invention shown in FIG. 2; FIG.
FIG. 7 is a diagram showing an improved configuration of FIG. 2 (claim 3) for expanding the output operation area.
FIG. 8 is a diagram showing an operation state of the differential amplifier circuit of the present invention shown in FIG. 7;
FIG. 9 is a diagram showing a circuit configuration of a first conventional example.
FIG. 10 is a diagram showing a second conventional example described in Japanese Patent Laid-Open No. 2000-66745 (No. 1).
FIG. 11 is a diagram showing a second conventional example described in Japanese Patent Laid-Open No. 2000-66745 (No. 2).
FIG. 12 is a diagram showing a state of operation in the first conventional example (No. 1).
FIG. 13 is a diagram showing a state of operation in the first conventional example (No. 2).
[Explanation of symbols]
Q1-Q10, Q23-Q24: MOS transistors,
Q40 to Q48: bipolar transistors,
R1, R2: resistance,
I0, I1: constant current source,
49: operational amplifier,
50: Reference voltage generation circuit,
51: Output current detection circuit,
71: Differential amplifier.

Claims (5)

夫々のゲートに反転入力および非反転入力が接続される第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタ対と、該第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのドレインに夫々ドレインが接続された能動負荷を構成する第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタ対と、前記第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのソースに共通に接続される定電流源と、前記定電流源の電流値を調整し、前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタ対の各ドレイン電圧を等しくバイアス点に保つ定電流源調整手段とを備えたことを特徴とする差動増幅回路。A first MOS transistor and a second MOS transistor pair whose inverting input and non-inverting input are connected to their respective gates, and active whose drains are connected to the drains of the first MOS transistor and the second MOS transistor, respectively. A third MOS transistor and a fourth MOS transistor pair constituting a load; a constant current source commonly connected to sources of the first MOS transistor and the second MOS transistor; and a current value of the constant current source And a constant current source adjusting means for maintaining the drain voltages of the third MOS transistor and the fourth MOS transistor pair at equal bias points. 請求項１記載の差動増幅回路であって、
前記定電流源は、第５のＭＯＳトランジスタで構成され、
前記定電流源調整手段は、夫々のゲートに反転入力および非反転入力が接続される第６のＭＯＳトランジスタおよび第７のＭＯＳトランジスタ対と、該第６のＭＯＳトランジスタおよび第７のＭＯＳトランジスタのドレインに夫々ドレインが接続された能動負荷を構成する第８のＭＯＳトランジスタおよび第９のＭＯＳトランジスタ対と、前記第６のＭＯＳトランジスタおよび第７のＭＯＳトランジスタのソースに共通に接続される定電流源で構成され、
前記第６のＭＯＳトランジスタおよび第７のＭＯＳトランジスタのゲートに前記第２のＭＯＳトランジスタおよび第１のＭＯＳトランジスタのドレインが接続され、前記第７のＭＯＳトランジスタのドレインが前記第５のＭＯＳトランジスタのゲートに接続された構成を有することを特徴とする差動増幅回路。The differential amplifier circuit according to claim 1,
The constant current source is composed of a fifth MOS transistor,
The constant current source adjusting means includes a sixth MOS transistor and a seventh MOS transistor pair whose inverting input and non-inverting input are connected to respective gates, and drains of the sixth MOS transistor and the seventh MOS transistor. And a constant current source commonly connected to the sources of the sixth MOS transistor and the seventh MOS transistor, and an eighth MOS transistor pair and an ninth MOS transistor pair constituting an active load each having a drain connected thereto. Configured,
The drains of the second MOS transistor and the first MOS transistor are connected to the gates of the sixth MOS transistor and the seventh MOS transistor, and the drain of the seventh MOS transistor is the gate of the fifth MOS transistor. A differential amplifier circuit, characterized by having a configuration connected to. 請求項２記載の差動増幅回路であって、
前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタの両ゲート電圧が、前記第５のトランジスタで構成される定電流源の制御と連動して制御されることを特徴とする差動増幅回路。The differential amplifier circuit according to claim 2,
A differential amplifier circuit characterized in that both gate voltages of the third MOS transistor and the fourth MOS transistor are controlled in conjunction with control of a constant current source composed of the fifth transistor. 請求項１から３のいずれかに記載の差動増幅回路を備え、出力調整手段によって調整される出力電圧の分圧電圧と基準電圧とを該差動増幅回路の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのゲートに入力し、該差動増幅回路の出力に応じて前記出力調整手段を制御するようにしたことを特徴とする定電圧回路。A differential amplifier circuit according to any one of claims 1 to 3, wherein the divided voltage of the output voltage adjusted by the output adjusting means and the reference voltage are supplied to the first MOS transistor and the second voltage of the differential amplifier circuit. A constant voltage circuit which is input to the gate of a MOS transistor and controls the output adjusting means in accordance with the output of the differential amplifier circuit. 請求項４に記載の定電圧回路であって、
前記出力電圧の分圧電圧は、抵抗分圧によって得られたものであることを特徴とする定電圧回路。The constant voltage circuit according to claim 4,
The constant voltage circuit, wherein the divided voltage of the output voltage is obtained by resistance voltage division.

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