JP2004023195A

JP2004023195A - Oscillation circuit

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Publication number: JP2004023195A
Application number: JP2002172097A
Authority: JP
Inventors: Hiroshi Tamemoto; 爲本　博
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-06-12
Filing date: 2002-06-12
Publication date: 2004-01-22
Anticipated expiration: 2022-06-12
Also published as: JP4245309B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide an oscillation circuit which can shorten the oscillation stabilization time without increasing the circuit size and also can lesssen the power consumption after oscillation has be stabilized. <P>SOLUTION: A p-type depletion transistor 4 having a gate and a source connected to a power potential and an n-type depletion transistor 7 having a gate and a source connected to the power potential are connected as current limiting elements between a p-type transistor 5 as an inverter in an inverted amplification circuit 3 and the power potential, and between an n-type transistor 6 and the power potential. A substrate potential of the both transistors 4 and 7 is connected to an output signal XOUT so that threshold voltages of the transistors can be dynamically changed. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、水晶振動子等の振動子を用いてクロック信号を発生させる発振回路に関する。
【０００２】
【従来の技術】
近年、電子機器に対しては、低消費電力で高速動作が可能であることが要求されており、特に、携帯機器においては、これらの要求が満たされることは重要である。多くの電子機器には発振回路が組み込まれているため、電子機器において低消費電力化および高速動作化を実現するためには、発振回路についても、その発振が早く安定し、かつ、消費電力が少ないことが要求される。
【０００３】
発振回路は、一般に、水晶振動子などの振動子、帰還抵抗および反転増幅回路によって構成されている。
【０００４】
図６は、従来の一般的な発振回路３００の構成を示す回路図である。
【０００５】
この発振回路３００は、入力端子ＸＩＮと出力端子ＸＯＵＴとの間に振動子１が接続され、その振動子１と並列に帰還抵抗２が接続されている。また、Ｐ型トランジスタ５とＮ型トランジスタ６とが電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続され、それぞれのゲートが接続されて入力部となり、それぞれのドレインが接続されて出力部となっている論理反転回路（インバータ）と、そのインバータの出力部に直列に接続された駆動回路（ドライバ）８とによって反転増幅回路３が構成されている。インバータの入力部は入力端子ＸＩＮと接続され、インバータの出力部は出力端子ＸＯＵＴと接続されている。
【０００６】
この発振回路３００では、発振が安定するまでの時間（以下、発振安定時間と称する）は短いものの、発振時の消費電流が多くなるという問題がある。そこで、発振時の消費電力を低減するために、一般に、反転増幅回路には、抵抗などの電流制限素子が設けられる。
【０００７】
図７は、電流制限素子を設けた従来の発振回路４００の構成を示す回路図である。
【０００８】
この発振回路４００は、インバータを構成するＰ型トランジスタ５と電源電位との間、およびＮ型トランジスタ６と接地電位との間に、それぞれ、電流制限素子として抵抗９ａおよび９ｂが接続されている。
【０００９】
ところが、反転増幅回路に電流制限素子を設けることは、反転増幅回路の利得を低下させることにつながり、その結果、発振安定時間が長くなる。また、近年では、電源電位が低電圧化されてきており、そのことによっても、発振安定時間は長くなる傾向にある。
【００１０】
上記発振回路４００でも、消費電流は低減できるものの、発振安定時間が長くなるという問題が生じる。ここで、抵抗９ａおよび９ｂの抵抗値を小さくするとゲインが高くなり、発振安定時間は短くなるが，消費電流は増加する。従って、抵抗のサイズは、消費電流の低減化と発振安定時間の長時間化とを考慮して決定され、消費電流の低減化と発振安定時間の長時間化とを両立させることは容易ではない。
【００１１】
また、発振時の消費電力を抑えつつ、発振安定時間を短縮するために、電流制限素子と並列にバイパス回路を接続して、発振が安定して所定の時間が経過した後に、このバイパス回路を遮断するという手法も多く採用されている。
【００１２】
図８は、電流制限素子と並列にバイパス回路を接続した従来の発振回路５００の構成を示す回路図である。
【００１３】
この発振回路５００は、インバータを構成するＰ型トランジスタ５と電源電位との間、およびＮ型トランジスタ６と接地電位との間に、それぞれ、電流制限素子としての抵抗９ａおよび９ｂと並列に、バイパス回路としてのＰ型トランジスタ１０ａおよびＮ型トランジスタ１０ｂが接続されている。
【００１４】
この発振回路５００では、Ｐ型トランジスタ１０ａのゲートに接続された制御信号ＣｔｒｌＰおよびＮ型トランジスタ１０ｂのゲートに接続された制御信号ＣｔｒｌＮによって各バイパストランジスタ１０ａおよび１０ｂの導通・非導通を制御することができる。そして、発振が安定するまでの間、バイパストランジスタ１０ａおよび１０ｂを導通させることによって、ゲインを高くして発振安定時間を短縮化することができる。また、発振が安定した後、バイパストランジスタ１０ａおよび１０ｂを遮断することによって電流制限素子としての抵抗９ａおよび９ｂのみが有効な電流経路となり、消費電流を低減化することができる。
【００１５】
しかしながら、上記発振回路５００では、少なくともバイパス回路を構成するトランジスタ１０ａおよび１０ｂが必要である。また、それらのトランジスタ１０ａおよび１０ｂを制御する制御信号ＣｔｒｌＰおよびＣｔｒｌＮを生成するための信号生成回路を設けるか、または外部から制御信号を供給することが必要であり、回路規模が大きくなるという問題がある。
【００１６】
また、例えば特開昭６４−６４４０３号公報には、電流制限素子としてＰ型のディプリジョン型ＭＯＳトランジスタを用いた発振回路が開示されている。図９は、特開昭６４−６４４０３号公報に開示されている、電流制限素子としてＰ型のディプリジョン型ＭＯＳトランジスタを用いた発振回路６００の構成を示す回路図である。
【００１７】
この発振回路６００は、インバータを構成するＰ型トランジスタ５とＮ型トランジスタ６との間に、電流制限素子としてのＰ型のディプリジョン型ＭＯＳトランジスタ１１ａおよび１１ｂが直列に接続されている。各トランジスタ１１ａおよび１１ｂのゲートには、電圧発生器１２が接続されている。電圧発生器１２は、抵抗１２ａと容量１２ｂおよび１２ｄとダイオード１２ｃとによって構成されている。容量１２ｄの一方の端子は出力端子ＸＯＵＴおよびインバータの出力部と接続されており、他方の端子はダイオードと接続されている。また、ダイオードは、容量１２ｂおよび抵抗１２ａの一方の端子と接続されており、容量１２ｂおよび抵抗１２ａの他方の端子は接地電位ＧＮＤと接続されている。
【００１８】
この発振回路６００では、出力信号の振幅が大きくなるに従って、徐々にディプリジョン型ＭＯＳトランジスタ１１ａおよび１１ｂのゲート電位が上昇することによって、発振開始時間の短縮化と発振後の消費電力の低減化とを図ることができる。
【００１９】
しかしながら、上記発振回路６００では、ディプリジョン型ＭＯＳトランジスタ１１ａおよび１１ｂのゲート電位を制御するために、電圧発生器１２が必要であり、回路規模が増大するという問題がある。この場合、ディプリジョン型ＭＯＳトランジスタ１１ｂがＰＭＯＳディプリジョンであるため、反転増幅回路３からの反転出力を入力すると、反転増幅回路３からの出力がＨｉｇｈ、すなわちＮＭＯＳ側が導通のときには、ディプリジョン型ＭＯＳトランジスタ１１ｂが高抵抗として機能するために、ゲインが上がらず、発振開始しないおそれがある。
【００２０】
また、例えば特開平８−３７４５０号公報、特開平１０−２００３３５号公報等には、電流制限素子にバイパス回路を接続する代わりに、反転増幅回路を構成するインバータと並列に、遮断スイッチを設けたインバータを接続した発振回路が開示されている。図１０は、特開平８−３７４５０号公報および特開平１０−２００３３５号公報に開示されている、インバータと並列に、遮断スイッチを設けたインバータを接続した従来の発振回路５００の構成を示す回路図である。
【００２１】
この発振回路７００は、インバータを構成するＰ型トランジスタ５と並列にＰ型トランジスタ１５ａが接続され、Ｐ型トランジスタ１５ａと電源電位ＶＤＤとの間に遮断スイッチとしてのＰ型トランジスタ１３ａが接続されている。また、Ｎ型トランジスタ６と並列にＮ型トランジスタ１５ｂが接続され、Ｎ型トランジスタ１５ｂと接地電位ＧＮＤとの間に遮断スイッチとしてのＮ型トランジスタ１３ｂが接続されている。Ｐ型トランジスタ１５ａおよびＮ型トランジスタ１５ｂのゲートは入力端子ＸＩＮと接続されており、ドレインは出力端子ＸＯＵＴと接続されている。また、遮断スイッチとしてのＰ型トランジスタ１３ａおよびＮ型トランジスタ１３ｂのゲートには制御信号Ｃｏｎｔｒｏｌが入力されるようになっている。
【００２２】
この発振回路７００では、発振が安定するまでの間は２つのインバータを動作させることによってゲインを高くし、発振安定後は片方を遮断してゲインを低くすることによって、消費電力を低減化することができる。
【００２３】
なお、上記特開平８−３７４５０号公報に開示されている発振回路と特開平１０−２００３３５号公報に開示されている発振回路との違いは、発振が安定したことを検出してバイパス回路を遮断するための手法が異なることである。
【００２４】
特開平８−３７４５０号公報に開示されている発振回路では、発振回路の出力部にシュミット回路が設けられており、発振出力レベルが所定のレベルに到達すると、シュミット回路からクロック信号が出力されるようになっている。シュミット回路からのクロック信号は、クロック端子を有するカウンタ回路に入力されてカウントされ、カウント値が所定の値に達すると、安定した発振状態に達したものと判断されて、遮断スイッチとしてのＰ型トランジスタ１３ａおよびＮ型トランジスタ１３ｂを遮断状態とする制御信号が供給されるようになっている。この発振回路では、発振が安定したことを検出してバイパス回路を遮断するために、シュミット回路、カウンタ回路等を設ける必要があるため、回路規模が増大するという問題がある。
【００２５】
また、特開平１０−２００３３５号公報に開示されている発振回路では、発振回路の出力部に、発振信号の振幅値が所定の一定レベルであることを検出すると発振安定検出信号を出力するインバータと、その発振安定検出信号をラッチするラッチ回路とが設けられている。インバータから発振安定検出信号が出力されると、ラッチ回路から遮断スイッチとしてのＰ型トランジスタ１３ａおよびＮ型トランジスタ１３ｂを遮断する制御信号が供給されるようになっている。この発振回路でも、発振が安定したことを検出してバイパス回路を遮断するために、発振安定検出信号を出力するインバータ、ラッチ回路等を設ける必要があるため、回路規模が増大するという問題がある。
【００２６】
また、特開平１１−２９８２４８号公報に開示されている発振回路（図示せず）では、インバータを構成するＰ型トランジスタと電源電位との間、およびＮ型トランジスタ６と接地電位との間に、それぞれ、電流制限素子としてのＰ型トランジスタおよびＮ型トランジスタが接続されており、それぞれの電流制限素子にカレントミラー回路としてのＰ型トランジスタおよびＮ型トランジスタが接続されている。カレントミラー回路を構成するＰ型トランジスタのゲートには、時定数回路から電流が供給されるようになっており、時定数回路によって、発振開始時に電流制限素子を流れる電流が最大となり、その後、次第に電流が減少するように制御することができる。しかしながら、この発振回路においても、発振時に電流制限素子に流れる電流を低減するために、カレントミラー回路、時定数回路等を設ける必要があるため、回路規模が増大するという問題がある。
【００２７】
【発明が解決しようとする課題】
電流制限素子を設けていない図６に示す従来の発振回路３００、反転増幅回路３を構成するインバータと直列に電流制限素子を設けた図７および図９に示す従来の発振回路４００および６００では、発振安定時間と消費電力という要求を両立させることは容易ではなく、両者が折り合うように設計を行う必要がある。
【００２８】
これに対して、発振開始までの間、電流制限素子をバイパスするような回路を設けた図８および図１０に示す従来の発振回路５００および７００では、短い発振安定時間と少ない発振時消費電力とを実現可能である。しかしながら、これらの発振回路では、抵抗成分（電流制限素子）をバイパスするための回路素子に加えて、それらの回路素子をスイッチング制御するための回路が不可欠であり、その結果、発振回路の回路規模が大きくなるという問題がある。
【００２９】
本発明は、このような従来技術の課題を解決するためになされたものであり、回路規模を大きくすることなく、発振安定時間を短くすることができ、しかも、発振安定後の消費電力を少なくすることができる発振回路を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明の発振回路は、入力端子と出力端子との間に接続された振動子と、該振動子と並列に接続された帰還抵抗と、該入力端子に入力部が接続され、該出力端子に出力部が接続された論理反転回路、および該論理反転回路の出力部と直列に接続された増幅回路を有する反転増幅回路とを備え、該論理反転回路は、電源電位とＰ型トランジスタとの間、および接地電位とＮ型トランジスタとの間に、該論理反転回路の出力部からの出力電位によってその抵抗値が帰還的に制御される電流制限素子が接続されており、そのことにより上記目的が達成される。
【００３１】
前記電流制限素子は、そのゲートが電源電位に接続されたＰ型のディプリジョン型トランジスタと、そのゲートが接地電位に接続されたＮ型のディプリジョン型トランジスタとによって構成されており、該Ｐ型のディプリジョン型トランジスタは前記論理反転回路と電源電位との間に接続され、前記Ｎ型のディプリジョン型トランジスタは該論理反転回路と接地電位との間に接続され、該Ｐ型のディプリジョン型トランジスタを構成する基板部分および該Ｎ型のディプリジョン型トランジスタを構成する基板部分は、それぞれ、前記論理反転回路の出力部と接続されていてもよい。
【００３２】
前記電流制限素子は、それぞれのゲートが前記論理反転回路の出力部に接続されたＰ型のディプリジョン型トランジスタとＮ型のディプリジョン型トランジスタとによって構成されており、該Ｐ型のディプリジョン型トランジスタは前記論理反転回路と電源電位との間に接続され、前記Ｎ型のディプリジョン型トランジスタは該論理反転回路と接地電位との間に接続されていてもよい。
【００３３】
以下に、本発明の作用について説明する。
【００３４】
本発明にあっては、反転増幅回路を構成する論理反転回路（インバータ）のＰ型トランジスタと電源電位との間、およびＮ型トランジスタと接地電位との間に、論理反転回路の出力部からの出力電位によってその抵抗値が帰還的に制御される電流制限素子が接続されており、電流制限素子の抵抗を論理反転回路の出力レベルに応じて動的に変化させることができる。例えば、出力信号がある程度のレベルに達していないときには抵抗値が低くなって、より多くの電流を流すことが可能となり、反転増幅回路の能力を向上して発振安定時間を短縮化することができる。また、出力信号が所定のレベルに達すると、抵抗値が高くなって電流量が制限され、消費電力を低減化することができる。
【００３５】
電流制限素子は、そのゲートとソースとが電源電位に接続されたＰ型のディプリジョン型トランジスタと、そのゲートとソースとが接地電位に接続されたＮ型のディプリジョン型トランジスタとによって構成し、これらのトランジスタの基板電位を論理反転回路の出力レベルに応じて変化させることによって、これらトランジスタのしきい値を動的に変化させることができる。例えば、出力信号がある程度のレベルに達していないときには、トランジスタのしきい値電圧が低くなる方向に基板電位が変化し、トランジスタのオフリーク電流が増えるため、より多くの電流を流すことが可能になる。また、出力信号が所定のレベルに達すると、トランジスタのしきい値電圧が高くなる方向に基板電位が変化し、トランジスタのオフリーク電流が少なくなるため、電流量が制限される。このように、電流制限素子を構成するトランジスタの基板電位を変化させることによってトランジスタのしきい値電圧が大きく変動し、抵抗値の変化を非常に大きくすることができるため、設計が容易である。この構造は、ＳＯＩプロセスによれば容易に作製することができる。
【００３６】
また、電流制限素子は、そのソースが電源電位に接続されたＰ型のディプリジョン型トランジスタと、そのソースが接地電位に接続されたＮ型のディプリジョン型トランジスタとによって構成し、これらのトランジスタのゲート電位を論理反転回路の出力レベルに応じて変化させることによって、これらトランジスタに流れる電流値を動的に変化させることができる。例えば、出力信号がある程度のレベルに達していないときには、トランジスタは線形領域で動作し、比較的多くの電流を流すことが可能になる。また、出力信号が所定のレベルに達すると、トランジスタはカットオフ（遮断）領域で動作し、抵抗値が大きくなって消費電力が低減化される。この構成は、通常のＣＭＯＳプロセスにより作製することができる。
【００３７】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００３８】
（実施形態１）
図１は、本発明の一実施形態である発振回路１００の構成を示す回路図である。
【００３９】
この発振回路１００は、入力端子ＸＩＮと出力端子ＸＯＵＴとの間に振動子１が接続され、その振動子１と並列に帰還抵抗２が接続されている。また、反転増幅回路３には、Ｐ型のエンハンスメント型トランジスタ５とＮ型のエンハンスメント型トランジスタ６とが電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続され、それぞれのゲートが接続されて入力部となり、それぞれのドレインが接続されて出力部となっている論理反転回路（インバータ）が設けられている。インバータの入力部は入力端子ＸＩＮと接続され、インバータの出力部は出力端子ＸＯＵＴと接続されている。また、そのインバータの出力部に直列に接続されて、出力信号ＸＯＵＴを次段の回路に供給するために出力信号ＯＵＴを生成する駆動回路（ドライバ）８とが設けられている。
【００４０】
さらに、インバータを構成するＰ型トランジスタ５と電源電位ＶＤＤとの間、およびＮ型トランジスタ６と接地電位ＧＮＤとの間には、それぞれ、電流制限素子として、Ｐ型のディプリジョン型トランジスタ４およびＮ型のディプリジョン型トランジスタ７が設けられている。電源電位ＶＤＤ側に設けられたＰ型トランジスタ４は、ゲートおよびソースが電源電位ＶＤＤに接続され、ドレインはインバータを構成するＰ型トランジスタ５のソースに接続され、基板電位はインバータからの出力信号ＸＯＵＴに接続されている。
【００４１】
一方、接地電位ＧＮＤ側に設けられたＮ型トランジスタ７は、ゲートおよびソースが接地電位ＧＮＤに接続され、ドレインはインバータを構成するＮ型トランジスタ６のソースに接続され、基板電位は、Ｐ型トランジスタ４と同様に、インバータからの出力信号ＸＯＵＴに接続されている。
【００４２】
このように構成された本実施形態の発振回路１００においては、電流制限素子であるＰ型トランジスタ４およびＮ型トランジスタ７の抵抗値を制御するために、これらのトランジスタの基板電位を、インバータからの出力電位によって制御するようになっている。
【００４３】
以下に、トランジスタの基板電位に対する抵抗値の依存性について説明する。なお、以下では、トランジスタの抵抗値は、そのしきい値電圧と同義であるとして説明を行っている。
【００４４】
一般に、基板電位と実効しきい値電圧との関係は、
Ｖｔ　＝　Ｖｔ（０）　±γ（Ｖｓｂ）^１／２
によって表することができる。なお、上記式において、Ｖｓｂはトランジスタのソースと基板との電位差であり、Ｖｔ（０）はＶｓｂが０のときのしきい値電圧であり、γは基板のドーピング濃度に依存する関数である。また、「＋」はＮ型ＭＯＳトランジスタに対応し、「−」はＰ型ＭＯＳトランジスタに対応する（ＣＭＯＳ　ＶＬＳＩ設計の原理　富澤孝、松山泰男　監訳、丸善株式会社刊、Ｐ３３）。
【００４５】
また、一般に、トランジスタのしきい値電圧が０．１Ｖ下がると、オフリーク電流は約１桁上昇することが知られている（低電力ＬＳＩの技術白書　１ミリワットへ挑戦　　日経マイクロデバイス編　日経ＢＰ社刊　Ｐ２１０，２１１）。
【００４６】
これらのことは、例えば、基板電位を１Ｖ変化させることによって、電流値を１０Ｅ＋１０倍に変化させることができ、抵抗値を１０Ｅ＋１０倍変化させることができるということを示している。
【００４７】
次に、本実施形態の発振回路１００における電流制限素子の動作について説明する。
【００４８】
図２（ａ）は、本実施形態の発振回路１００におけるインバータからの出力信号ＸＯＵＴの変化を示す図であり、図２（ｂ）および図２（ｃ）は、それぞれ、電流制限素子を構成するＰ型トランジスタ４およびＮ型トランジスタ７のしきい値電圧の変化を示す図である。なお、図２（ｂ）および図２（ｃ）において、破線で示す直線は、基板電位を制御しない通常のトランジスタのしきい値電圧を目安として示している。また、しきい値電圧の変化を示す波形のうち、破線の部分は、図２（ｂ）に示すトランジスタ４については、これと直列に接続されるトランジスタ５が遮断状態である期間を表し、図２（ｃ）に示すトランジスタ７については、同様に、これと直列に接続されるトランジスタ６が遮断状態である期間を表しており、このときのトランジスタ４および７のしきい値電圧特性は、発振回路１００の動作には影響を与えない。
【００４９】
まず、発振回路１００において、出力信号ＸＯＵＴのレベルが十分ではない期間の電流制限素子の動作について説明する。
【００５０】
通常、Ｐ型ＭＯＳトランジスタにおいては、基板（ＮＷＥＬＬ）電位は電源電位ＶＤＤと等しく、Ｎ型ＭＯＳトランジスタの基板（ＰＷＥＬＬ）電位は接地電位ＧＮＤと等しい。従って、発振回路１００の出力信号ＸＯＵＴのレベルが十分でない期間には、Ｐ型トランジスタ４の基板（ＮＷＥＬＬ）には通常よりも低い、約ＶＤＤ／２の電位が印加される。これにより、Ｐ型トランジスタ４のしきい値電圧は低くなり、抵抗が小さくなってトランジスタのオフリーク電流が増加する。
【００５１】
一方、Ｎ型トランジスタ７の基板（ＰＷＥＬＬ）にも約ＶＤＤ／２の電位が印加され、これは通常よりも高い基板電位となる。従って、Ｎ型トランジスタ７のしきい値電圧も低くなり、抵抗が小さくなってトランジスタのオフリーク電流が増加する。例えば、電源電圧が１．８Ｖである場合には、基板電位は約０．９Ｖになるため、電流制限素子としてのＰ型トランジスタ４およびＮ型トランジスタ７の抵抗は、殆ど０に近い値になる。その結果、反転増幅回路３の能力は多角なり、発振が得られ易い状態になる。
【００５２】
次に、発振回路１００において、出力信号ＸＯＵＴがほぼ十分なレベルになった場合について説明する。
【００５３】
出力信号ＸＯＵＴのレベルがほぼ電源電位ＶＤＤに近づいたときには、Ｐ型トランジスタ４の基板電位がほぼ電源電位ＶＤＤになり、抵抗が大きくなってオフリーク電流は減少する。また、Ｎ型トランジスタ７は、しきい値電圧がさらに低くなるが、出力信号ＸＯＵＴが’Ｈｉｇｈ’レベルに達しているときにはＰ型トランジスタ６が遮断状態であるため、消費電力に与える影響は少なくなる。
【００５４】
一方、出力信号ＸＯＵＴがほぼ接地電位ＧＮＤに近づいたときには、逆に、Ｎ型トランジスタ７のしきい値電圧が高くなってオフリーク電流が減少する。またし、Ｐ型トランジスタ４のしきい値電圧は低くなるが、Ｐ型トランジスタ５が遮断状態であるため、消費電力に与える影響は少なくなる。
【００５５】
図３（ａ）は、本実施形態の発振回路１００における発振開始時の出力波形を示す図であり、図３（ｂ）は、図７に示す従来の発振回路４００における発振開始時の出力波形を示す図である。なお、この従来の発振回路４００は、発振安定時の消費電力を、本実施形態の発振回路１００における発振安定時の消費電力とほぼ等しくなるように、調整したものである。なお、この図３および以下の図４は、一般的なシミュレーションツールであるＨｓｐｉｃｅシミュレーションによって作成されたものである．
図３（ａ）および図３（ｂ）に示すように、出力信号ＸＯＵＴの振幅が徐々に増幅されて出力信号ＯＵＴが発振されているが、本実施形態の発振回路１００の方が、従来の発振回路４００よりも安定した発振を早く得ることができる。発振開始時間は、従来の発振回路４００では約１９０ｍｓであり、本実施形態の発振回路１００では約１２０ｍｓであり、約４０％短縮することができた。
【００５６】
図４（ａ）は、本実施形態の発振回路１００における発振安定時の電流波形を示す図であり、図４（ｂ）および図４（ｃ）は、図７に示す従来の発振回路４００における発振安定時の電流波形を示す図である。なお、図４（ｂ）は、従来の発振回路４００において、発振安定時の消費電力を、本実施形態の発振回路１００における発振安定時の消費電力とほぼ等しくなるように、調整したものである。また、図４（ｃ）は、従来の発振回路４００において、発振開始時間を、本実施形態の発振回路１００における発振開始時間とほぼ等しくなるように、調整したものである。
【００５７】
図４（ａ）および図４（ｃ）に示すように、発振安定時間が等しい場合には、本実施形態の発振回路１００の方が、従来の発振回路４００よりも消費電力が小さくなっている。発振安定時の消費電力は、従来の発振回路４００では約５００ｕＡであり、本実施形態の発振回路１００では約５０ｕＡであり、約９０％減少させることができた。
【００５８】
以上のように、本実施形態の発振回路１００において、電流制限素子としてのＰ型トランジスタ４およびＮ型トランジスタ７は、発振が安定するまでは抵抗値が小さいために電流量が増大し、発振安定時間を短縮化させることができる。一方、発振が安定してからは、比較的大きな抵抗値となるために電流量が減少し、低消費電力化を実現することができる。
【００５９】
本実施形態の発振回路１００において、電流制限素子としてのＰ型トランジスタ４およびＮ型トランジスタ７は、発振が安定したときに必要な電流量を確保することができればよく、発振安定までの期間は抵抗値がほぼ０となるため、設計が容易である。
【００６０】
なお、本実施形態の発振回路１００において、Ｐ型トランジスタ４およびＮ型トランジスタ７の基板電位を制御するためには、一般的に用いられているＣＭＯＳプロセスよりも、デバイス毎に基板が分離されるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）プロセスが適しており、実現が容易である。
【００６１】
（実施形態２）
図５は、本実施形態の発振回路２００の構成を示す回路図である。
【００６２】
この発振回路２００は、反転増幅回路３のインバータを構成するＰ型トランジスタ５と電源電位ＶＤＤとの間、およびＮ型トランジスタ６と接地電位ＧＮＤとの間には、それぞれ、電流制限素子として、Ｐ型のディプリジョン型トランジスタ１４およびＮ型のディプリジョン型トランジスタ１７が直列に接続されている。
【００６３】
Ｐ型トランジスタ１４およびＮ型トランジスタ１７の基板電位は、それぞれ、電源電位ＶＤＤおよび接地電位ＧＮＤとされており、それぞれのゲートには出力信号ＸＯＵＴが接続されている。
【００６４】
この発振回路２００において、Ｐ型トランジスタ１４およびＮ型トランジスタ１７は、出力信号ＸＯＵＴの振幅が大きくなるまでの期間は線形領域で動作することになり、比較的大きな電流が流れるため、発振安定時間を短縮化することができる。
【００６５】
また、出力信号ＸＯＵＴの振幅が十分大きくなって発振が安定した後、出力ＸＯＵＴが’Ｈｉｇｈ’レベルである期間は、Ｐ型トランジスタ１４がほぼカットオフ（遮断）領域で動作し、出力信号ＸＯＵＴが’Ｌｏｗ’レベルである期間はＮ型トランジスタ１７がほぼカットオフ領域で動作するため、抵抗値が大きくなって消費電力が低減される。
【００６６】
本実施形態の発振回路２００は、通常のＣＭＯＳプロセスによって電流制限素子としてのＰ型トランジスタ４およびＮ型トランジスタ７を容易に作製することができる。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、電流制限素子としてディプリジョン型トランジスタを設けることによって、トランジスタのスイッチングを制御する制御回路等を設けることなく、最小限の回路規模増加によって、消費電力の低減化と発振安定時間の短縮化とを同時に実現することが可能である。特に、低周波数の発振回路においては、発振が得られにくいために発振安定時間を短縮化できることは非常に重要であり、また、消費電力が少ないことが必須条件として要求されることが多いため，本発明は非常に有効である。
【図面の簡単な説明】
【図１】実施形態１の発振回路の構成を示す回路図である。
【図２】（ａ）は、実施形態１の発振回路におけるインバータからの出力信号ＸＯＵＴの変化を示す図であり、（ｂ）および（ｃ）は、それぞれ、電流制限素子としてのＰ型トランジスタおよびＮ型トランジスタのしきい値電圧の変化を示す図である。
【図３】（ａ）は、実施形態１の発振回路における発振開始時の出力波形を示す図であり、（ｂ）は、従来の発振回路における発振開始時の出力波形を示す図である。
【図４】（ａ）は、実施形態１の発振回路における発振安定時の電流波形を示す図であり、（ｂ）および（ｃ）は、それぞれ、従来の発振回路における発振安定時の電流波形を示す図である。
【図５】実施形態２の発振回路の構成を示す回路図である。
【図６】電流制限素子を設けていない従来の発振回路の構成を示す回路図である。
【図７】電流制限抵抗を設けた従来の発振回路の構成を示す回路図である。
【図８】電流制限抵抗と並列にバイパストランジスタを設けた従来の発振回路の構成を示す回路図である。
【図９】ディプリジョン型トランジスタからなる電流制限素子と、そのゲート電位を制御するための電圧発生回路とを設けた従来の発振回路の構成を示す回路図である。
【図１０】インバータと並列に遮断スイッチ付きのインバータを設けた従来の発振回路の構成を示す回路図である。
【符号の説明】
１　　振動子
２　　帰還抵抗
３　　反転増幅回路
４、１４　　Ｐ型トランジスタ（電流制限素子）
５　　Ｐ型トランジスタ（インバータ）
６　　Ｎ型トランジスタ（インバータ）
７、１７　　Ｎ型トランジスタ（電流制限素子）
８　　ドライバ
９ａ、９ｂ　　抵抗素子
１０ａ　　Ｐ型トランジスタ（バイパストランジスタ）
１０ｂ　　Ｎ型トランジスタ（バイパストランジスタ）
１１ａ　　Ｐ型トランジスタ（電流制限素子）
１１ｂ　　Ｎ型トランジスタ（電流制限素子）
１２　　電圧発生器
１２ａ　　抵抗（電圧発生器）
１２ｂ、１２ｄ　　容量（電圧発生器）
１２ｃ　　ダイオード（電圧発生器）
１３ａ　　Ｐ型トランジスタ（遮断スイッチ）
１３ｂ　　Ｎ型トランジスタ（遮断スイッチ）
１５ａ　　Ｐ型トランジスタ（遮断スイッチ付きインバータ）
１５ｂ　　Ｎ型トランジスタ（遮断スイッチ付きインバータ）
１００、２００、３００、４００、５００、６００、７００　　発振回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an oscillation circuit that generates a clock signal using a resonator such as a crystal resonator.
[0002]
[Prior art]
2. Description of the Related Art In recent years, electronic devices have been required to be able to operate at high speed with low power consumption, and it is particularly important for portable devices to satisfy these requirements. Oscillation circuits are built into many electronic devices, so in order to achieve low power consumption and high-speed operation in electronic devices, the oscillation circuit of the oscillation circuit also stabilizes quickly and consumes low power. Less is required.
[0003]
The oscillation circuit generally includes a resonator such as a crystal resonator, a feedback resistor, and an inverting amplifier.
[0004]
FIG. 6 is a circuit diagram showing a configuration of a conventional general oscillation circuit 300.
[0005]
In this oscillation circuit 300, a vibrator 1 is connected between an input terminal XIN and an output terminal XOUT, and a feedback resistor 2 is connected in parallel with the vibrator 1. Further, the P-type transistor 5 and the N-type transistor 6 are connected in series between the power supply potential VDD and the ground potential GND, the respective gates are connected to form an input section, and the respective drains are connected to form the output section. A logic inverting circuit (inverter) and a driving circuit (driver) 8 connected in series to the output section of the inverter constitute the inverting amplifier circuit 3. The input of the inverter is connected to the input terminal XIN, and the output of the inverter is connected to the output terminal XOUT.
[0006]
In this oscillation circuit 300, although the time until oscillation stabilizes (hereinafter, referred to as oscillation stabilization time) is short, there is a problem that current consumption during oscillation increases. Therefore, in order to reduce the power consumption during oscillation, the inverting amplifier circuit is generally provided with a current limiting element such as a resistor.
[0007]
FIG. 7 is a circuit diagram showing a configuration of a conventional oscillation circuit 400 provided with a current limiting element.
[0008]
In this oscillation circuit 400, resistors 9a and 9b are connected as current limiting elements between a P-type transistor 5 and a power supply potential, and between an N-type transistor 6 and a ground potential, respectively.
[0009]
However, providing the current limiting element in the inverting amplifier circuit leads to lowering the gain of the inverting amplifier circuit, and as a result, the oscillation stabilization time becomes longer. Further, in recent years, the power supply potential has been lowered, which also tends to increase the oscillation stabilization time.
[0010]
In the oscillation circuit 400 as well, although the current consumption can be reduced, there is a problem that the oscillation stabilization time becomes long. Here, when the resistance values of the resistors 9a and 9b are reduced, the gain increases and the oscillation stabilization time is shortened, but the current consumption increases. Therefore, the size of the resistor is determined in consideration of the reduction of the current consumption and the prolongation of the oscillation stabilization time, and it is not easy to achieve both the reduction of the current consumption and the prolongation of the oscillation stabilization time. .
[0011]
In order to reduce the oscillation stabilization time while suppressing the power consumption during oscillation, a bypass circuit is connected in parallel with the current limiting element. Many methods of blocking are also used.
[0012]
FIG. 8 is a circuit diagram showing a configuration of a conventional oscillation circuit 500 in which a bypass circuit is connected in parallel with a current limiting element.
[0013]
The oscillation circuit 500 includes a bypass between the P-type transistor 5 constituting the inverter and the power supply potential, and between the N-type transistor 6 and the ground potential, in parallel with the resistors 9a and 9b as current limiting elements, respectively. A P-type transistor 10a and an N-type transistor 10b as circuits are connected.
[0014]
In the oscillation circuit 500, the control signal CtrlP connected to the gate of the P-type transistor 10a and the control signal CtrlN connected to the gate of the N-type transistor 10b control the conduction / non-conduction of the bypass transistors 10a and 10b. it can. By turning on the bypass transistors 10a and 10b until the oscillation is stabilized, the gain can be increased and the oscillation stabilization time can be shortened. Further, after oscillation is stabilized, by cutting off bypass transistors 10a and 10b, only resistors 9a and 9b as current limiting elements become effective current paths, and current consumption can be reduced.
[0015]
However, the oscillation circuit 500 requires at least the transistors 10a and 10b forming a bypass circuit. Further, it is necessary to provide a signal generation circuit for generating control signals CtrlP and CtrlN for controlling the transistors 10a and 10b, or to supply a control signal from the outside, which causes a problem that the circuit scale becomes large. is there.
[0016]
Further, for example, Japanese Patent Application Laid-Open No. 64-64403 discloses an oscillation circuit using a P-type depletion type MOS transistor as a current limiting element. FIG. 9 is a circuit diagram showing the configuration of an oscillation circuit 600 disclosed in Japanese Patent Application Laid-Open No. 64-64403, which uses a P-type depletion type MOS transistor as a current limiting element.
[0017]
In this oscillation circuit 600, P-type diffusion type MOS transistors 11a and 11b as current limiting elements are connected in series between a P-type transistor 5 and an N-type transistor 6 constituting an inverter. A voltage generator 12 is connected to the gates of the transistors 11a and 11b. The voltage generator 12 includes a resistor 12a, capacitors 12b and 12d, and a diode 12c. One terminal of the capacitor 12d is connected to the output terminal XOUT and the output of the inverter, and the other terminal is connected to a diode. The diode is connected to one terminal of the capacitor 12b and the resistor 12a, and the other terminal of the capacitor 12b and the resistor 12a is connected to the ground potential GND.
[0018]
In this oscillation circuit 600, as the amplitude of the output signal increases, the gate potentials of the depletion type MOS transistors 11a and 11b gradually rise, thereby shortening the oscillation start time and reducing the power consumption after oscillation. Can be achieved.
[0019]
However, the oscillation circuit 600 requires the voltage generator 12 to control the gate potentials of the depletion type MOS transistors 11a and 11b, and has a problem that the circuit scale is increased. In this case, since the depletion type MOS transistor 11b is a PMOS depletion, when the inverted output from the inverting amplifier circuit 3 is input, when the output from the inverting amplifier circuit 3 is High, that is, when the NMOS side is conductive, the depletion type MOS transistor 11b is turned on. Since the transistor 11b functions as a high resistance, the gain may not increase, and the oscillation may not start.
[0020]
Further, for example, in Japanese Patent Application Laid-Open Nos. 8-37450 and 10-200355, a cutoff switch is provided in parallel with an inverter constituting an inverting amplifier circuit instead of connecting a bypass circuit to a current limiting element. An oscillator circuit connected to an inverter is disclosed. FIG. 10 is a circuit diagram showing a configuration of a conventional oscillation circuit 500 disclosed in JP-A-8-37450 and JP-A-10-200355, in which an inverter provided with a cutoff switch is connected in parallel with the inverter. It is.
[0021]
In the oscillation circuit 700, a P-type transistor 15a is connected in parallel with the P-type transistor 5 constituting the inverter, and a P-type transistor 13a as a cutoff switch is connected between the P-type transistor 15a and the power supply potential VDD. . An N-type transistor 15b is connected in parallel with the N-type transistor 6, and an N-type transistor 13b as a cutoff switch is connected between the N-type transistor 15b and the ground potential GND. The gates of the P-type transistor 15a and the N-type transistor 15b are connected to the input terminal XIN, and the drains are connected to the output terminal XOUT. The control signal Control is input to the gates of the P-type transistor 13a and the N-type transistor 13b as the cutoff switches.
[0022]
In this oscillation circuit 700, the gain is increased by operating two inverters until the oscillation is stabilized, and after the oscillation is stabilized, one of the two is cut off to reduce the power consumption, thereby reducing power consumption. Can be.
[0023]
The difference between the oscillation circuit disclosed in JP-A-8-37450 and the oscillation circuit disclosed in JP-A-10-200355 is that the bypass circuit is shut off by detecting that the oscillation is stable. The method for doing so is different.
[0024]
In the oscillation circuit disclosed in JP-A-8-37450, a Schmitt circuit is provided at an output section of the oscillation circuit, and when the oscillation output level reaches a predetermined level, a clock signal is output from the Schmitt circuit. It has become. The clock signal from the Schmitt circuit is input to a counter circuit having a clock terminal and counted. When the count value reaches a predetermined value, it is determined that a stable oscillation state has been reached, and a P-type as a cutoff switch is determined. A control signal for turning off the transistor 13a and the N-type transistor 13b is supplied. In this oscillation circuit, it is necessary to provide a Schmitt circuit, a counter circuit, and the like in order to detect that the oscillation is stabilized and to shut off the bypass circuit, so that there is a problem that the circuit scale increases.
[0025]
Further, in the oscillation circuit disclosed in Japanese Patent Application Laid-Open No. H10-200355, an inverter that outputs an oscillation stability detection signal when detecting that the amplitude value of the oscillation signal is a predetermined constant level is provided at an output section of the oscillation circuit. And a latch circuit for latching the oscillation stability detection signal. When the oscillation stability detection signal is output from the inverter, a control signal for shutting off the P-type transistor 13a and the N-type transistor 13b as the cutoff switch is supplied from the latch circuit. Also in this oscillation circuit, it is necessary to provide an inverter, a latch circuit, and the like for outputting an oscillation stability detection signal in order to detect that the oscillation is stable and to cut off the bypass circuit, and thus there is a problem that the circuit scale increases. .
[0026]
Further, in an oscillation circuit (not shown) disclosed in Japanese Patent Application Laid-Open No. H11-298248, a circuit is provided between a P-type transistor constituting an inverter and a power supply potential, and between an N-type transistor 6 and a ground potential. A P-type transistor and an N-type transistor as current limiting elements are respectively connected, and a P-type transistor and an N-type transistor as current mirror circuits are connected to the respective current limiting elements. A current is supplied from the time constant circuit to the gate of the P-type transistor constituting the current mirror circuit, and the current flowing through the current limiting element at the start of oscillation becomes maximum by the time constant circuit. The current can be controlled to decrease. However, also in this oscillation circuit, it is necessary to provide a current mirror circuit, a time constant circuit, and the like in order to reduce the current flowing through the current limiting element during oscillation, so that there is a problem that the circuit scale increases.
[0027]
[Problems to be solved by the invention]
The conventional oscillating circuit 300 shown in FIG. 6 without the current limiting element and the conventional oscillating circuits 400 and 600 shown in FIGS. 7 and 9 with the current limiting element provided in series with the inverter forming the inverting amplifier circuit 3 include: It is not easy to satisfy the requirements of the oscillation stabilization time and the power consumption, and it is necessary to design the two to be compatible.
[0028]
On the other hand, in the conventional oscillation circuits 500 and 700 shown in FIGS. 8 and 10 provided with a circuit that bypasses the current limiting element until oscillation starts, short oscillation stabilization time and small oscillation power consumption are obtained. Is feasible. However, in these oscillation circuits, in addition to the circuit element for bypassing the resistance component (current limiting element), a circuit for controlling the switching of these circuit elements is indispensable. As a result, the circuit scale of the oscillation circuit is increased. There is a problem that becomes large.
[0029]
The present invention has been made in order to solve such problems of the related art, and can reduce the oscillation stabilization time without increasing the circuit scale, and reduce the power consumption after the oscillation is stabilized. It is an object of the present invention to provide an oscillation circuit that can perform the operation.
[0030]
[Means for Solving the Problems]
An oscillator circuit according to the present invention includes an oscillator connected between an input terminal and an output terminal, a feedback resistor connected in parallel with the oscillator, an input unit connected to the input terminal, and an output unit connected to the output terminal. A logic inversion circuit having an output portion connected thereto, and an inversion amplification circuit having an amplification circuit connected in series with the output portion of the logic inversion circuit, wherein the logic inversion circuit is provided between the power supply potential and the P-type transistor. , And a current limiting element whose resistance is controlled in a feedback manner by an output potential from the output section of the logic inversion circuit between the ground potential and the N-type transistor, thereby achieving the above object. Achieved.
[0031]
The current limiting element includes a P-type transistor having a gate connected to a power supply potential, and an N-type transistor having a gate connected to the ground potential. Is connected between the logic inversion circuit and the power supply potential, and the N-type depletion type transistor is connected between the logic inversion circuit and the ground potential, and The substrate portion forming the transistor and the substrate portion forming the N-type depletion type transistor may be respectively connected to the output section of the logic inversion circuit.
[0032]
The current limiting element is composed of a P-type transistor and an N-type transistor whose gates are connected to the output of the logic inversion circuit. A transistor may be connected between the logic inversion circuit and a power supply potential, and the N-type depletion type transistor may be connected between the logic inversion circuit and a ground potential.
[0033]
Hereinafter, the operation of the present invention will be described.
[0034]
According to the present invention, an output from the output of the logic inversion circuit is provided between the P-type transistor and the power supply potential and between the N-type transistor and the ground potential of the logic inversion circuit (inverter) constituting the inversion amplification circuit. A current limiting element whose resistance is controlled in a feedback manner by the output potential is connected, and the resistance of the current limiting element can be dynamically changed according to the output level of the logic inversion circuit. For example, when the output signal has not reached a certain level, the resistance value becomes low, and more current can flow, and the capability of the inverting amplifier circuit can be improved to shorten the oscillation stabilization time. . Further, when the output signal reaches a predetermined level, the resistance value increases, the current amount is limited, and power consumption can be reduced.
[0035]
The current limiting element is composed of a P-type depletion-type transistor whose gate and source are connected to the power supply potential, and an N-type d-type transistor whose gate and source are connected to the ground potential, By changing the substrate potential of these transistors according to the output level of the logic inversion circuit, the threshold values of these transistors can be changed dynamically. For example, when the output signal has not reached a certain level, the substrate potential changes in a direction in which the threshold voltage of the transistor decreases, and the off-leak current of the transistor increases, so that more current can flow. . Further, when the output signal reaches a predetermined level, the substrate potential changes in a direction in which the threshold voltage of the transistor increases, and the off-leak current of the transistor decreases, so that the current amount is limited. As described above, by changing the substrate potential of the transistor constituting the current limiting element, the threshold voltage of the transistor greatly changes, and the change in the resistance value can be made extremely large, so that the design is easy. This structure can be easily manufactured according to the SOI process.
[0036]
In addition, the current limiting element is composed of a P-type transistor whose source is connected to the power supply potential and an N-type transistor whose source is connected to the ground potential. By changing the gate potential according to the output level of the logic inversion circuit, the value of the current flowing through these transistors can be dynamically changed. For example, when the output signal has not reached a certain level, the transistor operates in a linear region, and a relatively large current can flow. Further, when the output signal reaches a predetermined level, the transistor operates in a cutoff (cutoff) region, the resistance value increases, and power consumption is reduced. This configuration can be manufactured by a normal CMOS process.
[0037]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0038]
(Embodiment 1)
FIG. 1 is a circuit diagram showing a configuration of an oscillation circuit 100 according to one embodiment of the present invention.
[0039]
In this oscillation circuit 100, a vibrator 1 is connected between an input terminal XIN and an output terminal XOUT, and a feedback resistor 2 is connected in parallel with the vibrator 1. In the inverting amplifier circuit 3, a P-type enhancement transistor 5 and an N-type enhancement transistor 6 are connected in series between a power supply potential VDD and a ground potential GND, and their gates are connected and input. And a logic inversion circuit (inverter) connected to each drain and serving as an output unit. The input of the inverter is connected to the input terminal XIN, and the output of the inverter is connected to the output terminal XOUT. A drive circuit (driver) 8 is connected in series to the output of the inverter and generates the output signal OUT to supply the output signal XOUT to the next stage circuit.
[0040]
Further, between the P-type transistor 5 constituting the inverter and the power supply potential VDD, and between the N-type transistor 6 and the ground potential GND, P-type diffusion transistors 4 and N as current limiting elements are respectively provided. The transistor 7 is provided with a diffusion transistor 7. In the P-type transistor 4 provided on the power supply potential VDD side, the gate and the source are connected to the power supply potential VDD, the drain is connected to the source of the P-type transistor 5 constituting the inverter, and the substrate potential is the output signal XOUT from the inverter. It is connected to the.
[0041]
On the other hand, the N-type transistor 7 provided on the side of the ground potential GND has a gate and a source connected to the ground potential GND, a drain connected to the source of the N-type transistor 6 constituting the inverter, and a substrate potential set to the P-type transistor. Similarly to 4, the signal is connected to the output signal XOUT from the inverter.
[0042]
In the oscillation circuit 100 according to the present embodiment having the above-described configuration, in order to control the resistance values of the P-type transistor 4 and the N-type transistor 7, which are current limiting elements, the substrate potential of these transistors is controlled by the inverter. It is controlled by the output potential.
[0043]
Hereinafter, the dependency of the resistance value on the substrate potential of the transistor will be described. In the following, description is made on the assumption that the resistance value of a transistor is synonymous with its threshold voltage.
[0044]
In general, the relationship between the substrate potential and the effective threshold voltage is
Vt = {Vt (0)} ± γ (Vsb)^1/2
Can be represented by In the above equation, Vsb is a potential difference between the source of the transistor and the substrate, Vt (0) is a threshold voltage when Vsb is 0, and γ is a function depending on the doping concentration of the substrate. Further, "+" corresponds to an N-type MOS transistor, and "-" corresponds to a P-type MOS transistor (CMOS Principle of VLSI Design: Translated by Takashi Tomizawa and Yasuo Matsuyama, translated by Maruzen Co., Ltd., p. 33).
[0045]
It is generally known that when the threshold voltage of a transistor decreases by 0.1 V, the off-leak current increases by about one digit (Technical White Paper on Low-Power LSIs: Challenge to 1 milliwatt, edited by Nikkei Microdevices, published by Nikkei BP) P210, 211).
[0046]
These facts indicate that, for example, by changing the substrate potential by 1 V, the current value can be changed by 10E + 10 times, and the resistance value can be changed by 10E + 10 times.
[0047]
Next, the operation of the current limiting element in the oscillation circuit 100 of the present embodiment will be described.
[0048]
FIG. 2A is a diagram showing a change in the output signal XOUT from the inverter in the oscillation circuit 100 according to the present embodiment, and FIGS. 2B and 2C each constitute a current limiting element. FIG. 7 is a diagram showing changes in threshold voltages of a P-type transistor 4 and an N-type transistor 7. Note that in FIGS. 2B and 2C, the straight lines indicated by broken lines indicate the threshold voltage of a normal transistor that does not control the substrate potential as a guide. In the waveform indicating the change in the threshold voltage, a broken line indicates a period in which the transistor 4 connected in series with the transistor 4 shown in FIG. Similarly, the transistor 7 shown in FIG. 2C shows a period in which the transistor 6 connected in series with the transistor 7 is in a cutoff state, and the threshold voltage characteristics of the transistors 4 and 7 at this time are represented by oscillations. It does not affect the operation of the circuit 100.
[0049]
First, an operation of the current limiting element in the oscillation circuit 100 during a period when the level of the output signal XOUT is not sufficient will be described.
[0050]
Usually, in a P-type MOS transistor, the substrate (NWELL) potential is equal to the power supply potential VDD, and the substrate (PWELL) potential of the N-type MOS transistor is equal to the ground potential GND. Therefore, during a period in which the level of the output signal XOUT of the oscillation circuit 100 is not sufficient, a potential of about VDD / 2, which is lower than usual, is applied to the substrate (NWELL) of the P-type transistor 4. As a result, the threshold voltage of the P-type transistor 4 decreases, the resistance decreases, and the off-leak current of the transistor increases.
[0051]
On the other hand, a potential of about VDD / 2 is also applied to the substrate (PWELL) of the N-type transistor 7, which is a substrate potential higher than usual. Therefore, the threshold voltage of the N-type transistor 7 also decreases, the resistance decreases, and the off-leak current of the transistor increases. For example, when the power supply voltage is 1.8 V, the substrate potential is about 0.9 V, so that the resistances of the P-type transistor 4 and the N-type transistor 7 as current limiting elements are almost zero. . As a result, the capability of the inverting amplifier circuit 3 is diversified, and oscillation is easily obtained.
[0052]
Next, a case will be described where the output signal XOUT of the oscillation circuit 100 has reached a substantially sufficient level.
[0053]
When the level of the output signal XOUT substantially approaches the power supply potential VDD, the substrate potential of the P-type transistor 4 substantially becomes the power supply potential VDD, the resistance increases, and the off-leakage current decreases. The threshold voltage of the N-type transistor 7 is further reduced, but when the output signal XOUT has reached the “High” level, the P-type transistor 6 is in the cut-off state, so that the influence on the power consumption is reduced. .
[0054]
On the other hand, when the output signal XOUT substantially approaches the ground potential GND, the threshold voltage of the N-type transistor 7 increases, and the off-leak current decreases. Although the threshold voltage of the P-type transistor 4 is lowered, the influence on the power consumption is reduced because the P-type transistor 5 is in the cut-off state.
[0055]
FIG. 3A is a diagram showing an output waveform at the start of oscillation in the oscillation circuit 100 of the present embodiment, and FIG. 3B is an output waveform at the start of oscillation in the conventional oscillation circuit 400 shown in FIG. FIG. In the conventional oscillation circuit 400, the power consumption when the oscillation is stable is adjusted to be substantially equal to the power consumption when the oscillation is stable in the oscillation circuit 100 of the present embodiment. Note that FIG. 3 and the following FIG. 4 are created by Hspice simulation which is a general simulation tool.
As shown in FIGS. 3A and 3B, the amplitude of the output signal XOUT is gradually amplified and the output signal OUT is oscillated. However, the oscillation circuit 100 of the present embodiment is more conventional. Stable oscillation can be obtained faster than the oscillation circuit 400. The oscillation start time is about 190 ms in the conventional oscillation circuit 400, and is about 120 ms in the oscillation circuit 100 of the present embodiment, which is about 40% shorter.
[0056]
FIG. 4A is a diagram showing a current waveform when oscillation is stabilized in the oscillation circuit 100 of the present embodiment. FIGS. 4B and 4C show waveforms of the conventional oscillation circuit 400 shown in FIG. FIG. 4 is a diagram showing a current waveform when oscillation is stable. FIG. 4B shows a conventional oscillation circuit 400 in which the power consumption when the oscillation is stabilized is adjusted to be substantially equal to the power consumption when the oscillation is stable in the oscillation circuit 100 of the present embodiment. . FIG. 4C shows a case where the oscillation start time of the conventional oscillation circuit 400 is adjusted to be substantially equal to the oscillation start time of the oscillation circuit 100 of the present embodiment.
[0057]
As shown in FIGS. 4A and 4C, when the oscillation stabilization times are equal, the oscillation circuit 100 of the present embodiment consumes less power than the conventional oscillation circuit 400. . The power consumption during oscillation stabilization is about 500 uA in the conventional oscillation circuit 400 and about 50 uA in the oscillation circuit 100 of the present embodiment, which is a reduction of about 90%.
[0058]
As described above, in the oscillation circuit 100 of the present embodiment, the P-type transistor 4 and the N-type transistor 7 as current limiting elements have small resistance values until oscillation stabilizes, so that the amount of current increases, and the oscillation stabilizes. Time can be reduced. On the other hand, after the oscillation becomes stable, the resistance value becomes relatively large, so that the amount of current is reduced, and low power consumption can be realized.
[0059]
In the oscillation circuit 100 of the present embodiment, the P-type transistor 4 and the N-type transistor 7 as current limiting elements only need to be able to secure a necessary amount of current when the oscillation is stabilized. Since the value is almost 0, design is easy.
[0060]
In the oscillation circuit 100 of the present embodiment, in order to control the substrate potentials of the P-type transistor 4 and the N-type transistor 7, the substrate is separated for each device as compared with a generally used CMOS process. An SOI (Silicon On Insulator) process is suitable and easy to realize.
[0061]
(Embodiment 2)
FIG. 5 is a circuit diagram showing a configuration of the oscillation circuit 200 of the present embodiment.
[0062]
The oscillation circuit 200 includes a P-type transistor 5 as a current limiting element between the P-type transistor 5 constituting the inverter of the inverting amplifier circuit 3 and the power supply potential VDD, and between the N-type transistor 6 and the ground potential GND. The type transistor 14 and the N type transistor 17 are connected in series.
[0063]
The substrate potentials of the P-type transistor 14 and the N-type transistor 17 are set to the power supply potential VDD and the ground potential GND, respectively, and the respective gates are connected to the output signal XOUT.
[0064]
In the oscillation circuit 200, the P-type transistor 14 and the N-type transistor 17 operate in the linear region until the amplitude of the output signal XOUT increases, and a relatively large current flows. Can be shortened.
[0065]
Further, after the amplitude of the output signal XOUT becomes sufficiently large and the oscillation is stabilized, the P-type transistor 14 operates in a substantially cut-off (cut-off) region during the period when the output XOUT is at the “High” level, and the output signal XOUT becomes low. During the period of the “Low” level, the N-type transistor 17 operates almost in the cutoff region, so that the resistance value increases and power consumption is reduced.
[0066]
In the oscillation circuit 200 of the present embodiment, the P-type transistor 4 and the N-type transistor 7 as current limiting elements can be easily manufactured by a normal CMOS process.
[0067]
【The invention's effect】
As described above, according to the present invention, the provision of the diffusion type transistor as the current limiting element eliminates the need for a control circuit or the like for controlling the switching of the transistor, thereby minimizing the increase in the circuit size and reducing the power consumption. It is possible to simultaneously reduce the oscillation and the oscillation stabilization time. In particular, in a low-frequency oscillation circuit, it is very important that the oscillation stabilization time can be reduced because oscillation is difficult to obtain, and low power consumption is often required as an essential condition. The present invention is very effective.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating a configuration of an oscillation circuit according to a first embodiment.
FIG. 2A is a diagram illustrating a change in an output signal XOUT from an inverter in the oscillation circuit according to the first embodiment. FIGS. 2B and 2C are diagrams respectively illustrating a P-type transistor as a current limiting element and FIG. 4 is a diagram showing a change in threshold voltage of an N-type transistor.
FIG. 3A is a diagram illustrating an output waveform at the start of oscillation in the oscillation circuit according to the first embodiment, and FIG. 3B is a diagram illustrating an output waveform at the start of oscillation in a conventional oscillation circuit;
4A is a diagram showing a current waveform when oscillation is stable in the oscillation circuit according to the first embodiment, and FIGS. 4B and 4C are current waveforms when oscillation is stable in a conventional oscillation circuit, respectively. FIG.
FIG. 5 is a circuit diagram illustrating a configuration of an oscillation circuit according to a second embodiment.
FIG. 6 is a circuit diagram showing a configuration of a conventional oscillation circuit having no current limiting element.
FIG. 7 is a circuit diagram showing a configuration of a conventional oscillation circuit provided with a current limiting resistor.
FIG. 8 is a circuit diagram showing a configuration of a conventional oscillation circuit provided with a bypass transistor in parallel with a current limiting resistor.
FIG. 9 is a circuit diagram showing a configuration of a conventional oscillation circuit provided with a current limiting element composed of a division type transistor and a voltage generation circuit for controlling a gate potential thereof.
FIG. 10 is a circuit diagram showing a configuration of a conventional oscillation circuit provided with an inverter with a cutoff switch in parallel with the inverter.
[Explanation of symbols]
1 vibrator
2 feedback resistor
3 Inverting amplifier circuit
4, 14 P-type transistor (current limiting element)
5 P type transistor (inverter)
6 N-type transistor (inverter)
7, 17 N-type transistor (current limiting element)
8 driver
9a, 9b resistance element
10a @ P type transistor (bypass transistor)
10b @ N type transistor (bypass transistor)
11a @ P type transistor (current limiting element)
11b @ N-type transistor (current limiting element)
12 voltage generator
12a resistance (voltage generator)
12b, 12d capacity (voltage generator)
12c diode (voltage generator)
13a @ P type transistor (cutoff switch)
13b @ N type transistor (cutoff switch)
15a @ P type transistor (Inverter with cut-off switch)
15b @ N type transistor (Inverter with cut-off switch)
100, 200, 300, 400, 500, 600, 700 ° oscillation circuit

Claims

入力端子と出力端子との間に接続された振動子と、
該振動子と並列に接続された帰還抵抗と、
該入力端子に入力部が接続され、該出力端子に出力部が接続された論理反転回路、および該論理反転回路の出力部と直列に接続された駆動回路を有する反転増幅回路とを備え、
該論理反転回路は、電源電位とＰ型トランジスタとの間、および接地電位とＮ型トランジスタとの間に、該論理反転回路の出力部からの出力電位によってその抵抗値が帰還的に制御される電流制限素子が接続されている発振回路。A vibrator connected between the input terminal and the output terminal,
A feedback resistor connected in parallel with the vibrator;
An input section is connected to the input terminal, a logic inversion circuit having an output section connected to the output terminal, and an inverting amplifier circuit having a drive circuit connected in series with the output section of the logic inversion circuit,
The resistance value of the logic inversion circuit is feedback-controlled between the power supply potential and the P-type transistor and between the ground potential and the N-type transistor by the output potential from the output unit of the logic inversion circuit. An oscillation circuit to which a current limiting element is connected.

前記電流制限素子は、そのゲートが電源電位に接続されたＰ型のディプリジョン型トランジスタと、そのゲートが接地電位に接続されたＮ型のディプリジョン型トランジスタとによって構成されており、該Ｐ型のディプリジョン型トランジスタは前記論理反転回路と電源電位との間に接続され、前記Ｎ型のディプリジョン型トランジスタは該論理反転回路と接地電位との間に接続され、該Ｐ型のディプリジョン型トランジスタを構成する基板部分および該Ｎ型のディプリジョン型トランジスタを構成する基板部分は、それぞれ、前記論理反転回路の出力部と接続されている請求項１に記載の発振回路。The current limiting element is composed of a P-type transistor having a gate connected to a power supply potential and an N-type transistor having a gate connected to the ground potential. Is connected between the logic inversion circuit and the power supply potential, and the N-type depletion type transistor is connected between the logic inversion circuit and ground potential, 2. The oscillation circuit according to claim 1, wherein a substrate portion forming the transistor and a substrate portion forming the N-type depletion type transistor are respectively connected to an output section of the logic inversion circuit.

前記電流制限素子は、それぞれのゲートが前記論理反転回路の出力部に接続されたＰ型のディプリジョン型トランジスタとＮ型のディプリジョン型トランジスタとによって構成されており、該Ｐ型のディプリジョン型トランジスタは前記論理反転回路と電源電位との間に接続され、前記Ｎ型のディプリジョン型トランジスタは該論理反転回路と接地電位との間に接続されている請求項１に記載の発振回路。The current limiting element includes a P-type and N-type transistor whose gates are connected to the output of the logic inversion circuit. 2. The oscillation circuit according to claim 1, wherein a transistor is connected between the logic inversion circuit and a power supply potential, and the N-type depletion type transistor is connected between the logic inversion circuit and a ground potential.