JP2004022650A - 半導体装置 - Google Patents
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Abstract
【課題】半導体基板上の接続パッドに接続された配線及びバンプ電極を有する半導体装置において、特定のバンプ電極への電流集中を防止しつつ、バンプ電極に対して大電流を流すこと。
【解決手段】本発明では、ソースパッド2aとソースバンプ電極6a及びドレインパッド2bとドレインバンプ電極6bを接続する再配線5を、ソースバンプ電極6a及びドレインバンプ電極6bとソースパッド2a及びドレインパッド2bとを囲むパターン(所謂、ベタ配線)を有して設けたことを特徴としている。その結果、特定のソースバンプ電極6a、ドレインバンプ電極6bへの電流集中を防止することができるため、電流集中によるソースバンプ電極6a、ドレインバンプ電極6bの破損を防止することができる。
【選択図】 図4
【解決手段】本発明では、ソースパッド2aとソースバンプ電極6a及びドレインパッド2bとドレインバンプ電極6bを接続する再配線5を、ソースバンプ電極6a及びドレインバンプ電極6bとソースパッド2a及びドレインパッド2bとを囲むパターン(所謂、ベタ配線)を有して設けたことを特徴としている。その結果、特定のソースバンプ電極6a、ドレインバンプ電極6bへの電流集中を防止することができるため、電流集中によるソースバンプ電極6a、ドレインバンプ電極6bの破損を防止することができる。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
本発明は、半導体基板上の接続パッドに接続されるように、配線及びバンプ電極を配置した半導体装置に関するものである。
【0002】
【従来技術】
この種の半導体装置として、チップとパッケージのサイズがほぼ等しくなるCSP(Chip Size Package)構造の半導体装置が知られている。このCSP構造を、例えば電力素子のような比較的大電流を流す半導体装置に適用した場合を図7及び図8に示す。
【0003】
図7及び図8に示されるように、半導体装置20は、半導体基板1の表面側に、例えば、ソース電位あるいはドレイン電位を扱うソース・アルミ電極あるいはドレイン・アルミ電極及びこれらソース・アルミ電極、ドレイン・アルミ電極の上面側に設けられた酸化シリコンあるいは窒化シリコン等からなるパッシベーション膜3を有しており、その開口部を介してソース・アルミ電極、ドレインアルミ電極の一部を露出させることで、ソースパッド2a及びドレインパッド2b(接続パッド)が設定されている。
【0004】
そして、CSP構造を構成するように、このパッシベーション膜3の上面側には、ソースパッド2a及びドレインパッド2bの中央部分が開口するようにポリイミド系樹脂よりなる絶縁膜4が形成されている。
【0005】
また、絶縁膜4上には、ソースパッド2a及びドレインパッド2bと後述する電極6とを電気的に接続する再配線5が各々形成され、各再配線5上の所定箇所には電極6が設定されている。そして、半導体基板1の表面全体には、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂等からなる保護膜としての封止膜7が電極6を覆うように形成されている。
【0006】
さらに、封止膜7の上端面は切削研磨されて電極6の端面が露出され、この露出された電極6上には、外部接続端子であるソースバンプ電極6a及びドレインバンプ電極6b(バンプ電極)が設けられている。
【0007】
【発明が解決しようとする課題】
ここで、半導体基板1の表面に、パワートランジスタなどのパワー素子(領域8で示す)を形成した場合を検討する。このパワー素子8は、ソースパッド2a及びドレインパッド2b、再配線5及び電極6を介してソースバンプ電極6a及びドレインバンプ電極6bと電気的に接続され、外部と接続されることとなる。そして、このパワー素子8は、通常100mA以上の大電流で駆動するものが多く、そのため、パワー素子8が接続されるソースパッド2a及びドレインパッド2bには大きな電流を流す必要がある。
【0008】
しかしながら、図8に示されるように、1つのソースパッド2a、ドレインパッド2bに対して各々1つのソースバンプ電極6a、ドレインバンプ電極6bが再配線5を介してそれぞれ相互に接続される構成では、パワー素子8を駆動させるためにパワー素子8が接続されたソースバンプ電極6a、ドレインバンプ電極6bに対して大電流を流すと、ソースバンプ電極6a、ドレインバンプ電極6bに流れる電流が許容電流量を超えてしまい、過電流によりソースバンプ電極6a、ドレインバンプ電極6bが破損してしまうという課題があった。
【0009】
そこで、この課題を解決するために、図9に示されるように、1つのソースパッド2a、ドレインパッド2bに対してソースバンプ電極6a、ドレインバンプ電極6bを各々複数設定し、再配線5を介してそれぞれ相互に接続することで、ソースバンプ電極6a、ドレインバンプ電極6b1つ当たりに対して流す電流量を小さくし、過電流によるソースバンプ電極6a、ドレインバンプ電極6bの破損を防止する方法が考えられる。
【0010】
しかしながら、このように、1つのソースパッド2a、ドレインパッド2bに対してソースバンプ電極6a、ドレインバンプ電極6bを各々複数設定し再配線5を介してそれぞれ相互に接続した場合、再配線5の配線長がそれぞれ異なると、再配線5の配線抵抗にばらつきが生じてしまう。その結果、配線抵抗の最も小さい再配線5に接続されたソースバンプ電極6a、ドレインバンプ電極6bに電流が集中してしまい、ソースバンプ電極6a、ドレインバンプ電極6bが破損してしまうという問題がある。
【0011】
そこで、本発明の目的は、上記問題点に鑑み、半導体基板上の接続パッドに接続された配線及びバンプ電極を有する半導体装置において、特定のバンプ電極への電流集中を防止しつつ、バンプ電極に対して大電流を流すことにある。
【0012】
【課題を解決するための手段】
請求項1に記載の半導体装置は、半導体基板上の接続パッドに接続された配線及びバンプ電極を有する半導体装置において、配線はバンプ電極及び接続パッドを囲むパターンを有して設けられていることを特徴としている。
【0013】
請求項1に記載の発明によれば、配線をバンプ電極及び接続パッドを囲むパターンを有して設けているため、接続パッド1つに対してバンプ電極を複数設定し配線を介してそれぞれ相互に接続した場合に発生していた配線抵抗のばらつきを防止することができるため、特定のバンプ電極への電流集中を防止することができる。また、半導体装置から発生する熱を配線により放熱させることができるため、半導体装置の放熱性を向上させることができる。
【0014】
さらに、請求項2に記載のように、配線の角部には面取りを施したことにより、配線の角部における電流集中や応力集中を抑制することができるため、電流集中による配線の劣化や応力集中によるクラックの発生を抑制することができる。
【0015】
【発明の実施の形態】
以下、本発明の半導体装置をCSP(Chip Size Package)構造の半導体装置に適用した一実施形態を、図面に従って説明する。尚、本実施形態では、このCSP構造を、例えば電力素子のような比較的大電流を流す半導体装置に適用している。
【0016】
図1には、本発明の一実施形態における半導体装置20の平面構造を示し、図2には、本発明の一実施形態における半導体装置20の断面構造を示す。また、図3には図2に続く半導体装置20の断面構造を示し、図4には図3におけるA矢視図を示す。尚、図3では後述するパッシベーション膜3と半導体基板1との間に介在するゲート電極10等を省略して図示しており、図4では樹脂膜7を省略して図示している。
【0017】
まず、本実施形態の半導体装置20は、図1に示されるように、半導体基板1の表面には、ソースセルS及びドレインセルDが市松模様状に交互に配置されており、これらソースセルS及びドレインセルD上には、アルミ電極等からなるソース配線層11a及びドレイン配線層11bが形成されている。尚、これらソースセルS及びドレインセルDを短絡することなく相互に接続するために、ソース配線層11a及びドレイン配線層11bは櫛歯状に形成されている。
【0018】
また、ソースセルS及びドレインセルD上には絶縁膜が形成されており、この絶縁膜には、図示しないが、ソースコンタクト及びドレインコンタクトが各々形成されている。
【0019】
そして、これらソースコンタクト及びドレインコンタクトを介して、櫛歯状に形成されたソース配線層11a及びドレイン配線層11bが形成されており、これらソース配線層11a及びドレイン配線層11bには、同一の電位(例えば、ソース電位あるいはドレイン電位)を扱うソースパッド2a及びドレインパッド2b(本発明で言う、接続パッド)が各々複数形成されている。
【0020】
従って、ソースセルS及びドレインセルDは、ソースコンタクト及びドレインコンタクトを介してソース配線層11a及びドレイン配線層11bに接続され、ソースパッド2a及びドレインパッド2bにそれぞれ接続されている。
【0021】
また、図2に示されるように、本実施形態の半導体装置20は、N+シリコン基板1aの表面にN−エピタキシャル層1bが形成された半導体基板1を用いており、この半導体基板1の表面に、上述の如く複数のソースセルS及びドレインセルDが交互に形成されている。
【0022】
また、半導体基板1の表面上には、シリコン酸化膜などからなるゲート絶縁膜9を介して、ドープドシリコンなどからなるゲート電極10が、ソースセルS及びドレインセルDの各々を囲むように格子状に形成されている。
【0023】
そして、ゲート電極10と絶縁された状態で、上述のソース配線層11a及びドレイン配線層11bが配置され、酸化シリコンあるいは窒化シリコン等からなるパッシベーション膜3の所定領域より、ソース配線層11a及びドレイン配線層11bを局所的に露出されるように開口部を形成することにより、ソースパッド2a及びドレインパッド2bが形成されている。
【0024】
そして、図3及び図4に示されるように、CSP構造を構成するように、このパッシベーション膜3の上面側には、ソースパッド2a及びドレインパッド2bの中央部分が開口するとともに、後述する電極6の下方に位置するようにポリイミド樹脂等からなる絶縁膜4が形成されている。
【0025】
また、絶縁膜4上には、ソースパッド2a及びドレインパッド2bと後述する電極6とを電気的に接続する再配線5(本発明で言う、配線)が各々形成され、各再配線5上の所定箇所には複数の電極6が設定されている。そして、半導体基板1の表面全体には、例えばエポキシ樹脂、アクリル樹脂、ポリイミド樹脂等からなる封止膜7が電極6を覆うように設けられている。
【0026】
また、封止膜7の上端面は切削研磨されて電極6の端面が露出され、この露出された電極6上には、外部接続端子であるソースバンプ電極6a及びドレインバンプ電極6b(本発明で言う、バンプ電極)が設けられている。
【0027】
尚、図3において、領域8は、半導体基板1に形成された上述のパワー素子を示す。
【0028】
ここで、図5を参照して、本実施形態の半導体装置20の製造工程について説明する。尚、この図5では、パッシベーション膜3と半導体基板1との間に介在するゲート電極10等を省略して図示している。
【0029】
まず、図5(a)に示されるように、半導体基板1の表面にパワートランジスタなどのパワー素子8を形成する。次に、半導体基板1の表面側にアルミ電極等からなるソースパッド2a及びドレインパッド2bを設けて、これらソースパッド2a及びドレインパッド2bの上面側に、ソースパッド2a及びドレインパッド2bの中央部が露出するように、酸化シリコンあるいは窒化シリコン等からなる絶縁膜をパッシベーション膜3として形成する。次に、このパッシベーション膜3の上面側に、ソースパッド2a及びドレインパッド2bの中央部分が開口するとともに、後述する電極6の下方に位置するようにポリイミド樹脂等からなる絶縁膜4を形成する。尚、この絶縁膜4は、例えば半導体基板1の表面側全面にポリイミド系樹脂を塗布硬化させた後に、所定のレジストパターンを用いて絶縁パターニングを施すことで形成される。
【0030】
続いて、レジスト剥離後、図5(b)に示されるように、絶縁膜4上に、ソースパッド2a及びドレインパッド2b上に接続するように、再配線形成用に銅あるいはアルミ等からなる再配線5を各々形成する。各再配線5は、フォトレジストを塗布硬化させ、フォトリソグラフィ技術により所定形状の開口を有するパターニングを施した後、このレジストによって開口された部分に電解メッキを施すことで形成される。
【0031】
続いて、図5(c)に示されるように、再配線5上の所定箇所に、良好な導電特性を備える銅あるいははんだ等からなる電極6を設ける。この電極6は、電極形成用にフォトレジストを塗布硬化させた後、再配線5の所定箇所を露出する開口部を形成し、この開口部内に電解メッキを施すことで形成される。
【0032】
続いて、図5(d)に示されるように、半導体基板1の表面全体に、例えばエポキシ樹脂を塗布した後に硬化させて、電極6を覆うように封止膜7を形成する。
【0033】
続いて、封止膜7の上端面を切削研磨して電極6の端面を露出させ、図5(e)に示されるように、この露出した領域にはんだ等などからなるソースバンプ電極6a及びドレインバンプ電極6bを形成し、各チップ単位にダイシングすることにより、図3に示すような半導体装置20が完成する。
【0034】
ここで、半導体基板1の表面にパワートランジスタなどのパワー素子8が形成される場合、このパワー素子8は、上述のように、通常100mA以上の大電流で駆動するものが多く、そのため、パワー素子8が接続されるソースパッド2a、ドレインパッド2bには大きな電流を流す必要がある。
【0035】
しかしながら、1つのソースパッド2a、ドレインパッド2bに対してソースバンプ電極6a、ドレインバンプ電極6bを各々複数設定し、再配線5を介してそれぞれ相互に接続される構成では、再配線5の配線長がそれぞれ異なると、再配線5の配線抵抗にばらつきが生じてしまう。その結果、配線抵抗の最も小さい再配線5に接続されたソースバンプ電極6a、ドレインバンプ電極6bに電流が集中してしまい、ソースバンプ電極6a、ドレインバンプ電極6bが破損してしまうという問題があった。
【0036】
そこで、本実施形態では、図4に示されるように、ソースパッド2aとソースバンプ電極6a及びドレインパッド2bとドレインバンプ電極6bを接続する再配線5を、ソースバンプ電極6a及びドレインバンプ電極6bとソースパッド2a及びドレインパッド2bとを囲むパターン(所謂、ベタ配線)を有して設けたことを特徴としている。
【0037】
尚、この場合、効率よく電流を流すために、ソースバンプ電極6a及びドレインバンプ電極6bとソースパッド2a及びドレインパッド2bとの間には、その他のソースバンプ電極6a、ドレインバンプ電極6bが配されないように、ソースバンプ電極6a及びドレインバンプ電極6bとソースパッド2a及びドレインパッド2bを配置する必要がある。
【0038】
それによって、1つのソースパッド2a、ドレインパッド2bに対してソースバンプ電極6a、ドレインバンプ電極6bを各々複数設定し、再配線5を介してそれぞれ相互に接続した場合に発生していた再配線5の配線抵抗のばらつきを防止することができる。その結果、特定のソースバンプ電極6a、ドレインバンプ電極6bへの電流集中を防止することができるため、電流集中によるソースバンプ電極6a、ドレインバンプ電極6bの破損を防止することができる。さらに、本実施形態によれば、半導体装置20から発生する熱を再配線5により放熱させることができるため、半導体装置20の放熱性を向上させることができる。
【0039】
また、本実施形態のように、再配線5をソースバンプ電極6aとソースパッド2a及びドレインバンプ電極6bとドレインパッド2bを囲むパターンを有して設けた場合、図4に示されるように、再配線5の角部に面取りを施すと、再配線5の角部における電流集中や応力集中を抑制することができるため、電流集中による再配線5の劣化や配線集中によるクラックの発生を抑制することができる。
【0040】
さらに、図6に示されるように、ソースバンプ電極6aとソースパッド2a及びドレインバンプ電極6bとドレインパッド2bを囲むパターンを有して設けられた再配線5の形状を櫛歯型にすると、ソース側においては、ソースパッド2aからソースバンプ電極6aに対して流れる電流を分散させることができ、ドレイン側においては、ドレインバンプ電極6bからドレインパッド2bに対して流れる電流を分散させることができる。
【0041】
その結果、ソースパッド2a、ドレインパッド2bに流れる電流量のばらつきを抑制することができ、特定のソースパッド2a、ドレインパッド2bへの電流集中を抑制することができる。また、この場合、再配線5の角部に面取りを施すと、上述と同様の効果を得ることができる。
【0042】
尚、本発明は、上記実施形態に限られるものではなく、様々な態様に適用可能である。
【0043】
例えば、上記実施形態では、パッシベーション膜3の上面側にソースパッド2a及びドレインパッド2bの中央部分が開口するように絶縁膜4を形成したが、この絶縁膜4は必ず必要なものではなく、絶縁膜4をパッシベーション膜3で代用させるようにしてもよい。この場合、再配線5や封止膜7はパッシベーション膜3上に形成されることになる。
【0044】
また、ソースバンプ電極6a及びドレインバンプ電極6bとソースパッド2a及びドレインパッド2bの数は上記実施形態に限定されるものではない。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体装置の平面構造を示す図である。
【図2】本発明の一実施形態に係る半導体装置の断面構造を示す図である。
【図3】図2に続く、半導体装置の断面構造を示す図である。
【図4】図3におけるA矢視図である。
【図5】(a)から(e)は、本実施形態の半導体装置の製造方法を示す図である。
【図6】その他の実施形態を示す図である。
【図7】従来技術の半導体装置の断面構造を示す図である。
【図8】図7におけるB矢視図である。
【図9】1つのソースパッド及びドレインパッドの対して複数のバンプ電極を接続した比較例を示す図である。
【符号の説明】
1…半導体基板、
1a…N+シリコン基板、
1b…N−エピタキシャル層、
2a…ソースパッド、
2b…ドレインパッド、
3…パッシベーション膜、
4…絶縁膜、
5…再配線、
6…電極、
6a…ソースバンプ電極、
6b…ドレインバンプ電極、
7…封止膜、
8…パワー素子、
9…ゲート酸化膜、
10…ゲート電極、
11a…ソース配線層、
11b…ドレイン配線層、
20…半導体装置、
S…ソースセル、
D…ドレインセル。
【発明の属する技術分野】
本発明は、半導体基板上の接続パッドに接続されるように、配線及びバンプ電極を配置した半導体装置に関するものである。
【0002】
【従来技術】
この種の半導体装置として、チップとパッケージのサイズがほぼ等しくなるCSP(Chip Size Package)構造の半導体装置が知られている。このCSP構造を、例えば電力素子のような比較的大電流を流す半導体装置に適用した場合を図7及び図8に示す。
【0003】
図7及び図8に示されるように、半導体装置20は、半導体基板1の表面側に、例えば、ソース電位あるいはドレイン電位を扱うソース・アルミ電極あるいはドレイン・アルミ電極及びこれらソース・アルミ電極、ドレイン・アルミ電極の上面側に設けられた酸化シリコンあるいは窒化シリコン等からなるパッシベーション膜3を有しており、その開口部を介してソース・アルミ電極、ドレインアルミ電極の一部を露出させることで、ソースパッド2a及びドレインパッド2b(接続パッド)が設定されている。
【0004】
そして、CSP構造を構成するように、このパッシベーション膜3の上面側には、ソースパッド2a及びドレインパッド2bの中央部分が開口するようにポリイミド系樹脂よりなる絶縁膜4が形成されている。
【0005】
また、絶縁膜4上には、ソースパッド2a及びドレインパッド2bと後述する電極6とを電気的に接続する再配線5が各々形成され、各再配線5上の所定箇所には電極6が設定されている。そして、半導体基板1の表面全体には、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂等からなる保護膜としての封止膜7が電極6を覆うように形成されている。
【0006】
さらに、封止膜7の上端面は切削研磨されて電極6の端面が露出され、この露出された電極6上には、外部接続端子であるソースバンプ電極6a及びドレインバンプ電極6b(バンプ電極)が設けられている。
【0007】
【発明が解決しようとする課題】
ここで、半導体基板1の表面に、パワートランジスタなどのパワー素子(領域8で示す)を形成した場合を検討する。このパワー素子8は、ソースパッド2a及びドレインパッド2b、再配線5及び電極6を介してソースバンプ電極6a及びドレインバンプ電極6bと電気的に接続され、外部と接続されることとなる。そして、このパワー素子8は、通常100mA以上の大電流で駆動するものが多く、そのため、パワー素子8が接続されるソースパッド2a及びドレインパッド2bには大きな電流を流す必要がある。
【0008】
しかしながら、図8に示されるように、1つのソースパッド2a、ドレインパッド2bに対して各々1つのソースバンプ電極6a、ドレインバンプ電極6bが再配線5を介してそれぞれ相互に接続される構成では、パワー素子8を駆動させるためにパワー素子8が接続されたソースバンプ電極6a、ドレインバンプ電極6bに対して大電流を流すと、ソースバンプ電極6a、ドレインバンプ電極6bに流れる電流が許容電流量を超えてしまい、過電流によりソースバンプ電極6a、ドレインバンプ電極6bが破損してしまうという課題があった。
【0009】
そこで、この課題を解決するために、図9に示されるように、1つのソースパッド2a、ドレインパッド2bに対してソースバンプ電極6a、ドレインバンプ電極6bを各々複数設定し、再配線5を介してそれぞれ相互に接続することで、ソースバンプ電極6a、ドレインバンプ電極6b1つ当たりに対して流す電流量を小さくし、過電流によるソースバンプ電極6a、ドレインバンプ電極6bの破損を防止する方法が考えられる。
【0010】
しかしながら、このように、1つのソースパッド2a、ドレインパッド2bに対してソースバンプ電極6a、ドレインバンプ電極6bを各々複数設定し再配線5を介してそれぞれ相互に接続した場合、再配線5の配線長がそれぞれ異なると、再配線5の配線抵抗にばらつきが生じてしまう。その結果、配線抵抗の最も小さい再配線5に接続されたソースバンプ電極6a、ドレインバンプ電極6bに電流が集中してしまい、ソースバンプ電極6a、ドレインバンプ電極6bが破損してしまうという問題がある。
【0011】
そこで、本発明の目的は、上記問題点に鑑み、半導体基板上の接続パッドに接続された配線及びバンプ電極を有する半導体装置において、特定のバンプ電極への電流集中を防止しつつ、バンプ電極に対して大電流を流すことにある。
【0012】
【課題を解決するための手段】
請求項1に記載の半導体装置は、半導体基板上の接続パッドに接続された配線及びバンプ電極を有する半導体装置において、配線はバンプ電極及び接続パッドを囲むパターンを有して設けられていることを特徴としている。
【0013】
請求項1に記載の発明によれば、配線をバンプ電極及び接続パッドを囲むパターンを有して設けているため、接続パッド1つに対してバンプ電極を複数設定し配線を介してそれぞれ相互に接続した場合に発生していた配線抵抗のばらつきを防止することができるため、特定のバンプ電極への電流集中を防止することができる。また、半導体装置から発生する熱を配線により放熱させることができるため、半導体装置の放熱性を向上させることができる。
【0014】
さらに、請求項2に記載のように、配線の角部には面取りを施したことにより、配線の角部における電流集中や応力集中を抑制することができるため、電流集中による配線の劣化や応力集中によるクラックの発生を抑制することができる。
【0015】
【発明の実施の形態】
以下、本発明の半導体装置をCSP(Chip Size Package)構造の半導体装置に適用した一実施形態を、図面に従って説明する。尚、本実施形態では、このCSP構造を、例えば電力素子のような比較的大電流を流す半導体装置に適用している。
【0016】
図1には、本発明の一実施形態における半導体装置20の平面構造を示し、図2には、本発明の一実施形態における半導体装置20の断面構造を示す。また、図3には図2に続く半導体装置20の断面構造を示し、図4には図3におけるA矢視図を示す。尚、図3では後述するパッシベーション膜3と半導体基板1との間に介在するゲート電極10等を省略して図示しており、図4では樹脂膜7を省略して図示している。
【0017】
まず、本実施形態の半導体装置20は、図1に示されるように、半導体基板1の表面には、ソースセルS及びドレインセルDが市松模様状に交互に配置されており、これらソースセルS及びドレインセルD上には、アルミ電極等からなるソース配線層11a及びドレイン配線層11bが形成されている。尚、これらソースセルS及びドレインセルDを短絡することなく相互に接続するために、ソース配線層11a及びドレイン配線層11bは櫛歯状に形成されている。
【0018】
また、ソースセルS及びドレインセルD上には絶縁膜が形成されており、この絶縁膜には、図示しないが、ソースコンタクト及びドレインコンタクトが各々形成されている。
【0019】
そして、これらソースコンタクト及びドレインコンタクトを介して、櫛歯状に形成されたソース配線層11a及びドレイン配線層11bが形成されており、これらソース配線層11a及びドレイン配線層11bには、同一の電位(例えば、ソース電位あるいはドレイン電位)を扱うソースパッド2a及びドレインパッド2b(本発明で言う、接続パッド)が各々複数形成されている。
【0020】
従って、ソースセルS及びドレインセルDは、ソースコンタクト及びドレインコンタクトを介してソース配線層11a及びドレイン配線層11bに接続され、ソースパッド2a及びドレインパッド2bにそれぞれ接続されている。
【0021】
また、図2に示されるように、本実施形態の半導体装置20は、N+シリコン基板1aの表面にN−エピタキシャル層1bが形成された半導体基板1を用いており、この半導体基板1の表面に、上述の如く複数のソースセルS及びドレインセルDが交互に形成されている。
【0022】
また、半導体基板1の表面上には、シリコン酸化膜などからなるゲート絶縁膜9を介して、ドープドシリコンなどからなるゲート電極10が、ソースセルS及びドレインセルDの各々を囲むように格子状に形成されている。
【0023】
そして、ゲート電極10と絶縁された状態で、上述のソース配線層11a及びドレイン配線層11bが配置され、酸化シリコンあるいは窒化シリコン等からなるパッシベーション膜3の所定領域より、ソース配線層11a及びドレイン配線層11bを局所的に露出されるように開口部を形成することにより、ソースパッド2a及びドレインパッド2bが形成されている。
【0024】
そして、図3及び図4に示されるように、CSP構造を構成するように、このパッシベーション膜3の上面側には、ソースパッド2a及びドレインパッド2bの中央部分が開口するとともに、後述する電極6の下方に位置するようにポリイミド樹脂等からなる絶縁膜4が形成されている。
【0025】
また、絶縁膜4上には、ソースパッド2a及びドレインパッド2bと後述する電極6とを電気的に接続する再配線5(本発明で言う、配線)が各々形成され、各再配線5上の所定箇所には複数の電極6が設定されている。そして、半導体基板1の表面全体には、例えばエポキシ樹脂、アクリル樹脂、ポリイミド樹脂等からなる封止膜7が電極6を覆うように設けられている。
【0026】
また、封止膜7の上端面は切削研磨されて電極6の端面が露出され、この露出された電極6上には、外部接続端子であるソースバンプ電極6a及びドレインバンプ電極6b(本発明で言う、バンプ電極)が設けられている。
【0027】
尚、図3において、領域8は、半導体基板1に形成された上述のパワー素子を示す。
【0028】
ここで、図5を参照して、本実施形態の半導体装置20の製造工程について説明する。尚、この図5では、パッシベーション膜3と半導体基板1との間に介在するゲート電極10等を省略して図示している。
【0029】
まず、図5(a)に示されるように、半導体基板1の表面にパワートランジスタなどのパワー素子8を形成する。次に、半導体基板1の表面側にアルミ電極等からなるソースパッド2a及びドレインパッド2bを設けて、これらソースパッド2a及びドレインパッド2bの上面側に、ソースパッド2a及びドレインパッド2bの中央部が露出するように、酸化シリコンあるいは窒化シリコン等からなる絶縁膜をパッシベーション膜3として形成する。次に、このパッシベーション膜3の上面側に、ソースパッド2a及びドレインパッド2bの中央部分が開口するとともに、後述する電極6の下方に位置するようにポリイミド樹脂等からなる絶縁膜4を形成する。尚、この絶縁膜4は、例えば半導体基板1の表面側全面にポリイミド系樹脂を塗布硬化させた後に、所定のレジストパターンを用いて絶縁パターニングを施すことで形成される。
【0030】
続いて、レジスト剥離後、図5(b)に示されるように、絶縁膜4上に、ソースパッド2a及びドレインパッド2b上に接続するように、再配線形成用に銅あるいはアルミ等からなる再配線5を各々形成する。各再配線5は、フォトレジストを塗布硬化させ、フォトリソグラフィ技術により所定形状の開口を有するパターニングを施した後、このレジストによって開口された部分に電解メッキを施すことで形成される。
【0031】
続いて、図5(c)に示されるように、再配線5上の所定箇所に、良好な導電特性を備える銅あるいははんだ等からなる電極6を設ける。この電極6は、電極形成用にフォトレジストを塗布硬化させた後、再配線5の所定箇所を露出する開口部を形成し、この開口部内に電解メッキを施すことで形成される。
【0032】
続いて、図5(d)に示されるように、半導体基板1の表面全体に、例えばエポキシ樹脂を塗布した後に硬化させて、電極6を覆うように封止膜7を形成する。
【0033】
続いて、封止膜7の上端面を切削研磨して電極6の端面を露出させ、図5(e)に示されるように、この露出した領域にはんだ等などからなるソースバンプ電極6a及びドレインバンプ電極6bを形成し、各チップ単位にダイシングすることにより、図3に示すような半導体装置20が完成する。
【0034】
ここで、半導体基板1の表面にパワートランジスタなどのパワー素子8が形成される場合、このパワー素子8は、上述のように、通常100mA以上の大電流で駆動するものが多く、そのため、パワー素子8が接続されるソースパッド2a、ドレインパッド2bには大きな電流を流す必要がある。
【0035】
しかしながら、1つのソースパッド2a、ドレインパッド2bに対してソースバンプ電極6a、ドレインバンプ電極6bを各々複数設定し、再配線5を介してそれぞれ相互に接続される構成では、再配線5の配線長がそれぞれ異なると、再配線5の配線抵抗にばらつきが生じてしまう。その結果、配線抵抗の最も小さい再配線5に接続されたソースバンプ電極6a、ドレインバンプ電極6bに電流が集中してしまい、ソースバンプ電極6a、ドレインバンプ電極6bが破損してしまうという問題があった。
【0036】
そこで、本実施形態では、図4に示されるように、ソースパッド2aとソースバンプ電極6a及びドレインパッド2bとドレインバンプ電極6bを接続する再配線5を、ソースバンプ電極6a及びドレインバンプ電極6bとソースパッド2a及びドレインパッド2bとを囲むパターン(所謂、ベタ配線)を有して設けたことを特徴としている。
【0037】
尚、この場合、効率よく電流を流すために、ソースバンプ電極6a及びドレインバンプ電極6bとソースパッド2a及びドレインパッド2bとの間には、その他のソースバンプ電極6a、ドレインバンプ電極6bが配されないように、ソースバンプ電極6a及びドレインバンプ電極6bとソースパッド2a及びドレインパッド2bを配置する必要がある。
【0038】
それによって、1つのソースパッド2a、ドレインパッド2bに対してソースバンプ電極6a、ドレインバンプ電極6bを各々複数設定し、再配線5を介してそれぞれ相互に接続した場合に発生していた再配線5の配線抵抗のばらつきを防止することができる。その結果、特定のソースバンプ電極6a、ドレインバンプ電極6bへの電流集中を防止することができるため、電流集中によるソースバンプ電極6a、ドレインバンプ電極6bの破損を防止することができる。さらに、本実施形態によれば、半導体装置20から発生する熱を再配線5により放熱させることができるため、半導体装置20の放熱性を向上させることができる。
【0039】
また、本実施形態のように、再配線5をソースバンプ電極6aとソースパッド2a及びドレインバンプ電極6bとドレインパッド2bを囲むパターンを有して設けた場合、図4に示されるように、再配線5の角部に面取りを施すと、再配線5の角部における電流集中や応力集中を抑制することができるため、電流集中による再配線5の劣化や配線集中によるクラックの発生を抑制することができる。
【0040】
さらに、図6に示されるように、ソースバンプ電極6aとソースパッド2a及びドレインバンプ電極6bとドレインパッド2bを囲むパターンを有して設けられた再配線5の形状を櫛歯型にすると、ソース側においては、ソースパッド2aからソースバンプ電極6aに対して流れる電流を分散させることができ、ドレイン側においては、ドレインバンプ電極6bからドレインパッド2bに対して流れる電流を分散させることができる。
【0041】
その結果、ソースパッド2a、ドレインパッド2bに流れる電流量のばらつきを抑制することができ、特定のソースパッド2a、ドレインパッド2bへの電流集中を抑制することができる。また、この場合、再配線5の角部に面取りを施すと、上述と同様の効果を得ることができる。
【0042】
尚、本発明は、上記実施形態に限られるものではなく、様々な態様に適用可能である。
【0043】
例えば、上記実施形態では、パッシベーション膜3の上面側にソースパッド2a及びドレインパッド2bの中央部分が開口するように絶縁膜4を形成したが、この絶縁膜4は必ず必要なものではなく、絶縁膜4をパッシベーション膜3で代用させるようにしてもよい。この場合、再配線5や封止膜7はパッシベーション膜3上に形成されることになる。
【0044】
また、ソースバンプ電極6a及びドレインバンプ電極6bとソースパッド2a及びドレインパッド2bの数は上記実施形態に限定されるものではない。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体装置の平面構造を示す図である。
【図2】本発明の一実施形態に係る半導体装置の断面構造を示す図である。
【図3】図2に続く、半導体装置の断面構造を示す図である。
【図4】図3におけるA矢視図である。
【図5】(a)から(e)は、本実施形態の半導体装置の製造方法を示す図である。
【図6】その他の実施形態を示す図である。
【図7】従来技術の半導体装置の断面構造を示す図である。
【図8】図7におけるB矢視図である。
【図9】1つのソースパッド及びドレインパッドの対して複数のバンプ電極を接続した比較例を示す図である。
【符号の説明】
1…半導体基板、
1a…N+シリコン基板、
1b…N−エピタキシャル層、
2a…ソースパッド、
2b…ドレインパッド、
3…パッシベーション膜、
4…絶縁膜、
5…再配線、
6…電極、
6a…ソースバンプ電極、
6b…ドレインバンプ電極、
7…封止膜、
8…パワー素子、
9…ゲート酸化膜、
10…ゲート電極、
11a…ソース配線層、
11b…ドレイン配線層、
20…半導体装置、
S…ソースセル、
D…ドレインセル。
Claims (2)
- 半導体基板上の接続パッドに接続された配線及びバンプ電極を有する半導体装置において、
前記配線は、前記バンプ電極及び前記接続パッドを囲むパターンを有して設けられていることを特徴とする半導体装置。 - 前記配線の角部には面取りが施されていることを特徴とする請求項1に記載の半導体装置。
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WO2012005352A1 (ja) * | 2010-07-09 | 2012-01-12 | ローム株式会社 | 半導体装置 |
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