JP2004015659A

JP2004015659A - Pll controller

Info

Publication number: JP2004015659A
Application number: JP2002169092A
Authority: JP
Inventors: Shinobu Noumatsu; 能松　忍
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-06-10
Filing date: 2002-06-10
Publication date: 2004-01-15

Abstract

<P>PROBLEM TO BE SOLVED: To prevent the generation of a phase difference of at most one clock period to a reference clock signal supplied to a PLL circuit during a switching operation due to the loss of a selected input clock signal. <P>SOLUTION: When either of the input clock signals of two systems received by clock reception units 1, 2 is selected and supplied to the PLL circuit 8, if the fault of the selected clock signal is detected, the selection is switched to the other input clock signal, and a pulse signal is inserted during the switching operation so as to adjust a phase. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（フェーズド・ロック・ループ）回路を制御するＰＬＬ制御装置に関する。
【０００２】
【従来の技術】
一般に伝送装置などの装置のＰＬＬ回路に供給される入力クロックは信頼性を確保するために２系統用意され、一方の入力クロックが消失してしまった場合には他方の入力クロックに切り替えて動作することにより、正常な動作が継続可能なように設計されている。
【０００３】
図６は、従来のＰＬＬ制御装置の構成を示すブロック図であり、図において、１１，１２はクロック受信部、１３，１４は入力異常検出部、１５は入力クロック選択部、１６は入力クロック選択制御部、１７はＰＬＬ回路である。
【０００４】
次に動作について説明する。
クロック受信部１１は、外部からの入力クロック信号ＣＬＫＡを受信する。クロック受信部１２は、外部からの入力クロック信号ＣＬＫＢを受信する。入力異常検出部１３は、クロック受信部１１に入力された入力クロック信号ＣＬＫＡの異常（消失など）を検出して入力異常検出信号を入力クロック選択制御部１６に与える。入力異常検出部１４は、クロック受信部１２に入力された入力クロック信号ＣＬＫＢの異常を検出して入力異常検出信号を入力クロック選択制御部１６に与える。入力クロック選択部１５は、入力クロック選択制御部１６からの選択信号に応じて、クロック受信部１１又は１２から出力される２系統の入力クロック信号ＣＬＫＡ又はＣＬＫＢのいずれか一方を選択して、その選択クロック信号ＳＥＬＣＬＫを基準クロック信号としてＰＬＬ回路１７に供給する。
【０００５】
いま、入力クロック選択部１５が入力クロック選択制御部１６からの選択信号（例えば、ハイレベルの選択信号）に応じて、入力クロック信号ＣＬＫＡを選択して、選択クロック信号ＳＥＬＣＬＫをＰＬＬ回路１７に供給しているとする。この状態において、入力クロック信号ＣＬＫＡのパルスが消失したときは、入力異常検出部１３は入力異常検出信号を入力クロック選択制御部１６に与える。この結果、入力クロック選択制御部１６はローレベルの選択信号を入力クロック選択部１５に与える。したがって、入力クロック選択部１５はクロック受信部１２から出力される入力クロック信号ＣＬＫＢを選択して、その選択クロック信号ＳＥＬＣＬＫを基準クロック信号としてＰＬＬ回路１７に供給する。ＰＬＬ回路１７は、この基準クロック信号に同期した出力クロック信号ＯＵＴＣＬＫを外部に送出する。
【０００６】
このように、２系統の入力クロック信号を受信して、そのいずれか一方の入力クロック信号を選択して基準クロック信号としてＰＬＬ回路に供給し、選択中の入力クロック信号に消失などの異常が発生したときには、他方の入力クロック信号に切り替えることにより、ＰＬＬ回路１７の正常な動作が継続可能な構成になっている。
【０００７】
【発明が解決しようとする課題】
従来のＰＬＬ制御装置は以上のように構成されているので、選択中の入力クロック信号の消失を検出してから切り替えを行うため、位相差が最大１クロック周期分発生し、ＰＬＬ回路は不要な同期動作を行う結果、ＰＬＬ回路の出力変動が大きくなるという課題があった。例えば、図７において、選択中の入力クロック信号ＣＬＫＡのパルスｐ１が消失したときは、切替発生時に入力クロック信号ＣＬＫＢを選択して、その選択クロック信号ＳＥＬＣＬＫを基準クロック信号としてＰＬＬ回路１７に供給する場合に、切替期間に最大１クロック周期分の位相差が発生する。
さらに、選択中の入力クロック信号の異常検出が遅れた場合には、２クロック周期分以上の位相差が発生する。
【０００８】
また、従来のＰＬＬ制御装置は以上のように構成されているので、２系統の入力クロック信号の一方に異常なパルスを受信した場合についても、異常パルスを受信した後に切替動作を行うため、ＰＬＬ回路１７が異常なパルスの影響を受けてしまうという課題もあった。例えば、図８において、選択中の入力クロック信号ＣＬＫＡに異常パルスｎ１が発生したときは、切替発生時に入力クロック信号ＣＬＫＢを選択して、その選択クロック信号ＳＥＬＣＬＫを基準クロック信号としてＰＬＬ回路１７に供給する場合に、選択クロック信号ＳＥＬＣＬＫに異常パルスｎ１が残ってしまう。
【０００９】
この発明は上記のような課題を解決するためになされたもので、選択中の入力クロック信号が消失した場合の切替期間に、ＰＬＬ回路に供給する基準クロック信号に最大１クロック周期分の位相差が発生するのを防止するＰＬＬ制御装置を得ることを目的とする。
また、この発明は、入力クロック信号の異常を高速で検出するＰＬＬ制御装置を得ることを目的とする。
さらに、この発明は、選択中の入力クロック信号に異常パルスが発生した場合でも、ＰＬＬ回路がその異常なパルスの影響を受けるのを防止するＰＬＬ制御装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るＰＬＬ制御装置は、外部から入力される２系統の入力クロック信号を受信する信号受信手段と、２系統の入力クロック信号のいずれか一方の入力クロック信号を選択してＰＬＬ回路に供給する位相同期用の基準クロック信号を送出する信号選択手段と、入力クロック信号の異常を検出して異常検出信号及びパルス挿入要求信号を生成する異常検出手段と、異常検出信号に応じて一方の入力クロック信号を他方の入力クロック信号に切り換えるための選択信号を信号選択手段に送出する選択制御手段と、パルス挿入要求信号に応じて信号選択手段による入力クロック信号の切換期間に得られない基準クロック信号の代わりにパルス信号を挿入して位相を調整する位相調整手段とを備えた構成にしたものである。
【００１１】
この発明に係るＰＬＬ制御装置は、入力クロック信号の異常検出を行うための高速クロック信号を生成して異常検出手段に与える信号生成手段を備えた構成にしたものである。
【００１２】
この発明に係るＰＬＬ制御装置の異常検出手段は、ＰＬＬ回路から得られる高速クロック信号に応じて入力クロック信号の異常検出を行う構成にしたものである。
【００１３】
この発明に係るＰＬＬ制御装置の異常検出手段は、入力クロック信号の周期に応じてその１周期内の所定期間における入力を遮断する入力遮断信号を信号受信手段に与える構成にしたものである。
【００１４】
【発明の実施の形態】
以下、この発明の実施の一形態の構成について、図を参照しながら説明する。実施の形態１．
図１は、実施の形態１におけるＰＬＬ制御装置の構成を示すブロック図であり、図において、１，２はクロック受信部（信号受信手段）、３，４は入力異常検出部（異常検出手段）、５は入力クロック選択部（信号選択手段）、６は入力クロック選択制御部（選択制御手段）、７はクロック周波数調整部（位相調整手段）、８はＰＬＬ回路、９は監視部、１０は高速クロック生成部（信号生成手段）である。
【００１５】
次に動作について説明する。
クロック受信部１は、外部からの入力クロック信号ＣＬＫＡを受信する。クロック受信部２は、外部からの入力クロック信号ＣＬＫＢを受信する。入力異常検出部３は、クロック受信部１に入力された入力クロック信号ＣＬＫＡの異常（消失など）を検出して入力異常検出信号を入力クロック選択制御部６及び監視部９に与えるとともに、パルス挿入要求信号ＰＲＥＱＡをクロック周波数調整部７に与える。入力異常検出部４は、クロック受信部２に入力された入力クロック信号ＣＬＫＢの異常を検出して入力異常検出信号を入力クロック選択制御部６及び監視部９に与えるとともに、パルス挿入要求信号ＰＲＥＱＢをクロック周波数調整部７に与える。入力クロック選択部５は、入力クロック選択制御部６からの選択信号に応じて、クロック受信部１又は２から出力される２系統の入力クロック信号ＣＬＫＡ又はＣＬＫＢのいずれか一方を選択して、その選択クロック信号ＳＥＬＣＬＫを基準クロック信号としてＰＬＬ回路８に供給する。ＰＬＬ回路８は、この基準クロック信号に同期した出力クロック信号ＯＵＴＣＬＫを外部に送出する。監視部９は、入力異常検出部３又は４からの異常検出信号に応じて、その異常状態を表示や音声により、あるいは通信手段を介してユーザに報知する。高速クロック生成部１０は、生成した高速クロック信号を入力異常検出部３，４に与えて、入力クロック信号ＣＬＫＡ及びＣＬＫＢの異常検出の高速化を図る。
【００１６】
いま、入力クロック選択部５が入力クロック選択制御部６からの選択信号（例えば、ハイレベルの選択信号）に応じて、入力クロック信号ＣＬＫＡを選択して、選択クロック信号ＳＥＬＣＬＫをクロック周波数調整部７に供給しているとする。クロック周波数調整部７は、入力異常検出部３からパルス挿入要求信号ＰＲＥＱＡが与えられない場合には、選択クロック信号ＳＥＬＣＬＫを基準クロック信号としてＰＬＬ回路８に供給する。
【００１７】
この状態において、図２に示すように、入力クロック信号ＣＬＫＡのパルスｐ１が消失したときは、入力異常検出部３は、高速クロック生成部１０から与えられる高速クロック信号に応じて、入力クロック信号ＣＬＫＡの異常を高速に検出し、入力異常検出信号を入力クロック選択制御部６に与えるとともに、図のｒ１で示すパルス挿入要求信号ＰＲＥＱＡをクロック周波数調整部７に与える。この結果、入力クロック選択制御部６はローレベルの選択信号を入力クロック選択部５に与える。したがって、入力クロック選択部５は、切替タイミングｔにおいて、クロック受信部２から出力される入力クロック信号ＣＬＫＢを選択する。また、クロック周波数調整部７は、切替タイミングｔのパルス挿入要求信号ＰＲＥＱＡに応じて、入力クロック選択部５から出力される選択クロック信号ＳＥＬＣＬＫにパルス信号ｐ２を挿入して、基準クロック信号ＰＬＬＣＬＫとしてＰＬＬ回路８に供給する。また、２クロック以上の位相差が発生した場合についても、毎周期監視を行い、パルスが消失していれば、その度にパルスを挿入することで正常な動作の継続が可能になる。
【００１８】
以上のように、この実施の形態１によれば、２系統の入力クロック信号のいずれか一方の入力クロック信号を選択して基準クロック信号としてＰＬＬ回路８に供給する場合に、選択中の入力クロック信号の異常を検出したときは、一方の入力クロック信号を他方の入力クロック信号に切り換えるとともに、切換期間に得られない基準クロック信号の代わりにパルス信号を挿入して位相を調整するので、選択中の入力クロック信号が消失した場合の切替期間に、ＰＬＬ回路８に供給する基準クロック信号に最大１クロック周期分の位相差が発生するのを防止できるという効果が得られる。
【００１９】
また、この実施の形態１によれば、入力クロック信号の異常検出を行うための高速クロック信号を生成して入力異常検出部３，４に与える高速クロック生成部１０を備えたので、入力クロック信号の異常を高速で検出できるという効果が得られる。
【００２０】
また、この実施の形態１によれば、監視部９は入力異常検出部３又は４からの異常検出信号に応じてその異常状態をユーザに報知するので、入力クロック信号の異常状態を容易に認識することができるという効果が得られる。
【００２１】
実施の形態２．
図３は、実施の形態２におけるＰＬＬ制御装置の構成を示すブロック図であり、図において、実施の形態１と同じ構成要素については同一の符号で示されている。実施の形態２の構成が実施の形態１の構成と異なるのは、図３に示すように、入力異常検出部３，４からクロック受信部１，２に対して、それぞれ異常パルスマスク信号ＭＡＳＫＡ，ＭＡＳＫＢが与えられている点である。
【００２２】
次に、動作について説明する。
入力異常検出部３，４は、それぞれ入力クロック信号ＣＬＫＡ，ＣＬＫＢの周期に応じて、入力クロック信号ＣＬＫＡ，ＣＬＫＢの許容範囲と異常位相範囲を指定する。例えば、いま、入力クロック信号ＣＬＫＡが選択されている状態とすると、入力異常検出部３は、図４に示すように、入力クロック信号ＣＬＫＡの許容範囲と異常位相範囲を指定する。そして、許容範囲がローレベルで異常位相範囲がハイレベルの異常パルスマスク信号ＭＡＳＫＡをクロック受信部１に与える。クロック受信部１は、異常パルスマスク信号ＭＡＳＫＡがハイレベルの期間は、入力クロック信号ＣＬＫＡを遮断して入力クロック選択部５に供給しない。
【００２３】
したがって、図４に示すように、入力クロック信号ＣＬＫＡの異常位相範囲に異常パルスｎ１が発生した場合でも、クロック受信部１から入力クロック選択部５に供給される入力クロック信号ＣＬＫＡ´には、遮断された異常パルスｎ１は含まれないので、入力クロック選択部５から出力される選択クロック信号ＳＥＬＣＬＫにも異常パルスｎ１は現れない。入力異常検出部３は、この異常パルスｎ１を検出すると異常検出信号を入力クロック選択制御部６に与えるので、切替タイミングｔの後はクロック受信部２から正常な入力クロック信号ＣＬＫＢが入力クロック選択部５に供給される。
【００２４】
以上のように、この実施の形態２によれば、入力異常検出部３，４は、入力クロック信号ＣＬＫＡ，ＣＬＫＢの周期に応じて、その１周期内の所定期間における入力を遮断する異常パルスマスク信号ＭＡＳＫＡ，ＭＡＳＫＢ（入力遮断信号）をクロック受信部１，２に与えるので、選択中の入力クロック信号に異常パルスが発生した場合でも、ＰＬＬ回路８がその異常なパルスの影響を受けるのを防止できるという効果が得られる。
【００２５】
なお、図４には示されていないが、この実施の形態２においても、実施の形態１の場合と同様に、入力クロック信号の切換期間に得られない基準クロック信号の代わりにパルス信号を挿入して位相を調整するので、選択中の入力クロック信号が消失した場合の切替期間に、ＰＬＬ回路８に供給する基準クロック信号に最大１クロック周期分の位相差が発生するのを防止できるという効果が得られる。
【００２６】
さらに、この実施の形態２においても、実施の形態１の場合と同様に、入力クロック信号の異常検出を行うための高速クロック信号を生成して入力異常検出部３，４に与える高速クロック生成部１０を備えたので、入力クロック信号の異常を高速で検出できるという効果が得られる。
【００２７】
実施の形態３．
図５は、実施の形態３におけるＰＬＬ制御装置の構成を示すブロック図であり、図において、実施の形態１の構成要素と同じものは同一の符号で示されている。この実施の形態３においては、実施の形態１及び２とは異なり、高速クロック生成部は設けられていない。図に示すように、入力異常検出部３，４には、ＰＬＬ回路８で生成された高速クロック信号が与えられている。すなわち、図５のＰＬＬ回路８においては、内部の発振器の周波数が入力クロック信号ＣＬＫＡ，ＣＬＫＢの周波数に比較して十分に高い構成になっている。
【００２８】
次に、動作について説明する。
この実施の形態３においては、ＰＬＬ回路８の位相同期処理において生成される高速パルス信号を入力異常検出部３，４に与えて、入力クロック信号ＣＬＫＡ，ＣＬＫＢの異常を高速で検出する。このため、高速クロック生成部を省略することができる。
【００２９】
以上のように、この実施の形態３によれば、ＰＬＬ回路８から得られる高速クロック信号に応じて入力クロック信号の異常検出を行うので、高速クロック生成部を設けることなく、入力クロック信号の異常を高速で検出できるという効果が得られる。
【００３０】
なお、この実施の形態３においても、実施の形態１の場合と同様に、２系統の入力クロック信号のいずれか一方の入力クロック信号を選択して基準クロック信号としてＰＬＬ回路８に供給する場合に、選択中の入力クロック信号の異常を検出したときは、一方の入力クロック信号を他方の入力クロック信号に切り換えるとともに、切換期間に得られない基準クロック信号の代わりにパルス信号を挿入して位相を調整するので、選択中の入力クロック信号が消失した場合の切替期間に、ＰＬＬ回路８に供給する基準クロック信号に最大１クロック周期分の位相差が発生するのを防止できるという効果が得られる。
【００３１】
さらにまた、この実施の形態３においても、実施の形態２の場合と同様に、入力異常検出部３，４は、入力クロック信号ＣＬＫＡ，ＣＬＫＢの周期に応じて、その１周期内の所定期間における入力を遮断する異常パルスマスク信号ＭＡＳＫＡ，ＭＡＳＫＢ（入力遮断信号）をクロック受信部１，２に与えるので、選択中の入力クロック信号に異常パルスが発生した場合でも、ＰＬＬ回路８がその異常なパルスの影響を受けるのを防止できるという効果が得られる。
【００３２】
【発明の効果】
以上のように、この発明によれば、ＰＬＬ制御装置を、外部から入力される２系統の入力クロック信号を受信する信号受信手段と、２系統の入力クロック信号のいずれか一方の入力クロック信号を選択してＰＬＬ回路に供給する位相同期用の基準クロック信号を送出する信号選択手段と、入力クロック信号の異常を検出して異常検出信号及びパルス挿入要求信号を生成する異常検出手段と、異常検出信号に応じて一方の入力クロック信号を他方の入力クロック信号に切り換えるための選択信号を信号選択手段に送出する選択制御手段と、パルス挿入要求信号に応じて信号選択手段による入力クロック信号の切換期間に得られない基準クロック信号の代わりにパルス信号を挿入して位相を調整する位相調整手段とを備えた構成にしたので、選択中の入力クロック信号が消失した場合の切替期間に、ＰＬＬ回路８に供給する基準クロック信号に最大１クロック周期分の位相差が発生するのを防止できるという効果がある。
【００３３】
この発明によれば、ＰＬＬ制御装置を、入力クロック信号の異常検出を行うための高速クロック信号を生成して異常検出手段に与える信号生成手段を備えた構成にしたので、入力クロック信号の異常を高速で検出できるという効果がある。
【００３４】
この発明によれば、ＰＬＬ制御装置の異常検出手段を、ＰＬＬ回路から得られる高速クロック信号に応じて入力クロック信号の異常検出を行う構成にしたので、高速クロック信号を生成する信号生成手段を設けることなく、入力クロック信号の異常を高速で検出できるという効果がある。
【００３５】
この発明によれば、ＰＬＬ制御装置の異常検出手段を、入力クロック信号の周期に応じてその１周期内の所定期間における入力を遮断する入力遮断信号を信号受信手段に与える構成にしたので、選択中の入力クロック信号に異常パルスが発生した場合でもＰＬＬ回路がその影響を受けるのを防止できるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１におけるＰＬＬ制御装置の構成を示すブロック図である。
【図２】この発明の実施の形態１における入力クロック信号の切替動作を示すタイミングチャートの図である。
【図３】この発明の実施の形態２におけるＰＬＬ制御装置の構成を示すブロック図である。
【図４】この発明の実施の形態２における入力クロック信号の切替動作を示すタイミングチャートの図である。
【図５】この発明の実施の形態３におけるＰＬＬ制御装置の構成を示すブロック図である。
【図６】従来のＰＬＬ制御装置の構成を示すブロック図である。
【図７】従来のＰＬＬ制御装置における入力クロック信号の切替動作を示すタイミングチャートの図である。
【図８】従来のＰＬＬ制御装置における入力クロック信号における異常パルス発生時の切替動作を示すタイミングチャートの図である。
【符号の説明】
１，２　クロック受信部（信号受信手段）、３，４　入力異常検出部（異常検出手段）、５　入力クロック選択部（信号選択手段）、６　入力クロック選択制御部（選択制御手段）、７　クロック周波数調整部（位相調整手段）、８　ＰＬＬ回路、９　監視部、１０　高速クロック生成部（信号生成手段）、１１，１２クロック受信部、１３，１４　入力異常検出部、１５　入力クロック選択部、１６　入力クロック選択制御部、１７　ＰＬＬ回路。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a PLL (Phase Locked Loop) control device for controlling a PLL circuit.
[0002]
[Prior art]
In general, two systems of input clocks supplied to a PLL circuit of a device such as a transmission device are prepared in order to ensure reliability, and when one input clock is lost, it is switched to the other input clock to operate. Thus, it is designed such that normal operation can be continued.
[0003]
FIG. 6 is a block diagram showing the configuration of a conventional PLL control device. In the figure, reference numerals 11 and 12 denote clock receiving units, 13 and 14 denote input abnormality detecting units, 15 denotes an input clock selecting unit, and 16 denotes an input clock selecting unit. The control unit 17 is a PLL circuit.
[0004]
Next, the operation will be described.
The clock receiving unit 11 receives an input clock signal CLKA from outside. The clock receiving unit 12 receives an input clock signal CLKB from outside. The input abnormality detection unit 13 detects an abnormality (such as disappearance) of the input clock signal CLKA input to the clock reception unit 11 and provides an input abnormality detection signal to the input clock selection control unit 16. The input abnormality detection unit 14 detects an abnormality of the input clock signal CLKB input to the clock reception unit 12, and provides an input abnormality detection signal to the input clock selection control unit 16. The input clock selection unit 15 selects one of the two input clock signals CLKA or CLKB output from the clock reception unit 11 or 12 in response to a selection signal from the input clock selection control unit 16, and The selected clock signal SELCLK is supplied to the PLL circuit 17 as a reference clock signal.
[0005]
Now, the input clock selection unit 15 selects the input clock signal CLKA according to a selection signal (for example, a high-level selection signal) from the input clock selection control unit 16 and supplies the selected clock signal SELCLK to the PLL circuit 17. Suppose you are. In this state, when the pulse of the input clock signal CLKA has disappeared, the input abnormality detection unit 13 supplies an input abnormality detection signal to the input clock selection control unit 16. As a result, the input clock selection control section 16 supplies a low-level selection signal to the input clock selection section 15. Therefore, the input clock selector 15 selects the input clock signal CLKB output from the clock receiver 12, and supplies the selected clock signal SELCLK to the PLL circuit 17 as a reference clock signal. The PLL circuit 17 sends out an output clock signal OUTCLK synchronized with the reference clock signal to the outside.
[0006]
As described above, the two input clock signals are received, one of the input clock signals is selected and supplied to the PLL circuit as the reference clock signal, and an abnormality such as disappearance occurs in the selected input clock signal. In this case, the normal operation of the PLL circuit 17 can be continued by switching to the other input clock signal.
[0007]
[Problems to be solved by the invention]
Since the conventional PLL control device is configured as described above, the switching is performed after detecting the disappearance of the selected input clock signal. Therefore, a phase difference occurs up to one clock cycle, and the PLL circuit is unnecessary. As a result of performing the synchronous operation, there is a problem that the output fluctuation of the PLL circuit becomes large. For example, in FIG. 7, when the pulse p1 of the selected input clock signal CLKA has disappeared, the input clock signal CLKB is selected at the time of occurrence of switching, and the selected clock signal SELCLK is supplied to the PLL circuit 17 as a reference clock signal. In this case, a phase difference of up to one clock cycle occurs during the switching period.
Further, if the abnormality detection of the input clock signal being selected is delayed, a phase difference of two clock cycles or more occurs.
[0008]
Further, since the conventional PLL control device is configured as described above, even when an abnormal pulse is received in one of the two input clock signals, the switching operation is performed after the abnormal pulse is received. There is also a problem that the circuit 17 is affected by an abnormal pulse. For example, in FIG. 8, when an abnormal pulse n1 occurs in the selected input clock signal CLKA, the input clock signal CLKB is selected at the time of switching, and the selected clock signal SELCLK is supplied to the PLL circuit 17 as a reference clock signal. In this case, the abnormal pulse n1 remains in the selected clock signal SELCLK.
[0009]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and has a phase difference of up to one clock cycle between a reference clock signal supplied to a PLL circuit during a switching period when a selected input clock signal disappears. It is an object of the present invention to obtain a PLL control device that prevents the occurrence of an error.
Another object of the present invention is to provide a PLL control device that detects an abnormality of an input clock signal at a high speed.
It is another object of the present invention to provide a PLL control device that prevents a PLL circuit from being affected by an abnormal pulse even when an abnormal pulse occurs in a selected input clock signal.
[0010]
[Means for Solving the Problems]
A PLL control device according to the present invention includes a signal receiving unit that receives two input clock signals input from the outside, and selects one of the two input clock signals and supplies the input clock signal to a PLL circuit. Signal selection means for transmitting a reference clock signal for phase synchronization, abnormality detection means for detecting an abnormality of an input clock signal and generating an abnormality detection signal and a pulse insertion request signal, and one input according to the abnormality detection signal. Selection control means for transmitting a selection signal for switching the clock signal to the other input clock signal to the signal selection means, and a reference clock signal which is not obtained during the switching period of the input clock signal by the signal selection means in response to the pulse insertion request signal And a phase adjusting means for adjusting the phase by inserting a pulse signal.
[0011]
The PLL control device according to the present invention is configured to include a signal generation unit that generates a high-speed clock signal for detecting an abnormality of an input clock signal and supplies the high-speed clock signal to an abnormality detection unit.
[0012]
The abnormality detection means of the PLL control device according to the present invention is configured to detect an abnormality of an input clock signal according to a high-speed clock signal obtained from a PLL circuit.
[0013]
The abnormality detecting means of the PLL control device according to the present invention is configured such that an input cutoff signal for cutting off an input for a predetermined period within one cycle is provided to the signal receiving means in accordance with the cycle of the input clock signal.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a configuration of an embodiment of the present invention will be described with reference to the drawings. Embodiment 1 FIG.
FIG. 1 is a block diagram illustrating a configuration of a PLL control device according to a first embodiment. In the figure, reference numerals 1 and 2 denote a clock receiving unit (signal receiving unit), and reference numerals 3 and 4 denote input abnormality detecting units (abnormality detecting unit). 5 is an input clock selection unit (signal selection unit), 6 is an input clock selection control unit (selection control unit), 7 is a clock frequency adjustment unit (phase adjustment unit), 8 is a PLL circuit, 9 is a monitoring unit, and 10 is a monitoring unit. It is a high-speed clock generation unit (signal generation means).
[0015]
Next, the operation will be described.
The clock receiving unit 1 receives an input clock signal CLKA from outside. The clock receiving unit 2 receives an input clock signal CLKB from outside. The input abnormality detection unit 3 detects an abnormality (such as disappearance) of the input clock signal CLKA input to the clock reception unit 1, supplies an input abnormality detection signal to the input clock selection control unit 6 and the monitoring unit 9, and inserts a pulse. The request signal PREQA is supplied to the clock frequency adjusting unit 7. The input abnormality detection unit 4 detects an abnormality of the input clock signal CLKB input to the clock reception unit 2 and provides an input abnormality detection signal to the input clock selection control unit 6 and the monitoring unit 9, and outputs a pulse insertion request signal PREQB. It is given to the clock frequency adjusting unit 7. The input clock selection unit 5 selects one of the two input clock signals CLKA or CLKB output from the clock reception unit 1 or 2 in response to a selection signal from the input clock selection control unit 6, and The selected clock signal SELCLK is supplied to the PLL circuit 8 as a reference clock signal. The PLL circuit 8 sends out an output clock signal OUTCLK synchronized with the reference clock signal to the outside. The monitoring unit 9 notifies the user of the abnormal state by display or voice or via communication means in response to the abnormality detection signal from the input abnormality detection unit 3 or 4. The high-speed clock generation unit 10 supplies the generated high-speed clock signal to the input abnormality detection units 3 and 4 to speed up the abnormality detection of the input clock signals CLKA and CLKB.
[0016]
Now, the input clock selection unit 5 selects the input clock signal CLKA in response to a selection signal (for example, a high-level selection signal) from the input clock selection control unit 6 and changes the selected clock signal SELCLK to the clock frequency adjustment unit 7. And supply it to When the pulse insertion request signal PREQA is not supplied from the input abnormality detection unit 3, the clock frequency adjustment unit 7 supplies the selected clock signal SELCLK to the PLL circuit 8 as a reference clock signal.
[0017]
In this state, as shown in FIG. 2, when the pulse p1 of the input clock signal CLKA has disappeared, the input abnormality detection unit 3 sets the input clock signal CLKA in accordance with the high-speed clock signal given from the high-speed clock generation unit 10. Is detected at a high speed, an input abnormality detection signal is supplied to the input clock selection control unit 6, and a pulse insertion request signal PREQA indicated by r1 in the figure is supplied to the clock frequency adjustment unit 7. As a result, the input clock selection controller 6 supplies a low-level selection signal to the input clock selector 5. Therefore, the input clock selection unit 5 selects the input clock signal CLKB output from the clock reception unit 2 at the switching timing t. In addition, the clock frequency adjusting unit 7 inserts the pulse signal p2 into the selected clock signal SELCLK output from the input clock selecting unit 5 in response to the pulse insertion request signal PREQA at the switching timing t, and uses the PLL as the reference clock signal PLLCLK. Supply to circuit 8. Also, when a phase difference of two or more clocks occurs, monitoring is performed every period, and if a pulse has disappeared, normal operation can be continued by inserting a pulse each time.
[0018]
As described above, according to the first embodiment, when one of the two input clock signals is selected and supplied to the PLL circuit 8 as the reference clock signal, the selected input clock When a signal abnormality is detected, one input clock signal is switched to the other input clock signal, and the phase is adjusted by inserting a pulse signal instead of the reference clock signal that cannot be obtained during the switching period. In the switching period when the input clock signal is lost, it is possible to prevent the reference clock signal supplied to the PLL circuit 8 from generating a phase difference of up to one clock cycle.
[0019]
Further, according to the first embodiment, since the high-speed clock generator 10 for generating the high-speed clock signal for performing the abnormality detection of the input clock signal and providing the high-speed clock signal to the input abnormality detectors 3 and 4 is provided, the input clock signal The effect of being able to detect abnormalities at high speed is obtained.
[0020]
According to the first embodiment, the monitoring unit 9 notifies the user of the abnormal state according to the abnormality detection signal from the input abnormality detecting unit 3 or 4, so that the abnormal state of the input clock signal can be easily recognized. The effect is obtained.
[0021]
Embodiment 2 FIG.
FIG. 3 is a block diagram illustrating a configuration of a PLL control device according to the second embodiment. In the figure, the same components as those in the first embodiment are denoted by the same reference numerals. The configuration of the second embodiment is different from the configuration of the first embodiment, as shown in FIG. 3, in which the abnormal pulse mask signals MASKA, MASKA, MASKB is given.
[0022]
Next, the operation will be described.
The input abnormality detection units 3 and 4 specify an allowable range and an abnormal phase range of the input clock signals CLKA and CLKB according to the cycles of the input clock signals CLKA and CLKB, respectively. For example, assuming that the input clock signal CLKA is currently selected, the input abnormality detection unit 3 specifies an allowable range and an abnormal phase range of the input clock signal CLKA as shown in FIG. Then, an abnormal pulse mask signal MASKA having an allowable range of a low level and an abnormal phase range of a high level is supplied to the clock receiving unit 1. The clock receiving unit 1 cuts off the input clock signal CLKA and does not supply it to the input clock selection unit 5 during the period when the abnormal pulse mask signal MASKA is at the high level.
[0023]
Therefore, as shown in FIG. 4, even when the abnormal pulse n1 occurs in the abnormal phase range of the input clock signal CLKA, the input clock signal CLKA ′ supplied from the clock receiving unit 1 to the input clock selecting unit 5 is cut off. Since the abnormal pulse n1 is not included, the abnormal pulse n1 does not appear in the selected clock signal SELCLK output from the input clock selecting unit 5. When detecting the abnormal pulse n1, the input abnormality detection unit 3 supplies an abnormality detection signal to the input clock selection control unit 6, so that after the switching timing t, the normal input clock signal CLKB is output from the clock reception unit 2 to the input clock selection unit. 5.
[0024]
As described above, according to the second embodiment, input abnormality detecting units 3 and 4 interrupt the input during a predetermined period within one cycle in accordance with the cycle of input clock signals CLKA and CLKB. Since the signals MASKA and MASKB (input cutoff signals) are supplied to the clock receiving units 1 and 2, even if an abnormal pulse occurs in the selected input clock signal, the PLL circuit 8 is prevented from being affected by the abnormal pulse. The effect that can be obtained is obtained.
[0025]
Although not shown in FIG. 4, in the second embodiment, a pulse signal is inserted in place of the reference clock signal which cannot be obtained during the switching period of the input clock signal, similarly to the first embodiment. The phase of the reference clock signal supplied to the PLL circuit 8 during the switching period when the selected input clock signal disappears, thereby preventing a phase difference of up to one clock cycle from occurring. Is obtained.
[0026]
Further, also in the second embodiment, similarly to the first embodiment, a high-speed clock generator for generating a high-speed clock signal for detecting an abnormality of an input clock signal and supplying the high-speed clock signal to input abnormality detectors 3 and 4. Because of the provision of 10, the effect that the abnormality of the input clock signal can be detected at high speed can be obtained.
[0027]
Embodiment 3 FIG.
FIG. 5 is a block diagram showing the configuration of the PLL control device according to the third embodiment. In the figure, the same components as those of the first embodiment are denoted by the same reference numerals. In the third embodiment, unlike the first and second embodiments, a high-speed clock generator is not provided. As shown in the figure, the high-speed clock signal generated by the PLL circuit 8 is given to the input abnormality detection units 3 and 4. That is, the PLL circuit 8 of FIG. 5 has a configuration in which the frequency of the internal oscillator is sufficiently higher than the frequencies of the input clock signals CLKA and CLKB.
[0028]
Next, the operation will be described.
In the third embodiment, a high-speed pulse signal generated in the phase synchronization process of the PLL circuit 8 is supplied to the input abnormality detection units 3 and 4, and the abnormality of the input clock signals CLKA and CLKB is detected at high speed. Therefore, the high-speed clock generator can be omitted.
[0029]
As described above, according to the third embodiment, the abnormality of the input clock signal is detected according to the high-speed clock signal obtained from the PLL circuit 8, so that the abnormality of the input clock signal can be obtained without providing the high-speed clock generation unit. Can be detected at high speed.
[0030]
In the third embodiment, as in the first embodiment, when either one of the two input clock signals is selected and supplied to the PLL circuit 8 as a reference clock signal. When an abnormality of the selected input clock signal is detected, one input clock signal is switched to the other input clock signal, and a pulse signal is inserted in place of the reference clock signal that cannot be obtained during the switching period to change the phase. Since the adjustment is performed, an effect is obtained that a phase difference of up to one clock cycle can be prevented from occurring in the reference clock signal supplied to the PLL circuit 8 during the switching period when the selected input clock signal disappears.
[0031]
Further, also in the third embodiment, similarly to the second embodiment, input abnormality detection units 3 and 4 operate according to the cycles of input clock signals CLKA and CLKB in a predetermined period within one cycle. Since abnormal pulse mask signals MASKA and MASKB (input cutoff signals) for interrupting the input are supplied to the clock receiving units 1 and 2, even if an abnormal pulse occurs in the selected input clock signal, the PLL circuit 8 causes the abnormal pulse to occur. The effect of being able to prevent from being affected by is obtained.
[0032]
【The invention's effect】
As described above, according to the present invention, the PLL control device is provided with a signal receiving means for receiving two input clock signals input from the outside and a signal receiving means for receiving one of the two input clock signals. Signal selection means for transmitting a reference clock signal for phase synchronization to be selected and supplied to a PLL circuit; abnormality detection means for detecting an abnormality of an input clock signal to generate an abnormality detection signal and a pulse insertion request signal; Selection control means for transmitting a selection signal for switching one input clock signal to the other input clock signal in response to the signal to the signal selection means, and a switching period of the input clock signal by the signal selection means in response to the pulse insertion request signal Phase adjustment means for adjusting the phase by inserting a pulse signal instead of a reference clock signal that cannot be obtained The switching period when the input clock signal is lost, the phase difference of up to one clock period to the reference clock signal supplied to the PLL circuit 8 is an effect of being able to prevent the occurrence.
[0033]
According to the present invention, the PLL control device is configured to include the signal generation unit that generates the high-speed clock signal for detecting the abnormality of the input clock signal and provides the high-speed clock signal to the abnormality detection unit. There is an effect that detection can be performed at high speed.
[0034]
According to the present invention, the abnormality detection means of the PLL control device is configured to detect the abnormality of the input clock signal according to the high-speed clock signal obtained from the PLL circuit. Therefore, the signal generation means for generating the high-speed clock signal is provided. Without this, there is an effect that abnormalities in the input clock signal can be detected at a high speed.
[0035]
According to the present invention, the abnormality detecting means of the PLL control device is configured to supply the signal receiving means with the input cutoff signal for cutting off the input during a predetermined period within one cycle in accordance with the cycle of the input clock signal. Even if an abnormal pulse occurs in the middle input clock signal, there is an effect that the PLL circuit can be prevented from being affected by the abnormal pulse.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a PLL control device according to Embodiment 1 of the present invention.
FIG. 2 is a timing chart showing a switching operation of an input clock signal according to the first embodiment of the present invention;
FIG. 3 is a block diagram showing a configuration of a PLL control device according to a second embodiment of the present invention.
FIG. 4 is a timing chart showing a switching operation of an input clock signal according to a second embodiment of the present invention;
FIG. 5 is a block diagram showing a configuration of a PLL control device according to a third embodiment of the present invention.
FIG. 6 is a block diagram illustrating a configuration of a conventional PLL control device.
FIG. 7 is a timing chart showing a switching operation of an input clock signal in a conventional PLL control device.
FIG. 8 is a timing chart showing a switching operation when an abnormal pulse occurs in an input clock signal in a conventional PLL control device.
[Explanation of symbols]
1, 2 clock receiving section (signal receiving section), 3, 4 input abnormal detecting section (abnormal detecting section), 5 input clock selecting section (signal selecting section), 6 input clock selecting control section (selecting controlling section), 7 clocks Frequency adjustment unit (phase adjustment unit), 8 PLL circuit, 9 monitoring unit, 10 high-speed clock generation unit (signal generation unit), 11, 12 clock reception units, 13, 14 input abnormality detection unit, 15 input clock selection unit, 16 Input clock selection controller, 17 PLL circuit.

Claims

外部から入力される２系統の入力クロック信号を受信する信号受信手段と、
前記２系統の入力クロック信号のいずれか一方の入力クロック信号を選択してＰＬＬ回路に供給する位相同期用の基準クロック信号を送出する信号選択手段と、
前記入力クロック信号の異常を検出して異常検出信号及びパルス挿入要求信号を生成する異常検出手段と、
前記異常検出信号に応じて前記一方の入力クロック信号を他方の入力クロック信号に切り換えるための選択信号を前記信号選択手段に送出する選択制御手段と、
前記パルス挿入要求信号に応じて前記信号選択手段による入力クロック信号の切換期間に得られない基準クロック信号の代わりにパルス信号を挿入して位相を調整する位相調整手段と
を備えたＰＬＬ制御装置。Signal receiving means for receiving two input clock signals input from outside;
Signal selection means for selecting one of the two input clock signals and transmitting a reference clock signal for phase synchronization to be supplied to the PLL circuit;
Abnormality detection means for detecting an abnormality of the input clock signal and generating an abnormality detection signal and a pulse insertion request signal,
Selection control means for sending a selection signal for switching the one input clock signal to the other input clock signal in response to the abnormality detection signal to the signal selection means,
A PLL control device comprising: a phase adjusting unit that adjusts a phase by inserting a pulse signal instead of a reference clock signal that cannot be obtained during a switching period of an input clock signal by the signal selecting unit in response to the pulse insertion request signal.

入力クロック信号の異常検出を行うための高速クロック信号を生成して異常検出手段に与える信号生成手段を備えたことを特徴とする請求項１記載のＰＬＬ制御装置。2. The PLL control device according to claim 1, further comprising signal generation means for generating a high-speed clock signal for detecting an abnormality of the input clock signal and supplying the high-speed clock signal to the abnormality detection means.

異常検出手段は、ＰＬＬ回路から得られる高速クロック信号に応じて入力クロック信号の異常検出を行うことを特徴とする請求項１記載のＰＬＬ制御装置。2. The PLL control device according to claim 1, wherein the abnormality detecting means detects an abnormality of the input clock signal according to a high-speed clock signal obtained from the PLL circuit.

異常検出手段は、入力クロック信号の周期に応じてその１周期内の所定期間における入力を遮断する入力遮断信号を信号受信手段に与えることを特徴とする請求項１から請求項３のうちのいずれか１項記載のＰＬＬ制御装置。4. The abnormality detecting unit according to claim 1, wherein the abnormality detecting unit supplies the signal receiving unit with an input cutoff signal for cutting off an input during a predetermined period in one cycle of the input clock signal. The PLL control device according to claim 1.