JP2004015182A - Phase locked circuit, frequency modulator automatic frequency control circuit, and phase synchronizing method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a phase locked circuit capable of reducing a phase pull-in time, while ensuring flexibility in the design of a circuit. <P>SOLUTION: In the phase locked circuit, in which an internal clock signal generated in a voltage-controlled oscillator (VCO) 2, is phase-compared with an external reference clock signal 1 by a phase comparator, and by giving the result to the VCO 2 via an integrator 6, to make the internal clock signal synchronize with the external reference clock signal 1, a reference voltage source 9 is connected to the integrator 6 so that the output potential of the integrator 6 reaches a control target value, immediately after activation of a system. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、網同期のもとで動作するディジタル信号伝送装置などに使用される位相同期回路と、この位相同期回路を用いた周波数変調器自動周波数制御回路、および位相同期方法に関する。
【０００２】
【従来の技術】
ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｉｇｉｔａｌ　Ｈｉｅｒａｒｃｈｙ）やＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｏｐｔｉｃａｌ　Ｎｅｔｗｏｒｋ）などの網同期システムで使用される伝送装置には、±数１０ｐｐｍ以下という非常に高精度な同期性能を要求される。よって外部からの基準クロックに含まれるジッタ（ワンダ）成分を高度に抑圧するため、対象となるジッタ（ワンダ）周波数に対して位相同期回路の帯域幅を十分狭く設定する必要がある。その一方で、位相同期回路の帯域幅が狭く設定されると、基準クロックの位相を引き込むまでにかかる時間が長くなる。
【０００３】
ところで、位相同期回路においては、内蔵する電圧制御発振器の出力クロックの位相と外部基準クロックの位相とを位相比較回路で比較し、その結果をもとに位相を引き込む構成が一般的である。例えば、両クロックが同期したときの位相比較回路の出力信号電圧をＧＮＤ（グランドレベル）でなく、ある電圧Ｖ１とした場合を考える。この場合、一般的には、位相比較回路の出力電圧の時間平均値（積分値）が希望電圧Ｖ１に達するまで、同期の引き込み過程が続くことになる。
【０００４】
このとき、位相同期回路の帯域が狭く設定されていると、位相比較回路の出力電圧の時間平均値が希望電圧Ｖ１になるまでにかかる時間は、その位相同期回路の設定帯域時間程度から、その数倍の長さが必要となる。これは、位相同期回路の動作がその設定帯域で決定されてしまい、従って誤差信号の修正にも時間がかかるためである。
【０００５】
例えば帯域が０．１Ｈｚに設定された位相同期回路においては、位相同期確立までに１０秒〜５０秒程度の時間がかかる。このような長時間の立ち上げ時間（位相引き込み時間）がかかると、停電などによるシステムダウンからの再起動に時間がかかることになり、結果として情報伝送の復旧に時間がかかる。
【０００６】
このような事態を防ぐためには、同期確立時における位相比較結果の出力信号電圧をＧＮＤとすれば良い。このようにすると、位相同期回路の立上り時には位相比較器の出力信号電圧が既に希望参照電圧の近傍にあるため即座に同期引き込みが完了する。しかし、この手法は位相比較の中点がＧＮＤであるので、位相比較器の動作電源に正負の２つの電源を必要とし、装置の小型化や回路の消費電力の低減などのニーズに反する。
【０００７】
【発明が解決しようとする課題】
このように、位相同期回路の引き込み時間を早くするためには、位相比較電圧の参照点をＧＮＤになるように回路を構成するという手法がある。しかしながらこの手法は装置の小型化や回路の消費電力の低減などのニーズに反するものであるので、好ましくない。
【０００８】
また、位相比較電圧が予めＧＮＤレベルに固定的に設定されるため、設計の自由度が制限される。このため位相比較器の構成によっては、位相同期回路の設計が複雑になるなどと云った不具合が有る。
【０００９】
本発明は上記事情によりなされたもので、その目的は、回路設計の自由度を確保しつつ位相引き込み時間を短縮した位相同期回路、周波数変調器自動周波数制御回路および位相同期方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明は、電圧制御発振器の出力信号と外部から入力される基準クロック信号とを位相比較し、その結果を積分器で積分して前記電圧制御発振器に制御電圧として与えて当該電圧制御発振器の出力信号を前記基準クロック信号に位相同期させる位相同期回路において、前記電圧制御発振器の出力信号を前記基準クロック信号に位相同期させるための参照信号に相当する電圧を前記積分器に積分基準電位として与える電圧源を具備することを特徴とする。
【００１１】
より具体的には、本発明は、内部クロックを発生する電圧制御発振器と、この電圧制御発振器により発生される内部クロックと外部から与えられる基準クロック信号とを位相比較する位相比較器と、この位相比較器の出力信号を積分する積分器と、前記内部クロックを前記基準クロック信号に位相同期させるための参照信号を発生する参照信号源と、この参照信号源で発生される参照信号と前記積分器の出力信号とを比較してその結果を前記電圧制御発振器に与える誤差増幅器と、前記積分器の積分基準電位として前記参照信号に相当する電圧を与える電圧源とを具備することを特徴とする。
【００１２】
このような構成であるから、系の起動直後において、位相比較電圧の参照点の電圧と同じか、あるいはその近傍の値の電圧が位相同期回路の積分器に設定される。これにより同期引き込みに際して、位相比較器の出力電圧の積分値が制御目標値に至るまでの時間を省略することができ、従って位相引き込み時間を短縮し、系の立ち上げ時間を短縮することが可能となる。さらに、参照電圧をＧＮＤレベルに限らず任意に設定できるので、回路設計上の自由度をより大きく確保することができる。さらに、参照電圧をＧＮＤレベル以外のレベルに設定することで、単電源で動作可能な位相同期回路を実現できる。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１４】
（第１の実施形態）
図１は本発明に係わる位相同期回路の第１の実施形態における構成を示す回路ブロック図である。この位相同期回路は、電圧制御発振器（ＶＣＯ）２で発生されるクロック信号を外部基準クロック信号に同期させるものである。
【００１５】
図１において、時間ｔの関数ｆ（ｔ）で示される外部基準クロック信号１は、第１分周器３により適当な分周数Ｍで分周される。一方、電圧制御発振器（ＶＣＯ）２から出力される、時間ｔの関数ｇ（ｔ）で示されるクロック信号は、第２分周器４により分周数Ｎで分周される。ＭおよびＮは、第１分周器３の出力クロック周波数と、第２分周器４の出力クロック周波数とが同じ周波数となるように設定される。
【００１６】
分周された各クロック信号は位相比較器（ＰＤ：Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ）５に与えられ、互いに位相比較される。位相比較器５の出力信号電圧は積分器６に入力される。積分器６には基準電圧を与えるための基準電圧源９が接続される。なお位相比較器５としてはＥＸＯＲ（Ｅｘｃｌｕｓｉｖｅ　ＯＲ）型の位相比較器、あるいはＳ−Ｒフリップフロップ型の位相比較器を使用できる。
【００１７】
積分器６の出力は参照信号発生器７の発生する参照信号とともに誤差増幅器８に与えられ、その出力により、電圧制御発振器２の出力クロック１０の周波数が制御される。
【００１８】
図２は、位相比較器５の位相比較特性を示す図である。図２（ａ）は、ＥＸＯＲ位相比較器の位相比較特性を示す。図２（ａ）において、第１分周器３の出力クロック周波数と第２分周器４の出力クロック周波数との位相のずれに応じて、２π周期の山型の特性が示される。
【００１９】
図２（ｂ）は、Ｓ−Ｒフリップフロップ型の位相比較器を示す。図２（ｂ）において、第１分周器３の出力クロック周波数と第２分周器４の出力クロック周波数との位相のずれに応じて、２π周期の鋸歯状の特性が示される。
【００２０】
これらの特性図は、いずれも有効位相比較範囲内で一様に増加、または減少する特性を示す。よって、この位相比較特性の中の適当な１点に対応する参照信号を参照信号発生器７から与えることにより、電圧制御発振器２の出力クロック信号を入力クロック信号に同期させることができる。
【００２１】
図３は、積分器６の構成例を示す回路図である。図３にはいわゆるラグ形のフィルタが示される。積分用抵抗１２と並列接続される積分用コンデンサ１１は、従来では回路のＧＮＤに接続される。しかしながら本実施形態では、積分用コンデンサ１１とＧＮＤとの間に基準電圧源９を接続する。このような構成であるので、系の起動と同時に、基準電圧源９の電位まで積分用コンデンサ１１に電荷が蓄積される。
【００２２】
上記構成において、基準電圧源９の電位を参照信号発生器７の参照信号の電位と一致させるか、または非常に近い相当の電位とすることにより、電圧制御発振器１０の出力信号を外部基準クロック信号１に同期させるために要する電荷の蓄積時間が省略される。これにより、位相の引き込み過程を短時間で終了させることができ、従って位相引き込み時間を短縮することができる。
【００２３】
図４は、本実施形態における位相引き込み過程を模式的に示す図である。図４の縦軸は積分用コンデンサ１１と積分用抵抗１２との接続点の電位をす。横軸は起動時からの経過時間を示す。図４（ａ）は図１の構成における特性を示す。図４（ｂ）は従来の位相同期回路における特性を示す。このように本実施形態によれば、基準電圧源９により基準電位を与えることで制御目標電位への収束時間を速めることができる。従って従来構成と比較して、位相引き込みにかかる時間を短縮することができる。
【００２４】
図５は、積分器６の他の構成例を示す図である。図５の構成は、積分用コンデンサ１１と積分用抵抗１２との間にさらに積分用抵抗１３を備える、いわゆるラグリード型の構成である。このような構成においても、同様な効果を得ることができる。
【００２５】
以上のように本実施形態では、電圧制御発振器２で発生した内部クロック信号を外部基準クロック信号１と位相比較器により位相比較し、その結果を積分器６を介して電圧制御発振器２に与えることにより内部クロック信号を外部基準クロック信号１に同期させる位相同期回路において、基準電圧源９を積分器６に接続するようにしている。このようにすることで、積分器６の出力電位が系の起動直後に制御目標値に達するようにすることができ、従って位相引き込みを短時間のうちに完了させることができる。また参照信号発生器７の参照電圧に応じて基準電圧源９の基準電圧を自由に設定できるので、回路構成の自由度をより大きく保つことができる。さらに、単電源で位相比較器を動作させることができるので、構成を簡易化することが可能となる。
【００２６】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる位相同期回路の構成を示すブロック図である。なお図６において図１と共通する部分には同一の符号を付して示し、ここでは異なる部分についてのみ説明する。
【００２７】
図６の位相同期回路は、外部基準クロック信号１の分周信号と、電圧制御発振器２の出力の分周信号とを、周波数の違いをも検出可能なディジタル型の位相比較器５１に与える。位相比較器５１は、電圧制御発振器２の出力の周波数が外部基準クロック信号１の周波数よりも高い場合のみ位相比較結果を与える出力（ｕｐｃｏｕｎｔ出力）と、電圧制御発振器２の出力の周波数が外部基準クロック信号１の周波数よりも低い場合のみ位相比較結果を与える出力（ｄｏｗｎ　ｃｏｕｎｔ出力）とを有する。
【００２８】
図７は、位相比較器５１の位相比較特性を示す図である。図７（ａ）はＵｐカウント出力の平均を示し、ｆ（ｔ）＜ｇ（ｔ）の場合のみ、２π周期の鋸歯状の特性が示される。一方、図７（ｂ）はＤｏｗｎカウント出力の平均を示し、ｆ（ｔ）＞ｇ（ｔ）の場合のみ、２π周期の鋸歯状の特性が示される。これらの出力は、いずれも積分器６１を介して誤差増幅器８１に与えられる。
【００２９】
図８は、図６の構成における積分器６１の構成を示す図である。積分器６１は、それぞれ積分用コンデンサ１１と積分用抵抗１２とをラグ形に接続した第１および第２のフィルタを備え、各フィルタにはそれぞれ位相比較器５１のＵｐカウント出力、およびＤｏｗｎカウント出力が入力される。各フィルタの積分用コンデンサ１１は、ともに共通の基準電圧源９に接続され、基準電圧を両フィルタで共用する構成となっている。各フィルタにより平均化された各出力は、誤差増幅器８を介して電圧制御発振器２に与えられる。
【００３０】
上記構成においても、起動直後に積分器６１の出力電位を制御目標値に達するようにすることができる。従って第１の実施形態と同様の効果を得ることができる。
【００３１】
図９は、図６の構成に適用可能なアクティブフィルタ型の積分器を示す図である。この積分器は、コンデンサおよび抵抗器が負帰還接続された誤差増幅器１６に、図５のラグリード型フィルタを２つ接続した構成となっている。すなわち、それぞれ積分用コンデンサ１１および積分用抵抗１３の直列回路と、積分用抵抗１２とをラグリード型に接続した第１および第２のフィルタ回路が、誤差増幅器１６の２つの入力端子にそれぞれ接続される。各フィルタ回路の積分用コンデンサ１１は、ともに共通の基準電圧源９に接続され、基準電圧が両フィルタ回路で共用される。このような構成によっても、上記と同様の効果を得ることができる。
【００３２】
（第３の実施形態）
図１０は、本発明に係わる位相同期回路を適用したＦＭ（Ｆｒｅｑｕｅｎｃｙ　Ｍｏｄｕｌａｔｉｏｎ）変調器の構成を示す回路ブロック図である。なお図１０において図１、図６と共通する部分には同一の符号を付して示し、ここでは異なる部分についてのみ説明する。
【００３３】
この実施形態では、ＦＭ変調器の搬送波周波数をＡＦＣ（Ａｕｔｏ　Ｆｒｅｑｕｅｎｃｙ　Ｃｏｎｔｒｏｌ）により自動制御するために位相同期回路を用いる例を示す。ＦＭ変調器においてＡＦＣにより搬送波周波数を安定させる場合、被変調信号の低域成分を十分に伝達するためには、ＡＦＣを構成する位相同期回路の帯域を十分低くする必要がある。つまり信号伝送装置と同様の事情が有り、よって同期引き込みが完了するまでの時間が長くなり、電源投入からの立上りに時間がかかったり、起動時にノイズが発生するなどの不具合が有る。
【００３４】
図１０の構成は図１とほぼ同様であるが、外部基準クロック信号１に代えて、ＦＭ搬送波基準信号２０が第１分周器３に入力される。また、誤差増幅器８の出力は、加算器１８においてＦＭ変調信号１７とミキシングされる。これにより、電圧制御発振器２からＦＭ変調信号１７に応じて周波数変調された変調信号ｇ（ｔ）が出力される。
【００３５】
上記構成においても、積分器６に基準電圧源９の電位を与えることにより、起動の直後から積分器６の出力を制御目標値に即座に至らしめることができ、したがって同期引き込み時間を短縮することができる。また図１０の構成においても、図３または図５の構成の積分器を使用することができるし、さらには、図６の位相比較器を使用することも可能である。以上のことから本実施形態によれば、起動から立上りの完了までの時間を短縮でき、また起動時のノイズの発生を抑圧したＦＭ変調器を実現することができる。
【００３６】
なお、本発明は上記実施の形態に限定されるものではない。
例えば上記の各実施形態では、なお、ディジタル型の位相比較器を使用したが、位相比較範囲で単調増加または単調減少する特性を得ることができれば、ミキサ型位相比較器などのアナログ方式の位相比較器を用いても同様の効果を得ることができる。このほか、本発明の要旨を逸脱しない範囲で種々の変形実施を行うことができる。
【００３７】
【発明の効果】
以上詳述したように本発明によれば、回路設計の自由度を確保しつつ位相引き込み時間を短縮した位相同期回路、周波数変調器自動周波数制御回路および位相同期方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係わる位相同期回路の第１の実施形態における構成を示す回路ブロック図。
【図２】図１に示される位相比較器５の位相比較特性の一例を示す図。
【図３】図１に示される積分器６の一例を示す回路図。
【図４】図１の構成における位相引き込み過程を模式的に示す図。
【図５】積分器６の他の構成例を示す図。
【図６】本発明の第２の実施形態に係わる位相同期回路の構成を示すブロック図。
【図７】図６に示される位相比較器５１の位相比較特性の一例を示す図。
【図８】図６に示される積分器６１の一例を示す回路図。
【図９】図６の構成に適用可能なアクティブフィルタ型の積分器を示す図。
【図１０】本発明に係わる位相同期回路を適用したＦＭ変調器の構成を示す回路ブロック図。
【符号の説明】
１…外部基準クロック信号
２…電圧制御発振器
３…第１分周器
４…第２分周器
５，５１…位相比較器
６…積分器
７…参照信号発生器
８，８１…誤差増幅器
９…基準電圧源
１０…電圧制御発振器の出力信号
１１，１５…積分用コンデンサ
１２，１３，１４…積分用抵抗
１７…ＦＭ変調信号
１８…加算器
１９…ＦＭ信号
２０…ＦＭ搬送波基準信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a phase synchronization circuit used in a digital signal transmission device or the like operating under network synchronization, a frequency modulator automatic frequency control circuit using the phase synchronization circuit, and a phase synchronization method.
[0002]
[Prior art]
Transmission devices used in network synchronization systems such as SDH (Synchronous Digital Hierarchy) and SONET (Synchronous Optical Network) are required to have extremely high synchronization performance of ± several tens ppm or less. Therefore, in order to highly suppress the jitter (wander) component contained in the external reference clock, it is necessary to set the bandwidth of the phase locked loop sufficiently narrow with respect to the target jitter (wander) frequency. On the other hand, if the bandwidth of the phase locked loop is set to be narrow, the time required to pull in the phase of the reference clock becomes long.
[0003]
By the way, in a phase locked loop circuit, a configuration is generally used in which the phase of an output clock of a built-in voltage controlled oscillator and the phase of an external reference clock are compared by a phase comparison circuit, and the phase is drawn based on the result. For example, consider the case where the output signal voltage of the phase comparison circuit when both clocks are synchronized is not GND (ground level) but a certain voltage V1. In this case, generally, the synchronization pull-in process continues until the time average value (integral value) of the output voltage of the phase comparison circuit reaches the desired voltage V1.
[0004]
At this time, if the band of the phase locked loop is set to be narrow, the time required for the time average value of the output voltage of the phase comparator to reach the desired voltage V1 is reduced from about the set band of the phase locked loop. Several times the length is required. This is because the operation of the phase locked loop is determined by the set band, and therefore it takes time to correct the error signal.
[0005]
For example, in a phase locked loop circuit whose band is set to 0.1 Hz, it takes about 10 to 50 seconds to establish phase synchronization. If such a long start-up time (phase pull-in time) is required, it takes time to restart from a system failure due to a power failure or the like, and as a result, it takes time to restore information transmission.
[0006]
In order to prevent such a situation, the output signal voltage as a result of the phase comparison when synchronization is established may be set to GND. With this configuration, at the time of the rise of the phase synchronization circuit, the synchronization pull-in is immediately completed because the output signal voltage of the phase comparator is already near the desired reference voltage. However, this method requires two power supplies, positive and negative, as the operation power supply of the phase comparator since the midpoint of the phase comparison is GND, which is against the needs of downsizing the device and reducing the power consumption of the circuit.
[0007]
[Problems to be solved by the invention]
As described above, in order to shorten the pull-in time of the phase-locked loop, there is a method of configuring the circuit so that the reference point of the phase comparison voltage is set to GND. However, this method is not preferable because it goes against needs such as miniaturization of the device and reduction of power consumption of the circuit.
[0008]
Further, since the phase comparison voltage is fixedly set to the GND level in advance, the degree of freedom in design is limited. Therefore, depending on the configuration of the phase comparator, there is a problem that the design of the phase locked loop becomes complicated.
[0009]
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a phase locked loop circuit, a frequency modulator automatic frequency control circuit, and a phase locked loop method in which the phase pull-in time is shortened while securing a degree of freedom in circuit design. is there.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, the present invention compares the phase of an output signal of a voltage controlled oscillator with a reference clock signal input from the outside, integrates the result with an integrator, and gives the result as a control voltage to the voltage controlled oscillator. A phase-locked loop for phase-locking the output signal of the voltage-controlled oscillator to the reference clock signal, wherein a voltage corresponding to a reference signal for phase-locking the output signal of the voltage-controlled oscillator to the reference clock signal is integrated by the integrator. Is provided with a voltage source for providing the reference voltage as an integral reference potential.
[0011]
More specifically, the present invention provides a voltage-controlled oscillator that generates an internal clock, a phase comparator that compares the phase of the internal clock generated by the voltage-controlled oscillator with an externally supplied reference clock signal, An integrator for integrating an output signal of a comparator, a reference signal source for generating a reference signal for synchronizing the internal clock with the reference clock signal, a reference signal generated by the reference signal source, and the integrator And a voltage source for providing a voltage corresponding to the reference signal as an integration reference potential of the integrator.
[0012]
With such a configuration, immediately after the start of the system, a voltage having a value equal to or near the voltage of the reference point of the phase comparison voltage is set in the integrator of the phase locked loop. This makes it possible to omit the time required for the integrated value of the output voltage of the phase comparator to reach the control target value at the time of synchronization pull-in, thereby shortening the phase pull-in time and the system start-up time. It becomes. Further, since the reference voltage can be set arbitrarily without being limited to the GND level, a greater degree of freedom in circuit design can be secured. Further, by setting the reference voltage to a level other than the GND level, a phase locked loop circuit operable with a single power supply can be realized.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0014]
(1st Embodiment)
FIG. 1 is a circuit block diagram showing a configuration of a phase locked loop circuit according to a first embodiment of the present invention. This phase synchronization circuit synchronizes a clock signal generated by a voltage controlled oscillator (VCO) 2 with an external reference clock signal.
[0015]
In FIG. 1, an external reference clock signal 1 represented by a function f (t) of a time t is divided by a first frequency divider 3 by an appropriate frequency division number M. On the other hand, the clock signal output from the voltage controlled oscillator (VCO) 2 and represented by the function g (t) of the time t is divided by the second frequency divider 4 by the division number N. M and N are set such that the output clock frequency of the first frequency divider 3 and the output clock frequency of the second frequency divider 4 are the same.
[0016]
The frequency-divided clock signals are applied to a phase detector (PD: Phase Detector) 5 and compared in phase with each other. The output signal voltage of the phase comparator 5 is input to the integrator 6. A reference voltage source 9 for providing a reference voltage is connected to the integrator 6. As the phase comparator 5, an EXOR (Exclusive OR) type phase comparator or an SR flip-flop type phase comparator can be used.
[0017]
The output of the integrator 6 is provided to the error amplifier 8 together with the reference signal generated by the reference signal generator 7, and the output controls the frequency of the output clock 10 of the voltage controlled oscillator 2.
[0018]
FIG. 2 is a diagram illustrating a phase comparison characteristic of the phase comparator 5. FIG. 2A shows a phase comparison characteristic of the EXOR phase comparator. FIG. 2A shows a peak-shaped characteristic having a period of 2π according to a phase shift between the output clock frequency of the first frequency divider 3 and the output clock frequency of the second frequency divider 4.
[0019]
FIG. 2B shows an SR flip-flop type phase comparator. FIG. 2B shows a sawtooth-like characteristic having a period of 2π according to the phase shift between the output clock frequency of the first frequency divider 3 and the output clock frequency of the second frequency divider 4.
[0020]
Each of these characteristic diagrams shows a characteristic that uniformly increases or decreases within the effective phase comparison range. Therefore, by providing a reference signal corresponding to an appropriate point in the phase comparison characteristic from the reference signal generator 7, the output clock signal of the voltage controlled oscillator 2 can be synchronized with the input clock signal.
[0021]
FIG. 3 is a circuit diagram illustrating a configuration example of the integrator 6. FIG. 3 shows a so-called lag-shaped filter. The integrating capacitor 11 connected in parallel with the integrating resistor 12 is conventionally connected to the GND of the circuit. However, in the present embodiment, the reference voltage source 9 is connected between the integrating capacitor 11 and GND. With this configuration, electric charges are accumulated in the integrating capacitor 11 up to the potential of the reference voltage source 9 at the same time when the system is started.
[0022]
In the above configuration, the output signal of the voltage controlled oscillator 10 is changed to an external reference clock signal by making the potential of the reference voltage source 9 equal to or very close to the potential of the reference signal of the reference signal generator 7. The time required to accumulate the charges required to synchronize with 1 is omitted. As a result, the phase pull-in process can be completed in a short time, so that the phase pull-in time can be reduced.
[0023]
FIG. 4 is a diagram schematically showing a phase pull-in process in the present embodiment. The vertical axis in FIG. 4 indicates the potential at the connection point between the integrating capacitor 11 and the integrating resistor 12. The horizontal axis indicates the elapsed time from the start. FIG. 4A shows characteristics in the configuration of FIG. FIG. 4B shows characteristics of a conventional phase locked loop circuit. As described above, according to the present embodiment, the convergence time to the control target potential can be shortened by applying the reference potential from the reference voltage source 9. Therefore, the time required for phase pull-in can be reduced as compared with the conventional configuration.
[0024]
FIG. 5 is a diagram illustrating another configuration example of the integrator 6. The configuration shown in FIG. 5 is a so-called lag lead type configuration in which an integrating resistor 13 is further provided between the integrating capacitor 11 and the integrating resistor 12. Even in such a configuration, a similar effect can be obtained.
[0025]
As described above, in the present embodiment, the phase of the internal clock signal generated by the voltage controlled oscillator 2 is compared with that of the external reference clock signal 1 by the phase comparator, and the result is supplied to the voltage controlled oscillator 2 via the integrator 6. , The reference voltage source 9 is connected to the integrator 6 in the phase synchronization circuit that synchronizes the internal clock signal with the external reference clock signal 1. By doing so, the output potential of the integrator 6 can reach the control target value immediately after the activation of the system, so that the phase pull-in can be completed in a short time. Further, since the reference voltage of the reference voltage source 9 can be freely set according to the reference voltage of the reference signal generator 7, the degree of freedom of the circuit configuration can be kept larger. Further, since the phase comparator can be operated with a single power supply, the configuration can be simplified.
[0026]
(Second embodiment)
FIG. 6 is a block diagram showing a configuration of the phase locked loop circuit according to the second embodiment of the present invention. In FIG. 6, the same parts as those in FIG. 1 are denoted by the same reference numerals, and only different parts will be described here.
[0027]
The phase locked loop circuit of FIG. 6 provides a frequency-divided signal of the external reference clock signal 1 and a frequency-divided signal of the output of the voltage controlled oscillator 2 to a digital phase comparator 51 that can detect a difference in frequency. The phase comparator 51 outputs an output (upcount output) that provides a phase comparison result only when the frequency of the output of the voltage controlled oscillator 2 is higher than the frequency of the external reference clock signal 1 and the frequency of the output of the voltage controlled oscillator 2 is controlled by the external reference. And an output (down count output) for providing a phase comparison result only when the frequency is lower than the frequency of the clock signal 1.
[0028]
FIG. 7 is a diagram illustrating a phase comparison characteristic of the phase comparator 51. FIG. 7A shows the average of the Up count output, and only when f (t) <g (t), a sawtooth-like characteristic having a period of 2π is shown. On the other hand, FIG. 7B shows the average of the Down count output, and only when f (t)> g (t), a sawtooth-like characteristic having a period of 2π is shown. These outputs are all given to the error amplifier 81 via the integrator 61.
[0029]
FIG. 8 is a diagram showing a configuration of the integrator 61 in the configuration of FIG. The integrator 61 includes first and second filters in which an integrating capacitor 11 and an integrating resistor 12 are connected in a lag form, respectively. Each filter has an Up count output and a Down count output of the phase comparator 51, respectively. Is entered. The integrating capacitor 11 of each filter is connected to a common reference voltage source 9 so that the reference voltage is shared by both filters. Each output averaged by each filter is supplied to the voltage controlled oscillator 2 via the error amplifier 8.
[0030]
Also in the above configuration, the output potential of the integrator 61 can reach the control target value immediately after startup. Therefore, the same effect as that of the first embodiment can be obtained.
[0031]
FIG. 9 is a diagram showing an active filter type integrator applicable to the configuration of FIG. This integrator has a configuration in which two lag-lead filters shown in FIG. 5 are connected to an error amplifier 16 in which a capacitor and a resistor are connected in negative feedback. That is, first and second filter circuits in which a series circuit of the integrating capacitor 11 and the integrating resistor 13 and the integrating resistor 12 are connected in a lag-lead type, respectively, are connected to two input terminals of the error amplifier 16, respectively. You. The integrating capacitor 11 of each filter circuit is connected to a common reference voltage source 9 and the reference voltage is shared by both filter circuits. With such a configuration, the same effect as described above can be obtained.
[0032]
(Third embodiment)
FIG. 10 is a circuit block diagram showing a configuration of an FM (Frequency Modulation) modulator to which the phase locked loop according to the present invention is applied. In FIG. 10, the same reference numerals are given to portions common to FIGS. 1 and 6, and only different portions will be described here.
[0033]
In this embodiment, an example is shown in which a phase locked loop is used to automatically control the carrier frequency of an FM modulator by AFC (Auto Frequency Control). When the carrier frequency is stabilized by the AFC in the FM modulator, the band of the phase locked loop circuit constituting the AFC needs to be sufficiently reduced in order to sufficiently transmit the low frequency component of the modulated signal. That is, the situation is the same as that of the signal transmission device, so that the time required for completing the synchronization pull-in becomes long, so that it takes a long time to start up after the power is turned on and noise occurs at the time of startup.
[0034]
The configuration of FIG. 10 is substantially the same as that of FIG. 1, except that an FM carrier reference signal 20 is input to the first frequency divider 3 instead of the external reference clock signal 1. The output of the error amplifier 8 is mixed with the FM modulation signal 17 in the adder 18. As a result, the voltage-controlled oscillator 2 outputs a modulation signal g (t) frequency-modulated according to the FM modulation signal 17.
[0035]
Also in the above configuration, by giving the potential of the reference voltage source 9 to the integrator 6, the output of the integrator 6 can be immediately brought to the control target value immediately after the start, and therefore, the synchronization pull-in time can be reduced. Can be. Also in the configuration of FIG. 10, the integrator having the configuration of FIG. 3 or 5 can be used, and further, the phase comparator of FIG. 6 can be used. From the above, according to the present embodiment, it is possible to shorten the time from the start to the completion of the rise, and to realize the FM modulator in which the noise at the time of the start is suppressed.
[0036]
Note that the present invention is not limited to the above embodiment.
For example, in each of the above embodiments, a digital phase comparator is used. However, if a characteristic of monotonically increasing or decreasing in the phase comparison range can be obtained, an analog phase comparator such as a mixer type phase comparator can be used. A similar effect can be obtained by using a vessel. In addition, various modifications can be made without departing from the spirit of the present invention.
[0037]
【The invention's effect】
As described above in detail, according to the present invention, it is possible to provide a phase locked loop circuit, a frequency modulator automatic frequency control circuit, and a phase locked loop method in which the phase pull-in time is reduced while securing the degree of freedom in circuit design.
[Brief description of the drawings]
FIG. 1 is a circuit block diagram illustrating a configuration of a phase locked loop circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing an example of a phase comparison characteristic of the phase comparator 5 shown in FIG.
FIG. 3 is a circuit diagram showing an example of an integrator 6 shown in FIG.
FIG. 4 is a diagram schematically showing a phase pull-in process in the configuration of FIG. 1;
FIG. 5 is a diagram showing another configuration example of the integrator 6;
FIG. 6 is a block diagram showing a configuration of a phase locked loop circuit according to a second embodiment of the present invention.
FIG. 7 is a view showing an example of a phase comparison characteristic of the phase comparator 51 shown in FIG. 6;
FIG. 8 is a circuit diagram showing an example of an integrator 61 shown in FIG.
9 is a diagram illustrating an active filter type integrator applicable to the configuration of FIG. 6;
FIG. 10 is a circuit block diagram showing a configuration of an FM modulator to which a phase locked loop according to the present invention is applied.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 external reference clock signal 2 voltage-controlled oscillator 3 first frequency divider 4 second frequency dividers 5 and 51 phase comparator 6 integrator 7 reference signal generators 8 and 81 error amplifier 9 Reference voltage source 10: Output signal of voltage-controlled oscillator 11, 15, Integration capacitor 12, 13, 14 Integration resistor 17, FM modulation signal 18, Adder 19, FM signal 20, FM carrier reference signal

Claims (7)

電圧制御発振器の出力信号と外部から入力される基準クロック信号とを位相比較し、その結果を積分器で積分して前記電圧制御発振器に制御電圧として与えて当該電圧制御発振器の出力信号を前記基準クロック信号に位相同期させる位相同期回路において、
前記電圧制御発振器の出力信号を前記基準クロック信号に位相同期させるための参照信号に相当する電圧を前記積分器に積分基準電位として与える電圧源を具備することを特徴とする位相同期回路。The phase of the output signal of the voltage controlled oscillator is compared with the phase of a reference clock signal input from the outside, and the result is integrated by an integrator and provided as a control voltage to the voltage controlled oscillator. In a phase synchronization circuit that synchronizes the phase with a clock signal,
A phase locked loop circuit comprising: a voltage source that supplies a voltage corresponding to a reference signal for synchronizing an output signal of the voltage controlled oscillator with a phase of the reference clock signal to the integrator as an integrated reference potential. 内部クロックを発生する電圧制御発振器と、
この電圧制御発振器により発生される内部クロックと外部から与えられる基準クロック信号とを位相比較する位相比較器と、
この位相比較器の出力信号を積分する積分器と、
前記内部クロックを前記基準クロック信号に位相同期させるための参照信号を発生する参照信号源と、
この参照信号源で発生される参照信号と前記積分器の出力信号とを比較してその結果を前記電圧制御発振器に与える誤差増幅器と、
前記積分器の積分基準電位として前記参照信号に相当する電圧を与える電圧源とを具備することを特徴とする位相同期回路。A voltage controlled oscillator for generating an internal clock,
A phase comparator for comparing the phase of an internal clock generated by the voltage-controlled oscillator with a reference clock signal supplied from outside;
An integrator for integrating the output signal of the phase comparator;
A reference signal source for generating a reference signal for synchronizing the internal clock with the reference clock signal;
An error amplifier that compares a reference signal generated by the reference signal source with an output signal of the integrator and provides the result to the voltage-controlled oscillator;
A voltage source for providing a voltage corresponding to the reference signal as an integration reference potential of the integrator. 内部クロックを発生する電圧制御発振器と、
この電圧制御発振器により発生される内部クロックと外部から与えられる基準クロック信号とを位相比較し、前記内部クロックの周波数より前記基準クロックの周波数が高い場合と、前記内部クロックの周波数より前記基準クロックの周波数が低い場合とに応じた２系統の比較信号を出力する位相比較器と、
この位相比較器から出力される前記２系統の比較信号をそれぞれ積分する積分器と、
この積分器で積分された前記２系統の比較信号の差を前記電圧制御発振器に与える誤差増幅器と、
前記内部クロックを前記基準クロック信号に位相同期させるための制御目標電圧に相当する電圧を、積分基準電位として前記積分器に与える電圧源とを具備することを特徴とする位相同期回路。A voltage controlled oscillator for generating an internal clock,
The internal clock generated by the voltage controlled oscillator is compared in phase with an externally applied reference clock signal, and the frequency of the reference clock is higher than the frequency of the internal clock, and the frequency of the reference clock is higher than the frequency of the internal clock. A phase comparator that outputs two systems of comparison signals according to when the frequency is low;
An integrator for integrating each of the two comparison signals output from the phase comparator;
An error amplifier for giving the difference between the two comparison signals integrated by the integrator to the voltage controlled oscillator;
And a voltage source that supplies a voltage corresponding to a control target voltage for synchronizing the phase of the internal clock with the reference clock signal to the integrator as an integration reference potential. さらに、前記電圧制御発振器により発生される内部クロック、および外部から与えられる基準クロック信号の少なくともいずれか一方を分周または逓倍して互いの周波数を一致させる周波数制御手段を備え、
前記位相比較器は、前記周波数制御手段で周波数が一致させられた信号間の位相を比較することを特徴とする請求項２または３に記載の位相同期回路。Further, frequency control means for dividing or multiplying at least one of an internal clock generated by the voltage controlled oscillator and an externally applied reference clock signal to match the respective frequencies,
The phase synchronization circuit according to claim 2, wherein the phase comparator compares phases between signals whose frequencies are matched by the frequency control unit. 周波数変調信号を出力する電圧制御発振器と、
搬送波を発生する搬送波発生器と、
前記周波数変調信号と前記搬送波発生器で発生される搬送波とを位相比較する位相比較器と、
この位相比較器の出力信号を積分する積分器と、
前記周波数変調信号を前記搬送波に位相同期させるための参照信号を発生する参照信号源と、
この参照信号源で発生される参照信号と前記積分器の出力信号とを比較してその結果を出力する誤差増幅器と、
この誤差増幅器の出力と変調信号とを加算してその結果を前記電圧制御発振器に与える加算器と、
前記積分器の積分基準電位として前記参照信号に相当する電圧を与える電圧源とを具備することを特徴とする周波数変調器自動周波数制御回路。A voltage-controlled oscillator that outputs a frequency modulation signal,
A carrier generator for generating a carrier,
A phase comparator for comparing the phase of the frequency-modulated signal and the carrier generated by the carrier generator,
An integrator for integrating the output signal of the phase comparator;
A reference signal source for generating a reference signal for synchronizing the frequency modulation signal with the carrier,
An error amplifier that compares a reference signal generated by the reference signal source with an output signal of the integrator and outputs a result thereof;
An adder that adds the output of the error amplifier and the modulation signal and provides the result to the voltage-controlled oscillator;
A voltage source for providing a voltage corresponding to the reference signal as an integration reference potential of the integrator. さらに、前記電圧制御発振器で発生される前記周波数変調信号、および前記搬送波発生器で発生される前記搬送波の少なくともいずれか一方を分周または逓倍して互いの周波数を一致させる周波数制御手段を備え、
前記位相比較器は、前記周波数制御手段で周波数が一致させられた信号間の位相を比較することを特徴とする請求項５に記載の周波数変調器自動周波数制御回路。Further, the frequency modulation signal generated by the voltage-controlled oscillator, and frequency control means for dividing or multiplying at least one of the carrier generated by the carrier generator to match the frequency of each other,
The frequency modulator automatic frequency control circuit according to claim 5, wherein the phase comparator compares phases between signals whose frequencies are matched by the frequency control means. 電圧制御発振器の出力信号と外部から入力される基準クロック信号とを位相比較し、その結果を積分器で積分して前記電圧制御発振器に制御電圧として与えて当該電圧制御発振器の出力信号を前記基準クロック信号に位相同期させる位相同期方法において、
前記電圧制御発振器の出力信号を前記基準クロック信号に位相同期させるための参照信号に相当する電圧を前記積分器に積分基準電位として与えることを特徴とする位相同期方法。The phase of the output signal of the voltage controlled oscillator is compared with the phase of a reference clock signal input from the outside, and the result is integrated by an integrator and provided as a control voltage to the voltage controlled oscillator. In a phase synchronization method for synchronizing a phase with a clock signal,
A phase synchronization method, wherein a voltage corresponding to a reference signal for synchronizing an output signal of the voltage controlled oscillator with a phase of the reference clock signal is supplied to the integrator as an integration reference potential.

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