JP2004014658A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004014658A JP2004014658A JP2002163800A JP2002163800A JP2004014658A JP 2004014658 A JP2004014658 A JP 2004014658A JP 2002163800 A JP2002163800 A JP 2002163800A JP 2002163800 A JP2002163800 A JP 2002163800A JP 2004014658 A JP2004014658 A JP 2004014658A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor region
- conductivity type
- epitaxial layer
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【解決手段】半導体基板1上にn型の導電性を示すエピタキシャル層(I層)2を形成し、I層2の上面側にp型の導電性を示す半導体領域(P層)3、およびその周辺に所定の距離をおいてn型の導電性を示す半導体領域(N層)4を形成する。さらにP層3に接して第1の電極(アノード電極)5、N層4に接して第2の電極(カソード電極)6を形成し、第1の電極5と第2の電極6との間に、P層3、I層2およびN層4からなるPINダイオードD1,D2を構成する。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、PIN(Positive Intrinsic Negative)ダイオードを有する半導体装置に適用して有効な技術に関する。
【0002】
【従来の技術】
たとえばマグロウヒルブック株式会社発行「半導体デバイスの基礎」昭和61年3月25日発行、グローブ著、図6.1にシリコンのプレーナ型n+p接合ダイオードが記載されている。
【0003】
このn+p接合ダイオードは、まず相対的に高濃度(たとえば1019cm−3)にドープされたp型の導電性を示す基板上に、相対的に低濃度(たとえば1016cm−3)にドープされるp型エピタキシャル膜を成長させる。次に、熱酸化処理によりエピタキシャル膜の表面にシリコン酸化膜を形成した後、シリコン酸化膜の一部を取り除いて窓を形成し、続いてその窓を通じてn型の導電性を示す不純物をエピタキシャル膜へ拡散することにより、n+p接合ダイオードが形成される。このような接合は、基板上に同時に複数個形成される。
【0004】
【発明が解決しようとする課題】
本発明者は、アンテナスイッチ用または位相シフト用のPINダイオードについて検討した。図8は、本発明者によって検討されたPINダイオードの一例を示す半導体基板の要部断面図である。
【0005】
n型の導電性を示す半導体基板(N層)51の表面上にエピタキシャル層(I層)52が形成されており、このエピタキシャル層52に、n型の導電性を示す半導体領域からなるアイソレーション層53に囲まれてp型の導電性を示す半導体領域(P層)54が形成されている。p型の導電性を示す半導体領域54に接して設けられた第1の電極55と、半導体基板51の裏面に接して設けられた第2の電極56との間に、p型の導電性を示す半導体領域(P層)54、エピタキシャル層(I層)52および半導体基板(N層)51からなるPINダイオードが構成される。
【0006】
しかしながら、信号周波数が互いに異なる上記PINダイオードが複数個並列に並んでいる場合、以下の問題が生ずることを本発明者は見いだした。
【0007】
すなわち、入力信号の周波数が互いに異なる第1のPINダイオードE1と第2のPINダイオードE2とを同時にオンさせた場合、エピタキシャル層52に注入されたキャリアはエピタキシャル層52全体に広がるため、第1のPINダイオードE1の高周波信号S1と第2のPINダイオードE2の高周波信号S2とはお互いに干渉(変調)して、出力信号に歪みが生ずることがある。
【0008】
アイソレーション層53を深くすることによって、第1のPINダイオードE1の高周波信号S1と第2のPINダイオードE2の高周波信号S2との間で生ずる干渉(変調)を防ぐことができる。しかしながら、イオン注入法によりエピタキシャル層52に不純物を導入し、その後熱処理を施すことによってアイソレーション層53は形成されるため、その深さには限界があり、エピタキシャル層52が相対的に厚い場合は、アイソレーション層53では上記干渉(変調)を防ぐことが難しいと考えられる。
【0009】
本発明の目的は、複数個並列に並んだPINダイオード間の干渉を軽減することのできる技術を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
本発明は、基板上にn型の導電性を示す不純物が相対的低濃度に導入されたエピタキシャル層が形成され、エピタキシャル層の上面側に、p型の導電性を示す不純物が相対的高濃度に導入された第1の半導体領域と、第1の半導体領域の周辺に所定の距離をおいて、n型の導電性を示す不純物が相対的高濃度に導入された第2の半導体領域とが形成されており、第1の半導体領域、エピタキシャル層および第2の半導体領域からなるダイオードが構成されるものである。
【0013】
本発明は、基板上にn型の導電性を示す不純物が相対的低濃度に導入されたエピタキシャル層を形成する工程と、エピタキシャル層上に第1の絶縁膜を形成する工程と、第1の絶縁膜の一部を除去した後、第1の絶縁膜を除去した領域を通してp型の導電性を示す不純物をエピタキシャル層へ導入して、相対的高濃度の第1の半導体領域を形成する工程と、第1の絶縁膜の上層に第2の絶縁膜を形成する工程と、第1の半導体領域から所定の距離をおいて、所定の幅で第1の半導体領域周辺の第1および第2の絶縁膜を除去した後、第1および第2の絶縁膜を除去した領域を通してn型の導電性を示す不純物をエピタキシャル層へ導入して、相対的高濃度の第2の半導体領域を形成する工程とを有するものである。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0015】
図1は、本発明の一実施の形態であるPINダイオードを示す半導体基板の要部平面図、図2は、図1のA−A′線におけるPINダイオードを示す半導体基板の要部断面図である。なお、図には、並列に並んだ2つのPINダイオードを記載したが、基板上に3つ以上のPINダイオードを配置してもよい。また、図1中、網掛けのハッチングで示す領域は、PINダイオードの一部を構成するN層を示す。
【0016】
シリコン単結晶からなる半導体基板1の上層に、n型の導電性を示す10μm程度の厚さのエピタキシャル層(以下、I層と記す)2が形成されている。I層2には、一辺が50〜150μm程度の矩形からなるp型の導電性を示す半導体領域(以下、P層と記す)3が形成されており、その周辺に所定の距離をおいて、50〜150μm程度の幅を有し、n型の導電性を示す半導体領域(以下、N層と記す)4が形成されている。隣接するP層3は、200〜400μm程度の間隔で離れており、P層3の深さは5μm程度である。またN層4の深さは5〜10μm程度であり、N層4は半導体基板1と接してもよい。
【0017】
さらにアノード、カソードの両電極がI層2の上面側に形成されており、第1の電極(アノード電極)5がP層3に、第2の電極(カソード電極)6がN層4に接している。従って、I層2の上面側に設けられた第1の電極5と第2の電極6との間に、P層3、I層2およびN層4からなるPINダイオードD1,D2が構成される。P層3、I層2およびN層4の不純物濃度は、それぞれ1020cm−3、1013cm−3および1020cm−3程度とすることができる。なお、第1の電極5とI層2または第2の電極6とI層2とが接触しないように、I層2の上層には2μm程度の厚さの絶縁膜7が形成されている。
【0018】
このように、本実施の形態によれば、PINダイオードD1,D2を構成するP層3およびN層4をI層2の上面側に配置して、N層4とP層3とを閉回路とし、N層4に電位、たとえば0.7Vを与えることにより、N層4をキャリア(電子)の注入源とすることができる。従ってキャリアをI層2の表面近傍に集めることができ、さらにN層4を半導体基板1に到達させた場合は、キャリアを各PINダイオードD1,D2が形成されたI層2に納めることができる。その結果、PINダイオードD1,D2が同時にオンしても、I層2全体へのキャリアの広がりを防ぐことができるので、PINダイオードD1の高周波信号S1とPINダイオードD2の高周波信号S2とがお互いに干渉するのを防ぐことができる。これにより、PINダイオードD1,D2を搭載した半導体装置の出力信号の歪み、チャンネル間妨害、混変調などの不具合を改善することができる。
【0019】
また、P層3とN層4との距離によってダイオード特性は制御されるので、ダイオード特性に与えるI層2の厚さの影響が小さくなる。これにより、I層2の厚さを相対的に薄く形成することができて、N層4を半導体基板1に接触させて形成することが容易となる。
【0020】
次に、本発明の一実施の形態であるPINダイオードの製造方法を図3〜図7に示す半導体基板の要部断面図を用いて工程順に説明する。
【0021】
まず、図3に示すように、たとえばn型のシリコン単結晶からなる半導体基板(円形の薄い板状に加工した半導体ウエハ)1を用意する。次に、半導体基板1の表面にエピタキシャル法により、n型のシリコン単結晶膜を成長させて、不純物濃度1013cm−3程度、厚さ10μm程度のI層2を形成する。次に、熱酸化処理を施して、I層2の表面に厚さ1μm程度のシリコン酸化膜7aを形成する。
【0022】
次に、図4に示すように、レジストパターンをマスクとしたドライエッチングにより、シリコン酸化膜7aの一部に200〜400μm程度の間隔で、たとえば矩形の穴を開口した後、たとえばp型の不純物をI層2にイオン注入し、続いて熱処理を施すことによって、不純物濃度1020cm−3程度、深さ5μm程度のP層3を形成する。P層3の一辺は50〜150μm程度の矩形とすることができる。
【0023】
次に、図5に示すように、シリコン酸化膜7aの上層に厚さ1μm程度のシリコン酸化膜7bを、たとえばCVD(Chemical Vapor Deposition)法で堆積する。
【0024】
次に、図6に示すように、レジストパターンをマスクとしたドライエッチングにより、P層3から所定の距離をおいて、50〜150μm程度の幅でP層3の周辺のシリコン酸化膜7a,7bを除去する。続いて、n型の不純物をI層2にイオン注入し、続いて熱処理を施すことによって、不純物濃度1020cm−3程度、深さ5〜10μm程度のN層4を形成する。
【0025】
次に、図7に示すように、P層3の上方のシリコン酸化膜7bを除去した後、シリコン酸化膜7bの上層に金属膜、たとえばアルミニウム合金膜を堆積する。この後、レジストパターンをマスクとしたドライエッチングにより、この金属膜を加工して、P層3に接続する第1の電極5およびN層4に接続する第2の電極6を形成する。これにより、PINダイオードが略完成する。
【0026】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0027】
たとえば、前記実施の形態では、PINダイオードに適用した場合について説明したが、他のダイオード、たとえばバリキャップダイオード、またはチェナーダイオード、スイッチングダイオード、ショットキーダイオードなどのpn接合ダイオードにも適用することができて、同様の効果が得られる。
【0028】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0029】
PINダイオードを構成するP層およびN層をI層の上面側に配置し、N層に電位を与えてN層をカソードとして用いることにより、キャリアをI層の表面近傍に集めることができる。これにより、複数のPINダイオードが同時にオンしても、I層全体へのキャリアの広がりを防ぐことができるので、複数のPINダイオード間において高周波信号がお互いに干渉するのを防止することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるPINダイオードを示す半導体基板の要部平面図である。
【図2】図1のA−A′線におけるPINダイオードを示す半導体基板の要部断面図である。
【図3】本発明の一実施の形態であるPINダイオードの製造方法を示す半導体基板の要部断面図である。
【図4】本発明の一実施の形態であるPINダイオードの製造方法を示す半導体基板の要部断面図である。
【図5】本発明の一実施の形態であるPINダイオードの製造方法を示す半導体基板の要部断面図である。
【図6】本発明の一実施の形態であるPINダイオードの製造方法を示す半導体基板の要部断面図である。
【図7】本発明の一実施の形態であるPINダイオードの製造方法を示す半導体基板の要部断面図である。
【図8】本発明が検討したPINダイオードを示す半導体基板の要部断面図である。
【符号の説明】
1 半導体基板
2 エピタキシャル層(I層)
3 p型の導電性を示す半導体領域(P層)
4 n型の導電性を示す半導体領域(N層)
5 第1の電極
6 第2の電極
7 絶縁膜
7a シリコン酸化膜
7b シリコン酸化膜
51 半導体基板(N層)
52 エピタキシャル層(I層)
53 アイソレーション層
54 p型の導電性を示す半導体領域(P層)
55 第1の電極
56 第2の電極
D1 PINダイオード
D2 PINダイオード
S1 高周波信号
S2 高周波信号
E1 第1のPINダイオード
E2 第2のPINダイオード
Claims (5)
- 基板上に第1の導電型を示す不純物が相対的低濃度に導入されたエピタキシャル層が形成され、前記エピタキシャル層の上面側に、前記第1の導電型と異なる第2の導電型を示す不純物が相対的高濃度に導入された第1の半導体領域と、前記第1の半導体領域の周辺に所定の距離をおいて、前記第1の導電型を示す不純物が相対的高濃度に導入された第2の半導体領域とが形成されており、
前記第1の半導体領域、前記エピタキシャル層および前記第2の半導体領域からなるダイオードが構成されることを特徴とする半導体装置。 - 基板上に第1の導電型を示す不純物が相対的低濃度に導入されたエピタキシャル層が形成され、前記エピタキシャル層の上面側に、前記第1の導電型と異なる第2の導電型を示す不純物が相対的高濃度に導入された第1の半導体領域と、前記第1の半導体領域の周辺に所定の距離をおいて、前記第1の導電型を示す不純物が相対的高濃度に導入された第2の半導体領域とが形成されており、
前記第1の半導体領域、前記エピタキシャル層および前記第2の半導体領域からなるダイオードが構成され、前記第2の半導体領域は前記基板に達していることを特徴とする半導体装置。 - 基板の上面側に、第1の導電型を示す不純物が導入された第1の半導体領域と、前記第1の半導体領域の周辺に前記第1の導電型と異なる第2の導電型を示す不純物が導入された第2の半導体領域とが形成されており、
前記第1の半導体領域および前記第2の半導体領域からなるダイオードが構成されることを特徴とする半導体装置。 - (a)基板上に第1の導電型を示す不純物が相対的低濃度に導入されたエピタキシャル層を形成する工程と、
(b)前記エピタキシャル層上に第1の絶縁膜を形成する工程と、
(c)前記第1の絶縁膜の一部を除去した後、前記第1の絶縁膜を除去した領域を通して前記第1の導電型と異なる第2の導電型の不純物を前記エピタキシャル層へ導入して、相対的高濃度の第1の半導体領域を形成する工程と、
(d)前記第1の絶縁膜の上層に第2の絶縁膜を形成する工程と、
(e)前記第1の半導体領域から所定の距離をおいて、所定の幅で前記第1の半導体領域周辺の前記第1および第2の絶縁膜を除去した後、前記第1および第2の絶縁膜を除去した領域を通して前記第1の導電型の不純物を前記エピタキシャル層へ導入して、相対的高濃度の第2の半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 - (a)基板上に第1の導電型を示す不純物が相対的低濃度に導入されたエピタキシャル層を形成する工程と、
(b)前記エピタキシャル層上に第1の絶縁膜を形成する工程と、
(c)前記第1の絶縁膜の一部を除去した後、前記第1の絶縁膜を除去した領域を通して前記第1の導電型と異なる第2の導電型の不純物を前記エピタキシャル層へ導入して、相対的高濃度の第1の半導体領域を形成する工程と、
(d)前記第1の絶縁膜の上層に第2の絶縁膜を形成する工程と、
(e)前記第1の半導体領域から所定の距離をおいて、所定の幅で前記第1の半導体領域周辺の前記第1および第2の絶縁膜を除去した後、前記第1および第2の絶縁膜を除去した領域を通して前記第1の導電型の不純物を前記エピタキシャル層へ導入して、相対的高濃度の第2の半導体領域を形成する工程とを有し、
前記第2の半導体領域は、前記基板に達することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002163800A JP2004014658A (ja) | 2002-06-05 | 2002-06-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002163800A JP2004014658A (ja) | 2002-06-05 | 2002-06-05 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004014658A true JP2004014658A (ja) | 2004-01-15 |
JP2004014658A5 JP2004014658A5 (ja) | 2005-07-07 |
Family
ID=30432125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002163800A Pending JP2004014658A (ja) | 2002-06-05 | 2002-06-05 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004014658A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007536759A (ja) * | 2004-05-06 | 2007-12-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子装置 |
JP2008113000A (ja) * | 2006-10-26 | 2008-05-15 | Samsung Electronics Co Ltd | マクロ及びマイクロ周波数のチューニングが可能な半導体素子及びそれを備えるアンテナと周波数チューニング回路 |
JP2012514380A (ja) * | 2008-12-31 | 2012-06-21 | シエラ・ネバダ・コーポレイション | モノリシック半導体マイクロ波スイッチアレイ |
JP2023500610A (ja) * | 2019-10-24 | 2023-01-10 | 華為技術有限公司 | 半導体スイッチデバイス、その製造方法、およびソリッドステート移相器 |
-
2002
- 2002-06-05 JP JP2002163800A patent/JP2004014658A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007536759A (ja) * | 2004-05-06 | 2007-12-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子装置 |
US8901703B2 (en) | 2004-05-06 | 2014-12-02 | Nxp, B.V. | Electronic device |
JP2008113000A (ja) * | 2006-10-26 | 2008-05-15 | Samsung Electronics Co Ltd | マクロ及びマイクロ周波数のチューニングが可能な半導体素子及びそれを備えるアンテナと周波数チューニング回路 |
JP2012514380A (ja) * | 2008-12-31 | 2012-06-21 | シエラ・ネバダ・コーポレイション | モノリシック半導体マイクロ波スイッチアレイ |
JP2023500610A (ja) * | 2019-10-24 | 2023-01-10 | 華為技術有限公司 | 半導体スイッチデバイス、その製造方法、およびソリッドステート移相器 |
JP7436648B2 (ja) | 2019-10-24 | 2024-02-21 | 華為技術有限公司 | 半導体スイッチデバイス、その製造方法、およびソリッドステート移相器 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2577330B2 (ja) | 両面ゲ−ト静電誘導サイリスタの製造方法 | |
KR20020084685A (ko) | 순방향 및 역방향 차단 장치 및 그 제조 방법 | |
CN109860273B (zh) | Mps二极管器件及其制备方法 | |
US8637872B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
CN109888024B (zh) | Mps二极管器件及其制备方法 | |
JPH04152536A (ja) | Mis型半導体装置の製造方法 | |
JP2004014658A (ja) | 半導体装置およびその製造方法 | |
JPH03124065A (ja) | 集積回路素子 | |
JP4059566B2 (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
CN108598154A (zh) | 一种增强型氮化镓晶体管及其制备方法 | |
KR100961548B1 (ko) | 수평형 p-i-n 다이오드의 제조 방법 | |
US3905036A (en) | Field effect transistor devices and methods of making same | |
JP3703427B2 (ja) | Mos電界効果トランジスタ | |
JP2859400B2 (ja) | ゲートターンオフサイリスタの製造方法 | |
KR19990010738A (ko) | 전력용 반도체소자 및 그 제조방법 | |
JP2004297007A (ja) | 炭化けい素半導体装置 | |
JPH08167617A (ja) | 高耐圧半導体装置 | |
JPS5986268A (ja) | 変調ド−ピング層を動作層とするシヨツトキ−ゲ−ト型電界効果トランジスタ− | |
JPS61129867A (ja) | 半導体装置 | |
KR100257525B1 (ko) | 트랜지스터 형성방법 | |
JPH01125975A (ja) | 半導体装置の製造方法 | |
KR100380575B1 (ko) | 바이폴라트랜지스터및그의제조방법 | |
CN111162129A (zh) | 晶体管及其制备方法、显示基板和显示装置 | |
JPH11145151A (ja) | 半絶縁ポリシリコン膜を用いた電力半導体装置 | |
JPH05283715A (ja) | 高安定ツェナーダイオード |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041104 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041104 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070306 |
|
A02 | Decision of refusal |
Effective date: 20070626 Free format text: JAPANESE INTERMEDIATE CODE: A02 |