JP2004007564A - D/a converter - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide an D/A converter of high precision which is not affected by parasitic capacitance and in which offset error is eliminated by using a simple configuration. <P>SOLUTION: The D/A converter is constituted of an inversion amplifier, a terminal capacitor C0 and weighted capacitors C1-C4 weighted in 1:2:4:8 wherein one ends of the C0 and the C1-C4 are connected in common with an input terminal of the inversion amplifier, switches SWD1-SWD4 which selectively afford either reference voltages VT, VB to the weighted capacitors C1-C4 in accordance with digital data when reset operation is performed, switches SWR0-SWR4 which connect the capacitors C0-C4 in parallel with an output terminal of the inversion amplifier when output operation is performed, and a switch SWR 5 which is arranged between an input and an output of the inversion amplifier and turned on during reset operation and turned off during output operation. As a result, a voltage of an input node of the inversion amplifier always becomes constant at a threshold voltage, so that an D/A output which is not affected by parasitic capacitance and is free from offset voltage component can be obtained. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【産業上の利用分野】
本発明は、ディジタルデータをアナログ電圧に変換するＤ／Ａ変換器に関わるものであり、特にＣＭＯＳデバイス上に小さな面積で高分解能の出力が得られる加重容量回路を用いたＤ／Ａ変換器として構成する場合に好適な構成を提供するものである。
【０００２】
【従来の技術】
ＣＭＯＳデバイス上でのＤ／Ａ変換器の実現手段としては、２つの基準電圧間に分圧用の多数の抵抗を直列に接続して、入力のディジタルデータに対応した分圧電圧を選択して出力する電圧スケーリング型のＤ／Ａ変換器が一般的に用いられているが、高ビットでは抵抗値のばらつきにより積分直線性が悪くなるという問題を有している。
【０００３】
これに対して、ＣＭＯＳデバイスにおける容量値の比精度の高さを利用して、容量値を１：２：４というように２進化加重された複数の容量を用いて２つの基準電圧間の分圧電圧を出力する、電荷スケーリング型のＤ／Ａ変換器がＡｌａｎ　Ｂ．　Ｇｒｅｂｅｎｅ著の「Ｂｉｐｏｌａｒ　ａｎｄ　ＭＯＳ　Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　Ｄｅｓｉｇｎ」（非特許文献１）等にその原理が記述され、ＣＭＯＳ回路におけるその優位性が述べられている。
【０００４】
図１５にその原理に基づき具体化した４ビットのＤ／Ａ変換器を示してその動作を説明する。図１５において、容量Ｃ１〜Ｃ４は１：２：４：８の２進化加重された容量であり、容量Ｃ０は容量値の総和を１６（＝２^４）とするための終端容量で、それらの容量の一端は電圧ノードＮ１に共通に接続され、このノードＮ１の電圧がバッファ・アンプ（ＡＭＰ１）を介して出力端子Ｖｏｕｔに接続されている。一方、容量の他端はそれぞれにスイッチＳＷＲ０〜ＳＷＲ４が接続され、このスイッチＳＷＲ０〜ＳＷＲ４はリセット動作時には図１５に示す状態をとり、スイッチＳＷＲ５により各容量の両端は短絡されるため電荷はゼロにリセットされる。なお、そのときのノードＮ１の電位はバイアス電圧Ｖｂにより与えられる。そのリセット動作を行った後、Ｄ／Ａ変換電圧を出力する出力動作時にはスイッチＳＷＲ５はオフ、スイッチＳＷＲ０〜ＳＷＲ４は図１５に示す状態と反対側に接続して、各容量の独立した端子側にはディジタルデータにより制御されるスイッチＳＷＤ１〜ＳＷＤ４を介してＧＮＤまたは基準電圧Ｖｒｅｆのいずれかに選択的に接続される。なお、このとき容量Ｃ０の独立端子側だけは常にＧＮＤに接続されるように固定されている。
【０００５】
このような構成および動作において、リセット動作時と出力動作時における容量に保持された総電荷量は電荷保存則により一定であるため、出力動作時のノードＮ１の電圧をＶｏとすると式（１）が成立する。この式中、Ｖ１〜Ｖ４はディジタルデータにより容量の独立端子側が接続される電圧値で０かＶｒｅｆのいずれかをとる。
Ｖｏ＊Ｃ０＋（Ｖｏ−Ｖ１）＊Ｃ１＋（Ｖｏ　−Ｖ２）＊Ｃ２＋（Ｖｏ−Ｖ３）＊Ｃ３＋（Ｖｏ−Ｖ４）＊Ｃ４＝　０　・・・（１）
【０００６】
式（１）において、Ｖｉ（ｉ＝１，２，３，４）はディジタルデータにより制御され０またはＶｒｅｆのいずれかなので、各ビットのディジタルデータをＤｉ（ｉ＝１，２，３，４）として、Ｄｉ＝０のときはＧＮＤに接続し０となり、Ｄｉ＝１のときはＶｒｅｆになるとすると、Ｖｉ＝Ｄｉ＊Ｖｒｅｆと表すことができる。また、各容量の比がＣ０：Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１：１：２：４：８であるため、Ｃ０で規格化して式（１）を解くと、電圧Ｖｏは式（２）のように表される。この式中Ｄ１〜Ｄ４は各ビットのディジタルデータであり１か０の値をとる。
Ｖｏ　＝　Ｖｒｅｆ＊（Ｄ１＋２＊Ｄ２＋４＊Ｄ３＋８＊Ｄ４）／１６　　・・・（２）
【０００７】
式（２）によると、ディジタルデータＤ１〜Ｄ４の与え方によりＶｏｕｔの出力はＶｒｅｆ／１６ステップで０〜１５／１６Ｖｒｅｆまでの任意のアナログ電圧が得られることがわかる。このように重み付けが１：２：４：・・：２^ｎ−１というように２進化加重された容量をｎビット分用意すするとともに、比が１の容量を終端容量として１つ付加することで、同様にｎビットのＤ／Ａ変換器が実現できる。このとき一番小さな容量を単位容量とするとｎビットのＤ／Ａ変換器を実現するには単位容量が２^ｎ個必要なことがわかる。なお、図１５では出力動作時に容量に印加される電圧はＧＮＤまたはＶｒｅｆのいずれかであったが、これらを任意の２つの基準電圧とすることで、その２つの基準電圧間を分圧する出力をえることができる。
【０００８】
また、上記と同種の複数の容量を用いたＤ／Ａ変換器としては、以下の特許文献１に記載されたものが挙げられ、また、複数の容量を用いたＤ／Ａ変換器ではあるが、異なるタイプのものとしては、以下の非特許文献２に記載されたものが挙げられる。
【非特許文献１】
”Ｂｉｐｏｌａｒ　ａｎｄ　Ｍｏｓ　Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　Ｄｅｓｉｇｎ”　（Ａｌａｎ　Ｂ．　Ｇｒｅｂｅｎｅ著、Ｊｏｈｎ　Ｗｉｌｅｙ　＆　Ｓｏｎｓ社、１９８４年２月１日発行）
【非特許文献２】
”Ａ　Ｍｕｌｔｉｂｉｔ　Ｄｅｌｔａ　Ｓｉｇｍａ　Ａｕｄｉｏ　ＤＡＣ　ｗｉｔｈ　１２０−ｄＢ　Ｄｙｎａｍｉｃ　Ｒａｎｇｅ”　（Ｉｃｈｉｒｏ　Ｆｕｊｉｍｏｒｉ　ｅｔ．　ａｌ，　ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ　ＶＯＬ．３５，　ＮＯ．８，　ＡＵＧＵＳＴ　２０００，　Ｐ．１０６６）（特に、ｆｉｇ．　８のｆｉｖｅ−ｂｉｔ　ＳＣ　ＤＡＣ　ｗｉｔｈ　ｈｙｂｒｉｄ　ｐｏｓｔ　ｆｉｌｔｅｒを参照）
【０００９】
【特許文献１】
特許３１６６６０３号公報
【００１０】
【発明が解決しようとする課題】
ＣＭＯＳデバイス上では抵抗よりも容量のほうが高い比精度を実現できるため図１５に示す電荷スケーリング型のＤ／Ａ変換器のほうが原理的には有利である。しかしながら、実際には図１５のノードＮ１にはバッファの入力容量やスイッチＳＷＲ５による寄生容量Ｃｐが存在するため、この寄生容量に電荷が分配されて誤差が発生する。式（１）において、リセット動作時にノードＮ１の電圧がバイアス電圧源によりＶｂであるとすると、寄生容量の電荷分を考慮すると式（１）は式（３）のように書き直される。ここでＱは式（４）に示されるように、式（１）における左側の項で、出力動作時に寄生容量以外に保持されている総電荷量を表している。
Ｑ　＋　Ｖｏ＊Ｃｐ　＝　Ｖｂ＊Ｃｐ　　　　・・・・・　（３）
Ｑ＝　Ｖｏ＊Ｃ０＋（Ｖｏ−Ｘ１）＊Ｃ１＋（Ｖｏ　−Ｘ２）＊Ｃ２＋（Ｖｏ−Ｘ３）＊Ｃ３＋（Ｖｏ−Ｘ４）＊Ｃ４・・・（４）
【００１１】
このように式（３）に示す寄生容量Ｃｐの項の影響により、Ｃｐに電圧依存性がないとして式（３）を解けばわかるように、Ｄ／Ａ変換出力の１ステップがＶｒｅｆ／（１６＋Ｃｐ／Ｃ０）に低下するため、意図した出力レンジを得ることができなという問題が生じる。さらに寄生容量Ｃｐが電圧依存性を有するとＤ／Ａ変換出力の直線性までも悪化させる。したがって、この寄生容量の影響を相対的に低減するためには単位容量Ｃ０を大きくしなければならないが、これはＤ／Ａ変換器の占有面積が大きくなるという問題を含んでいる。
【００１２】
一方、式（３）を見ればわかるように、リセット時のノードＮ１の電圧Ｖｂと出力電圧Ｖｏが等しければ、左右の寄生容量Ｃｐの項はキャンセルされ誤差は生じない。そこで、Ｄ／Ａ変換器にて出力される電圧Ｖｏに近い電圧をリセット時にＶｂとして与えるために、一度Ｄ／Ａ変換した出力を図１５のバッファのあとにサンプルホールド回路を設けて保持して、２回目のリセット時にその出力をＶｂとして与えるという方法が上記特許文献１に示されているが、この方法では１つのＤ／Ａ変換出力を得るために、複数回のリセット動作が必要になるため変換レートを上げるのに不利となる。また、以上に示した従来の方法ではバッファのオフセット電圧によるオフセット誤差もＤ／Ａ変換器出力に生じるという問題も含んでいる。
【００１３】
本発明の目的は、従来の電荷スケーリング型のＤ／Ａ変換器で大きな問題となっていた寄生容量による誤差の影響を受けないＤ／Ａ変換器を簡単な構成と動作で実現することで、小さな面積でも高精度なＤ／Ａ変換器を可能とすることを第一の目的としている。また、増幅出力を得るために必要な内部バッファ等のオフセット電圧の影響を受けずにオフセット誤差のないＤ／Ａ変換器を実現することを第２の目的としている。さらには、従来の構成では８ビットで２５６個、１０ビットで１０２４個の容量が必要となるように、高分解能になると多数の容量を必要とするため回路面積が非常に大きくならざるをえなかったが、これを回避して、小さな回路規模でも高分解能なＤ／Ａ変換器を実現することを第３の目的としている。また、副次的な目的として、高速動作のパイプライン型ＡＤ変換器等に必要な完全差動型のＤ／Ａ変換器を実現することを第４の目的としている。
【００１４】
【課題を解決するための手段】
以上の目的を達成するために本発明においては、以下の手段を用いる。すなわち、単位容量となる１個の終端容量、及び、単位容量に対して１：２：４：・・・：２^{（ｎ−１）}に重み付けされたｎ個の加重容量の計ｎ＋１個の容量と、増幅出力を得るための反転増幅器とを有するＤ／Ａ変換器であって、前記反転増幅器の入出力間には帰還用のスイッチング手段が設けられるとともに、前記ｎ＋１個の容量の第１端子側は共通に前記反転増幅器の入力端子に接続され、前記終端容量を前記複数の基準電圧のいずれか一つに接続（リセット動作）し、次に、前記終端容量を前記反転増幅器の出力に接続（出力動作）する終端動作用スイッチング手段と、前記加重容量の第２端子側には、供給されるディジタルデータ（の各ビット）に応じて複数の基準電圧に対して選択的に前記加重容量の第２端子側を接続（リセット動作）し、次に、前記容量の第２端子側を前記反転増幅器の出力に接続（出力動作）する複数の入力動作用スイッチング手段とが設けられていることを特徴とするＤ／Ａ変換器である。
【００１５】
このようにＤ／Ａ変換器を構成して、リセット動作時は反転増幅器の帰還用スイッチを導通（閉成）させるとともに、終端動作用スイッチング手段により終端容量に複数の基準電圧の一つを供給し、さらに、加重容量の第２端子にディジタルデータに基づき選択された基準電圧を複数の入力動作用スイッチング手段を介してそれぞれ与え、出力動作時には帰還用のスイッチング手段をオフ（開成）して、終端動作用スイッチング手段及び入力動作用スイッチング手段により、全容量が反転増幅器の入出力間に接続されるようにする。
【００１６】
このような動作により、出力動作時には反転増幅器の出力電圧は容量値で重み付けされた係数を選択された基準電圧に乗じた加重平均値が出力されるが、反転増幅器の入力電圧はリセット動作時でも出力動作時でも入出力間に帰還がかかるため常に一定の電圧となり、この反転増幅器の入力ノードに存在する寄生容量の電荷も一定となるため、寄生容量の影響を受けない出力電圧を得ることができる。また反転増幅器のオフセット電圧も最初のリセット動作時に各容量に保持され、出力動作時には反転増幅器のオフセット電圧を補正するように働くため、反転増幅器のオフセット電圧を含まない正確な出力が得られる。このように、以上の手段により第１および第２の目的を達成することが可能である。
【００１７】
本発明において、前記複数の基準電圧はもとになる２つの主基準電圧値と、その２つの主基準電圧値間をｍ等分に分圧して得られたｍ−１個の副基準電圧値からなる場合がある。この場合には、入力動作用スイッチング手段により、加重容量には、前記２つの主基準電圧値のいずれかの電圧が選択的に与えられるとともに、終端動作用スイッチング手段により、終端容量には、２つの主基準電圧値またはｍ−１個の副基準電圧値のいずれかが与えられるように構成することが望ましい。副基準電圧を終端容量に入力した場合には、反転増幅器の出力の分解能を副基準電圧の分解能に応じて増加させることができる。このように副基準電圧を細かくすることで加重容量の数を増やさずに分解能を上げることができるため、小さな回路規模でも高分解能のＤ／Ａ変換器が実現でき、これにより第１、第２および第３の目的が達成することが可能である。
【００１８】
前記副基準電圧を発生するための具体的な構成としては、第２のＤ／Ａ変換器を設けるとともに、その出力を、終端動作用スイッチング手段を介して終端容量の第２の端子に接続すれば良い。このような構成を用いると、第２のＤ／Ａ変換器に複数の下位ビット（ビット数はｎ′）を供給してアナログ出力を生成し、この出力を最初のＤ／Ａ変換器の終端容量に与えるとともに、上位ビット（ビット数はｎ）を供給することで、ビット数がｎ＋ｎ′の出力を得ることができる。たとえば、従来の８ビットのＤ／Ａ変換器では２５６個の単位容量が必要であったのに対して、本発明では４ビットのＤ／Ａ変換器２つで構成できるため、１６＊２すなわち３２個の単位容量で８ビットのＤ／Ａ変換器が構成でき、小さな回路規模でも高分解能のＤ／Ａ変換器が実現できることがわかる。これは分解能を上げれば上げるほど回路規模に大きな差がつくため、精度の必要なビット数の大きいＤ／Ａ変換器には非常に有効であるといえる。
【００１９】
また前記副基準電圧値を発生する別の具体的な手段としては、Ｄ／Ａ変換器を構成する反転増幅器出力にサンプルホールド回路を設け、そのサンプルホールド回路の出力を終端容量の第２の端子に接続しても実現できる。これにより、サンプルホールド回路は一般的にＤ／Ａ変換器より小さな面積で実現できるため、これにより２つのＤ／Ａ変換器を用いるよりも更に小さな回路規模で高分解能のＤ／Ａ変換器を構成することが可能となる。
【００２０】
また前記サンプルホールド回路の一手段としては、一度Ｄ／Ａ変換器出力として終端容量および加重容量に蓄積された信号出力電荷のうち、終端容量自体に保持された信号電荷のみを保持したまま、次のＤ／Ａ変換器リセット動作を行うことというように、終端容量自体をサンプルホールド回路として利用することでも実現でき、これにより、更に小さな回路規模での高分解能のＤ／Ａ変換器が実現できる。
【００２１】
また本発明において小さな回路規模で高分解能のＤ／Ａ変換器を実現する別の手段としては、単位容量となる１個の終端容量、及び、単位容量に対して１：２：４：・・・：２^{（ｎ−１）}に重み付けされたｎ個の加重容量の計ｎ＋１個の容量と、増幅出力を得るための反転増幅器とを有するＤ／Ａ変換器であって、前記反転増幅器の入出力間には帰還用のスイッチング手段が設けられるとともに、前記ｎ＋１個の容量の第１端子側は共通に前記反転増幅器の入力端子に接続され、前記終端容量の第２端子側を複数の基準電圧の一つに接続し、次に、前記終端容量の第２端子側を前記反転増幅器の出力に接続する終端動作用スイッチング手段と、前記加重容量の第２端子側には複数の基準電圧に対して選択的に前記容量の第２端子側を接続し、次に、前記加重容量の第２端子側を反転増幅器の出力に接続する複数の入力動作用スイッチング手段とが設けられている、ことを特徴とするＤ／Ａ変換器を並列に２組設けるとともに、その２組のＤ／Ａ変換器の終端容量には、２つの主基準電圧の相異なる電圧がそれぞれに与えられるとともに、２つの基準電圧入力信号線には前記２組のＤ／Ａ変換器出力がサンプルホールド回路を介して与えられる構成を用いることでも実現できる。このような構成でも小さな回路規模で高分解能のＤ／Ａ変換器が実現できる。
【００２２】
また本発明において、前記反転増幅器は完全差動型の２入力２出力のオペアンプであり、前記ｎ＋１個の容量、前記終端動作用スイッチング手段、前記複数の入力動作用スイッチング手段、前記帰還用のスイッチング手段はそれぞれの入出力に対して２組ずつ設けられるとともに、前記終端動作用スイッチング手段及び前記入力動作用スイッチング手段であたえられる基準電圧は２組の系において対応する容量同士で２つの主基準電圧の相異なる一方が与えられる（すなわち相互に逆の電圧が与えられる）ことが望ましい。これにより、高速動作のパイプライン型ＡＤ変換器等に必要な完全差動型のＤ／Ａ変換器を実現でき、第１〜第４の目的までを達成することができる。
【００２３】
【発明の実施の形態】
［第１実施形態］
図１は本発明の基本動作を説明するために、第１実施形態として示す４ビットのＤ／Ａ変換器である。図１において、容量Ｃ１〜Ｃ４は容量値の比が１：２：４：８の加重容量で、容量Ｃ０は容量比が１の終端容量である。これらの容量の一端は共通に反転増幅器（ＩＮＶ１）の入力ノードＮ１に接続され、またそれら容量の他端はリセット動作時には２つの主基準電圧となる最低電圧ＶＢと最高電圧ＶＴのいずれかに独立に接続し、出力動作時には反転増幅器ＩＮＶ１の出力に共通に接続するスイッチＳＷＲ０〜ＳＷＲ４に接続している。なお、リセット動作時において各容量に接続する主基準電圧は、加重容量Ｃ１〜Ｃ４についてはディジタルデータに基づき制御されるスイッチＳＷＤ１〜ＳＷＤ４により選択的に与えられるが、終端容量Ｃ０は最低電圧ＶＢが固定して与えられるようになっている。また、反転増幅器ＩＮＶ１の入出力間にはリセット動作時にオン状態、出力動作時にオフ状態をとる帰還用スイッチＳＷＲ５が設けられている。
【００２４】
このような構成において、リセット動作時は反転増幅器ＩＮＶ１の入出力間のスイッチＳＷＲ５がオンして短絡されるため、反転増幅器ＩＮＶ１の入力端子ノードＮ２の電圧は、反転増幅器ＩＮＶ１のしきい値電圧Ｖｔｈとなる。また各容量の独立した端子側に与えられる電圧をＶ１〜Ｖ４とすると、容量に蓄積される総電荷量Ｑは式（５）で表される。ここでＶ１〜Ｖ４はＶＢまたはＶＴのいずれかの電圧値をとる。
Ｑ＝（Ｖｔｈ−ＶＢ）＊Ｃ０＋（Ｖｔｈ−Ｖ１）＊Ｃ１＋（Ｖｔｈ−Ｖ２）＊Ｃ２＋（Ｖｔｈ−Ｖ３）＊Ｃ３＋（Ｖｔｈ−Ｖ４）＊Ｃ４
・・・・・（５）
【００２５】
次に出力動作時においては、ＳＷＲ５がオフとなり、各容量のＳＷＲ０〜ＳＷＲ４の端子側は反転増幅器ＩＮＶ１の出力に共通に接続する。このとき反転増幅器ＩＮＶ１のオープンループゲインが十分に高いとすると、反転増幅器ＩＮＶ１の入力ノードＮ２はリセット動作時と同じＶｔｈに保持されるため、反転増幅器ＩＮＶ１の出力電圧をＶｏとすると、容量の総蓄積電荷Ｑ’は式（６）で表される。
Ｑ’　＝　（Ｃ０＋Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）　＊　（Ｖｔｈ−Ｖｏ）　　・・・・　（６）
【００２６】
式（５）、（６）において、Ｖｉ（ｉ＝１，２，３，４）はディジタルデータにより制御されＶＢまたはＶＴのいずれかなので、各ビットのディジタルデータをＤｉ（ｉ＝１，２，３，４）として、Ｄｉ＝０のときはＶＢに接続し、Ｄｉ＝１のときはＶＴに接続するものとすると、Ｖｉ＝Ｄｉ＊ΔＶ＋ＶＢ（ΔＶ＝ＶＴ−ＶＢ）と表すことができる。また、電荷保存則によりＱ、Ｑ’にはＱ＝Ｑ’の関係があるとともに、各容量の比はＣ０：Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１：１：２：４：８であることを利用すると出力電圧Ｖｏは（７）のように導かれる。
Ｖｏ　＝　ΔＶ＊（Ｄ１＋２＊Ｄ２＋４＊Ｄ３＋８＊Ｄ４）／１６＋ＶＢ　　　　・・・・　（７）
【００２７】
式（７）によるとＤ／Ａ変換器出力Ｖｏは、ディジタルデータＤ１〜Ｄ４の与え方によりΔＶ／１６ステップでＶＢ〜１５／１６ΔＶ＋ＶＢまでの任意のアナログ電圧が得られ、４ビットのＤ／Ａ変換器が実現されることがわかる。このように重み付けが１：２：４：・・：２^ｎ−１というように２進化加重された容量をｎビット分と、終端容量として比が１の容量をもう１つ設けることで、同様にｎビットのＤ／Ａ変換器が実現できる。なお、このような構成を用いるとノードＮ２に寄生容量が存在しても、このノードの電位はリセット動作時も出力動作時も反転増幅器のしきい値電圧値Ｖｔｈとなり変わらないため寄生容量の影響は受けない。また、式（５）、（６）の両式には反転増幅器のしきい値電圧値Ｖｔｈが含まれているが、式（７）でわかるように、出力電圧Ｖｏにはその影響は含まれない。これは、予めリセット動作時に各容量にしきい値電圧を保持して、出力動作時にはそのしきい値電圧を打ち消すように動作するためである。
【００２８】
この実施形態において、スイッチＳＷＲ０は上記終端動作用スイッチング手段に相当する。また、図１に示すＳＷｉ（相互に接続されたスイッチＳＷＤｉとＳＷＲｉ：ｉ＝１〜ｎ（ｎは自然数））は上記入力動作用スイッチング手段に相当する。この実施形態は、ｎ（図示例では４）個の入力動作用スイッチング手段を含む。なお、上記実施形態では、終端動作用スイッチング手段（スイッチＳＷＲ０）により終端容量Ｃ０に主基準電圧ＶＢを供給しているが、この主基準電圧ＶＢの代わりに主基準電圧ＶＴを供給してもよい。この場合にも、ディジタルデータに応じて複数の入力動作用スイッチング手段ＳＷｉを動作させることにより、上記ディジタルデータに対応した、主基準電圧ＶＢとＶＴの間のアナログ出力が得られる。
【００２９】
以上に説明した動作をタイミングチャートにすると図２のように表される。図２において期間Ｔ１はリセット動作期間でＳＷＲ０〜ＳＷＲ５＝”Ｈ”は図１に示す状態であり、この期間にＤＡＴＡ（ｔ）のディジタルデータによりＳＷＤ１〜ＳＷＤ４が制御され容量Ｃ０〜Ｃ４の独立した端子側に基準電圧のいずれかが与えられる。このとき、ＳＷＤ５もオンしているため出力電圧Ｖｏｕｔは反転増幅器のしきい値電圧値Ｖｔｈとなる。つぎに期間Ｔ２は出力動作期間であり、ＳＷＲ０〜ＳＷＲ５はリセット時とは反転状態をとるとともに、ＳＷＲ５はオフ状態となって、容量Ｃ０〜Ｃ４が反転増幅器の入出力間に接続され、与えられたディジタルデータに対するアナログ出力がＶｏｕｔより出力される。このように、本発明のＤ／Ａ変換器はリセット動作と出力動作の２つの動作で実現でき、図１５の従来例を改良した特許第３１６６６０３号のように、複数回のリセット動作をしなくても高精度のＤ／Ａ変換器を実現できる。
【００３０】
以上に示すように、本発明に基づく図１に示したＤ／Ａ変換器は図１５の従来例と比較して回路規模の増加なしに、簡単な動作方法で寄生容量の影響を受けないＤ／Ａ変換出力を得ることができるため、小さな単位容量でも精度の良いＤ／Ａ変換器が可能となり、高精度のＤ／Ａ変換器を小さな面積で実現することができる。さらに、本発明では反転増幅器のしきい値電圧のばらつきであるオフセット電圧の影響も受けずに、増幅出力を得ることができるため、オフセット誤差のないＤ／Ａ変換器が実現できる。このように、以上に示した第一実施形態により、本発明における第１の目的である寄生容量による誤差の影響を受けないＤ／Ａ変換器を簡単な構成と動作で実現することと、第２の目的であるオフセット誤差のないＤ／Ａ変換器を実現することが達成できることがわかる。
【００３１】
これまでの説明では、反転増幅器のオープンループゲインが非常に大きく、反転増幅器ＩＮＶ１のノードＮ２の電位がＶｔｈで一定のものとして説明してきたが、このオープンループゲインの影響について若干説明を加えておく。図１において、反転増幅器ＩＮＶ１のオープンループゲインをＡｖとして反転増幅器ＩＮＶ１の出力がＶＢからＶＴまで変わると、ノードＮ２の電位は（ＶＴ−ＶＢ）／Ａｖだけ変化する。したがって、ノードＮ２の寄生容量をＣｐとすると実際にはＣｐ／Ａｖだけ寄生容量の影響を受けるため、厳密にいえばこれによる誤差が生じる。しかしながら、従来のＤ／Ａ変換器に比較すれば寄生容量の影響は１／Ａｖに低減されるため、反転増幅器ＩＮＶ１のゲインをある程度大きくしておけば単位容量をそれほど大きくしなくても実用上問題のないレベルのＤ／Ａ変換器をつくることが可能になる。
【００３２】
図３に第１図における反転増幅器の具体的な構成の一例を示しておく。図３において、反転増幅器は縦積みされたＰＭＯＳトランジスタＭ１，Ｍ２とＮＭＯＳトランジスタＭ３，Ｍ４により構成され、ゲートが反転増幅器の入力Ｖｉｎとなりソース接地型の増幅トランジスタとして動作するＮＭＯＳトランジスタＭ４と、ゲートにバイアス電圧Ｖｂｉａｓ１が接続されソースが電源に接続された定電流源型の負荷として働くＰＭＯＳトランジスタＭ１とで構成されるＣＭＯＳ型の反転増幅器に、オープンループゲインを大きくするために、ゲートがバイアス電圧Ｖｂｉａｓ３に接続されたＮＭＯＳトランジスタＭ３がＮＭＯＳトランジスタＭ４のドレインに、またゲートがバイアス電圧Ｖｂｉａｓ２に接続されたＰＭＯＳトランジスタＭ２がＰＭＯＳトランジスタＭ１のドレインに対してそれぞれカスコード接続され設けられた構成となっている。このような、簡単な構成の反転増幅器でも、カスコード接続により高いオープンループゲインが得られるため、図１の構成のＤ／Ａ変換器では、オフセット電圧のない高精度のＤ／Ａ変換器を実現できる。
【００３３】
［第２実施形態］
次に、本発明において、より分解能を上げたときでも小さな回路規模で実現する方法を、図４を参照にして説明する。通常、従来例である図１５や本発明の図１の構成でｎビットの分解能を得ようとすると、必要な加重容量は１：２：４：・・・：２^{（ｎ−１）}であるため単位容量に対する全容量の大きさは２^ｎで、例えば８ビットでは２５６、１０ビットでは１０２４と指数的に大きくなり、高分解能のＤ／Ａ変換器は非常に大きな回路面積が必要となる。このような問題を解決する方法を示したものが図４である。
【００３４】
図４の構成は終端容量Ｃ０に与える電圧以外は、図１とまったく同じ構成となっており、反転増幅器（ＩＮＶ１）と反転増幅器ＩＮＶ１の入出力間に設けられた帰還用スイッチＳＷＲ５と、反転増幅器ＩＮＶ１の入力に一端が共通に接続された加重容量Ｃ１〜Ｃ４および終端容量Ｃ０とそれらの容量の他端に独立に設けられたリセット動作時には基準電圧のＶＴ、ＶＢあるいはＶＭを選択的に接続し、出力動作時には反転増幅器出力端子Ｖｏｕｔに接続するスイッチＳＷＲ０〜ＳＷＲ４により構成される。ここでもわかりやすいように、図１と同様に基準電圧はディジタルデータにより制御されるスイッチＳＷＤ１〜ＳＷＤ４を介して与えられるように記している。なお、図１においてはリセット動作期間中にＣ０に与えられる電圧はＶＢに固定されていたが、図４の構成ではＣ０には最低電圧値ＶＢと最高電圧値ＶＴをｍ等分して得られる電位ＶＭ＝ｊ／ｍ＊ＶＴ＋（１−ｊ／ｍ）＊ＶＢのうちのｊ＝０，１，・・・，ｍ−１（ｍは２以上の自然数）のいずれかをとる中間電位ＶＭが与えられるように構成される。
【００３５】
このような構成において、図１で出力電圧を求めたのと同様に電荷保存則を利用してＤ／Ａ変換出力Ｖｏを求めると式（８）のように表すことができる。なお、式中ｋはＳＷＤ１〜ＳＷＤ４を制御するディジタルデータＤ１〜Ｄ４の値によりｋ＝Ｄ１＋２＊Ｄ２＋４＊Ｄ３＋８＊Ｄ４で表され、ｋ＝０〜１５までのいずれかの値をとり、ｊは終端容量Ｃ０に与えられる電位をＶＭ＝ｊ／ｍ＊ＶＴ＋（１−ｊ／ｍ）＊ＶＢとしたときのｊの値でｊ＝０〜ｍ−１のいずれかの値をとる。
Ｖｏ　＝　ΔＶ＊（ｋ／１６＋ｊ／（１６＊ｍ））＋ＶＢ　　　　・・・・・　（８）
【００３６】
式（８）において、一例としてｍ＝１６の場合を考えると、ｊはｊ＝０〜１５のいずれかの値をとり、また、ｋもｋ＝０〜１５のいずれかの値なので、（ｋ／１６＋ｊ／（１６＊ｍ））は０〜２５５／２５６の範囲において１／２５６ステップの数が任意に与えられることがわかる。このことは、Ｖｏは基準電圧ＶＢとＶＴの間を２５６等分したうちのいずれかの電圧をとることを意味し、すなわち８ビットのＤ／Ａ変換器出力が実現されていることを表している。このように、図１と同じ４ビット分のＤ／Ａ変換器の構成を用いても、図４に示すように終端容量に与える電圧を細かなステップで可変とすることで分解能の高いＤ／Ａ変換器が実現できることがわかる。
【００３７】
この細かなステップの副基準電圧は、２つの基準電圧か副基準電圧発生回路ＳＵＢにより発生させることができる。この副基準電圧発生回路ＳＵＢは、例えば、基準電圧ＶＢとＶＴ間に直列抵抗１６本による抵抗ストリングを設けることで得ることができ、その接続点における電圧のいずれかをスイッチを介して選択的に終端容量に与えることで８ビットのＤ／Ａ変換器が実現できる。このように、終端容量に２つの主基準電圧間を分圧してできる副基準電圧のいずれかをＶＭとして与えることにより、比較的小さな回路規模の追加で分解能を上げることができるため、単純に容量を多くしてビット数を上げるよりも、より小さな回路規模で高分解能なＤ／Ａ変換器を実現できる。図４に示す第２実施形態により、本発明の第１、第２の目的のみならず、小さな回路規模で高分解能なＤ／Ａ変換器を実現するという第３の目的も実現できることがわかる。
【００３８】
［第３実施形態］
次に、図４に示す第２実施形態をもとに、より具体的な構成として実現した第３実施形態を図５に示す。先ほどの説明にて多数の抵抗を直列接続した抵抗ストリングにより副基準電圧が発生できると説明したが、ＣＭＯＳプロセスでは抵抗よりも容量のほうが高い精度が得られるので、抵抗ストリングを用いずに、容量比で副基準電圧の精度が決まるように、図１と同じ構成のＤ／Ａ変換器を副基準電圧発生回路ＳＵＢとして追加して設けて、４ビットのＤ／Ａ変換器２個の組み合わせにより実現する８ビットのＤ／Ａ変換器を図５に示す。
【００３９】
図５においてＤＡＣ２は図１の構成と全く同じ構成の４ビットのＤ／Ａ変換器で、反転増幅器ＩＮＶ２と、反転増幅器ＩＮＶ２の入出力間に設けられた帰還用スイッチＳＷＲ１１と、反転増幅器ＩＮＶ２の入力に一端が共通に接続された加重容量Ｃ６〜Ｃ９および終端容量Ｃ５と、それらの容量の各々の他端に設けられた、リセット動作時には基準電圧のＶＴ、ＶＢをスイッチＳＷＤ５〜ＳＷＤ８により選択的に接続し、出力動作時には反転増幅器ＩＮＶ２の出力端子に共通に接続する、スイッチＳＷＲ６〜ＳＷＲ１０とにより構成される。また、もうひとつのＤ／Ａ変換器（ＤＡＣ１）も同様に、反転増幅器（ＩＮＶ１）と帰還用スイッチＳＷＲ５と、加重容量Ｃ１〜Ｃ４および終端容量Ｃ０と、スイッチＳＷＲ０〜ＳＷＲ４およびスイッチＳＷＤ１〜ＳＷＤ４により構成される。このＤＡＣ１における終端容量Ｃ０にはスイッチＳＷＲ０を介してＤＡＣ２の出力が与えられている。このような構成において、ＤＡＣ２はＤＡＣ１の終端容量Ｃ０に副基準電圧ＶＭを与える下位ビット用のＤ／Ａ変換器として動作するので、スイッチＳＷＤ５〜ＳＷＤ８に下位４ビットのデータを入力するとともに、ＤＡＣ１のＳＷＤ１〜ＳＷＤ４には上位４ビットのデータを入力することにより、ＤＡＣ１の出力より８ビット精度のＤ／Ａ変換出力が得られる。
【００４０】
図５の構成におけるＤ／Ａ変換動作を図６に示すタイミングチャートを用いて説明する。なお、このタイミングチャートにおいてスイッチＳＷＲ０〜ＳＷＲ１１は”Ｈ”のときに図５に示す状態であり、”Ｌ”のときは図５の反転状態であるとする。また、スイッチＳＷＤ１〜ＳＷＤ８にはディジタルデータＤ１〜Ｄ８によって規定される状態が与えられるものとする。
【００４１】
図６において動作は大きく２つの期間Ｔ１、Ｔ２に分けられる。図２では２つの期間はリセット動作期間と出力動作期間に明確に分けられたが、図６ではＴ２は下位ビット用ＤＡＣ２のリセット動作期間であると同時に上位ビット用ＤＡＣ１の出力期間で、Ｔ１は下位ビット用ＤＡＣ２の出力動作期間および上位ビット用ＤＡＣ１のリセット動作期間となり、上位ビット用と下位ビット用のＤ／Ａ変換器が交互にリセットと出力を繰り返すように動作する。詳細に説明すると次のようになる。まず、期間Ｔ２では下位ビット用のＤＡＣ２にデータＤ５〜Ｄ８に基づく下位ビットデータが与えられリセット動作が行われる。このときＤＡＣ１はその前にデータ入力されたＤ／Ａ変換出力を出力する。次に期間Ｔ１では下位ビット用のＤＡＣ２は出力動作となり上位ビット用の終端容量Ｃ０にＤＡＣ２の出力が与えられるとともに、上位ビットデータＤ１〜Ｄ４で決まる基準電圧が加重容量Ｃ１〜Ｃ４に与えられながらＤＡＣ１のリセット動作が行われる。そして、再び下位ビット用のＤＡＣ２に下位ビットデータが与えられる下位ビット用ＤＡＣ２のリセット動作期間に、先ほどのＴ１、Ｔ２で与えられたディジタルデータに基づくアナログ出力がＤＡＣ１の出力であるＶｏｕｔより出力される。
【００４２】
このような動作において、図５におけるＤＡＣ１の出力は図４に示すＶＭのようにもとになる２つの基準電圧ＶＢとＶＴを１６等分したときの分圧電圧を出力するため、図４の説明で示した例と同様に８ビット精度の出力が得られることがわかる。通常、単純に図１の構成を８ビットに拡張して適用すると単位容量が２５６個必要になるが、図５の構成では単位容量は４ビットＤ／Ａ変換器２個分なので１６＊２＝３２となり計３２個の単位容量で構成できるため、小さな回路面積で分解能の高いＤ／Ａ変換器が実現でき、この効果は高分解能になればなるほどより大きな影響を与える。なお、タイミングチャートに示すようにディジタルデータは上位ビット（Ｄ１〜Ｄ４）と下位ビット（Ｄ５〜Ｄ８）を交互に４ビットずつ与えれば良いため、通常８ビットのＤ／Ａ変換器に必要な８ビット分のデータ保持回路も４ビット分ですむため、この部分における回路規模削減効果も有している。以上に説明したように、図５の実施形態では図４と同様に本発明の第１〜第３の目的を達成でき、特に、抵抗を用いないため、ＣＭＯＳデバイスにおいてはより大きな効果を有するといえる。
【００４３】
［第４実施形態］
図５の実施形態では、２つのＤ／Ａ変換器を用いて、その一方をステップの細かな副基準電圧発生用として使用したが、次に、１つのＤ／Ａ変換器出力で同様な動作を行い、より小さな回路規模を実現できる第４実施形態を図７に示す。
【００４４】
図７において、反転増幅器ＩＮＶ１と帰還用スイッチＳＷＲ５と、加重容量Ｃ１〜Ｃ４および終端容量Ｃ０と、スイッチＳＷＲ０〜ＳＷＲ５およびデータ入力用のスイッチＳＷＤ１〜ＳＷＤ４の構成は図１や図４と全く同じ構成であり、この部分は４ビットのＤ／Ａ変換器の構成のままである。図７において特徴的なのは、この４ビットＤ／Ａ変換器内の反転増幅器ＩＮＶ１の出力にサンプルホールド回路ＳＨ１を設け、このサンプルホールド回路ＳＨ１の出力を切り替えスイッチＳＷＴの片側の端子に接続することで、一度出力されたＤ／Ａ変換器の出力をサンプルホールド回路ＳＨ１に保持した後に、スイッチＳＷＴ，ＳＷＲ０を介して、終端容量Ｃ０にその電圧が与えられるようにしている点である。
【００４５】
図７の構成を用いて高分解能のＤ／Ａ変換出力を得る方法を説明するための一例として、図８に１２ビット精度の出力を得るためのタイミングチャートを示す。このタイミングチャートにおいてスイッチＳＷＲ０〜ＳＷＲ５およびスイッチＳＷＴの”Ｈ”の状態は図７に示す状態を表し、”Ｌ”の状態は図７の反転状態を表すものとする。また、スイッチＳＷＤ１〜ＳＷＤ４は４ビットずつ入力されたディジタルデータにより状態が規定されるものとし、サンプルホールド回路は、図示しない回路制御スイッチＳＷＳＨが”Ｈ”のときにＤ／Ａ変換出力をサンプリングして、”Ｌ”のときにホールド状態をあらわすものとする。
【００４６】
図８に示すように、動作は期間Ｔ１〜Ｔ６の３回のＤ／Ａ変換動作により１２ビット精度の出力を得る。期間Ｔ５は１回目のリセット動作でありこの期間では１２ビットディジタルデータの下位４ビットのデータＤ９〜Ｄ１２がスイッチＳＷＤ１〜ＳＷＤ４に与えられるとともにスイッチＳＷＴは最低基準電圧値ＶＢ側を選択した状態でリセット動作が行われる。次に期間Ｔ６において、期間Ｔ５のリセット動作の状態に対応する４ビット精度の出力電圧値ＶＭ（ｔ１ａ）がＤ／Ａ変換器出力Ｖｏｕｔより出力され、その電圧値がサンプルホールド回路ＳＨ１にサンプリングされる。期間Ｔ３は２回目のリセット動作となり、１２ビットディジタルデータのうちの中間４ビットのデータＤ５〜Ｄ８がスイッチＳＷＤ１〜ＳＷＤ４に与えられ、このときスイッチＳＷＴはサンプルホールド回路の出力側を選択した状態となり、終端容量には４ビット精度の副基準電圧が与えられることになる。したがって、次の期間Ｔ４の出力動作時には、図５のＤＡＣ１の出力で得られたのと同様に８ビット精度の出力ＶＭ（ｔ１ｂ）がＶｏｕｔより出力され、再びサンプルホールド回路ＳＨ１にサンプリングされる。期間Ｔ１の３回目のリセット動作においても２回目のリセット動作と同様に、データＤ１〜Ｄ４の上位ビットデータがスイッチＳＷＤ１〜ＳＷＤ４に与えられるとともに、スイッチＳＷＴがサンプルホールド回路ＳＨ１の出力側を選択しているため、終端容量には期間Ｔ４で得られた８ビット精度の副基準電圧が与えられ、これにより、期間Ｔ２にて１２ビット精度の出力Ｖｏ（ｔ１）が得られる。
【００４７】
このように、図７に示す構成を用いて、Ｄ／Ａ変換動作を複数回繰り返すことにより、原理的には上限なく分解能を上げることが可能となる。図７の構成と図５を比較すると、図５のＤ／Ａ変換器ＤＡＣ２が図７ではサンプルホールド回路ＳＨ１に置き換わっていることがわかる。一般的にサンプルホールド回路のほうがＤ／Ａ変換器よりも小さな面積で回路を実現できるため、この第４実施形態に示す方法は第３実施形態よりもより小さな面積で同等な効果が期待でき、当然のごとく第３実施例にて達成されている、本発明の第１、第２、第３の目的を成し遂げている。
【００４８】
［第５実施形態］
図７ではサンプルホールド回路を用い細かなステップの副基準電圧を保持して分解能を高くする方法を示したが、本発明におけるＤ／Ａ変換器の出力動作をよく考えると、出力動作時には容量Ｃ０〜Ｃ４は反転増幅器の入出力間に並列に接続され、各容量にはこの時点で出力電圧に対する電荷が保持されている。したがって、この電荷を利用することによって新たなサンプルホールド回路の追加なしに第４実施形態と同様な効果を得ることができる。図９に、新たなＤ／Ａ変換器やサンプルホールド回路の追加なしに分解能を上げる方法を第５実施形態として示す。
【００４９】
図９を図７と比較するとわかるように、この回路は図７におけるサンプルホールド回路ＳＨを取り除くとともに終端容量Ｃ０に接続されるＳＷＴ′を切り替え型のスイッチからオン−オフ型のスイッチに変更している以外の構成は図７と同じであり、図１の回路と比較しても終端容量に対してスイッチＳＷＴ′が追加されただけである。次に、この図９の動作について、図１０に８ビットのＤ／Ａ変換器として動作させるためのタイミングチャートを示して説明する。図１０のＴ１〜Ｔ４の期間で示すように基本的にはリセット動作と出力動作を２回繰り返すことで８ビットの精度を得ることができる。なお、このタイミングチャートもこれまでと同様にスイッチＳＷＲ０〜ＳＷＲ５およびスイッチＳＷＴの”Ｈ”の状態は図９に示す状態で、”Ｌ”は反転状態とし、スイッチＳＷＤ１〜ＳＷＤ４は４ビットずつ入力されたディジタルデータにより状態が規定されるものとする。
【００５０】
期間Ｔ３ではＳＷＴ′＝”Ｈ”で、終端容量Ｃ０には最低電圧ＶＢが与えられるとともに、加重容量Ｃ１〜Ｃ４には期間Ｔ３のときにスイッチＳＷＤ１〜ＳＷＤ４に与えられるディジタルデータＤ１〜Ｄ４（ｔ１）により最低電圧ＶＢまたは最高電圧ＶＴのいずれかが与えられ、これらのデータに対する４ビット精度のアナログ出力ＶＭ（ｔ１）が次の期間Ｔ４にて、スイッチＳＷＲ０〜ＳＷＲ４が反転出力側に接続することによりＶｏｕｔ端子に発生する。このときＣ０〜Ｃ４は反転増幅器ＩＮＶ１の入出力間に接続されているので出力電圧に対する電荷が保持されることになる。次に期間Ｔ１の２回目のリセット動作においては、スイッチＳＷＴ′はオフ状態となりＣ０の電荷は保持されるが加重容量Ｃ１〜Ｃ４はディジタルデータＤ５〜Ｄ８（ｔ１）に対するＶＢまたはＶＴの電圧値に書き換えられる。このようにスイッチＳＷＴ′がオフ状態となることで終端容量Ｃ０には期間Ｔ４の４ビット精度の出力電圧ＶＭ（ｔ１）に対する電荷が保持された状態となり、ちょうど１６ステップの副基準電圧を与えるのと等価であるため、図４，５，７で説明した実施形態と同様に期間Ｔ２ではディジタルデータＤ１〜Ｄ８（ｔ１）に対する８ビット精度のアナログ出力Ｖｏ（ｔ１）がＶｏｕｔ端子より得られる。
【００５１】
このように、終端容量に接続するスイッチの制御により、図７のようにサンプルホールド回路を設けた構成と同様の効果を得ることができるため、図１の４ビットのＤ／Ａ変換器と比較してもスイッチ１つの追加により分解能を上げることが可能となる。なお、図１０のタイミングチャートではリセット動作と出力動作を２回繰り返すことで８ビットの信号精度を得たがこれを、３回繰り返せば１２ビット、４回では１６ビットと原理的にはいくらでも分解能を上げることが可能となる。以上に説明したように、図９に示す本発明の第５実施形態においても、これまでの実施形態と同様に本発明の第１、第２、第３の目的を達成でき、特に、これまでの実施形態のなかでも最小面積で高い分解能を得ることができるという優位点を有している。
【００５２】
［第６実施形態］
これまでの実施形態では図１に示す本発明の基本的なＤ／Ａ変換器の構成にて終端容量に与える副基準電圧のステップを細かくすることで分解能を上げていたが、Ｄ／Ａ変換して得た細かな副基準電圧をＤ／Ａ変換器に与える主基準電圧としてフィードバックしても、これまでの実施形態と同様に、低い分解能のＤ／Ａ変換器の組み合わせで高い分解能を得ることができる。そこで、図１１に第６実施形態としてＤ／Ａ変換出力を基準電圧にフィードバックして分解能を上げる方法を示す。
【００５３】
図１１に示すように本回路は、破線で囲まれたＤＡＣ１Ａ、ＤＡＣ１Ｂで示す２つの４ビットＤ／Ａ変換器と、それぞれの出力に設けられたサンプルホールド回路ＳＨ１Ａ、ＳＨ１Ｂと、２つのＤ／Ａ変換器に与える基準電圧を選択するためのスイッチＳＷＲＥＦａとＳＷＲＥＦｂで構成される。これらのうち、２つのＤ／Ａ変換器における基本的な構成はＤＡＣ１Ｂについては図１の４ビットＤ／Ａ変換器と同じだが、ＤＡＣ１Ｂの終端容量に接続されたスイッチＳＷＲ０ｂの一端は電圧値の低い基準電圧入力に接続されるのに対して、ＤＡＣ１ＡのスイッチＳＷＲ０ａの一端は電圧値の高い基準電圧入力に接続する。この接続の差によりＤＡＣ１Ａ、ＤＡＣ１ＢのスイッチＳＷＤ１ａ〜ＳＷＤ４ａとＳＷＤ１ｂ〜ＳＷＤ４ｂに同じディジタルデータを与えた場合、ＤＡＣ１Ａの出力はＤＡＣ１Ｂより１ＬＳＢ分高い電圧の出力を発生する。なお、スイッチＳＷＲＥＦａは高い基準電圧入力の選択スイッチ、ＳＷＲＥＦｂは低い基準電圧値入力の選択スイッチとなるがこれらは、もとになる基準電圧値ＶＴ，ＶＢあるいはサンプルホールド回路ＳＨ１Ａ，ＳＨ１Ｂの出力のいずれかを選択するようになっている。
【００５４】
図１１の回路の動作を図１２のタイミングチャートを用いて説明する。図１２は１２ビットの分解能を得るためのタイミングチャートでリセット動作と出力動作を３回繰り返している。タイミングチャートに示すスイッチの記号にはＤＡＣ１ＡおよびＤＡＣ１Ｂの２つの系を区別するためのａ，ｂの添え字は省略しているが、これは２つの系におけるスイッチの制御が同じであることによる。また、このタイミングチャートもこれまでと同様にスイッチＳＷＲ０〜ＳＷＲ５およびスイッチＳＷＲＥＦの”Ｈ”の状態は図１１に示す状態で、”Ｌ”は反転状態とし、スイッチＳＷＤ１〜ＳＷＤ４は４ビットずつ入力されたディジタルデータにより状態が規定されるものとし、サンプルホールド回路ＳＨ１Ａ，ＳＨ１Ｂは、図示しない回路制御スイッチＳＷＳＨが”Ｈ”のときにＤ／Ａ変換出力をサンプリングして、”Ｌ”のときにホールド状態をあらわすものとする。このタイミングチャートにおいて図８や図１０と大きく違うのはスイッチＳＷＤ１〜ＳＷＤ４を制御するディジタルデータを上位ビットから４ビットずつ入力していき、Ｄ／Ａ変換出力も徐々に精度を上げるように出力されることである。
【００５５】
期間Ｔ１、Ｔ２は１回目のリセット動作および出力動作であるが、この期間のみスイッチＳＷＲＥＦａ，ＳＷＲＥＦｂはもとになる基準電圧ＶＴ、ＶＢ側に接続し、これまでの動作と同様に期間Ｔ１で加重容量の独立端子にはディジタルデータにしたがって基準電圧が与えられ、終端容量にはＤＡＣ１ＡではＶＴがＤＡＣ１ＢではＶＢが与えられる。ここで、Ｄ１〜Ｄ４にて与えられるディジタルデータをｋ（ｋ＝０〜１５）とすると、次の期間Ｔ２にて出力端子ＶＯＵＴ１、ＶＯＵＴ２に表れる出力電圧Ｖｏ１，Ｖｏ２は次のようになり、これら電圧値がサンプルホールド回路ＳＨ１Ａ、ＳＨ１Ｂに保持される。なお、式（９）、（１０）においてΔＶはΔＶ＝ＶＴ−ＶＢを表す。
Ｖｏ１（ｔ１ａ）　＝　（ｋ＋１）／１６＊ΔＶ＋ＶＢ　・・・・（９）
Ｖｏ２（ｔ１ａ）　＝　ｋ／１６＊ΔＶ＋ＶＢ　・・・・（１０）
【００５６】
次の期間Ｔ３、Ｔ４にて再びリセット動作と出力動作が繰り返されるがこのときはスイッチＳＷＲＥＦａ，ＳＷＲＥＦｂはサンプルホールド回路ＳＨ１Ａ，ＳＨ１Ｂに接続され、基準電圧として（９）、（１０）で示される電圧値が与えられるため、この期間にて与えられるＤ５〜Ｄ８のディジタルデータをｊ（ｊ＝０〜１５）とすると、それぞれの出力電圧は（１１）、（１２）となる。なお、式（１１）、（１２）においてΔＶ’はΔＶ’＝　Ｖｏ１（ｔ１ａ）−Ｖｏ２（ｔ１ａ）＝ΔＶ／１６を表す。
Ｖｏ１（ｔ１ｂ）　＝　（ｊ＋１）／１６＊ΔＶ’＋（ｋ／１６＊ΔＶ＋ＶＢ）　　・・・（１１）
Ｖｏ２（ｔ１ｂ）　＝　ｊ／１６＊ΔＶ’＋（ｋ／１６＊ΔＶ＋ＶＢ）　　　・・・・（１２）
【００５７】
同様に期間Ｔ５、Ｔ６にて３回目のリセット動作と出力動作が繰り返されるが、このときも各容量に与えられる基準電圧は期間Ｔ４でサンプルホールドされた　（１１）、（１２）で示される電圧値となるため、Ｄ９〜Ｄ１２のディジタルデータをｉ（ｉ＝０〜１５）とすると出力電圧は式（１３−１）、（１４−１）のように表されるが、この式においてΔＶ’’はΔＶ’’＝　Ｖｏ１（ｔ１ｂ）−Ｖｏ２（ｔ１ｂ）＝ΔＶ’／１６＝ΔＶ／２５６であり、ΔＶ’はΔＶ’＝　Ｖｏ１（ｔ１ａ）−Ｖｏ２（ｔ１ａ）＝ΔＶ／１６なので、式をΔＶで規格化するとともに、ｌ＝ｉ＋１６＊ｊ＋２５６＊ｋ（ｌ＝０〜４０９５）とすると（１３−２）、（１４−２）が導かれる。
Ｖｏ１（ｔ１ｃ）＝　（ｊ＋１）／１６＊ΔＶ’’＋ｉ／１６＊ΔＶ’＋ｋ／１６＊ΔＶ＋ＶＢ・・（１３−１）
＝（ｌ＋１）／４０９６＊ΔＶ＋ＶＢ・・・　　（１３−２）
Ｖｏ２（ｔ１ｃ）＝　ｊ／１６＊ΔＶ’’＋ｉ／１６＊ΔＶ’＋ｋ／１６＊ΔＶ＋ＶＢ　　・・・（１４−１）＝ｌ／４０９６＊ΔＶ＋ＶＢ・・・　　（１４−２）
【００５８】
このように、式（９）、（１０）、（１１）、（１２）、（１３−２）、（１４−２）と見ていくと、リセット動作と出力動作を繰り返すことで、出力電圧の分解能が上がっていくことがわかる。このアナログ出力の波形のようすを図１２のＶｏｕｔ１、Ｖｏｕｔ２に示す。図においてＶｏｕｔ１は破線で、Ｖｏｕｔ２は実線で示しているが、図をみればわかるように動作を繰り返すごとに両者の差は小さくなり、Ｔ２における差は４ビット分解能の１ＬＳＢ、Ｔ４では８ビット分解能の１ＬＳＢ、Ｔ６では１２ビット分解能の１ＬＳＢとなっており、これに伴い出力の分解能も上がることがわかる。
【００５９】
したがって図１１に示すような構成を用いても、比較的小さな回路規模で分解能の高いＤ／Ａ変換器が実現でき、本発明における第１から第３の目的を達成できることがわかる。なお、図１１の回路構成は、図５、７、９の構成と比較すると若干回路規模は大きいが、同じ構成の２つの系により差電圧の分解能を上げることにより、素子のばらつき等があっても２つの系の相対的なばらつきは小さく抑えられるため、素子ばらつきの影響を受けにくいという特徴を有している。
【００６０】
［第７実施形態］
これまでの実施例はすべて、反転増幅器が図３に示すような１入力１出力の反転増幅器を用いることを前提に実施例を説明してきたが、次に第７実施形態として、完全差動型の２入力２出力のＤ／Ａ変換器の構成を示す。この完全差動型のＤ／Ａ変換器は、小さなビット数の比較回路と、信号電圧と比較電圧の差電圧を増幅する増幅器を多段接続することで分解能を上げるパイプライン型のＡ／Ｄ変換器等に用いられる比較電圧発生用のＤ／Ａ変換器として、電源系やＧＮＤ系からの雑音に対処するために完全差動型が望まれていたが、これまでは抵抗ストリングスの分圧等を利用する電圧スケーリング型が用いられていたため、厳密な意味での完全差動型は実現できていなかった。しかし、本発明を応用することで完全差動型のＤ／Ａ変換器が可能であることを図１３、図１４を用いて説明する。
【００６１】
図１３は２入力２出力形式の完全差動型オペアンプ（ＯＰ１）の２つの入出力系（Ｄ／Ａ変換部）ＤＡＣａ，ＤＡＣｂに対して図１と同様に容量およびスイッチ等を設けて構成したものであり、２つの系の構成要素にはａ，ｂの添え字を付けて示している。ここで容量Ｃ１ａ〜Ｃ４ａ，　Ｃ１ｂ〜Ｃ４ｂは容量値の比が１：２：４：８の加重容量で、容量Ｃ０ａ，Ｃ０ｂは容量比が１の終端容量である。これらの容量の一端は完全差動型オペアンプＯＰ１の反転入力端子ＶｉｎＭと正転入力端子ＶｉｎＰにそれぞれの系で共通に接続され、容量の他端はそれぞれの系においてスイッチＳＷＲ０ａ〜ＳＷＲ４ａおよびスイッチＳＷＲ０ｂ〜ＳＷＲ４ｂに独立して接続している。これらのスイッチにより容量の独立端子側は、リセット動作時には２つの主基準電圧となる最低電圧ＶＢと最高電圧ＶＴのいずれかに接続し、出力動作時には反転入力端子ＶｉｎＭに一端が共通に接続された容量Ｃ１ａ〜Ｃ４ａは完全差動型オペアンプの正転出力端子ＶｏｕｔＰに、正転入力端子ＶｉｎＰに一端が共通に接続された容量Ｃ１ｂ〜Ｃ４ｂは反転出力端子ＶｏｕｔＭに接続される。また、完全差動型オペアンプの反転入力端子ＶｉｎＭと正転出力端子ＶｏｕｔＰ間には帰還スイッチＳＷＲ５ａが、正転入力端子ＶｉｎＰと反転出力端子ＶｏｕｔＭ間には帰還スイッチＳＷＲ５ｂが設けられている。なお、リセット動作時において各容量の独立端子側に接続する主基準電圧は、終端容量Ｃ０ａには最低電圧ＶＢが、終端容量Ｃ０ｂには最高電圧ＶＴが固定して与えられ、加重容量Ｃ１ａ〜Ｃ４ａおよびＣ１ｂ〜Ｃ４ｂについてはディジタルデータに基づき制御されるデータ選択スイッチＳＷＤ１ａ〜ＳＷＤ４ａおよびＳＷＤ１ｂ〜ＳＷＤ４ｂにより選択的に与えられるようになっているが、２つの系にて対応するデータ選択スイッチの制御信号は反転の状態となっており、例えばＳＷＤ１ａが”Ｈ”ならばＳＷＤ１ｂは”Ｌ”となっている。すなわち、２つの入出力系ＤＡＣａ，ＤＡＣｂにおいては、一方のある部位に主基準電圧ＶＢが供給されるのであれば、他方の対応する部位には主基準電圧ＶＴが供給されるというように、相互に逆の態様となるように構成されている。
【００６２】
このようにリセット動作時に２つの系に対して反転した基準電圧を与えることにより、２つの信号出力端子ＶｏｕｔＰおよびＶｏｕｔＭからの出力電圧値は２つの基準電圧の中間電位となる（ＶＴ＋ＶＢ）／２に対して対称な出力電圧をとることになり、完全差動型の出力が得られる。また、リセット動作時においてディジタルデータがどんな値でも、２つの系にて容量がそれぞれ反対の基準電圧に接続するため、基準電圧ＶＴおよびＶＢに接続する負荷容量は常に一定となるため、基準電圧入力においても対称性を有している。
【００６３】
図１４に、この完全差動型のＤ／Ａ変換器に用いている、完全差動型オペアンプの一例を示す。図３と比較するとわかるが、このアンプは、縦積みされたＰＭＯＳトランジスタＭ１，Ｍ２およびＮＭＯＳトランジスタＭ３，Ｍ４で構成され出力がオペアンプの反転出力端子ＶｏｕｔＭとなる反転増幅器と、ＰＭＯＳトランジスタＭ８，Ｍ９およびＮＭＯＳトランジスタＭ１０，Ｍ１１で構成され出力がオペアンプの反転出力端子ＶｏｕｔＰとなる反転増幅器の２つの反転出力回路に対して、ゲートがＶｂｉａｓ１に接続され定電流源として動作するＰＭＯＳトランジスタＭ５とソースがＭ５のドレインに接続されゲートがこのオペアンプの正転入力端子ＶｉｎＰまたは反転入力端子ＶｉｎＭとなる差動構成のＰＭＯＳトランジスタＭ６、Ｍ７のドレインが前述した２つの反転増幅器のソース接地型増幅トランジスタとなるＮＭＯＳトランジスタＭ４およびＭ１１のドレインにそれぞれ接続された構成となっている。なお２つの反転増幅器においてそれぞれの素子は図３の反転増幅器と同様に、ゲートにバイアス電圧Ｖｂｉａｓ１が接続されたＰＭＯＳトランジスタＭ１，Ｍ８は定電流源型の負荷として動作し、トランジスタＭ４，Ｍ１１に対してカスコード接続されゲートがバイアス電圧Ｖｂｉａｓ３に接続されたＮＭＯＳトランジスタＭ３，Ｍ１０および、トランジスタＭ１，Ｍ８にカスコード接続されゲートがバイアス電圧Ｖｂｉａｓ２に接続されたＰＭＯＳトランジスタＭ２，Ｍ９は、それぞれ反転増幅器のオープンループゲインを大きくする目的で設けられているが、ＮＭＯＳトランジスタＭ４、Ｍ１１だけは図３と異なりゲートには入力端子ではなくコモンモードフィードバック電圧Ｖｃｍｆｂが接続されることにより、これらのドレイン端子に接続するＰＭＯＳトランジスタＭ６，Ｍ７がソース接地型の反転増幅器として動作するようになっている。なお、このコモンモードフィードバック電圧Ｖｃｍｆｂは、出力端子ＶｏｕｔＭ、ＶｏｕｔＰの平均値である（ＶｏｕｔＭ＋ＶｏｕｔＰ）／２が、決められた電圧値をとるように２つの出力電圧からフィードバックがかけられた電圧値が与えられる。
【００６４】
以上に図１３の構成および図１３に用いられる完全差動型オペアンプの構成を説明してきたが、この完全差動型の特徴はある動作ポイントとなる中間電位に対して２つの出力電圧が対称に出力されることであるが、雑音等の影響により中間電位の動作ポイントがずれたとしても、２つの出力の差分電圧には影響が及ばないため外部雑音に強いことも特徴的な点である。ここで、図１３の特性をそのような観点から見てみると、図１３を構成する完全差動型オペアンプは２つの入出力系において完全に対称性が保たれているため同相雑音に対して強いのは当然のことながら、図１３を見ればわかるように容量Ｃ０ａ〜Ｃ４ａとＣ０ｂ〜Ｃ４ｂおよびスイッチＳＷＲ０ａ〜ＳＷＲ５ａとＳＷＲ０ｂ〜ＳＷＲ４ｂさらにスイッチＳＷＤ１ａ〜ＳＷＤ４ａとＳＷＤ１ｂ〜ＳＷＤ４ｂは２つの系において完全に同じ構成になっているとともに、入力基準電圧端子ＶＢ、ＶＴに接続する負荷も全く同じになっていることがわかる。したがって、この構成は同相雑音の影響を受けにくいことが期待できる。
【００６５】
このＤ／Ａ変換器をパイプライン型Ａ／Ｄ変換器の比較電圧発生用に用いることにより、完全差動構成のパイプライン型Ａ／Ｄ変換器を構成することが可能となり、本発明の第４の目的を達成できる。また、この構成においては本質的には第１実施形態と等価であるため第１実施形態の有する特徴である、寄生容量による誤差の影響を受けないＤ／Ａ変換器を簡単な構成と動作で実現できることと、オフセット誤差のないＤ／Ａ変換器を実現できること、という２つの特徴も同時に有している。また、図１３では４ビットの構成を示すのみであったが、同じ完全差動型のＤ／Ａ変換器をもう一つ設けることで、図５の実施例に対応した完全差動型構成も実現できるほか、図７、９に示す実施形態に対しても完全差動型の構成に拡張可能であり、これまでシングル出力で示してきた実施形態に対して本実施形態で示した構成を適用することで、小さな回路規模で高分解能を有する完全差動型Ｄ／Ａ変換器を実現することができる。
【００６６】
【発明の効果】
本発明を用いることで、寄生容量による誤差の影響を受けないＤ／Ａ変換器を簡単な構成と動作で実現することが可能であるとともに、増幅出力を得るために必要な内部増幅器のオフセット電圧の影響を受けないため、小さな面積でも高精度なＤ／Ａ変換器を実現できる。また、従来は高分解能になると指数的に回路面積が大きくならざるをえなかったが、本発明を用いることにより、非常に小さな回路規模の追加で高分解能なＤ／Ａ変換器を実現するができる。加えて、本発明はシングル出力のＤ／Ａ変換器のみならず、デュアル出力として差動電圧出力を得られる完全差動型のＤ／Ａ変換器においても２つの出力系の対称性を完全に保持しながら、小さな面積で高精度、高分解能の特性を実現することができる。
【図面の簡単な説明】
【図１】本発明の基本動作を説明するための第１実施形態の４ビットＤ／Ａ変換器を示す回路図である。
【図２】図１の動作を説明するためのタイミング図である。
【図３】図１の反転増幅器の構成例である。
【図４】本発明を用いた第２実施形態のＤ／Ａ変換器を示す回路図である。
【図５】本発明の第３実施形態の８ビットＤ／Ａ変換器を示す回路図である。
【図６】図５の動作を説明するためのタイミング図である。
【図７】本発明の第４実施形態のＤ／Ａ変換器を示す回路図である。
【図８】図７のＤ／Ａ変換器にて１２ビット精度の分解能を実現するためのタイミング図である。
【図９】本発明の第５実施形態のＤ／Ａ変換器を示す回路図である。
【図１０】図９の動作を説明するためのタイミング図である。
【図１１】本発明の第６実施形態のＤ／Ａ変換器を示す回路図である。
【図１２】図１１のＤ／Ａ変換器にて１２ビット精度の分解能を実現するためのタイミング図である。
【図１３】本発明の第７実施形態のＤ／Ａ変換器を示す回路図である。
【図１４】図１３に用いている完全差動型増幅器の具体的な構成例である。
【図１５】従来のＤ／Ａ変換器を示す回路図である。
【符号の説明】
Ｃ０　終端容量
Ｃ１〜Ｃ４　加重容量
ＳＷＲ０〜ＳＷＲ４　リセット動作、出力動作切り替え用スイッチ
ＳＷＲ５　リセット用スイッチ
ＳＷＤ１〜ＳＷＤ４　ディジタルデータ入力用スイッチ
ＩＮＶ１，ＩＮＶ２　反転増幅器
ＯＰ１　完全差動型オペアンプ
ＳＨ１，ＳＨ２　サンプルホールド回路
ＶＢ　最低基準電圧入力端子および最低基準電圧値
ＶＴ　最高基準電圧入力端子および最高基準電圧値
Ｖｏｕｔ　出力信号端子
Ｖｂｉａｓ１，Ｖｂｉａｓ２，Ｖｂｉａｓ３　定電圧源およびその電圧値
Ｍ１，Ｍ５，Ｍ８　負荷用トランジスタ
Ｍ２，Ｍ３，Ｍ９，Ｍ１０　カスコード型トランジスタ
Ｍ４，Ｍ１１　増幅用トランジスタ
Ｍ６，Ｍ７　差動トランジスタ[0001]
[Industrial applications]
The present invention relates to a D / A converter for converting digital data into an analog voltage, and more particularly to a D / A converter using a weighted capacitance circuit that can obtain a high-resolution output with a small area on a CMOS device. It is to provide a suitable configuration when configuring.
[0002]
[Prior art]
As means for realizing a D / A converter on a CMOS device, a number of resistors for voltage division are connected in series between two reference voltages, and a divided voltage corresponding to input digital data is selected and output. Although a voltage scaling type D / A converter is generally used, there is a problem that the integration linearity is deteriorated due to the variation of the resistance value at a high bit.
[0003]
On the other hand, utilizing the high accuracy of the capacitance value of the CMOS device, the capacitance between the two reference voltages is determined by using a plurality of binarized and weighted capacitance values of 1: 2: 4. Alan B., a charge-scaling D / A converter that outputs a voltage The principle is described in "Bipolar and MOS Analog Integrated Circuit Design" by Grebene (Non-Patent Document 1) and the like, and its superiority in a CMOS circuit is described.
[0004]
FIG. 15 shows a 4-bit D / A converter embodied based on the principle, and its operation will be described. In FIG. 15, capacitors C1 to C4 are binarized and weighted 1: 2: 4: 8 capacitors, and a capacitor C0 has a total of 16 (= 2 ⁴ ), One ends of the capacitors are commonly connected to a voltage node N1, and the voltage of this node N1 is connected to an output terminal Vout via a buffer amplifier (AMP1). On the other hand, switches SWR0 to SWR4 are respectively connected to the other ends of the capacitors, and the switches SWR0 to SWR4 take a state shown in FIG. 15 at the time of reset operation, and both ends of each capacitor are short-circuited by the switch SWR5, so that the electric charge becomes zero. Reset. Note that the potential of the node N1 at that time is given by the bias voltage Vb. After the reset operation, the switch SWR5 is turned off and the switches SWR0 to SWR4 are connected to the opposite sides to the state shown in FIG. Is selectively connected to either GND or the reference voltage Vref via switches SWD1 to SWD4 controlled by digital data. At this time, only the independent terminal side of the capacitor C0 is fixed so as to be always connected to GND.
[0005]
In such a configuration and operation, since the total amount of charge held in the capacitor at the time of the reset operation and the output operation is constant according to the law of conservation of charge, the voltage of the node N1 at the time of the output operation is expressed by the following equation (1). Holds. In this equation, V1 to V4 are voltage values to which the independent terminals of the capacitors are connected by digital data, and take either 0 or Vref.
Vo * C0 + (Vo-V1) * C1 + (Vo-V2) * C2 + (Vo-V3) * C3 + (Vo-V4) * C4 = 0 (1)
[0006]
In the equation (1), Vi (i = 1, 2, 3, 4) is controlled by digital data and is either 0 or Vref. Therefore, the digital data of each bit is represented by Di (i = 1, 2, 3, 4). Assuming that when Di = 0, it is connected to GND and becomes 0, and when Di = 1, it becomes Vref, it can be expressed as Vi = Di * Vref. Further, since the ratio of the respective capacitances is C0: C1: C2: C3: C4 = 1: 1: 2: 4: 8, if the equation (1) is solved by normalizing with C0, the voltage Vo becomes the equation (2) Is represented as In this equation, D1 to D4 are digital data of each bit and take a value of 1 or 0.
Vo = Vref * (D1 + 2 * D2 + 4 * D3 + 8 * D4) / 16 (2)
[0007]
According to the equation (2), it is understood that an arbitrary analog voltage from 0 to 15/16 Vref can be obtained from the output of Vout in Vref / 16 steps depending on how to supply the digital data D1 to D4. Thus, the weighting is 1: 2: 4:...: 2 ^n-1 Thus, by preparing a binarized and weighted capacitor for n bits and adding one capacitor having a ratio of 1 as a terminal capacitor, an n-bit D / A converter can be similarly realized. At this time, assuming that the smallest capacity is a unit capacity, the unit capacity is 2 to realize an n-bit D / A converter. ⁿ It turns out that it is necessary. In FIG. 15, the voltage applied to the capacitor at the time of the output operation is either GND or Vref. However, by making these two arbitrary reference voltages, the output for dividing the voltage between the two reference voltages can be obtained. Can be obtained.
[0008]
Further, as a D / A converter using a plurality of capacitors of the same type as described above, there is a D / A converter described in Patent Literature 1 below, and a D / A converter using a plurality of capacitors is used. The different types include those described in Non-Patent Document 2 below.
[Non-patent document 1]
"Bipolar and Mos Analog Integrated Circuit Design" (by Alan B. Grebene, John Wiley & Sons, published February 1, 1984).
[Non-patent document 2]
"A Multibit Delta Sigma Audio DAC with 120-dB Dynamic Range" (Ichiro Fujimori et. five-bit SC DAC with hybrid post filter)
[0009]
[Patent Document 1]
Japanese Patent No. 3166603
[0010]
[Problems to be solved by the invention]
On a CMOS device, a capacitance can achieve higher specific accuracy than a resistor, so that the charge scaling type D / A converter shown in FIG. 15 is advantageous in principle. However, since the input capacitance of the buffer and the parasitic capacitance Cp due to the switch SWR5 actually exist at the node N1 in FIG. 15, an electric charge is distributed to the parasitic capacitance and an error occurs. In the equation (1), when the voltage of the node N1 is Vb by the bias voltage source at the time of the reset operation, the equation (1) is rewritten as the equation (3) in consideration of the charge of the parasitic capacitance. Here, Q is the left-hand term in equation (1), as shown in equation (4), and represents the total amount of charge held in the output operation other than the parasitic capacitance.
Q + Vo * Cp = Vb * Cp (3)
Q = Vo * C0 + (Vo-X1) * C1 + (Vo-X2) * C2 + (Vo-X3) * C3 + (Vo-X4) * C4 ... (4)
[0011]
As described above, as can be understood by solving equation (3), assuming that Cp has no voltage dependence due to the effect of the term of the parasitic capacitance Cp shown in equation (3), one step of the D / A conversion output is Vref / (16 + Cp). / C0), so that the intended output range cannot be obtained. Further, if the parasitic capacitance Cp has voltage dependency, the linearity of the D / A conversion output is also deteriorated. Therefore, in order to relatively reduce the influence of the parasitic capacitance, the unit capacitance C0 must be increased, but this involves a problem that the area occupied by the D / A converter increases.
[0012]
On the other hand, as can be seen from equation (3), if the voltage Vb of the node N1 at the time of reset is equal to the output voltage Vo, the terms of the left and right parasitic capacitances Cp are canceled and no error occurs. Therefore, in order to apply a voltage close to the voltage Vo output from the D / A converter as Vb at the time of resetting, the sampled-and-converted output is provided after the buffer shown in FIG. Japanese Patent Application Laid-Open No. H11-163,086 discloses a method of giving the output as Vb at the time of the second reset. However, this method requires a plurality of reset operations to obtain one D / A conversion output. This is disadvantageous in increasing the conversion rate. Further, the conventional method described above also has a problem that an offset error due to the offset voltage of the buffer also occurs in the output of the D / A converter.
[0013]
An object of the present invention is to realize a D / A converter that is not affected by an error due to parasitic capacitance, which has been a major problem in a conventional charge scaling type D / A converter, with a simple configuration and operation. A first object is to enable a highly accurate D / A converter even with a small area. It is a second object of the present invention to realize a D / A converter having no offset error without being affected by an offset voltage of an internal buffer or the like necessary for obtaining an amplified output. Further, the conventional configuration requires a capacity of 256 for 8 bits and a capacity of 1024 for 10 bits, and a high resolution requires a large number of capacities, resulting in a very large circuit area. However, a third object is to avoid this and realize a D / A converter with high resolution even with a small circuit scale. As a secondary object, a fourth object is to realize a fully differential type D / A converter necessary for a high-speed pipelined AD converter or the like.
[0014]
[Means for Solving the Problems]
To achieve the above object, the present invention uses the following means. That is, one terminating capacitance as a unit capacitance, and 1: 2: 4:. ^(N-1) A D / A converter having a total of (n + 1) capacitances, weighted n, and an inverting amplifier for obtaining an amplified output, wherein a feedback switching is provided between the input and output of the inverting amplifier. Means is provided, and a first terminal side of the (n + 1) capacitors is commonly connected to an input terminal of the inverting amplifier, and the terminating capacitor is connected to any one of the plurality of reference voltages (reset operation). Next, the terminal operation switching means for connecting (output operation) the terminal capacitance to the output of the inverting amplifier, and the second terminal side of the weighted capacitance in accordance with (each bit of) the supplied digital data. Selectively connecting the second terminal side of the weighted capacitor to a plurality of reference voltages (reset operation), and then connecting the second terminal side of the capacitor to the output of the inverting amplifier (output operation). Multiple input actions It is D / A converter according to claim that the use switching means.
[0015]
The D / A converter is configured as described above, and during the reset operation, the feedback switch of the inverting amplifier is turned on (closed), and one of the plurality of reference voltages is supplied to the terminating capacitor by the terminating operation switching means. Further, a reference voltage selected based on the digital data is applied to the second terminal of the weighted capacitor via the plurality of switching means for input operation, and the switching means for feedback is turned off (opened) at the time of output operation. By the switching means for the termination operation and the switching means for the input operation, the entire capacitance is connected between the input and output of the inverting amplifier.
[0016]
By such an operation, the output voltage of the inverting amplifier is output as a weighted average value obtained by multiplying the coefficient weighted by the capacitance value with the selected reference voltage during the output operation, but the input voltage of the inverting amplifier is output even during the reset operation. Even during the output operation, feedback is applied between the input and output, so that the voltage is always constant, and the charge of the parasitic capacitance at the input node of this inverting amplifier is also constant, so it is possible to obtain an output voltage that is not affected by the parasitic capacitance. it can. Also, the offset voltage of the inverting amplifier is held in each capacitor at the time of the first reset operation, and works to correct the offset voltage of the inverting amplifier at the time of the output operation, so that an accurate output not including the offset voltage of the inverting amplifier can be obtained. Thus, the first and second objects can be achieved by the above means.
[0017]
In the present invention, the plurality of reference voltages are based on two main reference voltage values and m-1 sub-reference voltage values obtained by dividing the two main reference voltage values into m equal parts. May consist of In this case, the input operation switching means selectively supplies one of the two main reference voltage values to the weighted capacitance, and the termination operation switching means supplies the terminal capacitance to the two main reference voltage values. It is desirable to provide either one of the main reference voltage values or the m-1 sub-reference voltage values. When the sub-reference voltage is input to the termination capacitor, the resolution of the output of the inverting amplifier can be increased according to the resolution of the sub-reference voltage. Since the resolution can be increased by increasing the sub-reference voltage without increasing the number of weighted capacitors, a high-resolution D / A converter can be realized even with a small circuit scale, whereby the first and second D / A converters can be realized. And the third object can be achieved.
[0018]
As a specific configuration for generating the sub-reference voltage, a second D / A converter is provided, and its output is connected to a second terminal of a terminating capacitor via terminating operation switching means. Good. With such a configuration, a plurality of lower bits (the number of bits is n ') are supplied to the second D / A converter to generate an analog output, and this output is supplied to the terminal of the first D / A converter. By supplying the upper bits (the number of bits is n) while providing the capacity, an output having the number of bits n + n 'can be obtained. For example, while a conventional 8-bit D / A converter requires 256 unit capacitors, the present invention can be configured with two 4-bit D / A converters, so that 16 * 2, that is, It can be seen that an 8-bit D / A converter can be configured with 32 unit capacitors, and a high-resolution D / A converter can be realized even with a small circuit scale. This can be said to be very effective for a D / A converter having a large number of bits requiring high precision, since the larger the resolution, the greater the difference in circuit scale.
[0019]
As another specific means for generating the sub-reference voltage value, a sample-and-hold circuit is provided at the output of the inverting amplifier constituting the D / A converter, and the output of the sample-and-hold circuit is connected to the second terminal of the termination capacitor. It can also be realized by connecting to. As a result, the sample-and-hold circuit can be generally realized in a smaller area than the D / A converter, and thus a high-resolution D / A converter with a smaller circuit scale than using two D / A converters is provided. It becomes possible to configure.
[0020]
Further, as one means of the sample hold circuit, of the signal output charges once stored in the terminating capacitor and the weighting capacitor as the D / A converter output, while holding only the signal charge held in the terminating capacitor itself, As described above, the D / A converter reset operation can be performed by using the termination capacitor itself as a sample-and-hold circuit, thereby realizing a high-resolution D / A converter with a smaller circuit scale. .
[0021]
Further, as another means for realizing a high-resolution D / A converter with a small circuit scale according to the present invention, one terminal capacitor serving as a unit capacitor, and 1: 2: 4:.・ ： 2 ^(N-1) A D / A converter having a total of (n + 1) capacitances, weighted n, and an inverting amplifier for obtaining an amplified output, wherein a feedback switching is provided between the input and output of the inverting amplifier. Means are provided, a first terminal side of the (n + 1) capacitors is commonly connected to an input terminal of the inverting amplifier, a second terminal side of the termination capacitor is connected to one of a plurality of reference voltages, and A switching means for terminating operation for connecting a second terminal side of the terminating capacitor to an output of the inverting amplifier; and a second terminal side of the weighting capacitor selectively connecting the second terminal side of the capacitance with respect to a plurality of reference voltages. A plurality of input operation switching means for connecting the two terminal sides and then connecting the second terminal side of the weighted capacitor to the output of the inverting amplifier. And two sets in parallel. Different voltages of two main reference voltages are respectively applied to terminal capacitances of two sets of D / A converters, and outputs of the two sets of D / A converters are applied to two reference voltage input signal lines. It can also be realized by using a configuration provided via a sample and hold circuit. Even with such a configuration, a high-resolution D / A converter can be realized with a small circuit scale.
[0022]
Further, in the present invention, the inverting amplifier is a fully-differential two-input two-output operational amplifier, and includes the (n + 1) capacitors, the terminating operation switching means, the plurality of input operation switching means, and the feedback switching. Two sets of means are provided for each input and output, and the reference voltages provided by the switching means for terminating operation and the switching means for input operation are two main reference voltages between corresponding capacitors in two sets of systems. Are desirably applied (that is, mutually opposite voltages are applied). As a result, a fully differential D / A converter required for a pipelined A / D converter operating at a high speed can be realized, and the first to fourth objects can be achieved.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
[First Embodiment]
FIG. 1 shows a 4-bit D / A converter shown as a first embodiment for explaining the basic operation of the present invention. In FIG. 1, capacitors C1 to C4 are weighted capacitors having a capacitance value ratio of 1: 2: 4: 8, and capacitor C0 is a terminal capacitor having a capacitance ratio of 1. One end of each of these capacitors is commonly connected to an input node N1 of an inverting amplifier (INV1), and the other end of each of these capacitors is independent of one of a minimum voltage VB and a maximum voltage VT serving as two main reference voltages during a reset operation. And at the time of output operation, connected to switches SWR0 to SWR4 commonly connected to the output of the inverting amplifier INV1. In the reset operation, the main reference voltage connected to each capacitor is selectively given by the switches SWD1 to SWD4 controlled based on digital data for the weighted capacitors C1 to C4, but the terminal capacitor C0 has the lowest voltage VB. They are given fixedly. Further, a feedback switch SWR5 is provided between the input and output of the inverting amplifier INV1 to turn on during a reset operation and turn off during an output operation.
[0024]
In such a configuration, since the switch SWR5 between the input and output of the inverting amplifier INV1 is turned on and short-circuited during the reset operation, the voltage of the input terminal node N2 of the inverting amplifier INV1 becomes the threshold voltage Vth of the inverting amplifier INV1. It becomes. When the voltages applied to the independent terminals of the capacitors are V1 to V4, the total charge amount Q stored in the capacitors is expressed by equation (5). Here, V1 to V4 take a voltage value of either VB or VT.
Q = (Vth-VB) * C0 + (Vth-V1) * C1 + (Vth-V2) * C2 + (Vth-V3) * C3 + (Vth-V4) * C4
・ ・ ・ ・ ・ (5)
[0025]
Next, at the time of output operation, SWR5 is turned off, and the terminals of SWR0 to SWR4 of each capacitor are commonly connected to the output of the inverting amplifier INV1. At this time, assuming that the open-loop gain of the inverting amplifier INV1 is sufficiently high, the input node N2 of the inverting amplifier INV1 is maintained at the same Vth as in the reset operation. The accumulated charge Q ′ is represented by equation (6).
Q ′ = (C0 + C1 + C2 + C3 + C4) * (Vth−Vo) (6)
[0026]
In Equations (5) and (6), Vi (i = 1, 2, 3, 4) is controlled by digital data and is either VB or VT. Assuming that the connection is made to VB when Di = 0 and to VT when Di = 1, it can be expressed as Vi = Di * ΔV + VB (ΔV = VT−VB). Further, according to the law of conservation of charge, Q and Q ′ have a relationship of Q = Q ′, and the ratio of each capacitance is C0: C1: C2: C3: C4 = 1: 1: 2: 4: 8. When utilized, the output voltage Vo is derived as shown in (7).
Vo = ΔV * (D1 + 2 * D2 + 4 * D3 + 8 * D4) / 16 + VB (7)
[0027]
According to the equation (7), an arbitrary analog voltage from VB to 15/16 ΔV + VB can be obtained in ΔV / 16 steps from the D / A converter output Vo in accordance with the way of giving the digital data D1 to D4, and a 4-bit D / A It can be seen that a converter is realized. Thus, the weighting is 1: 2: 4:...: 2 ^n-1 Thus, by providing the binarized and weighted capacity for n bits and another capacity having a ratio of 1 as the termination capacity, an n-bit D / A converter can be similarly realized. When such a configuration is used, even if a parasitic capacitance exists at the node N2, the potential of this node remains the same as the threshold voltage Vth of the inverting amplifier during both the reset operation and the output operation, so that the influence of the parasitic capacitance Is not received. Further, both equations (5) and (6) include the threshold voltage value Vth of the inverting amplifier, but as can be seen from equation (7), the effect is included in the output voltage Vo. Absent. This is because a threshold voltage is held in each capacitor in advance during a reset operation, and the threshold voltage is canceled during an output operation.
[0028]
In this embodiment, the switch SWR0 corresponds to the termination operation switching means. SWi (switches SWDi and SWRi connected to each other: i = 1 to n (n is a natural number)) shown in FIG. 1 corresponds to the input operation switching means. This embodiment includes n (four in the illustrated example) input operation switching means. In the above embodiment, the main reference voltage VB is supplied to the terminal capacitance C0 by the terminal operation switching means (switch SWR0), but the main reference voltage VT may be supplied instead of the main reference voltage VB. . Also in this case, by operating the plurality of input operation switching means SWi in accordance with the digital data, an analog output between the main reference voltages VB and VT corresponding to the digital data can be obtained.
[0029]
FIG. 2 is a timing chart of the operation described above. In FIG. 2, a period T1 is a reset operation period, and SWR0 to SWR5 = "H" is a state shown in FIG. 1. During this period, SWD1 to SWD4 are controlled by digital data of DATA (t), and capacitors C0 to C4 are independent. One of the reference voltages is applied to the terminal side. At this time, the output voltage Vout becomes the threshold voltage value Vth of the inverting amplifier because the SWD5 is also on. Next, a period T2 is an output operation period, and SWR0 to SWR5 are in an inversion state from the reset state, and SWR5 is in an off state, and the capacitors C0 to C4 are connected between the input and output of the inverting amplifier. An analog output corresponding to the digital data is output from Vout. As described above, the D / A converter of the present invention can be realized by two operations of the reset operation and the output operation, and does not need to perform the reset operation a plurality of times as in Japanese Patent No. 3166603 which is an improvement on the conventional example of FIG. However, a highly accurate D / A converter can be realized.
[0030]
As described above, the D / A converter shown in FIG. 1 according to the present invention has a simple operation method and is not affected by the parasitic capacitance without increasing the circuit scale as compared with the conventional example shown in FIG. Since a / A conversion output can be obtained, a highly accurate D / A converter can be realized even with a small unit capacity, and a highly accurate D / A converter can be realized with a small area. Furthermore, according to the present invention, an amplified output can be obtained without being affected by an offset voltage which is a variation in the threshold voltage of the inverting amplifier. Therefore, a D / A converter having no offset error can be realized. As described above, according to the first embodiment described above, the first object of the present invention is to realize a D / A converter that is not affected by an error due to parasitic capacitance with a simple configuration and operation. It can be seen that the second object, that is, the realization of a D / A converter free from offset errors can be achieved.
[0031]
In the above description, the open loop gain of the inverting amplifier is very large, and the potential of the node N2 of the inverting amplifier INV1 is constant at Vth. However, the effect of the open loop gain will be described a little. . In FIG. 1, when the output of the inverting amplifier INV1 changes from VB to VT when the open loop gain of the inverting amplifier INV1 is Av, the potential of the node N2 changes by (VT-VB) / Av. Therefore, assuming that the parasitic capacitance of the node N2 is Cp, the parasitic capacitance is actually affected by Cp / Av, and strictly speaking, this causes an error. However, compared to the conventional D / A converter, the effect of the parasitic capacitance is reduced to 1 / Av. Therefore, if the gain of the inverting amplifier INV1 is increased to some extent, it is practically possible without increasing the unit capacitance so much. This makes it possible to create a D / A converter with a satisfactory level.
[0032]
FIG. 3 shows an example of a specific configuration of the inverting amplifier in FIG. In FIG. 3, the inverting amplifier is composed of vertically stacked PMOS transistors M1 and M2 and NMOS transistors M3 and M4. An NMOS transistor M4 whose gate is the input Vin of the inverting amplifier and operates as a source-grounded amplifying transistor. In order to increase the open-loop gain, a CMOS inverting amplifier composed of a PMOS transistor M1 which is connected to a bias voltage Vbias1 and whose source is connected to a power supply and serves as a constant current source type load has a gate connected to a bias voltage Vbias3. Is connected to the drain of the NMOS transistor M4, and the PMOS transistor M2 whose gate is connected to the bias voltage Vbias2 is cascode-connected to the drain of the PMOS transistor M1. Which has a configuration that is provided. Since a high open-loop gain can be obtained by the cascode connection even with the inverting amplifier having such a simple configuration, the D / A converter having the configuration of FIG. 1 realizes a highly accurate D / A converter having no offset voltage. it can.
[0033]
[Second embodiment]
Next, a method of realizing the present invention with a small circuit scale even when the resolution is further increased will be described with reference to FIG. Normally, when trying to obtain an n-bit resolution with the conventional configuration of FIG. 15 or the configuration of FIG. 1 of the present invention, the required weighting capacity is 1: 2: 4:. ^(N-1) Therefore, the size of the total capacity with respect to the unit capacity is 2 ⁿ Thus, for example, 256 bits for 8 bits and 1024 bits for 10 bits exponentially increase, and a high-resolution D / A converter requires a very large circuit area. FIG. 4 shows a method for solving such a problem.
[0034]
The configuration shown in FIG. 4 is exactly the same as that shown in FIG. 1 except for the voltage applied to the terminating capacitance C0, and includes a feedback switch SWR5 provided between the input and output of the inverting amplifier (INV1) and the inverting amplifier INV1; The weighting capacitors C1 to C4, one ends of which are commonly connected to the input of INV1, and the terminating capacitor C0, and the reset voltage independently provided at the other end of these capacitors are selectively connected to the reference voltage VT, VB or VM. During the output operation, switches SWR0 to SWR4 are connected to the inverting amplifier output terminal Vout. Here, for the sake of simplicity, the reference voltage is given through switches SWD1 to SWD4 controlled by digital data, similarly to FIG. In FIG. 1, the voltage applied to C0 during the reset operation period is fixed to VB. However, in the configuration of FIG. 4, C0 is obtained by dividing the minimum voltage value VB and the maximum voltage value VT by m. .., M−1 (m is a natural number of 2 or more) of the potential VM = j / m * VT + (1−j / m) * VB, and the intermediate potential VM is Configured to be given.
[0035]
In such a configuration, when the D / A conversion output Vo is obtained by using the charge conservation law in the same manner as the output voltage is obtained in FIG. 1, it can be expressed as in equation (8). In the equation, k is represented by k = D1 + 2 * D2 + 4 * D3 + 8 * D4 by the values of digital data D1 to D4 for controlling SWD1 to SWD4, and takes any value from k = 0 to 15, and j is the terminal. When the potential given to the capacitor C0 is VM = j / m * VT + (1-j / m) * VB, the value of j takes any value of j = 0 to m-1.
Vo = ΔV * (k / 16 + j / (16 * m)) + VB (8)
[0036]
In equation (8), assuming that m = 16 as an example, since j takes any value of j = 0 to 15, and k is any value of k = 0 to 15, (k / 16 + j / (16 * m)), the number of 1/256 steps is arbitrarily given in the range of 0 to 255/256. This means that Vo takes any voltage of 256 equal parts between the reference voltages VB and VT, that is, that the 8-bit D / A converter output is realized. I have. As described above, even if the same configuration of the D / A converter for 4 bits as in FIG. 1 is used, as shown in FIG. It can be seen that the A converter can be realized.
[0037]
The sub-reference voltage of this fine step can be generated by two reference voltages or the sub-reference voltage generation circuit SUB. This sub-reference voltage generating circuit SUB can be obtained, for example, by providing a resistor string including 16 series resistors between the reference voltages VB and VT, and selectively outputs any one of the voltages at the connection point via a switch. An 8-bit D / A converter can be realized by giving the termination capacitance. As described above, by giving one of the sub-reference voltages obtained by dividing the voltage between the two main reference voltages to the termination capacitor as VM, the resolution can be increased by adding a relatively small circuit scale. It is possible to realize a high-resolution D / A converter with a smaller circuit scale than increasing the number of bits by increasing the number of bits. It can be seen from the second embodiment shown in FIG. 4 that not only the first and second objects of the present invention but also the third object of realizing a high-resolution D / A converter with a small circuit scale can be realized.
[0038]
[Third embodiment]
Next, FIG. 5 shows a third embodiment realized as a more specific configuration based on the second embodiment shown in FIG. As described above, the sub-reference voltage can be generated by a resistor string in which a large number of resistors are connected in series. However, in the CMOS process, the capacitance can be obtained with higher accuracy than the resistor. A D / A converter having the same configuration as that of FIG. 1 is additionally provided as a sub-reference voltage generating circuit SUB so that the accuracy of the sub-reference voltage is determined by the ratio, and a combination of two 4-bit D / A converters is provided. FIG. 5 shows an 8-bit D / A converter to be realized.
[0039]
In FIG. 5, DAC2 is a 4-bit D / A converter having exactly the same configuration as that of FIG. 1, and includes an inverting amplifier INV2, a feedback switch SWR11 provided between the input and output of the inverting amplifier INV2, and a Weighting capacitors C6 to C9 and a terminating capacitor C5, one ends of which are commonly connected to the inputs, and the reference voltages VT and VB provided at the other end of each of the capacitors are selectively selected by switches SWD5 to SWD8 during reset operation. , And switches SWR6 to SWR10 commonly connected to the output terminal of the inverting amplifier INV2 during the output operation. Similarly, the other D / A converter (DAC1) also includes an inverting amplifier (INV1), a feedback switch SWR5, weighting capacitors C1 to C4 and a terminating capacitor C0, switches SWR0 to SWR4, and switches SWD1 to SWD4. Be composed. The output of DAC2 is given to terminal capacitance C0 of DAC1 via switch SWR0. In such a configuration, DAC2 operates as a D / A converter for lower bits that applies the sub-reference voltage VM to the terminating capacitor C0 of DAC1, so that the lower four bits of data are input to the switches SWD5 to SWD8, and the DAC1 is switched. By inputting upper 4-bit data to SWD1 to SWD4, a D / A conversion output with 8-bit precision is obtained from the output of DAC1.
[0040]
The D / A conversion operation in the configuration of FIG. 5 will be described with reference to the timing chart shown in FIG. In this timing chart, it is assumed that the switches SWR0 to SWR11 are in the state shown in FIG. 5 when they are at "H", and are in the inverted state in FIG. 5 when they are "L". The switches SWD1 to SWD8 are given a state defined by the digital data D1 to D8.
[0041]
In FIG. 6, the operation is roughly divided into two periods T1 and T2. In FIG. 2, the two periods are clearly divided into a reset operation period and an output operation period. In FIG. 6, T2 is the reset operation period of the lower bit DAC2 and the output period of the upper bit DAC1, and T1 is the output period of the upper bit DAC1. The output operation period of the lower bit DAC 2 and the reset operation period of the upper bit DAC 1 are performed, and the D / A converters for the upper bit and the lower bit operate to alternately repeat the reset and output. The details are as follows. First, in the period T2, lower bit data based on the data D5 to D8 is given to the DAC 2 for lower bits, and a reset operation is performed. At this time, the DAC 1 outputs a D / A conversion output to which data has been input before. Next, in the period T1, the DAC2 for the lower bits performs an output operation, the output of the DAC2 is supplied to the termination capacitor C0 for the upper bits, and the reference voltage determined by the upper bit data D1 to D4 is supplied to the weight capacitors C1 to C4. The reset operation of DAC1 is performed. Then, during the reset operation period of the lower bit DAC 2 in which the lower bit data is supplied to the lower bit DAC 2 again, the analog output based on the digital data given in T1 and T2 is output from the output Vout of the DAC 1. You.
[0042]
In such an operation, the output of the DAC 1 in FIG. 5 outputs a divided voltage obtained by equally dividing the two reference voltages VB and VT, which become the base like the VM shown in FIG. It can be seen that an output with 8-bit precision can be obtained as in the example shown in the description. Normally, when the configuration of FIG. 1 is simply extended to 8 bits and applied, 256 unit capacities are required. However, in the configuration of FIG. 5, since the unit capacity is equivalent to two 4-bit D / A converters, 16 * 2 = Since it is 32 and can be configured with a total of 32 unit capacitors, a D / A converter with high resolution can be realized with a small circuit area, and this effect has a greater effect as the resolution increases. As shown in the timing chart, the upper bits (D1 to D4) and the lower bits (D5 to D8) of the digital data may be given alternately by 4 bits, so that the digital data required for the 8-bit D / A converter is usually 8 bits. Since the data holding circuit for bits only needs to be four bits, the circuit scale reduction effect in this part is also obtained. As described above, in the embodiment of FIG. 5, the first to third objects of the present invention can be achieved similarly to FIG. 4, and in particular, since a resistor is not used, the embodiment of FIG. I can say.
[0043]
[Fourth embodiment]
In the embodiment shown in FIG. 5, two D / A converters are used, and one of them is used for generating a sub-step reference voltage with small steps. Next, a similar operation is performed with one D / A converter output. FIG. 7 shows a fourth embodiment capable of realizing a smaller circuit scale.
[0044]
In FIG. 7, the configurations of the inverting amplifier INV1, the feedback switch SWR5, the weight capacitors C1 to C4 and the terminating capacitor C0, the switches SWR0 to SWR5, and the switches SWD1 to SWD4 for data input are exactly the same as those in FIGS. And this part remains the configuration of the 4-bit D / A converter. What is characteristic in FIG. 7 is that a sample-and-hold circuit SH1 is provided at the output of the inverting amplifier INV1 in the 4-bit D / A converter, and the output of the sample-and-hold circuit SH1 is connected to one terminal of the changeover switch SWT. After the output of the D / A converter once output is held in the sample-and-hold circuit SH1, the voltage is applied to the termination capacitor C0 via the switches SWT and SWR0.
[0045]
FIG. 8 shows a timing chart for obtaining a 12-bit precision output as an example for explaining a method of obtaining a high-resolution D / A conversion output using the configuration of FIG. In this timing chart, the "H" state of the switches SWR0 to SWR5 and the switch SWT indicates the state shown in FIG. 7, and the "L" state indicates the inverted state of FIG. The state of each of the switches SWD1 to SWD4 is defined by digital data input in units of 4 bits. The sample and hold circuit samples the D / A conversion output when the circuit control switch SWSH (not shown) is "H". In this case, the hold state is indicated when the level is "L".
[0046]
As shown in FIG. 8, the operation obtains a 12-bit precision output by three D / A conversion operations in the periods T1 to T6. The period T5 is the first reset operation. In this period, the lower four bits of data D9 to D12 of the 12-bit digital data are supplied to the switches SWD1 to SWD4, and the switch SWT is reset in a state where the lowest reference voltage value VB side is selected. The operation is performed. Next, in a period T6, a 4-bit precision output voltage value VM (t1a) corresponding to the state of the reset operation in the period T5 is output from the D / A converter output Vout, and the voltage value is sampled by the sample-and-hold circuit SH1. You. In the period T3, the reset operation is performed for the second time, and the intermediate 4-bit data D5 to D8 of the 12-bit digital data are supplied to the switches SWD1 to SWD4. At this time, the switch SWT is in a state in which the output side of the sample and hold circuit is selected. , A sub-reference voltage with 4-bit accuracy is given to the termination capacitor. Therefore, at the time of the output operation in the next period T4, the output VM (t1b) with 8-bit accuracy is output from Vout in the same manner as obtained by the output of DAC1 in FIG. 5, and is again sampled by the sample-and-hold circuit SH1. In the third reset operation of the period T1, similarly to the second reset operation, the upper bit data of the data D1 to D4 is supplied to the switches SWD1 to SWD4, and the switch SWT selects the output side of the sample and hold circuit SH1. Therefore, the sub-reference voltage of 8-bit accuracy obtained in the period T4 is applied to the termination capacitor, and thus, the output Vo (t1) of 12-bit accuracy is obtained in the period T2.
[0047]
In this manner, by repeating the D / A conversion operation a plurality of times using the configuration shown in FIG. 7, it is possible in principle to increase the resolution without an upper limit. Comparing the configuration of FIG. 7 with that of FIG. 5, it can be seen that the D / A converter DAC2 of FIG. 5 is replaced by a sample and hold circuit SH1 in FIG. In general, the sample and hold circuit can realize a circuit with a smaller area than the D / A converter. Therefore, the method shown in the fourth embodiment can expect the same effect with a smaller area than the third embodiment. As a matter of course, the first, second, and third objects of the present invention achieved in the third embodiment are achieved.
[0048]
[Fifth Embodiment]
FIG. 7 shows a method of increasing the resolution by holding the sub-reference voltage in fine steps using a sample and hold circuit. However, considering the output operation of the D / A converter according to the present invention, the capacitance C0 during the output operation is considered. .. C4 are connected in parallel between the input and output of the inverting amplifier, and each capacitor holds a charge corresponding to the output voltage at this time. Therefore, by using this charge, the same effect as in the fourth embodiment can be obtained without adding a new sample and hold circuit. FIG. 9 shows a method of increasing the resolution without adding a new D / A converter or a sample and hold circuit as a fifth embodiment.
[0049]
As can be seen by comparing FIG. 9 with FIG. 7, this circuit eliminates the sample and hold circuit SH in FIG. 7 and changes the SWT 'connected to the terminating capacitor C0 from a switch type switch to an on-off type switch. 7 except that the switch SWT 'is added to the terminal capacitance as compared with the circuit of FIG. Next, the operation of FIG. 9 will be described with reference to a timing chart for operating as an 8-bit D / A converter in FIG. As shown in the period from T1 to T4 in FIG. 10, basically, the reset operation and the output operation are repeated twice so that 8-bit accuracy can be obtained. In this timing chart, as in the past, the "H" state of the switches SWR0 to SWR5 and the switch SWT is the state shown in FIG. 9, "L" is an inverted state, and the switches SWD1 to SWD4 are input in 4-bit units. The state is defined by the digital data.
[0050]
In the period T3, SWT '= "H", the terminal capacitor C0 is supplied with the lowest voltage VB, and the weighted capacitors C1 to C4 are supplied with the digital data D1 to D4 (t1) supplied to the switches SWD1 to SWD4 in the period T3. ) Gives either the minimum voltage VB or the maximum voltage VT, and the 4-bit-accurate analog output VM (t1) for these data is connected to the inverting output side in the next period T4 in the next period T4. At the Vout terminal. At this time, since C0 to C4 are connected between the input and output of the inverting amplifier INV1, the charge corresponding to the output voltage is held. Next, in the second reset operation in the period T1, the switch SWT 'is turned off and the charge of C0 is held, but the weighted capacitors C1 to C4 are set to the voltage value of VB or VT for the digital data D5 to D8 (t1). Rewritten. When the switch SWT 'is turned off in this manner, the termination capacitor C0 is in a state where the charge corresponding to the 4-bit accurate output voltage VM (t1) in the period T4 is held, and the sub-reference voltage in exactly 16 steps is applied. In the period T2, an 8-bit-accurate analog output Vo (t1) for the digital data D1 to D8 (t1) is obtained from the Vout terminal in the same manner as in the embodiment described with reference to FIGS.
[0051]
As described above, by controlling the switch connected to the terminating capacitor, the same effect as the configuration in which the sample and hold circuit is provided as shown in FIG. 7 can be obtained, so that the comparison with the 4-bit D / A converter of FIG. Even so, it is possible to increase the resolution by adding one switch. In the timing chart of FIG. 10, an 8-bit signal accuracy was obtained by repeating the reset operation and the output operation twice. However, if this operation is repeated three times, the resolution becomes 12 bits and four times the resolution becomes 16 bits. Can be raised. As described above, in the fifth embodiment of the present invention shown in FIG. 9, the first, second, and third objects of the present invention can be achieved in the same manner as in the previous embodiments. Among the embodiments described above, there is an advantage that a high resolution can be obtained with a minimum area.
[0052]
[Sixth embodiment]
In the embodiments described above, the resolution is increased by making the steps of the sub-reference voltage applied to the terminating capacitance finer in the configuration of the basic D / A converter of the present invention shown in FIG. Even if the fine sub-reference voltage obtained as described above is fed back as the main reference voltage to be supplied to the D / A converter, a high resolution is obtained by a combination of the low-resolution D / A converters as in the previous embodiments. be able to. Therefore, FIG. 11 shows a method of increasing the resolution by feeding back the D / A conversion output to the reference voltage as a sixth embodiment.
[0053]
As shown in FIG. 11, this circuit includes two 4-bit D / A converters indicated by DAC1A and DAC1B surrounded by broken lines, sample-and-hold circuits SH1A and SH1B provided at respective outputs, and two D / A converters. It comprises switches SWREFa and SWREFb for selecting a reference voltage to be applied to the A converter. Among these, the basic configuration of the two D / A converters is the same as that of the 4-bit D / A converter of FIG. 1 for DAC1B, but one end of a switch SWR0b connected to the termination capacitor of DAC1B has a voltage value of One end of the switch SWR0a of the DAC 1A is connected to a reference voltage input having a high voltage value, while being connected to a low reference voltage input. When the same digital data is given to the switches SWD1a to SWD4a and SWD1b to SWD4b of the DACs 1A and 1B due to this connection difference, the output of the DAC 1A generates a voltage 1 LSB higher than that of the DAC 1B. The switch SWREFa is a selection switch for inputting a high reference voltage, and the switch SWREFb is a selection switch for inputting a low reference voltage. These switches are either the reference voltage values VT and VB or the outputs of the sample and hold circuits SH1A and SH1B. Or to choose.
[0054]
The operation of the circuit of FIG. 11 will be described with reference to the timing chart of FIG. FIG. 12 is a timing chart for obtaining a 12-bit resolution, in which a reset operation and an output operation are repeated three times. The subscripts a and b for discriminating the two systems of DAC1A and DAC1B are omitted from the switch symbols shown in the timing chart, because the control of the switches in the two systems is the same. Also, in this timing chart, the "H" state of the switches SWR0 to SWR5 and the switch SWREF is the state shown in FIG. 11, the "L" is an inverted state, and the switches SWD1 to SWD4 are input in 4-bit units. The sample and hold circuits SH1A and SH1B sample the D / A conversion output when the circuit control switch SWSH (not shown) is "H" and hold when the state is "L". State. This timing chart is significantly different from FIG. 8 and FIG. 10 in that digital data for controlling the switches SWD1 to SWD4 is input four bits at a time from the upper bits, and the D / A conversion output is output so as to gradually increase the accuracy. Is Rukoto.
[0055]
The periods T1 and T2 are the first reset operation and output operation. Only during this period, the switches SWREFa and SWREFb are connected to the original reference voltages VT and VB, and weighted in the period T1 as in the previous operations. A reference voltage is applied to the independent terminal of the capacitor according to the digital data, and VT is applied to the termination capacitor and VB is applied to the DAC 1B to the termination capacitor. Here, assuming that the digital data given by D1 to D4 is k (k = 0 to 15), the output voltages Vo1 and Vo2 appearing at the output terminals VOUT1 and VOUT2 in the next period T2 are as follows. The voltage value is held in the sample and hold circuits SH1A and SH1B. In Expressions (9) and (10), ΔV represents ΔV = VT−VB.
Vo1 (t1a) = (k + 1) / 16 * ΔV + VB (9)
Vo2 (t1a) = k / 16 * ΔV + VB (10)
[0056]
In the next periods T3 and T4, the reset operation and the output operation are repeated again. At this time, the switches SWREFa and SWREFb are connected to the sample and hold circuits SH1A and SH1B, and the voltages indicated by (9) and (10) as the reference voltages. Since the value is given, if the digital data of D5 to D8 given in this period is j (j = 0 to 15), the respective output voltages are (11) and (12). Note that ΔV ′ in Expressions (11) and (12) represents ΔV ′ = Vo1 (t1a) −Vo2 (t1a) = ΔV / 16.
Vo1 (t1b) = (j + 1) / 16 * ΔV ′ + (k / 16 * ΔV + VB) (11)
Vo2 (t1b) = j / 16 * ΔV ′ + (k / 16 * ΔV + VB) (12)
[0057]
Similarly, the third reset operation and output operation are repeated in the periods T5 and T6, but also at this time, the reference voltage applied to each capacitor is sampled and held in the period T4. The voltages shown in (11) and (12) Since the digital data of D9 to D12 is i (i = 0 to 15), the output voltage is expressed as in equations (13-1) and (14-1). In this equation, ΔV ′ Is ΔV ″ = Vo1 (t1b) −Vo2 (t1b) = ΔV ′ / 16 = ΔV / 256, and ΔV ′ is ΔV ′ = Vo1 (t1a) −Vo2 (t1a) = ΔV / 16. Normalizing with ΔV and l = i + 16 * j + 256 * k (l = 0 to 4095), (13-2) and (14-2) are derived.
Vo1 (t1c) = (j + 1) / 16 * ΔV ″ + i / 16 * ΔV ′ + k / 16 * ΔV + VB (13-1)
= (L + 1) / 4096 * ΔV + VB (13-2)
Vo2 (t1c) = j / 16 * ΔV ″ + i / 16 * ΔV ′ + k / 16 * ΔV + VB (14-1) = 1/4096 * ΔV + VB (14-2)
[0058]
Thus, when looking at Equations (9), (10), (11), (12), (13-2) and (14-2), the output voltage is obtained by repeating the reset operation and the output operation. It can be seen that the resolution of is increased. The waveform of the analog output is shown in Vout1 and Vout2 in FIG. In the figure, Vout1 is indicated by a broken line, and Vout2 is indicated by a solid line. However, as can be seen from the figure, the difference between the two becomes smaller each time the operation is repeated, and the difference at T2 is 1 LSB of 4-bit resolution, and that of T4 is 8-bit resolution. 1LSB and T6 have a 12-bit resolution of 1 LSB, and it can be seen that the output resolution also increases accordingly.
[0059]
Therefore, even if the configuration shown in FIG. 11 is used, a D / A converter with a relatively small circuit scale and high resolution can be realized, and the first to third objects of the present invention can be achieved. Although the circuit configuration of FIG. 11 has a slightly larger circuit scale than the configurations of FIGS. 5, 7, and 9, there are variations in elements due to the increase in resolution of the difference voltage by two systems having the same configuration. Also, since the relative variation between the two systems is suppressed to a small value, it has a feature that it is hardly affected by the device variation.
[0060]
[Seventh embodiment]
All the embodiments have been described on the premise that the inverting amplifier uses a one-input one-output inverting amplifier as shown in FIG. 3. Next, as a seventh embodiment, a fully differential type will be described. 2 shows a configuration of a two-input two-output D / A converter. This fully-differential D / A converter is a pipelined A / D converter that increases the resolution by connecting in multiple stages a comparison circuit with a small number of bits and an amplifier that amplifies the difference voltage between the signal voltage and the comparison voltage. As a D / A converter for generating a comparison voltage used in a device or the like, a fully differential type has been desired in order to cope with noise from a power supply system and a GND system. However, since a voltage scaling type that uses a voltage was used, a fully differential type in a strict sense could not be realized. However, it will be described with reference to FIGS. 13 and 14 that a fully differential D / A converter can be realized by applying the present invention.
[0061]
FIG. 13 shows a configuration in which the two input / output systems (D / A conversion units) DACa and DACb of the two-input two-output type fully differential operational amplifier (OP1) are provided with capacitors and switches in the same manner as in FIG. The components of the two systems are shown with subscripts a and b. Here, the capacitances C1a to C4a and C1b to C4b are weighted capacitances with a capacitance value ratio of 1: 2: 4: 8, and the capacitances C0a and C0b are terminal capacitances with a capacitance ratio of 1. One end of each of these capacitors is commonly connected to the inverting input terminal VinM and the non-inverting input terminal VinP of the fully differential operational amplifier OP1 in each system, and the other end of each capacitor is connected to the switches SWR0a to SWR4a and SWR0b to It is independently connected to SWR4b. With these switches, the independent terminal side of the capacitor is connected to one of two minimum voltages VB and VT, which are two main reference voltages, during the reset operation, and one end is commonly connected to the inverted input terminal VinM during the output operation. The capacitors C1a to C4a are connected to the non-inverting output terminal VoutP of the fully differential operational amplifier, and the capacitors C1b to C4b having one end commonly connected to the non-inverting input terminal VinP are connected to the inverting output terminal VoutM. A feedback switch SWR5a is provided between the inverting input terminal VinM and the non-inverting output terminal VoutP of the fully differential operational amplifier, and a feedback switch SWR5b is provided between the non-inverting input terminal VinP and the inverting output terminal VoutM. At the time of the reset operation, the main reference voltage connected to the independent terminal side of each capacitor is such that the lowest voltage VB is fixedly applied to the terminating capacitor C0a, the highest voltage VT is fixed to the terminating capacitor C0b, and the weighted capacitors C1a to C4a And C1b to C4b are selectively given by data selection switches SWD1a to SWD4a and SWD1b to SWD4b which are controlled based on digital data. The control signals of the corresponding data selection switches in the two systems are In the inversion state, for example, if SWD1a is “H”, SWD1b is “L”. That is, in the two input / output systems DACa and DACb, if the main reference voltage VB is supplied to one of the portions, the main reference voltage VT is supplied to the other corresponding portion. It is configured so as to be in the reverse mode.
[0062]
By applying inverted reference voltages to the two systems during the reset operation in this manner, the output voltage values from the two signal output terminals VoutP and VoutM become (VT + VB) / 2, which is an intermediate potential between the two reference voltages. As a result, a symmetrical output voltage is obtained, and a fully differential output is obtained. Regardless of the value of the digital data during the reset operation, since the capacitances of the two systems are connected to the opposite reference voltages, the load capacitances connected to the reference voltages VT and VB are always constant. Also have symmetry.
[0063]
FIG. 14 shows an example of a fully differential operational amplifier used in this fully differential D / A converter. As can be seen from a comparison with FIG. 3, this amplifier is composed of vertically stacked PMOS transistors M1 and M2 and NMOS transistors M3 and M4, the output of which is the inverted output terminal VoutM of the operational amplifier, and the PMOS transistors M8 and M9 and For two inverting output circuits of an inverting amplifier which are constituted by NMOS transistors M10 and M11 and whose output is the inverting output terminal VoutP of the operational amplifier, a PMOS transistor M5 whose gate is connected to Vbias1 and operates as a constant current source and a source of which is M5. NMOS transistors M6 and M7 having a differential configuration in which the drains are connected to each other and whose gates serve as the non-inverting input terminal VinP or the inverting input terminal VinM of the operational amplifier, and the drains of the NMOS transistors M6 and M7 serve as the common-source amplification transistors of the two inverting amplifiers. It has a respective connected to each drain of the static M4 and M11. In each of the two inverting amplifiers, each element has PMOS transistors M1 and M8 whose gates are connected to the bias voltage Vbias1 and operates as a constant current source type load, similarly to the inverting amplifier of FIG. NMOS transistors M3 and M10 cascode-connected and gates connected to a bias voltage Vbias3, and PMOS transistors M2 and M9 cascode-connected to transistors M1 and M8 and gates connected to a bias voltage Vbias2, are open loops of an inverting amplifier, respectively. Although provided for the purpose of increasing the gain, only the NMOS transistors M4 and M11 are different from FIG. 3 in that the gate is connected to the common mode feedback voltage Vcmfb instead of the input terminal, so that these drain terminals PMOS transistor M6, M7 which connection is adapted to operate as an inverting amplifier common-source. The common mode feedback voltage Vcmfb is given by a voltage value fed back from the two output voltages so that (VoutM + VoutP) / 2, which is the average value of the output terminals VoutM and VoutP, takes a predetermined voltage value. Can be
[0064]
The configuration of FIG. 13 and the configuration of the fully differential operational amplifier used in FIG. 13 have been described above. The feature of this fully differential type is that two output voltages are symmetrical with respect to an intermediate potential which is an operation point. The characteristic point is that even if the operating point of the intermediate potential shifts due to the influence of noise or the like, the difference voltage between the two outputs is not affected, so that the output point is strong against external noise. Here, looking at the characteristic of FIG. 13 from such a viewpoint, the fully differential operational amplifier of FIG. Naturally, as shown in FIG. 13, the capacitances C0a to C4a and C0b to C4b and the switches SWR0a to SWR5a and SWR0b to SWR4b and the switches SWD1a to SWD4a and SWD1b to SWD4b are completely the same in the two systems. It can be seen that the configuration and the loads connected to the input reference voltage terminals VB and VT are exactly the same. Therefore, it can be expected that this configuration is less susceptible to common-mode noise.
[0065]
By using this D / A converter for generating a comparison voltage of the pipelined A / D converter, a pipelined A / D converter having a fully differential configuration can be configured. 4 objectives can be achieved. Further, since this configuration is essentially equivalent to the first embodiment, a D / A converter which is not affected by an error due to a parasitic capacitance, which is a feature of the first embodiment, can be realized with a simple configuration and operation. It also has two features, that it can be realized and that it can realize a D / A converter having no offset error. FIG. 13 shows only a 4-bit configuration, but by providing another D / A converter of the same fully differential type, a fully differential type configuration corresponding to the embodiment of FIG. In addition to the embodiment, the configuration shown in FIGS. 7 and 9 can be extended to a fully differential configuration, and the configuration shown in the present embodiment is applied to the embodiment shown as a single output. By doing so, it is possible to realize a fully differential D / A converter having a small circuit scale and high resolution.
[0066]
【The invention's effect】
By using the present invention, it is possible to realize a D / A converter which is not affected by an error due to a parasitic capacitance with a simple configuration and operation, and an offset voltage of an internal amplifier necessary for obtaining an amplified output. , A highly accurate D / A converter can be realized even with a small area. Conventionally, the circuit area has to be exponentially increased when the resolution is increased. However, by using the present invention, a D / A converter with a very small circuit scale and a high resolution can be realized. it can. In addition, the present invention completely eliminates the symmetry of the two output systems not only in a single output D / A converter but also in a fully differential D / A converter capable of obtaining a differential voltage output as a dual output. It is possible to realize high-precision and high-resolution characteristics with a small area while holding.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a 4-bit D / A converter according to a first embodiment for explaining a basic operation of the present invention.
FIG. 2 is a timing chart for explaining the operation of FIG. 1;
FIG. 3 is a configuration example of the inverting amplifier of FIG. 1;
FIG. 4 is a circuit diagram showing a D / A converter according to a second embodiment using the present invention.
FIG. 5 is a circuit diagram illustrating an 8-bit D / A converter according to a third embodiment of the present invention.
FIG. 6 is a timing chart for explaining the operation of FIG. 5;
FIG. 7 is a circuit diagram illustrating a D / A converter according to a fourth embodiment of the present invention.
8 is a timing chart for realizing a 12-bit resolution with the D / A converter of FIG. 7;
FIG. 9 is a circuit diagram illustrating a D / A converter according to a fifth embodiment of the present invention.
FIG. 10 is a timing chart for explaining the operation of FIG. 9;
FIG. 11 is a circuit diagram showing a D / A converter according to a sixth embodiment of the present invention.
12 is a timing chart for realizing a 12-bit resolution with the D / A converter of FIG. 11;
FIG. 13 is a circuit diagram illustrating a D / A converter according to a seventh embodiment of the present invention.
FIG. 14 is a specific configuration example of a fully differential amplifier used in FIG.
FIG. 15 is a circuit diagram showing a conventional D / A converter.
[Explanation of symbols]
C0 terminal capacity
C1-C4 Weight capacity
SWR0 to SWR4 Switches for switching between reset operation and output operation
SWR5 Reset switch
SWD1 to SWD4 Digital data input switch
INV1, INV2 Inverting amplifier
OP1 Fully differential operational amplifier
SH1, SH2 sample hold circuit
VB Minimum reference voltage input terminal and minimum reference voltage value
VT Maximum reference voltage input terminal and maximum reference voltage value
Vout output signal terminal
Vbias1, Vbias2, Vbias3 Constant voltage source and its voltage value
M1, M5, M8 Load transistors
M2, M3, M9, M10 Cascode type transistor
M4, M11 amplifying transistor
M6, M7 differential transistor

Claims (7)

単位容量となる１個の終端容量（Ｃ０）、及び、単位容量に対して１：２：４：・・・：２^{（ｎ−１）}に重み付けされたｎ個の加重容量（Ｃ１〜４）の計ｎ＋１個の容量（ｎは自然数）と、増幅出力を得るための反転増幅器（ＩＮＶ１）とを有し、該反転増幅器の入力端子が前記ｎ＋１個の容量の第１端子側に共通に接続されてなるＤ／Ａ変換器であって、
前記反転増幅器の入出力間に設けられ、リセット動作期間（Ｔ１）において閉成状態になり、出力動作期間（Ｔ２）において開成状態になる帰還用のスイッチング手段（ＳＷＲ５）と、
前記終端容量（Ｃ０）の第２端子側を、前記リセット動作期間（Ｔ１）において２つの主基準電圧（Ｖ_Ｔ，Ｖ_Ｂ）のうちのいずれか一方に接続し、次に、前記出力動作期間（Ｔ２）において前記反転増幅器の出力に接続する終端動作用スイッチング手段（ＳＷＲ０）と、
前記リセット動作期間（Ｔ１）においてディジタルデータ（Ｄ１〜４）に応じて前記２つの主基準電圧のいずれかを選択して前記加重容量の第２端子側を選択的に接続し、次に、前記出力動作期間（Ｔ２）において前記反転増幅器の出力に接続する複数の入力動作用スイッチング手段（ＳＷＤ１〜４，ＳＷＲ１〜４）と、
をさらに有することを特徴とするＤ／Ａ変換器。One termination capacitance (C0) serving as a unit capacitance, and n weighted capacitances (C1 to 4) weighted to the unit capacitance at 1: 2: 4:...: 2 ^(n-1 ) And an inverting amplifier (INV1) for obtaining an amplified output, and an input terminal of the inverting amplifier is commonly connected to a first terminal side of the (n + 1) capacitors. A D / A converter,
Feedback switching means (SWR5) provided between the input and output of the inverting amplifier, which is closed during a reset operation period (T1) and opened during an output operation period (T2);
Wherein the second terminal side of the terminating capacitor (C0), to connect the reset operation period two main reference voltages in _{(T1) (V T, V} B) to either one of, then, the output operation period (T2) termination operation switching means (SWR0) connected to the output of the inverting amplifier,
In the reset operation period (T1), one of the two main reference voltages is selected according to the digital data (D1 to D4), and the second terminal side of the weighted capacitor is selectively connected. A plurality of input operation switching means (SWD1 to 4, SWR1 to 4) connected to the output of the inverting amplifier during an output operation period (T2);
A D / A converter, further comprising: 単位容量となる１個の終端容量（Ｃ０）、及び、単位容量に対して１：２：４：・・・：２^{（ｎ−１）}に重み付けされたｎ個の加重容量（Ｃ１〜４）の計ｎ＋１個の容量（ｎは自然数）と、増幅出力を得るための反転増幅器（ＩＮＶ１）とを有し、該反転増幅器の入力端子が前記ｎ＋１個の容量の第１端子側に共通に接続されてなるＤ／Ａ変換器であって、
前記反転増幅器の入出力間に設けられ、リセット動作期間（Ｔ１）において閉成状態になり、出力動作期間（Ｔ２）において開成状態になる帰還用のスイッチング手段（ＳＷＲ５）と、
前記リセット動作期間（Ｔ１）において前記終端容量（Ｃ０）の第２端子側を、２つの主基準電圧（Ｖ_Ｔ，Ｖ_Ｂ）の分圧により形成可能な副基準電圧（ＶＭ）に接続し、次に、前記出力動作期間（Ｔ２）において前記反転増幅器の出力に接続する終端動作用スイッチング手段（ＳＷＲ０）と、
前記リセット動作期間（Ｔ１）においてディジタルデータの上位ビット部分（Ｄ１〜４）に応じて前記２つの主基準電圧のいずれかを選択して前記加重容量の第２端子側を接続し、次に、前記出力動作期間（Ｔ２）において前記反転増幅器の出力に接続する複数の入力動作用スイッチング手段（ＳＷＤ１〜４，ＳＷＲ１〜４）と、
前記ディジタルデータの下位ビット部分（Ｄ５〜８）に応じて前記２つの主基準電圧（ＶＴ，ＶＢ）の間をｍ等分に分圧して得られたｍ−１個の副基準電圧値（ｍは２以上の自然数）のいずれかを選択して前記副基準電圧（ＶＭ）として供給する副基準電圧供給手段（ＳＵＢ）と、
をさらに有することを特徴とするＤ／Ａ変換器。One termination capacitance (C0) serving as a unit capacitance, and n weighted capacitances (C1 to 4) weighted to the unit capacitance at 1: 2: 4:...: 2 ^(n-1 ) And an inverting amplifier (INV1) for obtaining an amplified output, and an input terminal of the inverting amplifier is commonly connected to a first terminal side of the (n + 1) capacitors. A D / A converter,
Feedback switching means (SWR5) provided between the input and output of the inverting amplifier, which is closed during a reset operation period (T1) and opened during an output operation period (T2);
In the reset operation period (T1), the second terminal side of the terminating capacitor (C0) is connected to a sub-reference voltage (VM) that can be formed by dividing two main reference voltages (V _T , V _B ), Next, a termination operation switching means (SWR0) connected to the output of the inverting amplifier during the output operation period (T2);
During the reset operation period (T1), one of the two main reference voltages is selected according to the upper bit portion (D1 to D4) of the digital data, and the second terminal side of the weighted capacitor is connected. A plurality of input operation switching means (SWD1 to 4, SWR1 to 4) connected to the output of the inverting amplifier during the output operation period (T2);
M−1 sub-reference voltage values (m) obtained by dividing the two main reference voltages (VT, VB) into m equal parts in accordance with the lower bit portions (D5 to 8) of the digital data Sub-reference voltage supply means (SUB) for selecting any one of two or more natural numbers and supplying the selected sub-reference voltage (VM)
A D / A converter, further comprising: 前記副基準電圧供給手段（ＳＵＢ）は、
単位容量となる１個の終端容量（Ｃ５）、及び、単位容量に対して１：２：４：・・・：２^{（ｎ ′ −１）}に重み付けされたｎ′個の加重容量（Ｃ６〜９）の計ｎ′＋１個の容量（ｎ′は自然数）と、
その入力端子が前記ｎ′＋１個の容量の第１端子側に共通に接続された、増幅出力を得るための反転増幅器（ＩＮＶ２）と、
前記反転増幅器の入出力間に設けられ、前回の出力動作期間（Ｔ２）において閉成状態になり、前記リセット動作期間（Ｔ１）において開成状態になる帰還用のスイッチング手段（ＳＷＲ１１）と、
前記終端容量（Ｃ５）の第２端子側を、前記前回の出力動作期間（Ｔ２）において２つの主基準電圧（ＶＴ、ＶＢ）のうちのいずれか一方に接続し、次に、前記リセット動作期間（Ｔ１）において前記反転増幅器の出力に接続する終端動作用スイッチング手段（ＳＷＲ６）と、
前記前回の出力動作期間（Ｔ２）において前記ディジタルデータの下位ビット部分（Ｄ５〜８）に応じて前記２つの主基準電圧のいずれかを選択して前記加重容量の第２端子側を選択的に接続し、次に、前記リセット動作期間（Ｔ１）において前記反転増幅器の出力に接続する複数の入力動作用スイッチング手段（ＳＷＤ５〜８，ＳＷＲ７〜１０）と、
を有し、
前記反転増幅器の出力を前記副基準電圧（ＶＭ）として出力する第２のＤ／Ａ変換器（ＤＡＣ２）であることを特徴とする請求項２に記載のＤ／Ａ変換器。The sub-reference voltage supply means (SUB)
One end volume as a unit capacitor (C5), and, one for unit ^{volume: 2: 4: ···: 2} (n '-1) to weighted the n' number of weighting capacitance (C6～ 9) a total of n '+ 1 capacitors (n' is a natural number);
An inverting amplifier (INV2) whose input terminal is commonly connected to the first terminal side of the n '+ 1 capacitors, for obtaining an amplified output;
Feedback switching means (SWR11) provided between the input and output of the inverting amplifier, which is closed during the previous output operation period (T2) and is opened during the reset operation period (T1);
A second terminal side of the terminating capacitor (C5) is connected to one of two main reference voltages (VT, VB) in the previous output operation period (T2), and then the reset operation period (T1) termination operation switching means (SWR6) connected to the output of the inverting amplifier,
In the previous output operation period (T2), one of the two main reference voltages is selected according to the lower bit portion (D5 to 8) of the digital data, and the second terminal side of the weighted capacitor is selectively selected. A plurality of input operation switching means (SWD5-8, SWR7-10) connected to the output of the inverting amplifier during the reset operation period (T1);
Has,
The D / A converter according to claim 2, wherein the D / A converter is a second D / A converter (DAC2) that outputs an output of the inverting amplifier as the sub reference voltage (VM). 前記副基準電圧供給手段（ＳＵＢ）は、
最初のリセット動作期間（Ｔ５）において前記終端容量（Ｃ０）に前記副基準電圧（ＶＭ）の代わりに前記２つの主基準電圧（ＶＴ，ＶＢ）のうちの一つを供給する手段（ＳＷＴ）と、
前回の出力動作期間（Ｔ６，Ｔ４）における前記反転増幅器の出力（ＶＭ（ｔ１ａ），ＶＭ（ｔ１ｂ））を保持し、次に、前記リセット動作期間（Ｔ３，Ｔ１）において前記副基準電圧（ＶＭ）として供給するサンプルホールド回路（ＳＨ１）と、
を有することを特徴とする請求項２に記載のＤ／Ａ変換器。The sub-reference voltage supply means (SUB)
Means (SWT) for supplying one of the two main reference voltages (VT, VB) to the terminating capacitor (C0) in place of the sub reference voltage (VM) during the first reset operation period (T5); ,
The output (VM (t1a), VM (t1b)) of the inverting amplifier during the previous output operation period (T6, T4) is held, and then, the sub-reference voltage (VM) during the reset operation period (T3, T1). ) And a sample hold circuit (SH1)
The D / A converter according to claim 2, comprising: 前記副基準電圧供給手段（ＳＵＢ）は、
最初のリセット動作期間（Ｔ３）において前記終端容量（Ｃ０）の前記第２端子側に前記副基準電圧（ＶＭ）の代わりに前記２つの主基準電圧（ＶＴ，ＶＢ）のうちの一つを供給するとともに、前回の出力動作期間（Ｔ４）における前記反転増幅器の出力（ＶＭ（ｔ１））に接続された前記終端容量の電荷を前記リセット動作期間（Ｔ１）において保持する手段（ＳＷＴ’）を有することを特徴とする請求項２に記載のＤ／Ａ変換器。The sub-reference voltage supply means (SUB)
In the first reset operation period (T3), one of the two main reference voltages (VT, VB) is supplied to the second terminal side of the termination capacitor (C0) instead of the sub reference voltage (VM). And a means (SWT ′) for holding the charge of the termination capacitor connected to the output (VM (t1)) of the inverting amplifier in the previous output operation period (T4) in the reset operation period (T1). 3. The D / A converter according to claim 2, wherein: 請求項１に記載のＤ／Ａ変換器と同じ構造を有する２組のＤ／Ａ変換部（ＤＡＣａ，ＤＡＣｂ）を並列に備えたＤ／Ａ変換器であって、
前記出力動作期間（Ｔ２）における一方の前記反転増幅器（ＩＮＶ１Ａ）の出力を保持し、これを次回のリセット動作期間（Ｔ３）において前記２つの主基準電圧（ＶＴ，ＶＢ）のうちの一方の前記主基準電圧として供給する一方の保持手段（ＳＨ１Ａ，ＳＷ_ＲＥＦａ）と、
前記出力動作期間（Ｔ２）における他方の前記反転増幅器（ＩＮＶ１Ｂ）の出力を保持し、これを次回のリセット動作期間（Ｔ３）において前記２つの主基準電圧（ＶＴ，ＶＢ）のうちの他方の前記主基準電圧として供給する他方の保持手段（ＳＨ１Ｂ，ＳＷ_ＲＥＦｂ）と、
を有し、
前記一方の主基準電圧は、前記リセット動作期間（Ｔ１）において前記終端動作用スイッチング手段（ＳＷＲ０ａ）により前記終端容量（Ｃ０ａ）の第２端子側に供給され、前記他方の主基準電圧は、前記リセット動作期間（Ｔ１）において前記終端動作用スイッチング手段（ＳＷＲ０ｂ）により前記終端容量（Ｃ０ｂ）の第２端子側に供給され、
前記複数の入力動作用スイッチング手段（ＳＷＤ１ａ〜４ａ，ＳＷＤ１ｂ〜４ｂ，ＳＷＲ１ａ〜４ａ，ＳＷＲ１ｂ〜４ｂ）は、前記リセット動作期間（Ｔ１）において前記ディジタルデータの上位ビット部分（Ｄ１〜４）に応じて前記２つの主基準電圧（ＶＴ，ＶＢ）の前記一方と前記他方とを選択して前記加重容量の第２端子側に供給し、次に、前記出力動作期間（Ｔ２）において前記加重容量の第２端子側を前記反転増幅器（ＩＮＶ１Ａ，ＩＮＶ１Ｂ）の入力端子に接続し、その後、前記次回のリセット動作期間（Ｔ３）において、前記出力動作期間（Ｔ２）における前記一方の反転増幅器（ＩＮＶ１Ａ）の出力は、前記一方の保持手段（ＳＨ１Ａ，ＳＷｒｅｆａ）により前記終端容量（Ｃ０ａ）の第２端子側に供給され、また、前記出力動作期間（Ｔ２）における前記他方の反転増幅器（ＩＮＶ１Ｂ）の出力は、前記他方の保持手段（ＳＨ１Ｂ，ＳＷｒｅｆｂ）により前記終端容量（Ｃ０ｂ）の第２端子側に供給され、次に、次回の出力動作期間（Ｔ４）において、前記終端用スイッチング手段（ＳＷＲ０ａ，ＳＷＲ０ｂ）は、前記終端容量（Ｃ０ａ，Ｃ０ｂ）の第２端子側を前記反転増幅器（ＩＮＶ１Ａ，ＩＮＶ１Ｂ）の出力に接続し、
前記複数の入力動作用スイッチング手段（ＳＷＤ１ａ〜４ａ，ＳＷＤ１ｂ〜４ｂ，ＳＷＲ１ａ〜４ａ，ＳＷＲ１ｂ〜４ｂ）は、前記次回のリセット動作期間（Ｔ３）において前記ディジタルデータの下位ビット部分（Ｄ５−８、Ｄ９−１２）に応じて前記加重容量（Ｃ１ａ〜４ａ，Ｃ１ｂ〜４ｂ）の第２端子側に供給すべき前記出力期間（Ｔ２）における前記反転増幅器（ＩＮＶ１Ａ，ＩＮＶ１Ｂ）の出力の前記一方又は前記他方を選択し、次に、前記次回の出力動作期間（Ｔ４）において、前記加重容量（Ｃ１〜４）の第２端子側を前記反転増幅器（ＩＮＶ１Ａ，ＩＮＶ１Ｂ）の出力に接続する
ことを特徴とするＤ／Ａ変換器。A D / A converter comprising two sets of D / A converters (DACa, DACb) having the same structure as the D / A converter according to claim 1 in parallel,
The output of one of the inverting amplifiers (INV1A) in the output operation period (T2) is held, and the output is held in one of the two main reference voltages (VT, VB) in the next reset operation period (T3). One holding means (SH1A, SW _REFa ) for supplying as a main reference voltage;
The output of the other inverting amplifier (INV1B) during the output operation period (T2) is held, and the output is held at the other of the two main reference voltages (VT, VB) during the next reset operation period (T3). The other holding means (SH1B, SW _REFb ) for supplying as a main reference voltage;
Has,
The one main reference voltage is supplied to the second terminal side of the termination capacitor (C0a) by the termination operation switching means (SWR0a) during the reset operation period (T1), and the other main reference voltage is supplied to the second main reference voltage. During the reset operation period (T1), the termination operation switching means (SWR0b) supplies the termination capacitance (C0b) to the second terminal side,
The plurality of input operation switching means (SWD1a to 4a, SWD1b to 4b, SWR1a to 4a, and SWR1b to 4b) are provided in accordance with upper bit portions (D1 to D4) of the digital data in the reset operation period (T1). The one and the other of the two main reference voltages (VT, VB) are selected and supplied to the second terminal side of the weighted capacitor, and then the second of the two main reference voltages (VT, VB) is supplied to the second terminal side of the weighted capacitor during the output operation period (T2). The two terminals are connected to the input terminals of the inverting amplifiers (INV1A, INV1B), and then the output of the one inverting amplifier (INV1A) in the output operation period (T2) in the next reset operation period (T3). Is supplied to the second terminal side of the terminating capacitor (C0a) by the one holding means (SH1A, SWrefa). The output of the other inverting amplifier (INV1B) during the operation period (T2) is supplied to the second terminal side of the terminating capacitor (C0b) by the other holding means (SH1B, SWrefb). In the operation period (T4), the switching means for termination (SWR0a, SWR0b) connects the second terminal side of the termination capacitance (C0a, C0b) to the output of the inverting amplifier (INV1A, INV1B),
The plurality of input operation switching means (SWD1a to 4a, SWD1b to 4b, SWR1a to 4a, SWR1b to 4b) provide lower bit portions (D5-8, D9) of the digital data in the next reset operation period (T3). -12), one or the other of the outputs of the inverting amplifiers (INV1A, INV1B) in the output period (T2) to be supplied to the second terminals of the weighted capacitors (C1a to 4a, C1b to 4b). Then, in the next output operation period (T4), the second terminals of the weighted capacitors (C1 to C4) are connected to the outputs of the inverting amplifiers (INV1A, INV1B). D / A converter. 前記反転増幅器は完全差動型の２入力２出力を有するオペアンプであるとともに、前記２入力２出力に対応した２組のＤ／Ａ変換部（ＤＡＣａ，ＤＡＣｂ）を有し、
前記Ｄ／Ａ変換部は、前記ｎ＋１個の容量、前記帰還用のスイッチング手段、前記終端動作用スイッチング手段、及び、前記複数の入力動作用スイッチング手段をそれぞれ有し、
前記２つの主基準電圧（Ｖ_Ｔ，Ｖ_Ｂ）は、前記２組のＤ／Ａ変換部（ＤＡＣａ，ＤＡＣｂ）に対して相互に逆転した接続態様にて接続される
ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のＤ／Ａ変換器。The inverting amplifier is a fully differential operational amplifier having two inputs and two outputs, and has two sets of D / A converters (DACa, DACb) corresponding to the two inputs and two outputs.
The D / A converter includes the n + 1 capacitors, the feedback switching means, the termination operation switching means, and the plurality of input operation switching means, respectively.
The two main reference voltages (V _T , V _B ) are connected to the two sets of D / A converters (DACa, DACb) in mutually reversed connection modes. The D / A converter according to any one of claims 1 to 6.

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