JP2004007004A - Semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which reliability is enhanced by blocking intrusion of movable ions of sodium, or the like, from an insulating substrate or the outside. <P>SOLUTION: The semiconductor device comprises a first silicon nitride film formed on the insulating substrate, a first silicon oxide film formed on the first silicon nitride film, a semiconductor film formed on the first silicon oxide film, a second silicon oxide film formed on the semiconductor film, and a second silicon nitride film formed on the second silicon oxide film. <P>COPYRIGHT: (C)2004,JPO

Description

　本発明は、信頼性および量産性に優れ、歩留りの高い、薄膜トランジスタ等の薄膜状半導体装置およびその製造方法に関する。本発明は、その応用分野として、例えば、液晶ディスプレーや薄膜イメージセンサー等の駆動回路あるいは３次元集積回路等を構成せんとするものである。 The present invention relates to a thin film semiconductor device such as a thin film transistor, which is excellent in reliability and mass productivity and has high yield, and a method for manufacturing the same. The present invention is intended to constitute a driving circuit such as a liquid crystal display or a thin film image sensor, a three-dimensional integrated circuit, or the like as an application field thereof.

　従来、半導体集積回路は、シリコン等の半導体基板上に形成されたモノリシック型が中心であったが、近年、ガラスやサファイヤ等の絶縁基板上に形成することが試みられている。その理由としては、基板と配線間の寄生容量が低下して動作速度が向上することと、特に石英その等のガラス材料は、シリコンウェファーのような大きさの制限がなく、安価であること、素子間の分離が容易で、特にＣＭＯＳのモノリシック集積回路で問題となるようなラッチアップ現象がおこらないこと等のためである。また、以上のような理由とは別に液晶ディスプレーや密着型イメージセンサーにおいては、半導体素子と液晶素子あるいは光検出素子とを一体化して構成する必要から、透明な基板上に薄膜トラジスター（ＴＦＴ）等を形成する必要がある。 Conventionally, a semiconductor integrated circuit has mainly been a monolithic type formed on a semiconductor substrate such as silicon, but in recent years, an attempt has been made to form it on an insulating substrate such as glass or sapphire. The reason is that the operating speed is improved by reducing the parasitic capacitance between the substrate and the wiring, and that the glass material such as quartz is inexpensive because there is no size limitation like a silicon wafer, This is because separation between elements is easy, and a latch-up phenomenon which is a problem particularly in a CMOS monolithic integrated circuit does not occur. Apart from the above reasons, in a liquid crystal display or a contact type image sensor, it is necessary to integrate a semiconductor element and a liquid crystal element or a light detecting element, so that a thin film transistor (TFT) is disposed on a transparent substrate. Etc. must be formed.

　このような理由から絶縁性基板上に薄膜状の半導体素子が形成されるようになった。従来の薄膜状半導体素子の例として、ＴＦＴを図５に示す。図に示されるように、絶縁性基板５０１上に、パッシベーション膜として、酸化珪素等の被膜５０３が形成され、その上にＴＦＴが他のＴＦＴとは独立して形成される。ＴＦＴは、モノリシック集積回路のＭＯＳＦＥＴと同様に、ソース（ドレイン）領域５０７とドレイン（ソース）領域５０９、それらに挟まれたチャネル形成領域（単にチャネル領域ともいう）５０８、ゲイト絶縁膜５０４、ゲイト電極５１０、そして、ソース（ドレイン）電極５１１とドレイン（ソース）電極５１２を有している。また、多層配線が可能なようにＰＳＧ等の層間絶縁物５０６が設けられる。 か ら For these reasons, thin-film semiconductor elements have been formed on insulating substrates. FIG. 5 shows a TFT as an example of a conventional thin film semiconductor device. As shown in the figure, a film 503 such as silicon oxide is formed as a passivation film on an insulating substrate 501, and a TFT is formed thereon independently of other TFTs. The TFT includes a source (drain) region 507 and a drain (source) region 509, a channel forming region (also simply referred to as a channel region) 508 sandwiched therebetween, a gate insulating film 504, and a gate electrode, similarly to the MOSFET of the monolithic integrated circuit. 510, and a source (drain) electrode 511 and a drain (source) electrode 512. Further, an interlayer insulator 506 such as PSG is provided so as to enable multilayer wiring.

　図５の例は、順コプラナー型と呼ばれるものであるが、ＴＦＴでは、ゲイト電極とチャネル領域の配置の様子によって、これ以外に逆コプラナー型、順スタガー型、逆スタガー型とよばれる形態があるが、その詳細については他の文献に任せるとして、ここではこれ以上、言及しない。 The example of FIG. 5 is called a forward coplanar type. In a TFT, depending on the arrangement of the gate electrode and the channel region, there are other forms called reverse coplanar type, forward stagger type, and reverse stagger type. However, the details will be left to other documents and will not be further described here.

　モノリシック集積回路においても、ナトリウムやカリウムのようなアルカリイオン、あるいは鉄、銅、ニッケル等の遷移金属イオンによる汚染は深刻な問題であり、これらのイオンの侵入を食い止めるために、非常な注意が払われてきた。ＴＦＴでも、それらのイオンの問題は同様に重大なもので、極力、汚染がないように生産工程の清浄化には注意が向けられている。また、素子にもこれらの汚染が及ばないように対策が講じられている。 Even in monolithic integrated circuits, contamination by alkali ions such as sodium and potassium, or transition metal ions such as iron, copper, and nickel is a serious problem, and great care must be taken to prevent the intrusion of these ions. I have been. In the case of TFTs as well, the problem of these ions is equally serious, and attention is paid to cleaning the production process to minimize contamination. In addition, measures are taken to prevent these contaminations from reaching the element.

　薄膜状半導体素子がモノリシック集積回路と異なることは、基板中の汚染イオンの濃度が比較的高いということである。すなわち、モノリシック集積回路に使用される単結晶シリコンは、長年の技術の蓄積によって、これらの有害な汚染元素を排除するようにして生産されており、現在市販されているものでは、これらの汚染元素は１０^１０ｃｍ^−３以下である。 The difference between a thin film semiconductor device and a monolithic integrated circuit is that the concentration of contaminant ions in the substrate is relatively high. In other words, single-crystal silicon used for monolithic integrated circuits has been produced with the accumulation of technology for many years to eliminate these harmful contaminants. Is 10 ¹⁰ cm ⁻³ or less.

　しかしながら、一般に薄膜状半導体素子用の絶縁性基板の汚染元素濃度は低くない。もちろん、スピネル基板やサファイヤ基板のような単結晶基板では、上記汚染源となる異元素の濃度を低減することが理論的には可能であるが、採算面から現実的ではない。また、石英基板は、高純度シランガスと酸素を原料として、気相反応で製造すれば、理想的には異元素の侵入を食い止めることが可能であるが、構造がアモルファスであるので、いったん異元素が取り込まれた場合にこれを外部に吐き出すことが困難である。また、液晶ディスプレーに使用される基板は特にコストの問題が優先するため、価格の低いものを用いる必要があり、そのようなものでは製造・加工を容易にするため、最初から、各種の異元素を含有している。これらの異元素自体が半導体素子にとって好ましくないものもあるし、これらの異元素を添加する過程で、外部から混入し、あるいは添加材料に不純物として含まれる場合がある。 However, in general, the concentration of a contaminant element in an insulating substrate for a thin film semiconductor element is not low. Of course, in the case of a single crystal substrate such as a spinel substrate or a sapphire substrate, it is theoretically possible to reduce the concentration of the foreign element serving as the above-mentioned contamination source, but this is not realistic from the viewpoint of profitability. In addition, if a quartz substrate is manufactured by a gas phase reaction using high-purity silane gas and oxygen as raw materials, it is ideally possible to prevent the invasion of foreign elements, but since the structure is amorphous, It is difficult to discharge this when taken in. In addition, it is necessary to use a low-priced substrate for the substrate used for the liquid crystal display, especially because the cost problem is prioritized. It contains. Some of these foreign elements themselves are not preferable for the semiconductor element, and in the process of adding these foreign elements, they may be mixed in from the outside or may be contained as impurities in the added material.

　例えば、ＴＮガラスは安価なガラス基板で耐熱性がよく、熱膨張率等がシリコンに近いため、液晶ディスプレー用の基板として好ましいものであるが、リチウムを５％程度含有している。このリチウムの一部はイオン化し、可動イオンとして半導体素子に侵入し、素子の劣化をもたらす。また、このリチウムは９９％以上の高純度のものを製造することが難しく、通常、０．７％程度のナトリウムが含まれている。ナトリウムのイオン化率は１０％程度で、極めて大きく、このナトリウムイオンは素子の特性に極めて深刻な影響をもたらす。 For example, TN glass is an inexpensive glass substrate that has good heat resistance and a coefficient of thermal expansion close to that of silicon. Therefore, TN glass is preferable as a substrate for liquid crystal displays, but contains about 5% of lithium. Part of this lithium is ionized and enters the semiconductor element as mobile ions, resulting in deterioration of the element. In addition, it is difficult to produce lithium having a high purity of 99% or more, and usually contains about 0.7% of sodium. The ionization rate of sodium is as large as about 10%, and this sodium ion has a very serious effect on the characteristics of the device.

　従来の薄膜状半導体素子では、図５に示すように、この可動イオンの侵入に対しては、酸化珪素等をパッシベーション膜として使用し、また、層間絶縁物をＰＳＧやＢＰＳＧとすることによってこれらの可動イオンをゲッタリングすることによって対処されてきた。しかしながら、これらの方法では汚染を十分に防ぐことは困難であった。本発明は、これらの汚染元素・イオンを侵入によって素子が劣化することを抑制することを目的とする。 As shown in FIG. 5, a conventional thin-film semiconductor device uses silicon oxide or the like as a passivation film to prevent the penetration of mobile ions, and uses PSG or BPSG as an interlayer insulator. It has been addressed by gettering mobile ions. However, it has been difficult to sufficiently prevent contamination by these methods. An object of the present invention is to prevent the element from deteriorating due to invasion of these contaminants and ions.

　本発明では、以上のような汚染を抑制するために薄膜半導体素子の下部と上部にそれぞれ窒化珪素や酸化アルミニウム、酸化タンタル等の可動イオンに対してブロッキング作用を有する膜（ブロッキング膜）を形成したことを特徴とする。 In the present invention, a film (blocking film) having a blocking action against mobile ions such as silicon nitride, aluminum oxide, and tantalum oxide is formed on the lower and upper portions of the thin film semiconductor element in order to suppress the above-described contamination. It is characterized by the following.

　本発明によって、ナトリウム等の可動イオンの影響の少ないＴＦＴ等の薄膜状半導体素子を作製することができる。従来、可動イオンが存在するため素子が形成できなかった基板においても、ＴＦＴを形成することが可能となった。本発明を実施するには、図１ないし図４のようにコプラナ型であっても、また、逆コプラナ型やスタガ型、逆スタガ型のＴＦＴを用いても構わない。また、本発明は、薄膜状半導体素子の動作について制約を加えるものではないので、トランジスタのシリコンはアモルファスであっても、多結晶であっても、微結晶であっても、またそれらの中間状態のものであっても、さらには単結晶であっても構わないことは明らかであろう。 According to the present invention, a thin-film semiconductor element such as a TFT which is less affected by mobile ions such as sodium can be manufactured. Conventionally, it has become possible to form a TFT even on a substrate on which elements cannot be formed due to the presence of mobile ions. In order to carry out the present invention, a coplanar type TFT as shown in FIGS. 1 to 4, or an inverted coplanar type, staggered type or inverted staggered type TFT may be used. Further, the present invention does not impose any restrictions on the operation of the thin film semiconductor element, so that the silicon of the transistor may be amorphous, polycrystalline, microcrystalline, or in the intermediate state. It will be clear that they may be single crystals or even single crystals.

　本発明の典型的な例は図１に示される。図１では本発明を用いたＴＦＴが示されている。すなわち、絶縁性基板１０１上に第１のブロッキング膜１０２として第１の窒化珪素膜が形成されている。第１の窒化珪素皮膜は基板からの汚染を防ぐ効果を有する。そして、第１の窒化珪素膜上に、例えば酸化珪素のようなシリコン材料と密着性のよい皮膜１０３を形成する。この皮膜１０３を形成せずして、直接、半導体皮膜を第１の窒化珪素上に形成し、ＴＦＴを作製すると、窒化珪素と半導体材料の界面に生ずるトラップ準位によってチャネル領域が導通化し、ＴＦＴが動作しなくなる。したがって、このような緩衝体を設けることは重要である。 A typical example of the present invention is shown in FIG. FIG. 1 shows a TFT using the present invention. That is, the first silicon nitride film is formed as the first blocking film 102 on the insulating substrate 101. The first silicon nitride film has an effect of preventing contamination from the substrate. Then, a film 103 having good adhesion to a silicon material such as silicon oxide is formed over the first silicon nitride film. If a semiconductor film is formed directly on the first silicon nitride without forming the film 103 and a TFT is manufactured, the channel region becomes conductive due to a trap level generated at the interface between the silicon nitride and the semiconductor material. Will not work. Therefore, it is important to provide such a buffer.

　皮膜１０３上にはＴＦＴが形成される。ＴＦＴは、ソース（ドレイン）領域１０７とドレイン（ソース）領域１０９、それらに挟まれたチャネル領域１０８、ゲイト絶縁膜１０４、ゲイト電極１１０を有する。ＴＦＴのソース、ドレイン、チャネル各領域は単結晶もしくは多結晶、あるいはアモルファスの半導体材料で形成される。半導体材料としては、例えば、シリコン、ゲルマニウム、炭化珪素、およびこれらの合金が使用されうる。 ＴＦＴ A TFT is formed on the film 103. The TFT has a source (drain) region 107 and a drain (source) region 109, a channel region 108 interposed therebetween, a gate insulating film 104, and a gate electrode 110. The source, drain, and channel regions of the TFT are formed of a single crystal, polycrystal, or amorphous semiconductor material. As the semiconductor material, for example, silicon, germanium, silicon carbide, and alloys thereof can be used.

　そして、このＴＦＴを覆って、第２のブロッキング膜１０５として第２の窒化珪素皮膜が形成される。ここで、第２の窒化珪素皮膜が、ＴＦＴの作製の後で、かつ、ソースおよび／またはドレインに電極が形成される前に形成されることが本発明の特徴とするところである。従来の技術では、電極形成後にファイナルパッシベーション膜としての窒化珪素膜が形成されたが、本発明はそのような意味で形成される窒化珪素膜とは目的が異なる。すなわち、本発明における第２の窒化珪素膜は、第１の窒化珪素膜とともにＴＦＴを包み込んでしまうために形成されるのであり、ＴＦＴ形成後の電極形成の工程での汚染をも防ぐことを意図するものである。したがって、本発明によってＴＦＴとそれに付随する電極や配線を形成した後、従来のようにファイナルパッシベーション膜として窒化珪素膜を形成してもよい。 Then, a second silicon nitride film is formed as a second blocking film 105 covering the TFT. Here, it is a feature of the present invention that the second silicon nitride film is formed after the fabrication of the TFT and before the electrode is formed on the source and / or the drain. In the related art, a silicon nitride film as a final passivation film is formed after the electrode is formed, but the present invention has a different purpose from a silicon nitride film formed in such a meaning. That is, the second silicon nitride film in the present invention is formed to enclose the TFT together with the first silicon nitride film, and is intended to prevent contamination in the electrode forming process after the TFT is formed. Is what you do. Therefore, after a TFT and its associated electrodes and wirings are formed according to the present invention, a silicon nitride film may be formed as a final passivation film as in the related art.

　さて、第２の窒化珪素膜形成後に、層間背絶縁材料、例えばＰＳＧ等によって、層間絶縁膜１０６を形成し、ソース（ドレイン）電極１１１とドレイン（ソース）電極１１２を形成する。 Now, after the formation of the second silicon nitride film, an interlayer insulating film 106 is formed using an interlayer insulating material such as PSG, and a source (drain) electrode 111 and a drain (source) electrode 112 are formed.

　図１の例では、しかしながら、ゲイト絶縁膜が遠方に延びており、その端部からＴＦＴ内部に侵入する可能性がある。これを改良したものが、図２に示される例で、ゲイト絶縁膜はＴＦＴ上にしかないため、図１のような問題はない。しかしながら、この場合はチャネル領域に隣接した部分のソース領域およびドレイン領域が窒化珪素膜に接触しているため、この部分の窒化珪素がゲイト電圧によって分極し、あるいは電子をトラップして、ＴＦＴの動作を妨げることがある。 (1) However, in the example of FIG. 1, the gate insulating film extends far away, and may enter the inside of the TFT from its end. An improvement of this is the example shown in FIG. 2, in which the gate insulating film is only on the TFT, so that there is no problem as in FIG. However, in this case, since the source region and the drain region in the portion adjacent to the channel region are in contact with the silicon nitride film, the silicon nitride in this portion is polarized by the gate voltage or traps electrons, thereby causing the TFT to operate. May interfere.

　その問題を克服した例が図３に示される。ここでは、チャネル領域に隣接したソース領域およびドレイン領域は窒化珪素膜に隣接していない。したがって、窒化珪素の分極や電子トラップという困難は解決される。しかしながら、ソースおよびドレイン領域の形成にあたって、ゲイト電極をマスクとするセルフアラインプロセスを採用する場合には、この例では図１の例と同様に、ゲイト絶縁膜を通して、アクセプターあるいはドナー元素を注入しなければならず、そのためイオン注入法を採用するのであれば、イオンの加速エネルギーを高める必要がある。その際、高速イオンが注入される結果、その２次散乱によってソースおよびドレイン領域が広がることがある。 例 An example that overcomes the problem is shown in FIG. Here, the source region and the drain region adjacent to the channel region are not adjacent to the silicon nitride film. Therefore, the difficulty of polarization of silicon nitride and electron trap is solved. However, when a self-alignment process using a gate electrode as a mask is employed in forming the source and drain regions, an acceptor or a donor element must be implanted through a gate insulating film in this example, as in the example of FIG. Therefore, if the ion implantation method is adopted, it is necessary to increase the acceleration energy of the ions. At this time, as a result of the implantation of high-speed ions, the source and drain regions may spread due to the secondary scattering.

　図２において、２０１は絶縁性基板、２０２は第１の窒化珪素膜、２０３は酸化珪素等の緩衝用絶縁膜、２０４はゲイト絶縁膜、２０５は第２の窒化珪素膜、２０６は層間絶縁膜、２０７はソース（ドレイン）領域、２０８はチャネル領域、２０９はドレイン（ソース）領域、２１０はゲイト電極、２１１はソース（ドレイン）電極、２１２はドレイン（ソース）電極である。また、図３において、３０１は絶縁性基板、３０２は第１の窒化珪素膜、３０３は酸化珪素等の緩衝用絶縁膜、３０４はゲイト絶縁膜、３０５は第２の窒化珪素膜、３０６は層間絶縁膜、３０７はソース（ドレイン）領域、３０８はチャネル領域、３０９はドレイン（ソース）領域、３１０はゲイト電極、３１１はソース（ドレイン）電極、３１２はドレイン（ソース）電極である。 2, reference numeral 201 denotes an insulating substrate; 202, a first silicon nitride film; 203, a buffer insulating film such as silicon oxide; 204, a gate insulating film; 205, a second silicon nitride film; , 207 are a source (drain) region, 208 is a channel region, 209 is a drain (source) region, 210 is a gate electrode, 211 is a source (drain) electrode, and 212 is a drain (source) electrode. In FIG. 3, reference numeral 301 denotes an insulating substrate, 302 denotes a first silicon nitride film, 303 denotes a buffer insulating film such as silicon oxide, 304 denotes a gate insulating film, 305 denotes a second silicon nitride film, and 306 denotes an interlayer. An insulating film, 307 is a source (drain) region, 308 is a channel region, 309 is a drain (source) region, 310 is a gate electrode, 311 is a source (drain) electrode, and 312 is a drain (source) electrode.

　本発明において、ブロッキング膜として窒化珪素膜を用いる場合には、化学式でＳｉＮ_ｘで表したとき、ｘ＝１．０からｘ＝１．７が適し、特に、ｘ＝１．３からｘ＝１．３５の化学量論的組成（ｘ＝１．３３）のもの、あるいはそれに近いのものでよい結果が得られた。したがって、本発明では、窒化珪素は減圧ＣＶＤ法によって形成する方が良かった。しかしながら、プラズマＣＶＤ法や光ＣＶＤ法で形成された窒化珪素皮膜であっても、本発明を使用しない場合に比べて素子の信頼性が向上することは言うまでもない。 In the present invention, in the case of using silicon nitride film as a blocking layer, when expressed in SiN _x in the formula, x = 1.7 is suitable from x = 1.0, in particular, x = 1 from x = 1.3 Good results were obtained with a stoichiometric composition of 0.35 (x = 1.33) or close to it. Therefore, in the present invention, it was better to form silicon nitride by a low pressure CVD method. However, it goes without saying that even with a silicon nitride film formed by a plasma CVD method or an optical CVD method, the reliability of the element is improved as compared with the case where the present invention is not used.

　減圧ＣＶＤ法によって、窒化珪素膜を形成しようとすれば、原料ガスとしてジクロールシラン（ＳｉＣｌ_２Ｈ_２）とアンモニア（ＮＨ_３）を用い、圧力１０〜１０００Ｐａで５００〜８００℃、好ましくは５５０〜７５０℃で反応させればよい。もちろん、シラン（ＳｉＨ_４）やテトラクロロシラン（ＳｉＣｌ_４）を用いてもよい。 When a silicon nitride film is to be formed by a low pressure CVD method, dichlorosilane (SiCl ₂ H ₂ ) and ammonia (NH ₃ ) are used as source gases at a pressure of 10 to 1000 Pa and a temperature of 500 to 800 ° C., preferably 550 to 550 ° C. What is necessary is just to make it react at 750 degreeC. Of course, silane (SiH ₄ ) or tetrachlorosilane (SiCl ₄ ) may be used.

　さらに、窒化珪素以外に酸化アルミニウムや酸化タンタルがブロッキング膜として用いられることは先に述べた通りである。これらの被膜を形成するには、ＣＶＤ法やスパッタ法を用いればよい。例えば、酸化アルミニウム膜の形成には、トリメチルアルミニウムＡｌ（ＣＨ_３）_３を酸化窒素（Ｎ_２Ｏ、ＮＯ、ＮＯ_２）等と酸化反応させればよい。 Further, as described above, aluminum oxide or tantalum oxide is used as a blocking film in addition to silicon nitride. In order to form these films, a CVD method or a sputtering method may be used. For example, to form an aluminum oxide film, trimethylaluminum Al (CH ₃ ) ₃ may be oxidized with nitrogen oxide (N ₂ O, NO, NO ₂ ) or the like.

　図４には、本発明を使用して、公知の技術である低不純物濃度ドレイン（ＬＤＤ）を形成する例を示した。まず、石英あるいはＡＮガラス等の絶縁性基板４０１上に減圧ＣＶＤ法によって窒化珪素膜４０２を厚さ５０〜１０００ｎｍ形成する。このとき、基板の表面だけでなく、裏面をも窒化珪素膜で被覆してしまうと本発明をより確実に効果的に実施できる。すなわち、製造工程においては裏面から発生した可動イオン（それらは基板に含まれているのだが）が、さまざまな理由によって表面に到達することがよくあり、その結果、例えば、ゲイト酸化膜作製中に膜中に可動イオンが侵入する。また、裏面が可動イオンの発生源であると、成膜装置等の製造装置は絶えず、可動イオンによって汚染されているので、製造装置の清浄度を保つうえでも、基板の裏面に窒化珪素膜を設けることは必要なことである。窒化珪素膜の上に緩衝用の酸化珪素皮膜４０３を同じく減圧ＣＶＤ法によって、厚さ５０〜１０００ｎｍ形成する。この際、原料ガス中に体積比で３％から６％、例えば５％ほどの塩化水素等のハロゲンを含むガスを混入させておくと、得られる酸化珪素膜中にハロゲン元素が取り込まれる。このハロゲンはナトリウム等のアルカリイオンと結合して、ナトリウムを固定するので、ナトリウム汚染を防ぐうえでより大きな効果が得られる。しかし、過剰なハロゲンの添加は膜を粗にし、密着性や表面の平坦性を損なうので好ましくない。 FIG. 4 shows an example of forming a low impurity concentration drain (LDD), which is a known technique, using the present invention. First, a silicon nitride film 402 having a thickness of 50 to 1000 nm is formed on an insulating substrate 401 such as quartz or AN glass by a low pressure CVD method. At this time, if the silicon nitride film covers not only the front surface but also the back surface of the substrate, the present invention can be more reliably and effectively implemented. That is, in the manufacturing process, mobile ions generated from the back surface (although they are contained in the substrate) often reach the front surface for various reasons. As a result, for example, during the fabrication of the gate oxide film, Mobile ions penetrate into the membrane. In addition, when the back surface is a source of mobile ions, the manufacturing apparatus such as a film forming apparatus is constantly contaminated by mobile ions. Therefore, in order to maintain the cleanliness of the manufacturing apparatus, a silicon nitride film is formed on the back surface of the substrate. It is necessary to provide. A silicon oxide film 403 for buffering is formed on the silicon nitride film by the low pressure CVD method in a thickness of 50 to 1000 nm. At this time, if a gas containing halogen such as hydrogen chloride at a volume ratio of 3% to 6%, for example, about 5% is mixed in the source gas, a halogen element is taken into the obtained silicon oxide film. Since this halogen binds to an alkali ion such as sodium and fixes sodium, a greater effect can be obtained in preventing sodium contamination. However, excessive addition of halogen is not preferable because it causes the film to be rough and impairs adhesion and surface flatness.

　次にドナーもアクセプターも添加されない非晶質シリコン膜を減圧ＣＶＤ法、あるいはプラズマＣＶＤ法、あるいはスパッタ法によって厚さ２０〜５００ｎｍだけ形成する。そして、これを島上にエッチングする。その上にゲイト絶縁膜として、厚さ１０〜１００ｎｍの酸化珪素膜を減圧ＣＶＤ法、あるいはスパッタ法によって形成する。この際も、先のように、原料ガス中、あるいはスパッタガス中にハロゲン材料ガスを混入させておくとよい。 Next, an amorphous silicon film to which neither a donor nor an acceptor is added is formed to a thickness of 20 to 500 nm by a low pressure CVD method, a plasma CVD method, or a sputtering method. Then, this is etched on the island. A silicon oxide film having a thickness of 10 to 100 nm is formed thereon as a gate insulating film by a low pressure CVD method or a sputtering method. At this time, as described above, a halogen material gas may be mixed in the source gas or the sputtering gas.

　そして、その上に減圧ＣＶＤ法、あるいはプラズマＣＶＤ法によって、リンが１０^２１ｃｍ^−３程度にドープされた多結晶あるいは微結晶シリコン膜を形成する。そして、このシリコン膜およびその下のゲイト絶縁膜（酸化珪素）をパターニングし、ゲイト電極４１０とゲイト絶縁膜４０４を形成する。 Then, a polycrystalline or microcrystalline silicon film doped with phosphorus to about 10 ²¹ cm ⁻³ is formed thereon by a low pressure CVD method or a plasma CVD method. Then, the silicon film and the gate insulating film (silicon oxide) thereunder are patterned to form a gate electrode 410 and a gate insulating film 404.

　さらに、このゲイト電極をマスクとしてセルフアライン的にイオン注入をおこない、比較的不純物濃度の小さい（１０^１７〜１０^１９ｃｍ^−３程度）ソース（ドレイン）領域４０７、ドレイン（ソース）領域４０８を形成する。不純物の注入されなかった部分がチャネル領域４０８として残る。こうして、図４（Ａ）が得られる。 Further, ion implantation is performed in a self-aligned manner using the gate electrode as a mask to form a source (drain) region 407 and a drain (source) region 408 having a relatively low impurity concentration (about 10 ¹⁷ to 10 ¹⁹ cm ⁻³ ). . A portion where the impurity has not been implanted remains as a channel region 408. Thus, FIG. 4A is obtained.

　次に、図４（Ｂ）に示すように減圧ＣＶＤ法によって、全体にＰＳＧ膜４１３が形成される。そして、これを公知の方向性エッチングによってエッチングし、ゲイト電極の横に側壁４１４を形成する。その後、再び、イオン注入をおこない、不純物濃度の高いソース（ドレイン）領域４０７ａとドレイン（ソース）領域４０９ａを形成する。不純物濃度の低い領域はソース（ドレイン）領域４０７ｂとドレイン（ソース）領域４０９ｂとなって、ＬＤＤを形成する。こうして、図４（Ｃ）を得る。 Next, as shown in FIG. 4B, a PSG film 413 is entirely formed by a low pressure CVD method. Then, this is etched by a known directional etching to form a side wall 414 beside the gate electrode. Thereafter, ion implantation is performed again to form a source (drain) region 407a and a drain (source) region 409a having a high impurity concentration. The regions with a low impurity concentration become a source (drain) region 407b and a drain (source) region 409b, and form an LDD. Thus, FIG. 4C is obtained.

　その後、図４（Ｄ）に示すように、減圧ＣＶＤ法によって、全体に窒化珪素膜４０５を、厚さ５０〜１０００ｎｍ形成する。その後、例えば、６００℃程度の低温アニールによってシリコン膜の結晶化をおこない、ソース、ドレイン領域の活性化をおこなう。この工程はレーザーアニールでおこなってもよい。このようにして、ＴＦＴの中間体が得られる。 (4) Thereafter, as shown in FIG. 4D, a silicon nitride film 405 is entirely formed to a thickness of 50 to 1000 nm by a low pressure CVD method. Thereafter, the silicon film is crystallized by low-temperature annealing at, for example, about 600 ° C., and the source and drain regions are activated. This step may be performed by laser annealing. In this way, a TFT intermediate is obtained.

　図４の例は、本発明の例を示したに過ぎず、本発明が、上記の工程に制約されないことは明らかであろう。図４の例では、図３の例と同様に、窒化珪素膜とゲイト電極とソースあるいはドレイン領域が隣接する部分がない。すなわち、図２の場合とは違って、側壁４１４が存在するため、図２で懸念されたような問題はない。さらに、図３とは異なって、ドナーやアクセプターの添加は容易におこなえるという特徴を有する。 例 The example of FIG. 4 is merely an example of the present invention, and it will be apparent that the present invention is not limited to the steps described above. In the example of FIG. 4, as in the example of FIG. 3, there is no portion where the silicon nitride film, the gate electrode, and the source or drain region are adjacent to each other. That is, unlike the case of FIG. 2, since the side wall 414 exists, there is no problem as shown in FIG. Further, different from FIG. 3, it has a feature that the addition of the donor or the acceptor can be easily performed.

　本発明を用いたＴＦＴの特性について記述する。本実施例で使用したＴＦＴは石英ガラス基板上に図４のプロセスに従って作製したＬＤＤ型ＴＦＴである。まず、石英ガラス基板４０１上およびその裏面と側面（すなわち、基板全体）に減圧ＣＶＤ法によって窒化珪素膜４０２を厚さ１００ｎｍ形成し、さらに、連続的に減圧ＣＶＤ法によって酸化珪素膜（低温酸化膜（ＬＴＯ膜）ともいう）４０３を厚さ２００ｎｍ形成し、最後に、やはり減圧ＣＶＤ法によって非晶質シリコン膜を厚さ３０ｎｍ形成した。このときの最高プロセス温度は６００℃であった。次に、非晶質シリコン膜を島状にパターニングした。そして、その非晶質シリコン膜の表面のごく薄い部分、厚さ２〜１０ｎｍを陽極酸化法によって酸化した。その後、スパッタ法によって酸化珪素膜を１００ｎｍ形成した。ここで、スパッタ雰囲気は酸素とアルゴンもしくは他の希ガスの混合気体とし、かつ、酸素の分圧を８０％以上とした。このとき、スパッタ衝撃によって、下地の膜に欠陥が生じる。例えば、下地がシリコン膜であった場合には、シリコン中に酸素原子が打ち込まれ、酸素の濃度が増加する。このような状態ではシリコンは極在準位の多いものとなってしまう。すなわち、シリコンと酸化珪素の境界がはっきりしないものとなってしまう。しかし、本実施例のように予め薄い陽極酸化膜を形成しておけば、スパッタの際には既に酸化珪素が存在しているため、上記のような原子の混合が避けられ、シリコン膜と酸化珪素膜の境界は保たれる。 (4) The characteristics of the TFT using the present invention will be described. The TFT used in this embodiment is an LDD type TFT manufactured on a quartz glass substrate according to the process shown in FIG. First, a silicon nitride film 402 having a thickness of 100 nm is formed on a quartz glass substrate 401 and on its back and side surfaces (that is, the entire substrate) by a low-pressure CVD method, and further, a silicon oxide film (low-temperature oxide film) is continuously formed by a low-pressure CVD method. (Also referred to as an LTO film) 403 was formed to a thickness of 200 nm, and finally, an amorphous silicon film was formed to a thickness of 30 nm also by a low pressure CVD method. The maximum process temperature at this time was 600 ° C. Next, the amorphous silicon film was patterned into an island shape. Then, a very thin portion, 2 to 10 nm in thickness, of the surface of the amorphous silicon film was oxidized by an anodic oxidation method. After that, a 100-nm-thick silicon oxide film was formed by a sputtering method. Here, the sputtering atmosphere was a mixed gas of oxygen and argon or another rare gas, and the partial pressure of oxygen was 80% or more. At this time, a defect occurs in the underlying film due to the sputtering impact. For example, when the base is a silicon film, oxygen atoms are implanted into silicon, and the concentration of oxygen increases. In such a state, silicon has many polar states. That is, the boundary between silicon and silicon oxide is not clear. However, if a thin anodic oxide film is formed in advance as in this embodiment, since the silicon oxide is already present at the time of sputtering, the mixing of atoms as described above can be avoided, and the silicon film and the oxidized film are not oxidized. The boundary of the silicon film is kept.

　この酸化珪素膜の形成後、減圧ＣＶＤ法によって、リンを１０^２１ｃｍ^−３程度含んだｎ^＋型の微結晶珪素膜を厚さ３００ｎｍ形成した。以上の被膜形成の最高プロセス温度は６５０℃であった。その後、ゲイト電極のパターニングをおこないゲイト電極４１０とゲイト絶縁膜４０４を形成した。さらに、イオン打ち込みによって砒素イオンを２×１０^１８ｃｍ^−３だけ注入し、ソースおよびドレイン領域４０７、４０９を形成した。こうして、図４（Ａ）を得た。 After this silicon oxide film was formed, an n ⁺ -type microcrystalline silicon film containing phosphorus at about 10 ²¹ cm ⁻³ was formed to a thickness of 300 nm by a low-pressure CVD method. The maximum process temperature of the above film formation was 650 ° C. After that, the gate electrode was patterned to form a gate electrode 410 and a gate insulating film 404. Further, arsenic ions were implanted by 2 × 10 ¹⁸ cm ⁻³ by ion implantation to form source and drain regions 407 and 409. Thus, FIG. 4A was obtained.

　次いで、図４（Ｂ）のように減圧ＣＶＤ法によってＰＳＧ膜４１３を形成し、方向性エッチングによって、図４（Ｃ）に示される側壁４１４を形成した。さらに、イオン打ち込み法によって砒素イオンを領域４０７ａおよび４０９ａに５×１０^２０ｃｍ^−３注入した。 Next, a PSG film 413 was formed by a low pressure CVD method as shown in FIG. 4B, and a side wall 414 shown in FIG. 4C was formed by directional etching. Further, arsenic ions were implanted into the regions 407a and 409a at 5 × 10 ²⁰ cm ⁻³ by ion implantation.

　その後、全体に窒化珪素膜４０５を減圧ＣＶＤ法によって形成した。こうして、図４（Ｄ）を得た。その後、真空中６２０℃で４８時間アニールして、領域４０７ａ、４０７ｂ、４０８、４０９ａ、４０９ｂを活性化させた。そして、減圧ＣＶＤ法によって層間絶縁物として、全体にＰＳＧ膜を形成し、電極用の穴を開け、アルミ電極をソース領域およびドレイン領域に形成した。そして、最後に、パッシベーションの目的で全体に再び、減圧ＣＶＤ法によって窒化珪素膜を形成した。 Thereafter, a silicon nitride film 405 was entirely formed by a low pressure CVD method. Thus, FIG. 4D was obtained. Thereafter, annealing was performed at 620 ° C. for 48 hours in a vacuum to activate the regions 407a, 407b, 408, 409a, and 409b. Then, a PSG film was entirely formed as an interlayer insulator by a low pressure CVD method, holes for electrodes were formed, and aluminum electrodes were formed in the source region and the drain region. Then, finally, a silicon nitride film was formed again by the low pressure CVD method for the purpose of passivation.

　このようにして形成されたＴＦＴは極めて信頼性の高いものであった。いわゆるバイアス−温度処理（ＢＴ処理）によっても素子の動作特性が変化しないことが示された。その例を図６に示す。ＢＴ処理は図６中に示された回路図のように配線して、加温中でゲイト（Ｇ）とソース（Ｓ）、ドレイン（Ｄ）間にバイアス電圧Ｖ_Ｂを加えることによっておこなった。具体的には、作製後直ちに室温でＴＦＴのゲイト電圧−ドレイン電流特性を測定し（Ｖ_Ｂ＝０）、その後、１５０℃で１時間、ゲイト電極に＋２０Ｖの電圧を加え、室温でＴＦＴのゲイト電圧−ドレイン電流特性を測定し（Ｖ_Ｂ＝＋２０Ｖ）、次に、再び、１５０℃で１時間、ゲイト電極に今度は−２０Ｖの電圧を加え、その後、室温でＴＦＴのゲイト電圧−ドレイン電流特性を測定し（Ｖ_Ｂ＝−２０Ｖ）、ＴＦＴのしきい値電圧の変動を調べた。 The TFT thus formed was extremely reliable. It was shown that the so-called bias-temperature processing (BT processing) did not change the operation characteristics of the device. An example is shown in FIG. BT treatment is wired as the circuit diagram shown in FIG. 6 was performed by applying a bias voltage V _B between the source gate (G) in warm (S), drain (D). Specifically, immediately after the fabrication, the gate voltage-drain current characteristics of the TFT were measured at room temperature (V _B = 0), and then a voltage of +20 V was applied to the gate electrode at 150 ° C. for 1 hour, and the TFT gate was heated at room temperature. voltage - drain current characteristics measured _(V B = + 20V), then, again, 1 hour at 0.99 ° C., this time to the gate electrode energized in -20 V, then, TFT of the gate voltage at room temperature - drain current characteristics measured _(V B = -20V), examining the change in the threshold voltage of the TFT.

　図６（Ｂ）が以上に記載した方法によって作製したＴＦＴの特性である。このように、バイアス電圧Ｖ_Ｂに全く特性が影響されず、精密な測定の結果、しきい値電圧の変動は０．２Ｖ以下であった。 FIG. 6B shows characteristics of the TFT manufactured by the method described above. Thus, without being affected at all characteristics to the bias voltage V _B, the result of precise measurement, variation in the threshold voltage was 0.2V or less.

　一方、図６（Ａ）に示されるものは、窒化珪素膜４０２と４０５を設けなかった以外は本実施例に示した方法と全く同じプロセスで作製したものであるが、図から明らかなように特性がＶ_Ｂに大きく依存してしまっている。このような特性の変動（しきい値電圧の変動）は、ゲイト絶縁膜中のナトリウム等の可動イオンによるものと説明され、変動が大きいほど可動イオンが多く、また、図６（Ｂ）のように変動が少ないものは可動イオンの量がすくないと説明されている。しきい値電圧の変動幅から本実施例で作製したＴＦＴのゲイト電極中の可動イオンの量は８×１０^１０ｃｍ^−３程度であると推定される。すなわち、本発明のように窒化珪素膜を設けることによって、ＴＦＴの特性を著しく改善し、信頼性を向上せしめることが可能であることが示された。 On the other hand, the one shown in FIG. 6A is manufactured by the same process as the method shown in this embodiment except that the silicon nitride films 402 and 405 are not provided. properties have gone largely dependent on the V _B. Such a change in the characteristics (a change in the threshold voltage) is described as being caused by mobile ions such as sodium in the gate insulating film. The larger the change, the more the mobile ions, and as shown in FIG. It is described that those with little fluctuation have a small amount of mobile ions. From the fluctuation range of the threshold voltage, it is estimated that the amount of mobile ions in the gate electrode of the TFT manufactured in this example is about 8 × 10 ¹⁰ cm ⁻³ . That is, it was shown that by providing a silicon nitride film as in the present invention, it is possible to significantly improve the characteristics of the TFT and improve the reliability.

本発明によるＴＦＴの例を示す。1 shows an example of a TFT according to the present invention. 本発明によるＴＦＴの例を示す。1 shows an example of a TFT according to the present invention. 本発明によるＴＦＴの例を示す。1 shows an example of a TFT according to the present invention. 本発明によるＴＦＴの作製例を示す。An example of manufacturing a TFT according to the present invention will be described. 従来のＴＦＴの例を示す。An example of a conventional TFT is shown. 本発明を利用したＴＦＴと利用しないＴＦＴの特性を示す。The characteristics of the TFT using the present invention and the TFT not using the TFT are shown.

符号の説明Explanation of reference numerals

１０１　　　　　絶縁性基板
１０２　　　　　第１のブロッキング膜
１０３　　　　　緩衝絶縁膜
１０４　　　　　ゲイト絶縁膜
１０５　　　　　第２のブロッキング膜
１０６　　　　　層間絶縁膜
１０７　　　　　ソース（ドレイン）領域
１０８　　　　　チャネル領域
１０９　　　　　ドレイン（ソース）領域
１１０　　　　　ゲイト電極
１１１　　　　　ソース（ドレイン）電極
１１２　　　　　ドレイン（ソース）電極 101 Insulating substrate 102 First blocking film 103 Buffer insulating film 104 Gate insulating film 105 Second blocking film 106 Interlayer insulating film 107 Source (drain) region 108 Channel region 109 Drain (source) region 110 Gate electrode 111 Source (drain) ) Electrode 112 Drain (source) electrode

Claims (5)

絶縁性基板上に形成された第１の窒化珪素膜と、
　前記第１の窒化珪素膜上に形成された第１の酸化珪素膜と、
　前記第１の酸化珪素膜上に形成された半導体膜と、
　前記半導体膜上に形成された第２の酸化珪素膜と、
　前記第２の酸化珪素膜上に形成された第２の窒化珪素膜とを有することを特徴とする半導体装置。 A first silicon nitride film formed on an insulating substrate;
A first silicon oxide film formed on the first silicon nitride film;
A semiconductor film formed on the first silicon oxide film;
A second silicon oxide film formed on the semiconductor film;
And a second silicon nitride film formed on the second silicon oxide film. 絶縁性基板上に形成された第１の窒化珪素膜と、
　前記第１の窒化珪素膜上に形成された第１の酸化珪素膜と、
　前記第１の酸化珪素膜上に形成されたソース領域、ドレイン領域、チャネル形成領域を有する半導体膜と、
　前記半導体膜上に形成された第２の酸化珪素膜と、
　前記第２の酸化珪素膜上に形成された第２の窒化珪素膜とを有することを特徴とする半導体装置。 A first silicon nitride film formed on an insulating substrate;
A first silicon oxide film formed on the first silicon nitride film;
A semiconductor film having a source region, a drain region, and a channel formation region formed on the first silicon oxide film;
A second silicon oxide film formed on the semiconductor film;
And a second silicon nitride film formed on the second silicon oxide film. 絶縁性基板上に形成された第１の窒化珪素膜と、
　前記第１の窒化珪素膜上に形成された第１の酸化珪素膜と、
　前記第１の酸化珪素膜上に形成されたソース領域、ドレイン領域、ＬＤＤ領域、チャネル形成領域を有する半導体膜と、
　前記半導体膜上に形成された第２の酸化珪素膜と、
　前記第２の酸化珪素膜上に形成された第２の窒化珪素膜とを有することを特徴とする半導体装置。 A first silicon nitride film formed on an insulating substrate;
A first silicon oxide film formed on the first silicon nitride film;
A semiconductor film having a source region, a drain region, an LDD region, and a channel formation region formed on the first silicon oxide film;
A second silicon oxide film formed on the semiconductor film;
And a second silicon nitride film formed on the second silicon oxide film. 請求項１から３のいずれか一項において、
　前記第２の酸化珪素膜上に形成されたゲート電極と、
　前記ゲート電極にはサイドウォールが形成され、
　前記ゲート電極上には前記第２の窒化珪素膜が形成されていることを特徴とする半導体装置。 In any one of claims 1 to 3,
A gate electrode formed on the second silicon oxide film;
A sidewall is formed on the gate electrode,
The semiconductor device, wherein the second silicon nitride film is formed on the gate electrode. 請求項１から４のいずれか一項において、
　前記第１の酸化珪素膜又は前記第２の酸化珪素膜にはハロゲンが含まれていることを特徴とする半導体装置。 In any one of claims 1 to 4,
A semiconductor device, wherein the first silicon oxide film or the second silicon oxide film contains halogen.

Images