JP2004004192A - 表示装置 - Google Patents
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Abstract
【解決手段】電源ラインVLの一部を突出させ、ここにコンタクト26a、26bを設け、第2トランジスタ21のドレイン領域を接続する。コンタクト26a、26bを電源ラインの主たる電流通路からはずしたため、電源ラインVLの抵抗を小さくできる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、例えば有機エレクトロルミネッセンス素子のような電流駆動型の自発光素子を複数有し、これら自発光素子への電流を制御して表示を行う表示装置に関する。
【0002】
【従来の技術】
自発光素子であるエレクトロルミネッセンス(Electroluminescence:以下EL)素子を各画素に発光素子として用いたEL表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置(LCD)やCRTなどの表示装置に代わる表示装置として注目され、研究が進められている。
【0003】
また、なかでも、EL素子を個別に制御する薄膜トランジスタ(TFT)などのスイッチ素子を各画素に設け、画素毎にEL素子を制御するアクティブマトリクス型EL表示装置は、高精細な表示装置として期待されている。
【0004】
図4は、m行n列のアクティブマトリクス型EL表示装置における各画素の回路構成を示している。EL表示装置では、基板上に複数本のゲートラインGLが行方向に延び、複数本のデータラインDL及び駆動電源ラインVLが列方向に延びている。また各画素は有機EL素子50と、スイッチング用TFT(第1TFT)10、EL素子駆動用TFT(第2TFT)21及び保持容量Csを備えている。
【0005】
第1TFT10は、ゲートラインGLとデータラインDLとに接続されており、ゲート電極にゲート信号(選択信号)を受けてオンする。このときデータラインDLに供給されているデータ信号は第1TFT10と第2TFT21との間に接続された保持容量Csに保持される。第2TFT21のゲート電極には、上記第1TFT10を介して供給されたデータ信号に応じた電圧が供給され、この第2TFT21は、その電圧値に応じた電流を電源ラインVLから有機EL素子50に供給する。有機EL素子50は陽極から注入される正孔と陰極から注入される電子とが発光層内で再結合して発光分子が励起され、この発光分子が励起状態から基底状態に戻る際に発光する。有機EL素子50の発光輝度は有機EL素子50に供給される電流にほぼ比例しており、上述のように各画素ごとにデータ信号に応じて有機EL素子50に流す電流を制御することで、該データ信号に応じた輝度で有機EL素子を発光し、表示装置全体で所望のイメージ表示が行われる。
【0006】
【発明が解決しようとする課題】
ここで、有機EL素子50は電流駆動型の素子であり、電源ラインVLから第2TFTを介し有機EL素子50に十分な電流が供給されることが必要となる。そして、電源ラインVLには多数の有機EL素子50が接続され、これらに十分な電流を供給するためには、電源ラインVLに十分な電流供給能力が必要となる。一方、電源ラインVLと第2TFT21の接続には、コンタクトが利用される。すなわち、第2TFTのドレイン領域と、電源ラインVLとは厚み方向で異なる位置に配置されており、これらの接続には厚み方向に形成されたコンタクトが利用される。
【0007】
ところが、このコンタクトは、コンタクトホールの中に導電材料がコンタクトホールの内面に沿って積層される。このため、電源ラインVLのコンタクトを介する電流経路はその距離が大きくなってしまう。通常コンタクトの径は、通常電源ラインVLの幅より小さいため、コンタクトの脇に電源ラインVLがそのまま残っているが、この部分の面積はかなり小さい。従って、コンタクトを形成することで、電源ラインVLの抵抗が大きくなってしまうという問題があった。
【0008】
電源ラインVLの幅を十分大きく取っている場合には、問題が生じなかったが、画素の精細化および開口率の上昇をはかるためには電源ラインVLをなるべく細くしたいという要求がある。
【0009】
本発明は、上記課題に鑑みなされたものであり、電源ラインVLの幅を比較的狭くしてかつ抵抗の大きな上昇を防止することができる表示装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明は、複数の電流駆動型の自発光素子を有し、これら自発光素子への電流を制御して表示を行う表示装置であって、各自発光素子に対応して設けられ、電源ラインから対応する自発光素子への電流を制御する電流制御トランジスタと、この電流制御トランジスタの一端と電源ラインとは厚み方向で異なる位置に配置されており両者の接続はコンタクトを介し行われ、このコンタクトは電源ラインから突出された接続用部分において電源ラインと接続され、前記コンタクトを設けることにより電源ラインの電流を流す部分の大きさが減少されることがないことを特徴とする。
【0011】
このように、コンタクトを電源ラインの電流が主として流れる部分には配置せず、ここからずらして配置している。従って、電源ラインVLの抵抗を小さく維持して、各画素の有機EL素子50への電流供給を十分なものに維持できる。従って、電源ラインVLの幅を比較的小さくすることができ、発光部分の面積の割合である開口率を上昇することができる。
【0012】
また、前記電流制御トランジスタは、薄膜トランジスタであり、ゲート電極への制御電圧を供給するゲート用ラインの一部を前記電源ラインと厚み方向で異なり平面的に重畳する位置に配置することが好適である。
【0013】
このように、ゲート用ラインの一部を電源ラインの下方に配置したため、開口率を向上させることができる。
【0014】
また、前記電流制御トランジスタの他端はコンタクトにより対応する自発光素子に接続されており、前記ゲート用ラインは、前記電源ラインと平面的に重畳する位置に配置されることで、前記自発光素子との接続用のコンタクトを迂回することことが好適である。
【0015】
また、前記電源ラインに沿った細長いポリシリコン半導体層を有し、前記接続用部分はこのポリシリコン半導体層のドレイン領域の上方にまで延びそこに前記コンタクトが設けられていることが好適である。
【0016】
このように、電源ラインの一部を半導体層の上方にまでのばし、そこにコンタクトを設けたため、半導体層はほぼまっすぐなままでよい。従って、半導体層を電源ラインの下まで持ってくる場合に比べ、半導体層の長さを短くすることができ、半導体層の電気抵抗を小さくすることができ、第2TFTの動作を確実なものにできる。
【0017】
また、前記電流制御トランジスタは、前記電源ラインに沿った細長いポリシリコン半導体層を有し、このポリシリコン半導体層の両端部が一対のドレイン領域、その内側が一対のチャネル領域、中央部が共通のソース領域とされ、一対のチャネル領域の上方にゲート絶縁膜を介し一対のゲート電極が配置され、これら一対のゲート電極は前記電源ラインと厚み方向で異なる位置で平面的に重畳する位置に配置された接続ラインによって接続されていることが好適である。
【0018】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。図1は、本実施形態の画素の概略構成を示す平面図である。なお、この回路構成は、上述の図4と同一である。
【0019】
列(縦)方向にはデータラインDLおよび電源ラインVLが所定間隔で配置され、行(横)方向にはゲートラインGLが所定間隔で配置され、これらデータラインDLと、ゲートラインGL、電源ラインVLで区画された画素エリアに第1、第2TFT10、21、容量CS、有機EL素子50が設けられている。
【0020】
データラインDLは、例えば、アルミから構成され、これに第1TFT10のドレインがコンタクト12によって接続されている。ここで、データラインDLの画素領域の右上に当たる部分には内側に向けて突出する突出部12aが設けられており、ここにコンタクト12が形成されている。従って、データラインDLは、コンタクト12によってその電流流通部の大きさが小さくなることはない。
【0021】
第1TFT10は、ガラス基板上に設けられたポリシリコンからなる半導体層14を有しており、データラインDLの突出部12aの下方に半導体層14の一端が延びここが厚み方向に延びるコンタクト12によって突出部12aに接続されている。
【0022】
第1TFT10は、このコンタクト12がドレイン領域になっている。そして、この半導体層14は、行方向に延び、その上方にはゲート絶縁膜を介し、2つのゲート電極16が配置されている。このゲート電極16は例えばMo、Crなどで形成されるゲートラインGLから下方(内側)に向けて突出形成されている。半導体層14は、ゲート電極16の下方の半導体層14がチャネル領域になっており、ドレイン領域と反対側の端部がソース領域になっている。
【0023】
半導体層14はそのまま延び容量CSの一方側の電極となっている。この容量CSは、半導体層14と、これに誘電体層を介し対向する容量電極からなっており、この容量電極は容量ラインSLの一部として形成されている。容量ラインも例えばMo、Crなどで形成される。
【0024】
ポリシリコンからなる半導体層14は、容量CSの電極の部分からそのまま下方に延びアルミで接続された一対のコンタクト18a、18bを介し第2TFTのゲート電極20に接続される。なお、ゲート電極20は、例えばMoで形成される。ここで、第2TFT21は、半導体層22を有しており、この半導体層22の両端部が電源ラインVLに接続されるドレイン領域、中央部が有機EL素子50に接続されるソース領域、ドレイン領域とソース領域の間であってその上方にゲート絶縁膜を介しゲート電極20が配置される部分がチャネル領域になっている。
【0025】
ここで、第2TFT21を構成する半導体層22は、電源ラインVLに沿って延びる細長い形状をしている。そして、その上下端の一対のドレイン領域の厚み方向の上方に電源ラインVLの一部が突出して一対の突出部24a、24bが形成され、ここにコンタクト26a、26bがそれぞれ形成されて電源ラインVLと第2TFT21の一対のドレイン領域との接続が行われる。
【0026】
図2には、この部分の断面図が示されている。電源ラインVLの一部が内側に突出して突出部24が形成され、この端部がコンタクト26として、半導体層22のドレイン領域に接続されている。なお、ガラス基板1の上にSiO2やSiNの絶縁層2が設けられ、その上に半導体層22が設けられている。そして、この半導体層22の上にはゲート絶縁膜3が設けられ、その上に層間絶縁膜4が設けられるが、このゲート絶縁膜3および層間絶縁膜4にコンタクトホールが形成され、ここに電源ラインVLと同じアルミが堆積されることでコンタクト26が形成されている。
【0027】
このように、突出部24にコンタクト26が形成されているため、電源ラインVLは、コンタクト26によってその電流流通部の大きさが小さくなることはない。
【0028】
図5に、コンタクトを電源ラインVLからはずした場合の効果を示す。この図5は、電源ラインVLの線幅と、電源ラインVLの抵抗の関係を示したもので、本実施形態のようにコンタクト26を電源ラインVLの主道線からはずした場合(実施形態)と、コンタクトを電源ラインVLの主道線に位置させた場合(従来例)を示している。これより、本実施形態により、電源ラインVLにおける抵抗を減少できることが分かる。
【0029】
さらに、図1に示すように、ゲート電極20は、一対のコンタクト18a、18bから一旦電源ラインVLの下方に延び、この電源ラインVLの下方を図における下方に向けて延びた後内側(右方向)に延び半導体層22の上方に位置し、図における下方に延びチャネル領域の上方に位置し、その後また電源ラインVLの厚み方向の下方に位置し、ソース領域を回避した後、また半導体層22の上方に位置する。従って、ゲート電極20は、半導体層22の内側の領域、すなわち発行領域(陽極30)には引き回されない。このため、ゲート電極20が発光領域をカバーすることがないので、発光面積が低下することを防止できる。
【0030】
そして、第2TFT21のソース領域には、コンタクト28が配置され、これによってソース領域と有機EL素子50の陽極30が接続されている。なお、この陽極30は、ITO、IZOなどの透明電極で構成されている。また、有機EL素子50は、陽極30上に形成された有機発光層を含む有機層、およびその上に形成された陰極から構成される。
【0031】
図3には、コンタクト28およびその周辺部分の断面図を示す。ガラス基板1上には、SiO2やSiNの絶縁膜2が形成され、その上に第2TFT21を構成する半導体層22が形成されている。また、半導体層22はゲート絶縁膜3によって覆われている。なお、この断面部分は、不純物がドープされたソース領域であるが、図においてはチャネル領域上に配置されるゲート電極20に加え、電源ラインVLの下方に位置するゲート電極20の両方を便宜的(実際には、半導体層22を覆っている)に示している。なお、ゲート電極20として機能する部分を破線で示している。
【0032】
ソース領域は、画素エリアの内側に向けて延び、その上方にアルミ製の第1コンタクト28aが設けられている。この第1コンタクト28aは、ゲート絶縁膜3およびゲート電極20を覆う層間絶縁膜(例えば、SiNxおよびSiO2の積層膜)4の一部をくりぬいたコンタクトホールを覆うように形成されている。なお、電源ラインVLも層間絶縁膜4上に形成されている。
【0033】
第1コンタクト28aの上方および層間絶縁膜4の上方には第1平坦化膜5が形成されており、この第1平坦化膜5の第1コンタクト28aの上方にコンタクトホールが形成され、ここに陽極30の一部がコンタクト28bとして延びている。すなわち、半導体層22のソース領域にコンタクト28を介し、陽極30の一部が二重のコンタクトの形で直接接続されている。このように、コンタクト28に、陽極30の一端を直接接続しているため、陽極30をほぼ長方形に形成でき、有機EL素子50の面積を十分大きなものにできる。
【0034】
なお、陽極30上には、正孔輸送層、有機発光層、電子輸送層からなる有機層32が設けられその上方に陰極34が設けられ、有機EL素子50が形成されている。なお、画素として機能しない陽極30のコンタクト28上の部分や第1平坦化膜5の上方の部分には、第2平坦化膜6が配置されている。
【0035】
このように、本実施形態によれば、コンタクト26a、26bを電源ラインVLの電流が主として流れる部分には配置せず、ここからずらして配置している。従って、電源ラインVLの抵抗を小さく維持して、各画素の有機EL素子50への電流供給を十分なものに維持できる。従って、電源ラインVLの幅を比較的小さくすることができ、発光部分の面積の割合である開口率を上昇することができる。また、電源ラインVLの一部を半導体層22の上方にまでのばし、そこにコンタクトを設けたため、半導体層22はほぼまっすぐなままでよい。従って、半導体層22を電源ラインVLの下まで持ってくる場合に比べ、半導体層22の長さを短くすることができ、半導体層22の電気抵抗を小さくすることができ、第2TFT21の動作を確実なものにできる。さらに、ゲート電極20のラインの一部を電源ラインVLの下方に配置したため、開口率を上昇することができる。
【0036】
【発明の効果】
以上説明したように、本発明によれば、コンタクトを電源ラインの電流が主として流れる部分には配置せず、ここからずらして配置している。従って、電源ラインVLの抵抗を小さく維持して、各画素の有機EL素子50への電流供給を十分なものに維持できる。従って、電源ラインVLの幅を比較的小さくすることができ、発光部分の面積の割合である開口率を上昇することができる。
【0037】
また、ゲート用ラインの一部を電源ラインの下方に配置することで、開口率を上昇することができる。
【0038】
また、電源ラインの一部を半導体層の上方にまでのばし、そこにコンタクトを設けたため、半導体層はほぼまっすぐなままでよい。従って、半導体層を電源ラインの下まで持ってくる場合に比べ、半導体層の長さを短くすることができ、半導体層の電気抵抗を小さくすることができ、第2TFTの動作を確実なものにできる。
【図面の簡単な説明】
【図1】実施形態の構成を示す平面図である。
【図2】実施形態のコンタクト26周辺の構成を示す断面図である。
【図3】実施形態のコンタクト28周辺の構成を示す断面図である。
【図4】画素回路の構成を示す図である。
【図5】コンタクトを電源ラインVLからはずした場合の効果を示す図である。
【符号の説明】
10 第1TFT、20 ゲート電極、26,28コンタクト、GL ゲート欄、VL電源ライン。
Claims (5)
- 複数の電流駆動型の自発光素子を有し、これら自発光素子への電流を制御して表示を行う表示装置であって、
各自発光素子に対応して設けられ、電源ラインから対応する自発光素子への電流を制御する電流制御トランジスタと、
この電流制御トランジスタの一端と電源ラインとは厚み方向で異なる位置に配置されており両者の接続はコンタクトを介し行われ、このコンタクトは電源ラインから突出された接続用部分において電源ラインと接続され、
前記コンタクトを設けることにより電源ラインの電流を流す部分の大きさが減少されることがないことを特徴とする表示装置。 - 請求項1に記載の表示装置において、
前記電流制御トランジスタは、薄膜トランジスタであり、ゲート電極への制御電圧を供給するゲート用ラインの一部を前記電源ラインと厚み方向で異なり平面的に重畳する位置に配置することを特徴とする表示装置。 - 請求項2に記載の表示装置において、
前記電流制御トランジスタの他端はコンタクトにより対応する自発光素子に接続されており、
前記ゲート用ラインは、前記電源ラインと平面的に重畳する位置に配置されることで、前記自発光素子との接続用のコンタクトを迂回することを特徴とする表示装置。 - 請求項1〜3のいずれか1つに記載の表示装置において、
前記電源ラインに沿った細長いポリシリコン半導体層を有し、前記接続用部分はこのポリシリコン半導体層のドレイン領域の上方にまで延びそこに前記コンタクトが設けられていることを特徴とする表示装置。 - 請求項1〜4のいずれか1つに記載の表示装置において、
前記電流制御トランジスタは、前記電源ラインに沿った細長いポリシリコン半導体層を有し、このポリシリコン半導体層の両端部が一対のドレイン領域、その内側が一対のチャネル領域、中央部が共通のソース領域とされ、一対のチャネル領域の上方にゲート絶縁膜を介し一対のゲート電極が配置され、これら一対のゲート電極は前記電源ラインと厚み方向で異なる位置で平面的に重畳する位置に配置された接続ラインによって接続されていることを特徴とする表示装置。
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