JP2003536323A - スイッチシステム - Google Patents

スイッチシステム

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JP2003536323A
JP2003536323A JP2002502991A JP2002502991A JP2003536323A JP 2003536323 A JP2003536323 A JP 2003536323A JP 2002502991 A JP2002502991 A JP 2002502991A JP 2002502991 A JP2002502991 A JP 2002502991A JP 2003536323 A JP2003536323 A JP 2003536323A
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queue
cells
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ジョンソン，イアン，デイヴィッド
パイカルスキー，マレク，スティーブン
ダックスベリー，マーティン
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パワー エックス リミテッド
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Abstract

(57)【要約】 コントローラによって制御されるスイッチングマトリックスによって相互接続される入口ルータと出口ルータとを有するデータスイッチングデバイスである。各入口ルータは、各出口ルータに対する１つまたは複数の仮想出力キューを維持している。スイッチングマトリックス自体が、送信すべきセルのキューヘッドバッファを維持している。これらのキューの各々は、複数の仮想出力キューの１つに対応しており、スイッチングマトリックスに記憶されているセルは、それぞれの仮想出力キュー中で待機しているセルからの複製である。したがって、スイッチングマトリックスの所与の入力と出力の間の接続をなすべきことが決定されと、スイッチングマトリックスは、その接続に沿った伝送に適したセルをすでに利用することができる。複数の入口ルータのうちの１つが新しいセルを受信すると、そのセルは、そのセルに対する出口ルータに対応する入口ルータの複数の仮想出力キューの１つに記憶され、また、バッファにスペースがある場合、対応するキューヘッドバッファに書き込まれる。バッファにスペースがない場合は、セルは記憶され、バッファがそのためのスペースを有した時点で、キューヘッドバッファに書き込まれる。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、データを交換するためのデバイスおよび装置に関する。本発明の用
途例の１つは、複数のプロセッサがメモリを共有するシステム内における広帯域
幅相互接続を提供することである。
【０００２】 （発明の背景） 常に拡大している、処理集約型コンピュータアプリケーションに対する要求は
、これまで以上の処理能力を有するシステムを製造するべく、市場を駆り立てて
いるが、残念ながらプロセッサ技術の進歩は、印象的ではあるがこの要求のすべ
てを満足するには不十分である。
【０００３】 処理能力が向上したシステムを創造するための、実現性のある代替方法の１つ
は、密接して結合した複数の処理ノードをタンデムに操作することである。ノー
ドの各々は、独自のローカルメモリ空間で動作するが、密接結合されているため
、ある程度メモリを共有しなければならない。この共有メモリを、単一中央コピ
ーとして組み込むことができ、あるいは（より典型的には）ノードのローカルメ
モリ中に複製し、かつ、分散させることができるが、いずれにせよそのためには
、前者の場合、中央メモリとアクセスするため、また、後者の場合、分散コピー
を繋がった状態に確実に維持するために、広帯域幅ノード間通信システムが必要
である。
【０００４】 この通信システムを介してトラフィックを生成するノードは、継続して処理を
実行することができるようになるまでに、その要求に対して、頻繁に応答しなけ
ればならない。したがって、ノードは、処理を中断するかあるいは（可能であれ
ば）このようにストールされることのない他のタスクと交換しなければならない
が、いずれのオプションも総合的な性能を犠牲にすることになる。したがって、
ノード間通信システムにおける待ち時間が短いことが、このような損失を最小化
するための主要な要求事項である。
【０００５】 データ通信システムでは、セル損失はプロトコルスタック中のより高い層によ
って処理されるため、許容される。対照的に、プロセッサ相互接続システムにお
けるセル損失は、ストール要求処理のため、さらには短いシステム待ち時間を維
持するために、このようなシステムは典型的には最小限のプロトコル層で動作し
ているため、一般的には許容されない。したがって、物理層は、高信頼転送プロ
トコルをハードウェアで実現しなければならない。
【０００６】 本明細書にその開示の全体が組み込まれるＷＯ ００／３８３７５に、帯域幅
が広く、システムの拡張が容易であり、待ち時間が短く、物理容積が小さく、か
つ、低コストという固有の属性を有するデータ交換装置が提案されている。この
技術については、本出願の優先日付で、ごく限られた詳細のみが公表されている
。図１は、その技術を示したものである。
【０００７】 スイッチシステムには、双方向性であるｎ＋１個のルータが使用されている。
各ルータの情報伝送アスペクトは、「入口ルータ」ＩＴＭ0、ＩＴＭ1、．．ＩＴ
Ｍnで表されている。ルータの情報受信アスペクトは、ｎ＋１個の「出口ルータ
」ＥＴＭ0、ＥＴＭ1、．．ＥＴＭnで表されている。各ルータは、１つまたは複
数のデータ送信装置（例えば、１組のプロセッサが構成する「ノード」）から情
報を受信しており、例えば入口ルータＩＴＭ0は、ｍ＋１個のデータ送信装置Ｉ
ＬＥ00、．．、ＩＬＥ0mから情報を受信している。同様に、各出口ルータは、１
つまたは複数のデータ受信装置へ情報を送信しており、例えば出口ルータＥＴＭ0 は、データ送信装置ＥＬＥ00、．．ＥＬＥ0mへ情報を送信している。マスタデ
バイスＳＣおよび１つまたは複数のマトリックスデバイスＳＷは、中央相互接続
構造（ＣＩＦ）を構成している。マトリックスＳＷを介して伝送するためのセル
は、長さが等しく、かつ、それぞれ優先順位が関連付けられている。各入口ルー
タは、各出口ルータおよび各優先順位に対して、マトリックスデバイスＳＷがそ
の入口ルータをその出口ルータに接続した場合に、その出口ルータへ伝送するた
めのその優先順位のセルのそれぞれの「仮想出力キュー」を維持している。各入
口ルータは、マスタデバイスＳＣに接続要求を送信している。マスタデバイスＳ
Ｃは、第１のアービトレーションプロセスによって接続すべき入口および出口ル
ータを決定している。接続される出口ルータが知らされている各入口ルータは、
その出口ルータに送信するセルの優先順位を決定するために第２のアービトレー
ションを実行し、優先順位を決定すると、マスタから直接送信される接続情報と
同時に着信させるべく、シリアルリンクを介して、その優先順位およびその出口
ルータに対する仮想出力キューのヘッドをマトリックスＳＷに送信する。実際に
は、マスタから直接送信される接続情報は、仮想出力キューのヘッドよりはるか
に速いため、ルータを介した経路の待ち時間に整合させるために、人工的に遅延
させなければならない。総括すると、上記システムは、無メモリ構造を使用して
いるため、ルータ内におけるバッファリングのあらゆる輻輳をもたらしている。
【０００８】 ＷＯ９４／１７６１７に、特許請求の範囲の請求項１のプリアンブルによるス
イッチが開示されている。スイッチングマトリックスは、単一スイッチングサイ
クルの間に形成することができるスイッチングマトリックスを通る経路毎に１つ
のセルを唯一記憶することができるバッファを備えている。スイッチを介して送
信すべきセルが決定されると、これらのセルは、入口ルータを出て、スイッチン
グマトリックスを介して送信される。この通過には、これらのセルがセルを通過
し、セルが入口ルータにもはや記憶されなくなる際の、バッファ中へのセルの一
時的な記憶が含まれている。
【０００９】 （本発明の概要） 本発明の目的は、新規かつ有用なデータスイッチングデバイスおよび方法を提
供することである。
【００１０】 一般的には、本発明は、スイッチングマトリックス自体が、送信すべきセルの
（例えば、ショート）キューヘッドバッファを維持することを提案している。こ
れらのキューの各々は、入口ルータによって記憶されている複数の仮想出力キュ
ーの１つに対応しており、実際にスイッチングマトリックスに記憶されているセ
ルは、それぞれの仮想出力キュー中で待機している第１のセルからの複製である
。したがって、スイッチングマトリックスの所与の入力と出力の間の接続をなす
べきことが決定されると、スイッチングマトリックスは、その接続に沿った伝送
に適したセルをいつでも利用することができ、入口ルータからセルを入手する必
要はない。複数の入口ルータのうちの１つが新しいセルを受信すると、そのセル
は、そのセルに対する出口ルータに対応する入口ルータの複数の仮想出力キュー
の１つに記憶される。仮想出力キューおよびキューバッファのヘッドの各々は、
先入れ先出し（ＦＩＦＯ）キューであり、キューヘッドバッファは、仮想出力バ
ッファの最初のいくつかのエントリを複製することができる。エントリの複製は
、例えば、入口ルータが新しいセルを受信し、受信したセルを仮想出力キュー中
に書き込み、また、対応するキューヘッドバッファにスペースがある場合、受信
したセルをそのキューヘッドバッファに書き込む際に、入口ルータによって達成
することができる。対応するキューヘッドバッファにそのためのスペースがない
場合は、バッファがそのためのスペースを有した時点で入口ルータが受信した新
しいセルを記憶し、キューヘッドバッファに書き込むことができる。バッファに
スペースがあるか否かの問合せには、バッファ内の自由セルの数を表すクレジッ
トカウント変数の調査をそれぞれのバッファに対して実行することによって回答
される。
【００１１】 したがって、仮想出力キューは、対応するキューヘッドバッファへの複製を待
機しているセルを含んだ第１の領域と、キューヘッドバッファに複製されたセル
を含む第２の領域の２つの領域に分離されている。
【００１２】 クレジットカウントが対応するキューヘッドバッファの自由セルの数を正しく
表していることを保証するための適切な方法の１つは、新しいセルが仮想出力キ
ュー中に書き込まれ、かつ、対応するキューヘッドバッファのクレジットカウン
トがゼロでない場合、セルの複製がそのキューヘッドバッファに送信されるよう
、クレジットカウントを１カウントだけ減らすことである。入口ルータのセルを
スイッチングマトリックスを介して交換するべくコントローラによって接続され
ると、接続許可信号がその入口ルータに送信され、クレジットカウントが１カウ
ントだけインクリメントされる。所与の仮想出力キューの第１の領域に少なくと
も１つのセルが存在し、かつ、対応するキューヘッドバッファの自由セルの数が
ゼロでないことが決定されると、第１の領域の少なくとも１つのセルの複製が、
そのキューヘッドバッファに送信される。
【００１３】 適当な時期に、例えば、入口ルータが、キューヘッドバッファによる対応する
仮想出力キューのフロントの複製を満足されると、入口ルータは、接続要求をコ
ントローラに送信することができる。
【００１４】 コントローラは、複数の接続要求を受信すると、応えるべき接続要求を決定す
る。コントローラは先ず第一に、受信した要求の中から（例えば、複数のキュー
ヘッドバッファの１つのフロント部のセルに関連する要求の中から）、受信した
複数の他のすべての要求に対する応答を不可能にすることなく任意の所与の１つ
に応えることができるかどうかを決定することができる。その場合、コントロー
ラは、その所与の要求に応えることになり、その要求の対象であるセルが送信さ
れる。そうでない場合（すなわち、少なくとも２つの要求が競合する場合）、コ
ントローラは、例えば知られている技法に従って、応えるべき要求を決定するた
めのアービトレーションを実行することができる。
【００１５】 上で言及したように、入口ルータおよび出口ルータの各対に対して、複数の仮
想出力キューが存在している。例えば、セルは、優先順位などの「タイプ」が異
なり、各タイプに対する仮想出力キューが異なる（したがって回線キューのヘッ
ドが異なる）セルであっても良い。この場合、コントローラは、入力ポートと出
力ポートの間を送信すべきセルの優先順位を、接続することになる入力ポートと
出力ポートの複数の対と結び付けて決定し、かつ、その情報をスイッチングマト
リックスに送信することができ、それにより、その優先順位を有し、かつ、対応
する入力および出力ポートの対を有するキューからセルが送信される。送信する
ための優先順位の決定は、知られている技法によるアービトレーション（例えば
、所定のルール）によって実行することができる。
【００１６】 詳細には、本発明の第１の態様によれば、複数の入口ルータ、複数の出口ルー
タ、スイッチングマトリックス、および接続コントローラを有し、 スイッチングマトリックスが、それぞれの前記入口ルータに接続された入力ポ
ート、およびそれぞれの前記出口ルータに接続された出力ポートを有し、コント
ローラによる制御により、入力ポートと出力ポートの複数の対の間の接続を形成
し、 各入口ルータが、スイッチングマトリックス接続に使用すべき出口ルータを形
成したヘッダを有する固定長セルを記憶するようになされた、１つまたは複数の
仮想出力キューを各出口ルータに対して備え、 各入口ルータが、入口ルータが新しいセルを受信すると、受信したセルを受信
したセルに対する出口ルータに対応する入口ルータの前記仮想出力キュー中に格
納するようになされたデータスイッチングデバイスであって、 スイッチングマトリックスの各入力ポートが、その入力ポートに接続された入
口ルータ内の各仮想出力キューに対して、それぞれのキューヘッドバッファを備
え、 スイッチングマトリックスが、スイッチングマトリックスが所与の入力ポート
と出力ポートの間の接続を形成すると、複数のキューヘッドバッファのうちの対
応する１つから、その出力ポートへセルを送信するようになされ、 各出口ルータが、出口ルータが複数の入口ルータの１つの複数の仮想出力キュ
ーの１つから、エラーを生じることなくセルを受信すると、その入口ルータに受
取り信号を送信するようになされ、 各入口ルータが、前記仮想出力キュー中にセルが記憶され、かつ、対応するキ
ューヘッドバッファの自由セルの数を表すクレジットカウントがゼロでない場合
、そのキューヘッドバッファにセルの複製を送信し、かつ、接続要求をコントロ
ーラに送信するようになされ、 各入口ルータが、さらに、対応する受信信号を受信するまで、各受信セルを対
応する仮想出力キュー中に保存するようになされることを特徴とするデータスイ
ッチングデバイスが提供される。
【００１７】 第２の態様によれば、本発明により、複数の入口ルータ、複数の出口ルータ、
スイッチングマトリックス、および接続コントローラを有し、 スイッチングマトリックスが、それぞれの前記入口ルータに接続された入力ポ
ート、およびそれぞれの前記出口ルータに接続された出力ポートを有し、コント
ローラによる制御により、入力ポートと出力ポートの複数の対の間の接続を形成
するデータスイッチングデバイスを操作する方法であって、 各出口ルータに対する１つまたは複数の仮想出力キューを各入口ルータに維持
するステップであって、各仮想出力キューが、スイッチングマトリックス接続に
使用すべき出口ルータを形成したヘッダを有する固定長セルを記憶するようにな
され、かつ、各入口ルータが、新しいセルを受信すると、受信したセルを受信し
たセルに対する出口ルータに対応する入口ルータの前記仮想出力キュー中に格納
するようになされたステップを含み、 前記方法が、さらに、 各入力ポートに接続された入口ルータ内の各仮想出力キューに対するスイッチ
ングマトリックスの各入力ポートに、それぞれのキューヘッドバッファを維持す
るステップと、 スイッチングマトリックスが、所与の入力ポートと出力ポートの間の接続を形
成すると、スイッチングマトリックスがその入力ポートからその出力ポートへ、
１つまたは複数の対応するキューヘッドバッファの１つからセルを送信するステ
ップと、 出口ルータが、複数の入口ルータの１つの複数の仮想出力キューの１つから、
エラーを生じることなくセルを受信すると、その出口ルータがその入口ルータに
受取り信号を送信するステップと、 複数の入口ルータの１つが新しいセルを受信し、かつ、対応するキューヘッド
バッファの自由セルの数を表すクレジットカウントがゼロでない場合、入口ルー
タがそのキューヘッドバッファにセルの複製を送信し、かつ、接続要求をコント
ローラに送信するステップと、 各入口ルータが、対応する受信信号を受信するまで、各受信セルを対応する仮
想出力キュー中に保存するステップとを含むことを特徴とする、データスイッチ
ングデバイスを操作する方法が提供される。
【００１８】 次に、単なる説明目的に過ぎないが、図を参照して、本発明の一実施例につい
て説明する。
【００１９】 （実施形態の詳細な説明） 本明細書において説明する本発明の実施形態は、図１を参照して上で説明した
システムを発展させたもので、さらに待ち時間が短縮され、かつ、耐故障性が改
善されている。図２は、その実施形態を示したもので、多数（最大１６）の多重
プロセッサノード１、３、．．３１を有するシステムが示されている。各ノード
は、ルータデバイス３３を備えている。ルータデバイスは、各処理ノードと中央
相互接続構造５７の間のインタフェース（情報の受信および送信）を提供してい
る。
【００２０】 構造５７は、電力およびクロック領域が分離した２つの独立チャネルとして構
成されている。各チャネルは、１つのマスタと複数のマトリックスデバイスから
なっており、マトリックスデバイスの数が、構造の総合帯域幅を決定している。
多重プロセッサシステムの各ノードのルータは、ケーブルを介して動作する高速
シリアルリンクのアレイを介して構造中に接続されている。図１に関連して上で
説明した、知られているシステムの場合と同様、この実施形態も、相互接続と処
理ノードの間のインタフェースを提供するルータデバイス、構造内におけるスケ
ジューリングおよびアービトレーション機能を提供するマスタデバイス（コント
ローラ）、およびクロスバー機能を提供する１つまたは複数のマトリックスデバ
イスの３種類のデバイスを備えている。複数のチャネルのうちの１つのチャネル
に沿ったノードの送信および受信は、上で説明した、図１に示す構造に準拠して
いる。つまり、ルータは、データの入出力機能を入口および出口ルータと見なす
ことができる双方向ルータであり、マスタ（コントローラ）および巡回スイッチ
ングマトリックスを使用して通信（１つのチャネルを介して）している。
【００２１】 故障のない正規の状態では、メッセージは、この実施形態を介したトラフィッ
クのバランスを取るため、２チャネルのうちのいずれかを介して経路指定されて
いる。一方のチャネルが故障すると、もう一方のチャネルが、縮小した総合帯域
幅ですべてのトラフィックを搬送することができる。ノード間肯定応答／否定応
答プロトコルのサポートにより、信頼性の高いポート間メッセージ転送が保証さ
れ、それにより、相互接続を介して転送されるすべてのメッセージが原始ノード
にレポートバックされ、破損したすべてのメッセージが、自動的に再送信される
。
【００２２】 この実施形態には、上で説明したＧＢ９８２８１４４．７のシステムからの以
下の変更が組み込まれている。
【００２３】 ・ルータアービトレーション機能を引き継ぐために、マスタに各メッセージの
等級選択の制御が付与されている。
【００２４】 ・マスタが生成する接続に直ちに反応するべく、マトリックスが、ルータを参
照することなく、一定限度のメッセージの記憶を維持している。これは、１組の
キューヘッド（ＨＯＱ）バッファを、原始ポート、行先ポートおよびメッセージ
等級の各組合せにそれぞれ１つずつマトリックス中に維持することによって実現
される。ルータバッファ（ＶＯＱ）とマトリックスＨＯＱの間の対応は、この追
加記憶に起因するあらゆる回線ヘッドの閉塞を回避するために、１：１になって
いる。
【００２５】 ・メッセージバッファが空いている軽負荷の状況では、可能な最短待ち時間を
実現するために、メッセージバッファをバイパスすることができる。
【００２６】 以下で考察するように、これらの改善により、マトリックスは、マスタから受
け取る接続に対して、ルータによる何らかのアクションを待機することなく、直
ちにアクションを取ることができる。すべてのポスト−マスタアービトレーショ
ンルータアクションが、最長経路から効果的に除去され、５５ｎｓという短い総
合ポート間待ち時間になっている。
【００２７】 図３は、１つのチャネルの１つの入口ポートおよび１つの出口ポートの動作を
示す論理図である。新しいメッセージが入口ルータ６０に着信すると、ヘッダか
ら等級および行先が抽出され、該当するＶＯＱ６２にメッセージが追加される。
メッセージは、後に、エラーを生じることなく受信されたことが出口ルータ６４
によって肯定応答されるまで、ＶＯＱ６２に保持される。複数のマトリックスデ
バイスが、コントローラ（マスタ）６８によって制御されているマトリックス６
６をサポートしている。マトリックスデバイス内の対応するＨＯＱ６９が満杯で
ない場合、ＶＯＱへの書込みと同時に、マトリックスデバイスにメッセージのコ
ピーが転送され、ルータは、新しいメッセージの行先および等級を知らせるべく
、接続要求をマスタ６８に送信する。マスタは、未だ応答していない要求のバッ
ファを維持する。
【００２８】 マスタ６８は、接続要求を受信すると、直ちにマトリックスデバイスに信号を
送り、着信したメッセージを受け取るべきＨＯＱバッファを知らせる。メッセー
ジの様々な部分を各マトリックスデバイスが受け取るため、通常、メッセージヘ
ッダからこの情報を解読することができるのは、複数のデバイスのうちのただ１
つのデバイスであり、したがって上記の機能が必要である（この実施形態の場合
）。
【００２９】 マスタ６８は、次に、競合している要求間でアービトレーションし、後に、マ
トリックス６６が確立すべき１組の接続を送出する。１組の接続のうちの１つは
、当該メッセージのためのものである。また、マスタ６８は、各接続に対して、
各メッセージに含まれている特定のＨＯＱを識別するために、転送されるメッセ
ージの等級をマトリックスに知らせている。それによりマトリックス６６は、こ
の情報をマスタ６８から受け取ると直ちに接続を生成し、かつ、メッセージを転
送することができる。マトリックス６６からメッセージが着信したことを表す有
効データが出口ルータ６４に送信され、また、そのメッセージがマトリックスか
ら転送されたことを表す接続許可が入口ルータ６０に送信される。
【００３０】 出口ルータ６４は、メッセージを受け取ると、メッセージＣＲＣ欄をチェック
し、発信入口ルータに応答（正しく受信したことを表す肯定応答、さもなければ
否定応答）を転送する。出口ルータ６４は、障害のあるメッセージを放棄し、メ
ッセージがノードに送信される等級に対する該当する出口キューＥＱ中で優良メ
ッセージを待機する。
【００３１】 待ち時間を、図１に関連して上で考察した、知られているシステムの待ち時間
と比較して短縮するための主要な方法は、上で説明したように、接続許可を介し
て経路を除去するＨＯＱバッファ、入口ルータアービトレーション、およびマス
タによる接続のアービトレーション上の最長経路からマトリックスへのシリアル
リンクを備えることである。
【００３２】 メッセージが空のＶＯＱに着信する軽負荷状況では、メッセージは、ＨＯＱへ
転送されることになり、また、ＶＯＱへのメッセージの書込みと同時に、接続要
求が生成されることになる。これにより、バッファ書込みおよび読出しのオーバ
ヘッドが回避される。
【００３３】 マスタ６８が接続要求を受け取ると、入口あるいは出口のいずれかに対する競
合する要求が存在しない場合、マスタ６８は、正規のアービトレーションアルゴ
リズムをバイパスし、マトリックス６６への接続を直ちに生成することができる
。これにより、ＨＯＱが着信メッセージを受信する正規の仕様が置換され、マト
リックス６６が接続を生成し、（空の）ＨＯＱにメッセージを格納することなく
、必要な行先に転送することになる。
【００３４】 最後に、優良ＣＲＣを有するメッセージが空のＥＱに着信し、かつ、ノード（
すなわち、メッセージを受信した出口ルータに結合したノード）がそのメッセー
ジを受け取ることができる場合、そのメッセージは直ちに転送され、したがって
他の不要なバッファ読出しおよび書込みが回避される。
【００３５】 入口ルータ６０からマトリックス６６へのメッセージの転送は、クレジットプ
ロトコルによって制御されており、それにより、入口ルータ６０は、マトリック
ス６６が新しいメッセージを受け取ることができるかどうかを、要求／応答シス
テムのオーバヘッドを生じることなく、いつでも知ることができる。
【００３６】 入口ルータ６０は、それぞれ空のＨＯＱのメッセージ容量に初期設定された後
、カウントを開始する、各ＶＯＱ／ＨＯＱ対に対するクレジットカウンタを維持
している。メッセージがＨＯＱへの伝送に有効である場合、このカウンタの状態
が調査される。使用可能クレジットが存在している場合（カウンタが非ゼロ）、
シリアルインタフェースを介してメッセージが転送され、クレジットは、１だけ
デクリメントされる。後に、メッセージがＨＯＱから除去されたことを表す接続
許可を受け取ると、クレジットカウンタはインクリメントされる。新しいメッセ
ージをマトリックスに送るだけの十分なクレジットが存在しない場合、メッセー
ジはＶＯＱに格納され、後に、クレジットが使用可能になった時点で送信される
。
【００３７】 このスキームに対する本発明の範囲内における単純な拡張により、システムは
、異なるサイズのメッセージを処理することができる。クレジットカウンタの代
わりに単純にメッセージ全体をカウントすることにより、メッセージワードをカ
ウントすることができる。この場合、カウンタは、追加あるいは除去されるメッ
セージのワードの数だけデクリメントあるいはインクリメントされ、新しいメッ
セージを追加することができる基準は、カウンタがデクリメントの結果として負
にならないことである。
【００３８】 任意の時間における使用可能クレジットは、入口ルータ６０から見た、マトリ
ックス６６内におけるそのＨＯＱ中の非完遂予備容量である。
【００３９】 図１に関連して上で説明したシステムでは、メッセージは、メッセージがマト
リックスへ転送されると、そのメッセージのＶＯＱから抹消されるが、本発明に
よる実施形態では、高信頼転送プロトコルをサポートするために、メッセージは
、問題なく受信したことを出口ルータ６４がレポートするまで、ＶＯＱ中に保存
される。したがって概念上、ＶＯＱの占有領域を３つの領域（それらのいずれか
、あるいはすべてが空であっても良い）に分割することができる。
【００４０】 ・Ｗ−この領域には、ＨＯＱへの送信待ちメッセージが含まれる。この領域は
、対応するＨＯＱに対するそれ以上のメッセージのためのクレジットが、さし当
たって存在していない場合にのみ、占有される。
【００４１】 ・Ｈ−この領域は、ＨＯＱへ転送され、かつ、行先への前方伝送をＨＯＱで待
機しているメッセージを表す。
【００４２】 ・Ａ−この領域には、ＨＯＱから転送され、転送に対する応答（肯定応答ある
いは否定応答）を未だ受け取っていないメッセージが含まれる。
【００４３】 ＨおよびＡは、ＶＯＱの個別領域として示されているが、これらの領域は概念
的なものであることに留意されたい。入口ルータ６０に関する限り、領域Ｈおよ
びＡは、既にマトリックス６６へ転送済みのセルの単一領域を構成している。ル
ータには、接続許可信号を介してこの境界を追跡することが可能であるが、実際
にはそれは不要であり、したがって実行されることはない。
【００４４】 各着信メッセージは、出口ルータ６４でＣＲＣが正しいかどうかチェックされ
、肯定（良）あるいは否定（不良）応答が生成される。また、紛失メッセージを
保護するために、メッセージヘッダ内のシーケンス番号がチェックされ、最新メ
ッセージのシーケンス番号が先行メッセージと連続していない場合、現行メッセ
ージに対する応答に先立って、何らかの紛失メッセージに対する否定応答が生成
される。出口ルータ６４によって生成された応答は、マスタ６８へ送信され、そ
こで発信入口ルータ６０へ経路指定されて戻される。
【００４５】 入口ルータ６０では、着信した応答は、該当するＶＯＱのヘッドで必ずメッセ
ージ照合される（これは、メッセージおよび応答にシーケンス番号のタグを振る
ことによってチェックされる）。メッセージは、応答が、メッセージが正しく転
送されたことを示す肯定応答である場合、ＶＯＱから除去され、放棄される。応
答が否定応答である場合、メッセージはＶＯＱの末尾に再びキュー登録され、新
しいメッセージと同様に処理される。
【００４６】 各ＨＯＱバッファの深さは、ＶＯＱから充てんされるクレジットプロトコル上
を全帯域幅で動作し、かつ、高負荷状態下で効率的に進行させるためのスケジュ
ーリングおよびアービトレーションを可能にする十分なメッセージを提供するべ
く選択されている。
【００４７】 前者の要求事項に対しては、メッセージバッファが空であり、かつ、全帯域幅
のメッセージストリームが、ノードからの着信を開始するシステムを考慮された
い。このメッセージストリームに対して、ＶＯＱの領域Ｗにキュー登録すること
なくＨＯＱへの流出を維持するために、新しいメッセージは、決してゼロクレジ
ットに遭遇してはならない。ノードからの第１のメッセージの着信と、そのメッ
セージに対するクレジットの復旧との間の遅延を考慮すべきである： 接続要求生成 ５ｎｓ ルータ−マスタシリアル制御インタフェース ２０ｎｓ マスタアービトレーション １０ｎｓ 接続許可生成 ５ｎｓ マスタ−ルータシリアル制御インタフェース ２０ｎｓ 解読およびクレジット復旧 ５ｎｓ 合計 ６５ｎｓ このチャネル上で１０ｎｓ毎に送信すべきメッセージが、全帯域幅でルータに
着信すると、これは、メッセージの流れを抑制するクレジットの欠乏を避けるた
めには、ＨＯＱが最低７つのメッセージを保持しなければならないことを示して
いる。当然のことではあるが実際にはポートが競合するため、マスタアービトレ
ーションは、１０ｎｓより長い相当な時間を要している。余剰ＨＯＱスペースは
、このような状況における流れの抑制の開始を遅延させている。
【００４８】 高負荷状態下で効率的に進行させるためのスケジューリングおよびアービトレ
ーションを可能にするべく十分なメッセージを提供するためには、ＨＯＱが満杯
であり、かつ、マスタ６８が連続する一連の接続のアービトレーションを開始す
るシステムを考慮されたい。ＶＯＱの領域Ｗで待機しているメッセージのバック
ログが存在すると仮定すると、ＨＯＱは、接続を満たすために、復旧したクレジ
ットがＶＯＱからの流れを再開させるまでの間、十分なメッセージを含んでいな
ければならない。マスタによる接続の生成と、ルータから着信する新しい接続要
求の間の遅延を考慮すべきである： 接続許可生成 ５ｎｓ マスタ−ルータシリアル制御インタフェース ２０ｎｓ 解読およびクレジット復旧 ５ｎｓ ＶＯＱ領域Ｗからのメッセージ抽出 １０ｎｓ 接続要求生成 ５ｎｓ ルータ−マスタシリアル制御インタフェース ２０ｎｓ 合計 ６５ｎｓ １０ｎｓ毎に接続が生成される場合、これは、接続に対するあらゆる妨害を避
けるためには、ＨＯＱが、ルータからの新しいメッセージを待機しつつ、最低７
つのメッセージを含んでいなければならないことを意味している。
【００４９】 図４ないし図８は、この実施形態のコンポーネントの動作シーケンスおよびタ
イミングシーケンスを示したものである。この実施形態を介した待ち時間は、入
口ルータ６０内で有効なメッセージから、出口ルータ６４内で有効かつチェック
済みメッセージまで形成されている。図４は、シリアルリンクを介した待ち時間
を詳細に示したものである。次に、様々な動作の実行に要する時間を詳細に説明
する。
【００５０】 １．高速メッセージ転送 マスタ６８が接続要求を受け取り、かつ、その要求に必要な入口ポートおよび
出口ポートに対する競合が存在しないことを検出すると（ＨＯＱおよびアービタ
状態）、マスタ６８は、アービトレーション段階（競合を公正に解決するために
存在している）をバイパスし、直ちに接続を許可することができる。この「高速
メッセージ転送」機能は、この実施形態が軽負荷の状態にあるか、あるいは確率
的非競合フローをサポート中である場合のメッセージ転送待ち時間を短縮してい
る。
【００５１】 高速メッセージ転送では、ＨＯＱが経路指定したデータは、メッセージをＨＯ
Ｑに記憶させる必要がないため、マスタ−マトリックスインタフェースを介して
マトリックスデバイスには送信されない。
【００５２】 図５は、動作の時間尺度を示したものである。行先ポートに対する競合が存在
しない場合、この実施形態は、上で示したように、５５ｎｓの「高速メッセージ
転送」待ち時間で、すべてのポートに対する全ポート帯域幅をサポートしている
。この実施形態は厳密に非閉塞構造であり、したがって入力競合あるいは内部競
合は存在しない。
【００５３】 ２．アービトレーション済みメッセージ転送 図６は、構造中にある程度の競合が存在し、かつ、余計なキュー遅延を伴うこ
となく要求メッセージが転送される「正規」メッセージ転送のタイミングを示し
たものである。出力ポートに対する競合（同一出力ノードへ転送されることにな
る複数のメッセージが構造中に存在する）が生じた場合は、ルータ−ノードイン
タフェースの帯域幅が限られているため、１つのメッセージを除くすべてのメッ
セージがＨＯＱバッファに強制的にキュー登録される。このメッセージ間の衝突
によるキュー化は、構造を通した平均待ち時間の増加として現われる。この待ち
時間の増加の大きさは、アプリケーションのトラフィックパターンによって様々
である（メッセージ衝突の確率）。
【００５４】 図７は、この実施形態を介した平均メッセージ待ち時間を示したもので、１６
ポートＴＳＩは、等しい確率で、かつ、無作為内部メッセージギャップで、すべ
てのポートが他のすべてのポートに送信されると仮定している。チャートは、こ
の実施形態の性能が、特に単純なＦＩＦＯ待機構造（ＶＯＱがない）と比較した
場合、Ｍ／Ｍ／１キュー（つまり、キューの／ＭａｒｋのＭａｒｋ、位置分散着
信率および位置分散サービス率を有する単一サーバＱを表す当分野の用語）の最
適挙動に近いことを示している。
【００５５】 このチャートには、上で説明した（例えば図５に関連して）、軽負荷時におけ
る平均待ち時間をさらに短縮することができる高速メッセージ転送の効果が示さ
れていないことに留意されたい。
【００５６】 また、高負荷状態におけるメッセージ待ち時間の増加は、この構造の特徴では
なく、出力競合によってもたらされていること、すなわち、この影響を緩和する
ためには、ノードは、個々のノードのメッセージ放出速度より速い速度（約２０
％速く）でメッセージを受け取る（かつ、処理する）ことができなければならな
いことに留意すべきである。実際には、これは、単に競合ポイントをデータフロ
ーのさらに下流に移動させる働きをしているに過ぎず、必ずしも総合システム性
能を改善しているわけではない。
【００５７】 ルータ肯定応答／否定応答待ち時間は、２つのノード間の全帯域幅フローを維
持するために必要なＶＯＱの最少深さを形成している。図８は、正規肯定応答／
否定応答待ち時間が１１５ｎｓであることを示している。１０ｎｓのメッセージ
の場合、これは、絶対最少ＶＯＱ深さが、ＨおよびＡ領域に対して１２メッセー
ジであることを示している。Ｗ領域のサイズは、休止インタフェースをノードか
ら取り戻すための待ち時間によって決定される。
【００５８】 以上、本発明について、ただ１つの実施形態に関連して説明したが、本発明の
範囲内において多くの変形形態が可能である。例えば本発明は、多重チャネル伝
送に限定されたものではない。また、本発明は、データプロセッサ間のデータ伝
送に限らず、任意のディジタル通信システムに使用することができる。
【００５９】 また、本発明について、それぞれ単一ノードにのみ送信されるセルに関連して
説明したが、本発明は、マルチキャスト信号の場合にも適用することができる。
例えば、複数の出口ルータに送信するセルを、入口ルータによって、それぞれ単
一出口ルータに送信するための複数のセルに分割することができる。同様に、単
一出口ルータに結合した複数の出力部に送信するセルのヘッダに、その情報を持
たせ、それにより出口ルータは、その情報にしたがってセルを送信することがで
きる。
【００６０】 同様に、本発明によるセルは、一般的にその長さが等しいが、所与のセルの欄
のいくつかは、有用な情報の伝達には使用されない、という意味において「無効
」であっても良い。
【図面の簡単な説明】
【図１】 ＧＢ９８２８１４４．７および本発明の一実施形態のシステムを示す図である
。
【図２】 本発明の一実施形態の略図である。
【図３】 図２の実施形態における処理を示す略図である。
【図４】 図２の実施形態のシリアルリンクによる遅延を示す図である。
【図５】 アービトレーションを必要としない場合の本発明による処理を示す図である。
【図６】 アービトレーションを必要とする場合の本発明による処理を示す図である。
【図７】 本発明による平均待ち時間を他の交換技法と比較して示す図である。
【図８】 セルが正しく送信されたことを確認するステップを含む、本発明による処理を
示す図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ ，ＤＫ，ＤＭ，ＤＺ，ＥＣ，ＥＥ，ＥＳ，ＦＩ，ＧＢ， ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，Ｉ Ｎ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ， ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ， ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ジョンソン，イアン，デイヴィッド イギリス国，ビーエヌ16 １キューワイ サセックス，リトルハンプトン，イースト プレストン，ゴールデン アヴェニュー 23，ウェスト キングストン コテージ (72)発明者 パイカルスキー，マレク，スティーブン イギリス国，エスケイ11 ８ユーイー チ ェシャー，マックルスフィールド，ガース ワース ロード 20 (72)発明者 ダックスベリー，マーティン イギリス国，エスケイ６ １ピーエイチ チェシャー，ストックポート，ウッドリ ー，ポールエイカー レイン 55 Ｆターム(参考） 5K030 GA03 GA11 HA10 HB17 HD03 KX09 KX11 KX26 LA01 LA02 LA03 【要約の続き】 ファがそのためのスペースを有した時点で、キューヘッ ドバッファに書き込まれる。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 複数の入口ルータ（３３；６０）、複数の出口ルータ（３３
    ；６４）、スイッチングマトリックス（５７；６６）、および接続コントローラ
    （６８）を有するデータスイッチングデバイスであり、 前記スイッチングマトリックス（５７；６６）が、それぞれの前記入口ルータ
    （３３；６０）に接続された入力ポート、および、それぞれの前記出口ルータ（
    ３３；６４）に接続された出力ポートを有し、そして、前記コントローラ（６８
    ）によって制御されて、入力ポートと出力ポートの複数の対の間の接続を形成し
    ており、 各入口ルータ（３３；６０）が、各出口ルータ（３３；６４）のための１つま
    たは複数の仮想出力キュー（６２）を備え、各仮想出力キュー（６２）が、スイ
    ッチングマトリックス（５７；６６）接続に使用すべき出口ルータ（３３；６４
    ）を形成するヘッダを有する固定長セルを記憶するように構成されており、 各入口ルータ（３３；６０）が、その入口ルータ（３３；６０）によって新し
    いセルが受信された際に、受信した前記新しいセルを、前記新しいセルのための
    出口ルータ（３３；６４）に対応する入口ルータ（３３；６０）の前記仮想出力
    キュー（６２）中に格納するように構成されている ところのデータスイッチングデバイスであって、 前記スイッチングマトリックス（５７；６６）の各入力ポートが、その入力ポ
    ートに接続された前記入口ルータ（３３；６０）内の各仮想出力キュー（６２）
    に対して、それぞれのキューヘッドバッファ（６９）を備え、 前記スイッチングマトリックス（５７；６６）が、前記スイッチングマトリッ
    クス（５７；６６）が所与の入力ポート及び出力ポート間の接続を形成する際に
    、複数の前記キューヘッドバッファ（６９）のうちの対応する１つからのセルを
    、前記出力ポートに送信するように構成されており、 各出口ルータ（３３；６４）が、その出口ルータ（３３；６４）が複数の前記
    入口ルータ（３３；６０）のうちの１つの入口ルータの複数の前記仮想出力キュ
    ー（６２）のうちの１つの仮想出力キューから、エラーを生じることなくセルを
    受信する際に、前記入口ルータに受取り信号を送信するように構成されており、 各入口ルータ（３３；６０）が、前記仮想出力キュー（６２）中にセルを格納
    する際であって、しかも、対応するキューヘッドバッファ（６９）の自由セルの
    数を表すクレジットカウントがゼロでない場合に、前記キューヘッドバッファ（
    ６９）にセルの複製を送信し、そして、接続要求をコントローラ（６８）に送信
    するように構成されており、そして、 各入口ルータ（３３；６０）が、対応する受取り信号を受信するまで、各受信
    セルを対応する仮想出力キュー（６２）中に保存するように更に構成されている
    ことを特徴とするデータスイッチングデバイス。
  2. 【請求項２】 前記コントローラ（６８）が、前記スイッチングマトリック
    ス（５７；６６）を介して入口ルータ（３３；６０）のセルを交換するための接
    続を実行させる際に、接続許可信号が前記入口ルータ（３３；６０）に送信され
    、そして、クレジットカウントが１カウントだけインクリメントされる、請求項
    １に記載のデバイス。
  3. 【請求項３】 前記セルの前記複製が前記キューヘッドバッファ（６９）に
    送信される際に、それぞれのクレジットカウントが１カウントだけデクリメント
    される、請求項１または請求項２に記載のデバイス。
  4. 【請求項４】 前記仮想出力キュー（６２）が、対応するキューヘッドバッ
    ファ（６９）に対する複製を待機しているセルを含む第１の領域（Ｗ）と、キュ
    ーヘッドバッファ（６９）に対して複製されたセルを含む第２の領域（Ｈ、Ａ）
    との２つの領域に分割されており、そして、前記第１の領域に少なくとも１つの
    セルが存在し、かつ、対応するキューヘッドバッファ（６９）の自由セルの数が
    ゼロでないことが決定される際に、前記第１の領域（Ｗ）の少なくとも１つのセ
    ルの複製が、前記キューヘッドバッファ（６９）に送信され、前記セルが前記第
    ２の領域（Ｈ、Ａ）に転送され、そして、接続要求が前記コントローラ（６８）
    に送信される、請求項１から３のいずれか１つに記載のデバイス。
  5. 【請求項５】 セルの各々に優先順位が関連付けられており、前記仮想出力
    キュー（６２）が、それぞれの優先順位のセルのための仮想出力キュー（６２）
    を備えており、前記コントローラ（６８）が、入力ポート及び出力ポートの複数
    対が前記コントローラにタンデム接続される状態で、入口ポート及び出口ポート
    の前記複数対間を送信すべきセルの優先順位を決定する、請求項１から４のいず
    れか１つに記載のデバイス。
  6. 【請求項６】 前記コントローラ（６８）が、前記仮想出力キュー（６２）
    中の複数のセルのうちの１つの所与のセルを、仮想出力キュー（６２）中のセル
    の、入力ポートおよび出力ポートの他の対の間の伝送を妨げることなく、入力ポ
    ートおよび出力ポートの適切な対の間で送信することができるか否かを決定し、
    そして、その場合に、前記所与のセルを送信させる、請求項１から５のいずれか
    １つに記載のデバイス。
  7. 【請求項７】 各出口ルータ（３３；６４）が、前記スイッチングマトリッ
    クス（５７；６６）によって送信されたセルが正しく受信されていないことを検
    出し、そして、その場合に、対応する入口ルータ（３３；６０）に再伝送要求を
    送信する、請求項１から６のいずれか１つに記載のデバイス。
  8. 【請求項８】 前記再伝送要求を受け取った際に、前記入口ルータ（３３；
    ６０）が、前記第２の領域（Ｈ、Ａ）中の対応するセルを前記第１の領域（Ｗ）
    に転送し、そして、対応する接続要求を前記コントローラ（６８）に送信する、
    請求項４または７に記載のデバイス。
  9. 【請求項９】 複数の入口ルータ（３３；６０）、複数の出口ルータ（３３
    ；６４）、スイッチングマトリックス（５７；６６）および接続コントローラ（
    ６８）を有し、 前記スイッチングマトリックス（５７；６６）が、それぞれの前記入口ルータ
    （３３；６０）に接続された入力ポート、および、それぞれの前記出口ルータ（
    ３３；６４）に接続された出力ポートを有し、そして、前記コントローラ（６８
    ）によって制御されて、入力ポートと出力ポートの複数の対の間の接続を形成す
    るデータスイッチングデバイスを操作する方法であって、 各出口ルータ（３３；６４）のための１つまたは複数の仮想出力キュー（６２
    ）を各入口ルータ（３３；６０）に維持するステップであって、各仮想出力キュ
    ー（６２）が、スイッチングマトリックス（５７；６６）接続に使用すべき出口
    ルータ（３３；６４）を形成するヘッダを有する固定長セルを記憶するように構
    成されており、そして、各入口ルータ（３３；６０）が、新しいセルを受信する
    際に、前記新しいセルを、前記新しいセルのための出口ルータ（３３；６４）に
    対応する入口ルータ（３３；６０）の前記仮想出力キュー（６２）中に格納する
    ように構成されているところのステップを含み、前記方法が、さらに、 各入力ポートに接続された入口ルータ（３３；６０）内の各仮想出力キュー（
    ６２）に対するスイッチングマトリックス（５７；６６）の各入力ポートに、そ
    れぞれのキューヘッドバッファ（６９）を維持するステップと、 前記スイッチングマトリックス（５７；６６）が、所与の入力ポート及び出力
    ポート間の接続を形成する際に、前記スイッチングマトリックス（５７；６６）
    が前記入力ポートから前記出力ポートへ、１つまたは複数の対応するキューヘッ
    ドバッファ（６９）のうちの１つからセルを送信するステップと、 出口ルータ（３３；６４）が、複数の前記入口ルータ（３３；６０）のうちの
    １つの入口ルータの複数の仮想出力キュー（６２）のうちの１つの仮想出力キュ
    ーから、エラーを生じることなくセルを受信する際に、前記出口ルータ（３３；
    ６４）が前記入口ルータ（３３；６０）に受取り信号を送信するステップと、 複数の入口ルータ（３３；６０）のうちの１つが新しいセルを受信し、そして
    、対応するキューヘッドバッファ（６９）の自由セルの数を表すクレジットカウ
    ントがゼロでない場合に、前記入口ルータ（３３；６０）が前記キューヘッドバ
    ッファ（６９）にセルの複製を送信し、そして、接続要求を前記コントローラ（
    ６８）に送信するステップと、そして、 各入口ルータ（３３；６０）が、対応する受取り信号を受信するまで、各受信
    セルを対応する仮想出力キュー（６２）中に保存するステップと を含むことを特徴とする、データスイッチングデバイスを操作する方法。
  10. 【請求項１０】 前記コントローラ（６８）が、前記スイッチングマトリッ
    クス（５７；６６）を介して入口ルータ（３３；６０）のセルを交換するための
    接続を実行させる際に、接続許可信号が前記入口ルータ（３３；６０）に送信さ
    れ、そして、クレジットカウントが１カウントだけインクリメントされる、請求
    項９に記載の方法。
  11. 【請求項１１】 前記セルの前記複製が前記キューヘッドバッファ（６９）
    に送信される際に、それぞれのクレジットカウントが１カウントだけデクリメン
    トされる、請求項９または請求項１０のいずれか１つに記載の方法。
  12. 【請求項１２】 前記仮想出力キュー（６２）が、対応するキューヘッドバ
    ッファ（６９）に対する複製を待機しているセルを含む第１の領域（Ｗ）と、キ
    ューヘッドバッファ（６９）に対して複製されたセルを含む第２の領域（Ｈ、Ａ
    ）との２つの領域に分割されており、そして、前記第１の領域に少なくとも１つ
    のセルが存在し、かつ、対応するキューヘッドバッファ（６９）の自由セルの数
    がゼロでないことが決定される際に、前記第１の領域の少なくとも１つのセルの
    複製が、前記キューヘッドバッファ（６９）に送信され、前記セルが第２の領域
    に転送され、そして、接続要求が前記コントローラ（６８）に送信される、請求
    項９から１１のいずれか１つに記載の方法。
  13. 【請求項１３】 セルの各々に優先順位が関連付けられており、前記仮想出
    力キュー（６２）が、それぞれの優先順位のセルのための仮想出力キュー（６２
    ）を備えており、前記コントローラ（６８）が、入力ポート及び出力ポートの複
    数の対が前記コントローラにタンデム接続される状態で、入力ポート及び出力ポ
    ートの前記複数対間を送信すべきセルの優先順位を決定する、請求項９から１２
    のいずれか１つに記載の方法。
  14. 【請求項１４】 前記コントローラ（６８）が、前記仮想出力キュー（６２
    ）中の複数のセルのうちの１つの所与のセルを、仮想出力キュー（６２）中のセ
    ルの、入力ポートおよび出力ポートの他の対の間の伝送を妨げることなく、入力
    ポートおよび出力ポートの適切な対の間で送信することができるか否かを決定し
    、そして、その場合に、前記所与のセルを送信させる、請求項９から１３のいず
    れか１つに記載の方法。
  15. 【請求項１５】 各出口が、前記スイッチングマトリックス（５７；６６）
    によって送信されたセルが正しく受信されていないことを検出し、そして、その
    場合に、対応する入口ルータ（３３；６０）に再伝送要求を送信する、請求項９
    から１４のいずれか１つに記載の方法。
  16. 【請求項１６】 前記再伝送要求を受け取った際に、前記入口ルータ（３３
    ；６０）が、前記第２の領域中の対応するセルを前記第１の領域に転送し、そし
    て、対応する接続要求を前記コントローラ（６８）に送信する、請求項１２また
    は請求項１５に記載の方法。
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