JP2003533025A - 低誘電率膜を有する半導体装置およびその製造方法 - Google Patents

低誘電率膜を有する半導体装置およびその製造方法

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JP2003533025A JP2001581345A JP2001581345A JP2003533025A JP 2003533025 A JP2003533025 A JP 2003533025A JP 2001581345 A JP2001581345 A JP 2001581345A JP 2001581345 A JP2001581345 A JP 2001581345A JP 2003533025 A JP2003533025 A JP 2003533025A
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film
etching
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sio
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Abstract

(57)【要約】 【解決手段】 半導体装置の製造方法は、第１の絶縁膜上に第２の絶縁膜を堆積し、前記第２の絶縁膜をパターニングして開口部を形成し、さらに前記第２の絶縁膜をマスクとして使いながら前記第１の絶縁膜をエッチングする工程を含み、前記第２の絶縁膜として低誘電率膜を使う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に関し、特に低誘電率膜を有する半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】
微細化技術の進歩に伴い、今日の先端的な半導体集積回路装置では基板上に莫
大な数の半導体素子が形成されている。かかる先端的な半導体集積回路装置では
、基板上の半導体素子間を接続するのに一層の配線層では不十分であり、複数の
配線層を層間絶縁膜を介して積層した、いわゆる多層配線構造を基板上に形成す
ることがなされている。
【０００３】 特に最近では、いわゆるデュアルダマシン法による多層配線構造の研究がなさ
れている。典型的なデュアルダマシン法では層間絶縁膜中に形成しようとする配
線パターンに対応した溝およびコンタクトホールが形成され、かかる溝およびコ
ンタクトホールを導電体で埋めることにより所望の配線パターンを形成する。
【０００４】 かかるデュアルダマシン法では、前記溝およびコンタクトホールを形成する際
にエッチングストッパ膜が使われ、このためエッチングストッパ膜の果たす役割
が重要である。また従来より、エッチングストッパ膜は、半導体装置の製造工程
においてリソグラフィの解像限界を超えるような非常に微細なコンタクトホール
を形成するいわゆるＳＡＣ（self-aligned contact）技術においても重要な役割
を果たしている。
【０００５】 デュアルダマシン法には様々な変形が存在するが、図１Ａ〜１Ｆは、従来の典
型的なデュアルダマシン法による、多層配線構造の形成方法を示す。
【０００６】 図１Ａを参照するに、ＭＯＳ（Metal-Oxide Silicon）トランジスタ等、図示
しない半導体要素が形成されたＳｉ基板１０はＣＶＤ（Chemical Vapor Deposit
ion）−ＳｉＯ2などの層間絶縁膜１１により覆われており、前記層間絶縁膜１１
上には配線パターン１２Ａが形成されている。前記配線パターン１２Ａは、前記
層間絶縁膜１１上に形成された次の層間絶縁膜１２Ｂ中に埋め込まれており、前
記配線パターン１２Ａおよび層間絶縁膜１２Ｂよりなる配線層１２は、ＳｉＮ等
のエッチングストッパ膜１３により覆われている。
【０００７】 前記エッチングストッパ膜１３は、さらに次の層間絶縁膜１４により覆われ、
前記層間絶縁膜１４上には、ＳｉＮ等よりなる、さらに別のエッチングストッパ
膜１５が形成されている。
【０００８】 図示の例では、前記エッチングストッパ膜１５上にさらに別の層間絶縁膜１６
が形成され、さらに前記層間絶縁膜１６は次のエッチングストッパ膜１７により
覆われている。エッチングストッパ膜１５，１７は、ハードマスクとよばれるこ
とがある。
【０００９】 図１Ａの工程では、前記エッチングストッパ膜１７上にフォトリソグラフィー
工程により、所望のコンタクトホールに対応した開口部１８Ａを有するレジスト
パターン１８が形成され、前記レジストパターン１８をマスクに前記エッチング
ストッパ膜１７をドライエッチングにより除去し、前記エッチングストッパ膜１
７中に、前記所望のコンタクトホールに対応した開口部を形成する。
【００１０】 次に図１Ｂの工程において前記レジストパターン１８を除去し、前記エッチン
グストッパ膜１７をハードマスクとしてその下の層間絶縁膜１６をＲＩＥ（Reac
tive Ion Etching)法によりドライエッチングし、前記層間絶縁膜１６中に前記
コンタクトホールに対応した開口部１６Ａを形成する。
【００１１】 さらに図１Ｃの工程において、前記図１Ｂの構造上にレジスト膜１９が、前記
開口部１６Ａを埋めるように塗布され、図１Ｄの工程においてこれをフォトリソ
グラフィー法によりパターニングし、所望の配線パターンに対応したレジスト開
口部１９Ａをレジスト膜１９中に形成する。前記開口部１９Ａの形成の結果、前
記層間絶縁膜１６中に形成された開口部１６Ａが、前記レジスト開口部１９Ａ中
に露出される。
【００１２】 図１Ｄの工程では、さらに前記レジスト膜１９をマスクに、前記レジスト開口
部１９Ａにおいて露出した前記エッチングストッパ膜１７および前記開口部１６
Ａ底部において露出したエッチングストッパ膜１５をドライエッチングにより除
去し、図１Ｅの工程において前記レジスト膜１９を除去した後、前記エッチング
ストッパ膜１７および１５をハードマスクに、前記層間絶縁膜１６および層間絶
縁膜１４をドライエッチングにより一括してパターニングする。
【００１３】 かかるパターニングの結果、前記層間絶縁膜１６中には所望の配線溝に対応す
る溝１６Ｂが、また前記層間絶縁膜１４中には所望のコンタクトホールに対応す
る開口部１４Ａが形成される。前記開口部１６Ｂは、前記開口部１６Ａを含むよ
うに形成される。
【００１４】 さらに図１Ｆの工程において、前記開口部１４Ａ低部において露出しているエ
ッチングストッパ膜１３をＲＩＥ法によるドライエッチングにより除去し、コン
タクトホール１４Ａ底部において前記配線パターン１２Ａを露出する。
【００１５】 前記エッチングストッパ膜１３を除去する工程の後、前記配線溝１６Ｂおよび
コンタクトホール１４ＡをＡｌ層あるいはＣｕ層などの導電膜で充填し、さらに
前記層間絶縁膜１６上に形成された導電膜部分を化学機械研磨（ＣＭＰ）により
除去することにより、配線パターン１２Ａとコンタクトホール１４Ａで接続され
た配線パターン２０が得られる。これらの工程をさらに繰り返すことにより、３
層目、４層目の配線パターンを形成することが可能である。
【００１６】 このようなデュアルダマシン法による多層配線構造の形成工程においては、先
にも説明したようにエッチングストッパ膜１３，１５，１７の役割が重要である
が、従来より、かかるエッチングストッパ膜として、前記層間絶縁膜１４，１６
あるいは１８に対して大きなエッチング選択比が確保できる材料として、一般に
ＳｉＮが使われている。
【００１７】
【発明が解決しようとする課題】
ところで、最近の半導体集積回路装置では、配線パターンにおいて生じる配線
遅延の問題を解決すべく、従来のＡｌの代わりに、配線パターンとして低抵抗の
Ｃｕを使うことが行われている。最近の集積密度の高い半導体集積回路装置では
、基板１０上に形成される半導体素子数が莫大なものとなっており、また配線パ
ターンも非常に複雑になっているため、このような多層配線構造中に形成される
配線パターンの総延長は非常に大きなものになっている。
【００１８】 また、かかる配線遅延をさらに低減させるため、Ｃｕ配線パターンの使用の他
に、多層配線構造を構成する層間絶縁膜の誘電率を減少させる努力がなされてい
る。従来のように層間絶縁膜としてＳｉＯ2あるいはＢＰＳＧ等を使った場合に
は、比誘電率の値は４〜５程度になるが、例えばＦＳＧ等のＦ添加ＳｉＯ2膜を
使うと比誘電率の値を３．３〜３．６程度まで減少させることができる。またＨ
ＳＱ（hydrogen silsesquioxane ）等のＳｉ−Ｈ基を含むＳｉＯ2膜では、比誘
電率の値を２．９〜３．１程度まで低減することができる。さらに前記層間絶縁
膜として、有機ＳＯＧの使用や、有機絶縁膜の使用も提案されている。有機ＳＯ
Ｇを使った場合、３以下の比誘電率が達成される。また有機絶縁膜は２．７程度
の非常に低い誘電率を実現できる。
【００１９】 一方、先に説明した図１Ａ〜１Ｆからわかるように、デュアルダマシン法で形
成した多層配線構造では、一の層間絶縁膜と次の層間絶縁膜との間にエッチング
ストッパ膜を介在させるのが不可欠であるが、かかるエッチングストッパ膜とし
て従来より使われているＳｉＮは比誘電率が８程度と非常に大きく、このため折
角層間絶縁膜として低誘電率材料を使っても、その効果が相殺されてしまう。ま
た配線パターンとして低抵抗のＣｕを使っても、その好ましい効果が前記ＳｉＮ
膜の高い誘電率により、実質的に相殺されてしまうことになる。図１Ｆよりわか
るように、デュアルダマシン法で形成した多層配線構造では、半導体装置の完成
後もエッチングストッパ膜は層間絶縁膜と間に残留する。
【００２０】 層間絶縁膜として有機絶縁膜を使った場合には、エッチングストッパ膜として
ＳｉＯ2膜を使うことができるが、その場合でも、ＳｉＯ2エッチングストッパ膜
が望ましい層間絶縁膜の誘電率の低下をある程度相殺してしまうことは避けられ
ない。
【００２１】 また、ＳＡＣ（自己整合コンタクト）構造を有する半導体装置においても、エ
ッチングストッパ膜は最終デバイス構造中に残留する。ＳＡＣ構造ではコンタク
トホール形成プロセスにおいてエッチングストッパ膜が自己整合コンタクトとし
て使われる。例えば、かかる自己整合マスクはゲート電極の側壁絶縁膜を構成す
る側壁絶縁膜により構成される。このため、かかる自己整合マスクとして低誘電
率材料を使うことは、特に高速半導体装置においては動作速度を向上させる上で
重要なポイントとなる。従来は、かかる目的にＳｉＮあるいはＳｉＯＮが使われ
ていたが、先にも説明したようにこれらの材料では比誘電率が４．０以上で非常
に大きく、このため、半導体装置において所望の動作速度の向上は達成されてい
ない。
【００２２】
【課題を解決するための手段】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその
製造方法を提供することを概括的課題とする。
【００２３】 本発明のより具体的な目的は、多層配線構造を有する半導体装置において、ハ
ードマスクとして使われるエッチングストッパ膜の誘電率を低減させることにあ
る。
【００２４】 本発明の別の目的は、自己整合コンタクトホールを有する半導体装置において
、マスクとして作用するエッチングストッパ膜の誘電率を低減させることにある
。
【００２５】 本発明は、上記の課題を、 第１の絶縁膜上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜をパターニングし、開口部を形成する工程と、 前記第２の絶縁膜をマスクに前記第１の絶縁膜をエッチングする工程とを含む
半導体装置の製造方法において、 前記第２の絶縁膜として、低誘電率膜を使うことを特徴とする半導体装置の製
造方法を提供することにある。
【００２６】 本発明の他の目的は、 基板と、 前記基板上に形成された多層配線構造とよりなり、 前記多層配線構造は 第１の開口部を有する層間絶縁膜と、 前記層間絶縁膜上に形成され、前記第１の開口部に対して整列した第２の開口
部を有するエッチングストッパ膜と、 前記第１および第２の開口部を充填する導電性パターンとよりなり、 前記エッチングストッパ膜は低誘電率膜よりなることを特徴とする半導体装置
を提供することにある。
【００２７】 本発明の他の目的は、 基板と、 前記基板上に形成された一対のパターンと、 前記一対のパターンの間に形成されたコンタクトホールとよりなる半導体装置
において、 前記パターンの各々は側壁絶縁膜を有し、 前記コンタクトホールは前記パターンの側壁絶縁膜により画成され、 前記側壁絶縁膜は低誘電率材料よりなることを特徴とする半導体装置を提供す
ることにある。
【００２８】 本発明によれば、デュアルダマシン法により形成された多層配線構造中におい
て生じる配線遅延を、エッチングストッパ膜として機能する前記第２の絶縁膜と
して低誘電率膜を使うことにより、最小化することが可能になる。
【００２９】 本発明のその他の特徴および利点については、以下図面を参照して行う本発明
の好ましい実施例についての説明より明らかとなろう。
【００３０】
【発明の実施の形態】
［原理］ 以下、本発明の原理を図２を参照しながら説明する。ただし図２は、本発明の
発明者が行なった本発明の基礎となる実験により求められた、様々なＳｉＯ2絶
縁膜のドライエッチング速度を示す。図２中、縦軸はエッチング速度を、横軸は
ＳｉＯ2膜中に導入されたＣの濃度を重量比（ｗｔ％）で示す。図２の実験では
、図２の実験では、通常のＳｉＯ2膜をドライエッチングするレシピにより、エ
ッチングガスとしてＣ4Ｆ8，Ｏ2およびＡｒを使い、ドライエッチングした。
【００３１】 図２中、ＳＯＤ−ＳｉＯ2と記載されている実験点は、いわゆるＳＯＧ（spin
−on−glass ）膜についてのものであり、これに対してＰ−ＳｉＯと記載されて
いる実験点はプラズマＣＶＤ法により形成したＳｉＯ2膜についての結果を表す
。これらの膜は、４．０あるいはそれを超える大きな比誘電率を有している。
【００３２】 さらにＨＳＱと記載されている実験点は、ＳｉＯ2膜中にＨがＳｉ−Ｈの形で
導入された絶縁膜についての実験点であり、２．８〜２．９程度の、低い誘電率
を有する。また、図２中、ＳＩＮと記載されている実験点は、プラズマＣＶＤ法
により形成したＳｉＮ膜に対して、ＳｉＯ2膜をドライエッチングするレシピを
適用した場合に得られるエッチング速度を示す。ＳｉＮ膜の比誘電率は、先にも
説明したように非常に大きく、８．０に達する。
【００３３】 図２を参照するに、上述の各実験点では、ＳｉＯ2膜はＣを含まず、膜中に含
まれるＣの量は実質的に０ｗｔ％であり、ＳＯＧ膜（ＳＯＧ−ＳｉＯ2）および
プラズマＣＶＤ−ＳｉＯ2膜（Ｐ−ＳｉＯ）では毎分４００ｎｍを超えるエッチ
ング速度が実現されているのがわかる。これに対し、プラズマＣＶＤ−ＳｉＮ膜
（Ｐ−ＳｉＮ）ではエッチング速度は毎分２０〜３０ｎｍ程度であり、前記ＳＯ
Ｇ膜あるいはプラズマＣＶＤ−ＳｉＯ2膜に対して１０倍を超えるエッチング選
択比が確保されているのが確認される。一方、先にも説明したように、これらの
ＳｉＯ2膜では比誘電率が高いため、図１Ｆに示す多層配線構造に適用した場合
には、低誘電率層間絶縁膜により得られる利点がかなり相殺されてしまう。
【００３４】 一方、本発明の発明者は、ＳｉＯ2膜中にＣをＳｉＯＣＨの形で含む低誘電率
絶縁膜について、ＳｉＯ2膜をドライエッチングするレシピを適用したところ、
膜中のＣ濃度が約２５ｗｔ％である場合に、エッチング速度が毎分１００ｎｍ以
下にまで低下することを見出した。これを図２中、「Ｈｙｂｒｉｄ１」で示す。
さらに、前記ＳｉＯＣＨ膜中のＣ濃度を約５５ｗｔ％まで増加させたところ、図
２中「Ｈｙｂｒｉｄ２」で示すようにエッチング速度が毎分１０ｎｍ以下にまで
減少するのが見出された。これらの値は、前記ＳｉＯ2エッチングレシピにおい
てプラズマＣＶＤ−ＳｉＮ膜に対して得られるエッチング速度と同等、あるいは
それよりも小さい。
【００３５】 図２の実験で使ったＳｉＯＣＨ膜は一般的に入手可能なスピンオン膜であり、
様々なＣ濃度のものが入手可能である。また、かかるＳｉＯＣＨ膜はプラズマＣ
ＶＤ法により形成することも可能である。
【００３６】 かかるＣをＳｉＯＣＨ成分の形で含むＳｉＯ2膜中においてはＳｉ原子にＣＨx 基が結合しており、Ｓｉ−Ｃ結合が形成されている。図２の結果は、膜中におけ
るＳｉ−Ｃ結合の割合が増大するにつれて、ＳｉＯ2膜のエッチングレシピを適
用した場合のＳｉＯ2膜のエッチング速度は急激に低下する。
【００３７】 図２は、特にＣを約５５ｗｔ％含む「Ｈｙｂｒｉｄ２」組成のＳｉＯ2膜を、
ＳｉＮを代替する低誘電率エッチングストッパ膜として使うことが可能であるこ
とを示している。
【００３８】 ［第１実施例］ 図３Ａ〜３Ｃは、本発明の第１実施例によるハードマスクを使った絶縁層のパ
ターニング工程を含む半導体装置の製造方法を示す。
【００３９】 図３Ａを参照するに、基板１上に第１の絶縁膜２が形成され、さらに前記第１
の絶縁膜２上に第２の絶縁膜３が形成されて半導体構造が形成される。
【００４０】 次に図３Ｂの工程において前記第２の絶縁膜３中に開口部３Ａが形成される。
さらに図３Ｃの工程において前記第２の絶縁膜３をハードマスクに、前記第１の
絶縁膜２を、前記第１の絶縁膜２のレシピでドライエッチングして、前記開口部
３Ａに対応した開口部２Ａを前記第１の絶縁膜２中に形成する。
【００４１】 以下の表１は、本発明による、前記第１の絶縁膜２と前記第２の絶縁膜３の、
可能な組み合わせを示す。
【００４２】
【表１】 表１を参照するに、前記第２の絶縁膜３、すなわちハードマスクとしてＨＳＱ
膜を使った場合には、前記第１の絶縁膜２がＳｉＯ2膜、ＳｉＮ膜あるいはＨＳ
Ｑ膜等の無機絶縁膜である場合を除き、すなわち前記第１の絶縁膜２が有機絶縁
膜およびＣを含むＳｉＯ2膜のいずれである場合にも、前記絶縁膜３をハードマ
スクとして使った絶縁膜２のパターニングを行なうことができるのがわかる。
【００４３】 一方前記表１より、前記第２の絶縁膜３として芳香族系の有機絶縁膜を使った
場合には、かかる有機絶縁膜３をハードマスクとして、ＳｉＯ2膜、ＳｉＮ膜お
よびＨＳＱ膜を含む無機絶縁膜、およびＣを含むＳｉＯ2膜のいずれもが、それ
ぞれのエッチングレシピでパターニングできることがわかる。
【００４４】 さらに表１は、Ｃを含むＳｉＯ2膜が、前記第１の絶縁膜２の有効なハードマ
スクとして、前記第１の絶縁膜２がＳｉＯ2，ＳｉＮあるいはＨＳＱ等の無機絶
縁膜であっても、また有機絶縁膜であっても機能することを示す。またＣを含む
ＳｉＯ2膜は、前記第２の絶縁膜３がＣを含む絶縁膜である場合でも、有効なハ
ードマスクとして機能し得る。この場合には、前記絶縁膜２中のＣ濃度と絶縁膜
３中のＣ濃度を、前記絶縁膜２と絶縁膜３との間で十分な、好ましくは５倍以上
の選択比が確保できるような値にそれぞれ設定する。
【００４５】 先に説明した図２の関係を参照すると、例えば前記第１の絶縁膜２中のＣ濃度
を２５ｗｔ％以下、また前記第２の絶縁膜３中のＣ濃度を５０％以上に設定する
ことで、前記第１の絶縁膜をＳｉＯ2膜のエッチングレシピでドライエッチング
した場合に、所望の選択比が前記絶縁膜２と絶縁膜３との間に確保できるのがわ
かる。
【００４６】 図３Ｃの構造では、前記第１および第２の絶縁膜２および３がいずれも低誘電
率膜であるため、全体としても低い誘電率を有し、その結果前記開口部２Ａ中に
低抵抗導体パターンを形成した場合でも、寄生容量の増大の問題を回避すること
ができる。
【００４７】 特に前記第1の絶縁膜２および第２の絶縁膜３の双方をＣを含むＳｉＯ2膜とし
た場合には、前記図３Ａの工程において、前記第１の絶縁膜２と第２の絶縁膜３
の堆積を、同一の反応容器中において連続してＣＶＤプロセスを実行することに
より、効率よく行なうことができる。
【００４８】 ［第２実施例］ 図４Ａ〜４Ｆは、本発明の第２実施例による多層配線構造を有する半導体装置
の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参
照符号を付し、説明を省略する。
【００４９】 図４Ａを参照するに、この工程は先に説明した図１Ａの工程に対応し、同様な
積層構造が形成されているが、従来のＳｉＮよりなるエッチングストッパ膜１３
，１５および１７の代わりにＣを約５５ｗｔ％含むＳｉＯＣＨ膜２３，２５およ
び２７が使われる。
【００５０】 そこで、図４Ｂの工程において、前記レジストパターン１８をマスクに、Ｓｉ
Ｎ膜のエッチングレシピにより、前記ＳｉＯＣＨ膜２７をドライエッチングし、
前記ＳｉＯＣＨ膜２７中に前記レジスト開口部１８Ａに対応した開口部を形成す
る。ただし前記レジスト開口部１８Ａは、前記多層配線構造中に形成したいコン
タクトホールに対応している。さらに、前記レジストパターン１８を除去し、あ
るいは残したまま、前記ＳｉＯＣＨ膜２７の下の層間絶縁膜１６を、ＳｉＯ2膜
のエッチングレシピによりドライエッチングし、前記レジスト開口部１８Ａに対
応した開口部１６Ａを形成する。
【００５１】 次に図４Ｃの工程において、図４Ｂの構造上にレジスト膜１９を新たに塗布し
、さらに図４Ｄの工程においてこれをフォトリソグラフィー工程によりパターニ
ングし、前記多層配線構造中に形成したい配線溝に対応して、レジスト開口部１
９Ａを形成する。前記レジスト開口部１９Ａの形成の結果、前記ＳｉＯＣＨ膜２
７および前記層間絶縁膜１６中に形成された開口部１６Ａが露出する。また、前
記開口部１６Ａの底において、前記ＳｉＯＣＨ膜２５が露出する。
【００５２】 次に、図４Ｅの工程において、前記レジスト膜１９をマスクに、ＳｉＮ膜のエ
ッチングレシピにより前記レジスト開口部１９Ａにより露出された前記ＳｉＯＣ
Ｈ膜２７をドライエッチングし除去する。かかるドライエッチングを行なうこと
により、前記開口部１６Ａ底部において露出していたＳｉＯＣＨ膜２５も同時に
除去され、前記レジスト開口部１９Ａにおいて前記層間絶縁膜２５が、また前記
開口部１６Ａにおいて前記層間絶縁膜１４が露出される。
【００５３】 さらに図４Ｅの工程では、このようにして得られた構造に対して、ＳｉＯ2膜
のエッチングレシピによりドライエッチングを行ない、前記層間絶縁膜１６中に
、前記レジスト開口部１９Ａに対応した、すなわち形成したい配線溝に対応した
開口部１６Ｂを形成する。ただし、前記開口部１６Ｂは前記開口部１６Ａを含む
ように形成される。前記開口部１６Ｂの形成と同時に、前記層間絶縁膜１４中に
は、前記開口部１６Ａに対応した、すなわち形成したいコンタクトホールに対応
した開口部１４Ａが形成される。
【００５４】 さらに、図４Ｆの工程において、前記層間絶縁膜１６上のＳｉＯＣＨ膜２７、
前記開口部１６Ｂにおいて露出しているＳｉＯＣＨ膜２５、さらに前記開口部１
４Ａにおいて露出しているＳｉＯＣＨ膜２３が、ＳｉＮ膜のエッチングレシピに
よりドライエッチングを行なうことにより除去される。
【００５５】 このようにして形成された、前記開口部１６Ｂよりなる配線溝および前記開口
部１４ＡよりなるコンタクトホールをＣｕ等の導体層により充填し、さらに前記
層間絶縁膜１６上の導体層をＣＭＰ法により除去することにより、図４Ｆに示す
ような、前記下側配線パターン１２Ａとコンタクトホール１４Ａにおいてコンタ
クトした導体パターン２０が得られる。
【００５６】 前記層間絶縁膜１４および１６として、ＦドープＳｉＯ2膜、ＳｉＯＨ等のＨ
ＳＱ膜、あるいは多孔質膜等の無機低誘電率絶縁膜、あるいは有機ＳＯＧ，ある
いは芳香族系の低誘電率有機絶縁膜を使うのが望ましい。勿論、従来より使われ
ている、ＣＶＤ−ＳｉＯ2膜やＳＯＧ膜を、前記層間絶縁膜１４，１６として使
うことも可能である。
【００５７】 特に前記層間絶縁膜１４，１６として低誘電率の無機あるいは有機絶縁膜を使
った場合、本実施例による多層配線構造は、全体的な誘電率を低下させることが
可能になり、半導体装置の高速動作に寄与する。
【００５８】 前記ＳｉＯＣＨ膜２３，２５，２７は、例えばスピンコーティングすることに
より、あるいは先に説明した表１の条件に従ってプラズマＣＶＤ法により、形成
することが可能である。前記図４Ａの工程において前記ＳｉＯＣＨ膜２３，２５
，２７をプラズマＣＶＤ法で形成した場合、同一のプラズマＣＶＤ装置内におい
て、前記膜２３，２５，２７を、他の層間絶縁膜１４，１６と共に、連続して、
基板を大気中に取り出す必要なく、形成することが可能である。
【００５９】 一方、前記ＳｉＯＣＨ膜２３，２５，２７をスピンコーティング法で形成する
場合には、ＳＯＧ膜と組み合わせることにより、先に図２で説明した前記ＳｉＯ
ＣＨ膜とＳＯＧ膜との間の大きなエッチング選択性を利用することが可能になる
。この特徴は、後で説明するクラスタードハードマスク構成において有効である
。
【００６０】 ［第３実施例］ 図５Ａ〜５Ｅは、本発明の第３実施例による半導体装置の製造工程を示す。た
だし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を
省略する。
【００６１】 図５Ａを参照するに、この工程は先の図４Ａの工程と実質的に同じであり、Ｓ
ｉ基板１０上の層間絶縁膜１１上に形成された配線層１２上に、ＳｉＯＣＨ膜２
３，層間絶縁膜１４，ＳｉＯＣＨ膜２５，層間絶縁膜１６およびＳｉＯＣＨ膜２
７を積層した構成の積層構造体を含み、前記積層構造体上には、レジスト開口部
１８Ａを有するレジストパターン１８が形成されている。先の実施例と同様に、
前記レジスト開口部１８Ａは、多層配線構造中に形成したいコンタクトホールに
対応している。
【００６２】 次に図５Ｂの工程において、まず前記ＳｉＯＣＨ膜２７を前記レジストパター
ン１８をマスクに、ＳｉＮ膜のエッチングレシピでエッチングし、前記レジスト
開口部１８Ａに対応した開口部（図示せず）を形成する。
【００６３】 このようにして形成された開口部１８Ａはその下の層間絶縁膜１６を露出し、
次にこのように露出された層間絶縁膜１６をＳｉＯ2膜のエッチングレシピでエ
ッチングし、前記層間絶縁膜１６中に、その下のＳｉＯＣＨ膜２５を露出するよ
うに、前記レジスト開口部１８Ａに対応した開口部を形成する。
【００６４】 さらに前記露出されたＳｉＯＣＨ膜２５に対してＳｉＮ膜のエッチングレシピ
を適用し、その下の層間絶縁膜１４を露出する開口部を、前記レジスト開口部１
８Ａに対応して形成する。さらに、このようにして露出された前記層間絶縁膜１
４に対してＳｉＯ2膜のエッチングレシピを適用し、前記層間絶縁膜１４中に、
前記レジスト開口部１８Ａに対応した開口部１４Ａを形成する。このようにして
形成された開口部１４Ａは、前記ＳｉＯＣＨ膜２７、その下の層間絶縁膜１６、
さらにその下のＳｉＯＣＨ膜２５、およびその下の層間絶縁膜１４を貫通して延
在し、前記ＳｉＯＣＨ膜２３を底部において露出する。
【００６５】 次に図５Ｃの工程において前記レジスト膜１８を除去し、図５Ｂの構造上に新
たにレジスト膜１９を、前記レジスト膜１９が前記開口部１４Ａを埋めるように
塗布し、図５Ｄの工程において前記レジスト膜１９をフォトリソグラフィー法に
よりパターニングし、前記多層配線構造中に形成したい配線溝に対応したレジス
ト開口部１９Ａを前記レジスト膜１９中に形成する。
【００６６】 次に図５Ｅの工程において前記レジスト開口部１９Ａを形成されたレジスト膜
１９よりなるレジストパターンをマスクに、前記レジスト開口部１９Ａにより露
出されたＳｉＯＣＨ膜２７に対してＳｉＮ膜をドライエッチングするエッチング
レシピを適用し、前記露出されたＳｉＯＣＨ膜２７中に、前記レジスト開口部１
９Ａに対応した開口部を、その下の層間絶縁膜１６が露出するように形成する。
さらに前記レジストパターン１９を除去した後、前記ＳｉＯＣＨ膜２７をハード
マスクに、前記層間絶縁膜１６をＳｉＯ２ 膜のエッチングレシピによりドライ
エッチングし、前記層間絶縁膜１６中に、前記レジスト開口部１９Ａに対応した
、すなわち多層配線構造中に形成したい配線溝に対応した開口部１６Ａを形成す
る。
【００６７】 前記開口部１６Ａを形成するドライエッチングは前記ＳｉＯＣＨ膜２５が露出
した時点で停止するが、この後で露出したＳｉＯＣＨ膜２７，２５および２３を
除去し、前記開口部１６Ａおよび１４ＡをＣｕ等の導体層により充填することに
より、先に図４Ｆで説明した多層配線構造が得られる。
【００６８】 本実施例においても、前記層間絶縁膜１４および１６として、ＦドープＳｉＯ
２ 膜、ＳｉＯＨ等のＨＳＱ膜、あるいは多孔質膜等の無機低誘電率絶縁膜、あ
るいは有機ＳＯＧ、あるいは芳香族系の低誘電率有機絶縁膜を使うことができ、
その結果本実施例による多層配線構造では、全体的な誘電率が低下し、これによ
り半導体装置の動作速度が向上する。
【００６９】 ［第４実施例］ 図６Ａ〜６Ｅは、本発明の第４実施例による半導体装置の製造工程を示す。た
だし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７０】 図６Ａを参照するに、この工程は先の図４Ａ，図５Ａの工程と実質的に同じで
あり、Ｓｉ基板１０上の層間絶縁膜１１上に形成された配線層１２上に、ＳｉＯ
ＣＨ膜２３，層間絶縁膜１４，ＳｉＯＣＨ膜２５，層間絶縁膜１６およびＳｉＯ
ＣＨ膜２７を積層した構成の積層構造体を含む。ただし本実施例では前記積層構
造体上に、前記多層配線構造中に形成したい配線溝に対応したレジスト開口部２
８Ａを有するレジストパターン２８が形成されている。
【００７１】 次に図６Ｂの工程において、まず前記ＳｉＯＣＨ膜２７を前記レジストパター
ン２８をマスクに、ＳｉＮ膜のエッチングレシピでエッチングし、前記レジスト
開口部２８Ａに対応した開口部（図示せず）を形成する。このようにして形成さ
れた開口部はその下の層間絶縁膜１６を露出し、次にこのように露出された層間
絶縁膜１６をＳｉＯ2膜のエッチングレシピでエッチングし、前記層間絶縁膜１
６中に、その下のＳｉＯＣＨ膜２５を露出するように、前記レジスト開口部２８
Ａに対応した、すなわち形成したい配線溝に対応した開口部１６Ａを形成する。
【００７２】 次に図６Ｃの工程において前記レジスト膜２８を除去し、図６Ｂの構造上に新
たにレジスト膜２９を、前記レジスト膜２９が前記開口部１６Ａを埋めるように
塗布し、図６Ｄの工程において前記レジスト膜２９をフォトリソグラフィー法に
よりパターニングし、前記多層配線構造中に形成したいコンタクトホールに対応
したレジスト開口部２９Ａを前記レジスト膜２９中に形成する。
【００７３】 次に図６Ｅの工程において前記レジスト開口部２９Ａを形成されたレジスト膜
２９よりなるレジストパターンをマスクに、前記レジスト開口部２９Ａにより露
出されたＳｉＯＣＨ膜２５に対してＳｉＮ膜をドライエッチングするエッチング
レシピを適用し、前記露出されたＳｉＯＣＨ膜２５中に、前記レジスト開口部２
９Ａに対応した開口部を、その下の層間絶縁膜１４が露出するように形成する。
【００７４】 さらに前記レジストパターン２９を除去した後、前記ＳｉＯＣＨ膜２７および
２５をハードマスクに、前記層間絶縁膜１４をＳｉＯ2膜のエッチングレシピに
よりドライエッチングし、前記層間絶縁膜１４中に、前記レジスト開口部２９Ａ
に対応した、すなわち多層配線構造中に形成したいコンタクトホールに対応した
開口部１４Ａを形成する。
【００７５】 前記開口部１４Ａを形成するドライエッチングは前記ＳｉＯＣＨ膜２３が露出
した時点で停止するが、この後で露出したＳｉＯＣＨ膜２７，２５および２３を
除去し、前記開口部１６Ａおよび１４ＡをＣｕ等の導体層により充填することに
より、先に図４Ｆで説明した多層配線構造が得られる。
【００７６】 本実施例においても、前記層間絶縁膜１４および１６として、ＦドープＳｉＯ
２ 膜、ＳｉＯＨ等のＨＳＱ膜、あるいは多孔質膜等の無機低誘電率絶縁膜、あ
るいは有機ＳＯＧ、あるいは芳香族系の低誘電率有機絶縁膜を使うことができ、
その結果本実施例による多層配線構造では、全体的な誘電率が低下し、これによ
り半導体装置の動作速度が向上する。
【００７７】 ［第５実施例］ 図７Ａ〜７Ｅは、本発明の第５実施例による半導体装置の製造工程を示す。た
だし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７８】 図７Ａを参照するに、前記Ｓｉ基板１０上の層間絶縁膜１１上に形成された配
線層１２上には、ＳｉＯＣＨ膜２３，層間絶縁膜１４およびＳｉＯＣＨ膜２５が
順次堆積されており、さらに前記ＳｉＯＣＨ膜２５上には前記多層配線構造中に
形成したいコンタクトホールに対応したレジスト開口部３１Ａを有するレジスト
パターン３１が形成されている。
【００７９】 前記レジスト開口部３１Ａにおいては前記ＳｉＯＣＨ膜２５が露出されており
、図７Ｂの工程において、前記露出されたＳｉＯＣＨ膜２５に対してＳｉＮ膜を
ドライエッチングする際のエッチングレシピを適用し、前記レジスト開口部３１
Ａに対応した開口部２５Ａを形成する。
【００８０】 図７Ｂの工程では、さらに前記ＳｉＯＣＨ膜２５上に前記開口部２５Ａを埋め
るように層間絶縁膜１６を堆積し、さらに前記層間絶縁膜１６上にＳｉＯＣＨ膜
２７を堆積する。
【００８１】 次に図７Ｃの工程において前記ＳｉＯＣＨ膜２７上にレジスト膜３２を塗布し
、さらに図７Ｄの工程において前記レジスト膜３２をフォトリソグラフィー工程
によりパターニングし、前記多層配線構造中に形成したい配線溝に対応した開口
部３２Ａを形成する。
【００８２】 さらに図７Ｅの工程において前記レジスト膜３２をマスクに、前記開口部３２
Ａにより露出されたＳｉＯＣＨ膜２７をＳｉＮ膜のエッチングレシピによりドラ
イエッチングし、その下の層間絶縁膜１６を露出する。
【００８３】 次に、前記層間絶縁膜１６をＳｉＯ2膜のエッチングレシピによりドライエッ
チングすることにより、前記層間絶縁膜１６中に、前記レジスト開口部３２Ａに
対応した、すなわち形成したい配線溝に対応した開口部１６Ａが形成される。前
記層間絶縁膜１６のエッチングは前記ＳｉＯＣＨ膜２５が形成されている部分で
は、前記ＳｉＯＣＨ膜２５の露出と同時に停止するが、膜２５中に前記開口部２
５Ａが形成されている部分では、ドライエッチングは前記開口部２５Ａを通って
その下の層間絶縁膜１４中に侵入し、その結果前記層間絶縁膜１４中に前記開口
部２５Ａに対応した、すなわち前記多層配線構造中に形成したいコンタクトホー
ルに対応した開口部１４Ａが形成される。
【００８４】 前記開口部１４Ａを形成するドライエッチングは前記ＳｉＯＣＨ膜２３が露出
した時点で停止するが、この後で露出したＳｉＯＣＨ膜２７，２５および２３を
除去し、前記開口部１６Ａおよび１４ＡをＣｕ等の導体層により充填することに
より、先に図４Ｆで説明した多層配線構造が得られる。
【００８５】 本実施例においても、前記層間絶縁膜１４および１６として、ＦドープＳｉＯ2 膜、ＳｉＯＨ等のＨＳＱ膜、あるいは多孔質膜等の無機低誘電率絶縁膜、ある
いは有機ＳＯＧ、あるいは芳香族系の低誘電率有機絶縁膜を使うことができ、そ
の結果本実施例による多層配線構造では、全体的な誘電率が低下し、これにより
半導体装置の動作速度が向上する。
【００８６】 ［第６実施例］ 図８Ａ〜８Ｅは、いわゆるクラスタードハードマスクを使った、本発明の第６
実施例による多層配線構造を有する半導体装置の製造工程を示す。ただし図中、
先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８７】 本実施例では図８Ａの工程において、前記配線パターン１２Ａを含む配線層１
２上にＳｉＯＣＨ膜２３，層間絶縁膜１４，ＳｉＯＣＨ膜２５，層間絶縁膜１６
，およびＳｉＯＣＨ膜２７が他の実施例と同様に順次積層され、さらに前記Ｓｉ
ＯＣＨ膜２７上にＳｉＯ２ 膜３２がプラズマＣＶＤ法により、あるいはスピン
コーティングにより形成され、前記ＳｉＯ２ 膜３２上には、多層配線構造中に
形成したいコンタクトホールに対応したレジスト開口部１８Ａを有するレジスト
膜１８が形成される。前記ＳｉＯＣＨ膜２７およびＳｉＯ２ 膜３２は、いわゆ
るクラスタードハードマスク構成を形成する。
【００８８】 図８Ａの工程では、さらに前記ＳｉＯ２ 膜３２に対してレジスト膜１８をマ
スクとしてＳｉＯ2膜をエッチングするレシピでドライエッチングが施され、そ
の結果前記ＳｉＯ2膜３２中に前記レジスト開口部１８Ａに対応してその下のＳ
ｉＯＣＨ膜２７を露出する開口部が形成される。
【００８９】 さらにエッチングレシピをＳｉＮ膜をドライエッチングするレシピに変更して
図８Ａの工程で露出されたＳｉＯＣＨ膜２７をドライエッチングすることにより
、前記ＳｉＯＣＨ膜２７中には、図８Ｂに示すように前記レジスト開口部１８Ａ
に対応して前記層間絶縁膜１６を露出する開口部２７Ａが形成される。
【００９０】 図８Ｂの工程では、さらに前記ＳｉＯ2膜３２上に、前記多層配線構造中に形
成したい配線溝に対応したレジスト開口部１９Ａを有するレジスト膜１９が、前
記ＳｉＯ2膜３２を露出するように形成されており、図８Ｃの工程において前記
露出したＳｉＯ2膜３２が、前記レジスト膜１９をマスクに、ＳｉＯ2膜をドライ
エッチングするエッチングレシピを適用することにより、エッチング・除去され
る。
【００９１】 図８Ｃのドライエッチングの際には前記ＳｉＯＣＨ膜２７がエッチングストッ
パとして作用し、その結果図８Ｃに示すように、前記ＳｉＯ2膜３２中には、前
記レジスト開口部１９Ａに対応した開口部３２Ａが、前記ＳｉＯＣＨ膜２７を露
出するように形成される。
【００９２】 図８Ｃの工程では、前記ＳｉＯ2膜３２のドライエッチングと同時に、前記開
口部２７Ａにおいて前記層間絶縁膜１６のドライエッチングも進行し、その結果
、前記層間絶縁膜１６中に、前記開口部２７Ａに対応した開口部１６Ａが形成さ
れる。この工程では、前記ＳｉＯＣＨ膜２７がハードマスクとして使われる。前
記開口部１６ＡにおいてはＳｉＯＣＨ膜２５が露出される。
【００９３】 次に、図８Ｄの工程においてエッチングレシピをＳｉＮ膜をエッチングするレ
シピに変更し、前記開口部３２Ａにおいて露出しているＳｉＯＣＨ膜２７および
前記開口部１６Ａにおいて露出しているＳｉＯＣＨ膜２５を除去し、前記開口部
３２Ａにおいて層間絶縁膜１６を、また前記開口部１６Ａにおいて層間絶縁膜１
４を露出する。
【００９４】 さらに図８Ｅの工程において、エッチングレシピをＳｉＯ2膜のエッチングレ
シピに変更し、前記開口部３２Ａにおいて露出している層間絶縁膜１６および前
記開口部１６Ａにおいて露出している層間絶縁膜１４をエッチング・除去し、前
記層間絶縁膜１６中に、前記レジスト開口部１９Ａに対応した、すなわち形成し
たい配線溝に対応した開口部１６Ｂを、また前記層間絶縁膜１４中に前記レジス
ト開口部１４Ａに対応した、すなわち形成したいコンタクトホールに対応した開
口部１４Ａを形成する。
【００９５】 さらに図８Ｅの構造において露出したＳｉＯＣＨ膜２７，２５および２３を除
去し、前記開口部１６Ａおよび１４ＡをＣｕ等の導体層により充填することによ
り、先に図４Ｆで説明した多層配線構造が得られる。
【００９６】 本実施例では、特に図８Ｃの工程において、前記ＳｉＯ2膜３２とＳｉＯＣＨ
膜２７との間のエッチング選択性を利用するが、前記ＳｉＯ2膜３２としてＳＯ
Ｇ膜、すなわちスピンコーティングしたＳｉＯ2膜を使い、またこれに対応して
前記ＳｉＯＣＨ膜２７をスピンコーティングにより形成することにより、先に説
明した図２に示したように、また以下の表２に示すように、非常に大きな選択比
を実現することができる。
【００９７】
【表２】 表２を参照するに、CASE１とあるのは従来の場合で、ハードマスク層（ＨＭ１
）とハードマスク層（ＨＭ２）を積層したクラスタードハードマスク構成におい
て、前記ハードマスク層（ＨＭ１）としてＣＶＤ−ＳｉＯ２ 膜を使い、ハード
マスク層（ＨＭ２）としてＣＶＤ−ＳｉＮ膜を使った場合を示し、一方CASE２と
あるのは本実施例のように、ハードマスク層（ＨＭ１）としてＳＯＧ膜（ＳＯＤ
−ＳｉＯ2）を使い、ハードマスク層（ＨＭ２）としてＳｉＯＣＨ膜（ＳＯＤ−
Ｈｙｂｒｉｄ）を使った場合を示す。
【００９８】 表２よりわかるように、ＣＶＤ−ＳｉＮ膜をエッチングストッパとしてＣＶＤ
−ＳｉＯ2膜をドライエッチングした従来の場合には、エッチング選択比として
１７程度の値しか得られなかったが、図２よりわかるように「Ｈｙｂｒｉｄ２」
で示した本発明によるＳｉＯＣＨ膜のＳｉＯ2エッチングレシピに対するエッチ
ング速度はＳｉＮ膜のものよりも実質的に小さく、その結果１００に達するエッ
チング選択比が実現できることがわかる。
【００９９】 また表２より、従来ＣＶＤ−ＳｉＯ2膜をエッチングストッパとしてＣＶＤ−
ＳｉＮ膜をドライエッチングする場合には、エッチング選択比として４．８程度
の値が得られていたが、前記ＳｉＯＣＨ膜をＳＯＧ膜をエッチングストッパとし
て使いＳｉＮエッチングレシピでドライエッチングした場合には１３程度のより
大きなエッチング選択比が実現できる。前記ＳｉＯＣＨ膜をＳｉＮ膜のエッチン
グレシピでドライエッチングした場合のエッチング速度は、同じドライエッチン
グレシピでプラズマＣＶＤ膜をドライエッチングする場合のエッチング速度より
も多少大きくなる。
【０１００】 なお、このようにしてスピンコーティングにより形成されたＳｉＯＣＨ膜２７
は、その下の層間絶縁膜１６を、間の界面に欠陥等を形成することなく覆うこと
ができる。
【０１０１】 本実施例においても、前記層間絶縁膜１４および１６として、ＦドープＳｉＯ2 膜、ＳｉＯＨ等のＨＳＱ膜、あるいは多孔質膜等の無機低誘電率絶縁膜、ある
いは有機ＳＯＧ、あるいは芳香族系の低誘電率有機絶縁膜を使うことができ、そ
の結果本実施例による多層配線構造では、全体的な誘電率が低下し、これにより
半導体装置の動作速度が向上する。
【０１０２】 また本実施例において、前記上側のクラスタードハードマスク層３２はＳｉＯ2 膜に限定されるものではなく、例えばＣ濃度のより低い組成のＳｉＯＣＨ膜を
使うことも可能である。
【０１０３】 ［第７実施例］ 次に、前記ＳｉＯＣＨ膜をエッチングストッパ膜とした、ＳＡＣ（self-align
ed contact）構造を有する半導体装置の製造方法について、図９Ａ〜９Ｄを参照
しながら説明する。
【０１０４】 図９Ａを参照するに、ｐ型あるいはｎ型にドープされたＳｉ基板４１上にはゲ
ート酸化膜４２が熱酸化膜により形成されており、前記ゲート酸化膜４２上にポ
リシリコン膜４３をＣＶＤ法により形成し、さらに前記ポリシリコン膜４３上に
、先に説明したＳｉＯＣＨ膜４４をスピンコーティングにより形成する。
【０１０５】 次に図９Ｂの工程において、前記ＳｉＯＣＨ膜４４およびその下のポリシリコ
ン膜４３をフォトリソグラフィー法によりパターニングし、ポリシリコンゲート
電極４３Ａおよび４３Ｂを互いに隣接して形成する。このようにして形成された
ポリシリコンゲート電極４３Ａ，４３Ｂ上には、前記ＳｉＯＣＨ膜４４のパター
ニングの結果、ＳｉＯＣＨパターン４４Ｅおよび４４Ｆが、それぞれ形成されて
いる。
【０１０６】 図９Ｂの工程では、さらに前記Ｓｉ基板４１中に、前記ゲート電極４３Ａ，４
３Ｂを自己整合マスクとしてイオン注入を行なうことにより、図示しない拡散領
域が形成され、さらに前記ゲート電極４３Ａ，４３Ｂを、その上のＳｉＯＣＨパ
ターン４４Ｅおよび４４Ｆも含めて覆うように別のＳｉＯＣＨ膜がＣＶＤ法によ
り堆積され、これをＳｉＮ膜のエッチングレシピを使ってエッチバックすること
により、前記ゲート電極４３Ａの両側にＳｉＯＣＨよりなる側壁絶縁膜４４Ａ，
４４Ｂを、また前記ゲート電極４３Ｂの両側にＳｉＯＣＨよりなる側壁絶縁膜４
４Ｃ，４４Ｄを形成する。
【０１０７】 さらに、前記Ｓｉ基板４１上には、前記ゲート電極４３Ａ，４３Ｂを前記Ｓｉ
ＯＣＨ膜４４Ａ〜４４Ｆを介して覆うように、ＳｉＯ２ 膜４５が、プラズマＣ
ＶＤ法により形成される。
【０１０８】 次に図９Ｃの工程において、前記ＳｉＯ2膜４５中に、前記ゲート電極４３Ａ
とゲート電極４３Ｂとの間に形成された拡散領域を露出するようにコンタクトホ
ール４５Ａが、前記ＳｉＯ2膜４５に対してＳｉＯ2膜のエッチングレシピを適用
することにより形成される。その際、前記ゲート電極４３Ａおよび４３Ｂは前記
ＳｉＯＣＨ膜４４Ａ〜４４Ｆにより覆われているため、前記コンタクトホール４
５Ａは前記ＳｉＯＣＨ膜４４Ｂ，４４Ｃおよび４４Ｅ，４４Ｆを露出するが、前
記コンタクトホール４５Ａを形成するドライエッチングは、図２よりわかるよう
に、前記ＳｉＯＣＨ膜４４Ｂ，４４Ｃ、４４Ｅおよび４４Ｆが露出した時点でエ
ッチングの選択性により、自発的に停止する。
【０１０９】 さらに図９Ｄの工程において、前記コンタクトホール４５Ａを覆うように前記
ＳｉＯ2膜４４上に電極４６を形成する。
【０１１０】 本実施例によれば、従来のように前記エッチングストッパ膜４４Ａ〜４４Ｆと
してＳｉＮ膜を使った場合に比べ、ＳｉＯＣＨを使うことによりエッチングスト
ッパ膜４４Ａ〜４４ＦとＳｉＯ2膜４５との間のエッチング選択比が増大し、そ
の結果従来図９Ｃの工程において生じていた、エッチングストッパ膜４４Ｂ，４
４Ｅ、あるいは４４Ｃ，４４Ｆの膜厚の減少の問題、およびこれに伴うゲートリ
ーク電流の増大の問題が解消する。また、前記エッチングストッパ案区４４Ａ〜
４４Ｆは比誘電率が３．０未満の低誘電率膜であるため、半導体装置の動作速度
が向上する。
【０１１１】 以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に
限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形
・変更が可能である。
【０１１２】
【発明の効果】
本発明の特徴によれば、低誘電率絶縁膜をエッチングストッパ膜あるいはハー
ドマスクに使うことにより、多層配線構造の全体的な誘電率を減少させることが
可能になり、半導体集積回路装置の動作速度が向上する。また、かかる組成がＳ
ｉＯＣＨの低誘電率絶縁膜は、自己整合コンタクトホール（ＳＡＣ）構造を有す
る半導体装置に対しても適用可能である。
【図面の簡単な説明】
【図１】 （Ａ）〜（Ｆ）は、従来の多層配線構造の形成工程を示す図である。
【図２】 本発明の原理を説明する図である。
【図３】 （Ａ）〜（Ｃ）は、本発明の第１実施例による半導体装置の製造工程を示す図
である。
【図４】 （Ａ）〜（Ｆ）は、本発明の第２実施例による半導体装置の製造工程を示す図
である。
【図５】 （Ａ）〜（Ｅ）は、本発明の第３実施例による半導体装置の製造工程を示す図
である。
【図６】 （Ａ）〜（Ｅ）は、本発明の第４実施例による半導体装置の製造工程を示す図
である。
【図７】 （Ａ）〜（Ｅ）は、本発明の第５実施例による半導体装置の製造工程を示す図
である。
【図８】 （Ａ）〜（Ｅ）は、本発明の第６実施例による半導体装置の製造工程を示す図
である。
【図９】 （Ａ）〜（Ｄ）は、本発明の第７実施例による半導体装置の製造工程を示す図
である。
【符号の説明】
１ 基板 ２，３ 絶縁膜 ２Ａ，３Ａ 開口部 １０，４１ Ｓｉ基板 １１ ＣＶＤ膜 １２ 配線層 １２Ａ 配線パターン １２Ｂ 絶縁膜 １３，１５，１７，３２ エッチングストッパ膜 １４，１６ 層間絶縁膜 １４Ａ，１６Ａ，２５Ａ，３２Ａ ハードマスク開口部 １８，１９，２８，２９，３１，３２ レジスト膜 １８Ａ，１９Ａ，２８Ａ，２９Ａ，３１Ａ，３２Ａ レジスト開口部 ２０ 導体パターン ２３，２５，２７ ＳｉＯＣＨエッチングストッパ膜 ４２ ゲート酸化膜 ４３ ポリシリコン膜 ４３Ａ，４３Ｂ ポリシリコンゲート電極 ４４ ＳｉＯＣＨ膜 ４４Ａ〜４４Ｄ ＳｉＯＣＨ側壁絶縁膜 ４４Ｅ，４４Ｆ ＳｉＯＣＨパターン ４５ ＳｉＯ２ 膜 ４５Ａ コンタクトホール ４６ 電極
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年３月２９日（２００２．３．２９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 第１の絶縁膜上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜をパターニングし、開口部を形成する工程と、 前記第２の絶縁膜をマスクに前記第１の絶縁膜をエッチングする工程とを含む
    半導体装置の製造方法において、 前記第２の絶縁膜として、低誘電率膜を使い、 前記第２の絶縁膜はＣを含むＳｉＯ2膜よりなることを特徴とする半導体装置
    の製造方法。
  2. 【請求項２】 前記第２の絶縁膜はＣを、前記第２の絶縁膜が前記第１の絶
    縁膜をエッチングするエッチングレシピに対して選択性を示すような濃度で含む
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記第２の絶縁膜中のＣ濃度は、前記第１の絶縁膜をエッチ
    ングするエッチングレシピを適用された場合のエッチング速度が、前記第１の絶
    縁膜のエッチング速度の１／５以下となるように設定されていることを特徴とす
    る請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 前記第２の絶縁膜は、Ｃを約２５ｗｔ％を超える濃度で含む
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  5. 【請求項５】 前記第２の絶縁膜は、Ｃを約５５ｗｔ％の濃度で含むことを
    特徴とする請求項１記載の半導体装置の製造方法。
  6. 【請求項６】 前記第１の絶縁膜は有機絶縁膜よりなり、前記第２の絶縁膜
    はhydrogen silsesquioxane膜よりなることを特徴とする請求項１記載の半導体
    装置の製造方法。
  7. 【請求項７】 前記第１の絶縁膜は有機絶縁膜よりなることを特徴とする請
    求項１記載の半導体装置の製造方法。
  8. 【請求項８】 前記第１の絶縁膜は無機絶縁膜よりなることを特徴とする請
    求項１記載の半導体装置の製造方法。
  9. 【請求項９】 第１の絶縁膜上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜をパターニングして開口部を形成する工程と、 前記第１の絶縁膜を前記第２の絶縁膜をエッチングマスクにエッチングする工
    程とよりなり、 前記第２の絶縁膜として低誘電率膜を使い、 前記第１の絶縁膜はＣを含むＳｉＯ2膜よりなることを特徴とする半導体装置
    の製造方法。
  10. 【請求項１０】 前記第１の絶縁膜はＣを、前記第１の絶縁膜が前記第２の
    絶縁膜をエッチングするエッチングレシピに対して選択性を示すような濃度で含
    むことを特徴とする請求項９記載の半導体装置の製造方法。
  11. 【請求項１１】 前記第２の絶縁膜中のＣ濃度は、前記第１の絶縁膜をエッ
    チングするエッチングレシピを適用された場合のエッチング速度が、前記第１の
    絶縁膜のエッチング速度の１／５以下となるように設定されていることを特徴と
    する請求項１０記載の半導体装置の製造方法。
  12. 【請求項１２】 前記第１の絶縁膜はＣを、約２５ｗｔ％を超える濃度で含
    むことを特徴とする請求項９記載の半導体装置の製造方法。
  13. 【請求項１３】 前記第１の絶縁膜は、Ｃを約５５ｗｔ％の濃度で含むこと
    を特徴とする請求項９記載の半導体装置の製造方法。
  14. 【請求項１４】 第１の絶縁膜上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜をパターニングして開口部を形成する工程と、 前記第１の絶縁膜を前記第２の絶縁膜をエッチングマスクにエッチングする工
    程とよりなり、 前記第２の絶縁膜として低誘電率膜を使い、 前記第１の絶縁膜はＣを含むＳｉＯ2膜よりなり、前記第２の絶縁膜はＣを含
    むＳｉＯ2膜よりなることを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 前記第１および第２の絶縁膜は、前記第２の絶縁膜が前記
    第１の絶縁膜をエッチングするエッチングレシピに対してエッチング選択性を示
    すようなそれぞれの濃度でＣを含むことを特徴とする請求項１４記載の半導体装
    置の製造方法。
  16. 【請求項１６】 前記第１および第２の絶縁膜中のＣ濃度は、前記第２の絶
    縁膜に対して前記第１の絶縁膜のエッチングレシピを適用した場合に、前記第２
    の絶縁膜のエッチング速度が前記第１の絶縁膜のエッチング速度の１／５以下に
    なるように選ばれていることを特徴とする請求項１５記載の半導体装置の製造方
    法。
  17. 【請求項１７】 前記第１および第２の絶縁膜は、同一の堆積装置中におい
    て連続して形成されることを特徴とする請求項１記載の半導体装置の製造方法。
  18. 【請求項１８】 基板と、 前記基板上に形成された多層配線構造とよりなり、 前記多層配線構造は、 第１の開口部を有する層間絶縁膜と、 前記層間絶縁膜上に形成され、前記第１の開口部に対して整列した第２の開口
    部を有するエッチングストッパ膜と、 前記第１および第２の開口部を充填する導電性パターンとよりなり、 前記エッチングストッパ膜は低誘電率膜よりなり、 前記エッチングストッパ膜はＣを含むＳｉＯ2膜よりなることを特徴とする半
    導体装置。
  19. 【請求項１９】 前記エッチングストッパ膜はＣを、約２５ｗｔ％を超える
    濃度で含むことを特徴とする請求項１８記載の半導体装置。
  20. 【請求項２０】 前記エッチングストッパ膜は、Ｃを約５５ｗｔ％の濃度で
    含むことを特徴とする請求項１８記載の半導体装置。
  21. 【請求項２１】 前記層間絶縁膜は、ＳｉＯ2膜とhydrogen silsesquioxane
    膜より選択されることを特徴とする請求項１８記載の半導体装置。
  22. 【請求項２２】 前記層間絶縁膜は有機絶縁膜よりなり、前記エッチングス
    トッパ膜はhydrogen silsesquioxane膜よりなることを特徴とする請求項１８記
    載の半導体装置。
  23. 【請求項２３】 前記層間絶縁膜は有機絶縁膜よりなり、前記エッチングス
    トッパ膜はＣを含むＳｉＯ2膜よりなることを特徴とする請求項１８記載の半導
    体装置。
  24. 【請求項２４】 前記エッチングストッパ膜は、Ｃを約２５ｗｔ％以上の濃
    度で含むことを特徴とする請求項２３記載の半導体装置。
  25. 【請求項２５】 前記エッチングストッパ膜は、Ｃを約５５ｗｔ％以上の濃
    度で含むことを特徴とする請求項２３記載の半導体装置。
  26. 【請求項２６】 前記層間絶縁膜と前記エッチングストッパ膜とはＣを含む
    ＳｉＯ2膜より形成されており、前記層間絶縁膜および前記エッチングストッパ
    膜中のＣ濃度は、前記エッチングストッパ膜に対して前記層間絶縁膜をエッチン
    グするエッチングレシピを適用した場合のエッチング速度が、前記層間絶縁膜の
    エッチング速度の１／５以下となるように選ばれていることを特徴とする請求項
    １８記載の半導体装置。
  27. 【請求項２７】 前記エッチングストッパ膜はＣを約５５ｗｔ％の濃度で含
    み、前記層間絶縁膜はＣを約２５ｗｔ％以下の濃度で含むことを特徴とする請求
    項２６記載の半導体装置。
  28. 【請求項２８】 基板と、 前記基板上に形成された一対のパターンと、 前記一対のパターンの間に形成されたコンタクトホールとよりなる半導体装置
    において、 前記パターンの各々は側壁絶縁膜を有し、 前記コンタクトホールは前記パターンの側壁絶縁膜により画成され、 前記側壁絶縁膜は低誘電率材料よりなり、 前記側壁絶縁膜はＣを含むＳｉＯ2膜よりなることを特徴とする半導体装置。
  29. 【請求項２９】 前記側壁絶縁膜はＣを、約２５ｗｔ％を超える濃度で含む
    ことを特徴とする請求項２８記載の半導体装置。
  30. 【請求項３０】 前記側壁絶縁膜は、Ｃを約５５ｗｔ％の濃度で含むことを
    特徴とする請求項２８記載の半導体装置。
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