JP2003520450A - Process for providing seed layers of aluminum, copper, gold and silver - Google Patents

Process for providing seed layers of aluminum, copper, gold and silver

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Abstract

(57)【要約】 集積回路の性能を改善する構造及び方法。これらの構造及び方法は、拡散障壁（１１４）及び種層（１１６）を包含し、それらは共に低エネルギーイオン注入の後、集積回路の金属ライン（１２０）を選択的に付着して形成される。本発明によると、金属ラインの選択的付着により、多数の化学的機械研磨（ＣＭＰ）ステップが不要になる。本発明の低エネルギーイオン注入により、拡散障壁及び種層の両方を明確に配設できる。残留するレジストを用いて、ウェーハ表面の不要な領域から拡散障壁及び種層を除去することができる。 (57) Abstract: A structure and method for improving the performance of an integrated circuit. These structures and methods include a diffusion barrier (114) and a seed layer (116), both formed after low energy ion implantation and selectively depositing metal lines (120) of the integrated circuit. . According to the present invention, the selective deposition of metal lines eliminates the need for multiple chemical mechanical polishing (CMP) steps. With the low energy ion implantation of the present invention, both the diffusion barrier and the seed layer can be clearly defined. The remaining resist can be used to remove diffusion barriers and seed layers from unwanted areas of the wafer surface.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の分野】FIELD OF THE INVENTION

本発明は、一般的に、集積回路に関し、さらに詳細には、集積回路の金属部分
に種層を提供する構造及び方法に関する。The present invention relates generally to integrated circuits, and more particularly to structures and methods for providing a seed layer to a metal portion of an integrated circuit.

【０００２】[0002]

【発明の背景】BACKGROUND OF THE INVENTION

ＵＬＳＩの時代において半導体処理業界が直面する主要な問題の１つは、配線
レベルにおける容量−抵抗損の問題である。このため、配線レベルでの抵抗の減
少及び容量負荷の低下を目的として多大の努力が払われている。この業界は、そ
の初期段階より、配線材料としてアルミニウム及びアルミニウム合金を使用して
いる。同様に、この業界では、絶縁材料として主にＳｉＯ2を多年使用している
。もっとも、ポリイミドが１つの会社（ＩＢＭ）により多数の製品に使用された
ことがある。この容量・抵抗の問題は、技術世代の進化により深刻化している。
設計者が基本原則に従って利点を得ようとする場合、サイズが減少すると、最小
のラインとスペースの組み合わせが減少するため、結果として容量と抵抗が共に
増加する。One of the major problems facing the semiconductor processing industry in the ULSI era is the problem of capacitance-resistive loss at the wiring level. Therefore, great efforts have been made to reduce the resistance and the capacitive load at the wiring level. Since its infancy, the industry has used aluminum and aluminum alloys as wiring materials. Similarly, the industry has mainly used SiO 2 as the insulating material for many years. However, polyimide has been used in many products by one company (IBM). This problem of capacitance and resistance is getting worse due to the evolution of technology generation.
If the designer seeks to benefit from the basic principles, then the reduction in size will reduce the minimum line and space combination, resulting in both increased capacitance and resistance.

【０００３】 導電性を改善するために、現在使用中のアルミニウムの代わりに、銅または、
恐らく銀もしくは金の使用が多くの研究者によって示唆されている。これらの金
属を使用する提案を発展させた結果、幾つかの潜在的な問題に遭遇している。主
要な問題の１つは、銅がケイ素及びＳｉＯ2の両方に早い速度で拡散することで
ある。この問題と、銅及び金の公知の接合平衡効果により、下地膜を使用しこれ
らの金属をＳｉＯ2の絶縁層から分離させる提案が生まれている。In order to improve the conductivity, copper or copper instead of aluminum, which is currently in use,
Probably the use of silver or gold has been suggested by many researchers. As a result of developing the proposals using these metals, some potential problems have been encountered. One of the major problems is that copper diffuses into both silicon and SiO 2 at a fast rate. Due to this problem and the known bonding equilibrium effect of copper and gold, proposals have been made to use an underlayer to separate these metals from the insulating layer of SiO 2 .

【０００４】 例えば、表題"Tantalum as a diffusion barrier between copper and silico
n", Appl. Phys. Letter, vol. 57, No. 17, 22 October 1990, pp. 1735-1738
のKaren Hollway and Peter M. Fryerの論文は、タンタルの金属下地膜の使用を
示唆している。表題"Encapsulation of Copper by Nitridation of Cu-Ti Alloy
/Bilayer Structures", International Conference on Metallurgical Coatings
and Thin Films, San Diego, CA, April 21, 25, 1997, Abstract No. H1.03,
pg. 309のT. Laursen and J.W. Mayerの別の論文では、下地膜としてＣｕＴｉの
ような化合物の使用が示唆されている。表題"An investigation into the perfo
rmance of diffusion barrier materials against copper diffusion using met
al-oxide-semiconductor (MOS) capacitor structures", Solid-State Electron
ics 43 (1999), pp. 1045-1049のVee S. C. Len, R. E. Hurley, N. McCusker,
D. W. McNill, B. M. Armstrong and H.S. Gambleのさらに別の論文では、下地
膜としてＴａＮのような化合物の使用が示唆されている。しかしながら、これら
のアプローチでは、最小のラインとスペースが減少する上述の問題を完全に解決
できない。従って、金属ラインと下地膜の組み合わせのラインサイズが縮小する
と再び容量と抵抗が増加する。For example, the title “Tantalum as a diffusion barrier between copper and silico
n ", Appl. Phys. Letter, vol. 57, No. 17, 22 October 1990, pp. 1735-1738
Karen Hollway and Peter M. Fryer's paper suggests the use of tantalum metal underlayers. Title "Encapsulation of Copper by Nitridation of Cu-Ti Alloy
/ Bilayer Structures ", International Conference on Metallurgical Coatings
and Thin Films, San Diego, CA, April 21, 25, 1997, Abstract No. H1.03,
Another article by T. Laursen and JW Mayer in pg. 309 suggests the use of compounds such as CuTi as the underlayer. Title "An investigation into the perfo
rmance of diffusion barrier materials against copper diffusion using met
al-oxide-semiconductor (MOS) capacitor structures ", Solid-State Electron
Vee SC Len, RE Hurley, N. McCusker, ics 43 (1999), pp. 1045-1049,
Yet another paper by DW McNill, BM Armstrong and HS Gamble suggests the use of compounds such as TaN as an underlayer. However, these approaches do not completely solve the above-mentioned problem of reduced minimum lines and spaces. Therefore, when the line size of the combination of the metal line and the base film is reduced, the capacitance and resistance increase again.

【０００５】 これらと同時に、他の研究者は、容量負荷の影響に着目し、絶縁体ＳｉＯ2の
代替物としてフッ化ポリイミドのような種々のポリマーの研究を行っている。こ
れらの物質の幾つかは、ＳｉＯ2よりかなり小さい比誘電率を有する。しかしな
がら、ＳｉＯ2の場合のように、銅との間に不適応性の問題があることが判明し
ている。例えば、表題"Copper Diffusion in Organic Polymer Resists and Int
er-level Dielectrics", at the Internatnional Conference on Metallurgical
Coatings and Thin Films, San Diego, CA, April 21-25, 1997, Abstract H2.
04, pg. 313のD. J. Godbey, L. J. Buckley, A. P. Purdy and A. W. Snowによ
る発表では、ポリイミドや他の多くのポリマーは、硬化時に銅と反応して導電性
酸化物ＣｕＯ2が形成し、それがポリマー内に分散されることが示されている。
これにより、ポリマーの実効比誘電率が上昇し、多くの場合、ポリマーの導電性
が増加する。加えて、銅、銀または金のこれら３種の金属全ての反応性イオンエ
ッチング（ＲＩＥ）は、いくら良く見ても、容易でないことがわかっている。At the same time, other researchers pay attention to the influence of capacitive load and are researching various polymers such as fluorinated polyimide as a substitute for the insulator SiO 2 . Some of these materials have a dielectric constant that is significantly less than SiO 2 . However, it has been found that there is an incompatibility problem with copper, as in the case of SiO 2 . For example, the title "Copper Diffusion in Organic Polymer Resists and Int
er-level Dielectrics ", at the Internatnional Conference on Metallurgical
Coatings and Thin Films, San Diego, CA, April 21-25, 1997, Abstract H2.
In a presentation by DJ Godbey, LJ Buckley, AP Purdy and AW Snow on 04, pg. 313, polyimides and many other polymers react with copper to form a conductive oxide CuO 2 upon curing, which is the polymer. It is shown to be dispersed within.
This increases the effective relative permittivity of the polymer and often increases the conductivity of the polymer. In addition, reactive ion etching (RIE) of all three of these metals, copper, silver or gold, has proven not to be easy, at best.

【０００６】 研究者による他のアプローチとして、比誘電率が小さい絶縁体をアルミニウム
の配線と共に使用する方法も研究が継続されている。これは、所与のライン間ス
ペースについて容量性負荷を減少させるが、幅広または厚いラインを必要とする
。厚いラインを用いると、容量性負荷が厚さの増加に正比例して増加する。従っ
て、このやり方は容量性負荷の影響を減少させるという目的にある程度反するも
のである。従って、厚いラインの使用はできるだけ避ける必要がある。ラインの
抵抗率はその断面積に正比例するため、厚くできないのであれば、幅を広げなけ
ればならない。しかしながら、ラインの幅を広げると、各金属レベルに設けるこ
とのできる配線チャンネルの数が減少する。同数の配線チャンネルを得るために
は、金属のレベルを増加させる必要がある。このため、チップコストが増加する
。このアプローチを採用する場合、低コストプロセスに利用が絶対必要である。As another approach by researchers, a method of using an insulator having a small relative dielectric constant with aluminum wiring is also being researched. This reduces capacitive loading for a given interline space, but requires wide or thick lines. With thick lines, the capacitive load increases in direct proportion to the increase in thickness. Therefore, this approach defeats the purpose of reducing the effects of capacitive loading to some extent. Therefore, the use of thick lines should be avoided as much as possible. The resistivity of a line is directly proportional to its cross-sectional area, so if it cannot be thickened, it must be widened. However, increasing the width of the line reduces the number of wiring channels that can be provided at each metal level. To get the same number of wiring channels, it is necessary to increase the metal level. Therefore, the chip cost increases. If this approach is adopted, its use in low cost processes is a must.

【０００７】 １９９８年８月４日付け米国特許出願第０９／１２８，８５９号（発明の名称
："Copper Metallurgy in Integrated Circuits"）に記載された本発明者による
１つのアプローチは、ポリマー絶縁体に銅を用いる際の問題点の多くを解決する
方法を提案している。この方法はポリマーまたは発泡絶縁体と適合するように特
に設計されているが、各層の表面上の不要な銅を化学的機械研磨（ＣＭＰ）また
は同様な平坦化工程により除去する必要がある。しかしながら、この方法はプロ
セス制御を注意深く行う必要があるためコストがかさむ。１９９８年２月２７日
付け米国特許出願第０９／０３２，１９７号（発明の名称："Method for Making
Copper and Other Metal Interconnections in Integrated Circuits"）に記載
された別のアプローチは、イオン化スパッタリングにより下層を形成した後、銅
を形成したくない領域にジェット蒸着法により濡れの少ない層を形成する方法を
提案している。銅は、イオン化マグネトロンスパッタリングの後、水素アニーリ
ングで付着される。その後、余剰の銅が、上述の出願と同様にＣＭＰにより除去
される。One approach by the inventor described in US patent application Ser. No. 09 / 128,859 dated Aug. 4, 1998 (Title of the Invention: “Copper Metallurgy in Integrated Circuits”) is to use polymer insulators. It proposes a method that solves many of the problems associated with using copper. Although this method is specifically designed to be compatible with polymers or foam insulation, it requires removal of unwanted copper on the surface of each layer by chemical mechanical polishing (CMP) or similar planarization steps. However, this method is expensive because it requires careful process control. U.S. Patent Application No. 09 / 032,197 dated February 27, 1998 (Title of Invention: "Method for Making
Copper and Other Metal Interconnections in Integrated Circuits ") proposes a method of forming a lower layer by ionization sputtering, and then forming a layer with low wetting by jet deposition in an area where copper is not desired to be formed. The copper is deposited by hydrogen annealing after ionization magnetron sputtering, after which the excess copper is removed by CMP as in the above-mentioned application.

【０００８】 １９９８年９月１日付け米国特許出願第０９／１４５，０１２号（発明の名称
："Integrated Circuit with Oxidation Resistant Polymeric Layer"）におい
て本発明者により提案された別のプロセスは、ＣＭＰの多くの工程を省略し、リ
フトオフにより溝と種層を同時に画定するものである。本願の発明者が１９９９
年３月１日付け米国特許出願第０９／２５９，８４９号（発明の名称："Conduct
ive Structures in Integrated Circuits"）に記載したプロセスは、ダマシンま
たはデュアルダマシンプロセスで金属層を選択的に付着させる前に不要な種層を
除去するためにＣＭＰ法を必要とする。Another process proposed by the inventor in US patent application Ser. No. 09 / 145,012 (Title of Invention: “Integrated Circuit with Oxidation Resistant Polymeric Layer”) dated September 1, 1998 is CMP Many steps are omitted, and the groove and the seed layer are simultaneously defined by lift-off. The inventor of the present application was
US patent application Ser. No. 09 / 259,849 dated March 1, 2014 (Title of Invention: "Conduct
ive Structures in Integrated Circuits ") requires a CMP method to remove unwanted seed layers prior to selectively depositing metal layers in a damascene or dual damascene process.

【０００９】 ＣＭＰの使用は、局部的な凸凹を減少させる上で効果的であることが判明して
いる。しかしながら、幅広のラインが広範囲に皿状になったり絶縁体のコーナー
が丸くなったりするのはよく起こることである。ダミー構造及び特徴部分の小さ
なサイズを用いて規則的な構造を維持することにより、１つのレベルをほぼ平坦
な表面にできることが判明している。しかしながら、これらの方法はコストが高
く、場合によっては、密度または性能が低下することがある。しかしながら、金
属レベルでこれらの方法が使用される前に密度をほとんどまたは全く低下させず
に構造を平坦化することが一般的に可能である。表題"Copper electroless depo
sition technology for ultra-large scale-integration (ULSI) metallization
"のYosi Schacham-Diamand and Valery M. Dubinの論文には、無電解めっきの利
用が示唆されている。しかしながら、この方法のコストを改善するには、障壁層
だけでなく種層を得る簡便なプロセスが必要である。高エネルギー（１０−２０
キロ電子ボルト（ＫＥＶ））のイオン注入によりポリイミド及びケイ素の表面に
種を植え付ける１つの方法が、表題"Selective electroless copper plating on
silicon seeded by copper ion implantation"のS. Bhansali, D. K. Sood and
R. B. Zmoodの論文に開示されている。しかしながら、この方法は、障壁及び／
または接着層を必要とする製品構造には実現可能であるとは示されていない。The use of CMP has been found to be effective in reducing local irregularities. However, it is common for wide lines to be dished extensively or corners of the insulator to be rounded. It has been found that one level can be made to be a nearly flat surface by maintaining a regular structure with dummy structures and a small size of features. However, these methods are costly and can sometimes result in reduced density or performance. However, it is generally possible to planarize the structure with little or no loss of density before these methods are used at the metal level. Title "Copper electroless depo
sition technology for ultra-large scale-integration (ULSI) metallization
"Yosi Schacham-Diamand and Valery M. Dubin's paper suggests the use of electroless plating. Process required High energy (10-20
One method of implanting seeds on the surface of polyimide and silicon by ion implantation of kiloelectron volts (KEV) is the title "Selective electroless copper plating on.
silicon seeded by copper ion implantation "S. Bhansali, DK Sood and
It is disclosed in a paper by RB Zmood. However, this method has barriers and / or
Or it has not been shown to be feasible for product structures that require an adhesive layer.

【００１０】 上述の理由及び以下の説明を読めば自明となるであろう他の理由により、ビア
及び金属ラインの作製プロセスに付随する問題を軽減する構造及び方法が求めら
れている。ビア及び金属ラインの作製を行うこれらの構造及び方法は、簡便で、
集積回路の高い性能の要求を受け入れるものでなければならない。[0012] For the above reasons and others that will be apparent upon reading the following description, there is a need for structures and methods that reduce the problems associated with the fabrication process of vias and metal lines. These structures and methods for making vias and metal lines are simple and
It must meet the high performance requirements of integrated circuits.

【００１１】[0011]

【発明の概要】 集積回路のサイズ及び性能、ビア及び金属ライン作製プロセスに付随する上記
及び他の問題は、以下の説明を読めば理解できるように、本発明により解決され
る。本発明の構造及び方法は、低エネルギーイオン注入の後、集積回路の金属ラ
インを選択的に付着して形成される拡散障壁及び種層を含むものである。本発明
の教示によると、金属ラインの選択的付着により、化学的機械研磨（ＣＭＰ）の
多数の工程を使用する必要性が回避される。本発明では、低エネルギーイオン注
入により、拡散障壁と種層との両方を明確に配置形成することができる。残留す
るレジストを使用して、ウェーハ表面上の不要な領域から拡散障壁及び種層を除
去することができる。SUMMARY OF THE INVENTION The above and other problems associated with integrated circuit size and performance, via and metal line fabrication processes are solved by the present invention, as will be appreciated by reading the following description. The structures and methods of the present invention include a diffusion barrier and seed layer formed by selective deposition of metal lines in an integrated circuit after low energy ion implantation. In accordance with the teachings of the present invention, selective deposition of metal lines avoids the need to use multiple steps of chemical mechanical polishing (CMP). In the present invention, both the diffusion barrier and the seed layer can be clearly arranged and formed by the low energy ion implantation. The residual resist can be used to remove diffusion barriers and seed layers from unwanted areas on the wafer surface.

【００１２】 さらに詳細に説明すると、本発明の１つの実施例は、集積回路に拡散障壁と種
層とを形成する方法である。この方法は、平坦化した表面の多数の第１レベルの
ビアに開口する多数の溝を絶縁層に画定するために絶縁材料をパターン形成する
ステップを含む。障壁／接着層は、低エネルギーイオン注入、例えば、１００乃
至８００電子ボルト（ｅＶ）のイオン注入により多数の溝に付着される。種層は
、低エネルギーイオン注入により、その多数の溝内の障壁／接着層上に付着され
る。この新規な方法は、アルミニウム、銅、金及び／または銀の金属インターコ
ネクトの形成を可能にするものである。In more detail, one embodiment of the present invention is a method of forming a diffusion barrier and a seed layer in an integrated circuit. The method includes patterning an insulating material to define a number of trenches in the insulating layer that open into a number of first level vias in the planarized surface. The barrier / adhesion layer is deposited in the multiple trenches by low energy ion implantation, eg, 100 to 800 electron volts (eV) ion implantation. The seed layer is deposited on the barrier / adhesion layer in its multiple grooves by low energy ion implantation. This novel method enables the formation of aluminum, copper, gold and / or silver metal interconnects.

【００１３】[0013]

【実施例の詳細な説明】[Detailed Description of Examples]

本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施
例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施で
きるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範
囲から逸脱することなく構造的、論理的及び電気的な設計変更を行うことができ
る。従って、以下の詳細の説明は限定的な意味でとらえるべきでなく、本発明の
範囲は頭書の特許請求の範囲によってのみ決定される。DETAILED DESCRIPTION In the following detailed description of the invention, reference is made to the accompanying drawings, which are a part of this application and which illustrate specific embodiments of the invention. These examples are described in sufficient detail to enable one of ordinary skill in the art to practice the invention. Other embodiments are possible and structural, logical and electrical design changes can be made without departing from the scope of the invention. Therefore, the following detailed description should not be taken in a limiting sense, and the scope of the present invention is determined only by the appended claims.

【００１４】 以下の説明に使用する用語「ウェーハ」及び「基板」は、本発明の集積回路（
ＩＣ）構造を形成する露出表面を備えた任意の構造を包含する。用語「基板」は
、半導体ウェーハを包含すると理解されたい。用語「基板」はまた、プロセス時
における半導体構造を意味し、その上に形成された他の層を含む場合がある。基
板は、ドーピング済みまたはドーピング前の半導体、基板の半導体または絶縁層
により支持されるエピタキシャル半導体層だけでなく、当業者によく知られた他
の半導体構造を含むものである。用語「絶縁層」は、当業者により導体と一般的
に呼ばれている材料よりも導電性が低い任意の物質を含むと定義される。従って
、以下の詳細な説明は限定的な意味で捉えるべきではない。The terms “wafer” and “substrate” used in the following description refer to the integrated circuit of the present invention (
IC) structure with any exposed surface forming structure. The term "substrate" should be understood to include semiconductor wafers. The term "substrate" also refers to a semiconductor structure during processing, which may include other layers formed thereon. The substrate includes doped or undoped semiconductors, semiconductors of the substrate or epitaxial semiconductor layers supported by an insulating layer, as well as other semiconductor structures well known to those skilled in the art. The term "insulating layer" is defined to include any substance that is less conductive than the material commonly referred to by those skilled in the art as a conductor. Therefore, the following detailed description should not be taken in a limiting sense.

【００１５】 本願に開示するのは、配線レベルで低い容量及び抵抗損を達成する低コストの
プロセスである。本発明は、使用する金属レベルの数とは無関係に、たった１回
の完全なＣＭＰ平坦化と共に第１レベルのビアの形成を必要とする。各金属レベ
ル上での本質的に洗浄ＣＭＰステップが、一連のプロセスで使用される。このプ
ロセスは、アルミニウム、銅、銀、金、または後で無電解めっきか選択的ＣＶＤ
または他の任意の選択的付着プロセスにより付着させることができる他の任意の
材料に使用可能である。絶縁体として、ポリイミド、他のポリマーもしくは発泡
ポリマーを使用できる。また、絶縁物の積層と使用中の金属との間に適応性があ
る場合、酸化物または他の無機絶縁構造と共に用いることができる。また、エア
ブリッジ構造を形成するように使用することもできる。このプロセスは、種層と
共に接着及び／または障壁層を付着させるために低エネルギーイオン注入法を使
用する。これは、注入領域を画定するためのブロック層としてダマシン溝を画定
するレジスト層を使用する。低エネルギーイオン注入により、障壁／接着層と種
層とを明確に配置形成することができる。同じレジスト層を用いて溝と種層とを
共に画定するため、プロセスの実施を低コストで行うことができる。Disclosed herein is a low cost process that achieves low capacitance and ohmic losses at the wiring level. The present invention requires the formation of a first level via with only one complete CMP planarization, regardless of the number of metal levels used. An essentially clean CMP step on each metal level is used in a series of processes. This process can be performed with aluminum, copper, silver, gold, or later electroless plating or selective CVD.
Or it can be used for any other material that can be deposited by any other selective deposition process. Polyimide, other polymers or foamed polymers can be used as the insulator. It can also be used with oxides or other inorganic insulating structures, where there is compatibility between the stack of insulators and the metal in use. It can also be used to form an air bridge structure. This process uses low energy ion implantation to deposit an adhesion and / or barrier layer with the seed layer. It uses a resist layer that defines damascene trenches as a blocking layer to define the implant regions. The low-energy ion implantation allows the barrier / adhesion layer and the seed layer to be clearly arranged. Since the trench and seed layer are both defined using the same resist layer, the process can be performed at low cost.

【００１６】 銅とポリイミドを用いる金属インターコネクトの実施例 図１Ａ−１Ｋは、本発明により集積回路に金属インターコネクト及び／または
配線構造を形成する新規な方法を示す。この方法は、低エネルギーイオン注入に
より集積回路に障壁／接着層と種層とを形成する新規なものである。この新規な
方法はまた、集積回路に銅、銀、アルミニウムまたは金のインターコネクトを形
成する方法を包含する。 Metal Interconnect Embodiment Using Copper and Polyimide FIGS. 1A-1K illustrate a novel method of forming a metal interconnect and / or wiring structure in an integrated circuit in accordance with the present invention. This method is a novel way of forming barrier / adhesion layers and seed layers in integrated circuits by low energy ion implantation. The novel method also includes forming a copper, silver, aluminum or gold interconnect in the integrated circuit.

【００１７】 図１Ａは、基板に多数の半導体デバイスを形成した集積回路構造の一部を示す
。図１は、基板にデバイス構造を形成し、このデバイス構造への接点構造を配置
した構造を示す。当業者は、この説明を読めば、基板に多数の半導体構造、例え
ばトランジスタを形成する態様がわかるであろう。当業者はまた、この説明を読
めば、基板の所与の半導体デバイスへの接続用接点構造を形成する態様がわかる
であろう。例えば、図１Ａは、基板１００に多数のデバイス構造、例えばトラン
ジスタ１０１Ａ、１０１Ｂを形成した後の構造を示す。絶縁層１０２は、多数の
半導体１０１Ａ、１０１Ｂの上に付着されている。絶縁層１０２の付着は、厚さ
が１００乃至５００オングストロームの範囲のＳｉ3Ｎ4の層の付着を含む。この
絶縁層はまた、後続の処理工程からの不純物に対して別の障壁として働く。接点
孔１０５Ａ、１０５Ｂは、フォトリソグラフィーにより多数のデバイス構造１０
１Ａ、１０１Ｂに開口している。当業者は、この説明を読めば、フォトリソグラ
フィーにより接点孔１０５Ａ、１０５Ｂを形成する態様がわかるであろう。本発
明の１つの実施例では、けい化タンタルの下地膜１０６Ａ、１０６Ｂが、化学的
蒸着（ＣＶＤ）などのプロセスにより接点孔１０５Ａ、１０５Ｂ内に配設されて
いる。次に、接点孔１０５Ａ、１０５Ｂ内にタングステンのビア１０７Ａ、１０
７Ｂを付着することができる。タングステンのビア１０７Ａ、１０７Ｂは、ＣＶ
Ｄプロセスのような適当な方法により接点孔内に付着可能である。その後、余剰
のタングステンを、化学的機械研磨（ＣＭＰ）または他の適当なプロセスにより
ウェーハ表面から除去して、平坦な表面１０９を形成する。FIG. 1A shows a part of an integrated circuit structure in which a large number of semiconductor devices are formed on a substrate. FIG. 1 shows a structure in which a device structure is formed on a substrate and a contact structure to the device structure is arranged. Those of ordinary skill in the art will understand, after reading this description, how to form numerous semiconductor structures, such as transistors, on a substrate. Those of ordinary skill in the art will also understand, after reading this description, how to form contact structures for connecting a substrate to a given semiconductor device. For example, FIG. 1A shows a structure after forming a number of device structures on a substrate 100, such as transistors 101A and 101B. The insulating layer 102 is deposited on the large number of semiconductors 101A and 101B. Deposition of insulating layer 102 includes deposition of a layer of Si 3 N 4 having a thickness in the range of 100 to 500 Å. This insulating layer also acts as another barrier to impurities from subsequent processing steps. The contact holes 105A and 105B are formed in a large number of device structures 10 by photolithography.
It is open to 1A and 101B. Those skilled in the art will understand how to form the contact holes 105A and 105B by photolithography after reading this description. In one embodiment of the present invention, tantalum silicide underlayers 106A, 106B are disposed in the contact holes 105A, 105B by a process such as chemical vapor deposition (CVD). Next, tungsten vias 107A, 10A are formed in the contact holes 105A, 105B.
7B can be attached. The tungsten vias 107A and 107B are CVs.
It can be deposited in the contact holes by any suitable method such as the D process. The excess tungsten is then removed from the wafer surface by chemical mechanical polishing (CMP) or other suitable process to form a flat surface 109.

【００１８】 図１Ｂに示すように、第１のポリマー層１０８またはポリイミドの第１の層１
０８は、ウェーハ表面上に付着される。第１のポリマー層１０８は、例えば、本
願の一部として引用する米国特許出願第０９／１２８，８５９号（発明の名称：
"Copper Metallurgy in Integrated Circuits"）に記載されたプロセス及び材料
を用いて付着することができる。１つの実施例において、第１のポリマー層１０
８の付着は、発泡ポリマー層１０８の付着を含む。１つの実施例において、ポリ
イミドの第１の層１０８は、付着後硬化して、厚さ５０００オングストロームの
ポリマー層１０８を形成する。当業者であればこの説明を読むと理解できるよう
に、他の適当な厚さのポリイミドの第１の層１０８または絶縁層／材料１０８を
、第１レベルの金属パターンの形成に適当なように付着させることができるが、
本発明はこれに限定されない。ポリイミドの第１の層１０８または第１の絶縁層
／材料１０８は、平坦な表面１０９の多数の第１レベルのビア、例えば、タング
ステンのビア１０７Ａ、１０７Ｂに開口する多数の溝１１０を第１の絶縁層１０
８に画定するようにパターン形成される。換言すれば、フォトレジストのマスク
１１２により第１レベルの金属パターン１１０を画定した後、反応性イオンエッ
チング（ＲＩＥ）のような任意適当なプロセスによりポリイミドの第１の層１０
８をエッチングして、第１レベルの金属パターン１１０がポリイミドに画定され
るようにする。本発明によると、残留するフォトレジスト層１１２は、多数の溝
１１０の外側の多数の領域１１３の第１の絶縁体層１０８上に残される。この構
造は、図１Ｂに示すものである。As shown in FIG. 1B, a first polymer layer 108 or a polyimide first layer 1
08 is deposited on the wafer surface. The first polymer layer 108 is, for example, US patent application Ser. No. 09 / 128,859 (Title of Invention:
It can be deposited using the processes and materials described in "Copper Metallurgy in Integrated Circuits"). In one embodiment, the first polymer layer 10
Deposition of 8 includes deposition of foamed polymer layer 108. In one embodiment, the first layer of polyimide 108 is post-deposited and cured to form a 5000 angstrom thick polymer layer 108. Those of ordinary skill in the art will appreciate upon reading this description that any other suitable thickness of polyimide first layer 108 or insulating layer / material 108 may be suitable for forming the first level metal pattern. Can be attached,
The present invention is not limited to this. The first layer 108 of polyimide or the first insulating layer / material 108 provides a first plurality of trenches 110 opening into a number of first level vias in the planar surface 109, eg, tungsten vias 107A, 107B. Insulating layer 10
8 is defined. In other words, after defining the first level metal pattern 110 by the photoresist mask 112, the polyimide first layer 10 is formed by any suitable process such as reactive ion etching (RIE).
Etch 8 so that first level metal pattern 110 is defined in the polyimide. According to the present invention, the remaining photoresist layer 112 is left on the first insulator layer 108 in the multiple regions 113 outside the multiple trenches 110. This structure is shown in FIG. 1B.

【００１９】 図１Ｃに示すように、第１の障壁／接着層１１４は、低エネルギーイオン注入
により多数の溝１１０に付着される。本発明の１つの実施例によると、障壁／接
着層１１４の付着は、厚さが約５乃至１００オングストロームのジルコニウム層
１１４の付着を含む。別の実施例では、障壁／接着層１１４の付着は、チタン及
び／またはハフニウムの障壁／接着層１１４の付着を含む。１つの実施例におい
て、ジルコニウム層１１４の付着は、厚さが約５０オングストロームのジルコニ
ウム層１１４の付着を含む。これは、１０17個のジルコニウムイオンの注入、即
ち、１平方センチメートル当たり１０17個のジルコニウムイオンの注入により実
現できる。本発明によると、ジルコニウム層１１４は、矢印１１１に示すような
、注入角度がウェーハ表面に対する鉛直方向から１５°ずれた角度に変化する可
変角度注入法により、１００電子ボルト（ｅＶ）で、ポリマー層１０８の溝１１
０の表面に注入される。当業者であればこの説明を読めばわかるように、注入角
が平坦な表面１０９に対する鉛直方向から約１５°変化する可変角度注入法によ
り、多数の溝１１０内の全ての表面に障壁／接着層１１４を付着することができ
る。As shown in FIG. 1C, the first barrier / adhesion layer 114 is deposited in the multiple trenches 110 by low energy ion implantation. According to one embodiment of the present invention, depositing the barrier / adhesion layer 114 includes depositing a zirconium layer 114 having a thickness of about 5-100 Angstroms. In another embodiment, depositing the barrier / adhesion layer 114 comprises depositing a titanium and / or hafnium barrier / adhesion layer 114. In one embodiment, depositing zirconium layer 114 includes depositing zirconium layer 114 having a thickness of about 50 Å. This injection of 10 17 of zirconium ions, i.e., can be realized by injection of per square centimeter 1017 of zirconium ions. According to the present invention, the zirconium layer 114 is a polymer layer at 100 electron volts (eV) by a variable angle implantation method in which the implantation angle is changed by 15 ° from the vertical direction with respect to the wafer surface, as indicated by arrow 111. Groove 11 of 108
0 surface is injected. As one of ordinary skill in the art will appreciate upon reading this description, barrier / adhesion layers are provided on all surfaces within multiple trenches 110 by a variable angle implant method in which the implant angle varies about 15 ° from vertical with respect to flat surface 109. 114 can be attached.

【００２０】 図１Ｄにおいて、第１の種層１１６は、低エネルギーイオン注入により第１の
障壁／接着層１１４上に付着される。本発明の広い思想によると、障壁／接着層
１１４上への種層１１６の付着は、アルミニウム、銅、銀及び金より成る群から
選択した種層１１６の付着を含む。しかしながら、本発明によると、種層１１６
の付着は、厚さが約１００オングストロームの銅層１１６の付着を含む。これは
、８×１０16個の銅イオンの注入により達成可能である。本発明によると、低エ
ネルギーイオン注入は、ポリマー層の溝１１０の表面への１００電子ボルト（ｅ
Ｖ）での銅層１１６の注入を含む。銅層１１６は、矢印１１５で示すように、ウ
ェーハ表面に鉛直の角度で注入される。当業者であればこの説明を読むと理解で
きるように、平坦な表面に鉛直の角度で銅層１１６の注入を行うと、銅の種層１
１６が多数の溝１１０の底面１１８上に形成され、多数の溝１１０の側面１１７
への付着は格段に少ない。１つの実施例において、オプションとしてのアルミニ
ウム層１２１も、１００電子ボルト（ｅＶ）の低エネルギーイオン注入により銅
の種層１１６上に付着される。オプションとしてのアルミニウム層１２１は、厚
さが約５０オングストロームとなるように付着される。これらは、３×１０16個
のアルミニウムイオンをウェーハ表面に鉛直の方向に注入することにより達成可
能である。当業者であればこの説明を読むとわかるように、アルミニウム層１２
１は、後続の処理ステップの前に銅の種層１１６が酸化しないように保護するた
めのものである。この構造は、図１Ｄに示す。In FIG. 1D, a first seed layer 116 is deposited on the first barrier / adhesion layer 114 by low energy ion implantation. In accordance with the broad idea of the invention, depositing seed layer 116 on barrier / adhesion layer 114 includes depositing a seed layer 116 selected from the group consisting of aluminum, copper, silver and gold. However, in accordance with the present invention, seed layer 116
Depositing includes depositing a copper layer 116 having a thickness of about 100 Å. This can be achieved by implanting 8 × 10 16 copper ions. According to the present invention, low energy ion implantation is performed at 100 eV (e) on the surface of the groove 110 of the polymer layer.
V) including implantation of copper layer 116. Copper layer 116 is implanted at a vertical angle onto the wafer surface, as indicated by arrow 115. As one of ordinary skill in the art will appreciate upon reading this description, implantation of copper layer 116 at a vertical angle on a flat surface will result in copper seed layer 1
16 are formed on the bottom surfaces 118 of the multiple grooves 110, and the side surfaces 117 of the multiple grooves 110 are formed.
Adhesion to is much less. In one embodiment, an optional aluminum layer 121 is also deposited on the copper seed layer 116 by low energy ion implantation of 100 electron volts (eV). Optional aluminum layer 121 is deposited to a thickness of about 50 Å. These can be achieved by implanting 3 × 10 16 aluminum ions vertically into the wafer surface. Those of ordinary skill in the art will appreciate upon reading this description that the aluminum layer 12
1 is to protect the copper seed layer 116 from oxidation before subsequent processing steps. This structure is shown in FIG. 1D.

【００２１】 図１Ｅは、次の一連の処理ステップを実施した後の構造を示す。当業者であれ
ばこの説明を読むとわかるように、残留するフォトレジスト層１１２は、障壁／
接着層１１４、種層１１６及びアルミニウム層１２１の注入領域を画定するため
のブロック層として働く。残留するフォトレジスト層１１２は、当業者であれば
この説明を読んで理解できるように、ウェットストリッププロセスにより除去さ
れる。本発明によると、残留するフォトレジスト層１１２の除去は、不要なアル
ミニウム層１２１、不要な種層１１６及び不要な障壁／接着層１１４をウェーハ
表面の他の領域、例えば、第１の絶縁層１０８の頂面１１９上の、溝１１０の外
側の多数の領域１１３から除去するステップを含む。この構造を図１Ｅに示す。FIG. 1E shows the structure after performing the next series of processing steps. As one of ordinary skill in the art will appreciate upon reading this description, the remaining photoresist layer 112 is
It acts as a blocking layer to define the implant regions of the adhesive layer 114, seed layer 116 and aluminum layer 121. The remaining photoresist layer 112 is removed by a wet strip process, as those skilled in the art can read and understand this description. According to the present invention, removal of the remaining photoresist layer 112 is accomplished by removing the unwanted aluminum layer 121, unwanted seed layer 116 and unwanted barrier / adhesion layer 114 from other areas of the wafer surface, such as the first insulating layer 108. Removing from a number of regions 113 on the top surface 119 of the outer side of the groove 110. This structure is shown in FIG. 1E.

【００２２】 図１Ｆにおいて、金属導体１２０または多数の第１レベルの金属ライン１２０
は、多数の溝１１０内の種層１１６上に付着される。本発明によると、金属導体
１２０または多数の第１レベルの金属ライン１２０は、付着された種層１１６の
種類に応じて、アルミニウム、銅、銀及び金より成る群から選択される。本発明
によると、金属導体１２０または多数の第１レベルの金属ライン１２０は、多数
の銅金属ライン１２０または第１レベルの銅金属ライン１２０が第１の絶縁層１
０８の頂面１１９に形成されないように、銅の種層１１６上に選択的に形成され
る。１つの実施例において、金属導体１２０または多数の第１レベルの金属ライ
ン１２０は、選択的ＣＶＤプロセスにより付着される。別の実施例では、種層１
１６上の金属導体１２０または多数の第１レベルの金属ライン１２０の付着は、
無電解めっきによる金属導体１２０の付着を含む。銅の無電解めっきは、第１の
絶縁層１０８の頂面１１９まで多数の溝１１０を充填するために十分な銅を付着
する目的で利用する。In FIG. 1F, a metal conductor 120 or a number of first level metal lines 120
Are deposited on the seed layer 116 in the multiple grooves 110. In accordance with the present invention, the metal conductor 120 or multiple first level metal lines 120 are selected from the group consisting of aluminum, copper, silver and gold, depending on the type of seed layer 116 deposited. According to the present invention, the metal conductors 120 or the plurality of first level metal lines 120 may include the plurality of copper metal lines 120 or the first level copper metal lines 120 as the first insulating layer 1.
It is selectively formed on the copper seed layer 116 so that it is not formed on the top surface 119 of 08. In one embodiment, metal conductors 120 or multiple first level metal lines 120 are deposited by a selective CVD process. In another embodiment, seed layer 1
The deposition of the metal conductor 120 on 16 or a number of first level metal lines 120 is
Including deposition of the metal conductor 120 by electroless plating. Electroless plating of copper is utilized to deposit sufficient copper to fill the multiple grooves 110 up to the top surface 119 of the first insulating layer 108.

【００２３】 図１Ｇに示すように、一連の工程を継続して実行すると、多層配線構造に任意
の数の金属層をさらに形成することができる。図１Ｇは、次の一連の処理ステッ
プの後の構造を示す。図１Ｇにおいて、デュアルダマシンプロセスにより、第１
から第２レベルのビアと、第２のレベルの金属とを画定して充填する。これを行
うために、第２のポリマー層１２４または第２のポリイミド層１２４を、ウェー
ハ表面、例えば、金属導体１２０または多数の第１レベルの金属ライン１２０と
、第１のポリマー層１０８とにわたって付着させる。第２のポリマー層１２４は
、例えば、本願の一部として引用する米国特許出願第０９／１２８，８５９号（
発明の名称："Copper Metallurgy in Integrated Circuits"）に記載されたプロ
セス及び材料を用いて同じように付着することができる。１つの実施例において
、第２のポリマー層１２４の付着は、第２の発泡ボリマー層１２４の付着を含む
。１つの実施例において、第２のポリマー層１２４は、付着後硬化すると、厚さ
１０、０００オングストロームの第２のポリマー層１２４となる。当業者であれ
ばこの説明を読んで理解できるように、他の適当な厚さの第２のポリマー層１２
４または第２の絶縁層／材料１２４を、第１から第２レベルのビア、例えば、第
２レベルのビア及び多数の第２レベルの金属ラインを形成するに適当に付着させ
ることができるが、本発明はそれに限定されない。第２レベルのポリマー層１２
４または第２の絶縁層／材料１２４は、金属導体１２０または多数の第１レベル
の金属ライン１２０に開口する第２レベルのビア及び多数の第２のレベル金属ラ
インを第２の絶縁層／材料１２４に画定するようにパターン形成される。換言す
れば、第２レベルのビアはフォトレジストの第２のマスク１２６に画定され、そ
の後、第２のポリマー層１２４が、例えば反応性エッチング（ＲＩＥ）のような
任意適当なプロセスによりエッチングされて、第２レベルのビア孔１２８がポリ
イミドに画定される。デュアルダマシンプロセスを用いて、多数の第２レベルの
金属ラインがフォトレジストの第２のマスク１２６に画定され、第２のポリマー
層１２４が再び、例えば、反応性イオンエッチング（ＲＩＥ）のような任意適当
なプロセスによりエッチングされて、第２レベルの金属ラインの溝１３０がポリ
イミドに画定される。当業者は、この説明を読めば、デュアルダマシンプロセス
により、フォトレジスト層１２６でマスキングを行い、露光し、現像して、第２
の絶縁層／材料１２４に第２レベルのビア孔１２８及び第２レベルの金属ライン
溝１３０をパターン形成する態様がわかるであろう。As shown in FIG. 1G, if a series of steps are continuously performed, an arbitrary number of metal layers can be further formed in the multilayer wiring structure. FIG. 1G shows the structure after the next series of processing steps. In FIG. 1G, the dual damascene process
To a second level via and a second level metal are defined and filled. To do this, a second polymer layer 124 or a second polyimide layer 124 is deposited over the wafer surface, eg, metal conductors 120 or a number of first level metal lines 120, and the first polymer layer 108. Let The second polymer layer 124 may be, for example, US patent application Ser. No. 09 / 128,859 (which is incorporated herein by reference).
The same can be applied using the processes and materials described in the title of the invention: "Copper Metallurgy in Integrated Circuits"). In one example, depositing the second polymer layer 124 comprises depositing the second foam polymer layer 124. In one example, the second polymer layer 124, when deposited and cured, results in the second polymer layer 124 having a thickness of 10,000 angstroms. Those of ordinary skill in the art will appreciate, upon reading and understanding this description, other suitable thicknesses of the second polymer layer 12.
4 or a second insulating layer / material 124 may be suitably deposited to form first to second level vias, eg, second level vias and a number of second level metal lines, The invention is not so limited. Second level polymer layer 12
4 or a second insulating layer / material 124 may be a second insulating layer / material which may be a second level via opening to the metal conductor 120 or a number of first level metal lines 120 and a number of second level metal lines. Patterned to define 124. In other words, the second level vias are defined in the second mask 126 of photoresist, and then the second polymer layer 124 is etched by any suitable process, such as reactive etching (RIE). , A second level via hole 128 is defined in the polyimide. Using a dual damascene process, a number of second level metal lines are defined in the second mask 126 of photoresist and the second polymer layer 124 is again optional, for example reactive ion etch (RIE). Etched by a suitable process to define second level metal line trenches 130 in the polyimide. Those skilled in the art, after reading this description, will use a dual damascene process to mask, expose, and develop a second photoresist layer 126.
It will be appreciated how to pattern second level via holes 128 and second level metal line trenches 130 in the insulating layer / material 124 of FIG.

【００２４】 上述したように、また明細書に示されるように、残留するフォトレジスト層１
２６は、第２レベルの金属ライン溝１３０の外側の多数の領域１３２の第２の絶
縁層／材料１２４上に残される。当業者であればこの説明を読むとわかるように
、適当なプラズマ及び／またはウェット洗浄プロセスにより、第２レベルのビア
孔１２８及び第２のレベルの金属ライン溝１３０から汚染物質を除去することが
できる。この構造を、図１Ｇに示す。As mentioned above and as indicated in the description, the remaining photoresist layer 1
26 is left on the second insulating layer / material 124 in a number of regions 132 outside the second level metal line trenches 130. Those of ordinary skill in the art will appreciate upon reading this description that a suitable plasma and / or wet cleaning process can remove contaminants from the second level via holes 128 and the second level metal line trenches 130. it can. This structure is shown in FIG. 1G.

【００２５】 図１Ｈは、次の一連の処理ステップの後の構造１００を示す。図１Ｈにおいて
、第２の障壁／接着層１３４は、低エネルギーイオン注入により、第２レベルの
ビア孔１２８及び第２のレベル金属ライン溝１３０に付着される。上述したよう
に、本発明の１つの実施例では、第２の障壁／接着層１３４の付着は、厚さが約
５乃至１００オングストロームのジルコニウム層１３４の付着を含む。別の実施
例では、第２の障壁／接着層１３４の付着は、チタン及び／またはハフニウムの
障壁／接着層１３４の付着を含む。１つの実施例において、ジルコニウム層１３
４の付着は、厚さが約５０オングストロームのジルコニウム層１３４の付着を含
む。１つの実施例において、これは、１０17個のジルコニウムイオンの注入によ
り実現される。本発明によると、ジルコニウム層１３４は、注入角度がウェーハ
表面に対する鉛直方向から１５°離れた方向に変化する、矢印１２５で示すよう
な可変角度を使用して、１００電子ボルト（ｅＶ）で、第２のポリマー層１２４
の第２レベルのビア孔１２８及び第２レベルの金属ライン溝１３０の表面に注入
される。当業者であればこの説明を読むと理解できるように、注入角度がウェー
ハ表面に対する鉛直方向から約１５°変化する可変角度注入法の使用により、障
壁／接着層１３４を第２のレベルのビア孔１２８及び第２レベルの金属ライン溝
１３０の全ての表面上に付着することができる。この構造を図１Ｈに示す。FIG. 1H shows structure 100 after the next series of processing steps. In FIG. 1H, a second barrier / adhesion layer 134 is deposited in the second level via hole 128 and the second level metal line trench 130 by low energy ion implantation. As mentioned above, in one embodiment of the invention, depositing the second barrier / adhesion layer 134 comprises depositing a zirconium layer 134 having a thickness of about 5 to 100 angstroms. In another example, depositing the second barrier / adhesion layer 134 comprises depositing a titanium and / or hafnium barrier / adhesion layer 134. In one embodiment, zirconium layer 13
Deposition of No. 4 includes deposition of zirconium layer 134 having a thickness of about 50 Å. In one embodiment, this is accomplished by implanting 10 17 zirconium ions. In accordance with the present invention, the zirconium layer 134 uses a variable angle, such as that shown by arrow 125, where the implantation angle changes 15 ° away from the vertical with respect to the wafer surface, at 100 electron volts (eV). Two polymer layers 124
Of the second level via hole 128 and the second level metal line trench 130. Those of ordinary skill in the art will understand from reading this description that the barrier / adhesion layer 134 is formed into a second level via hole through the use of a variable angle implant method in which the implant angle varies from the vertical to the wafer surface by about 15 °. It can be deposited on all surfaces of the 128 and second level metal line trenches 130. This structure is shown in FIG. 1H.

【００２６】 図１Ｉは、次の一連の処理ステップの後の構造１００を示す。図１Ｉにおいて
、第２の種層１３６は、低エネルギーイオン注入により第２の障壁／接着層１３
４上に付着される。本発明の広い思想によると、第２の障壁／接着層１１４上へ
の第２の種層１３６の付着は、アルミニウム、銅、銀及び金より成る群から選択
した第２の種層１３６の付着を含む。しかしながら、本発明によると、第２の種
層１３６の付着は、厚さが約１００オングストロームの第２の銅層１３６の付着
を含む。１つの実施例において、これは８×１０16個の銅イオンの注入により達
成される。本発明によると、低エネルギーイオン注入は、第２レベルのビア孔１
２８及びポリマー層の表面への１００電子ボルト（ｅＶ）での銅層１３６の注入
を含む。銅層１３６はまた、矢印１３７で示すように、ウェーハ表面に対して鉛
直の角度で注入される。当業者であればこの説明から理解できるように、平坦な
表面に対して鉛直の角度で銅層１３６を注入すると、銅の第２の種層１３６が第
２レベルのビア孔１２８及び第２の金属ライン溝１３０の底面１３８上に形成さ
れるが、第２レベルのビア溝１２８及び第２の金属ライン溝１２０の側面１４０
上へはほとんど形成されない。１つの実施例において、オプションとしてのアル
ミニウム層１４１は、銅の第２の種層１３６上に、再び、１００電子ボルト（ｅ
Ｖ）の低エネルギーイオン注入により付着される。オプションとしてのアルミニ
ウム層は、約５０オングストロームの厚さに付着される。１つの実施例において
、これは、ウェーハ表面に対して鉛直方向に３×１０16個のアルミニウムイオン
を注入することにより達成される。当業者であればこの説明を読むと理解できる
ように、アルミニウム層１４１は、後続の処理ステップの前に銅の第２の種層１
３６が酸化しないよう保護する目的で使用する。FIG. 1I shows structure 100 after the next series of processing steps. In FIG. 1I, the second seed layer 136 is a second barrier / adhesion layer 13 formed by low energy ion implantation.
4 is attached on. According to the broad idea of the invention, the deposition of the second seed layer 136 on the second barrier / adhesion layer 114 is accomplished by depositing the second seed layer 136 selected from the group consisting of aluminum, copper, silver and gold. including. However, in accordance with the present invention, depositing second seed layer 136 includes depositing second copper layer 136 having a thickness of about 100 angstroms. In one embodiment, this is accomplished by implanting 8 × 10 16 copper ions. According to the present invention, the low energy ion implantation is performed on the second level via hole 1
28 and implanting a copper layer 136 at the surface of the polymer layer at 100 electron volts (eV). Copper layer 136 is also implanted at a vertical angle to the wafer surface, as indicated by arrow 137. As one of ordinary skill in the art will appreciate from this description, implantation of copper layer 136 at an angle perpendicular to a flat surface causes second seed layer 136 of copper to form second level via holes 128 and second levels. A second level via groove 128 and a side surface 140 of the second metal line groove 120 are formed on the bottom surface 138 of the metal line groove 130.
Little formed on top. In one embodiment, an optional aluminum layer 141 is again deposited on the copper second seed layer 136 at 100 eV (e).
V) deposited by low energy ion implantation. An optional aluminum layer is deposited to a thickness of about 50 Å. In one embodiment, this is accomplished by implanting 3 × 10 16 aluminum ions perpendicular to the wafer surface. As one of ordinary skill in the art will appreciate upon reading this description, the aluminum layer 141 may include a copper second seed layer 1 prior to subsequent processing steps.
It is used to protect 36 from oxidation.

【００２７】 図１Ｊは、次の一連の処理ステップの後の構造を示す。当業者であればこの説
明を読めば理解できるように、残留するフォトレジスト層は、第２の障壁／接着
層１３４、第２の種層１３６及びアルミニウム層１４１の注入領域を画定するた
めのブロック層として働く。この残留するフォトレジスト層１２６は、当業者で
あればこの説明を読んで理解できるように、ウェットストリッププロセスにより
除去される。本発明によれば、残留するフォトレジスト層１２６の除去は、ウェ
ーハ表面の他の領域、例えば、第２の絶縁層１２４の頂面１４２上の、第２レベ
ルの金属ライン溝１３０の外側の多数の領域１３２から不要のアルミニウム層１
４１、不要の種層１３６及び不要の障壁／接着層１３４を除去するステップを含
む。この構造を図１Ｊに示す。FIG. 1J shows the structure after the next series of processing steps. Those of ordinary skill in the art will appreciate upon reading this description that the remaining photoresist layer is a block for defining the implant regions of the second barrier / adhesion layer 134, the second seed layer 136 and the aluminum layer 141. Work as a layer. This residual photoresist layer 126 is removed by a wet strip process, as one of ordinary skill in the art can read and understand this description. In accordance with the present invention, removal of the remaining photoresist layer 126 is accomplished by removing a large number of other areas of the wafer surface, such as on the top surface 142 of the second insulating layer 124, outside the second level metal line trenches 130. Unnecessary aluminum layer 1 from region 132 of
41, removing unwanted seed layer 136 and unwanted barrier / adhesion layer 134. This structure is shown in FIG. 1J.

【００２８】 図１Ｋにおいて、第２の金属導体１４４または第２のコア導体１４４は、ポリ
マー層の第２レベルのビア孔１２８及び第２レベルの金属ライン溝１３０の第２
の種層１３６上及び第２の障壁／接着層１３４内に付着される。この実施例にお
いて、第２の金属導体１４４または第２のコア導体１４４は銅であるが、本発明
の他の実施例では、アルミニウム、銀及び金より成る群から選択することができ
る。１つの実施例において、第２の金属導体１４４または第２のコア導体１４４
は、第２の金属導体１４４または第２のコア導体１４４が第２の絶縁層１２４の
頂面１４２上に形成されないように、選択的ＣＶＤプロセスにより付着される。
別の実施例において、第２の種層１３６上及び第２の障壁／接着層１３４内の第
２の金属導体１４４または第２のコア導体１４４の付着は、無電解めっきによる
第２の金属導体１４４または第２のコア導体１４４の付着を含む。銅の無電解メ
ッキは、第２の絶縁層１２４の頂面１４２まで第２レベルのビア孔１２８及び第
２レベルの金属ライン溝１３０を充填するに十分な銅を付着するために使用する
。従って、第２の障壁／接着層１３４、第２の種層１３６及び第２の金属導体１
４４または第２のコア導体１４４は、第１の多数の導電性構造、例えば、第１レ
ベルの金属ライン１２０上においてそれと接続するように形成される多数の第２
レベルのビア及び多数の第２レベルの金属ラインを含む第２の多数の導電性構造
を構成する。In FIG. 1K, the second metal conductor 144 or the second core conductor 144 may be the second level via hole 128 of the polymer layer and the second level metal line groove 130 of the second level.
Deposited on the seed layer 136 and in the second barrier / adhesive layer 134. In this embodiment, the second metal conductor 144 or the second core conductor 144 is copper, but in other embodiments of the invention it can be selected from the group consisting of aluminum, silver and gold. In one embodiment, the second metal conductor 144 or the second core conductor 144
Is deposited by a selective CVD process so that the second metal conductor 144 or the second core conductor 144 is not formed on the top surface 142 of the second insulating layer 124.
In another embodiment, the deposition of the second metal conductor 144 or the second core conductor 144 on the second seed layer 136 and in the second barrier / adhesion layer 134 is performed by electroless plating. 144 or the attachment of the second core conductor 144. Electroless plating of copper is used to deposit sufficient copper to fill the second level via holes 128 and the second level metal line trenches 130 to the top surface 142 of the second insulating layer 124. Thus, the second barrier / adhesion layer 134, the second seed layer 136 and the second metal conductor 1
44 or a second core conductor 144 is formed on the first number of conductive structures, for example, a number of second conductive lines on the first level metal lines 120.
A second plurality of conductive structures including a level via and a plurality of second level metal lines.

【００２９】 アルミニウム金属ラインと酸化物絶縁体を用いる金属インターコネクトの実施 例 図２Ａ−２Ｋは、本発明により集積回路に金属インターコネクト及び／または
配線構造を形成する新規な方法を示す。この新規な方法は、低エネルギーイオン
注入により集積回路に障壁／接着層及び種層を形成する方法である。新規な方法
はまた、集積回路に銅、銀、アルミニウムまたは金のインターコネクトを形成す
る方法を包含する。[0029] Example Figure 2A-2K metal interconnects using aluminum metal lines and the oxide insulator, showing a novel method of forming a metal interconnect and / or interconnect structure in an integrated circuit in accordance with the present invention. This new method is a method of forming barrier / adhesion layers and seed layers in integrated circuits by low energy ion implantation. The novel methods also include methods of forming copper, silver, aluminum or gold interconnects in integrated circuits.

【００３０】 図２Ａは、図１Ａに関連して上述したように基板に集積回路構造、即ち、多数
の半導体デバイスが形成された集積回路の一部を示す。即ち、図２Ａは、デバイ
ス構造を基板に形成し、デバイス構造への接点構造を配設した後の構造を示す。
図１Ａと同様に、図２Ａは、多数のデバイス構造、例えば、トランジスタ２０１
Ａ、２０１Ｂを基板２００に形成した後の構造を示す。絶縁層２０２は、多数の
半導体デバイス２０１Ａ、２０１Ｂの上に付着されている。絶縁層２０２の付着
は、厚さが１００乃至５００オングストロームの範囲のＳｉ3Ｎ4の層の付着を含
む。この絶縁層はまた、後続の処理ステップで生じる不純物に対する別の障壁と
して働く。接点孔２０５Ａ、２０５Ｂは、フォトリソグラフィーにより多数のデ
バイス構造２０１Ａ、２０１Ｂに開口するように穿孔される。当業者は、この説
明を読むと、フォトリソグラフィーにより接点孔２０５Ａ、２０５Ｂを形成する
態様を理解できるであろう。本発明の１つの実施例において、けい化チタンの下
地膜２０６Ａ、２０６Ｂは、化学的蒸着（ＣＶＤ）のようなプロセスにより接点
孔２０５Ａ、２０５Ｂ内に配設される。次に、接点孔２０５Ａ、２０５Ｂ内にタ
ングステンのビア２０７Ａ、２０７Ｂを付着できる。タングステンのビア２０７
Ａ、２０７Ｂは、ＣＶＤプロセスのような任意適当な方法を用いて接点孔内に付
着可能である。その後、余剰のタングステンを化学的機械研磨（ＣＭＰ）または
他の適当なプロセスによりウェーハ表面から除去して、平坦な表面２０９を形成
する。FIG. 2A shows a portion of an integrated circuit structure, ie, an integrated circuit having a number of semiconductor devices formed on a substrate, as described above with reference to FIG. 1A. That is, FIG. 2A shows the structure after forming the device structure on the substrate and disposing the contact structure to the device structure.
Similar to FIG. 1A, FIG. 2A shows a number of device structures, such as transistor 201.
A structure after forming A and 201B on the substrate 200 is shown. The insulating layer 202 is deposited on the large number of semiconductor devices 201A and 201B. Deposition of the insulating layer 202 includes the deposition of a layer the Si 3 N 4 in the range of 100 to 500 Angstroms thick. This insulating layer also acts as another barrier to impurities that may arise in subsequent processing steps. The contact holes 205A, 205B are punched by photolithography so as to open in a large number of device structures 201A, 201B. Those of ordinary skill in the art, after reading this description, will understand how to form contact holes 205A, 205B by photolithography. In one embodiment of the present invention, a titanium silicide base film 206A, 206B is disposed in the contact holes 205A, 205B by a process such as chemical vapor deposition (CVD). Then, tungsten vias 207A, 207B can be deposited in the contact holes 205A, 205B. Tungsten via 207
A, 207B can be deposited in the contact holes using any suitable method, such as a CVD process. The excess tungsten is then removed from the wafer surface by chemical mechanical polishing (CMP) or other suitable process to form a flat surface 209.

【００３１】 図２Ｂに示すように、第１の酸化物層２０８、例えば、二酸化けい素（ＳｉＯ 2 ）の層は、ウェーハ表面上に形成される。１つの実施例において、第１の酸化
物層２０８の付着は、フッ化けい素酸化物層１０８の付着を含む。第１の酸化物
層２０８は、例えば、ＣＶＤプロセスのような任意適当な方法により付着するこ
とができる。１つの実施例において、付着ステップにより厚さ約５０００オング
ストロームの第１の酸化物層２０８が付着される。当業者であればこの説明を読
むと理解できるように、他の適当な厚さの第１の酸化物層２０８を、第１レベル
の金属パターンの形成に適当なように付着することも可能であるが、本発明はさ
らに限定されない。第１の酸化物層２０８は、平坦な表面２０９の多数の第１レ
ベルのビア、例えば、タングステンのビア２０７Ａ、２０７Ｂに開口する多数の
溝２１０を第１の酸化物層２０８に画定するようにパターン形成される。換言す
れば、第１レベルの金属パターン２１０をフォトレジスト２１２のマスクに画定
した後、第１の酸化物層２０８を、例えば反応性イオンエッチング（ＲＩＥ）の
ような任意適当なプロセスによりエッチングして、第１レベルの金属パターン２
１０が第１の酸化物層２０８に画定されるようにする。当業者は、この説明を読
むと、任意所望の第１レベルの金属パターン２１０をフォトリソグラフィーによ
り形成できることがわかるであろう。本発明によると、残留するフォトレジスト
層２１２は、多数の溝２１０の外側の多数の領域２１３の第１の酸化物層２０８
上に残される。この構造を、図２Ｂに示す。[0031]   As shown in FIG. 2B, a first oxide layer 208, such as silicon dioxide (SiO 2). 2 Layer) is formed on the wafer surface. In one embodiment, the first oxidation
Deposition of material layer 208 includes deposition of silicon fluoride oxide layer 108. First oxide
Layer 208 may be applied by any suitable method, such as a CVD process.
You can In one embodiment, the depositing step provides a thickness of about 5000 angstroms.
A strom first oxide layer 208 is deposited. Those skilled in the art should read this description.
As will be appreciated, another suitable thickness of the first oxide layer 208 is applied to the first level.
Although it is possible to deposit the metal pattern as appropriate for forming the metal pattern of
Is not limited to The first oxide layer 208 includes a number of first layers of the flat surface 209.
Bell vias, eg, tungsten vias
Patterned to define a trench 210 in the first oxide layer 208. In other words
Then, the first level metal pattern 210 is defined on the mask of the photoresist 212.
Then, the first oxide layer 208 is formed, for example, by reactive ion etching (RIE).
Etching by any suitable process such as
10 is defined in the first oxide layer 208. Those skilled in the art should read this description.
Then, a desired first level metal pattern 210 is formed by photolithography.
It will be understood that it can be formed. According to the present invention, residual photoresist
The layer 212 is a first oxide layer 208 in a number of regions 213 outside the number of trenches 210.
Left on. This structure is shown in FIG. 2B.

【００３２】 図２Ｃに示すように、第１の障壁／接着層２１４は、低エネルギーイオン注入
により多数の溝２１０に付着される。本発明の１つの実施例では、障壁／接着層
２１４の付着は、厚さが約５乃至１００オングストロームのジルコニウム層２１
４の付着を含む。別の実施例において、障壁／接着層２１４の付着は、チタン及
び／またはハフニウムの障壁／接着層２１４の付着を含む。１つの実施例におい
て、ジルコニウム層２１４の付着は、厚さが約５０オングストロームのジルコニ
ウム層２１４の付着を含む。これは、１０17個のジルコニウムイオンの注入によ
り達成可能である。本発明によると、ジルコニウム層２１４は、注入角度がウェ
ーハ表面に対して鉛直の方向から１５°離れた角度に変化する、矢印２１１で示
すような可変角度注入法により、１００電子ボルト（ｅＶ）で、第１の酸化物層
２０８の溝２１０の表面に注入される。当業者であればこの説明を読むと理解で
きるように、注入角度がウェーハ表面に対して鉛直方向から約１５°離れた方向
に変化する可変角度注入により、多数の溝２１０の全ての表面上に障壁／接着層
２１４が付着される。この構造を、図２Ｃに示す。As shown in FIG. 2C, a first barrier / adhesion layer 214 is deposited in the multiple grooves 210 by low energy ion implantation. In one embodiment of the present invention, the barrier / adhesion layer 214 deposition is based on the zirconium layer 21 having a thickness of about 5 to 100 angstroms.
Including 4 deposits. In another embodiment, depositing the barrier / adhesion layer 214 comprises depositing a titanium and / or hafnium barrier / adhesion layer 214. In one embodiment, depositing zirconium layer 214 comprises depositing zirconium layer 214 having a thickness of about 50 Å. This can be achieved by implanting 10 17 zirconium ions. According to the present invention, the zirconium layer 214 is at 100 electron volts (eV) by a variable angle implant method as indicated by arrow 211, where the implant angle changes to an angle 15 ° away from the vertical with respect to the wafer surface. , On the surface of the trench 210 of the first oxide layer 208. As one of ordinary skill in the art will appreciate upon reading this description, the variable angle implant causes the implant angle to vary about 15 ° from the vertical with respect to the wafer surface, thereby providing a large number of grooves 210 on all surfaces. A barrier / adhesive layer 214 is deposited. This structure is shown in FIG. 2C.

【００３３】 図２Ｄにおいて、第１の種層２１６は、低エネルギーイオン注入により第１の
障壁／接着層２１４上に付着される。本発明の広い思想によると、障壁／接着層
２１４上への種層２１６の付着は、アルミニウム、銅、銀及び金より成る群から
選択した第１の種層２１６の付着を含む。しかしながら、本発明によると、種層
２１６の付着は厚さが１１０オングストロームのアルミニウム銅合金の層２１６
の付着を含む。これは、約１００電子ボルト（ｅＶ）の低エネルギーイオン注入
により、第１のアルミニウム層２８１を障壁／接着層２１４上へ約５０オングス
トロームの厚さに付着させて達成する。その後、銅の層２８２を、約１００ｅＶ
の低エネルギーイオン注入により第１のアルミニウム層２８０上に約１０オング
ストロームの厚さに付着する。その後、第２のアルミニウム層２８３を、約１０
０ｅＶの低エネルギーイオン注入により銅層２８２上に厚さ約５０オングストロ
ームに付着する。また、第１の種層２１６は、矢印２１５で示すように、平坦な
表面に対して鉛直の角度で注入される。当業者であればこの説明を読めば理解で
きるように、平坦な表面に対して鉛直の角度で第１の種層２１６を注入すると、
第１の種層２１６が多数の溝２１０の底面２１８上に形成され、多数の溝２１０
の側面２１７上へはほとんど形成されない。In FIG. 2D, a first seed layer 216 is deposited on the first barrier / adhesion layer 214 by low energy ion implantation. In accordance with the broad idea of the invention, depositing seed layer 216 on barrier / adhesion layer 214 includes depositing a first seed layer 216 selected from the group consisting of aluminum, copper, silver and gold. However, in accordance with the present invention, the deposition of seed layer 216 results in a layer 216 of aluminum copper alloy having a thickness of 110 Å.
Including adhesion of. This is accomplished by depositing the first aluminum layer 281 on the barrier / adhesion layer 214 to a thickness of about 50 Angstroms by low energy ion implantation of about 100 electron volts (eV). Then, a copper layer 282 is applied to about 100 eV.
Low energy ion implant of about 10 Å thick on the first aluminum layer 280. Then, a second aluminum layer 283 is applied to about 10
Deposit about 50 angstroms thick on copper layer 282 by low energy ion implantation of 0 eV. The first seed layer 216 is also implanted at a vertical angle to the flat surface, as indicated by arrow 215. As one of ordinary skill in the art will appreciate upon reading this description, implanting the first seed layer 216 at a vertical angle to a flat surface,
A first seed layer 216 is formed on the bottom surface 218 of the plurality of grooves 210 and the first seed layer 216 is formed on the bottom surface 218 of the plurality of grooves 210.
Is hardly formed on the side surface 217.

【００３４】 図２Ｅは、次の一連の処理ステップの後の構造を示す。当業者であればこの説
明を読むと理解できるように、残留するフォトレジスト層２１２は、障壁／接着
層２１４及び種層２１６の注入領域を画定するためのブロック層として働く。残
留するフォトレジスト層２１２は、当業者であれば理解できるように、ウェット
ストリッププロセスにより除去される。本発明によると、残留するフォトレジス
ト２１６の除去は、ウェーハ表面の他の領域、例えば、第１の絶縁層２０８の頂
面２１９上の、溝２１０の外側の多数の領域２１３から不要の種層２１６及び不
要の障壁／接着層２１４を除去するステップを含む。この構造を、図２Ｅに示す
。FIG. 2E shows the structure after the next series of processing steps. As one of ordinary skill in the art will appreciate upon reading this description, the remaining photoresist layer 212 acts as a blocking layer to define the implant regions of the barrier / adhesion layer 214 and seed layer 216. The remaining photoresist layer 212 is removed by a wet strip process, as will be appreciated by those skilled in the art. In accordance with the present invention, removal of residual photoresist 216 is accomplished by removing unwanted seed layers from other areas of the wafer surface, such as a number of areas 213 outside the trench 210, on the top surface 219 of the first insulating layer 208. 216 and removing the unwanted barrier / adhesive layer 214. This structure is shown in FIG. 2E.

【００３５】 図２Ｆにおいて、金属導体２２０または多数の第１レベルの金属ライン２２０
は、多数の溝２１０の第１の種層２１６上及び第１の障壁／接着層２１４内に付
着される。この実施例において、金属導体２２０または多数の第１レベルの金属
ライン２２０はアルミニウムであるが、本発明の他の実施例では、付着される種
層の種類に応じて、銅、銀及び金より成る群から選択される。１つの実施例にお
いて、金属導体２２０または多数の第１レベルの金属ライン２２０は、選択的Ｃ
ＶＤプロセスにより付着される。別の実施例において、金属導体２２０または多
数の第１レベルの金属ライン２２０の種層２１６上への付着は、無電解めっきに
よる金属導体２２０の付着を含む。本発明によると、第１レベルのアルミニウム
金属ライン２２０は、第１の酸化物層２０８の頂面２１０まで多数の溝２２０を
充填するために付着される。従って、多数の溝２１０の第１レベルのアルミニウ
ム金属ライン２２０、第１の種層２１６及び第１の障壁／接着層２１４は、第１
の多数の導電構造を構成する。第１の種層２１６の銅の組成は、完成後の第１の
多数の導電構造が適当なパーセントの銅を含むように調整可能である。例えば、
上述の実施例において、アルミニウムと銅のサンドイッチ構造の層の厚さは、第
１の多数の導電性構造において銅が０．７重量パーセントとなるように設計され
ている。In FIG. 2F, metal conductor 220 or a number of first level metal lines 220.
Are deposited on the first seed layer 216 of the multiple trenches 210 and in the first barrier / adhesion layer 214. In this embodiment, the metal conductor 220 or the number of first level metal lines 220 is aluminum, but in other embodiments of the invention, depending on the type of seed layer deposited, copper, silver and gold may be used. Selected from the group consisting of: In one embodiment, the metal conductor 220 or a number of first level metal lines 220 are selectively C-shaped.
Attached by VD process. In another example, depositing metal conductor 220 or multiple first level metal lines 220 on seed layer 216 comprises depositing metal conductor 220 by electroless plating. According to the present invention, a first level aluminum metal line 220 is deposited to fill a number of trenches 220 up to the top surface 210 of the first oxide layer 208. Therefore, the first level aluminum metal lines 220, the first seed layer 216 and the first barrier / adhesion layer 214 of the plurality of trenches 210 may be the first.
Of a number of conductive structures. The copper composition of the first seed layer 216 can be adjusted so that the completed first plurality of conductive structures contains a suitable percentage of copper. For example,
In the above example, the layer thickness of the aluminum and copper sandwich structure is designed to be 0.7 weight percent copper in the first majority conductive structure.

【００３６】 図２Ｇに示すように、一連の工程を継続して実行すると、多層配線構造に任意
の数の金属層をさらに形成することができる。図２Ｇは、次の一連の処理ステッ
プの後の構造を示す。図２Ｇにおいて、デュアルダマシンプロセスにより、第１
から第２レベルのビア及び第２レベルの金属を画定し充填する。これを行うため
に、第２の酸化物層２２４は、ウェーハ表面、例えば金属導体２２０または多数
の第１レベルの金属ライン２２０及び第１の酸化物層２０８上に付着される。１
つの実施例において、第２の酸化物層２２４の付着は、第２のフッ化けい素酸化
物層２２４の付着を含む。１つの実施例において、第２の酸化物層２２４は、厚
さが１０、０００オングストロームとなるように形成される。当業者であればこ
の説明から理解できるように、他の適当な厚さの第２の酸化物層２２４を第１か
ら第２レベルのビア、例えば第２レベルのビアと、多数の第２のレベルの金属ラ
インを形成するに好適なように付着可能であるが、本発明はそれに限定されない
。第２の酸化物層２２４は、金属導体２２０または多数の第１レベルの金属ライ
ン２２０に開口する第２のレベルのビア及び多数の第２レベルの金属ラインを第
２の酸化物層２２４に画定するようにパターン形成される。換言すると、第２レ
ベルのビアをフォトレジストの第２のマスク２２６に画定した後、第２の酸化物
層２２４を、例えば反応性イオンエッチング（ＲＩＥ）のような任意適当なプロ
セスによりエッチングして、第２レベルのビア孔２２８がポリイミドに画定され
るようにする。デュアルダマシンプロセスにより、多数の第２レベルの金属ライ
ンをフォトレジストの第２のマスク２２６に画定し、第２の酸化物層２２４を再
び、例えば、反応性イオンエッチング（ＲＩＥ）のような任意適当なプロセスに
よりエッチングして、第２レベルの金属ライン溝２３０を第２の酸化物層２２４
に画定する。当業者は、この説明を読むと、デュアルダマシンプロセスによりフ
ォトレジスト層２２６をマスキングし、露光し、現像して、第２の酸化物層２２
４に第２レベルのビア孔２２８及び第２レベルの金属ライン溝２３０をパターン
形成する態様を理解できるであろう。As shown in FIG. 2G, if a series of steps are continuously performed, an arbitrary number of metal layers can be further formed in the multilayer wiring structure. FIG. 2G shows the structure after the next series of processing steps. In FIG. 2G, the dual damascene process
To define and fill a second level via and a second level metal. To do this, a second oxide layer 224 is deposited on the wafer surface, such as the metal conductor 220 or a number of first level metal lines 220 and the first oxide layer 208. 1
In one embodiment, depositing second oxide layer 224 comprises depositing second silicon fluoride oxide layer 224. In one embodiment, second oxide layer 224 is formed to have a thickness of 10,000 Angstroms. As those skilled in the art will appreciate from this description, other suitable thicknesses of the second oxide layer 224 may be applied to the first to second level vias, such as the second level vias, and a number of second level vias. It may be deposited as suitable for forming level metal lines, but the invention is not so limited. Second oxide layer 224 defines second level vias in metal conductor 220 or multiple first level metal lines 220 and multiple second level metal lines in second oxide layer 224. Pattern is formed. In other words, after defining the second level vias in the photoresist second mask 226, the second oxide layer 224 is etched by any suitable process, such as reactive ion etching (RIE). , Second level via holes 228 are defined in the polyimide. A dual damascene process defines a number of second level metal lines in the second mask 226 of photoresist and the second oxide layer 224 is again defined by any suitable method, such as reactive ion etching (RIE). The second level metal line trenches 230 are etched into the second oxide layer 224.
Demarcate. Those of ordinary skill in the art, after reading this description, will mask, expose, and develop the photoresist layer 226 by a dual damascene process to remove the second oxide layer 22.
It will be understood how to pattern the second level via holes 228 and the second level metal line trenches 230 in FIG.

【００３７】 上述したように、また本発明によると、残留するフォトレジスト層２２６は、
第２レベルの金属ライン溝２３０の外側の、多数の領域２３２の第２の酸化物層
２２４上に残される。当業者であればこの説明を読むと理解できるように、適当
なプラズマ及び／またはウェット洗浄プロセスにより、第２レベルのビア孔２２
８及び第２のレベル金属ライン溝２３０から汚染物質を除去することができる。
この構造を、図２Ｇに示す。As mentioned above and according to the invention, the remaining photoresist layer 226 is
It is left on the second oxide layer 224 in a number of regions 232 outside the second level metal line trench 230. Those of ordinary skill in the art will appreciate upon reading this description that a suitable plasma and / or wet cleaning process may be used to achieve the second level via hole 22.
The contaminants can be removed from the 8 and second level metal line grooves 230.
This structure is shown in FIG. 2G.

【００３８】 図２Ｈは、次の一連の処理ステップの後の構造を示す。図２Ｈにおいて、第２
の障壁／接着層２３４は、低エネルギーイオン注入により、第２レベルのビア孔
２２８及び第２レベルの金属ライン孔２３０に付着される。上述したように、本
発明の１つの実施例では、第２の障壁／接着層２３４の付着は、厚さが５乃至１
００オングストロームのジルコニウム層２３４の付着を含む。別の実施例におい
て、第２の障壁／接着層２３４の付着は、チタン及び／またはハフニウムの障壁
／接着層２３４の付着を含む。１つの実施例において、ジルコニウム層２３４の
付着は、厚さが約５０オングストロームのジルコニウム層２３４の付着を含む。
１つの実施例において、これは１０17個のジルコニウムイオン（即ち、１平方セ
ンチ当たり１０17個のイオン）の注入により達成される。本発明によると、ジル
コニウム層２３４は、注入角度がウェーハ表面に対して鉛直の方向から１５°ず
れた方向に変化する、矢印２２５で示すような可変角度注入法により、１００電
子ボルト（ｅＶ）で、第２のポリマー層２２４の第２レベルのビア孔２２８及び
第２レベルの金属ライン溝２３０の表面に注入される。当業者であればこの説明
から明らかなように、注入角度がウェーハ表面に対して鉛直の方向から約１５°
離れた方向に変化する可変角度注入法を用いることにより、第２レベルのビア孔
２２８及び第２レベルの金属ライン溝１３０の全ての表面上に障壁／接着層２３
４が付着される。この構造を、図２Ｈに示す。FIG. 2H shows the structure after the next series of processing steps. In FIG. 2H, the second
Barrier / adhesion layer 234 is deposited on second level via holes 228 and second level metal line holes 230 by low energy ion implantation. As mentioned above, in one embodiment of the invention, the deposition of the second barrier / adhesive layer 234 has a thickness of between 5 and 1.
Includes deposition of a zirconium layer 234 of 00 Angstroms. In another example, depositing the second barrier / adhesion layer 234 comprises depositing a titanium and / or hafnium barrier / adhesion layer 234. In one embodiment, depositing zirconium layer 234 comprises depositing zirconium layer 234 having a thickness of about 50 Å.
In one embodiment, this is achieved by injection of 10 17 of zirconium ions (i.e., per square centimeter 10 17 ions). In accordance with the present invention, the zirconium layer 234 is at 100 electron volts (eV) by a variable angle implant method, as indicated by arrow 225, where the implant angle varies by 15 ° from the vertical direction with respect to the wafer surface. , The surface of second level via holes 228 and second level metal line trenches 230 of the second polymer layer 224. As will be apparent to those skilled in the art from this description, the implantation angle is about 15 ° from the direction perpendicular to the wafer surface.
The barrier / adhesion layer 23 is formed on all surfaces of the second level via holes 228 and the second level metal line trenches 130 by using a variable angle implantation method that changes away.
4 is attached. This structure is shown in FIG. 2H.

【００３９】 図２Ｉは、次の一連の処理ステップの後の構造を示す。図２Ｉにおいて、第２
の種層２３６は、低エネルギーイオン注入により、第２の障壁／接着層３２４上
に付着される。本発明の広い思想によると、第２の障壁／接着層２１４上への第
２の種層２３６の付着は、アルミニウム、銅、銀及び金から成る群から選択した
第２の種層２３６の付着を含む。しかしながら、本発明によると、種層２１６の
付着は、厚さが約１１０オングストロームのアルミニウム銅合金層２１６の付着
を含む。これは、約１００電子ボルト（ｅＶ）の低エネルギーイオン注入により
障壁／接着層２１４上に第１のアルミニウム層２８４を約５０オングストローム
の厚さに付着することにより達成可能である。銅層２８５はその後、第１のアル
ミニウム層２８４上に、約１００ｅＶの低エネルギーイオン注入により約１０オ
ングストロームの厚さに付着される。その後、第２のアルミニウム層２８６が、
約１００ｅＶの低エネルギーイオン注入により銅層２８５上に約５０オングスト
ロームの厚さに付着される。また、第１の種層２１６は、矢印２３７で示すよう
に、ウェーハの表面に対して鉛直の角度で注入される。当業者であればこの説明
を読むと理解できるように、平坦な表面に対して鉛直の角度で銅層２３６を注入
すると、第２レベルのビア孔２２８の底面２３８上に銅の第２の種層２３６が形
成され、第２レベルのビア孔２２８及び第２レベルの金属ライン溝２３０の側面
２４０上への形成はほとんどない。FIG. 2I shows the structure after the next series of processing steps. In FIG. 2I, the second
Seed layer 236 is deposited on second barrier / adhesion layer 324 by low energy ion implantation. According to the broad idea of the invention, the deposition of the second seed layer 236 on the second barrier / adhesion layer 214 is accomplished by depositing the second seed layer 236 selected from the group consisting of aluminum, copper, silver and gold. including. However, in accordance with the present invention, depositing seed layer 216 includes depositing aluminum copper alloy layer 216 having a thickness of about 110 angstroms. This can be accomplished by depositing a first aluminum layer 284 on the barrier / adhesion layer 214 to a thickness of about 50 Å by low energy ion implantation of about 100 electron volts (eV). Copper layer 285 is then deposited over first aluminum layer 284 by low energy ion implantation of about 100 eV to a thickness of about 10 Å. Then, the second aluminum layer 286
Deposited to a thickness of about 50 Å on copper layer 285 by low energy ion implantation of about 100 eV. The first seed layer 216 is also implanted at a vertical angle with respect to the surface of the wafer, as indicated by arrow 237. As one of ordinary skill in the art will appreciate upon reading this description, implanting copper layer 236 at a vertical angle to a flat surface will result in a second seed of copper on bottom surface 238 of second level via hole 228. Layer 236 is formed, and there is little formation of second level via hole 228 and second level metal line trench 230 on side surface 240.

【００４０】 図２Ｊは、次の一連の処理ステップの後の構造を示す。当業者であればこの説
明を読むと理解できるように、残留するフォトレジスト層２２６は、第２の障壁
／接着層２３４及び第２の種層２３６の注入領域を画定するためのブロック層と
して働く。残留するフォトレジスト層２２６は、当業者であればこの説明を読む
と理解できるように、ウェットストリッププロセスにより除去される。本発明に
よると、残留するフォトレジスト層２２６の除去は、ウェーハ表面の他の領域、
例えば第２の酸化物層２２４の頂面２４２上の、第２レベルの金属ライン溝２３
０の外側の多数の領域２３２から、不要の障壁／接着層２３４及び不要の第２の
種層２３６を除去するステップを含む。この構造を、図２Ｊに示す。FIG. 2J shows the structure after the next series of processing steps. Those of ordinary skill in the art will appreciate upon reading this description that the remaining photoresist layer 226 acts as a blocking layer to define the implant regions of the second barrier / adhesion layer 234 and the second seed layer 236. . The remaining photoresist layer 226 is removed by a wet strip process, as those skilled in the art will understand upon reading this description. In accordance with the present invention, removal of the residual photoresist layer 226 is accomplished by removing other areas of the wafer surface,
For example, the second level metal line trench 23 on the top surface 242 of the second oxide layer 224.
Removing unnecessary barrier / adhesion layer 234 and unnecessary second seed layer 236 from the multiple regions 232 outside 0. This structure is shown in FIG. 2J.

【００４１】 図２Ｋにおいて、第２の金属導体２４４または第２のコア導体２４４は、ポリ
マー層の第２レベルのビア孔２２８及び第２レベルの金属ライン溝２３０の第２
の種層２３６上及び第２の障壁／接着層内２３４内に付着される。この実施例に
おいて、第２の金属導体２４４または第２のコア導体２４４はアルミニウムであ
るが、本発明の他の実施例では、銅、銀及び金より成る群から選択可能である。
１つの実施例において、第２の金属導体２４４または第２のコア導体２４４は、
選択的ＣＶＤプロセスにより付着される。別の実施例において、第２の種層２３
６上及び第２の障壁／接着層２３４内への第２の金属導体２４４または第２のコ
ア導体２４４の付着は、無電解めっきによる第２の金属導体２４４または第２の
コア導体２４４の付着を含む。第２のアルミニウム導体２４４及び第２のコア導
体２４４は、第２レベルのビア孔２２８及び第２のレベル金属ライン溝２３０を
第２の絶縁層２２４の頂面２４２まで充填するために付着される。かくして、第
２の障壁／接着層２３４、第２の種層２３６及び第２の金属導体２４４または第
２のコア導体２４４は、多数の第２レベルのビア及び第２レベルの金属ラインが
第１の多数の導電構造、例えば第１レベルのビア２０７Ａ、２０７Ｂ上に形成さ
れてそれと接続される第２の多数の導電構造を構成する。In FIG. 2K, the second metal conductor 244 or the second core conductor 244 is the second level via hole 228 of the polymer layer and the second level metal line groove 230.
Deposited on the seed layer 236 and in the second barrier / adhesive layer 234. In this embodiment, the second metal conductor 244 or the second core conductor 244 is aluminum, but in other embodiments of the invention it can be selected from the group consisting of copper, silver and gold.
In one embodiment, the second metal conductor 244 or the second core conductor 244 is
It is deposited by a selective CVD process. In another embodiment, the second seed layer 23
6 depositing the second metal conductor 244 or the second core conductor 244 on the second barrier / adhesive layer 234 and by depositing the second metal conductor 244 or the second core conductor 244 by electroless plating. including. The second aluminum conductor 244 and the second core conductor 244 are deposited to fill the second level via holes 228 and the second level metal line grooves 230 to the top surface 242 of the second insulating layer 224. . Thus, the second barrier / adhesion layer 234, the second seed layer 236 and the second metal conductor 244 or the second core conductor 244 may include a number of second level vias and second level metal lines first. A second conductive structure formed on and connected to the first level vias 207A, 207B.

【００４２】 銅金属ライン及び酸化物絶縁体を用いる金属インターコネクトの実施例 図３Ａ−３Ｋは、本発明により集積回路に金属インターコネクト及び／または
配線構造を形成する新規な方法を示す。この新規な方法は、低エネルギーイオン
注入による集積回路の障壁／接着層及び種層を形成する方法を含む。この新規な
方法はまた、集積回路に銅、銀、アルミニウムまたは金のインターコネクトを形
成する方法を包含する。 Metal Interconnect Example Using Copper Metal Lines and Oxide Insulators FIGS. 3A-3K illustrate a novel method of forming metal interconnect and / or wiring structures in an integrated circuit in accordance with the present invention. This novel method involves forming barrier / adhesion and seed layers of integrated circuits by low energy ion implantation. The novel method also includes forming a copper, silver, aluminum or gold interconnect in the integrated circuit.

【００４３】 図３Ａは、集積回路構造、即ち、多数の半導体デバイスが基板に形成された集
積回路の一部を示す。図３は、デバイス構造が基板に形成され、デバイス構造へ
の接点構造が配設された構造を示す。当業者は、この説明を読めば、多数の半導
体構造、例えば、トランジスタを基板に形成する態様を理解できるであろう。当
業者は、この説明を読めば、図１Ａに関連して説明したように、基板の所与の半
導体デバイスを接続する接点構造を形成する態様を理解できるであろう。例えば
、図３Ａは、多数のデバイス構造、例えば、トランジスタ３０１Ａ、３０１Ｂが
基板３００に形成された後の構造を示す。絶縁層３０２は、多数の半導体構造３
０１Ａ、３０１Ｂの上に付着される。絶縁層３０２の付着は、厚さが１００乃至
５００オングストロームの範囲のＳｉ3Ｎ4層の付着を含む。この絶縁層はまた、
後続の処理ステップにより生じる不純物に対して別の障壁として働く。接点孔３
０５Ａ、３０５Ｂは、フォトリソグラフィーにより多数のデバイス構造３０１Ａ
、３０１Ｂに対して開口している。当業者は、この説明を読むと、フォトリソグ
ラフィーにより接点孔３０５Ａ、３０５Ｂを形成する態様を理解できるであろう
。本発明の一実施例によると、けい化チタンの下地膜３０６Ａ、３０６Ｂは、化
学的蒸着（ＣＶＤ）のようなプロセスにより接点孔３０５Ａ、３０５Ｂ内に形成
される。次に、タングステンのビア３０７Ａ、３０７Ｂを接点孔３０５Ａと３０
５Ｂとに付着できる。タングステンのビア３０７Ａ、３０７Ｂは、ＣＶＤのよう
な任意適当な方法により接点孔内に付着可能である。余剰のタングステンはその
後、化学的機械研磨（ＣＭＰ）または他の適当なプロセスによりウェーハ表面か
ら除去して、平坦な表面３０９を形成する。FIG. 3A shows an integrated circuit structure, that is, a part of an integrated circuit in which a large number of semiconductor devices are formed on a substrate. FIG. 3 shows a structure in which a device structure is formed on a substrate and a contact structure to the device structure is arranged. Those of ordinary skill in the art will understand, after reading this description, how to form numerous semiconductor structures, eg, transistors, on a substrate. One of ordinary skill in the art, after reading this description, will understand how to form a contact structure connecting a given semiconductor device on a substrate, as described in connection with FIG. 1A. For example, FIG. 3A illustrates a number of device structures, eg, after transistors 301A, 301B have been formed on substrate 300. Insulating layer 302 is used in multiple semiconductor structures 3
It is attached on 01A and 301B. Deposition of the insulating layer 302 has a thickness including the attachment the Si 3 N 4 layer in the range of 100 to 500 angstroms. This insulating layer also
It acts as another barrier to impurities created by subsequent processing steps. Contact hole 3
05A and 305B are photolithography-based multiple device structures 301A.
, 301B. Those skilled in the art will understand how to form the contact holes 305A and 305B by photolithography after reading this description. According to one embodiment of the present invention, titanium silicide underlayer films 306A, 306B are formed in the contact holes 305A, 305B by a process such as chemical vapor deposition (CVD). Next, the tungsten vias 307A and 307B are connected to the contact holes 305A and 30.
Can be attached to 5B. The tungsten vias 307A, 307B can be deposited in the contact holes by any suitable method such as CVD. Excess tungsten is then removed from the wafer surface by chemical mechanical polishing (CMP) or other suitable process to form a flat surface 309.

【００４４】 図３Ｂに示すように、第１のポリマー層３０８または第１のポリイミド層３０
８はウェーハ表面上に付着される。第１の酸化物層３０８を、例えば、ＣＶＤの
ような任意適当なプロセスにより付着することができる。１つの実施例において
、第１の酸化物層３０８の付着は、フッ化けい素酸化物層３０８の付着を含む。
１つの実施例において、第１の酸化物層３０８は、約５０００オングストローム
の厚さに付着する。当業者であればこの説明を読むと理解できるように、他の適
当な厚さの第１の酸化物層３０８を第１レベルの金属パターンの形成に適当なよ
うに付着できるが、本発明はこれに限定されない。第１の酸化物層３０８は、平
坦な表面３０９の、例えばタングステンのビア３０７Ａ、３０７Ｂのような多数
の第１レベルのビアに開口する多数の溝３１０を第１の酸化物層３０８に画定す
るようにパターン形成される。換言すれば、第１レベルの金属パターン３１０を
フォトレジストのマスク３１２に画定した後、第１の酸化物層３０８を、例えば
、反応性イオンエッチング（ＲＩＥ）のような任意適当なプロセスによりエッチ
ングして、第１レベルの金属パターン３１０が第１の酸化物層３０８に画定され
るようにする。本発明によると、残留するフォトレジスト層３１２は、多数の溝
３１０の外側の多数の領域３１３の第１の酸化物層３１８上に残す。この構造を
、図３Ｂに示す。As shown in FIG. 3B, first polymer layer 308 or first polyimide layer 30
8 is deposited on the wafer surface. The first oxide layer 308 can be deposited by any suitable process such as, for example, CVD. In one example, depositing first oxide layer 308 comprises depositing silicon fluoride oxide layer 308.
In one example, the first oxide layer 308 is deposited to a thickness of about 5000 Å. As one of ordinary skill in the art will appreciate upon reading this description, other suitable thicknesses of the first oxide layer 308 can be deposited as appropriate for forming the first level metal pattern, but the present invention is not limited to this. It is not limited to this. The first oxide layer 308 defines a number of trenches 310 in the first oxide layer 308 that open into a number of first level vias in the planar surface 309, eg, tungsten vias 307A, 307B. To be patterned. In other words, after defining the first level metal pattern 310 in the photoresist mask 312, the first oxide layer 308 is etched by any suitable process, such as, for example, reactive ion etching (RIE). So that the first level metal pattern 310 is defined in the first oxide layer 308. According to the present invention, the remaining photoresist layer 312 is left on the first oxide layer 318 in the multiple regions 313 outside the multiple trenches 310. This structure is shown in FIG. 3B.

【００４５】 図３Ｃに示すように、第１の障壁／接着層３１４は、低エネルギーイオン注入
により多数の溝３１０に付着される。本発明の一実施例によると、障壁／接着層
３１４の付着は、厚さが約５乃至１００オングストロームの窒化タンタル層３１
４の付着を含む。別の実施例では、障壁／接着層３１４の付着は、タンタル及び
／またはＣｕＴｉの障壁／接着層３１４の付着を含む。１つの実施例において、
窒化タンタルの層３１４の付着は、矢印３１１で示すように、注入角度が平坦な
表面３０９に対する鉛直方向から約１５°はずれた方向に変化する可変角度の、
約１００電子ボルト（ｅＶ）の低エネルギーイオン注入法により、タンタルの層
３８１を約１００オングストロームの厚さに付着するステップを含む。１つの実
施例において、これは、１０17個のタンタルイオンの注入により達成される。次
に、本発明によると、窒素の層３８２が７００電子ボルト（ｅＶ）でタンタルの
層３８１に注入される。１つの実施例において、これは、８×１０16個の窒素イ
オンの注入により達成される。当業者であればこの説明から理解できるように、
注入角度が平坦な表面３０９に対して鉛直の方向から１５°はずれた方向に変化
する可変角度注入法を用いると、多数の溝３１０の全ての表面上に障壁／接着層
３１４が付着される。この構造を、図３Ｃに示す。As shown in FIG. 3C, the first barrier / adhesion layer 314 is deposited in the multiple trenches 310 by low energy ion implantation. According to one embodiment of the invention, the barrier / adhesion layer 314 deposition is performed with a tantalum nitride layer 31 having a thickness of about 5 to 100 angstroms.
Including 4 deposits. In another example, the barrier / adhesion layer 314 deposition comprises tantalum and / or CuTi barrier / adhesion layer 314 deposition. In one embodiment,
The deposition of the layer of tantalum nitride 314 is of variable angle, as shown by arrow 311, with the implant angle varying by about 15 ° from the vertical with respect to the flat surface 309.
Depositing a layer of tantalum 381 to a thickness of about 100 angstroms by low energy ion implantation of about 100 electron volts (eV). In one embodiment, this is accomplished by implanting 10 17 tantalum ions. Next, according to the present invention, a layer of nitrogen 382 is implanted in the layer of tantalum 381 at 700 electron volts (eV). In one embodiment, this is accomplished by implanting 8 × 10 16 nitrogen ions. As those skilled in the art can understand from this description,
A barrier / adhesion layer 314 is deposited on all surfaces of the multiple trenches 310 using a variable angle implant method in which the implant angle varies 15 ° from the vertical with respect to the flat surface 309. This structure is shown in FIG. 3C.

【００４６】 図３Ｄにおいて、第１の種層３１６は、低エネルギーイオン注入により第１の
障壁／接着層３１４上に付着される。本発明の広い思想によると、障壁／接着層
３１４上への種層３１６の付着は、アルミニウム、銅、銀及び金から成る群から
選択した種層３１６の付着を含む。しかしながら、本発明によると、種層３１６
の付着は、厚さが約５０オングストロームの銅層３１６の付着を含む。これは、
８×１０16個の銅イオンの注入により達成可能である。本発明によると、低エネ
ルギーイオン注入は、１００電子ボルト（ｅＶ）での第１の障壁／接着層３１４
への銅層３１６の注入を含む。また、銅層３１６は、矢印３１５で示すように、
平坦な表面３０９に対して鉛直の角度で注入される。当業者であればこの説明か
ら理解できるように、平坦な表面に対する鉛直の角度で銅層３１６を注入すると
、銅の種層３１６は多数の溝３１０の底面３１８上に形成され、多数の溝３１０
の側面３２４にはほとんど形成されない。１つの実施例において、オプションと
してのアルミニウム層３２１は、再び、１００電子ボルト（ｅＶ）の低エネルギ
ーイオン注入により銅の種層３１６上に付着される。オプションとしてのアルミ
ニウム層３２１は、約５０オングストロームの厚さに付着される。これは、ウェ
ーハ表面に対して鉛直に３×１０16個のアルミニウムイオンを注入することによ
り達成可能である。当業者であればこの説明から理解できるように、アルミニウ
ム層３２１は、後続の処理ステップの前に銅の種層３１６が酸化しないように保
護する目的で使用する。この構造を、図３Ｔに示す。In FIG. 3D, a first seed layer 316 is deposited on the first barrier / adhesion layer 314 by low energy ion implantation. In accordance with the broad idea of the invention, depositing a seed layer 316 on the barrier / adhesion layer 314 includes depositing a seed layer 316 selected from the group consisting of aluminum, copper, silver and gold. However, according to the present invention, the seed layer 316
Depositing includes depositing a copper layer 316 having a thickness of about 50 Angstroms. this is,
This can be achieved by implanting 8 × 10 16 copper ions. In accordance with the present invention, low energy ion implantation involves first barrier / adhesion layer 314 at 100 electron volts (eV).
Implanting a copper layer 316 therein. In addition, the copper layer 316, as shown by the arrow 315,
Implanted at a vertical angle to the flat surface 309. Those skilled in the art will appreciate from this description that when the copper layer 316 is implanted at an angle perpendicular to the flat surface, the copper seed layer 316 is formed on the bottom surface 318 of the plurality of grooves 310 and the plurality of grooves 310.
Is hardly formed on the side surface 324 of the. In one embodiment, an optional aluminum layer 321 is again deposited on the copper seed layer 316 by low energy ion implantation of 100 electron volts (eV). An optional aluminum layer 321 is deposited to a thickness of about 50 Å. This can be achieved by implanting 3 × 10 16 aluminum ions vertically to the wafer surface. As those skilled in the art will appreciate from this description, aluminum layer 321 is used to protect copper seed layer 316 from oxidation prior to subsequent processing steps. This structure is shown in FIG. 3T.

【００４７】 図３Ｅは、後続の一連の処理ステップの後の構造を示す。当業者であればこの
説明を読んで理解できるように、残留するフォトレジスト層３１２は、障壁／接
着層３１４、種層３１６及びアルミニウム層３２１の注入領域を画定するための
ブロック層として働く。残留するフォトレジスト層３１２は、当業者であればこ
の説明を読んで理解できるように、ウェットストリッププロセスにより除去され
る。本発明によると、残留するフォトレジスト層３１２の除去は、ウェーハ表面
の他の領域、例えば、第１の絶縁層３０８の頂面３１９上の、溝３１０の外側の
多数の領域から不要なアルミニウム層３２１、不要な種層３１６及び不要な障壁
／接着層３１４を除去するステップを含む。この構造を、図３Ｅに示す。FIG. 3E shows the structure after a subsequent series of processing steps. As one of ordinary skill in the art will appreciate upon reading this description, the remaining photoresist layer 312 acts as a blocking layer to define the implant regions of the barrier / adhesion layer 314, seed layer 316 and aluminum layer 321. The remaining photoresist layer 312 is removed by a wet strip process, as those skilled in the art can read and understand this description. In accordance with the present invention, removal of the remaining photoresist layer 312 is accomplished by removing unwanted aluminum layers from other areas of the wafer surface, such as a number of areas outside the trench 310, on the top surface 319 of the first insulating layer 308. 321, removing unnecessary seed layer 316 and unnecessary barrier / adhesion layer 314. This structure is shown in FIG. 3E.

【００４８】 図３Ｆにおいて、金属導体３２０または多数の第１レベルの金属ライン３２０
は、多数の溝３１０の種層３１０上に付着される。本発明によると、金属導体３
２０または多数の第１レベルの金属ライン３２０は銅である。１つの実施例にお
いて、金属導体３２０または多数の第１レベルの金属ライン３２０は選択的ＣＶ
Ｄプロセスにより付着される。別の実施例において、種層３１６への金属導体３
２０または多数の第１レベルの金属ライン３２０の付着は、無電解メッキによる
金属導体３２０の付着を含む。銅の無電解メッキは、第１の酸化物層３０８の頂
面３１９から約１００オングストローム下方のレベルまで溝３１０を充填するに
十分な銅を付着するために用いる。この点で、窒化タンタルの第２の層３２３は
、銅の金属導体３２０または多数の第１レベルの銅ライン３２０上に約１００オ
ングストロームの厚さに付着される。その後、化学的機械研磨（ＣＭＰ）洗浄プ
ロセスを用いて第１の酸化物層３０８の頂面３１９から窒化タンタルを除去する
。In FIG. 3F, metal conductor 320 or a number of first level metal lines 320.
Are deposited on the seed layer 310 of the multiple grooves 310. According to the invention, the metal conductor 3
Twenty or many first level metal lines 320 are copper. In one embodiment, the metal conductor 320 or multiple first level metal lines 320 are selectively CVs.
It is attached by the D process. In another embodiment, the metal conductor 3 to the seed layer 316
Depositing twenty or many first level metal lines 320 includes depositing metal conductors 320 by electroless plating. Electroless plating of copper is used to deposit sufficient copper to fill trench 310 to a level about 100 Angstroms below top surface 319 of first oxide layer 308. In this regard, a second layer of tantalum nitride 323 is deposited on the copper metal conductor 320 or multiple first level copper lines 320 to a thickness of about 100 Å. Thereafter, a chemical mechanical polishing (CMP) cleaning process is used to remove the tantalum nitride from the top surface 319 of the first oxide layer 308.

【００４９】 図３Ｇに示すように、一連の工程を継続して実行すると、多層配線構造に任意
の数の金属層をさらに形成することができる。図３Ｇは、次の一連の処理ステッ
プの後の構造を示す。図３Ｇにおいて、デュアルダマシンプロセスを用いて、第
２レベルのビア及び第２レベルの金属へ第１から第２レベルのビア及び第１レベ
ルの金属を画定し充填する。これを行うために、第２の酸化物層３２４は、ウェ
ーハ表面、例えば、金属導体３２０または多数の第１レベルの金属ライン３２０
及び第１の酸化物層３０８上に付着される。第２の酸化物層３２４は、再び任意
適当な方法により付着される。１つの実施例において、第２の酸化物層３２４の
付着は、フッ化けい素酸化物層３２４の付着を含む。１つの実施例において、第
２の酸化物層３２４は、約１０、０００オングストロームの厚さに付着される。
当業者であればこの説明から理解できるように、他の適当な厚さの第２の酸化物
層３２４を、第１から第２のレベルへのビア、例えば第２レベルのビア、及び多
数の第２レベルの金属ラインの形成に適当なように付着できるが、本発明はそれ
に限定されない。第２の酸化物層３２４は、金属導体３２０または多数の第１レ
ベルの金属ライン３２０に開口する第２レベルのビア及び多数の第２レベルの金
属ラインを第２の酸化物層３２４に画定するためにパターン形成される。換言す
ると、第２レベルのビアをフォトレジストの第２のマスク３２６に画定した後、
第２の酸化物層３２４を、例えば反応性イオンエッチング（ＲＩＥ）のような任
意適当なプロセスによりエッチングして、第２レベルのビア孔３２８が第２の酸
化物層３２４に画定されるようにする。デュアルダマシンプロセスを用いて多数
の第２レベルの金属ラインをフォトレジストの第２のマスク３２６に画定し、第
２の酸化物層３２４を再び反応性イオンエッチング（ＲＩＥ）のような任意適当
なプロセスによりエッチングして、第２レベルの金属ラインの溝３３０が酸化物
層に画定されるようにする。当業者は、この説明を読めば、デュアルダマシンプ
ロセスを用いてフォトレジスト層３２６をマスキングし、露光し、現像して、第
２の酸化物層３２４に第２レベルのビア孔３２８と第２のレベルの金属ライン溝
３３０をパターン形成する態様が理解できるであろう。As shown in FIG. 3G, if a series of steps are continuously performed, an arbitrary number of metal layers can be further formed in the multilayer wiring structure. FIG. 3G shows the structure after the next series of processing steps. In FIG. 3G, a dual damascene process is used to define and fill the first to second level vias and first level metal into the second level vias and second level metal. To do this, the second oxide layer 324 is applied to the wafer surface, eg, the metal conductor 320 or a number of first level metal lines 320.
And on the first oxide layer 308. The second oxide layer 324 is again deposited by any suitable method. In one example, depositing the second oxide layer 324 includes depositing a silicon fluoride oxide layer 324. In one embodiment, the second oxide layer 324 is deposited to a thickness of about 10,000 Angstroms.
As those skilled in the art will appreciate from this description, other suitable thicknesses of the second oxide layer 324 may be provided, such as first to second level vias, eg, second level vias, and numerous other layers. Although suitable for forming second level metal lines, the invention is not so limited. The second oxide layer 324 defines a second level via in the second oxide layer 324 and a second level via opening to the metal conductor 320 or a number of first level metal lines 320. Patterned for. In other words, after defining the second level vias in the second mask 326 of photoresist,
The second oxide layer 324 is etched by any suitable process such as, for example, reactive ion etching (RIE) so that second level via holes 328 are defined in the second oxide layer 324. To do. A number of second level metal lines are defined in the photoresist second mask 326 using a dual damascene process, and the second oxide layer 324 is again defined by any suitable process such as reactive ion etching (RIE). To etch the second level metal line trenches 330 in the oxide layer. Those of ordinary skill in the art, after reading this description, will use a dual damascene process to mask, expose, and develop the photoresist layer 326 to the second oxide layer 324 and the second level via holes 328 and second. The manner in which the level metal line trenches 330 are patterned will be appreciated.

【００５０】 上述したように、また本発明に従って、残留するフォトレジスト層３２６は、
第２レベルの金属ライン溝３３０の外側の、多数の領域３３２の第２の酸化物層
３２４の上に残される。当業者であればこの説明を読むと理解できるように、適
当なプラズマ及び／またはウェット洗浄プロセスを用いて、第２レベルのビア孔
３２８及び第２レベルの金属ライン溝３３０から汚染物質を除去する。この構造
を、図３Ｇに示す。As noted above, and in accordance with the present invention, the remaining photoresist layer 326 is
Outside the second level metal line trench 330, it is left over the second oxide layer 324 in a number of regions 332. Those of ordinary skill in the art will appreciate upon reading this description that a suitable plasma and / or wet cleaning process is used to remove contaminants from the second level via holes 328 and the second level metal line trenches 330. . This structure is shown in FIG. 3G.

【００５１】 図３Ｈは、次の一連の処理ステップの後の構造を示す。図３Ｈでは、第２の障
壁／接着層３３４は、低エネルギーイオン注入により、第２レベルのビア孔３２
８及び第２レベルの金属ライン溝３３０に付着される。上述したように、本発明
の１つの実施例によると、第２の障壁／接着層３３４の付着は、厚さが約５乃至
１００オングストロームの窒化タンタル層３３４の付着を含む。別の実施例にお
いて、第２の障壁／接着層３３４の付着は、タンタル及び／またはＣｕＴｉの第
２の障壁／接着層３３４の付着を含む。１つの実施例において、窒化タンタル層
３３４の付着は、例えば、注入角度がウェーハの表面に対する鉛直方向から約１
５°はずれた方向に変化する可変角度の、約１００電子ボルト（ｅＶ）の低エネ
ルギーイオン注入法を用いて、タンタルの層３８３を約１００オングストローム
の厚さに付着するステップを含む。１つの実施例において、これは、１０17個の
タンタルイオンの注入により達成される。次に、本発明によると、窒素の層３８
４を、７００電子ボルト（ｅＶ）でタンタルの層３８３に注入する。当業者であ
ればこの説明からわかるように、注入角度がウェーハ表面に鉛直の方向から約１
５°はずれた方向に変化する可変角度注入法を使用すると、第２の障壁／接着層
３３４が、第２の酸化物層３２４に形成された第２レベルのビア孔３２８及び第
２レベルの金属ライン溝３３０の全ての表面上に付着される。FIG. 3H shows the structure after the next series of processing steps. In FIG. 3H, the second barrier / adhesion layer 334 is formed by low energy ion implantation to the second level via hole 32.
8 and second level metal line grooves 330 are deposited. As mentioned above, according to one embodiment of the present invention, depositing the second barrier / adhesion layer 334 comprises depositing a tantalum nitride layer 334 having a thickness of about 5-100 Angstroms. In another example, depositing the second barrier / adhesive layer 334 comprises depositing a second barrier / adhesive layer 334 of tantalum and / or CuTi. In one embodiment, the tantalum nitride layer 334 is deposited by, for example, implanting an angle of about 1 from a vertical direction with respect to the surface of the wafer.
Depositing a layer of tantalum 383 to a thickness of about 100 Angstroms using a low energy ion implantation method of about 100 electron volts (eV) with variable angles varying by 5 °. In one embodiment, this is accomplished by implanting 10 17 tantalum ions. Next, according to the present invention, a layer of nitrogen 38
4 is implanted in the tantalum layer 383 at 700 electron volts (eV). Those skilled in the art will understand from this description that the implantation angle is about 1 from the direction vertical to the wafer surface.
Using the variable angle implant method, which is offset by 5 °, the second barrier / adhesion layer 334 forms a second level via hole 328 formed in the second oxide layer 324 and a second level metal. It is attached on all surfaces of the line groove 330.

【００５２】 図３Ｉは、次の一連の処理ステップの後の構造を示す。図３Ｉにおいて、第２
の種層３３６は、低エネルギーイオン注入により第２の障壁／接着層３３４上に
付着される。本発明の広い思想によると、第２の障壁／接着層３１４への第２の
種層３３６の付着はアルミニウム、銅、銀及び金より成る群から選択した第２の
種層３３６の付着を含む。しかしながら、本発明によると、第２の種層３３６の
付着は、厚さが約５０オングストロームの第２の銅層３３６の付着を含む。１つ
の実施例において、これは、８×１０16個の銅イオンの注入により達成される。
本発明によると、低エネルギーイオン注入は、ポリマー層の第２レベルのビア孔
３２８及び第２レベルの金属ライン溝３３０の表面への、１００電子ボルト（ｅ
Ｖ）での、銅層３３６の注入を含む。また、銅層３３６は、矢印３３７で示すよ
うに、ウェーハの表面に対して鉛直の角度で注入される。当業者であればこの説
明から明らかなように、銅層３３６をウェーハ表面に鉛直の角度で注入すると、
銅の第２の種層３３６が第２レベルのビア孔３２８の底面３３８上に形成され、
第２レベルのビア孔３２８と第２レベルの金属ライン溝３３０の側面３４０上に
はほとんど形成されない。１つの実施例において、オプションとしてのアルミニ
ウム層３４１は、再び１００電子ボルト（ｅＶ）の低エネルギーイオン注入によ
り銅の第２の種層３３６上に付着される。オプションとしてのアルミニウム層は
、約５０オングストロームの厚さに付着される。１つの実施例において、これは
、ウェーハ表面に対して鉛直に３×１０16個のアルミニウムイオンを注入するこ
とにより達成される。当業者であればこの説明からわかるように、アルミニウム
層３４１により、後続の処理ステップの前に銅の第２の種層３３６が酸化しない
ように保護する。この構造を、図３Ｉに示す。FIG. 3I shows the structure after the next series of processing steps. In FIG. 3I, the second
Seed layer 336 is deposited on second barrier / adhesion layer 334 by low energy ion implantation. In accordance with the broad idea of the invention, depositing the second seed layer 336 on the second barrier / adhesion layer 314 comprises depositing a second seed layer 336 selected from the group consisting of aluminum, copper, silver and gold. . However, according to the present invention, depositing the second seed layer 336 includes depositing a second copper layer 336 having a thickness of about 50 Å. In one embodiment, this is accomplished by implanting 8 × 10 16 copper ions.
In accordance with the present invention, low energy ion implantation is performed at 100 eV (e) to the surface of the second level via holes 328 and the second level metal line grooves 330 in the polymer layer.
V) including implantation of copper layer 336. The copper layer 336 is also implanted at a vertical angle with respect to the surface of the wafer, as indicated by arrow 337. Those skilled in the art will appreciate from this description that when the copper layer 336 is implanted into the wafer surface at a vertical angle,
A second seed layer 336 of copper is formed on the bottom surface 338 of the second level via hole 328,
It is hardly formed on the side surface 340 of the second level via hole 328 and the second level metal line groove 330. In one embodiment, an optional aluminum layer 341 is again deposited on the copper second seed layer 336 by low energy ion implantation of 100 electron volts (eV). An optional aluminum layer is deposited to a thickness of about 50 Å. In one embodiment, this is accomplished by implanting 3 × 10 16 aluminum ions perpendicular to the wafer surface. Those skilled in the art will appreciate from this description that aluminum layer 341 protects copper second seed layer 336 from oxidation prior to subsequent processing steps. This structure is shown in FIG. 3I.

【００５３】 図３Ｊは、次の一連の処理ステップの後の構造を示す。当業者であればこの説
明から明らかなように、残留するフォトレジスト層３２６は、第２の障壁／接着
層３３４、第２の種層３３６及びアルミニウム層３４１の注入領域を画定するた
めのブロック層として働く。当業者であればこの説明から明らかなように、残留
するフォトレジスト層３２６は、ウェットストリッププロセスにより除去される
。本発明によると、残留するフォトレジスト層３２６の除去は、ウェーハ表面の
他の領域、例えば、第２の絶縁層３２４の頂面３４２上の、第２レベルの金属ラ
イン溝３３０の外側の多数の領域３３２から不要のアルミニウム層３４１、不要
の種層３３６及び不要の障壁／接着層３３４を除去するステップを含む。この構
造を、図３Ｊに示す。FIG. 3J shows the structure after the next series of processing steps. Those skilled in the art will appreciate from this description that the remaining photoresist layer 326 is a blocking layer for defining the implant regions of the second barrier / adhesion layer 334, the second seed layer 336 and the aluminum layer 341. Work as. Those skilled in the art will appreciate from this description that the residual photoresist layer 326 is removed by a wet strip process. In accordance with the present invention, removal of the residual photoresist layer 326 is accomplished by removing a number of other areas of the wafer surface, such as on the top surface 342 of the second insulating layer 324, outside the second level metal line trenches 330. Removing unnecessary aluminum layer 341, unnecessary seed layer 336 and unnecessary barrier / adhesion layer 334 from region 332. This structure is shown in FIG. 3J.

【００５４】 図３Ｋにおいて、第２の金属導体３３４または第２のコア導体３４４は、ポリ
マー層の第２レベルのビア孔３２８及び第２レベルの金属ライン溝３３０の第２
の種層３３６上及び第２の障壁／接着層３３４内に付着される。この実施例にお
いて、第２の金属導体３４４または第２のコア導体３４４は銅であるが、本発明
の他の実施例では、アルミニウム、銀及び金より成る群から選択できる。１つの
実施例において、第２の金属導体３４４または第２のコア導体３４４は選択的Ｃ
ＶＤプロセスにより付着される。別の実施例において、第２の種層３３６上及び
第２の障壁／接着層３３４内への第２の金属導体３４４または第２のコア導体３
４４の付着は、無電解メッキにより第２の金属導体３４４または第２のコア導体
３４４を付着するステップを含む。銅の無電解メッキにより、第２の絶縁層３２
４の頂面３４２から約１００オングストローム下方のレベルまで第２レベルのビ
ア孔３２８及び第２レベルの金属ライン溝３３０を充填するに十分な銅を付着さ
せる。この点において、窒化タンタルの第２の層３４６は、第２の金属導体３４
４または第２のコア導体３４４上に約１００オングストロームの厚さに付着され
る。その後、化学的機械研磨（ＣＭＰ）洗浄プロセスを用いて、第２の絶縁層３
２４の頂面３４２から窒化タンタルを除去する。かくして、第２の障壁／接着層
３４４、第２の種層３３６及び第２の金属導体３４４または第２のコア導体３４
４は、多数の第２レベルのビア及び多数の第２レベルの金属ラインが第１の多数
の導電構造、例えば、金属導体３２０または多数の第１レベルの金属ライン３２
０上に形成されてそれらと接続される第２の多数の導電構造を構成する。In FIG. 3K, the second metal conductor 334 or the second core conductor 344 is the second level via hole 328 of the polymer layer and the second level metal line groove 330 of the second level.
Deposited on the seed layer 336 and in the second barrier / adhesive layer 334. In this embodiment, the second metal conductor 344 or the second core conductor 344 is copper, but in other embodiments of the invention it can be selected from the group consisting of aluminum, silver and gold. In one embodiment, the second metal conductor 344 or the second core conductor 344 is a selective C
Attached by VD process. In another embodiment, the second metal conductor 344 or second core conductor 3 on the second seed layer 336 and into the second barrier / adhesion layer 334.
Depositing 44 includes depositing second metal conductor 344 or second core conductor 344 by electroless plating. The second insulating layer 32 is formed by electroless plating of copper.
Sufficient copper is deposited to fill the second level via holes 328 and the second level metal line trenches 330 from the top surface 342 to a level about 100 angstroms below. In this regard, the second layer of tantalum nitride 346 is coupled to the second metal conductor 34.
Deposited to a thickness of about 100 angstroms on the fourth or second core conductor 344. Then, using a chemical mechanical polishing (CMP) cleaning process, the second insulating layer 3
Tantalum nitride is removed from the top surface 342 of 24. Thus, the second barrier / adhesion layer 344, the second seed layer 336 and the second metal conductor 344 or the second core conductor 34.
4 includes a number of second level vias and a number of second level metal lines as a first number of conductive structures, eg, metal conductors 320 or number of first level metal lines 32.
A second multiplicity of conductive structures formed on and connected to the zeros.

【００５５】 銅を用いる金属インターコネクトの別の実施例 図４Ａ−４Ｌは、本発明により集積回路に金属インターコネクト及び／または
配線構造を形成する新規な方法を示す。この方法は、低エネルギーイオン注入に
より集積回路に障壁／接着層と種層とを形成する新規なものである。この新規な
方法はまた、集積回路に銅、銀、アルミニウムまたは金のインターコネクトを形
成する方法を包含する。 Alternative Embodiments of Copper Metal Interconnects FIGS. 4A-4L illustrate a novel method of forming metal interconnect and / or wiring structures in an integrated circuit in accordance with the present invention. This method is a novel way of forming barrier / adhesion layers and seed layers in integrated circuits by low energy ion implantation. The novel method also includes forming a copper, silver, aluminum or gold interconnect in the integrated circuit.

【００５６】 図４Ａは、基板に多数の半導体デバイスが形成された集積回路構造の一部を示
す。図４Ａは、デバイス構造が基板に形成され、デバイス構造への接点構造が配
設された後の構造を示す。当業者は、この説明を読めば、多数の半導体構造、例
えば、トランジスタを基板に形成する態様が理解できるであろう。当業者はまた
、図１Ａに関連して説明したように、接点構造を基板の所与の半導体デバイスに
接続するよう形成する態様がわかるであろう。例えば、図４Ａは、多数のデバイ
ス構造、例えば、トランジスタ４０１Ａ、４０１Ｂを基板４００に形成した後の
構造を示す。絶縁層４０２は、多数の半導体デバイス４０１Ａ、４０１Ｂの上に
付着されている。絶縁層４０２の付着は、厚さが１００乃至５００オングストロ
ームの範囲にあるＳｉ3Ｎ4の層の付着を含む。この絶縁層はまた、後続の処理ス
テップで生じる不純物に対する別の障壁として働く。接点孔４０５Ａ、４０５Ｂ
は、フォトリソグラフィーにより多数のデバイス構造４０１Ａ、４０１Ｂに開口
するように形成される。当業者は、この説明を読めば、リソグラフィーにより接
点孔４０５Ａ、４０５Ｂを形成する態様がわかるであろう。本発明の１つの実施
例によると、けい化チタンの下地膜４０６Ａ、４０６Ｂが、化学的蒸着（ＣＶＤ
）のようなプロセスにより接点孔４０５Ａ、４０５Ｂ内に形成される。次に、接
点孔４０５Ａ、４０５Ｂ内にタングステンのビア４０７Ａ、４０７Ｂを付着でき
る。タングステンのビア４０７Ａ、４０７Ｂは、ＣＶＤのような任意適当な方法
により接点孔内に付着できる。その後、余剰のタングステンを、化学的機械研磨
（ＣＭＰ）または他の適当なプロセスによりウェーハ表面から除去して、平坦な
表面４０９を形成する。FIG. 4A shows a part of an integrated circuit structure in which a large number of semiconductor devices are formed on a substrate. FIG. 4A shows the structure after the device structure is formed on the substrate and the contact structure to the device structure is disposed. Those of ordinary skill in the art will understand, upon reading this description, how to form numerous semiconductor structures, eg, transistors, on a substrate. One of ordinary skill in the art will also appreciate the manner in which contact structures are formed to connect to a given semiconductor device on a substrate, as described in connection with FIG. 1A. For example, FIG. 4A illustrates a number of device structures, for example, after forming transistors 401A, 401B on substrate 400. The insulating layer 402 is deposited on the multiple semiconductor devices 401A, 401B. Deposition of insulating layer 402 includes deposition of a layer of Si 3 N 4 having a thickness in the range of 100 to 500 Å. This insulating layer also acts as another barrier to impurities that may arise in subsequent processing steps. Contact holes 405A, 405B
Are formed by photolithography so as to open in a large number of device structures 401A and 401B. Those skilled in the art will understand how to form the contact holes 405A and 405B by lithography after reading this description. According to one embodiment of the present invention, titanium silicide underlayer films 406A, 406B are formed by chemical vapor deposition (CVD).
) Is formed in the contact holes 405A and 405B. Next, tungsten vias 407A, 407B can be deposited in the contact holes 405A, 405B. The tungsten vias 407A, 407B can be deposited in the contact holes by any suitable method such as CVD. The excess tungsten is then removed from the wafer surface by chemical mechanical polishing (CMP) or other suitable process to form a flat surface 409.

【００５７】 図４Ｂに示すように、第１のポリマー層４０８またはポリイミドの第１の層４
０８は、ウェーハ表面上に付着される。第１のポリマー層４０８は、例えば、本
願の一部として引用する米国特許出願第０９／１２８，８５９号（発明の名称：
"Copper Metallurgy in Integrated Circuits"）に記載されたプロセス及び材料
を用いて付着することができる。１つの実施例において、第１のポリマー層４０
８の付着は、発泡ポリマー層４０８の付着を含む。１つの実施例において、ポリ
イミドの第１の層４０８が付着され、硬化すると、厚さ５０００オングストロー
ムのポリマー層４０８が形成される。当業者であればこの説明を読むと理解でき
るように，他の適当な厚さの第１のポリイミド層４０８または絶縁層／材料４０
８を、第１レベルの金属パターンの形成に合うように付着することも可能である
が、本発明はこれに限定されない。第１のポリイミド層４０８または第１の絶縁
層／材料４０８は、例えば、平坦な表面４０９のタングステンのビア４０７Ａ、
４０７Ｂのような多数の第１レベルのビアに開口する多数の溝４１０を第１の絶
縁層４０８に画定するためにパターン形成される。換言すれば、第１レベルの金
属パターン４１０をフォトレジストのマスク４１２に画定した後、第１のポリイ
ミド層４０８を反応性イオンエッチング（ＲＩＥ）のような任意適当なプロセス
でエッチングして、第１レベルの金属パターン４１０がポリイミド層に画定され
るようにする。本発明によると、残留するフォトレジスト層４１２は、多数の溝
４１０の外側の多数の領域４１３の第１の絶縁層４０８上に残される。この構造
を、図４Ｂに示す。As shown in FIG. 4B, first polymer layer 408 or polyimide first layer 4
08 is deposited on the wafer surface. The first polymer layer 408 may be, for example, US patent application Ser. No. 09 / 128,859 (Title of the Invention:
It can be deposited using the processes and materials described in "Copper Metallurgy in Integrated Circuits"). In one embodiment, the first polymer layer 40
Deposition of 8 includes deposition of foamed polymer layer 408. In one embodiment, a first layer of polyimide 408 is deposited and cured to form a 5000 angstrom thick polymer layer 408. Those of ordinary skill in the art will appreciate upon reading this description that the first polyimide layer 408 or insulating layer / material 40 of any other suitable thickness is used.
It is also possible to deposit 8 to suit the formation of the first level metal pattern, but the invention is not so limited. The first polyimide layer 408 or the first insulating layer / material 408 may be, for example, a tungsten via 407A on a flat surface 409,
Patterned to define a number of trenches 410 in the first insulating layer 408 that open to a number of first level vias, such as 407B. In other words, after defining the first level metal pattern 410 in the photoresist mask 412, the first polyimide layer 408 is etched by any suitable process such as reactive ion etching (RIE) to form the first polyimide layer 408. Allow the level metal pattern 410 to be defined in the polyimide layer. According to the present invention, the remaining photoresist layer 412 is left on the first insulating layer 408 in the multiple regions 413 outside the multiple trenches 410. This structure is shown in FIG. 4B.

【００５８】 図４Ｃに示すように、第１の障壁／接着層４１４は、低エネルギーイオン注入
により多数の溝４１０に付着される。本発明の１つの実施例によると、障壁／接
着層４１４の付着は、厚さが約５乃至１００オングストロームのジルコニウム層
４１４の付着を含む。別の実施例において、障壁／接着層４１４の付着は、チタ
ン及び／またはハフニウムの障壁／接着層４１４の付着を含む。１つの実施例に
おいて、ジルコニウム層４１４の付着は、厚さが約１５オングストロームのジル
コニウム層４１４の付着を含む。これは、１０17個のジルコニウムイオンの注入
により達成可能である。本発明によると、ジルコニウム層４１４は、矢印４１１
で示すような、ウェーハ表面に対して鉛直の注入方向を用い、１００電子ボルト
（ｅＶ）で、ポリマー層４０８の溝４１０の表面に注入される。この構造を、図
４Ｃに示す。As shown in FIG. 4C, the first barrier / adhesion layer 414 is deposited in the multiple grooves 410 by low energy ion implantation. According to one embodiment of the invention, depositing the barrier / adhesion layer 414 comprises depositing a zirconium layer 414 having a thickness of about 5-100 angstroms. In another embodiment, depositing the barrier / adhesion layer 414 comprises depositing a titanium and / or hafnium barrier / adhesion layer 414. In one example, depositing zirconium layer 414 includes depositing zirconium layer 414 having a thickness of about 15 Å. This can be achieved by implanting 10 17 zirconium ions. According to the present invention, the zirconium layer 414 has an arrow 411.
Injecting into the surface of the groove 410 of the polymer layer 408 at 100 electron volts (eV) using an injection direction vertical to the wafer surface as shown in FIG. This structure is shown in FIG. 4C.

【００５９】 図４Ｄにおいて、第１の種層４１６は、低エネルギーイオン注入により第１の
障壁／接着層４１４上に付着される。本発明の広い思想によると、障壁／接着層
４１４上の種層４１６の付着は、アルミニウム、銅、銀及び金より成る群から選
択した種層４１６の付着を含む。しかしながら、本発明によると、種層４１６の
付着は、厚さが約５０オングストロームの銅層４１６の付着を含む。これは、８
×１０16個の銅イオンの注入により達成可能である。本発明によると、低エネル
ギーイオン注入は、ポリマー層の溝４１０の表面へ１００電子ボルト（ｅＶ）で
銅層４１６を注入するステップを含む。銅層４１６はまた、矢印４１５に示すよ
うに、ウェーハ表面に対して鉛直の角度で注入される。当業者であればこの説明
を読むと理解できるように、ウェーハ表面に鉛直の角度で銅層４１６を注入する
と、多数の溝４１０の底面４１８上に銅の種層４１６が形成されるが、多数の溝
４１０の側面４２０にはほとんど形成されない。１つの実施例において、オプシ
ョンとしてのアルミニウム層４２１が再び１００電子ボルト（ｅＶ）の低エネル
ギーイオン注入により銅の種層４１６上に付着される。オプションとしてのアル
ミニウム層４２１は、約５０オングストロームの厚さに付着される。これは、矢
印４１５で示すように、ウェーハ表面に鉛直の方向に３×１０16個のアルミニウ
ムイオンを注入することにより達成可能である。当業者であればこの説明を読む
と理解できるように、アルミニウム層４２１は、後続の処理ステップ以前に銅の
種層４１６が酸化しないように保護する目的で使用する。この構造は、図４Ｄに
示す。In FIG. 4D, a first seed layer 416 is deposited on the first barrier / adhesion layer 414 by low energy ion implantation. In accordance with the broad idea of the invention, depositing a seed layer 416 on the barrier / adhesion layer 414 includes depositing a seed layer 416 selected from the group consisting of aluminum, copper, silver and gold. However, in accordance with the present invention, depositing seed layer 416 includes depositing copper layer 416 having a thickness of about 50 Å. This is 8
This can be achieved by implanting × 10 16 copper ions. According to the present invention, low energy ion implantation comprises implanting a copper layer 416 at 100 electron volts (eV) into the surface of the polymer layer trench 410. Copper layer 416 is also implanted at a vertical angle to the wafer surface, as shown by arrow 415. As one of ordinary skill in the art will appreciate upon reading this description, implanting the copper layer 416 at a vertical angle into the wafer surface will form a copper seed layer 416 on the bottom surface 418 of the multiple trenches 410, but many Is hardly formed on the side surface 420 of the groove 410. In one embodiment, an optional aluminum layer 421 is again deposited on the copper seed layer 416 by low electron implantation of 100 electron volts (eV). Optional aluminum layer 421 is deposited to a thickness of approximately 50 Å. This can be achieved by implanting 3 × 10 16 aluminum ions in the vertical direction on the wafer surface, as indicated by arrow 415. As one of ordinary skill in the art will appreciate upon reading this description, the aluminum layer 421 is used to protect the copper seed layer 416 from oxidation prior to subsequent processing steps. This structure is shown in FIG. 4D.

【００６０】 図４Ｅは、次の一連の処理ステップの後の構造を示す。当業者であればこの説
明を読むと理解できるように、残留するフォトレジスト層４１２は、障壁／接着
層４１４、種層４１６及びアルミニウム層４２１の注入領域を画定するためのブ
ロック層として働く。当業者であればこの説明を読むと理解できるように、残留
するフォトレジスト層４１２は、ウェットストリッププロセスにより除去される
。本発明によると、残留するフォトレジスト層４１２の除去は、ウェーハ表面の
他の領域、例えば、第１の絶縁層４０８の頂面４１９上の、溝４１０の外側の多
数の領域４１３から不要のアルミニウム層４２１、不要の種層４１６及び不要の
障壁／接着層４１４を除去するステップを含む。この構造は、図４Ｅに示す。FIG. 4E shows the structure after the next series of processing steps. As one of ordinary skill in the art will appreciate upon reading this description, the remaining photoresist layer 412 acts as a blocking layer to define the implant regions of the barrier / adhesion layer 414, seed layer 416 and aluminum layer 421. Those of ordinary skill in the art will appreciate upon reading this description that the remaining photoresist layer 412 is removed by a wet strip process. In accordance with the present invention, removal of the remaining photoresist layer 412 is accomplished by removing unwanted aluminum from other areas of the wafer surface, such as a number of areas 413 on the top surface 419 of the first insulating layer 408, outside the grooves 410. Removing layer 421, unwanted seed layer 416 and unwanted barrier / adhesion layer 414. This structure is shown in Figure 4E.

【００６１】 図４Ｆにおいて、金属導体４２０または多数の第１レベルの金属ライン４２０
は、多数の溝４１０の種層４１６上に付着される。本発明によると、金属導体４
２０または多数の第１レベルの金属ライン４２０は、付着された種層４１６の種
類に応じてアルミニウム、銅、銀または金より成る群から選択される。本発明に
よると、多数の銅金属ライン４２０または第１レベルの銅金属ライン４２０は、
銅の種層４１６上に選択的に形成される。１つの実施例において、金属導体４２
０または多数の第１レベルの金属ライン４２０は選択的ＣＶＤプロセスにより付
着される。別の実施例において、種層４１６上への金属導体４２０または多数の
第１レベルの金属ライン４２０の付着は、無電解メッキによる金属導体４２０の
付着を含む。銅の無電解メッキは、第１の絶縁層４０８の頂面４１９まで多数の
溝４１０を充填するに十分な銅の付着を行うために行う。In FIG. 4F, metal conductor 420 or a number of first level metal lines 420.
Are deposited on the seed layer 416 of the multiple grooves 410. According to the invention, the metal conductor 4
Twenty or many first level metal lines 420 are selected from the group consisting of aluminum, copper, silver or gold depending on the type of seed layer 416 deposited. According to the present invention, a number of copper metal lines 420 or first level copper metal lines 420 are
Selectively formed on copper seed layer 416. In one embodiment, the metal conductor 42
Zero or many first level metal lines 420 are deposited by a selective CVD process. In another example, depositing metal conductor 420 or multiple first level metal lines 420 on seed layer 416 comprises depositing metal conductor 420 by electroless plating. The electroless plating of copper is performed to deposit sufficient copper to fill the large number of grooves 410 up to the top surface 419 of the first insulating layer 408.

【００６２】 図４Ｇに示すように、一連の工程を継続して実行すると、多層配線構造に任意
の数の金属層をさらに形成することができる。図４Ｇは、次の一連の処理ステッ
プの後の構造を示す。図４Ｇにおいて、デュアルダマシンプロセスにより、第１
から第２レベルへのビア及び第２レベルの金属を画定し充填する。これを行うた
めに、第２のポリマー層４２４または第２のポリイミド層４２４を、ウェーハ表
面、例えば、金属導体４２０または多数の第１レベルの金属ライン４２０及び第
１のポリマー層４０８上に付着する。第２のポリマー４２４も同様に、例えば、
本願の一部として引用する米国特許出願第０９／１２８，８５９号（発明の名称
："Copper Metallurgy in Integrated Circuits"）に記載されたプロセス及び材
料を用いて付着することができる。１つの実施例において、第２のポリマー層４
２４の付着は、第２の発泡ポリマー層４２４の付着を含む。１つの実施例におい
て、第２のポリマー層４２４を付着し硬化させると、硬化後に厚さ１０、０００
オングストロームの第２のポリマー層４２４が形成される。当業者であればこの
説明を読むと理解できるように、他の適当な厚さの第２のポリマー層または第２
の絶縁層／材料４２４を、第１から第２レベルへのビア、例えば第２レベルのビ
アと、多数の第２レベルの金属ラインとの形成に合うように付着することができ
るが、本発明はそれに限定されない。第２のポリマー層４２４または第２の絶縁
層／材料４２４は、金属導体４２０または多数の第１レベルの金属４２０に開口
する第２レベルのビア及び多数の第２レベルの金属ラインを第２の絶縁層／材料
４２４に画定するためにパターン形成される。換言すれば、第２レベルのビアを
フォトレジストの第２のマスク４２６に画定し、その後、第２のポリマー層４２
４を、例えば反応性イオンエッチング（ＲＩＥ）のような任意適当なプロセスに
よりエッチングして、第２レベルのビア孔４２８がポリイミド層に画定されるよ
うにする。デュアルダマシンプロセスを用いて、多数の第２レベルの金属ライン
をフォトレジストの第２のマスク４２６に画定し、第２のポリマー層４２４を再
び、例えば反応性イオンエッチング（ＲＩＥ）のような任意適当なプロセスによ
りエッチングして、第２レベルの金属ラインの溝４３０がポリイミド層に画定さ
れるようにする。当業者は、この説明を読めば、デュアルダマシンプロセスによ
り、フォトレジスト層４２６をマスキングし、、露光し、現像して、第２の絶縁
層／材料４２４に第２レベルのビア孔４２８及び第２レベルの金属ライン溝４３
０をパターン形成する態様がわかるであろう。As shown in FIG. 4G, when a series of steps are continuously performed, an arbitrary number of metal layers can be further formed in the multilayer wiring structure. FIG. 4G shows the structure after the next series of processing steps. In FIG. 4G, the dual damascene process
To second level vias and second level metal are defined and filled. To do this, a second polymer layer 424 or a second polyimide layer 424 is deposited on the wafer surface, such as a metal conductor 420 or a number of first level metal lines 420 and a first polymer layer 408. . The second polymer 424 is also similar, for example:
It can be deposited using the processes and materials described in U.S. patent application Ser. No. 09 / 128,859 (Title of the Invention: "Copper Metallurgy in Integrated Circuits"), which is incorporated by reference herein. In one embodiment, the second polymer layer 4
Depositing 24 includes depositing the second foamed polymer layer 424. In one example, the second polymer layer 424 is applied and cured to provide a thickness of 10,000 after curing.
A second polymer layer 424 of Angstrom is formed. Those of ordinary skill in the art will appreciate upon reading this description that any other suitable thickness of the second polymer layer or second
Of insulating layer / material 424 may be deposited to suit the formation of first to second level vias, eg, second level vias, and multiple second level metal lines. Is not limited to it. The second polymer layer 424 or the second insulating layer / material 424 may include second level vias and multiple second level metal lines that open to the metal conductor 420 or multiple first level metals 420. Patterned to define an insulating layer / material 424. In other words, a second level via is defined in the second mask of photoresist 426, and then the second polymer layer 42 is formed.
4 is etched by any suitable process, such as reactive ion etching (RIE), so that second level via holes 428 are defined in the polyimide layer. Using a dual damascene process, a number of second level metal lines are defined in the photoresist second mask 426 and the second polymer layer 424 is again formed of any suitable material, such as reactive ion etching (RIE). Etching is performed by various processes so that the groove 430 of the second level metal line is defined in the polyimide layer. Those skilled in the art, after reading this description, will use a dual damascene process to mask, expose, and develop the photoresist layer 426 to the second insulating layer / material 424 to the second level via holes 428 and the second level. Level metal line groove 43
It will be seen how the 0s are patterned.

【００６３】 上述したように、また本発明に従うと、残留するフォトレジスト層４２６は、
第２レベルの金属ライン溝４３０の外側の、多数の領域４３２の第２の絶縁層／
材料４２４上に残される。当業者であればこの説明を読むと理解できるように、
任意適当なプラズマ及び／またはウェット洗浄プロセスを用いて、第２レベルの
ビア孔４２８及び第２レベルの金属ライン溝４３０から汚染物質を除去する。こ
の構造を、図４Ｇに示す。As mentioned above and according to the invention, the remaining photoresist layer 426 is:
Outside the second level metal line trench 430, a second insulating layer / in multiple regions 432 /
It is left on the material 424. As those skilled in the art will understand by reading this description,
Contaminants are removed from the second level via holes 428 and the second level metal line trenches 430 using any suitable plasma and / or wet cleaning process. This structure is shown in FIG. 4G.

【００６４】 図４Ｈは、次の一連の処理ステップの後の構造を示す。図４Ｈにおいて、第２
の障壁／接着層４３４は、低エネルギーイオン注入により第２レベルのビア孔４
２８及び第２レベルの金属ライン溝４３０に付着される。上述したように、本発
明の１つの実施例では、第２の障壁／接着層４３４の付着は、厚さが約５乃至１
００オングストロームのジルコニウム層４３４の付着を含む。別の実施例におい
て、第２の障壁／接着層４３４の付着は、チタン及び／またはハフニウムの障壁
／接着層４３４の付着を含む。１つの実施例において、ジルコニウム層４３４の
付着は、厚さが約１５オングストロームのジルコニウム層４３４の付着を含む。
１つの実施例において、これは１０17個のジルコニウムイオンの注入により達成
される。本発明によると、ジルコニウム層４３４は、矢印４２５で示すように、
ウェーハ表面に対して鉛直の注入角度を用い、１００電子ボルト（ｅＶ）で、第
２のポリマー層４２４の第２レベルのビア孔４２８及び第２レベルの金属ライン
溝４３０の表面に注入される。この構造を、図４Ｈに示す。FIG. 4H shows the structure after the next series of processing steps. In FIG. 4H, the second
Barrier / adhesion layer 434 of the second level via hole 4 by low energy ion implantation.
28 and second level metal line grooves 430 are deposited. As mentioned above, in one embodiment of the present invention, the deposition of the second barrier / adhesive layer 434 has a thickness of about 5 to 1.
Includes deposition of a 00 Å zirconium layer 434. In another example, depositing the second barrier / adhesion layer 434 comprises depositing a titanium and / or hafnium barrier / adhesion layer 434. In one embodiment, depositing zirconium layer 434 comprises depositing zirconium layer 434 having a thickness of about 15 Å.
In one embodiment, this is accomplished by implanting 10 17 zirconium ions. According to the present invention, zirconium layer 434, as indicated by arrow 425,
Implanted into the surface of second level via holes 428 and second level metal line trenches 430 of second polymer layer 424 at 100 eV using a vertical implant angle to the wafer surface. This structure is shown in FIG. 4H.

【００６５】 図４Ｉは、次の一連の処理ステップの後の構造を示す。図４Ｉにおいて、第２
の種層４３６は、低エネルギーイオン注入により第２の障壁／接着層４３４上に
付着される。本発明の広い思想によると、第２の障壁／接着層４１４上への第２
の種層４３６の付着は、アルミニウム、銅、銀及び金より成る群から選択した第
２の種層４３６の付着を含む。しかしながら、本発明によると、第２の種層４３
６の付着は、厚さが約５０オングストロームの第２の銅層４３６の付着を含む。
１つの実施例において、これは８×１０16個の銅イオンの注入により達成される
。本発明によると、低エネルギーイオン注入は、ポリマー層の第２レベルのビア
孔４２８及び第２レベルの金属ライン溝４３０へ１００電子ボルト（ｅＶ）で銅
層４３６を注入するステップを含む。銅層４３６はまた、矢印４３７で示すよう
に、ウェーハ表面に対して鉛直の角度で注入される。当業者であればこの説明を
読むと理解できるように、ウェーハ表面に対して鉛直の角度で銅層４３６を注入
すると、第２レベルのビア孔４２８の底面４３８上に銅の第２の種層４３６が形
成され、第２レベルのビア孔４２８及び第２レベルの金属ライン溝４３０の側面
４４０上にはほとんど形成されない。１つの実施例において、オプションとして
のアルミニウム層４４１が再び、１００電子ボルト（ｅＶ）の低エネルギーイオ
ン注入により銅の第２の種層４３６上に付着される。オプションとしてのアルミ
ニウム層は、約５０オングストロームの厚さに付着される。１つの実施例におい
て、これはウェーハ表面に鉛直の方向に３×１０16個のアルミニウムイオンを注
入して達成される。当業者であればこの説明を読むと理解できるように、アルミ
ニウム層４４１は、後続の処理ステップの前に銅の第２の種層４３６が酸化しな
いように保護する目的で使用する。この構造を、図４Ｉに示す。FIG. 4I shows the structure after the next series of processing steps. In FIG. 4I, the second
Seed layer 436 is deposited on second barrier / adhesion layer 434 by low energy ion implantation. In accordance with the broad idea of the invention, a second barrier / adhesive layer 414 on the second
Depositing the seed layer 436 of FIG. 1 includes depositing a second seed layer 436 selected from the group consisting of aluminum, copper, silver and gold. However, according to the invention, the second seed layer 43
Deposition of 6 includes deposition of a second copper layer 436 having a thickness of about 50 Å.
In one embodiment, this is accomplished by implanting 8 × 10 16 copper ions. In accordance with the present invention, low energy ion implantation includes implanting a copper layer 436 at 100 electron volts (eV) into a second level via hole 428 and a second level metal line trench 430 in the polymer layer. Copper layer 436 is also implanted at a vertical angle to the wafer surface, as indicated by arrow 437. As those skilled in the art will appreciate upon reading this description, implanting copper layer 436 at an angle normal to the wafer surface will result in a second seed layer of copper on bottom surface 438 of second level via hole 428. 436 is formed and is scarcely formed on the side surface 440 of the second level via hole 428 and the second level metal line groove 430. In one embodiment, an optional aluminum layer 441 is again deposited on the copper second seed layer 436 by low energy ion implantation of 100 electron volts (eV). An optional aluminum layer is deposited to a thickness of about 50 Å. In one embodiment, this is accomplished by implanting 3 × 10 16 aluminum ions vertically into the wafer surface. As one of ordinary skill in the art will appreciate upon reading this description, aluminum layer 441 is used to protect copper second seed layer 436 from oxidation prior to subsequent processing steps. This structure is shown in FIG. 4I.

【００６６】 図４Ｊは、次の一連の処理ステップの後の構造を示す。当業者であればこの説
明を読むと理解できるように、残留するフォトレジスト層４２６は、第２の障壁
／接着層４３４、第２の種層４３６及びアルミニウム層４４１の注入領域を画定
するためのブロック層として働く。当業者であればこの説明を読むと理解できる
ように、残留するフォトレジスト層４２６は、ウェットストリッププロセスによ
り除去される。本発明によると、残留するフォトレジスト層４２６の除去は、ウ
ェーハ表面の他の領域、例えば、第２の絶縁層４２４の頂面４４２上の、第２レ
ベルの金属ライン溝４３０の外側の多数の領域４３２から、不要なアルミニウム
層４４１、不要な種層４３６及び不要な障壁／接着層４３４を除去することを含
む。この構造を、図４Ｊに示す。FIG. 4J shows the structure after the next series of processing steps. Those of ordinary skill in the art will appreciate upon reading this description that the remaining photoresist layer 426 is for defining the implant regions of the second barrier / adhesion layer 434, the second seed layer 436 and the aluminum layer 441. Work as a block layer. Those of ordinary skill in the art will appreciate upon reading this description that the residual photoresist layer 426 is removed by a wet strip process. In accordance with the present invention, removal of the remaining photoresist layer 426 is accomplished by removing a number of areas outside the second level metal line trench 430 on other areas of the wafer surface, such as the top surface 442 of the second insulating layer 424. Removing unwanted aluminum layer 441, unwanted seed layer 436, and unwanted barrier / adhesion layer 434 from region 432. This structure is shown in FIG. 4J.

【００６７】 図４Ｋにおいて、第２の金属導体４４４または第２のコア導体４４４は、第２
の種層４３６上及びポリマー層の第２レベルのビア孔４２８及び第２レベルの金
属ライン溝４３０の第２の障壁／接着層４３４内に付着される。この実施例にお
いて、第２の金属導体４４４または第２のコア導体４４４は銅であるが、他の実
施例では、アルミニウム、銀及び金より成る群から選択可能である。１つの実施
例において、第２の金属導体４４４または第２のコア導体４４４は選択的ＣＶＤ
プロセスにより付着される。別の実施例において、第２の種層４４６上及び第２
の障壁／接着層４３４内への第２の金属導体４４４または第２のコア導体４４４
の付着は、無電解メッキによる第２の金属導体４４４または第２のコア導体４４
４の付着を含む。銅の無電解メッキは、第２レベルのビア孔４２８及び第２レベ
ルの金属ライン溝４３０を第２の絶縁層４２４の頂面４４２まで充填するに十分
な銅を付着するために使用する。従って、第２の障壁／接着層４３４、第２の種
層４３６及び第２の金属導体４４４または第２のコア導体４４４は、多数の第２
レベルのビア及び多数の第２レベルの金属ラインが多数の第１の導電構造、例え
ば、金属導体４２０または多数の第１レベルの金属ライン４２０上に形成されそ
れらと接合された第２の多数の導電構造を構成する。In FIG. 4K, the second metal conductor 444 or the second core conductor 444 is the second metal conductor 444.
On the seed layer 436 and in the second barrier / adhesion layer 434 of the second level via hole 428 and the second level metal line trench 430 of the polymer layer. In this embodiment, second metal conductor 444 or second core conductor 444 is copper, but in other embodiments it can be selected from the group consisting of aluminum, silver and gold. In one embodiment, second metal conductor 444 or second core conductor 444 is selectively CVD.
Attached by the process. In another embodiment, on the second seed layer 446 and the second seed layer 446.
Second metal conductor 444 or second core conductor 444 into the barrier / adhesion layer 434 of
Is adhered to the second metal conductor 444 or the second core conductor 44 by electroless plating.
Including 4 deposits. Electroless plating of copper is used to deposit sufficient copper to fill the second level via holes 428 and the second level metal line trenches 430 to the top surface 442 of the second insulating layer 424. Therefore, the second barrier / adhesion layer 434, the second seed layer 436, and the second metal conductor 444 or the second core conductor 444 may have a large number of second conductors.
Level vias and a number of second level metal lines are formed on and bonded to a number of first conductive structures, eg, metal conductors 420 or number of first level metal lines 420. It constitutes a conductive structure.

【００６８】 当業者であればこの説明を読むと理解できるように、上述の方法の実施例は、
必要な数の金属層が形成されるまで反復できる。As will be appreciated by one of skill in the art upon reading this description, examples of the above method include:
It can be repeated until the required number of metal layers has been formed.

【００６９】 図４Ｌは、最終的な一連の処理ステップの後の構造を示す。最後のレベルの金
属の形成を完了すると、ポリマーの全体構造、例えば、第１のポリマー層４０８
及び第２のポリマー層４２４が酸素プラズマエッチングにより除去される。この
構造を、図４Ｌに示す。FIG. 4L shows the structure after the final series of processing steps. Upon completion of forming the last level of metal, the overall structure of the polymer, eg, the first polymer layer 408.
And the second polymer layer 424 is removed by oxygen plasma etching. This structure is shown in FIG. 4L.

【００７０】 図５は、本発明に従って形成された集積回路の実施例を示す。図５に示すよう
に、集積回路は、金属層を有する。金属層は、基板５００の多数のシリコンデバ
イス５０１Ａ、５０１Ｂに接続された多数の第１レベルのビア５０７Ａ、５０７
Ｂを含む。多数の第１レベルの金属ライン５２０は、多数の第１レベルのビア５
０７Ａ、５０７Ｂの上に形成され、それらと接続されている。厚さが５乃至１５
０オングストロームの範囲の障壁／接着層５１８は、多数の第１レベルの金属ラ
イン５２０上に形成される。厚さが５乃至１５０オングストロームの種層５１６
は、少なくとも、障壁／接着層５１８の一部と、多数の第１レベルの金属ライン
５２０との間に形成される。上述したように、厚さが５乃至１５０オングストロ
ームの障壁／接着層５１８は、チタン、ジルコニウム及びハフニウムより成る群
から選択した障壁／接着層を含む。図５に示す１つの実施例において、基板５０
０の多数のシリコンデバイス５０１Ａ、５０１Ｂに接続された多数の第１レベル
のビア５０７Ａ、５０７Ｂは、絶縁層により取り囲まれている。FIG. 5 shows an embodiment of an integrated circuit formed according to the present invention. As shown in FIG. 5, the integrated circuit has a metal layer. The metal layer includes a number of first level vias 507A, 507 connected to a number of silicon devices 501A, 501B of the substrate 500.
Including B. The number of first level metal lines 520 is equal to the number of first level vias 5.
Formed on and connected to 07A and 507B. 5 to 15 thickness
Barrier / adhesion layers 518 in the 0 angstrom range are formed over a number of first level metal lines 520. Seed layer 516 having a thickness of 5 to 150 angstroms
Are formed at least between a portion of the barrier / adhesion layer 518 and a number of first level metal lines 520. As mentioned above, the barrier / adhesion layer 518 having a thickness of 5-150 Angstroms comprises a barrier / adhesion layer selected from the group consisting of titanium, zirconium and hafnium. In one embodiment shown in FIG. 5, the substrate 50
A number of first level vias 507A, 507B connected to a number of zero silicon devices 501A, 501B are surrounded by an insulating layer.

【００７１】 上述したように、多数の第１レベルの金属ライン５２０は、アルミニウム、銅
、銀及び金より成る群から選択される。１つの実施例において、集積回路５０３
は、集積メモリー回路５０３の一部より成る。この実施例において、多数のシリ
コンデバイス５０１Ａ、５０１Ｂは、基板５００の１またはそれ以上のトランジ
スタ５０１Ａ、５０１Ｂを含む。As mentioned above, a number of first level metal lines 520 are selected from the group consisting of aluminum, copper, silver and gold. In one embodiment, integrated circuit 503
Comprises a part of the integrated memory circuit 503. In this example, a number of silicon devices 501A, 501B include one or more transistors 501A, 501B on substrate 500.

【００７２】 当業者であればこの説明を読むと理解できるように、図１Ｋ、２Ｋ、３Ｋ及び
／または４Ｌに示した実施例の任意のものは、本発明による集積回路の一部を構
成することができる。As one of ordinary skill in the art will appreciate upon reading this description, any of the embodiments shown in FIGS. 1K, 2K, 3K and / or 4L form part of an integrated circuit according to the present invention. be able to.

【００７３】 図６は、本願に記載した任意の実施例による集積回路の一部を含むシステム６
００の実施例を示す。当業者であればこの説明を読むと理解できるように、この
システム６００は、プロセッサー６１０と、このプロセッサーに結合された集積
回路または集積メモリー回路６３０とより成る。プロセッサー６１０は、当業者
であれば理解できるように、任意適当なバスにより集積メモリー回路６３０に結
合可能である。その実施例では、プロセッサー６１０と、集積回路６３０とは、
単一のウェーハまたはダイ上にある。再び、集積回路６３０の少なくとも一部は
、本発明の種々の実施例に記載された集積回路６０３の一部を含む。FIG. 6 illustrates a system 6 including a portion of an integrated circuit according to any of the embodiments described herein.
Example of No. 00 is shown. As one of ordinary skill in the art will appreciate upon reading this description, the system 600 comprises a processor 610 and an integrated circuit or integrated memory circuit 630 coupled to the processor. Processor 610 can be coupled to integrated memory circuit 630 by any suitable bus, as will be appreciated by those skilled in the art. In that example, processor 610 and integrated circuit 630
It is on a single wafer or die. Again, at least a portion of integrated circuit 630 includes a portion of integrated circuit 603 described in various embodiments of the invention.

【００７４】 結 論 かくして、デザインルールの縮小に応じて、集積回路の性能を改善する構造及
び方法を提供した。これらの構造及び方法は、集積回路の拡散障壁及び種層を包
含し、これらは共に低エネルギーイオン注入により形成された後、集積回路の金
属ラインが選択的に付着される。本発明によると、金属ラインを選択的に付着さ
せるため、化学的機械研磨（ＣＭＰ）ステップを何度も行う必要がなくなる。本
発明の低エネルギーイオン注入は、拡散障壁及び種層の明確な配設を可能にする
。残留するレジストを用いて、ウェーハ表面上の不要な領域から拡散障壁及び種
層を除去することができる。上述の新規なプロセスにより形成される構造は、ア
ルミニウム、銅、金及び銀の金属インターコネクトの形成を可能にする。 CONCLUSION Thus, structures and methods have been provided that improve the performance of integrated circuits in response to shrinking design rules. These structures and methods include diffusion barriers and seed layers for integrated circuits, which are both formed by low energy ion implantation, after which the metal lines of the integrated circuits are selectively deposited. According to the present invention, the metal lines are selectively deposited, eliminating the need for multiple chemical mechanical polishing (CMP) steps. The low energy ion implantation of the present invention allows for the well-defined placement of diffusion barriers and seed layers. The residual resist can be used to remove diffusion barriers and seed layers from unwanted areas on the wafer surface. The structure formed by the novel process described above enables the formation of aluminum, copper, gold and silver metal interconnects.

【００７５】 特定の実施例を図示説明したが、当業者は、特定の実施例の代わりに同一目的
を達成する任意の構成を使用できることが分かるであろう。本願は、本発明の任
意の変形例又は設計変更を包含するものと意図されている。本発明の範囲は、上
記構造及び方法を利用する他の任意の用途を包含する。従って、本発明は、特許
請求の範囲及びその均等物によってのみ限定されることが明らかである。While a particular embodiment has been illustrated and described, those of ordinary skill in the art will appreciate that any configuration that accomplishes the same purpose may be used in place of the particular embodiment. This application is intended to cover any variations or modifications of the present invention. The scope of the present invention encompasses any other application that utilizes the above structures and methods. It is therefore evident that the invention is limited only by the claims and their equivalents.

【図面の簡単な説明】[Brief description of drawings]

【図１Ａ】 図１Ａは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
実施例を示す。FIG. 1A illustrates an example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図１Ｂ】 図１Ｂは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
実施例を示す。FIG. 1B shows an example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図１Ｃ】 図１Ｃは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
実施例を示す。FIG. 1C illustrates an example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図１Ｄ】 図１Ｄは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
実施例を示す。FIG. 1D illustrates an example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図１Ｅ】 図１Ｅは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
実施例を示す。FIG. 1E illustrates an example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図１Ｆ】 図１Ｆは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
実施例を示す。1A-1F show examples of various processing steps for forming vias and metal lines in accordance with the present invention.

【図１Ｇ】 図１Ｇは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
実施例を示す。FIG. 1G illustrates an example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図１Ｈ】 図１Ｈは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
実施例を示す。FIG. 1H illustrates an example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図１Ｉ】 図１Ｉは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
実施例を示す。FIG. 1I illustrates an example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図１Ｊ】 図１Ｊは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
実施例を示す。FIG. 1J shows an example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図１Ｋ】 図１Ｋは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
実施例を示す。FIG. 1K shows an example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図２Ａ】 図２Ａは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
別の実施例を示す。FIG. 2A illustrates another example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図２Ｂ】 図２Ｂは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
別の実施例を示す。FIG. 2B illustrates another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図２Ｃ】 図２Ｃは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
別の実施例を示す。FIG. 2C illustrates another example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図２Ｄ】 図２Ｄは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
別の実施例を示す。FIG. 2D illustrates another example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図２Ｅ】 図２Ｅは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
別の実施例を示す。FIG. 2E illustrates another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図２Ｆ】 図２Ｆは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
別の実施例を示す。FIG. 2F illustrates another example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図２Ｇ】 図２Ｇは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
別の実施例を示す。FIG. 2G illustrates another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図２Ｈ】 図２Ｈは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
別の実施例を示す。FIG. 2H illustrates another example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図２Ｉ】 図２Ｉは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
別の実施例を示す。FIG. 2I illustrates another example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図２Ｊ】 図２Ｊは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
別の実施例を示す。FIG. 2J illustrates another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図２Ｋ】 図２Ｋは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
別の実施例を示す。FIG. 2K illustrates another example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図３Ａ】 図３Ａは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 3A illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図３Ｂ】 図３Ｂは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 3B illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図３Ｃ】 図３Ｃは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 3C illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図３Ｄ】 図３Ｄは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 3D illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図３Ｅ】 図３Ｅは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 3E illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図３Ｆ】 図３Ｆは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 3F illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図３Ｇ】 図３Ｇは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 3G illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図３Ｈ】 図３Ｈは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 3H illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図３Ｉ】 図３Ｉは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 3I illustrates yet another example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図３Ｊ】 図３Ｊは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 3J illustrates yet another example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図３Ｋ】 図３Ｋは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 3K illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ａ】 図４Ａは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4A illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ｂ】 図４Ｂは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4B illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ｃ】 図４Ｃは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4C illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ｄ】 図４Ｄは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4D illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ｅ】 図４Ｅは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4E illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ｆ】 図４Ｆは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4F illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ｇ】 図４Ｇは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4G illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ｈ】 図４Ｈは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4H illustrates yet another example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ｉ】 図４Ｉは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4I illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ｊ】 図４Ｊは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4J illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ｋ】 図４Ｋは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4K illustrates yet another embodiment of various processing steps for forming vias and metal lines in accordance with the present invention.

【図４Ｌ】 図４Ｌは、本発明に従ってビアと金属ラインを形成する種々の処理ステップの
さらに別の実施例を示す。FIG. 4L illustrates yet another example of various processing steps for forming vias and metal lines in accordance with the present invention.

【図５】 図５は、本発明に従って形成された集積回路を示す。[Figure 5]   FIG. 5 shows an integrated circuit formed in accordance with the present invention.

【図６】 図６は、本発明の任意の実施例に従って形成される集積回路の一部を含むシス
テムを示す。FIG. 6 illustrates a system including a portion of an integrated circuit formed in accordance with any embodiment of the present invention.

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5F033 HH08 HH11 HH13 HH14 HH17 HH18 JJ01 JJ08 JJ11 JJ17 JJ18 JJ19 JJ27 JJ30 KK01 KK08 KK11 KK13 KK14 KK17 KK18 MM01 MM02 MM08 MM12 MM13 NN06 NN07 PP06 PP07 PP28 QQ09 QQ13 QQ48 QQ60 QQ62 RR04 RR06 RR22 ─────────────────────────────────────────────────── ─── Continued front page    (81) Designated countries EP (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, I T, LU, MC, NL, PT, SE, TR), OA (BF , BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG), AP (GH, G M, KE, LS, MW, MZ, SD, SL, SZ, TZ , UG, ZW), EA (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM), AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, B Z, CA, CH, CN, CR, CU, CZ, DE, DK , DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, J P, KE, KG, KP, KR, KZ, LC, LK, LR , LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, R O, RU, SD, SE, SG, SI, SK, SL, TJ , TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW F term (reference) 5F033 HH08 HH11 HH13 HH14 HH17                       HH18 JJ01 JJ08 JJ11 JJ17                       JJ18 JJ19 JJ27 JJ30 KK01                       KK08 KK11 KK13 KK14 KK17                       KK18 MM01 MM02 MM08 MM12                       MM13 NN06 NN07 PP06 PP07                       PP28 QQ09 QQ13 QQ48 QQ60                       QQ62 RR04 RR06 RR22

Claims (69)

【特許請求の範囲】[Claims] 【請求項１】 集積回路に拡散障壁及び種層を形成する方法であって、 平坦な表面にある多数の第１レベルのビアに開口する多数の溝を絶縁層に画定
するために絶縁材料をパターン形成し、 低エネルギーイオン注入により多数の溝に障壁／接着層を付着させ、 低エネルギーイオン注入により多数の溝の障壁／接着層上に種層を付着させる
ステップより成る拡散障壁及び種層の形成方法。1. A method of forming a diffusion barrier and seed layer in an integrated circuit, the method comprising: forming an insulating material to define a number of trenches in the insulating layer that open to a number of first level vias in a planar surface. Patterning, depositing a barrier / adhesion layer on the multiple trenches by low energy ion implantation, and depositing a seed layer on the barrier / adhesive layer on the multiple trenches by low energy ion implantation. Forming method. 【請求項２】 低エネルギーイオン注入によるステップは、１００乃至８０
０電子ボルト（ｅＶ）でイオン注入を行う請求項１の方法。2. The step of low energy ion implantation is 100-80.
The method of claim 1 wherein the ion implantation is at 0 electron volts (eV). 【請求項３】 絶縁材料をパターン形成するステップは、ポリイミドをパタ
ーン形成する請求項１の方法。3. The method of claim 1, wherein the step of patterning the insulating material patterns polyimide. 【請求項４】 障壁／接着層を付着させるステップは、チタン、ジルコニウ
ム及びハフニウムより成る群から選択した障壁／接着層を付着させる請求項１の
方法。4. The method of claim 1, wherein the step of depositing a barrier / adhesion layer deposits a barrier / adhesion layer selected from the group consisting of titanium, zirconium and hafnium. 【請求項５】 障壁／接着層を付着させるステップは、厚さが５乃至１００
オングストロームの範囲にある障壁／接着層を付着させる請求項４の方法。5. The step of applying the barrier / adhesion layer has a thickness of 5 to 100.
The method of claim 4 wherein a barrier / adhesion layer in the Angstrom range is applied. 【請求項６】 アルミニウム、銅、銀及び金より成る群から選択した金属導
体を多数の溝の種層上に付着させるステップをさらに含む請求項１の方法。6. The method of claim 1 further comprising depositing a metal conductor selected from the group consisting of aluminum, copper, silver and gold on the seed layer of the multiple trenches. 【請求項７】 種層上に金属導体を付着させるステップは、無電解メッキに
より金属導体を付着させる請求項６の方法。7. The method of claim 6, wherein the step of depositing the metal conductor on the seed layer deposits the metal conductor by electroless plating. 【請求項８】 障壁／接着層上に種層を付着させるステップは、アルミニウ
ム、銅、銀及び金より成る群から選択した種層を付着させる請求項１の方法。8. The method of claim 1, wherein the step of depositing a seed layer on the barrier / adhesion layer deposits a seed layer selected from the group consisting of aluminum, copper, silver and gold. 【請求項９】 集積回路に銅、銀または金のインターコネクトを作製する方
法であって、 第１レベルの金属インターコネクトにふさわしい厚さの絶縁層を平坦な平面上
に付着させ、 フォトレジストのマスクを用いて絶縁層をエッチングすることにより、平坦な
表面にある多数の第１レベルのビアに開口する多数の溝を絶縁層に画定し、 １００乃至７００電子ボルトの低エネルギーイオン注入により多数の溝に障壁
／接着層を付着させ、 １００乃至７００電子ボルトの低エネルギーイオン注入により多数の溝の障壁
／接着層上に種層を付着させ、 種層上に金属導体を付着させるステップより成る集積回路の銅、銀または金の
インターコネクトの作製方法。9. A method of making a copper, silver or gold interconnect in an integrated circuit, the method comprising depositing an insulating layer of a thickness suitable for a first level metal interconnect on a flat planar surface and applying a photoresist mask. Etching the insulating layer with to define a number of trenches in the insulating layer that open into a number of first level vias on a flat surface, and a low energy ion implant of 100 to 700 eV to produce a number of trenches. Depositing a barrier / adhesion layer, depositing a seed layer on the barrier / adhesion layer of multiple trenches by low energy ion implantation of 100 to 700 eV, and depositing a metal conductor on the seed layer; A method of making a copper, silver or gold interconnect. 【請求項１０】 フォトレジストのマスクを用いて絶縁層をエッチングする
ことにより該絶縁層に多数の溝を画定するステップはさらに、 多数の溝の外側の多数の領域の絶縁層上にフォトレジスト層を残し、 金属導体を種層上に付着させる前に、フォトレジストのストリップにより多数
の溝の外側の多数の領域から障壁／接着層と種層とを除去するステップを含む請
求項９の方法。10. The step of defining multiple trenches in the insulating layer by etching the insulating layer using a photoresist mask further comprises: photoresist layer over the insulating layer in multiple regions outside the multiple trenches. And removing the barrier / adhesion layer and the seed layer from a number of regions outside the plurality of trenches with a strip of photoresist prior to depositing the metal conductor on the seed layer. 【請求項１１】 多数の溝に障壁／接着層を付着させるステップは、ジルコ
ニウムの障壁／接着層を、約１００電子ボルトの低エネルギーイオン注入により
、注入角度を平坦な表面に鉛直の方向から約１５°ずれた方向に変化させて、付
着させるステップを含む請求項９の方法。11. The step of depositing a barrier / adhesion layer in the plurality of trenches comprises implanting a zirconium barrier / adhesion layer by low energy ion implantation of about 100 eV, with an implantation angle from a direction perpendicular to a flat surface. 10. The method of claim 9 including the step of changing and adhering in a direction offset by 15 °. 【請求項１２】 ジルコニウムの障壁／接着層を付着させるステップは、厚
さが約５０オングストロームのジルコニウムの障壁／接着層を付着させるステッ
プを含む請求項１１の方法。12. The method of claim 11, wherein depositing a zirconium barrier / adhesion layer comprises depositing a zirconium barrier / adhesion layer having a thickness of about 50 angstroms. 【請求項１３】 第１レベルの金属インターコネクトに好適な厚さの絶縁層
を付着させるステップは、厚さが約５０００オングストロームのポリイミド層を
付着させる層を付着させる請求項９の方法。13. The method of claim 9, wherein the step of depositing an insulating layer of a suitable thickness on the first level metal interconnect deposits a layer depositing a polyimide layer having a thickness of about 5000 angstroms. 【請求項１４】 多数の溝の障壁／接着層上に種層を付着させるステップは
、平坦な表面に鉛直の方向に、約１００電子ボルトの低エネルギーイオン注入に
より、銅層を付着させるステップを含む請求項９の方法。14. Depositing a seed layer on the barrier / adhesion layer of multiple trenches by depositing a copper layer in a vertical direction on a flat surface by low energy ion implantation of about 100 eV. The method of claim 9 including. 【請求項１５】 銅層を付着させるステップは、厚さが約１００オングスト
ロームの銅層を付着させる請求項１４の方法。15. The method of claim 14, wherein depositing a copper layer deposits a copper layer having a thickness of about 100 angstroms. 【請求項１６】 平坦な表面に鉛直の方向の約１００電子ボルトの低エネル
ギーイオン注入により、銅層上に厚さが約５０オングストロームのアルミニウム
層を付着させるステップをさらに含む請求項１５の方法。16. The method of claim 15, further comprising depositing an aluminum layer having a thickness of about 50 angstroms on the copper layer by low energy ion implantation of about 100 eV in a vertical direction on the flat surface. 【請求項１７】 集積回路に障壁層及び種層を作製する方法であって、 第１レベルの金属インターコネクトにふさわしい厚さの絶縁層を平坦な平面上
に付着させ、 フォトレジストのマスクを用いて絶縁層をエッチングすることにより、平坦な
表面にある多数の第１レベルのビアに開口する多数の溝を絶縁層に画定し、 １００乃至７００電子ボルトの低エネルギーイオン注入により、厚さが５乃至
１５０オングストロームの障壁／接着層を多数の溝に付着させ、 １００乃至７００電子ボルトの低エネルギーイオン注入により、多数の溝の障
壁／接着層上に厚さが５乃至１５０オングストロームの種層を付着させ、 選択的付着プロセスにより、種層上に金属導体を付着させるステップより成る
集積回路に障壁層及び種層を作製する方法。17. A method of fabricating a barrier layer and a seed layer in an integrated circuit, the method comprising: depositing an insulating layer of a thickness suitable for a first level metal interconnect on a flat plane and using a photoresist mask. The insulating layer is etched to define a number of trenches in the insulating layer that open into a number of first level vias on the flat surface, and a low energy ion implant of 100 to 700 eV to achieve a thickness of 5 to 5 nm. A 150 Å barrier / adhesion layer is deposited on the multiple trenches, and a low energy ion implant of 100 to 700 eV is used to deposit a seed layer with a thickness of 5 to 150 Å on the multiple trench barrier / adhesive layers. , A method of making a barrier layer and a seed layer in an integrated circuit comprising depositing a metal conductor on the seed layer by a selective deposition process. 【請求項１８】 絶縁層を付着させるステップは、酸化物層を付着させる請
求項１７の方法。18. The method of claim 17, wherein depositing an insulating layer deposits an oxide layer. 【請求項１９】 酸化物層を付着させるステップは、フッ化けい素酸化物を
付着させる請求項１８の方法。19. The method of claim 18, wherein the step of depositing an oxide layer deposits a silicon fluoride oxide. 【請求項２０】 多数の溝に障壁／接着層を付着させるステップは、約１０
０電子ボルトの低エネルギーイオン注入により、厚さが約５０オングストローム
のチタンまたはジルコニウムの障壁／接着層を付着させるステップを含む請求項
１７の方法。20. The step of depositing a barrier / adhesion layer in a number of grooves is about 10
18. The method of claim 17 including the step of depositing a titanium / zirconium barrier / adhesion layer having a thickness of about 50 angstroms by low energy ion implantation of 0 eV. 【請求項２１】 多数の溝の障壁／接着層上に種層を付着させるステップは
、 約１００電子ボルトの低エネルギーイオン注入により、厚さが約１００オング
ストロームの第１のアルミニウム層を障壁／接着層上に付着させ、 約１００電子ボルトの低エネルギーイオン注入により、厚さが約１０オングス
トロームの銅層を第１のアルミニウム層上に付着させ、 約１００電子ボルトの低エネルギーイオン注入により、厚さが約５０オングス
トロームの第２のアルミニウム層を銅層上に付着させるステップを含む請求項１
７の方法。21. The step of depositing a seed layer on the barrier / adhesion layer of the multiple trenches comprises low energy ion implantation of about 100 eV to barrier / bond the first aluminum layer having a thickness of about 100 angstroms. A copper layer having a thickness of about 10 angstroms is deposited on the first aluminum layer by low-energy ion implantation of about 100 eV and a thickness of about 100 eV by low-energy ion implantation. 2. depositing a second aluminum layer of about 50 angstroms on the copper layer.
Method 7 【請求項２２】 選択的付着プロセスにより金属導体を種層上に付着させる
ステップは、絶縁層の頂面まで多数の溝を充填するに十分な金属導体を種層上に
付着させる請求項２１の方法。22. The step of depositing a metal conductor on the seed layer by a selective deposition process deposits enough metal conductor on the seed layer to fill a number of grooves up to the top surface of the insulating layer. Method. 【請求項２３】 集積回路に障壁層及び種層を作製する方法であって、 第１レベルの金属インターコネクトにふさわしい厚さの酸化物層を平坦な平面
上に付着させ、 フォトレジストのマスクを用いて絶縁層をエッチングすることにより、平坦な
表面にある多数の第１レベルのビアに開口する多数の溝を酸化物層に画定し、 約１００電子ボルトの低エネルギーイオン注入により、厚さが約１００オング
ストロームのタンタル層を多数の溝に付着させ、 約７００電子ボルトの低エネルギーイオン注入により、タンタル層上に窒素の
層を付着させ、 約１００電子ボルトの低エネルギーイオン注入により、多数の溝の窒素の層上
に厚さが約１００オングストロームの銅の種層を付着させ、 選択的付着プロセスにより、種層上に金属導体を付着させるステップより成る
集積回路に障壁層及び種層を作製する方法。23. A method of making a barrier layer and a seed layer in an integrated circuit, comprising depositing an oxide layer of a thickness suitable for a first level metal interconnect on a flat plane and using a photoresist mask. Etching the insulating layer to define a number of trenches in the oxide layer that open into a number of first level vias on the flat surface, and a low energy ion implant of about 100 eV to provide a thickness of about 100 eV. A 100 angstrom tantalum layer is deposited in the multiple trenches, a low energy ion implant of approximately 700 electron volts is used to deposit a layer of nitrogen on the tantalum layer, and a low energy ion implant of approximately 100 electron volts is performed in the multiple trenches. Depositing a copper seed layer having a thickness of about 100 Å on the nitrogen layer and depositing a metal conductor on the seed layer by a selective deposition process. A method of making a barrier layer and a seed layer in an integrated circuit comprising steps. 【請求項２４】 約１００電子ボルトの低エネルギーイオン注入によりタン
タル層を付着させるステップは、注入角度が平坦な表面に鉛直の方向から１５°
ずれた方向に変化するように注入角度を変化させる請求項２３の方法。24. The step of depositing the tantalum layer by low energy ion implantation of about 100 electron volts comprises 15 ° from a vertical direction on a surface having a flat implantation angle.
24. The method of claim 23, wherein the implantation angle is varied to vary in offset directions. 【請求項２５】 約７００電子ボルトの低エネルギーイオン注入によりタン
タル層上に窒素の層を付着させるステップは、角度が平坦な表面に鉛直の方向か
ら１５°ずれた方向に変化するように注入角度を変化させる請求項２３の方法。25. The step of depositing a layer of nitrogen on the tantalum layer by low energy ion implantation of about 700 electron volts comprises implanting angles such that the angles vary 15 degrees from the vertical direction on a flat surface. 24. The method of claim 23, wherein 【請求項２６】 約１００電子ボルトの低エネルギーイオン注入により多数
の溝の障壁／接着層上に銅の種層を付着させるステップは、平坦な表面に鉛直の
方向に銅の種層を注入する請求項２３の方法。26. Depositing a copper seed layer over the barrier / adhesion layer of multiple trenches by low energy ion implantation of about 100 eV implants the copper seed layer vertically into a planar surface. 24. The method of claim 23. 【請求項２７】 フォトレジストのマスクを用いて絶縁層をエッチングする
ことにより該絶縁層に多数の溝を画定するステップはさらに、 多数の溝の外側の多数の領域の絶縁層上にフォトレジスト層を残し、 金属導体を種層上に付着させる前に、フォトレジストのストリップにより多数
の溝の外側の多数の領域からタンタル層、窒素の層及び銅の種層を除去するステ
ップを含む請求項２３の方法。27. The step of defining multiple trenches in the insulating layer by etching the insulating layer using a photoresist mask further comprises: photoresist layer over the insulating layer in multiple regions outside the multiple trenches. And removing the tantalum layer, the nitrogen layer and the copper seed layer from the multiple areas outside the multiple trenches with a strip of photoresist prior to depositing the metal conductor on the seed layer. the method of. 【請求項２８】 選択的付着プロセスにより種層上に金属導体を付着させる
ステップは、無電解メッキにより銅層を付着させる請求項２３の方法。28. The method of claim 23, wherein depositing the metal conductor on the seed layer by a selective deposition process deposits the copper layer by electroless plating. 【請求項２９】 種層上に金属導体を付着させるステップは、多数の溝を酸
化物層の頂面より約１００オングストローム低いレベルに充填する請求項２８の
方法。29. The method of claim 28, wherein depositing a metal conductor on the seed layer fills the plurality of trenches to a level about 100 angstroms below the top surface of the oxide layer. 【請求項３０】 多数の溝の金属導体上に厚さが約１００オングストローム
の窒化タンタル層を付着させるステップをさらに含む請求項２６の方法。30. The method of claim 26, further comprising depositing a tantalum nitride layer having a thickness of about 100 angstroms on the multi-trench metal conductor. 【請求項３１】 集積回路に銅の金属ラインを形成する方法であって、 第１レベルの金属インターコネクトにふさわしい厚さのポリマー層を平坦な平
面上に付着させ、 フォトレジストのマスクを用いてポリマー層をエッチングすることにより、平
坦な表面にある多数の第１レベルのビアに開口する多数の溝をポリマー層に画定
し、 約１００電子ボルトの低エネルギーイオン注入により、厚さが約１５オングス
トロームのジルコニウム層を多数の溝に付着させ、 約１００電子ボルトの低エネルギーイオン注入により、多数の溝のジルコニウ
ム層上に厚さが約５０オングストロームの銅の種層を付着させ、 選択的付着プロセスにより、種層上に第１レベルの金属導体を付着させるステ
ップより成る集積回路に銅の金属ラインを形成する方法。31. A method of forming copper metal lines in an integrated circuit, the method comprising depositing a polymer layer of a thickness suitable for a first level metal interconnect on a planar surface and using a photoresist mask to form the polymer. The layer is etched to define a number of trenches in the polymer layer that open into a number of first level vias on the flat surface, and low energy ion implantation of about 100 eV produces a thickness of about 15 angstroms. A zirconium layer is deposited in the multiple trenches, a low energy ion implant of approximately 100 electron volts is used to deposit a copper seed layer having a thickness of approximately 50 angstroms on the zirconium layer in the multiple trenches, and a selective deposition process is performed. A method of forming a copper metal line in an integrated circuit comprising depositing a first level metal conductor on a seed layer. 【請求項３２】 約１００電子ボルトの低エネルギーイオン注入により、銅
の種層上に厚さが約５０オングストロームのアルミニウム層を付着させるステッ
プをさらに含む請求項３１の方法。32. The method of claim 31, further comprising depositing an aluminum layer having a thickness of about 50 angstroms on the copper seed layer by low energy ion implantation of about 100 electron volts. 【請求項３３】 フォトレジストのマスクを用いてポリマー層をエッチング
することにより該ポリマー層に多数の溝を画定するステップはさらに、 多数の溝の外側の多数の領域のポリマー層上にフォトレジスト層を残し、 第１レベルの金属導体を種層上に付着させる前に、フォトレジストのストリッ
プにより多数の溝の外側の多数の領域からジルコニウム層及び銅の種層を除去す
るステップを含む請求項３１の方法。33. Defining a plurality of trenches in the polymer layer by etching the polymer layer using a photoresist mask further comprises: photoresist layer on the polymer layer in a plurality of regions outside the plurality of trenches. And removing the zirconium layer and the copper seed layer from the multiple regions outside the multiple trenches with a strip of photoresist prior to depositing the first level metal conductor on the seed layer. the method of. 【請求項３４】 選択的付着プロセスにより種層上に金属導体を付着させる
ステップは、多数の溝をポリマー層の頂面まで充填するために無電解メッキによ
り銅層を付着させる請求項３１の方法。34. The method of claim 31, wherein the step of depositing the metal conductor on the seed layer by a selective deposition process deposits the copper layer by electroless plating to fill the multiple grooves to the top surface of the polymer layer. . 【請求項３５】 ポリマー層を付着させるステップは、発泡ポリマー層を付
着させる請求項３１の方法。35. The method of claim 31, wherein depositing a polymer layer deposits a foamed polymer layer. 【請求項３６】 第１レベルの金属導体上に多数の第２レベルのビアと第２
レベルの金属インターコネクトとを形成する、厚さが約１０，０００オングスト
ロームのポリマー層を付着させ、 デュアルダマシンプロセスによりフォトレジストのマスクを用いてポリマー層
をエッチングすることにより、第１レベルの金属導体に開口する多数の第２レベ
ルのビアと多数の第２レベルの金属溝とをポリマー層に画定し、 約１００電子ボルトの低エネルギーイオン注入により、厚さが約１５オングス
トロームのジルコニウム層を多数の第２レベルのビアと多数の第２レベルの金属
溝とに付着させ、 約１００電子ボルトの低エネルギーイオン注入により、多数の第２レベルのビ
ア及び多数の第２レベルの金属溝のジルコニウム層上に厚さが約５０オングスト
ロームの銅の種層を付着させ、 選択的付着プロセスにより、多数の第２レベルのビア及び多数の第２レベルの
金属溝の種層上に銅層を付着させるステップより成る請求項３５の方法。36. A number of second level vias and a second level on the first level metal conductor.
Depositing a polymer layer having a thickness of about 10,000 angstroms, which forms a level metal interconnect, and etching the polymer layer using a photoresist mask by a dual damascene process to form a first level metal conductor. A number of open second level vias and a number of second level metal trenches are defined in the polymer layer, and a low energy ion implant of about 100 eV is used to form a number of zirconium layers of about 15 angstroms in a number of layers. A low energy ion implantation of about 100 eV is applied to the zirconium layer of the second level vias and the second level metal grooves to deposit the zirconium layer on the second level vias and the second level metal grooves. A copper seed layer having a thickness of about 50 angstroms is deposited, and a selective deposition process is used to deposit a large number of layers. 36. The method of claim 35, comprising depositing a copper layer on the seed layer of the two level vias and a number of second level metal trenches. 【請求項３７】 約１００電子ボルトの低エネルギーイオン注入により、銅
の種層上に厚さが約５０オングストロームのアルミニウム層を付着させるステッ
プをさらに含む請求項３６の方法。37. The method of claim 36, further comprising depositing an aluminum layer having a thickness of about 50 angstroms on the copper seed layer by low energy ion implantation of about 100 eV. 【請求項３８】 種層上に銅層を付着させるステップは、無電解メッキによ
り種層上に銅層を付着させる請求項３７の方法。38. The method of claim 37, wherein the step of depositing a copper layer on the seed layer deposits the copper layer on the seed layer by electroless plating. 【請求項３９】 酸素プラズマエッチングにより各ポリマー層を除去するス
テップをさらに含む請求項３８の方法。39. The method of claim 38, further comprising removing each polymer layer by oxygen plasma etching. 【請求項４０】 集積回路に多層配線構造を形成する方法であって、 平坦な表面にある多数の第１レベルのビアに開口する多数の第１レベルの金属
ライン溝を第１の絶縁層に画定するために、フォトレジストのマスクにより第１
の絶縁層をパターン形成し、 １００乃至７００電子ボルトの低エネルギーイオン注入により、厚さが５乃至
１５０オングストロームの範囲にある第１の障壁／接着層を多数の第１レベルの
金属ライン溝に付着させ、 １００乃至７００電子ボルトの低エネルギーイオン注入により、厚さが５乃至
１５０オングストロームの範囲にある第１の種層を多数の第１レベルの金属ライ
ン溝の障壁／接着層上に付着させ、 選択的付着プロセスにより第１の種層上に多数の第１レベルの金属ラインを付
着させ、 多数の第２レベルのビア及び第２レベルの金属インターコネクトが多数の第１
レベルの金属ライン上に形成される厚さが約１０、０００オングストロームの第
２の絶縁層を付着させ、 デュアルダマシンプロセスによりフォトレジストのマスクを用いて第２の絶縁
層をエッチングすることにより、多数の第１レベルの金属ラインに開口する多数
の第２レベルのビア及び第２レベルの金属ライン溝を第２の絶縁層に画定し、 １００乃至７００電子ボルトの低エネルギーイオン注入により、厚さが５乃至
１５０オングストロームの範囲にある第２の障壁／接着層を多数の第２レベルの
ビア及び多数の第２レベルの金属ライン溝に付着させ、 １００乃至７００電子ボルトの低エネルギーイオン注入により、厚さが５乃至
１００オングストロームの範囲にある第２の種層を多数の第２レベルのビア及び
多数の第２レベルの金属ライン溝の障壁／接着層上に付着させ、 選択的付着プロセスにより、多数の第２レベルのビア及び多数の第２レベルの
金属ライン溝の第２の種層上に金属導体を付着させるステップより成る多層配線
構造の形成方法。40. A method of forming a multi-layer wiring structure in an integrated circuit, the method comprising forming a plurality of first level metal line trenches opening in a plurality of first level vias on a flat surface in a first insulating layer. First by a mask of photoresist to define
The insulating layer and depositing a first barrier / adhesive layer with a thickness in the range of 5-150 Angstroms on a number of first level metal line trenches by low energy ion implantation of 100-700 eV. And depositing a first seed layer having a thickness in the range of 5 to 150 angstroms on the barrier / adhesion layer of a number of first level metal line trenches by low energy ion implantation of 100 to 700 eV, Depositing a number of first level metal lines on the first seed layer by a selective deposition process, a number of second level vias and a number of first level metal interconnects;
By depositing a second insulating layer having a thickness of about 10,000 angstroms formed on the level metal lines and etching the second insulating layer using a photoresist mask by a dual damascene process, A plurality of second level vias and second level metal line trenches opening into the first level metal lines of the second insulating layer, the low energy ion implantation of 100 to 700 eV reduces the thickness. A second barrier / adhesion layer in the range of 5 to 150 angstroms is deposited on the multiple second level vias and multiple second level metal line trenches, and a low energy ion implant of 100 to 700 eV is used to increase the thickness. A second seed layer having a thickness in the range of 5 to 100 angstroms and a number of second level vias and a number of second level metal layers. A metal conductor on the second seed layer of the plurality of second level vias and the plurality of second level metal line grooves by a selective deposition process. Of forming a multi-layered wiring structure. 【請求項４１】 第１の絶縁層をパターン形成し、第２の絶縁層を付着させ
るステップは、ポリイミドの第１の絶縁層をパターン形成し、ポリイミドの第２
の絶縁層を付着させる請求項４０の方法。41. The step of patterning a first insulating layer and depositing a second insulating layer comprises patterning a first insulating layer of polyimide and a second polyimide layer.
41. The method of claim 40, wherein the insulating layer is deposited. 【請求項４２】 第１及び第２の障壁／接着層を付着させるステップは、窒
化タンタル、チタン、ジルコニウム及びハフニウムより成る群から選択した第１
及び第２の障壁／接着層を付着させる請求項４０の方法。42. The step of depositing the first and second barrier / adhesion layers comprises first selecting from the group consisting of tantalum nitride, titanium, zirconium and hafnium.
41. The method of claim 40, wherein a second barrier / adhesive layer is applied. 【請求項４３】 多数の第１レベルの金属ラインを付着させ、第２の種層上
に金属導体を付着させるステップは、アルミニウム、銅、銀及び金より成る群か
ら選択した多数の第１レベルの金属ラインを付着させ、アルミニウム、銅、銀及
び金から成る群から選択した金属導体を第２の種層上に付着させる請求項４０の
方法。43. The step of depositing a number of first level metal lines and depositing a metal conductor on the second seed layer comprises a number of first level selected from the group consisting of aluminum, copper, silver and gold. 41. The method of claim 40, wherein said metal line is deposited and a metal conductor selected from the group consisting of aluminum, copper, silver and gold is deposited on the second seed layer. 【請求項４４】 多数の第１レベルの金属ラインを付着させ、第２の種層上
に金属導体を付着させるステップは、無電解メッキにより、多数の第１レベルの
金属ラインを付着させ、第２の種層上に金属導体を付着させる請求項４０の方法
。44. The step of depositing a number of first level metal lines and depositing a metal conductor on the second seed layer comprises depositing a number of first level metal lines by electroless plating, 41. The method of claim 40, wherein a metal conductor is deposited on the second seed layer. 【請求項４５】 第１及び第２の障壁／接着層上に第１及び第２の種層を付
着させるステップは、アルミニウム、銅、銀及び金より成るから選択した第１及
び第２の種層を付着させる請求項４０の方法。45. The step of depositing first and second seed layers on the first and second barrier / adhesion layers comprises first and second seeds selected from the group consisting of aluminum, copper, silver and gold. 41. The method of claim 40, wherein the layers are applied. 【請求項４６】 フォトレジストのマスクを用いて第１の絶縁層をパターン
形成し、デュアルダマシンプロセスによりフォトレジストのマスクを用いて第２
の絶縁層をエッチングするステップは、 第１及び第２の絶縁層の頂面上に残留するフォトレジスト層を残し、 多数の第１レベルの金属ラインを付着させ、金属導体を第２の種層上に付着さ
せる前に、フォトレジストのストリップにより第１及び第２の絶縁層の頂面上か
ら第１及び第２の障壁／接着層だけでなく第１及び第２の種層を除去するステッ
プを含む請求項４０の方法。46. The first insulating layer is patterned using a photoresist mask and the second insulating layer is patterned using a photoresist mask by a dual damascene process.
The step of etching the insulating layer of, leaving a photoresist layer remaining on top of the first and second insulating layers, depositing a number of first level metal lines, and depositing a metal conductor on the second seed layer. Removing the first and second seed layers as well as the first and second barrier / adhesion layers from the top surface of the first and second insulating layers by strips of photoresist prior to depositing thereon. 41. The method of claim 40, including. 【請求項４７】 集積回路の金属層であって、 基板の多数のシリコンデバイスに接続された多数の第１レベルのビアと、 多数の第１レベルのビアの上に形成され、それらと接続された多数の第１レベ
ルの金属ラインと、 多数の第１レベルの金属ライン上に形成され、厚さが５乃至１５０オングスト
ロームの範囲にある障壁／接着層と、 少なくとも、障壁／接着層の一部と、多数の第１レベルの金属ラインとの間に
形成され、厚さが５乃至１５０オングストロームの範囲にある種層とより成る集
積回路の金属層。47. A metal layer of an integrated circuit comprising: a number of first level vias connected to a number of silicon devices of a substrate; and formed over and connected to a number of first level vias. A plurality of first level metal lines, a barrier / adhesive layer formed on the plurality of first level metal lines and having a thickness in the range of 5 to 150 angstroms, and at least a part of the barrier / adhesive layer And a seed layer having a thickness in the range of 5 to 150 angstroms and formed between a plurality of first level metal lines. 【請求項４８】 厚さが５乃至１５０オングストロームの範囲にある障壁／
接着層は、チタン、ジルコニウム及びハフニウムより成る群から選択した障壁／
接着層を含む請求項４７の金属層。48. A barrier / thickness in the range of 5 to 150 angstroms
The adhesive layer is a barrier / selected from the group consisting of titanium, zirconium and hafnium.
48. The metal layer of claim 47 including an adhesive layer. 【請求項４９】 基板の多数のシリコンデバイスに接続した多数の第１レベ
ルのビアは、絶縁層に取り囲まれている請求項４７の金属層。49. The metal layer of claim 47, wherein the plurality of first level vias connected to the plurality of silicon devices of the substrate are surrounded by an insulating layer. 【請求項５０】 多数の第１レベルの金属ライン上に形成された障壁／接着
層は、ポリイミドの絶縁層により取り囲まれている請求項４７の金属層。50. The metal layer of claim 47, wherein the barrier / adhesion layer formed on the plurality of first level metal lines is surrounded by an insulating layer of polyimide. 【請求項５１】 多数の第１レベルの金属ラインは、アルミニウム、銅、銀
及び金より成る群から選択された多数の第１レベルの金属ラインを含む請求項４
７の金属層。51. The number of first level metal lines includes a number of first level metal lines selected from the group consisting of aluminum, copper, silver and gold.
7 metal layers. 【請求項５２】 集積メモリー回路であって、 １またはそれ以上のトランジスタを含む基板と、 基板の１またはそれ以上のトランジスタに接続された１またはそれ以上の第１
レベルのビアを備え、基板の上層を形成する絶縁層と、 １またはそれ以上の第１レベルのビアの上方に形成されそれらと接続された１
またはそれ以上の導電構造を有し、絶縁層の上層を形成するポリイミド層とより
成り、 １またはそれ以上の導電構造はそれぞれ、 多数の第１レベルの金属ラインと、 多数の第１レベルの金属ライン上に形成され、厚さが５乃至１５０オングスト
ロームの範囲にある障壁／接着層と、 少なくとも、障壁／接着層の一部と、多数の第１レベルの金属ラインとの間に
形成され、厚さが５乃至１５０オングストロームの範囲にある種層とより成る集
積メモリー回路。52. An integrated memory circuit, comprising: a substrate including one or more transistors, and one or more first transistors connected to the one or more transistors of the substrate.
An insulating layer that comprises a level via and forms an upper layer of the substrate; and 1 formed above and connected to one or more first level vias
Or more conductive structures, comprising a polyimide layer forming an upper layer of the insulating layer, wherein each of the one or more conductive structures is a number of first level metal lines and a number of first level metals. A barrier / adhesion layer formed on the line and having a thickness in the range of 5 to 150 angstroms, at least a portion of the barrier / adhesion layer, and a number of first level metal lines; An integrated memory circuit comprising a seed layer having a thickness in the range of 5-150 Angstroms. 【請求項５３】 プロセッサーと、 プロセッサーに結合された集積メモリー回路とより成り、 集積メモリー回路はさらに、 １またはそれ以上のトランジスタを備えた基板と、 １またはそれ以上のトランジスタに接続された１またはそれ以上の第１レベル
のビアを備え、基板の上層を形成する絶縁層と、 １またはそれ以上の第１レベルのビアの上方に形成されそれらと接続された１
またはそれ以上の導電構造を有し、絶縁層の上層を形成するポリイミド層とより
成り、 １またはそれ以上の導電構造はそれぞれ、 多数の第１レベルの金属ラインと、 多数の第１レベルの金属ライン上に形成され、厚さが５乃至１５０オングスト
ロームの範囲にある障壁／接着層と、 少なくとも、障壁／接着層の一部と、多数の第１レベルの金属ラインとの間に
形成され、厚さが５乃至１５０オングストロームの範囲にある種層とより成るシ
ステム。53. A processor and an integrated memory circuit coupled to the processor, the integrated memory circuit further comprising: a substrate having one or more transistors, and one or more connected to one or more transistors. An insulating layer having higher first level vias and forming an upper layer of the substrate; and 1 formed above and connected to one or more first level vias
Or more conductive structures, comprising a polyimide layer forming an upper layer of the insulating layer, wherein each of the one or more conductive structures is a number of first level metal lines and a number of first level metals. A barrier / adhesion layer formed on the line and having a thickness in the range of 5 to 150 angstroms, at least a portion of the barrier / adhesion layer, and a number of first level metal lines; A system comprising a seed layer having a range of 5 to 150 Angstroms. 【請求項５４】 厚さが５乃至１５０オングストロームの障壁／接着層は、
チタン、ジルコニウム及びハフニウムより成る群から選択した障壁／接着層を含
む請求項５３のシステム。54. A barrier / adhesive layer having a thickness of 5 to 150 angstroms,
54. The system of claim 53, comprising a barrier / adhesion layer selected from the group consisting of titanium, zirconium and hafnium. 【請求項５５】 少なくとも、障壁／接着層の一部と、多数の第１レベルの
金属ラインとの間に形成され、厚さが５乃至１５０オングストロームの範囲にあ
る種層は銅の種層より成り、多数の第１レベルの金属ラインは多数の銅の金属ラ
インより成る請求項５３のシステム。55. A seed layer formed between at least a portion of the barrier / adhesion layer and a number of first level metal lines and having a thickness in the range of 5 to 150 angstroms is better than a copper seed layer. 54. The system of claim 53, wherein the plurality of first level metal lines comprises a plurality of copper metal lines. 【請求項５６】 集積回路の金属層であって、 基板の多数のシリコンデバイスに接続された、第１の絶縁層内の多数の第１レ
ベルのビアと、 第１の絶縁層内の多数の第１レベルのビア上に形成された酸化物層とより成り
、 酸化物層は、該酸化物層の頂面から多数の第１レベルのビアへ接続を行う多数
の導電構造を有し、 各導電構造は、 厚さが約５０オングストロームのチタンまたはジルコニウム層と、 チタンまたはジルコニウム層上の、厚さが約５０オングストロームの第１のア
ルミニウム層と、 第１のアルミニウム層上の、厚さが約５０オングストロームの銅層と、 銅層上の、厚さが約５０オングストロームのアルミニウムの第２の層とより成
る集積回路の金属層。56. A plurality of first level vias in a first insulating layer connected to a plurality of silicon devices of a substrate, and a plurality of first level vias in the first insulating layer, the metal layers of the integrated circuit. Consisting of an oxide layer formed on the first level vias, the oxide layer having a number of conductive structures connecting from the top surface of the oxide layer to a number of the first level vias, The conductive structure comprises a titanium or zirconium layer having a thickness of about 50 Å, a first aluminum layer having a thickness of about 50 Å on the titanium or zirconium layer, and a thickness of about 50 Å on the first aluminum layer. A metal layer of an integrated circuit comprising a 50 angstrom copper layer and a second layer of aluminum having a thickness of about 50 angstroms on the copper layer. 【請求項５７】 集積回路の金属インターコネクトであって、 基板の多数のシリコンデバイスに接続された、第１の絶縁層内の多数の第１レ
ベルのビアと、 第１の絶縁層内の多数の第１レベルのビア上に形成された酸化物層とより成り
、 酸化物層は、該酸化物層の頂面から多数の第１レベルのビアへ接続を行う多数
の導電構造を有し、 各導電構造は、 厚さが約１００オングストロームのタンタル層と、 タンタル層上の窒素層と、 窒素層上の、厚さが約１００オングストロームの種層と、 種層上の銅金属ラインとより成る集積回路の金属インターコネクト。57. A metal interconnect of an integrated circuit comprising: a plurality of first level vias in a first insulating layer and a plurality of first level vias in a first insulating layer connected to a plurality of silicon devices of a substrate. Consisting of an oxide layer formed on the first level vias, the oxide layer having a number of conductive structures connecting from the top surface of the oxide layer to a number of the first level vias, The conductive structure is composed of a tantalum layer having a thickness of about 100 Å, a nitrogen layer on the tantalum layer, a seed layer having a thickness of about 100 Å on the nitrogen layer, and a copper metal line on the seed layer. Circuit metal interconnect. 【請求項５８】 各導電構造は、その頂面が酸化物層の頂面と同一レベルと
なるように形成された窒化タンタル層をさらに含む請求項５７の金属層。58. The metal layer of claim 57, wherein each conductive structure further comprises a tantalum nitride layer formed such that its top surface is flush with the top surface of the oxide layer. 【請求項５９】 集積回路の配線構造であって、 基板の多数のシリコンデバイスに接続された、第１の絶縁層内の多数の第１レ
ベルのビアと、 第１の絶縁層の多数の第１レベルのビア上に形成され、それらと接続された第
１の多数の導電構造とより成り、 各導電構造は、 厚さが約１５オングストロームのジルコニウム層と、 ジルコニウム層上の厚さが約５０オングストロームの銅の種層と、 銅の種層上に形成された銅の金属ラインとより成る集積回路の配線構造。59. An integrated circuit wiring structure comprising: a plurality of first level vias in a first insulating layer and a plurality of first insulating layers connected to a plurality of silicon devices of a substrate. A first number of conductive structures formed on and connected to the vias of one level, each conductive structure having a zirconium layer having a thickness of about 15 Å and a thickness of about 50 on the zirconium layer. An integrated circuit wiring structure consisting of an Angstrom copper seed layer and copper metal lines formed on the copper seed layer. 【請求項６０】 各導電構造はさらに、銅の種層と、銅の金属ラインとの間
に形成された厚さが約５０オングストロームのアルミニウム層を含む請求項５９
の配線構造。60. Each conductive structure further comprises a copper seed layer and an aluminum layer having a thickness of about 50 angstroms formed between the copper metal lines.
Wiring structure. 【請求項６１】 多数の導電構造を取り囲むポリマー層をさらに含む請求項
５９の配線構造。61. The wiring structure of claim 59, further comprising a polymer layer surrounding a number of conductive structures. 【請求項６２】 ポリマー層は発泡ポリマー層を含む請求項６１の配線構造
。62. The wiring structure of claim 61, wherein the polymer layer comprises a foamed polymer layer. 【請求項６３】 第１の多数の導電構造上に形成されそれらと接続された多
数の第２レベルのビア及び多数の第２レベルの金属ラインを含む第２の多数の導
電構造をさらに有し、 第２の多数の導電構造はそれぞれ、 厚さが約１５オングストロームのジルコニウム層と、 ジルコニウム層の少なくとも一部の上の厚さが約５０オングストロームの銅の
種層と、 種層上及びジルコニウム層内の銅のコア導体とより成る請求項５９の配線構造
。63. A second plurality of conductive structures further comprising a plurality of second level vias formed on and connected to the first plurality of conductive structures and a plurality of second level metal lines. A second plurality of conductive structures each comprising a zirconium layer having a thickness of about 15 Å, a copper seed layer having a thickness of about 50 Å on at least a portion of the zirconium layer, and the seed layer and the zirconium layer. 60. The wiring structure of claim 59 comprising an inner copper core conductor. 【請求項６４】 集積回路の多層配線構造であって、 基板の多数のシリコンデバイスに接続された、第１の絶縁層内の多数の第１レ
ベルのビアと、 第１の絶縁層内の多数の第１レベルのビア上に形成され、それらと接続された
第１の多数の導電構造と、 第１の多数の導電構造上に形成されそれらと接続された、多数の第２レベルの
ビア及び多数の第２レベルの金属ラインを含む第２の多数の導電構造とより成り
、 第１の導電構造はそれぞれ、 厚さが５乃至１５０オングストロームの範囲にある第１の障壁／接着層と、 第１の障壁／接着層ジルコニウム層の少なくとも一部の上に形成され、厚さが
５乃至１５０オングストロームの範囲にある第１の種層と、 第１の種層上及び第１の障壁／接着層内に形成された第１のコア導体とより成
り、 第２の導電構造はそれぞれ、 厚さが５乃至１５０オングストロームの範囲にある第２の障壁／接着層と、 第２の障壁／接着層ジルコニウム層の少なくとも一部の上に形成され、厚さが
５乃至１５０オングストロームの範囲にある第２の種層と、 第２の種層上及び第２の障壁／接着層内に形成された第２のコア導体とより成
る集積回路の多層配線構造。64. A multilayer wiring structure for an integrated circuit, comprising: a plurality of first level vias in a first insulating layer and a plurality of first level insulating layers connected to a plurality of silicon devices of a substrate. A plurality of first level conductive structures formed over and connected to the first level vias of, and a plurality of second level vias formed over the first number of conductive structures and connected thereto. A second plurality of conductive structures including a plurality of second level metal lines, each first conductive structure having a first barrier / adhesive layer having a thickness in the range of 5 to 150 angstroms; First barrier / adhesion layer A first seed layer formed on at least a portion of the zirconium layer and having a thickness in the range of 5 to 150 angstroms; and on the first seed layer and the first barrier / adhesion layer. Consisting of a first core conductor formed within, Each of the two conductive structures is formed on a second barrier / adhesive layer having a thickness in the range of 5 to 150 angstroms and at least a portion of the second barrier / adhesive zirconium layer, and has a thickness of 5 A multi-layer wiring structure of an integrated circuit comprising a second seed layer in the range of 150 to 150 angstroms and a second core conductor formed on the second seed layer and in the second barrier / adhesion layer. 【請求項６５】 第１及び第２の多数の導電構造はポリイミド層により取り
囲まれている請求項６４の多層配線構造。65. The multilayer wiring structure of claim 64, wherein the first and second multiple conductive structures are surrounded by a polyimide layer. 【請求項６６】 ポリイミド層は発泡ポリイミド層を含む請求項６４の多層
配線構造。66. The multilayer wiring structure of claim 64, wherein the polyimide layer includes a foamed polyimide layer. 【請求項６７】 第１及び第２の障壁／接着層は、窒化タンタル、チタン、
ジルコニウム及びハフニウムより成る群から選択した第１及び第２の障壁／接着
層を含む請求項６４の多層配線構造。67. The first and second barrier / adhesion layers are tantalum nitride, titanium,
65. The multi-layer wiring structure of claim 64 including first and second barrier / adhesion layers selected from the group consisting of zirconium and hafnium. 【請求項６８】 第１及び第２のコア導体は、アルミニウム、銅、銀及び金
より成る群から選択した金属導体を含む請求項６４の多層配線構造。68. The multilayer wiring structure of claim 64, wherein the first and second core conductors include a metal conductor selected from the group consisting of aluminum, copper, silver and gold. 【請求項６９】 第１及び第２の種層は、アルミニウム、銅、銀及び金より
成る群から選択した第１及び第２の種層を含む請求項６４の多層配線構造。69. The multilayer wiring structure of claim 64, wherein the first and second seed layers include first and second seed layers selected from the group consisting of aluminum, copper, silver and gold.
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