JP2003515221A - 低電力システムにおけるバス裁定 - Google Patents
低電力システムにおけるバス裁定Info
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Abstract
Description
おいてバス裁定を実行し得るシステムに関する。
複数のマスタを慣例的に有する。通常、外部装置が、バス要求信号を介してバス
の所有権を要求する。外部装置は、バス許可出力がアクティブ状態である裁定ブ
ロックによって、所有権を許可される。通常、裁定ブロックは、マイクロプロセ
ッサコアと同じ装置に一体化されている。バス裁定ブロックが外部マスタにバス
を許可する場合、CPUコアは、すぐにストールされる。コアがストールされる
と、コアによって消費される電力は、特に、コアのクロックツリーによって消費
される電力はいずれも不必要に浪費される。従って、裁定ブロックによって他の
バスマスタがシステムバスの制御を許可された場合、CPUコアの不必要な電力
消費を無くすバス裁定ブロックを有するマイクロプロセッサを実現することが望
ましい。更に、一般的に、マイクロプロセッサの設計には、通常動作状態の他に
低電力状態やデバッグ状態が考慮されている。従来の設計において、バス裁定が
禁止されているのは、プロセッサがデバッグ状態又は低電力状態のいずれかの状
態にある場合である。従って、更に、プロセッサの動作状態とは独立にシステム
バスの裁定を考慮し得るプロセッサを実現することが望ましい。
図において、同様な符号は、同様な要素を示す。 当業者は、図中の要素は、簡単明瞭性を目的に図示されており、縮尺通りに描
かれていないことを理解されるであろう。例えば、本発明の実施例をより良く理
解し得るように、図中の要素の寸法には、他の要素と比較して誇張されているも
のがある。
号等、1つ以上の様々な種類の情報を伝達するために用いられる複数の信号や導
線を意味するために用いる。用語“アクティブ状態にする”及び“イナクティブ
状態にする”は、信号、状態ビット、又は同様な装置を、それぞれ論理的“真”
の状態又は論理的“偽”の状態にすることを意味する際に用いられる。論理的に
真の状態が論理レベル“1”であるならば、論理的に偽の状態は、論理レベル“
0”である。また、論理的に真の状態が論理レベル“0”であるならば、論理的
に偽の状態は、論理レベル“1”である。
示すブロック図である。システム200は、中央処理装置(プロセッサ)202
、システムクロック制御装置220及び代替マスタすなわちバス要求装置230
を含む。クロック制御装置220は、クロック信号をバス要求装置230へ提供
するように構成されている。プロセッサ202には、プロセッサ202のコア機
能を含むプロセッサコア212と、様々な入力信号を利用してプロセッサコア2
12のクロック制御を行うプロセッサクロック制御装置210とが備えられてい
る。従って、データ処理システム200は、プロセッサコア212と、中間のプ
ロセッサクロック制御装置210を介してプロセッサコア212に接続されたシ
ステムクロック制御装置220を含むシステム回路網と、を備えていると言える
。
裁定ユニット(裁定回路又はArb論理回路)204と、システムクロック制御
装置220とを含む。更に、プロセッサ202は、それぞれプロセッサ202に
おいてデバッグ状態と低電力状態をイネーブルにするデバッグ装置(デバッグモ
ード論理回路)206と低電力装置(低電力モード論理回路)208を含む。通
常、プロセッサ202のデバッグ状態と低電力状態は、互いに排他的であり、プ
ロセッサ202は、同時にデバッグ状態と低電力状態になることはできない。ソ
フトウェアの命令、ハードウェアの割込み、又は他の該当するメカニズムによっ
て起動されるプロセッサ202からの様々な制御信号に応じて、デバッグ装置2
06は、デバッグ状態信号をシステムクロック制御装置220のシステム制御装
置222へ提供することによって、これらの様々な入力信号に応答するようにな
っている。同様に、低電力装置208は、プロセッサ202から様々な信号を受
信し、システム制御装置222に対して低電力状態信号(LPMD状態)を生成
する。低電力装置208、デバッグ装置206及び裁定回路204から受信した
信号に基づき、システム制御装置222は、クロック生成装置224への入力を
処理して、システム200の様々な構成要素に印加されるクロック信号を制御す
る。更に、デバッグ装置206、低電力装置208及び裁定回路204は、信号
をプロセッサクロック制御装置210へ提供する。プロセッサクロック制御装置
210は、プロセッサ202の低電力状態、デバッグ状態及び裁定状態に該当す
るプロセッサコア212用のクロック信号を生成することによって、これらの入
力信号に応答する。
代替マスタ230(その1つを図1に示す)を含む。各代替マスタ230は、シ
ステムバス260の所有権すなわち支配権を要求するための機能を含む。一実施
例において、代替マスタ230は、プロセッサ202の裁定回路204へ転送さ
れるバス要求信号(BR_B)をアクティブ状態にすることによって、システム
バス260の支配権を要求する。裁定回路204は、バス許可信号(BG_B)
を生成し、BG_B信号を代替マスタ230へ提供するように構成されている。
図示した実施例において、裁定回路204は、更に、3状態制御信号TSCD_
BとTSCA_Bをアクティブ状態にして、代替マスタ230からシステムバス
260へのデータとアドレスの出力をイネーブル状態にすることによって、代替
マスタ230にシステムバス260へのアクセスを許可する役割を担っている。
動作状態とは独立した、システムバス260の裁定制御に適している。更に、シ
ステム200は、図1に示す代替マスタ230等の外部マスタが、システムバス
260の所有権を持った場合はいつでも電力消費を低減するように最適化される
。このように、本発明が意図するものは、低電力で低コストのバス裁定方式を必
要とするあらゆるシステムでの用途に適するバス裁定システムである。本発明の
実施例は、ハードウェアによる加速性を利用するあらゆるシステムと同様に多重
処理システムでの用途に適する。本発明の実施例は、再起動時間や応答時間を極
端に低下させる事無く、低電力状態からの再起動による遅延を最小限にして、ア
クティブ状態ではないコンピュータシステムの電力消費を低減することができる
。本明細書中において開示された機能を有するプロセッサに対応する然るべき用
途には、バス支配権が必要なデバッグサポート用途、DMA制御装置サポート、
多重処理サポート及びハードウェア加速が含まれる。図1に示すシステム200
は、プロセッサコアが低電力状態やデバッグ状態等の特別な状態にある間、シス
テム電力消費を最適化するために、また、システムバス動作をイネーブル状態に
するために、システムクロック制御とプロセッサクロック制御とを分離しようと
するものである。システム電力は、プロセッサ202が低電力状態にある場合や
システムバス260の所有権を代替マスタ230へ許可した場合、プロセッサコ
ア212のクロックツリー回路網等の回路網をディスエーブル状態にすることに
よって、最適化される。更に、システム200は、プロセッサ202がデバッグ
状態にある場合、システムバス260上で代替マスタ230によるサイクル動作
を実行する能力を含む。
するためのプロセッサ202のバス要求処理を強調して示す。図2のフロー図の
説明は、システム200において選択された信号を示す図5のタイミング図と共
に行う。次に、図2において、本発明の一実施例は、バス要求装置230による
バス要求が許可された場合、プロセッサコア212を電力節約モードへ遷移する
ことによって、システム200における電力を節約する方法100を意図するも
のである。一実施例において、方法100が最適に利用されるのは、プロセッサ
202が、“通常”動作モード(すなわち、デバッグモードや低電力モードでは
ないモード)で動作している場合である。従って、図2のフロー図は、初期状態
では、ブロック104において、通常動作モード状態にあるプロセッサ202を
示す。ブロック106において、システムバス260の所有権が、バス要求装置
230等の代替バスマスタによって要求される。一実施例において、代替バスマ
スタ230は、裁定回路204により受信されたバスBR_Bのイナクティブ状
態遷移により図5に示すバス要求信号をアクティブ状態にすることによって、シ
ステムバスの所有権を要求する。このバス要求に応じて、裁定回路204は、ブ
ロック108において、プロセッサ202が通常動作状態から抜け出し、裁定状
態に入るようにする。
スマスタ230に戻されたバス許可信号BG_Bをアクティブ状態にする。更に
、図1に示すプロセッサ202の実施例は、代替バスマスタ230がデータ信号
250とアドレス信号240をシステムバス260へ送信できるようにする3状
態制御信号TSCD_BとTSCA_Bをアクティブ状態にする。BG_B信号
の送出の際、裁定回路204は、プロセッサクロック制御装置210に信号を送
り、(図5において、信号C1とC2で示す)コアクロックを停止することによ
って、プロセッサコア212を電力節約モードにし(ブロック112)、これに
よって、プロセッサコア回路網をディスエーブル状態にし、また、有益な点とし
て、プロセッサ202によって消費される全体的な電力を低減する。バス許可信
号BG_Bがアクティブ状態にある間、プロセッサコア212へのC1クロック
は、ハイ状態のままである(また、C2クロックは、ロー状態で停止された状態
である)。しかしながら、独立に制御されるシステムクロックは、イネーブル状
態にされ、これによって、図5に示すように、代替バスマスタ230は、システ
ムバスアドレスと、BG_Bがアクティブ状態にある間に発生するデータ信号遷
移によって、システムバス260上でトランザクションを実行することができる
(ブロック114)。代替バスマスタ230がそのシステムバスのタスクを終了
した場合、代替バスマスタ230は、BR_B信号をイナクティブ状態にする(
ブロック116)。これに応じて、プロセッサ202の裁定論理回路204は、
3状態制御信号TSCD_BとTSCA_B及びバス許可信号BG_Bをイナク
ティブ状態にする(ブロック118)。BG_B信号がイナクティブ状態にされ
ると、プロセッサクロック制御装置210は、クロック信号C1とC2をアクテ
ィブ状態にすることによって、裁定状態から抜け出し(ブロック120)通常動
作モードに再度入る。代替バスマスタ230がシステムバス260を制御する場
合、プロセッサコア212を実質的に遮断することによって、本発明の本実施例
によるプロセッサ202は、プロセッサコアが実質的にイナクティブ状態にある
間、電力消費を低減する利点がある。
のフロー図とタイミング図を、プロセッサ202が低電力状態にある場合の外部
バス要求処理を強調して示す。図3のフロー図は、プロセッサコア212が、低
電力状態にある間、バス裁定をイネーブル状態にすることによって、データ処理
システム200における電力を節約する方法300を示す。初期的には、プロセ
ッサ202は、図3の参照番号304で示すように、通常動作モードで動作して
いる。プロセッサ202は、該当する入力を低電力モード論理回路208に供給
することによって、低電力モードに入るように動作可能である。一実施例におい
て、低電力モードは、低電力モード命令を低電力モード装置208へ送出するこ
とによって開始される。プロセッサ202の図示した実施例には、LPMD信号
による図6に示す低電力モード信号出力が含まれる。一実施例において、LPM
D信号は、低電力モードを含み、4つの電力モードの内、1つのモードの表示に
適した2ビット信号である。
令によって、低電力モード装置208がプロセッサ202を通常動作プロセッサ
モードから低電力状態へ遷移させる(ブロック308)。低電力状態は、LPM
D信号の遷移(一実施例に基づく、通常動作モードに対する値3から低電力モー
ドに対する値0への遷移)によって示され、そして、図6のタイミング図におい
て、SYSCLK、C1クロック及びC2クロックが静止状態に入る。静止状態
のC1クロックは、実効的にプロセッサコア212を遮断し、他方、静止状態の
SYSCLKは、データ処理システム200の残りの構成要素を遮断する。低電
力モードに入ってしばらくすると、バス要求信号BR_Bは、バス要求装置23
0により、図3のブロック310において、アクティブ状態にされる。バス要求
信号BR_Bは、裁定回路204によって受信され、これによって、プロセッサ
202は、ブロック310の裁定状態に入る。裁定状態と低電力状態は、プロセ
ッサ202は、低電力状態の間に、裁定状態に入ることができるという点におい
て、互いに排他的ではないことに留意されたい。裁定回路204は、バス要求信
号BR_Bの受信に応じて、裁定信号をプロセッサクロック制御装置210へ送
信する。プロセッサ202が低電力状態にある間に、裁定信号が、プロセッサク
ロック制御装置210によって検出された場合、ブロック312において、裁定
信号により、プロセッサクロック制御装置210がWAKE−UP信号をアクテ
ィブ状態にする。WAKE−UP信号は、システムクロック制御装置220のシ
ステム制御装置222へ転送される。
ティブ状態にすることによって、システムをウェークアップしたり、また、プロ
セッサ202が低電力モードを抜け出す必要なく、裁定論理回路204をイネー
ブル状態にして図3のブロック314のバス許可信号を生成するのにちょうど良
い間、プロセッサコアクロック(すなわち、C1クロックとC2クロック)を起
動したりする。(図6に示すウェークアップシーケンス中、WAKE−UP信号
をアクティブ状態にした後のプロセッサクロック信号1とC2の2サイクルによ
って、LPMD信号の状態は、変化しないことに留意されたい。)このようにし
て、プロセッサクロック制御装置210によって提供されたWAKE−UP信号
は、プロセッサコアが低電力状態の間、バス裁定をイネーブル状態にする。
イ状態(且つ、C2は静的ロー状態)に戻り、ブロック316において、バスサ
イクル動作を実行している間、代替バスマスタが電力消費を最小限に抑える。代
替マスタがその外部バスサイクルを完了した場合、ブロック318において、バ
ス要求信号BR_Bは、イナクティブ状態にされる。これに応じて、裁定回路2
04は、ブロック320において、バス許可信号BG_Bをイナクティブ状態に
する。バス許可信号BG_Bがイナクティブ状態にされると、プロセスは、裁定
状態を抜け出す。ブロック322において、バス許可信号BG_Bのイナクティ
ブ状態に応じて、WAKE−UP信号は、イナクティブ状態になり、データ処理
システム200は、低電力状態へ戻る。好適には、TSCD_B信号もイナクテ
ィブ状態になるまでWAKE−UP信号はイナクティブ状態にならず、代替マス
タのバストランザクション期間が終わるまで、システムクロックが確実に動作を
継続する。図6のタイミング図の裁定状態から低電力状態への遷移は、WAKE
−UP信号のイナクティブ化に続くシステムクロックのハイ状態への遷移を示す
。好適な実施例において、裁定状態から低電力状態への遷移は、プロセッサ20
2のハードウェア設計で全て実現される。従って、プロセッサ202とデータ処
理システム200を外部バスサイクル動作に続く低電力状態へ戻すためのソフト
ウェアの介入は不要である。
から通常動作モードに遷移するために、ブロック324において、割込みを受信
し得る。好適には、代替バスマスタ230がシステムバス260の所有権を有す
る間、割込みがアクティブ状態にされた場合、ブロック320において、バス許
可がイナクティブ状態にされた後、プロセッサコア202がバスの所有権を回復
するまで、その割込みは処理されない。代替バスマスタのサイクル動作の間、プ
ロセッサコア202のクロックC1とC2は、それぞれハイ状態とロー状態に保
持され、コアブロック上のあらゆる不具合を解消し、また、終了通知が最後のバ
ストランザクション用のクロック立ち上がり端部で受信された場合起こり得る速
度を制限する経路を解消する。更に、C1クロックをハイ状態に保持することに
よって、割込みが、プロセッサコア212をウェークアップさせる割込み制御装
置を介して伝達し得る。
02がデバッグ状態にある時、バス裁定を可能にするシステム200の動作を示
す。方法400は、デバッグ状態に入ることによってデータ処理システム200
をデバッグし、その後、コアがデバッグ状態にある間に、プロセッサによりバス
裁定をイネーブル状態にする方法である。初期的には、図4のブロック404に
おいて、プロセッサ202は、通常動作モードで動作している。ブロック406
において、システム200は、通常動作モードにあり、デバッグ状態に入る。こ
の遷移は、デバッグ肯定応答(DBACK)信号のアクティブ状態によって、図
7のタイミング図に示される。プロセッサ202が、デバッグ状態に入ると、デ
バッグ装置206は、プロセッサクロック制御装置210を介して、クロックC
1とC2の制御を行い、適切にクロックを遮断して、デバッグモードでのクロッ
クに関する如何なる不具合も防止する。
プロセッサ202は、裁定状態に入る。低電力状態の場合のように、デバッグ状
態と裁定状態は、プロセッサ202は、デバッグ状態の間、裁定状態に入り得る
という点において互いに排他的ではない。ブロック408において、バス要求信
号をアクティブ状態にすると、ブロック410で、プロセッサ202がデバッグ
状態にある間、プロセッサクロック制御装置210によって、システムクロック
装置220のシステム制御装置222へのWAKE−UP信号がアクティブ状態
になる。BR_BとWAKE−UP信号のアクティブ状態に応じて、裁定回路2
04は、ブロック412において、バス許可信号BG_Bをアクティブ状態にす
る。このようにして、プロセッサクロック制御装置210によって提供されたW
AKE−UP信号は、プロセッサコア212がデバッグ状態にある間、バス裁定
をイネーブル状態にする。バス許可信号BG_Bをアクティブ状態にした後、プ
ロセッサ202がデバッグ状態にある間、3状態制御信号TSCD_BとTSC
A_Bは、代替バスマスタ230をイネーブル状態にしてシステムバス260で
サイクル動作を実行するために、アクティブ状態にされる。代替バスマスタ23
0が、ブロック414において、そのバスサイクル動作を完了した後、代替バス
マスタ230は、ブロック416において、バス要求をイナクティブ状態にする
。ブロック416において、バス要求信号BR_Bをイナクティブ状態にすると
、ブロック418において、バス許可信号BG_Bがイナクティブ状態にされ、
これによって、プロセッサ202は、裁定状態を抜け出す。ブロック420にお
いて、WAKE−UP信号は、BG_Bのイナクティブ状態に応じて、イナクテ
ィブ状態にされ、また、システム200は、デバッグ状態に戻される。好適には
、裁定状態からデバッグ状態への遷移は、ソフトウェアが介入せずに行われ、遷
移期間が最小限に抑えられる。
れ、ここでは、C1とC2双方共ロー状態である。好適には、プロセッサクロッ
クC1とC2は、デバッグモードではオフの状態にして、コア資源へのアクセス
が可能にされる。コア資源のこれらのアクセスでは、クロック同期の危険性を回
避しなければならない。本明細書中で述べたように、裁定機能が無い場合、プロ
セッサは、プロセッサ202がデバッグ状態にある時、外部バス要求を裁定でき
ない。最終的には、ブロック422において、デバッグ状態は、終了し、ブロッ
ク424において、通常動作モードが再開される。
、データ処理システム200を動作させる方法を意図し、ここで、データ処理シ
ステムの構成は、SYSCLK、C1クロック、C2クロックが全て静的状態に
保持される、図3と6とで説明した、データ処理システムが低電力状態等の第1
状態になるのに応じて、第1の構成でクロックを保持するように構成されている
ことを理解されるであろう。更に、図4と7で説明したデバッグ状態等の第2状
態にシステムが入ると、処理システム200は、第2の構成でクロックを保持す
るように構成されており、ここで、プロセッサコアクロックC1とC2は、デバ
ッグ状態に入った後、所定の期間が経過してから、オフ状態に保持される。
状態とは独立に、外部システムの裁定をイネーブル状態にするためのシステムと
方法を意図することを理解されるであろう。更に、本明細書中において述べる機
能は、代替バスマスタがシステムバスを制御する場合、不要な回路網をディスエ
ーブル状態にすることによって、電力消費を最適化する。上述の明細書中におい
て、本発明は、具体的な実施例を挙げて説明した。しかしながら、以下の請求項
に述べる本発明の範囲から逸脱することなく、様々な修正や変更が可能であるこ
とを当業者は理解されるであろう。従って、明細書及び図面は、制約的ではなく
、説明のためと見なすものとし、このような修正全て、本発明の範囲に含まれる
ものとする。
ムバスを裁定する方法を示すフロー図。
裁定する方法を示すフロー図。
を裁定する方法を示すフロー図。
Claims (5)
- 【請求項1】 データ処理システムにおいて電力を節約する方法であって、
前記データ処理システムには、プロセッサコア(212)と、前記プロセッサコ
アに接続されたシステム回路網(220)とが含まれ、前記方法は、 前記プロセッサコアと前記システム回路網とによって、低電力状態に入る段階
と、 前記プロセッサコアが、前記低電力状態にある間に、前記プロセッサコアによ
ってバス裁定をイネーブル状態にする段階と、を含むことを特徴とする方法。 - 【請求項2】 データ処理システムにおいて電力を節約する方法であって、
前記データ処理システムには、プロセッサコアと、前記プロセッサコアに接続さ
れたシステム回路網とが含まれ、前記方法は、 要求する装置へバスアクセスを許可する段階と、 前記バスアクセスの許可に応じて、前記プロセッサコアにより電力節約モード
に入る段階と、 前記プロセッサコアが前記電力節約モードにある間、バス動作を実行する段階
と、を含むことを特徴とする方法。 - 【請求項3】 データ処理システムをデバッグする方法であって、前記デー
タ処理システムには、プロセッサコア(212)と、前記プロセッサコアに接続
されたシステム回路網(220)とが含まれ、前記方法は、 前記プロセッサコアと前記システム回路網とによって、デバッグ状態に入る段
階と、 前記プロセッサコアが、前記デバッグ状態にある間に、前記プロセッサコアに
よってバス裁定をイネーブル状態にする段階と、を含むことを特徴とする方法。 - 【請求項4】 データ処理システムを動作する方法であって、前記方法は、 前記データ処理システム(200)が第1状態に入ることに応じて、クロック
を第1構成に保持する段階と、 前記データ処理システムが第2状態に入ることに応じて、クロックを第2構成
に保持する段階と、を含み、 前記第1構成は、前記第2構成と異なることを特徴とする方法。 - 【請求項5】 データ処理システムであって、 クロック信号をバス要求装置(230)に提供するように接続されたシステム
クロック制御装置(222)と、 前記バス要求装置へバス許可を提供するように接続された裁定回路(204)
と、 前記裁定回路とプロセッサコアに接続され、また、第1信号を前記システムク
ロック制御装置へ提供するように接続されたプロセッサクロック制御装置(21
0)と、を含み、 前記第1信号は、プロセッサコアを低電力状態又はデバッグ状態にせずに、バ
ス裁定をイネーブル状態にすることが可能であることを特徴とするシステム。
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