JP2003515221A - 低電力システムにおけるバス裁定 - Google Patents
低電力システムにおけるバス裁定Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3253—Power saving in bus
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Abstract
(57)【要約】
プロセッサコアとそのプロセッサコアに接続されたシステム回路網とを含むデータ処理システムにおいて、電力を節約するためのデータ処理システムとそれに関連する方法を開示する。第１の方法には、プロセッサコアとシステム回路網とによって低電力状態に入る段階と、プロセッサコアが低電力状態にある間、プロセッサコアによってバス裁定をイネーブル状態にする段階と、が含まれる。更に、本発明の一実施例が意図する方法は、データ処理システムにおいて、要求する装置へバスアクセスを許可すること、及びそれに応じてプロセッサコアにより電力節約モードに入ること、とによって電力を節約する方法であり、次に、プロセッサコアが電力節約モードにある間、バス動作が実行される。更に、他の実施例が意図する方法は、データ処理システムをデバッグする方法であり、ここで、プロセッサコアとシステム回路網とは、デバッグ状態に入り、その後、プロセッサコアがデバッグ状態にある間、プロセッサコアによってバス裁定がイネーブル状態にされる。
Description
【０００１】
発明の分野
本発明は、一般的に、低電力電子システムの分野に関し、特に、低電力状態に
おいてバス裁定を実行し得るシステムに関する。
おいてバス裁定を実行し得るシステムに関する。
【０００２】
発明の背景
マイクロプロセッサの設計では、規定されたバス裁定方式によって、バスは、
複数のマスタを慣例的に有する。通常、外部装置が、バス要求信号を介してバス
の所有権を要求する。外部装置は、バス許可出力がアクティブ状態である裁定ブ
ロックによって、所有権を許可される。通常、裁定ブロックは、マイクロプロセ
ッサコアと同じ装置に一体化されている。バス裁定ブロックが外部マスタにバス
を許可する場合、ＣＰＵコアは、すぐにストールされる。コアがストールされる
と、コアによって消費される電力は、特に、コアのクロックツリーによって消費
される電力はいずれも不必要に浪費される。従って、裁定ブロックによって他の
バスマスタがシステムバスの制御を許可された場合、ＣＰＵコアの不必要な電力
消費を無くすバス裁定ブロックを有するマイクロプロセッサを実現することが望
ましい。更に、一般的に、マイクロプロセッサの設計には、通常動作状態の他に
低電力状態やデバッグ状態が考慮されている。従来の設計において、バス裁定が
禁止されているのは、プロセッサがデバッグ状態又は低電力状態のいずれかの状
態にある場合である。従って、更に、プロセッサの動作状態とは独立にシステム
バスの裁定を考慮し得るプロセッサを実現することが望ましい。
複数のマスタを慣例的に有する。通常、外部装置が、バス要求信号を介してバス
の所有権を要求する。外部装置は、バス許可出力がアクティブ状態である裁定ブ
ロックによって、所有権を許可される。通常、裁定ブロックは、マイクロプロセ
ッサコアと同じ装置に一体化されている。バス裁定ブロックが外部マスタにバス
を許可する場合、ＣＰＵコアは、すぐにストールされる。コアがストールされる
と、コアによって消費される電力は、特に、コアのクロックツリーによって消費
される電力はいずれも不必要に浪費される。従って、裁定ブロックによって他の
バスマスタがシステムバスの制御を許可された場合、ＣＰＵコアの不必要な電力
消費を無くすバス裁定ブロックを有するマイクロプロセッサを実現することが望
ましい。更に、一般的に、マイクロプロセッサの設計には、通常動作状態の他に
低電力状態やデバッグ状態が考慮されている。従来の設計において、バス裁定が
禁止されているのは、プロセッサがデバッグ状態又は低電力状態のいずれかの状
態にある場合である。従って、更に、プロセッサの動作状態とは独立にシステム
バスの裁定を考慮し得るプロセッサを実現することが望ましい。
【０００３】
図の詳細な説明
本発明は、例を用いて説明するが、添付の図により制限されるものではない。
図において、同様な符号は、同様な要素を示す。 当業者は、図中の要素は、簡単明瞭性を目的に図示されており、縮尺通りに描
かれていないことを理解されるであろう。例えば、本発明の実施例をより良く理
解し得るように、図中の要素の寸法には、他の要素と比較して誇張されているも
のがある。
図において、同様な符号は、同様な要素を示す。 当業者は、図中の要素は、簡単明瞭性を目的に図示されており、縮尺通りに描
かれていないことを理解されるであろう。例えば、本発明の実施例をより良く理
解し得るように、図中の要素の寸法には、他の要素と比較して誇張されているも
のがある。
【０００４】
本明細書に用いる用語“バス”は、データ、アドレス、制御信号、又は状態信
号等、１つ以上の様々な種類の情報を伝達するために用いられる複数の信号や導
線を意味するために用いる。用語“アクティブ状態にする”及び“イナクティブ
状態にする”は、信号、状態ビット、又は同様な装置を、それぞれ論理的“真”
の状態又は論理的“偽”の状態にすることを意味する際に用いられる。論理的に
真の状態が論理レベル“１”であるならば、論理的に偽の状態は、論理レベル“
０”である。また、論理的に真の状態が論理レベル“０”であるならば、論理的
に偽の状態は、論理レベル“１”である。
号等、１つ以上の様々な種類の情報を伝達するために用いられる複数の信号や導
線を意味するために用いる。用語“アクティブ状態にする”及び“イナクティブ
状態にする”は、信号、状態ビット、又は同様な装置を、それぞれ論理的“真”
の状態又は論理的“偽”の状態にすることを意味する際に用いられる。論理的に
真の状態が論理レベル“１”であるならば、論理的に偽の状態は、論理レベル“
０”である。また、論理的に真の状態が論理レベル“０”であるならば、論理的
に偽の状態は、論理レベル“１”である。
【０００５】
図１は、本発明の一実施例に基づく、データ処理システム２００を簡略化して
示すブロック図である。システム２００は、中央処理装置（プロセッサ）２０２
、システムクロック制御装置２２０及び代替マスタすなわちバス要求装置２３０
を含む。クロック制御装置２２０は、クロック信号をバス要求装置２３０へ提供
するように構成されている。プロセッサ２０２には、プロセッサ２０２のコア機
能を含むプロセッサコア２１２と、様々な入力信号を利用してプロセッサコア２
１２のクロック制御を行うプロセッサクロック制御装置２１０とが備えられてい
る。従って、データ処理システム２００は、プロセッサコア２１２と、中間のプ
ロセッサクロック制御装置２１０を介してプロセッサコア２１２に接続されたシ
ステムクロック制御装置２２０を含むシステム回路網と、を備えていると言える
。
示すブロック図である。システム２００は、中央処理装置（プロセッサ）２０２
、システムクロック制御装置２２０及び代替マスタすなわちバス要求装置２３０
を含む。クロック制御装置２２０は、クロック信号をバス要求装置２３０へ提供
するように構成されている。プロセッサ２０２には、プロセッサ２０２のコア機
能を含むプロセッサコア２１２と、様々な入力信号を利用してプロセッサコア２
１２のクロック制御を行うプロセッサクロック制御装置２１０とが備えられてい
る。従って、データ処理システム２００は、プロセッサコア２１２と、中間のプ
ロセッサクロック制御装置２１０を介してプロセッサコア２１２に接続されたシ
ステムクロック制御装置２２０を含むシステム回路網と、を備えていると言える
。
【０００６】
更に、プロセッサ２０２は、プロセッサクロック制御装置２１０に接続された
裁定ユニット（裁定回路又はＡｒｂ論理回路）２０４と、システムクロック制御
装置２２０とを含む。更に、プロセッサ２０２は、それぞれプロセッサ２０２に
おいてデバッグ状態と低電力状態をイネーブルにするデバッグ装置（デバッグモ
ード論理回路）２０６と低電力装置（低電力モード論理回路）２０８を含む。通
常、プロセッサ２０２のデバッグ状態と低電力状態は、互いに排他的であり、プ
ロセッサ２０２は、同時にデバッグ状態と低電力状態になることはできない。ソ
フトウェアの命令、ハードウェアの割込み、又は他の該当するメカニズムによっ
て起動されるプロセッサ２０２からの様々な制御信号に応じて、デバッグ装置２
０６は、デバッグ状態信号をシステムクロック制御装置２２０のシステム制御装
置２２２へ提供することによって、これらの様々な入力信号に応答するようにな
っている。同様に、低電力装置２０８は、プロセッサ２０２から様々な信号を受
信し、システム制御装置２２２に対して低電力状態信号（ＬＰＭＤ状態）を生成
する。低電力装置２０８、デバッグ装置２０６及び裁定回路２０４から受信した
信号に基づき、システム制御装置２２２は、クロック生成装置２２４への入力を
処理して、システム２００の様々な構成要素に印加されるクロック信号を制御す
る。更に、デバッグ装置２０６、低電力装置２０８及び裁定回路２０４は、信号
をプロセッサクロック制御装置２１０へ提供する。プロセッサクロック制御装置
２１０は、プロセッサ２０２の低電力状態、デバッグ状態及び裁定状態に該当す
るプロセッサコア２１２用のクロック信号を生成することによって、これらの入
力信号に応答する。
裁定ユニット（裁定回路又はＡｒｂ論理回路）２０４と、システムクロック制御
装置２２０とを含む。更に、プロセッサ２０２は、それぞれプロセッサ２０２に
おいてデバッグ状態と低電力状態をイネーブルにするデバッグ装置（デバッグモ
ード論理回路）２０６と低電力装置（低電力モード論理回路）２０８を含む。通
常、プロセッサ２０２のデバッグ状態と低電力状態は、互いに排他的であり、プ
ロセッサ２０２は、同時にデバッグ状態と低電力状態になることはできない。ソ
フトウェアの命令、ハードウェアの割込み、又は他の該当するメカニズムによっ
て起動されるプロセッサ２０２からの様々な制御信号に応じて、デバッグ装置２
０６は、デバッグ状態信号をシステムクロック制御装置２２０のシステム制御装
置２２２へ提供することによって、これらの様々な入力信号に応答するようにな
っている。同様に、低電力装置２０８は、プロセッサ２０２から様々な信号を受
信し、システム制御装置２２２に対して低電力状態信号（ＬＰＭＤ状態）を生成
する。低電力装置２０８、デバッグ装置２０６及び裁定回路２０４から受信した
信号に基づき、システム制御装置２２２は、クロック生成装置２２４への入力を
処理して、システム２００の様々な構成要素に印加されるクロック信号を制御す
る。更に、デバッグ装置２０６、低電力装置２０８及び裁定回路２０４は、信号
をプロセッサクロック制御装置２１０へ提供する。プロセッサクロック制御装置
２１０は、プロセッサ２０２の低電力状態、デバッグ状態及び裁定状態に該当す
るプロセッサコア２１２用のクロック信号を生成することによって、これらの入
力信号に応答する。
【０００７】
上述したように、システム２００は、１つ以上のバスを要求する装置すなわち
代替マスタ２３０（その１つを図１に示す）を含む。各代替マスタ２３０は、シ
ステムバス２６０の所有権すなわち支配権を要求するための機能を含む。一実施
例において、代替マスタ２３０は、プロセッサ２０２の裁定回路２０４へ転送さ
れるバス要求信号（ＢＲ＿Ｂ）をアクティブ状態にすることによって、システム
バス２６０の支配権を要求する。裁定回路２０４は、バス許可信号（ＢＧ＿Ｂ）
を生成し、ＢＧ＿Ｂ信号を代替マスタ２３０へ提供するように構成されている。
図示した実施例において、裁定回路２０４は、更に、３状態制御信号ＴＳＣＤ＿
ＢとＴＳＣＡ＿Ｂをアクティブ状態にして、代替マスタ２３０からシステムバス
２６０へのデータとアドレスの出力をイネーブル状態にすることによって、代替
マスタ２３０にシステムバス２６０へのアクセスを許可する役割を担っている。
代替マスタ２３０（その１つを図１に示す）を含む。各代替マスタ２３０は、シ
ステムバス２６０の所有権すなわち支配権を要求するための機能を含む。一実施
例において、代替マスタ２３０は、プロセッサ２０２の裁定回路２０４へ転送さ
れるバス要求信号（ＢＲ＿Ｂ）をアクティブ状態にすることによって、システム
バス２６０の支配権を要求する。裁定回路２０４は、バス許可信号（ＢＧ＿Ｂ）
を生成し、ＢＧ＿Ｂ信号を代替マスタ２３０へ提供するように構成されている。
図示した実施例において、裁定回路２０４は、更に、３状態制御信号ＴＳＣＤ＿
ＢとＴＳＣＡ＿Ｂをアクティブ状態にして、代替マスタ２３０からシステムバス
２６０へのデータとアドレスの出力をイネーブル状態にすることによって、代替
マスタ２３０にシステムバス２６０へのアクセスを許可する役割を担っている。
【０００８】
本発明の一実施例に基づくデータ処理システム２００は、プロセッサ２０２の
動作状態とは独立した、システムバス２６０の裁定制御に適している。更に、シ
ステム２００は、図１に示す代替マスタ２３０等の外部マスタが、システムバス
２６０の所有権を持った場合はいつでも電力消費を低減するように最適化される
。このように、本発明が意図するものは、低電力で低コストのバス裁定方式を必
要とするあらゆるシステムでの用途に適するバス裁定システムである。本発明の
実施例は、ハードウェアによる加速性を利用するあらゆるシステムと同様に多重
処理システムでの用途に適する。本発明の実施例は、再起動時間や応答時間を極
端に低下させる事無く、低電力状態からの再起動による遅延を最小限にして、ア
クティブ状態ではないコンピュータシステムの電力消費を低減することができる
。本明細書中において開示された機能を有するプロセッサに対応する然るべき用
途には、バス支配権が必要なデバッグサポート用途、ＤＭＡ制御装置サポート、
多重処理サポート及びハードウェア加速が含まれる。図１に示すシステム２００
は、プロセッサコアが低電力状態やデバッグ状態等の特別な状態にある間、シス
テム電力消費を最適化するために、また、システムバス動作をイネーブル状態に
するために、システムクロック制御とプロセッサクロック制御とを分離しようと
するものである。システム電力は、プロセッサ２０２が低電力状態にある場合や
システムバス２６０の所有権を代替マスタ２３０へ許可した場合、プロセッサコ
ア２１２のクロックツリー回路網等の回路網をディスエーブル状態にすることに
よって、最適化される。更に、システム２００は、プロセッサ２０２がデバッグ
状態にある場合、システムバス２６０上で代替マスタ２３０によるサイクル動作
を実行する能力を含む。
動作状態とは独立した、システムバス２６０の裁定制御に適している。更に、シ
ステム２００は、図１に示す代替マスタ２３０等の外部マスタが、システムバス
２６０の所有権を持った場合はいつでも電力消費を低減するように最適化される
。このように、本発明が意図するものは、低電力で低コストのバス裁定方式を必
要とするあらゆるシステムでの用途に適するバス裁定システムである。本発明の
実施例は、ハードウェアによる加速性を利用するあらゆるシステムと同様に多重
処理システムでの用途に適する。本発明の実施例は、再起動時間や応答時間を極
端に低下させる事無く、低電力状態からの再起動による遅延を最小限にして、ア
クティブ状態ではないコンピュータシステムの電力消費を低減することができる
。本明細書中において開示された機能を有するプロセッサに対応する然るべき用
途には、バス支配権が必要なデバッグサポート用途、ＤＭＡ制御装置サポート、
多重処理サポート及びハードウェア加速が含まれる。図１に示すシステム２００
は、プロセッサコアが低電力状態やデバッグ状態等の特別な状態にある間、シス
テム電力消費を最適化するために、また、システムバス動作をイネーブル状態に
するために、システムクロック制御とプロセッサクロック制御とを分離しようと
するものである。システム電力は、プロセッサ２０２が低電力状態にある場合や
システムバス２６０の所有権を代替マスタ２３０へ許可した場合、プロセッサコ
ア２１２のクロックツリー回路網等の回路網をディスエーブル状態にすることに
よって、最適化される。更に、システム２００は、プロセッサ２０２がデバッグ
状態にある場合、システムバス２６０上で代替マスタ２３０によるサイクル動作
を実行する能力を含む。
【０００９】
次に、図２において、フロー図は、プロセッサ２０２の電力消費を有利に低減
するためのプロセッサ２０２のバス要求処理を強調して示す。図２のフロー図の
説明は、システム２００において選択された信号を示す図５のタイミング図と共
に行う。次に、図２において、本発明の一実施例は、バス要求装置２３０による
バス要求が許可された場合、プロセッサコア２１２を電力節約モードへ遷移する
ことによって、システム２００における電力を節約する方法１００を意図するも
のである。一実施例において、方法１００が最適に利用されるのは、プロセッサ
２０２が、“通常”動作モード（すなわち、デバッグモードや低電力モードでは
ないモード）で動作している場合である。従って、図２のフロー図は、初期状態
では、ブロック１０４において、通常動作モード状態にあるプロセッサ２０２を
示す。ブロック１０６において、システムバス２６０の所有権が、バス要求装置
２３０等の代替バスマスタによって要求される。一実施例において、代替バスマ
スタ２３０は、裁定回路２０４により受信されたバスＢＲ＿Ｂのイナクティブ状
態遷移により図５に示すバス要求信号をアクティブ状態にすることによって、シ
ステムバスの所有権を要求する。このバス要求に応じて、裁定回路２０４は、ブ
ロック１０８において、プロセッサ２０２が通常動作状態から抜け出し、裁定状
態に入るようにする。
するためのプロセッサ２０２のバス要求処理を強調して示す。図２のフロー図の
説明は、システム２００において選択された信号を示す図５のタイミング図と共
に行う。次に、図２において、本発明の一実施例は、バス要求装置２３０による
バス要求が許可された場合、プロセッサコア２１２を電力節約モードへ遷移する
ことによって、システム２００における電力を節約する方法１００を意図するも
のである。一実施例において、方法１００が最適に利用されるのは、プロセッサ
２０２が、“通常”動作モード（すなわち、デバッグモードや低電力モードでは
ないモード）で動作している場合である。従って、図２のフロー図は、初期状態
では、ブロック１０４において、通常動作モード状態にあるプロセッサ２０２を
示す。ブロック１０６において、システムバス２６０の所有権が、バス要求装置
２３０等の代替バスマスタによって要求される。一実施例において、代替バスマ
スタ２３０は、裁定回路２０４により受信されたバスＢＲ＿Ｂのイナクティブ状
態遷移により図５に示すバス要求信号をアクティブ状態にすることによって、シ
ステムバスの所有権を要求する。このバス要求に応じて、裁定回路２０４は、ブ
ロック１０８において、プロセッサ２０２が通常動作状態から抜け出し、裁定状
態に入るようにする。
【００１０】
この裁定状態において、裁定回路２０４は、ステップ１１０において、代替バ
スマスタ２３０に戻されたバス許可信号ＢＧ＿Ｂをアクティブ状態にする。更に
、図１に示すプロセッサ２０２の実施例は、代替バスマスタ２３０がデータ信号
２５０とアドレス信号２４０をシステムバス２６０へ送信できるようにする３状
態制御信号ＴＳＣＤ＿ＢとＴＳＣＡ＿Ｂをアクティブ状態にする。ＢＧ＿Ｂ信号
の送出の際、裁定回路２０４は、プロセッサクロック制御装置２１０に信号を送
り、（図５において、信号Ｃ１とＣ２で示す）コアクロックを停止することによ
って、プロセッサコア２１２を電力節約モードにし（ブロック１１２）、これに
よって、プロセッサコア回路網をディスエーブル状態にし、また、有益な点とし
て、プロセッサ２０２によって消費される全体的な電力を低減する。バス許可信
号ＢＧ＿Ｂがアクティブ状態にある間、プロセッサコア２１２へのＣ１クロック
は、ハイ状態のままである（また、Ｃ２クロックは、ロー状態で停止された状態
である）。しかしながら、独立に制御されるシステムクロックは、イネーブル状
態にされ、これによって、図５に示すように、代替バスマスタ２３０は、システ
ムバスアドレスと、ＢＧ＿Ｂがアクティブ状態にある間に発生するデータ信号遷
移によって、システムバス２６０上でトランザクションを実行することができる
（ブロック１１４）。代替バスマスタ２３０がそのシステムバスのタスクを終了
した場合、代替バスマスタ２３０は、ＢＲ＿Ｂ信号をイナクティブ状態にする（
ブロック１１６）。これに応じて、プロセッサ２０２の裁定論理回路２０４は、
３状態制御信号ＴＳＣＤ＿ＢとＴＳＣＡ＿Ｂ及びバス許可信号ＢＧ＿Ｂをイナク
ティブ状態にする（ブロック１１８）。ＢＧ＿Ｂ信号がイナクティブ状態にされ
ると、プロセッサクロック制御装置２１０は、クロック信号Ｃ１とＣ２をアクテ
ィブ状態にすることによって、裁定状態から抜け出し（ブロック１２０）通常動
作モードに再度入る。代替バスマスタ２３０がシステムバス２６０を制御する場
合、プロセッサコア２１２を実質的に遮断することによって、本発明の本実施例
によるプロセッサ２０２は、プロセッサコアが実質的にイナクティブ状態にある
間、電力消費を低減する利点がある。
スマスタ２３０に戻されたバス許可信号ＢＧ＿Ｂをアクティブ状態にする。更に
、図１に示すプロセッサ２０２の実施例は、代替バスマスタ２３０がデータ信号
２５０とアドレス信号２４０をシステムバス２６０へ送信できるようにする３状
態制御信号ＴＳＣＤ＿ＢとＴＳＣＡ＿Ｂをアクティブ状態にする。ＢＧ＿Ｂ信号
の送出の際、裁定回路２０４は、プロセッサクロック制御装置２１０に信号を送
り、（図５において、信号Ｃ１とＣ２で示す）コアクロックを停止することによ
って、プロセッサコア２１２を電力節約モードにし（ブロック１１２）、これに
よって、プロセッサコア回路網をディスエーブル状態にし、また、有益な点とし
て、プロセッサ２０２によって消費される全体的な電力を低減する。バス許可信
号ＢＧ＿Ｂがアクティブ状態にある間、プロセッサコア２１２へのＣ１クロック
は、ハイ状態のままである（また、Ｃ２クロックは、ロー状態で停止された状態
である）。しかしながら、独立に制御されるシステムクロックは、イネーブル状
態にされ、これによって、図５に示すように、代替バスマスタ２３０は、システ
ムバスアドレスと、ＢＧ＿Ｂがアクティブ状態にある間に発生するデータ信号遷
移によって、システムバス２６０上でトランザクションを実行することができる
（ブロック１１４）。代替バスマスタ２３０がそのシステムバスのタスクを終了
した場合、代替バスマスタ２３０は、ＢＲ＿Ｂ信号をイナクティブ状態にする（
ブロック１１６）。これに応じて、プロセッサ２０２の裁定論理回路２０４は、
３状態制御信号ＴＳＣＤ＿ＢとＴＳＣＡ＿Ｂ及びバス許可信号ＢＧ＿Ｂをイナク
ティブ状態にする（ブロック１１８）。ＢＧ＿Ｂ信号がイナクティブ状態にされ
ると、プロセッサクロック制御装置２１０は、クロック信号Ｃ１とＣ２をアクテ
ィブ状態にすることによって、裁定状態から抜け出し（ブロック１２０）通常動
作モードに再度入る。代替バスマスタ２３０がシステムバス２６０を制御する場
合、プロセッサコア２１２を実質的に遮断することによって、本発明の本実施例
によるプロセッサ２０２は、プロセッサコアが実質的にイナクティブ状態にある
間、電力消費を低減する利点がある。
【００１１】
次に、図３と６では、データ処理システム２００とプロセッサ２０２との動作
のフロー図とタイミング図を、プロセッサ２０２が低電力状態にある場合の外部
バス要求処理を強調して示す。図３のフロー図は、プロセッサコア２１２が、低
電力状態にある間、バス裁定をイネーブル状態にすることによって、データ処理
システム２００における電力を節約する方法３００を示す。初期的には、プロセ
ッサ２０２は、図３の参照番号３０４で示すように、通常動作モードで動作して
いる。プロセッサ２０２は、該当する入力を低電力モード論理回路２０８に供給
することによって、低電力モードに入るように動作可能である。一実施例におい
て、低電力モードは、低電力モード命令を低電力モード装置２０８へ送出するこ
とによって開始される。プロセッサ２０２の図示した実施例には、ＬＰＭＤ信号
による図６に示す低電力モード信号出力が含まれる。一実施例において、ＬＰＭ
Ｄ信号は、低電力モードを含み、４つの電力モードの内、１つのモードの表示に
適した２ビット信号である。
のフロー図とタイミング図を、プロセッサ２０２が低電力状態にある場合の外部
バス要求処理を強調して示す。図３のフロー図は、プロセッサコア２１２が、低
電力状態にある間、バス裁定をイネーブル状態にすることによって、データ処理
システム２００における電力を節約する方法３００を示す。初期的には、プロセ
ッサ２０２は、図３の参照番号３０４で示すように、通常動作モードで動作して
いる。プロセッサ２０２は、該当する入力を低電力モード論理回路２０８に供給
することによって、低電力モードに入るように動作可能である。一実施例におい
て、低電力モードは、低電力モード命令を低電力モード装置２０８へ送出するこ
とによって開始される。プロセッサ２０２の図示した実施例には、ＬＰＭＤ信号
による図６に示す低電力モード信号出力が含まれる。一実施例において、ＬＰＭ
Ｄ信号は、低電力モードを含み、４つの電力モードの内、１つのモードの表示に
適した２ビット信号である。
【００１２】
図３のフロー図において、低電力命令が実行され（ブロック３０６）、この命
令によって、低電力モード装置２０８がプロセッサ２０２を通常動作プロセッサ
モードから低電力状態へ遷移させる（ブロック３０８）。低電力状態は、ＬＰＭ
Ｄ信号の遷移（一実施例に基づく、通常動作モードに対する値３から低電力モー
ドに対する値０への遷移）によって示され、そして、図６のタイミング図におい
て、ＳＹＳＣＬＫ、Ｃ１クロック及びＣ２クロックが静止状態に入る。静止状態
のＣ１クロックは、実効的にプロセッサコア２１２を遮断し、他方、静止状態の
ＳＹＳＣＬＫは、データ処理システム２００の残りの構成要素を遮断する。低電
力モードに入ってしばらくすると、バス要求信号ＢＲ＿Ｂは、バス要求装置２３
０により、図３のブロック３１０において、アクティブ状態にされる。バス要求
信号ＢＲ＿Ｂは、裁定回路２０４によって受信され、これによって、プロセッサ
２０２は、ブロック３１０の裁定状態に入る。裁定状態と低電力状態は、プロセ
ッサ２０２は、低電力状態の間に、裁定状態に入ることができるという点におい
て、互いに排他的ではないことに留意されたい。裁定回路２０４は、バス要求信
号ＢＲ＿Ｂの受信に応じて、裁定信号をプロセッサクロック制御装置２１０へ送
信する。プロセッサ２０２が低電力状態にある間に、裁定信号が、プロセッサク
ロック制御装置２１０によって検出された場合、ブロック３１２において、裁定
信号により、プロセッサクロック制御装置２１０がＷＡＫＥ−ＵＰ信号をアクテ
ィブ状態にする。ＷＡＫＥ−ＵＰ信号は、システムクロック制御装置２２０のシ
ステム制御装置２２２へ転送される。
令によって、低電力モード装置２０８がプロセッサ２０２を通常動作プロセッサ
モードから低電力状態へ遷移させる（ブロック３０８）。低電力状態は、ＬＰＭ
Ｄ信号の遷移（一実施例に基づく、通常動作モードに対する値３から低電力モー
ドに対する値０への遷移）によって示され、そして、図６のタイミング図におい
て、ＳＹＳＣＬＫ、Ｃ１クロック及びＣ２クロックが静止状態に入る。静止状態
のＣ１クロックは、実効的にプロセッサコア２１２を遮断し、他方、静止状態の
ＳＹＳＣＬＫは、データ処理システム２００の残りの構成要素を遮断する。低電
力モードに入ってしばらくすると、バス要求信号ＢＲ＿Ｂは、バス要求装置２３
０により、図３のブロック３１０において、アクティブ状態にされる。バス要求
信号ＢＲ＿Ｂは、裁定回路２０４によって受信され、これによって、プロセッサ
２０２は、ブロック３１０の裁定状態に入る。裁定状態と低電力状態は、プロセ
ッサ２０２は、低電力状態の間に、裁定状態に入ることができるという点におい
て、互いに排他的ではないことに留意されたい。裁定回路２０４は、バス要求信
号ＢＲ＿Ｂの受信に応じて、裁定信号をプロセッサクロック制御装置２１０へ送
信する。プロセッサ２０２が低電力状態にある間に、裁定信号が、プロセッサク
ロック制御装置２１０によって検出された場合、ブロック３１２において、裁定
信号により、プロセッサクロック制御装置２１０がＷＡＫＥ−ＵＰ信号をアクテ
ィブ状態にする。ＷＡＫＥ−ＵＰ信号は、システムクロック制御装置２２０のシ
ステム制御装置２２２へ転送される。
【００１３】
ＷＡＫＥ−ＵＰ信号によりシステム制御装置２２２がシステムクロックをアク
ティブ状態にすることによって、システムをウェークアップしたり、また、プロ
セッサ２０２が低電力モードを抜け出す必要なく、裁定論理回路２０４をイネー
ブル状態にして図３のブロック３１４のバス許可信号を生成するのにちょうど良
い間、プロセッサコアクロック（すなわち、Ｃ１クロックとＣ２クロック）を起
動したりする。（図６に示すウェークアップシーケンス中、ＷＡＫＥ−ＵＰ信号
をアクティブ状態にした後のプロセッサクロック信号１とＣ２の２サイクルによ
って、ＬＰＭＤ信号の状態は、変化しないことに留意されたい。）このようにし
て、プロセッサクロック制御装置２１０によって提供されたＷＡＫＥ−ＵＰ信号
は、プロセッサコアが低電力状態の間、バス裁定をイネーブル状態にする。
ティブ状態にすることによって、システムをウェークアップしたり、また、プロ
セッサ２０２が低電力モードを抜け出す必要なく、裁定論理回路２０４をイネー
ブル状態にして図３のブロック３１４のバス許可信号を生成するのにちょうど良
い間、プロセッサコアクロック（すなわち、Ｃ１クロックとＣ２クロック）を起
動したりする。（図６に示すウェークアップシーケンス中、ＷＡＫＥ−ＵＰ信号
をアクティブ状態にした後のプロセッサクロック信号１とＣ２の２サイクルによ
って、ＬＰＭＤ信号の状態は、変化しないことに留意されたい。）このようにし
て、プロセッサクロック制御装置２１０によって提供されたＷＡＫＥ−ＵＰ信号
は、プロセッサコアが低電力状態の間、バス裁定をイネーブル状態にする。
【００１４】
バス許可信号ＢＧ＿Ｂがアクティブ状態にされた後、Ｃ１クロックは、静的ハ
イ状態（且つ、Ｃ２は静的ロー状態）に戻り、ブロック３１６において、バスサ
イクル動作を実行している間、代替バスマスタが電力消費を最小限に抑える。代
替マスタがその外部バスサイクルを完了した場合、ブロック３１８において、バ
ス要求信号ＢＲ＿Ｂは、イナクティブ状態にされる。これに応じて、裁定回路２
０４は、ブロック３２０において、バス許可信号ＢＧ＿Ｂをイナクティブ状態に
する。バス許可信号ＢＧ＿Ｂがイナクティブ状態にされると、プロセスは、裁定
状態を抜け出す。ブロック３２２において、バス許可信号ＢＧ＿Ｂのイナクティ
ブ状態に応じて、ＷＡＫＥ−ＵＰ信号は、イナクティブ状態になり、データ処理
システム２００は、低電力状態へ戻る。好適には、ＴＳＣＤ＿Ｂ信号もイナクテ
ィブ状態になるまでＷＡＫＥ−ＵＰ信号はイナクティブ状態にならず、代替マス
タのバストランザクション期間が終わるまで、システムクロックが確実に動作を
継続する。図６のタイミング図の裁定状態から低電力状態への遷移は、ＷＡＫＥ
−ＵＰ信号のイナクティブ化に続くシステムクロックのハイ状態への遷移を示す
。好適な実施例において、裁定状態から低電力状態への遷移は、プロセッサ２０
２のハードウェア設計で全て実現される。従って、プロセッサ２０２とデータ処
理システム２００を外部バスサイクル動作に続く低電力状態へ戻すためのソフト
ウェアの介入は不要である。
イ状態（且つ、Ｃ２は静的ロー状態）に戻り、ブロック３１６において、バスサ
イクル動作を実行している間、代替バスマスタが電力消費を最小限に抑える。代
替マスタがその外部バスサイクルを完了した場合、ブロック３１８において、バ
ス要求信号ＢＲ＿Ｂは、イナクティブ状態にされる。これに応じて、裁定回路２
０４は、ブロック３２０において、バス許可信号ＢＧ＿Ｂをイナクティブ状態に
する。バス許可信号ＢＧ＿Ｂがイナクティブ状態にされると、プロセスは、裁定
状態を抜け出す。ブロック３２２において、バス許可信号ＢＧ＿Ｂのイナクティ
ブ状態に応じて、ＷＡＫＥ−ＵＰ信号は、イナクティブ状態になり、データ処理
システム２００は、低電力状態へ戻る。好適には、ＴＳＣＤ＿Ｂ信号もイナクテ
ィブ状態になるまでＷＡＫＥ−ＵＰ信号はイナクティブ状態にならず、代替マス
タのバストランザクション期間が終わるまで、システムクロックが確実に動作を
継続する。図６のタイミング図の裁定状態から低電力状態への遷移は、ＷＡＫＥ
−ＵＰ信号のイナクティブ化に続くシステムクロックのハイ状態への遷移を示す
。好適な実施例において、裁定状態から低電力状態への遷移は、プロセッサ２０
２のハードウェア設計で全て実現される。従って、プロセッサ２０２とデータ処
理システム２００を外部バスサイクル動作に続く低電力状態へ戻すためのソフト
ウェアの介入は不要である。
【００１５】
ブロック３２２において低電力状態へ戻った後、システム２００を低電力状態
から通常動作モードに遷移するために、ブロック３２４において、割込みを受信
し得る。好適には、代替バスマスタ２３０がシステムバス２６０の所有権を有す
る間、割込みがアクティブ状態にされた場合、ブロック３２０において、バス許
可がイナクティブ状態にされた後、プロセッサコア２０２がバスの所有権を回復
するまで、その割込みは処理されない。代替バスマスタのサイクル動作の間、プ
ロセッサコア２０２のクロックＣ１とＣ２は、それぞれハイ状態とロー状態に保
持され、コアブロック上のあらゆる不具合を解消し、また、終了通知が最後のバ
ストランザクション用のクロック立ち上がり端部で受信された場合起こり得る速
度を制限する経路を解消する。更に、Ｃ１クロックをハイ状態に保持することに
よって、割込みが、プロセッサコア２１２をウェークアップさせる割込み制御装
置を介して伝達し得る。
から通常動作モードに遷移するために、ブロック３２４において、割込みを受信
し得る。好適には、代替バスマスタ２３０がシステムバス２６０の所有権を有す
る間、割込みがアクティブ状態にされた場合、ブロック３２０において、バス許
可がイナクティブ状態にされた後、プロセッサコア２０２がバスの所有権を回復
するまで、その割込みは処理されない。代替バスマスタのサイクル動作の間、プ
ロセッサコア２０２のクロックＣ１とＣ２は、それぞれハイ状態とロー状態に保
持され、コアブロック上のあらゆる不具合を解消し、また、終了通知が最後のバ
ストランザクション用のクロック立ち上がり端部で受信された場合起こり得る速
度を制限する経路を解消する。更に、Ｃ１クロックをハイ状態に保持することに
よって、割込みが、プロセッサコア２１２をウェークアップさせる割込み制御装
置を介して伝達し得る。
【００１６】
次に、図４と７において、図示したフロー図とタイミング図は、プロセッサ２
０２がデバッグ状態にある時、バス裁定を可能にするシステム２００の動作を示
す。方法４００は、デバッグ状態に入ることによってデータ処理システム２００
をデバッグし、その後、コアがデバッグ状態にある間に、プロセッサによりバス
裁定をイネーブル状態にする方法である。初期的には、図４のブロック４０４に
おいて、プロセッサ２０２は、通常動作モードで動作している。ブロック４０６
において、システム２００は、通常動作モードにあり、デバッグ状態に入る。こ
の遷移は、デバッグ肯定応答（ＤＢＡＣＫ）信号のアクティブ状態によって、図
７のタイミング図に示される。プロセッサ２０２が、デバッグ状態に入ると、デ
バッグ装置２０６は、プロセッサクロック制御装置２１０を介して、クロックＣ
１とＣ２の制御を行い、適切にクロックを遮断して、デバッグモードでのクロッ
クに関する如何なる不具合も防止する。
０２がデバッグ状態にある時、バス裁定を可能にするシステム２００の動作を示
す。方法４００は、デバッグ状態に入ることによってデータ処理システム２００
をデバッグし、その後、コアがデバッグ状態にある間に、プロセッサによりバス
裁定をイネーブル状態にする方法である。初期的には、図４のブロック４０４に
おいて、プロセッサ２０２は、通常動作モードで動作している。ブロック４０６
において、システム２００は、通常動作モードにあり、デバッグ状態に入る。こ
の遷移は、デバッグ肯定応答（ＤＢＡＣＫ）信号のアクティブ状態によって、図
７のタイミング図に示される。プロセッサ２０２が、デバッグ状態に入ると、デ
バッグ装置２０６は、プロセッサクロック制御装置２１０を介して、クロックＣ
１とＣ２の制御を行い、適切にクロックを遮断して、デバッグモードでのクロッ
クに関する如何なる不具合も防止する。
【００１７】
ブロック４０８において、バス要求信号ＢＲ＿Ｂは、アクティブ状態にされ、
プロセッサ２０２は、裁定状態に入る。低電力状態の場合のように、デバッグ状
態と裁定状態は、プロセッサ２０２は、デバッグ状態の間、裁定状態に入り得る
という点において互いに排他的ではない。ブロック４０８において、バス要求信
号をアクティブ状態にすると、ブロック４１０で、プロセッサ２０２がデバッグ
状態にある間、プロセッサクロック制御装置２１０によって、システムクロック
装置２２０のシステム制御装置２２２へのＷＡＫＥ−ＵＰ信号がアクティブ状態
になる。ＢＲ＿ＢとＷＡＫＥ−ＵＰ信号のアクティブ状態に応じて、裁定回路２
０４は、ブロック４１２において、バス許可信号ＢＧ＿Ｂをアクティブ状態にす
る。このようにして、プロセッサクロック制御装置２１０によって提供されたＷ
ＡＫＥ−ＵＰ信号は、プロセッサコア２１２がデバッグ状態にある間、バス裁定
をイネーブル状態にする。バス許可信号ＢＧ＿Ｂをアクティブ状態にした後、プ
ロセッサ２０２がデバッグ状態にある間、３状態制御信号ＴＳＣＤ＿ＢとＴＳＣ
Ａ＿Ｂは、代替バスマスタ２３０をイネーブル状態にしてシステムバス２６０で
サイクル動作を実行するために、アクティブ状態にされる。代替バスマスタ２３
０が、ブロック４１４において、そのバスサイクル動作を完了した後、代替バス
マスタ２３０は、ブロック４１６において、バス要求をイナクティブ状態にする
。ブロック４１６において、バス要求信号ＢＲ＿Ｂをイナクティブ状態にすると
、ブロック４１８において、バス許可信号ＢＧ＿Ｂがイナクティブ状態にされ、
これによって、プロセッサ２０２は、裁定状態を抜け出す。ブロック４２０にお
いて、ＷＡＫＥ−ＵＰ信号は、ＢＧ＿Ｂのイナクティブ状態に応じて、イナクテ
ィブ状態にされ、また、システム２００は、デバッグ状態に戻される。好適には
、裁定状態からデバッグ状態への遷移は、ソフトウェアが介入せずに行われ、遷
移期間が最小限に抑えられる。
プロセッサ２０２は、裁定状態に入る。低電力状態の場合のように、デバッグ状
態と裁定状態は、プロセッサ２０２は、デバッグ状態の間、裁定状態に入り得る
という点において互いに排他的ではない。ブロック４０８において、バス要求信
号をアクティブ状態にすると、ブロック４１０で、プロセッサ２０２がデバッグ
状態にある間、プロセッサクロック制御装置２１０によって、システムクロック
装置２２０のシステム制御装置２２２へのＷＡＫＥ−ＵＰ信号がアクティブ状態
になる。ＢＲ＿ＢとＷＡＫＥ−ＵＰ信号のアクティブ状態に応じて、裁定回路２
０４は、ブロック４１２において、バス許可信号ＢＧ＿Ｂをアクティブ状態にす
る。このようにして、プロセッサクロック制御装置２１０によって提供されたＷ
ＡＫＥ−ＵＰ信号は、プロセッサコア２１２がデバッグ状態にある間、バス裁定
をイネーブル状態にする。バス許可信号ＢＧ＿Ｂをアクティブ状態にした後、プ
ロセッサ２０２がデバッグ状態にある間、３状態制御信号ＴＳＣＤ＿ＢとＴＳＣ
Ａ＿Ｂは、代替バスマスタ２３０をイネーブル状態にしてシステムバス２６０で
サイクル動作を実行するために、アクティブ状態にされる。代替バスマスタ２３
０が、ブロック４１４において、そのバスサイクル動作を完了した後、代替バス
マスタ２３０は、ブロック４１６において、バス要求をイナクティブ状態にする
。ブロック４１６において、バス要求信号ＢＲ＿Ｂをイナクティブ状態にすると
、ブロック４１８において、バス許可信号ＢＧ＿Ｂがイナクティブ状態にされ、
これによって、プロセッサ２０２は、裁定状態を抜け出す。ブロック４２０にお
いて、ＷＡＫＥ−ＵＰ信号は、ＢＧ＿Ｂのイナクティブ状態に応じて、イナクテ
ィブ状態にされ、また、システム２００は、デバッグ状態に戻される。好適には
、裁定状態からデバッグ状態への遷移は、ソフトウェアが介入せずに行われ、遷
移期間が最小限に抑えられる。
【００１８】
デバッグ状態の間、プロセッサクロックＣ１とＣ２はオンとオフ状態に維持さ
れ、ここでは、Ｃ１とＣ２双方共ロー状態である。好適には、プロセッサクロッ
クＣ１とＣ２は、デバッグモードではオフの状態にして、コア資源へのアクセス
が可能にされる。コア資源のこれらのアクセスでは、クロック同期の危険性を回
避しなければならない。本明細書中で述べたように、裁定機能が無い場合、プロ
セッサは、プロセッサ２０２がデバッグ状態にある時、外部バス要求を裁定でき
ない。最終的には、ブロック４２２において、デバッグ状態は、終了し、ブロッ
ク４２４において、通常動作モードが再開される。
れ、ここでは、Ｃ１とＣ２双方共ロー状態である。好適には、プロセッサクロッ
クＣ１とＣ２は、デバッグモードではオフの状態にして、コア資源へのアクセス
が可能にされる。コア資源のこれらのアクセスでは、クロック同期の危険性を回
避しなければならない。本明細書中で述べたように、裁定機能が無い場合、プロ
セッサは、プロセッサ２０２がデバッグ状態にある時、外部バス要求を裁定でき
ない。最終的には、ブロック４２２において、デバッグ状態は、終了し、ブロッ
ク４２４において、通常動作モードが再開される。
【００１９】
図３、６，４，７を参照すると、この開示の恩恵を受ける当業者は、本発明が
、データ処理システム２００を動作させる方法を意図し、ここで、データ処理シ
ステムの構成は、ＳＹＳＣＬＫ、Ｃ１クロック、Ｃ２クロックが全て静的状態に
保持される、図３と６とで説明した、データ処理システムが低電力状態等の第１
状態になるのに応じて、第１の構成でクロックを保持するように構成されている
ことを理解されるであろう。更に、図４と７で説明したデバッグ状態等の第２状
態にシステムが入ると、処理システム２００は、第２の構成でクロックを保持す
るように構成されており、ここで、プロセッサコアクロックＣ１とＣ２は、デバ
ッグ状態に入った後、所定の期間が経過してから、オフ状態に保持される。
、データ処理システム２００を動作させる方法を意図し、ここで、データ処理シ
ステムの構成は、ＳＹＳＣＬＫ、Ｃ１クロック、Ｃ２クロックが全て静的状態に
保持される、図３と６とで説明した、データ処理システムが低電力状態等の第１
状態になるのに応じて、第１の構成でクロックを保持するように構成されている
ことを理解されるであろう。更に、図４と７で説明したデバッグ状態等の第２状
態にシステムが入ると、処理システム２００は、第２の構成でクロックを保持す
るように構成されており、ここで、プロセッサコアクロックＣ１とＣ２は、デバ
ッグ状態に入った後、所定の期間が経過してから、オフ状態に保持される。
【００２０】
従って、この開示の恩恵を受ける当業者は、本発明が、コアプロセッサの動作
状態とは独立に、外部システムの裁定をイネーブル状態にするためのシステムと
方法を意図することを理解されるであろう。更に、本明細書中において述べる機
能は、代替バスマスタがシステムバスを制御する場合、不要な回路網をディスエ
ーブル状態にすることによって、電力消費を最適化する。上述の明細書中におい
て、本発明は、具体的な実施例を挙げて説明した。しかしながら、以下の請求項
に述べる本発明の範囲から逸脱することなく、様々な修正や変更が可能であるこ
とを当業者は理解されるであろう。従って、明細書及び図面は、制約的ではなく
、説明のためと見なすものとし、このような修正全て、本発明の範囲に含まれる
ものとする。
状態とは独立に、外部システムの裁定をイネーブル状態にするためのシステムと
方法を意図することを理解されるであろう。更に、本明細書中において述べる機
能は、代替バスマスタがシステムバスを制御する場合、不要な回路網をディスエ
ーブル状態にすることによって、電力消費を最適化する。上述の明細書中におい
て、本発明は、具体的な実施例を挙げて説明した。しかしながら、以下の請求項
に述べる本発明の範囲から逸脱することなく、様々な修正や変更が可能であるこ
とを当業者は理解されるであろう。従って、明細書及び図面は、制約的ではなく
、説明のためと見なすものとし、このような修正全て、本発明の範囲に含まれる
ものとする。
【図１】 本発明の一実施例に基づくシステムのブロック図。
【図２】 本発明の一実施例に基づく、電力消費を最小限に抑えつつシステ
ムバスを裁定する方法を示すフロー図。
ムバスを裁定する方法を示すフロー図。
【図３】 本発明の一実施例に基づく、低電力状態においてシステムバスを
裁定する方法を示すフロー図。
裁定する方法を示すフロー図。
【図４】 本発明の一実施例に基づく、デバッグ状態においてシステムバス
を裁定する方法を示すフロー図。
を裁定する方法を示すフロー図。
【図５】 図２の方法の作用を示すタイミング図。
【図６】 図３の方法の作用を示すタイミング図。
【図７】 図４の方法の作用を示すタイミング図。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 シュワルツ、スティーブン エル．
アメリカ合衆国 78664 テキサス州 ラ
ウンド ロック リー レーン 1113
Ｆターム(参考） 5B011 EA08 FF04 LL12
5B061 BA01 PP02
5B079 BA12 BB04 BC01 DD17
Claims (5)
- 【請求項１】 データ処理システムにおいて電力を節約する方法であって、
前記データ処理システムには、プロセッサコア（２１２）と、前記プロセッサコ
アに接続されたシステム回路網（２２０）とが含まれ、前記方法は、 前記プロセッサコアと前記システム回路網とによって、低電力状態に入る段階
と、 前記プロセッサコアが、前記低電力状態にある間に、前記プロセッサコアによ
ってバス裁定をイネーブル状態にする段階と、を含むことを特徴とする方法。 - 【請求項２】 データ処理システムにおいて電力を節約する方法であって、
前記データ処理システムには、プロセッサコアと、前記プロセッサコアに接続さ
れたシステム回路網とが含まれ、前記方法は、 要求する装置へバスアクセスを許可する段階と、 前記バスアクセスの許可に応じて、前記プロセッサコアにより電力節約モード
に入る段階と、 前記プロセッサコアが前記電力節約モードにある間、バス動作を実行する段階
と、を含むことを特徴とする方法。 - 【請求項３】 データ処理システムをデバッグする方法であって、前記デー
タ処理システムには、プロセッサコア（２１２）と、前記プロセッサコアに接続
されたシステム回路網（２２０）とが含まれ、前記方法は、 前記プロセッサコアと前記システム回路網とによって、デバッグ状態に入る段
階と、 前記プロセッサコアが、前記デバッグ状態にある間に、前記プロセッサコアに
よってバス裁定をイネーブル状態にする段階と、を含むことを特徴とする方法。 - 【請求項４】 データ処理システムを動作する方法であって、前記方法は、 前記データ処理システム（２００）が第１状態に入ることに応じて、クロック
を第１構成に保持する段階と、 前記データ処理システムが第２状態に入ることに応じて、クロックを第２構成
に保持する段階と、を含み、 前記第１構成は、前記第２構成と異なることを特徴とする方法。 - 【請求項５】 データ処理システムであって、 クロック信号をバス要求装置（２３０）に提供するように接続されたシステム
クロック制御装置（２２２）と、 前記バス要求装置へバス許可を提供するように接続された裁定回路（２０４）
と、 前記裁定回路とプロセッサコアに接続され、また、第１信号を前記システムク
ロック制御装置へ提供するように接続されたプロセッサクロック制御装置（２１
０）と、を含み、 前記第１信号は、プロセッサコアを低電力状態又はデバッグ状態にせずに、バ
ス裁定をイネーブル状態にすることが可能であることを特徴とするシステム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/440,857 US6560712B1 (en) | 1999-11-16 | 1999-11-16 | Bus arbitration in low power system |
| US09/440,857 | 1999-11-16 | ||
| PCT/US2000/024605 WO2001037106A1 (en) | 1999-11-16 | 2000-09-08 | Bus arbitration in low power system |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003515221A true JP2003515221A (ja) | 2003-04-22 |
| JP2003515221A5 JP2003515221A5 (ja) | 2010-12-16 |
| JP4685312B2 JP4685312B2 (ja) | 2011-05-18 |
Family
ID=23750463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001539131A Expired - Lifetime JP4685312B2 (ja) | 1999-11-16 | 2000-09-08 | データ処理システムおよび電力節約方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6560712B1 (ja) |
| JP (1) | JP4685312B2 (ja) |
| KR (1) | KR100766735B1 (ja) |
| CN (1) | CN1312601C (ja) |
| TW (1) | TW494304B (ja) |
| WO (1) | WO2001037106A1 (ja) |
Cited By (2)
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