JP2003503854A - 半導体デバイス - Google Patents

半導体デバイス

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Abstract

(57)【要約】 【課題】 半導体デバイスの電力消費量を、実用的でない厚さの絶縁材の本体または実用的でない材料の本体を採用する必要性なしに、さらに低減すること。 【解決手段】 半導体デバイス(1)は、半導体素子(4)と相互接続構造(5)が固定された表面を有する絶縁材の本体(2)を有する。相互接続構造(5)は、半導体素子(4)と絶縁材の本体(2)の間に配置され、絶縁材の本体(2)に面するパターン化金属層(7)を有し、パターン化金属層(7)は、導体トラック(8)と(9)を有する。半導体デバイス(1)の電力消費量を低減するため、3より小さい比誘電率εrを有する絶縁層(12)が、相互接続構造(5)のパターン化金属層(7)と絶縁材の本体(2)の間に配置され、3より小さい比誘電率εrを有する絶縁層(12)からの汚染物質が半導体素子(4)に到達することを妨げるように、絶縁バリア層(13)が、3より小さい比誘電率εrを有する絶縁層(12)と半導体素子(4)の間に配置される。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、絶縁材の本体を有する半導体デバイスであって、この絶縁材の本体
が、半導体素子と相互接続構造(interconnect structure)が固定される面を有し
、この相互接続構造が、前記半導体素子と前記絶縁材の本体の間に配置されかつ
前記絶縁材の本体に面する表層パターン化金属層(superfitial patterned metal
layer)を有し、この表層パターン化金属層が、導体トラック(conductor track)
を有する、半導体デバイスに関する。
【０００２】 この半導体デバイスは、特に、非常に高い周波数の信号の処理に適している。
半導体素子は、1個のダイオードまたは1個のトランジスタでよいが、これに代わ
るものとして、多数のトランジスタを有する集積回路でもよい。相互接続構造は
、半導体素子と他の半導体素子との電気接続の機能を果たすようにしてもよく、
また、外界への半導体デバイスの電気接点を形成するために、相互接続構造は、
接触部（ボンディングパッド）を備えていてもよいが、インダクタ、コンデンサ
、抵抗などの受動素子を有していてもよい。
【０００３】 実際には、この半導体デバイスは、通常のプリント回路基板(PCB)に実装する
か、従来の外囲容器(envelope)に収納することができる。プリント回路基板の実
装表面と、外囲容器の内側には、半導体デバイスを電気的に接触させるための導
体トラックを有する相互接続構造が形成される。従って、絶縁材の本体は、半導
体デバイスの相互接続構造と、プリント回路基板の上または外囲容器の内側に存
在する相互接続構造とにはさまれている。このため、これらの相互接続構造の間
の寄生容量は小さい。この結果、高周波信号の処理中に流れる寄生電流は小さい
。これによって、半導体デバイスの電力消費量は小さくなるので、このことは、
1GHzオーダーの周波数の信号を処理し、かつ電力を電池によって供給する必要の
ある移動電話の用途にとって、特に有利である。上述した半導体デバイスの電力
消費量は、半導体材料の通常の相対的に厚い本体上に形成される通常の半導体デ
バイスの電力消費量の1/20にまで小さくすることができる。
【０００４】
【従来の技術】
冒頭の段落で述べた種類の半導体デバイスは、US 5,646,432から公知である。
この出願では、半導体デバイスの相互接続構造は、望ましくは2μmの厚さの酸化
シリコンまたは窒化シリコンの絶縁層によって覆われていて、この絶縁層と、10
〜20μm範囲の厚さを有する接着層との間に、望ましくは2μm未満の平坦化層が
形成されている。
【０００５】 半導体デバイスの相互接続構造と、プリント回路基板上または外囲容器の内側
に存在する相互接続構造の間の寄生容量はすでに小さいが、半導体デバイスの電
力消費量との関連において、この容量をできるだけ小さくすることが望ましい。
例えば、約6.5の比誘電率εrと厚さ400μmを有するガラスの本体が絶縁材の本体
として使用される場合、半導体デバイスの相互接続構造の1μm幅の導体トラック
と、プリント回路基板上または外囲容器の内側に存在する相互接続構造との間の
寄生容量は、導体トラックの長さ1μmあたり約26.10-18Fになる。これより厚い
ガラス本体を使用することは実用的でない。なぜなら、厚さを2倍の800μmにし
ても、寄生容量は、約10%しか減少しないからである。さらに、厚さ800μmの絶
縁材の本体は、結果的に実用的でない厚さの半導体デバイスになる。なぜなら、
従来の半導体ウェハ上に形成される半導体デバイスを収容するために通常採用さ
れる装置を使用できないためである。さらに、寄生容量は、ガラスの比誘電率よ
り小さい比誘電率εrの本体を採用することによって低減できる。しかしながら
、例えば、石英などの材質の本体は、一般にはより高価であるため、これは必ず
しも実用的な解決策ではない。
【０００６】
【課題を解決するための手段】
本発明の目的は、冒頭の段落で述べた種類の半導体デバイスの電力消費量を、
実用的でない厚さの絶縁材の本体または実用的でない材料の本体を採用する必要
性なしに、さらに低減することである。
【０００７】 本発明によると、この目的は、3より小さい誘電率εrを有する絶縁層が、前記
相互接続構造の前記表層パターン化金属層と前記絶縁材の本体の間に配置され、
3より小さい誘電率εrを有する前記絶縁層からの汚染物質が前記半導体素子に到
達することを妨げるように、絶縁バリア層が、3より小さい誘電率εrを有する前
記絶縁層と前記半導体素子との間に配置されていることにより達成される。
【０００８】 本発明は、特に、寄生容量の大きさが、半導体デバイスの相互接続構造の導体
トラックにもっとも近い誘電体の比誘電率εrによっておもに決まることと、半
導体デバイスの相互接続構造と絶縁材の本体の間に相対的に小さい比誘電率εr
を有する相対的に薄い層を使用することが、寄生容量の相対的に大きな低減にす
でにつながっているという洞察に基づく。約2.5の比誘電率εrと約25μmの厚さ
を有する絶縁層を使用することによって、前述した例のように、半導体デバイス
の相互接続構造の1μm幅の導体トラックと、プリント回路基板上または外囲容器
の内側に存在する相互接続構造の間の寄生容量は、比誘電率6.5、厚さ400μmの
ガラスの本体を使用したときに、40%低減される。半導体デバイスの電力消費量
は、実用上、同じ割合だけ低減される。このような低い比誘電率の層は、有機材
料を有することがよくあり、有機材料は、一般には、アルカリイオンなどの汚染
物質源となる。これらの汚染物質は、半導体素子に到達して、半導体素子の性能
に悪影響を与えることがある。従って、3より小さい比誘電率εrを有する絶縁層
が存在することに起因して半導体素子の安定性が低下するのを防ぐために、半導
体素子と、3より小さい比誘電率εrを有する絶縁層の間に絶縁バリア層が配置さ
れる。
【０００９】 絶縁バリア層は、3より小さい比誘電率を有する絶縁層と、相互接続構造の表
層パターン化金属層の間に配置してもよいが、表層パターン化金属層と半導体素
子の間に配置するのが有利である。この方法の場合、半導体デバイスの製造時に
1層が省かれる。
【００１０】 絶縁バリア層がプラズマ堆積による層であることは、有利である。例えば、ス
パッター堆積など他の堆積方法でも満足する結果が得られるが、プラズマ利用の
化学堆積法(PECVD)や電子サイクロトロン共鳴(ECR)プラズマ化学堆積法(CVD)な
どのプラズマ利用の堆積方法が、絶縁バリア層の堆積にきわめて適していること
は、当業者には明らかである。プラズマ利用の堆積方法では、反応に必要なエネ
ルギの多くを供給するグロー放電内で気体を反応させることによって、非常に低
い温度、すなわち、PECVDの場合には約100℃〜400℃の間、ECRプラズマCVDの場
合には室温〜約150℃の間で層を形成することができる。この結果、その前の処
理段階で形成される材料に必要な熱的安定性が小さくてすむ。
【００１１】 例えば、オキシ窒化シリコンなど他の適切なプラズマ堆積による材料も使用で
きるが、絶縁材バリア層は、IC技術における絶縁隔壁にもっとも一般に使われて
いる材料である、プラズマ堆積による窒化シリコンを有するのが有利である。
【００１２】 3より小さい比誘電率εrを有する絶縁層は、表層パターン化金属層と直接接触
させ、表層パターン化金属層の導体トラックの間に存在する空間を埋めるように
配置するのが有利である。前述した公知の半導体デバイスでは、相互接続構造は
、導体トラックを有する表層パターン化金属層を含み、望ましくは厚さ2μmの酸
化シリコンまたは窒化シリコンの絶縁層によって覆われている。比誘電率εrが
、窒化シリコン（6〜9）、酸化シリコン（4）と相対的に大きいため、パターン
化金属層の導体トラックの間で作用する寄生容量は、相対的に大きい。これらの
寄生容量は、パターン化金属層の導体トラックの間の空間も埋める、3より小さ
い比誘電率εrを有する絶縁層を形成することによって、かなり小さくすること
ができる。
【００１３】 半導体素子と相互接続構造は、接着層によって絶縁材の本体の表面に固定する
のが有利である。なぜなら、接着剤の層は、得られる平坦化の程度にプラスの影
響を有するからである。
【００１４】 3より小さい比誘電率εrを有する絶縁層として、パリレンまたはベンゾシクロ
ブテンの層を使用するのが有利である。パリレンとベンゾシクロブテンは、約2.
5という相対的に低い比誘電率の材料であり、このため、半導体デバイスの相互
接続構造と、プリント回路基板上または外囲容器の内側に存在する相互接続構造
の間の寄生容量を小さくするのに大きく貢献する。
【００１５】 半導体デバイスの製造を単純化するため、3より小さい比誘電率を有する絶縁
層は、接着剤としても機能するベンゾシクロブテンの層であることが有利である
。
【００１６】 パリレンまたはベンゾシクロブテンの絶縁層は、25〜75μmの範囲の厚さを有
するのが有利である。なぜなら、この結果、半導体デバイスの相互接続構造と、
プリント回路基板の上または外囲容器の内側に存在する相互接続構造の間の寄生
容量が40%以上小さくなり、その一方で、半導体デバイスの厚さが、実用的でな
い値にはならないからである。
【００１７】 絶縁材の本体は、例えば、ソフトフェライトや石英の本体でもよいが、ガラス
は相対的に安価な材料であるので、絶縁材の本体は、ガラスの本体であるのが有
利である。
【００１８】 本発明のこれらの観点およびその他の観点は、図面に示されている以下に説明
する実施例を参照して、明確になるであろう。
【００１９】
【発明を実施するための形態】
図1と2は、半導体デバイス1の2つの異なる実施例を線図的な断面図で示す。こ
の半導体デバイス1は、接着剤の層6によって半導体素子4と相互接続構造5が固定
されている表面3を有する絶縁材の本体2を有する。相互接続構造5は、半導体素
子4と絶縁材の本体2との間に配置され、絶縁材の本体2に面するパターン化金属
層7を有する。パターン化金属層7は、導体トラック8と9を有する。ボンディング
パッドとも呼ばれる接触部10は、導体トラック9の上に形成され、例えば、通常
のワイヤボンディング方法によって接触部10に固定されるワイヤ11などによって
、半導体デバイス1から外部への電気接点が構成される。絶縁材の本体2は、例え
ば、ソフトフェライトや石英の本体でもよいが、絶縁材の本体は、ガラスの本体
であるのが有利である。
【００２０】 半導体素子4は、本例ではバイポーラトランジスタであるが、例えば、電界効
果トランジスタやダイオードでもよい。あるいはこれに代わるものとして、半導
体素子4は、多数のトランジスタを有する集積回路でもよい。本例では、相互接
続構造5は、半導体素子4を他の半導体素子に電気的に接続するため、および半導
体デバイス1から外界への電気接点を可能にするための導体トラック8と9を有す
る。ここで注意すべき点は、相互接続構造4は、インダクタ、コンデンサ、抵抗
などの受動素子を有していてもよいことである。
【００２１】 3より小さい比誘電率εrを有する絶縁層12が、相互接続構造5のパターン化金
属層7と、接着剤の層6との間に配置されている。これによって、半導体デバイス
1の相互接続構造5と、プリント回路基板上または外囲容器の内側に存在する相互
接続構造（図示されていない）との間の寄生容量をかなり小さくすることができ
る。約2.5の比誘電率εrと約25μmの厚さを有する絶縁層12を使用することによ
って、例えば、半導体デバイス1の相互接続構造5の1μm幅の導体トラック8と、
プリント回路基板上または外囲容器の内側に存在する相互接続構造との間の寄生
容量を、厚さ400μmのガラスの本体を使用したときに、40%小さくすることがで
きる。これに代わる方法として、約2.5の比誘電率εrと約50μmの厚さを有する
絶縁層12を使用すると、寄生容量は45%小さくなる。ここで留意すべきことは、
半導体デバイス1の電力消費量も、同じ割合だけ低減されることである。3より小
さい比誘電率εrを有する絶縁層12は、相互接続構造5のパターン化金属層7を覆
うさらなる絶縁層（図示されていない）と接着剤の層6との間に配置してもよい
が、パターン化金属層7に直接接触させて配置することにより、パターン化金属
層7の導体トラック8と9の間に存在する空間を埋めるのが有利である。
【００２２】 さらに、絶縁バリア層13は、3より小さい比誘電率εrを有する絶縁層12からの
汚染物質が半導体素子4に到達することを妨げらるように、半導体素子4と、3よ
り小さい比誘電率εrを有する絶縁層12との間に配置されている。絶縁バリア層1
3は、3より小さい比誘電率εrを有する絶縁層12と、相互接続構造5のパターン化
金属層7との間に配置してもよいが、パターン化金属層7と半導体素子4の間に配
置するのが有利である。
【００２３】 図1と2に示されている半導体デバイス1の製造において、接着剤の層6によって
半導体素子4と相互接続構造5を固定する以前の工程段階（後述）は、標準的なク
リーンルーム環境で行われる。これに対して、固定化処理自体と、固定化処理以
降の工程段階は、このような環境の外、つまり最終実装用の機器を備えた、より
クリーン度の低いスペースで行われるのが望ましい。標準的なクリーンルームは
、一般に、非常に高価な堆積装置とフォトリソグラフィック装置を備えているが
、これらの装置は、本発明による半導体デバイスの製造における最終実装用のス
ペースには必要ない。
【００２４】 図3と4は、図1に示されている半導体デバイス1の製造における連続する段階を
線図的な断面図により示す。半導体デバイスは、絶縁材の本体2を有する。本体2
には、表面3において、半導体素子4と相互接続構造5が形成される。半導体素子4
は、半導体材料のいわゆるメサ14の中に形成される。
【００２５】 製造は、半導体材料の本体15、本例ではn型導電性のシリコン本体から開始さ
れる。半導体材料の本体15には、第1面16において、半導体素子4、本例ではn型
エミッタゾーン18と、p型ベースゾーン19と、n型コレクタゾーン20とを有するバ
イポーラトランジスタが、形成される。コレクタゾーン20は、ベースゾーン19の
下に位置する半導体材料の本体15の一部によって形成される。
【００２６】 次の段階では、絶縁バリア層13が、半導体材料の本体15の第1面16において、
例えば、約0.5〜1μmの間の厚さで形成され、この絶縁バリア層13の中に、ウィ
ンドウ21、22、23がエッチングされる。絶縁バリア層13は、3より小さい比誘電
率を有する絶縁層12からの汚染物質に対して半導体素子4を保護し、プラズマ堆
積による層、つまりプラズマ利用の化学堆積法(PECVD)や電子サイクロトロン共
鳴(ECR)プラズマ化学堆積法(CVD)などのプラズマ利用の堆積方法によって堆積さ
れる層として形成されるのが有利である。オキシ窒化シリコンを使用してもよい
が、プラズマ堆積による絶縁バリア層13は、窒化シリコンを有するのが有利であ
る。導体材料の層は、絶縁バリア層13上とウィンドウ21、22、23中に堆積され、
この導体材料の層は、導体トラック8と9を有するパターン化金属層7を形成する
ために、通常の方法でエッチングされる。ここで、アルミニウム、またはタング
ステン、銅、モリブデン、または金属の組み合わせを使用することも出来る。こ
のような金属は、接着層および／またはバリア層の機能を果たす層の上に良好に
形成される。ここで、接着層としてチタン(Ti)を、またバリア層として窒化チタ
ン(TiN)またはチタン−タングステン(titanium tungsten)(TiW)を使用すること
ができる。導体トラック9は、外部の電気接点のための接触部10を有し、接触部1
0は、半導体材料の本体15上のウィンドウ23の中に位置する。
【００２７】 半導体素子4と相互接続構造5が半導体材料の本体15の第1面16において形成さ
れた後、3より小さい比誘電率を有する絶縁層12が設けられる（図4）。絶縁層12
は、パリレンまたはベンゾシクロブテンの材料からなり、約25〜75μmの間の厚
さで、約2.5の誘電率εrを有するように設けることが有利である。ベンゾシクロ
ブテンは、スピンコーティングによって形成することができ、パリレンは、蒸気
堆積重合(vapor deposition polymerization)によって形成することができる。
次に、半導体材料の本体15が、接着剤の層6によって、絶縁材の本体2に第1面16
で固定される。この接着剤の層は、例えば、厚さ約15μmの、例えば、エポキシ
またはアクリル接着剤の層とすることが出来る。
【００２８】 次に、半導体材料の本体15は、反対側の第2面17において、図1に示されるよう
に、半導体素子4の領域を除いて半導体材料が取り除かれるまで材料除去処理が
行われる。この処理は、半導体材料の本体15に、その第2面17において、半導体
素子4の領域にエッチングマスク24を形成することによって行うことができる。
このエッチングマスク24は、例えば、窒化シリコンの層を堆積およびエッチング
し、次いで、例えば、窒化シリコンの層を堆積およびエッチングすることにより
、露出された半導体材料（本例ではシリコン）を除去し、次いで、絶縁バリア層
13（本例では、プラズマ堆積による窒化シリコンからなる層）が露出するまで、
本例では、KOH溶液によるエッチングによって、露出された半導体層を除去する
ことによって形成することができる。エッチングは、絶縁バリア層13で自動的に
停止する。このため、図1に示されるように、半導体材料の本体15のうち、半導
体素子4の領域に形成された半導体材料のメサ14のみが残る。
【００２９】 エッチング工程は相対的にゆっくりと進行するので、本体15の半導体材料の除
去は、エッチングマスク24を形成する前にその厚さ方向の一部についてマスクな
しで半導体材料を除去し（この結果は図4に実際に示されている）、次いで、露
出した半導体材料をエッチングすることによって、有利に加速させることができ
る。マスクなしでのこの除去は、化学的−機械的研磨によって有利に行うことが
できる。
【００３０】 半導体材料のエッチング中にウィンドウ23内に位置する接触部10の導体材料を
保護するため、導体トラック8と9を有するパターン化金属層7を形成する前に、
半導体材料の本体15の第1面16に窒化シリコン層（図示されていない）を有利に
形成することができる。明らかに、この窒化シリコン層は、本体15の半導体材料
の除去後に、導体トラック9の接触部10を露出させるために、除去する必要があ
る。最後に、露出した接触部10には、半導体デバイス1を外部に電気的接続する
ために、ワイヤ11が、通常のワイヤボンディング方法によって形成される。
【００３１】 図5〜7は、図2に示されている半導体デバイス1の製造における連続的な段階を
線図的な断面図で示す。半導体デバイスは、絶縁材の本体2を有し、本体2には、
表面3において半導体素子4と相互接続構造5が形成される。半導体素子4は、半導
体材料の島25の中に形成される。
【００３２】 製造は、半導体材料の本体15（本例ではシリコン本体）から開始される（図5
）。本体15には、第1面16において、絶縁層26（本例では、厚さ約0.4μmの酸化
シリコンを材料とする層）が設けられる。この絶縁層26は、半導体材料の層27（
本例では、厚さ約2μmのn型導電性のシリコン層）で覆われる。本例では、半導
体材料の層27は、相対的に強くドープされた厚さ約1μmのシリコンの第1サブ層2
8の上に、相対的に軽くドープされた同じく厚さ約1μmのシリコンの第2サブ層29
を有する二重層として形成される。公開された特許出願WO96/16443は、上述した
ような複合構造を製造する方法を記述している。
【００３３】 次の段階では、半導体材料の本体15に、第1面16において、半導体素子4と相互
接続構造5が形成される。半導体材料の層27に、半導体素子4が形成された島25を
形成することは利点である（図6）。半導体材料の島25は、例えば、島25の横の
半導体材料の層27を例えば、酸化シリコンに変換することによって形成できる。
本例では、半導体材料の島25は、島25の横の半導体材料の層27を、エッチングに
よって除去することによって形成される。ここで留意すべきことは、半導体素子
4の形成は、半導体材料の島25を形成する前または後のいずれでも行えることで
ある。この方法では、半導体素子4が形成された半導体材料の島25が形成され、
半導体素子4は、本例では、n型エミッタゾーン18、p型ベースゾーン19、n型コレ
クタゾーン20を有するバイポーラトランジスタであり、コレクタゾーン20は、ベ
ースゾーン19の下に位置する半導体材料の層27の一部によって形成される。
【００３４】 次の段階では、絶縁バリア層13が、半導体材料の本体15の第1面16に、例えば
、約0.5〜1μmの間の厚さで形成される。この絶縁バリア層13の中に、ウィンド
ウ30と31が、それぞれバイポーラトランジスタのエミッタゾーン18とベースゾー
ン19を接触させるためにエッチングされる。3より小さい比誘電率を有する絶縁
層12からの汚染物質に対して半導体素子4を保護する絶縁バリア層13は、プラズ
マ堆積による層、つまりプラズマ利用の化学堆積法(PECVD)や電子サイクロトロ
ン共鳴(ECR)プラズマ化学堆積法(CVD)などプラズマ利用の堆積方法によって堆積
された層として形成するのが有利である。プラズマ堆積による絶縁バリア層13は
、オキシ窒化シリコンを使用してもよいが、窒化シリコンを有するのが有利であ
る。導体材料の層が、絶縁バリア層13上と、ウィンドウ30、31の中に堆積され、
この導体材料の層は、通常の方法でエッチングされて、導体トラック8と9を有す
るパターン化金属層7が形成される。ここで、アルミニウム、またはタングステ
ン、銅、モリブデン、または金属の組み合わせを使用してよい。このような金属
は、接着層および／またはバリア層として機能する層の上に設けるのが有利であ
る。ここで、接着層にはチタン(Ti)を、またバリア層には窒化チタン(TiN)また
はチタン−タングステン(TiW)を使用できる。導体トラック9は、外部の電気接点
のための接触部10を有し、接触部10は、絶縁バリア層13の上に位置する。
【００３５】 半導体素子4と相互接続構造5が半導体材料の本体15の第1面16に形成された後
、3より小さい比誘電率を有する絶縁層12が設けられる（図7）。絶縁層12は、約
25〜75μmの間の厚さで、約2.5の誘電率εrを有するパリレンまたはベンゾシク
ロブテンにより形成するのが有利である。ベンゾシクロブテンは、スピンコーテ
ィングによって形成し、パリレンは、蒸気堆積重合によって形成することができ
る。次に、半導体材料の本体15は、接着剤の層6によって、絶縁材の本体2に第1
面16で固定される。接着剤の層は、例えば、厚さ約15μmの、例えば、エポキシ
またはアクリル接着剤の層とすることが出来る。
【００３６】 次に、半導体材料の本体15は、反対の第2面17において、半導体材料（本例で
はシリコン）が、絶縁材層26（本例では酸化シリコンを材料とする層）まで取り
除かれるまで、材料除去処理が行われる。この目的のために、半導体材料の本体
15は、第2面17において、研削処理が行われる。この研削処理は、絶縁層26まで
の距離が数μmになるまで続けられ、次いで、KOHのエッチング溶液が適用され、
停止層として作用する絶縁層26が実際に露出する。
【００３７】 最後に、ウィンドウ32が、絶縁層26（本例では酸化シリコンを材料とする層）
と絶縁バリア層13（本例では窒化シリコンを材料とする層）を介して通常の方法
でエッチングされる。その結果、導体トラック9の接触部10が露出し、露出した
接触部10には、半導体デバイス1を外部に電気的に接続するために、ワイヤ11が
、通常のワイヤボンディング方法によって最終的に形成される。
【００３８】 図8と9は、本発明による半導体デバイスの他の2つの実施例を線図的な断面図
で示す。対応する部分は、図1と2の関連する例における参照番号と同じ参照番号
によって示されている。3より小さい比誘電率を有する絶縁層12は、これらの実
施例では、ベンゾシクロブテンの層として形成され、接着剤の層6としても機能
する。ベンゾシクロブテンの絶縁層12の厚さは、約25〜75μmである。絶縁バリ
ア層13は、3より小さい比誘電率を有する絶縁層からの汚染物質に対して半導体
素子4を保護し、かつ本例ではプラズマ堆積による窒化シリコンであり、パター
ン化金属層7と半導体素子4の間に堆積される。
【００３９】 図10と11は、本発明による半導体デバイスの他の2つの実施例を線図的な断面
図で示し、対応する部分は、図1と2の関連する例における参照番号と同じ参照番
号によって示されている。これらの実施例では、相互接続構造7は、導体トラッ
ク8と9を有するパターン金属層7のほかに、絶縁材の本体2に面するパターン化金
属層7の面に導体トラック34と35を有する表層パターン化金属層33も有する。絶
縁材の本体2は、例えば、ソフトフェライトや石英の本体でもよいが、絶縁材の
本体2は、ガラスの本体であるのが有利である。3より小さい比誘電率を有する絶
縁層12は、表層パターン化金属層33に直接接触するように配置されるので、表層
パターン化金属層33の導体トラック34と35の間に存在する空間は埋められる。絶
縁層12は、約25〜75μmの間の厚さで、約2.5の誘電率εrを有するパリレンまた
はベンゾシクロブテンとして形成するのが有利である。これらの実施例では、絶
縁バリア層13は、相互接続構造5のパターン化金属層7と表層パターン化金属層33
との間に配置され、例えば、約0.5〜1μmの間の厚さを有する。絶縁バリア層13
は、3より小さい比誘電率を有する絶縁層12からの汚染物質に対して半導体素子4
を保護し、プラズマ堆積による層、つまりプラズマ利用の化学堆積法(PECVD)や
電子サイクロトロン共鳴(ECR)プラズマ化学堆積法(CVD)などプラズマ利用の堆積
方法によって堆積された層として形成するのが有利である。プラズマ堆積による
絶縁バリア層13には、オキシ窒化シリコンを使用することも出来るが、窒化シリ
コンを用いるのが有利である。パターン化金属層7と、半導体材料のメサ14（図1
0）または半導体材料の島25（図11）は、例えば、酸化シリコンを材料とするさ
らなる絶縁層36によって互いに絶縁される。
【００４０】 図12と13は、本発明による半導体デバイスのさらなる2つの実施例を線図的な
断面図で示し、対応する部分は、図10と11の関連する例における参照番号と同じ
参照番号によって示されている。これらの実施例では、3より小さい比誘電率を
有する絶縁層12は、ベンゾシクロブテンの層として形成され、接着剤の層6の機
能も果たす。ベンゾシクロブテンの絶縁層12の厚さは、約25〜75μmである。絶
縁バリア層13は、3より小さい比誘電率を有する絶縁層12からの汚染物質に対し
て半導体素子4を保護し、本例ではプラズマ堆積による窒化シリコンを材料とし
、相互接続構造5のパターン化金属層7と表層パターン化金属層33の間に配置され
る。
【００４１】 本発明は、上述された実施例に限定されず、当業者には本発明の範囲内におい
て多くの変更が可能であることは明らかである。半導体デバイスの相互接続構造
は、当然ながら、3枚以上のパターン化金属層を有していてももよい。さらに、
窒化シリコンの相対的に高い誘電率εr（6〜9）を考慮して、例えば、相互接続
構造の導体トラックの間または半導体素子と相互接続構造との間で作用する寄生
容量を低減するために、絶縁バリア層を少なくとも2枚のサブ層により構成する
ことは、有利である。ここで、窒化シリコンのプラズマ堆積による層を、例えば
、低圧CVDによって堆積される例えば、400nmの厚さの、例えば、酸化シリコンの
層などの低い誘電率材料の層の上または下の絶縁バリア層として、例えば、約10
0nmの厚さに形成してもよい。これに代わる方法として、窒化シリコンのプラズ
マ堆積による層を、例えば、スピンコーティングによって例えば、400nmの厚さ
に堆積し、かつ有機材料を材料とする、低い誘電率材料の層の上または下（下が
望ましい）の絶縁バリア層として、例えば、約100nmの厚さに形成することも出
来る。酸化シリコンの誘電率(4)と窒化シリコンの誘電率(6〜9)の間の誘電率を
有するオキシ窒化シリコンを、窒化シリコンの代わりに使用することもできる。
当業者には、膨大な組み合わせが可能であることは明白であろう。
【図面の簡単な説明】
【図１】本発明による半導体デバイスの第1実施例を線図的な断面図で示す。
【図２】本発明による半導体デバイスの第2実施例を線図的な断面図で示す。
【図３】図1に示されている半導体デバイスの製造における連続的な段階を線図
的な断面図で示す。
【図４】図1に示されている半導体デバイスの製造における連続的な段階を線図
的な断面図で示す。
【図５】図2に示されている半導体デバイスの製造における連続的な段階を線図
的な断面図で示す。
【図６】図2に示されている半導体デバイスの製造における連続的な段階を線図
的な断面図で示す。
【図７】図2に示されている半導体デバイスの製造における連続的な段階を線図
的な断面図で示す。
【図８】本発明による半導体デバイスの第3実施例を線図的な断面図で示す。
【図９】本発明による半導体デバイスの第4実施例を線図的な断面図で示す。
【図１０】本発明による半導体デバイスの第5実施例を線図的な断面図で示す。
【図１１】本発明による半導体デバイスの第6実施例を線図的な断面図で示す。
【図１２】本発明による半導体デバイスの第7実施例を線図的な断面図で示す。
【図１３】本発明による半導体デバイスの第8実施例を線図的な断面図で示す。
【符号の説明】
1 半導体デバイス 2 絶縁材の本体 3 表面 4 半導体素子 5 相互接続構造 6 接着剤の層 7 パターン化金属層 8,9 導体トラック 10 接触部 11 ワイヤ 12 絶縁層 13 絶縁バリア層 14 半導体材料のメサ 15 半導体材料の本体 16 第1面 17 第2面 18 n型エミッタゾーン 19 p型ベースゾーン 20 n型コレクタゾーン 21,22,23 ウィンドウ 24 エッチングマスク 25 半導体材料の島 26 絶縁層 27 半導体材料の層 28 シリコンの第1サブ層 29 シリコンの第2サブ層 30,31,32 ウィンドウ 33 表層パターン化金属層 34,35 導体トラック 36 さらなる絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファン デュゼン マリア エッチ ダブ リュ エー オランダ国 5656 アー アー アインド ーフェン プロフホルストラーン ６ Ｆターム(参考） 5F058 AA10 AB06 AC10 AD01 AF01 AF04 BA05 BB07 BC08 BC11 BF07 BF09 BJ02

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 絶縁材の本体を有する半導体デバイスであって、この絶縁材の本体が、半導体
    素子と相互接続構造が固定される面を有し、この相互接続構造が、前記半導体素
    子と前記絶縁材の本体の間に配置されかつ前記絶縁材の本体に面する表層パター
    ン化金属層を有し、この表層パターン化金属層が、導体トラックを有する、半導
    体デバイスにおいて、 3より小さい誘電率εrを有する絶縁層が、前記相互接続構造の前記表層パター
    ン化金属層と前記絶縁材の本体の間に配置され、3より小さい誘電率εrを有する
    前記絶縁層からの汚染物質が前記半導体素子に到達することを妨げるように、絶
    縁バリア層が、3より小さい誘電率εrを有する前記絶縁層と前記半導体素子との
    間に配置されていることを特徴とする、半導体デバイス。
  2. 【請求項２】 前記絶縁バリア層が、前記表層パターン化金属層と前記半導体素子のと間に配
    置されていることを特徴とする、請求項1に記載の半導体デバイス。
  3. 【請求項３】 前記相互接続構造が、前記絶縁バリア層として配置された誘電体層によって互
    いに絶縁された少なくとも2つのパターン化金属層を有することを特徴とする、
    請求項1に記載の半導体デバイス。
  4. 【請求項４】 前記絶縁バリア層が、プラズマ堆積による層であることを特徴とする、請求項
    1〜3のいずれかに記載の半導体デバイス。
  5. 【請求項５】 前記プラズマ堆積による層が窒化シリコンを有することを特徴とする、請求項
    4に記載される半導体デバイス。
  6. 【請求項６】 3より小さい誘電率εrを有する前記絶縁層が、前記相互接続構造の前記表層パ
    ターン化金属層と直接接触するように配置され、それによって、前記表層パター
    ン化金属層の前記導体トラック間に存在する空間を埋めることを特徴とする、請
    求項1〜5のいずれかに記載の半導体素子。
  7. 【請求項７】 前記半導体素子と前記相互接続構造が、接着剤の層によって前記絶縁材の本体
    の表面に固定されていることを特徴とする、請求項1〜6のいずれかに記載の半導
    体デバイス。
  8. 【請求項８】 3より小さい誘電率εrを有する前記絶縁層が、パリレンまたはベンゾシクロブ
    テンの層であることを特徴とする、請求項1〜7のいずれかに記載の半導体デバイ
    ス。
  9. 【請求項９】 ベンゾシクロブテンの前記層が、前記接着剤の前記層を提供することを特徴と
    する、請求項7に依存する請求項8に記載の半導体デバイス。
  10. 【請求項１０】 パリレンまたはベンゾシクロブテンの前記絶縁層が、25〜75μmの間の範囲の
    厚さを有することを特徴とする、請求項8または9に記載の半導体デバイス。
  11. 【請求項１１】 前記絶縁材の本体が、ガラスの本体であることを特徴とする、請求項1〜10の
    いずれかに記載の半導体デバイス。
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