JP2003348127A - Spi-3 interface system and method for improving transfer efficiency thereof - Google Patents
Spi-3 interface system and method for improving transfer efficiency thereofInfo
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- JP2003348127A JP2003348127A JP2002153932A JP2002153932A JP2003348127A JP 2003348127 A JP2003348127 A JP 2003348127A JP 2002153932 A JP2002153932 A JP 2002153932A JP 2002153932 A JP2002153932 A JP 2002153932A JP 2003348127 A JP2003348127 A JP 2003348127A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＳＰＩ−３インタ
フェースシステム及びその転送効率向上方法に関し、特
に、ＳＰＩ−３（Ｓｙｓｔｅｍ Ｐａｃｋｅｔ Ｉｎｔ
ｅｒｆａｃｅ Ｌｅｖｅｌ３）インタフェースの転送効
率を向上する技術に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an SPI-3 interface system and a transfer efficiency improving method thereof, and more particularly, to an SPI-3 (System Packet Int).
The present invention relates to a technology for improving the transfer efficiency of an interface Level 3) interface.
【０００２】[0002]
【従来の技術】従来、ＯＩＦ（Ｏｐｔｉｃａｌ Ｉｎｔ
ｅｒｎｅｔｗｏｒｋｉｎｇ Ｆｏｒｕｍ）にて規定され
ているＳＰＩ−３（Ｓｙｓｔｅｍ Ｐａｃｋｅｔ Ｉｎ
ｔｅｒｆａｃｅ Ｌｅｖｅｌ３）インタフェースは、複
数のＰＨＹ（ＰｈｙｓｉｃａｌＬａｙｅｒ Ｐｒｏｔｏ
ｃｏｌ）デバイスからのパケットを多重して転送すると
き、１個のパケットに対して１個のＰＨＹアドレスを付
加して転送ブロックを構成し、この転送ブロックを順次
連続して転送している。2. Description of the Related Art Conventionally, OIF (Optical Int)
SPI-3 (System Packet In) specified by the Internet Working Forum.
The terface Level 3 interface includes a plurality of PHYs (Physical Layer Proto).
col) When multiplexing and transferring packets from a device, one PHY address is added to one packet to form a transfer block, and this transfer block is sequentially and sequentially transferred.
【０００３】[0003]
【発明が解決しようとする課題】このようなＳＰＩ−３
インタフェースでは、比較的短いバイト長の短パケット
に対しても１個のＰＨＹアドレスが必ず付加されるの
で、短パケットのトラフック量が増加するにつれて、Ｐ
ＨＹアドレスを付加するために必要な帯域が益々増加
し、パケットの転送効率が劣化するというという課題を
有する。また、これにより、設計者が期待するデータ量
を転送出来ないというという課題を有する。SUMMARY OF THE INVENTION Such an SPI-3
In the interface, one PHY address is always added to a short packet having a relatively short byte length.
There is a problem that the bandwidth required for adding the HY address increases more and more, and the packet transfer efficiency deteriorates. In addition, this causes a problem that the amount of data expected by the designer cannot be transferred.
【０００４】本発明の目的は、従来のこの様な課題を解
決し、パケットの転送効率を向上するＳＰＩ−３インタ
フェースを提供することにある。[0004] It is an object of the present invention to provide an SPI-3 interface that solves the above-mentioned conventional problems and improves packet transfer efficiency.
【０００５】[0005]
【課題を解決するための手段】本発明のＳＰＩ−３イン
タフェースシステムは、複数ＰＨＹ（Ｐｈｙｓｉｃａｌ
Ｌａｙｅｒ Ｐｒｏｔｏｃｏｌ）デバイスの各々から
のパケットデータを転送するＳＰＩ−３（Ｓｙｓｔｅｍ
Ｐａｃｋｅｔ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ３）
インタフェースシステムであって、複数パケットデータ
と、複数パケットデータの各々がどのＰＨＹデバイスに
属するかを示すＰＨＹアドレスとを転送ブロックに挿入
して転送ブロックを生成する転送ブロック生成手段と、
前記転送ブロック生成手段により生成される転送ブロッ
クの複数を多重して送信する送信手段とを有することを
特徴とする。The SPI-3 interface system of the present invention comprises a plurality of PHYs (Physical).
SPI-3 (System) for transferring packet data from each of the Layer Protocol (device) devices
Packet Interface Level 3)
An interface system, a transfer block generating means for generating a transfer block by inserting a plurality of packet data and a PHY address indicating to which PHY device each of the plurality of packet data belongs to a transfer block;
Transmitting means for multiplexing and transmitting a plurality of transfer blocks generated by the transfer block generating means.
【０００６】また、本発明のＳＰＩ−３インタフェース
システムは、複数ＰＨＹ（Ｐｈｙｓｉｃａｌ Ｌａｙｅ
ｒ Ｐｒｏｔｏｃｏｌ）デバイス各々からのパケットデ
ータを転送するＳＰＩ−３（Ｓｙｓｔｅｍ Ｐａｃｋｅ
ｔ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ３）インタフェー
スシステムであって、複数パケットデータと、複数パケ
ットデータの各々がどのＰＨＹデバイスに属するかを示
すＰＨＹアドレスとを転送ブロックに挿入して転送ブロ
ックを生成する転送ブロック生成手段と、複数パケット
データの各々の、パケットの開始を示すＳＯＰ信号とパ
ケットの終了を示すＥＯＰ信号とを生成する開始終了信
号生成手段と、前記転送ブロック生成手段により生成さ
れる転送ブロックの複数を多重して送信するとともに、
前記転送ブロックの送信と同時に、前記開始終了信号生
成手段送信手段によるＳＯＰ信号及びＥＯＰ信号を送信
する送信手段を有することを特徴とする。The SPI-3 interface system according to the present invention includes a plurality of PHYs (Physical Layers).
r Protocol (SPI) (System Package) for transferring packet data from each device
t Interface Level 3) an interface system, wherein a transfer block generating means for generating a transfer block by inserting a plurality of packet data and a PHY address indicating which PHY device each of the plurality of packet data belongs to a transfer block; A start / end signal generating means for generating an SOP signal indicating the start of the packet and an EOP signal indicating the end of the packet for each of the plurality of packet data, and a plurality of transfer blocks generated by the transfer block generating means are multiplexed. Send it,
A transmission unit for transmitting an SOP signal and an EOP signal by the transmission unit of the start / end signal generation unit simultaneously with the transmission of the transfer block.
【０００７】さらに、本発明のＳＰＩ−３インタフェー
スシステムは、複数ＰＨＹ（Ｐｈｙｓｉｃａｌ Ｌａｙ
ｅｒ Ｐｒｏｔｏｃｏｌ）デバイス各々からのパケット
データを転送するＳＰＩ−３（Ｓｙｓｔｅｍ Ｐａｃｋ
ｅｔ ＩｎｔｅｒｆａｃｅＬｅｖｅｌ３）インタフェー
スシステムであって、複数パケットデータと、複数パケ
ットデータの各々がどのＰＨＹデバイスに属するかを示
すＰＨＹアドレスとを転送ブロックに挿入して転送ブロ
ックを生成する転送ブロック生成手段と、複数パケット
データの各々の、パケットの開始を示すＳＯＰ信号とパ
ケットの終了を示すＥＯＰ信号とを生成する開始終了信
号生成手段と、前記転送ブロック生成手段により生成さ
れる転送ブロックの複数を多重して送信するとともに、
前記転送ブロックの送信と同時に、前記開始終了信号生
成手段送信手段によるＳＯＰ信号及びＥＯＰ信号を送信
する送信手段と、前記送信手段からの、多重された転送
ブロックと、ＳＯＰ信号及びＥＯＰ信号とを受信する受
信手段と、前記受信手段により受信される転送ブロック
からＰＨＹアドレスを抽出し、このＰＨＹアドレスと受
信されるＳＯＰ信号及びＥＯＰ信号とにより、受信され
る転送ブロックに含まれる複数パケットデータを、ＰＨ
Ｙデバイスの各々宛てごとに分離し、当該ＰＨＹデバイ
スに当該パケットデータを送信する手段とを有すること
を特徴とする。Further, the SPI-3 interface system of the present invention includes a plurality of PHYs (Physical Layers).
er Protocol) SPI-3 (System Pack) for transferring packet data from each device
an interface level 3) interface system, wherein a plurality of packet data and a PHY address indicating to which PHY device each of the plurality of packet data belongs are inserted into the transfer block to generate a transfer block; For each of the packet data, start and end signal generating means for generating an SOP signal indicating the start of the packet and an EOP signal indicating the end of the packet, and multiplex and transmit a plurality of transfer blocks generated by the transfer block generating means Along with
At the same time as the transmission of the transfer block, a transmission means for transmitting the SOP signal and the EOP signal by the start and end signal generation means and a multiplexed transmission block, and the SOP signal and the EOP signal from the transmission means are received. PHY address is extracted from the transfer block received by the receiving means, and the plurality of packet data included in the received transfer block are extracted by the PHY address and the received SOP signal and EOP signal.
Means for separating the packet data for each of the Y devices and transmitting the packet data to the PHY device.
【０００８】また、本発明のＳＰＩ−３インタフェース
システムは、複数ＰＨＹ（Ｐｈｙｓｉｃａｌ Ｌａｙｅ
ｒ Ｐｒｏｔｏｃｏｌ）デバイス各々からのパケットデ
ータを転送するＳＰＩ−３（Ｓｙｓｔｅｍ Ｐａｃｋｅ
ｔ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ３）インタフェー
スシステムであって、複数ＰＨＹデバイス各々からパケ
ットデータを受信して、パケットデータのパケット長
を、常時、測定するパケット長モニタ手段と、前記パケ
ット長モニタ手段によるパケット長が予め設定されてい
るバースト長設定値より短いパケットデータの複数を、
前記バースト長設定値と等しい長さを有する転送ブロッ
クに挿入するとともに、複数の短いパケットデータの各
々がどのＰＨＹデバイスに属するかを示すＰＨＹアドレ
スを前記転送ブロックに挿入して転送ブロックを生成す
る転送ブロック生成手段と、複数の短いパケットデータ
の各々の、パケットの開始を示すＳＯＰ信号とパケット
の終了を示すＥＯＰ信号とを生成する開始終了信号生成
手段と、前記転送ブロック生成手段により生成される転
送ブロックの複数を多重して送信するとともに、前記転
送ブロックの送信と同時に、前記開始終了信号生成手段
送信手段によるＳＯＰ信号及びＥＯＰ信号とを送信する
送信手段と、前記送信手段からの、多重された転送ブロ
ックと、ＳＯＰ信号及びＥＯＰ信号とを受信する受信手
段と、前記受信手段により受信される転送ブロックから
ＰＨＹアドレスを抽出し、このＰＨＹアドレスと、受信
されるＳＯＰ信号及びＥＯＰ信号とにより、受信される
転送ブロックから、ＰＨＹデバイスの各々宛てごとの、
短いパケットデータに分離し、当該短いパケットデータ
を当該ＰＨＹデバイスに送信する手段とを有することを
特徴とする。Further, the SPI-3 interface system of the present invention includes a plurality of PHYs (Physical Layers).
r Protocol (SPI) (System Package) for transferring packet data from each device
t Interface Level 3) An interface system, which receives packet data from each of a plurality of PHY devices and constantly measures the packet length of the packet data, and sets a packet length by the packet length monitoring unit in advance. Multiple packet data shorter than the set burst length
A transfer that inserts into a transfer block having a length equal to the burst length setting value, and inserts a PHY address indicating to which PHY device each of the plurality of short packet data belongs into the transfer block to generate a transfer block Block generation means, start and end signal generation means for generating an SOP signal indicating the start of a packet and EOP signal indicating the end of the packet for each of the plurality of short packet data, and transfer generated by the transfer block generation means A transmitting unit for transmitting a plurality of blocks in a multiplexed manner, and transmitting the SOP signal and the EOP signal by the transmitting unit of the start / end signal generating unit simultaneously with the transmission of the transfer block; A transfer block; receiving means for receiving an SOP signal and an EOP signal; From the transfer blocks received extracts the PHY address, and the PHY address, by the SOP signal and the EOP signal is received, the transport block received, per each addressed PHY device by,
Means for separating the packet data into short packet data and transmitting the short packet data to the PHY device.
【０００９】さらに、本発明のＳＰＩ−３インタフェー
スシステムの転送効率向上方法は、複数ＰＨＹ（Ｐｈｙ
ｓｉｃａｌ Ｌａｙｅｒ Ｐｒｏｔｏｃｏｌ）デバイス
各々からのパケットデータを転送するＳＰＩ−３（Ｓｙ
ｓｔｅｍ Ｐａｃｋｅｔ Ｉｎｔｅｒｆａｃｅ Ｌｅｖ
ｅｌ３）インタフェースシステムの転送効率向上方法で
あって、複数パケットデータと、複数パケットデータの
各々がどのＰＨＹデバイスに属するかを示すＰＨＹアド
レスとを転送ブロックに挿入して転送ブロックを生成す
る転送ブロック生成ステップと、複数パケットデータの
各々の、パケットの開始を示すＳＯＰ信号とパケットの
終了を示すＥＯＰ信号とを生成する開始終了信号生成ス
テップと、前記転送ブロック生成ステップにより生成さ
れる転送ブロックの複数を多重して送信するとともに、
前記転送ブロックの送信と同時に、前記開始終了信号生
成手段送信ステップによるＳＯＰ信号及びＥＯＰ信号を
送信する送信ステップと、前記送信ステップにより送信
される、多重された転送ブロックと、ＳＯＰ信号及びＥ
ＯＰ信号とを受信する受信ステップと、前記受信ステッ
プにより受信される転送ブロックからＰＨＹアドレスを
抽出し、このＰＨＹアドレスと受信されるＳＯＰ信号及
びＥＯＰ信号とにより、受信される転送ブロックに含ま
れる複数パケットデータを、ＰＨＹデバイスの各々宛て
ごとに分離し、当該ＰＨＹデバイスに当該パケットデー
タを送信するステップとを有することを特徴とする。Further, the method for improving the transfer efficiency of the SPI-3 interface system according to the present invention includes a plurality of PHYs (PHYs).
SPI-3 (Sy) for transferring packet data from each of the S.I.
stem Packet Interface Lev
el3) A method for improving transfer efficiency of an interface system, wherein a transfer block is generated by inserting a plurality of packet data and a PHY address indicating to which PHY device each of the plurality of packet data belongs into a transfer block. A start and end signal generating step of generating an SOP signal indicating the start of the packet and an EOP signal indicating the end of the packet for each of the plurality of packet data; and a plurality of transfer blocks generated by the transfer block generating step. While multiplexing and sending,
A transmitting step of transmitting the SOP signal and the EOP signal in the transmitting step of the start / end signal generating means simultaneously with the transmission of the transmitting block; a multiplexed transmitting block transmitted by the transmitting step;
A receiving step of receiving the OP signal; and extracting a PHY address from the transfer block received by the receiving step; and using the PHY address and the received SOP signal and EOP signal, a plurality of PHY addresses included in the received transfer block are extracted. Separating the packet data for each of the PHY devices, and transmitting the packet data to the PHY device.
【００１０】また、本発明のＳＰＩ−３インタフェース
システムの転送効率向上方法は、複数ＰＨＹ（Ｐｈｙｓ
ｉｃａｌ Ｌａｙｅｒ Ｐｒｏｔｏｃｏｌ）デバイス各
々からのパケットデータを転送するＳＰＩ−３（Ｓｙｓ
ｔｅｍ Ｐａｃｋｅｔ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅ
ｌ３）インタフェースシステムの転送効率向上方法であ
って、複数ＰＨＹデバイス各々からパケットデータを受
信して、パケットデータのパケット長を、常時、測定す
るパケット長モニタステップと、前記パケット長モニタ
ステップによるパケット長が予め設定されているバース
ト長設定値より短いパケットデータの複数を、前記バー
スト長設定値と等しい長さを有する転送ブロックに挿入
するとともに、複数の短いパケットデータの各々がどの
ＰＨＹデバイスに属するかを示すＰＨＹアドレスを前記
転送ブロックに挿入して転送ブロックを生成する転送ブ
ロック生成ステップと、複数の短いパケットデータの各
々の、パケットの開始を示すＳＯＰ信号とパケットの終
了を示すＥＯＰ信号とを生成する開始終了信号生成ステ
ップと、前記転送ブロック生成手段により生成される転
送ブロックの複数を多重して送信するとともに、前記転
送ブロックの送信と同時に、前記開始終了信号生成手段
送信ステップによるＳＯＰ信号及びＥＯＰ信号とを送信
する送信ステップと、前記送信ステップにより送信され
る、多重された転送ブロックと、ＳＯＰ信号及びＥＯＰ
信号とを受信する受信ステップと、前記受信ステップに
より受信される転送ブロックからＰＨＹアドレスを抽出
し、このＰＨＹアドレスと、受信されるＳＯＰ信号及び
ＥＯＰ信号とにより、受信される転送ブロックから、Ｐ
ＨＹデバイスの各々宛てごとの、短いパケットデータに
分離し、当該短いパケットデータを当該ＰＨＹデバイス
に送信するステップとを有することを特徴とする。Further, the method for improving the transfer efficiency of the SPI-3 interface system according to the present invention includes a plurality of PHYs (Physs).
SPI-3 (Sys) for transferring packet data from each of the ical layer protocol (device) devices.
tem Packet Interface Level
l3) A method for improving the transfer efficiency of an interface system, comprising: a packet length monitoring step of receiving packet data from each of a plurality of PHY devices and constantly measuring a packet length of the packet data; and a packet length by the packet length monitoring step. Inserts a plurality of packet data shorter than a preset burst length setting value into a transfer block having a length equal to the burst length setting value, and determines to which PHY device each of the plurality of short packet data belongs. A transfer block generating step of generating a transfer block by inserting a PHY address indicating the above into the transfer block, and generating an SOP signal indicating the start of the packet and an EOP signal indicating the end of the packet for each of the plurality of short packet data. Generating a start / end signal, A transmitting step of multiplexing and transmitting a plurality of transfer blocks generated by the lock generating means and transmitting an SOP signal and an EOP signal by the start / end signal generating means transmitting step at the same time as transmitting the transfer blocks; Multiplexed transfer blocks, SOP signal and EOP transmitted by the transmitting step
A PHY address is extracted from the transfer block received by the receiving step, and a PHY address is extracted from the transfer block received by the PHY address and the received SOP signal and EOP signal.
Separating the short packet data for each of the HY devices and transmitting the short packet data to the PHY device.
【００１１】[0011]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
【００１２】図１は、本発明の実施形態の構成ブロック
図で、図２は、ＰＨＹアドレステーブル構成図である。FIG. 1 is a configuration block diagram of an embodiment of the present invention, and FIG. 2 is a configuration diagram of a PHY address table.
【００１３】図１を参照して、本発明のＳＰＩ−３イン
タフェースシステムは、送信デバイス１と、受信デバイ
ス２と、ＳＰＩ−３インタフェースとを有して構成され
る。Referring to FIG. 1, the SPI-3 interface system of the present invention includes a transmitting device 1, a receiving device 2, and an SPI-3 interface.
【００１４】ＳＰＩ−３（Ｓｙｓｔｅｍ Ｐａｃｋｅｔ
Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ３）は、ＯＩＦ（Ｏ
ｐｔｉｃａｌ Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ Ｆｏ
ｒｕｍ）にて、ＰＨＹ（Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ
Ｐｒｏｔｏｃｏｌ）デバイスにおけるパケットの送受
信方法を規定したものである。SPI-3 (System Packet)
Interface Level 3 is OIF (O
optical Internetworking Fo
PHY) (Physical Layer)
Protocol) defines a packet transmission / reception method in a device.
【００１５】このＳＰＩ−３インタフェースシステム
は、複数のＰＨＹデバイス、ここでは、説明の便宜上、
４個のＰＨＹデバイス、ＰＨＹ０、ＰＨＹ１、ＰＨＹ
２、ＰＨＹ３の各々のパケットをインタフェースする。The SPI-3 interface system includes a plurality of PHY devices, here, for convenience of description,
4 PHY devices, PHY0, PHY1, PHY
2. Interface each packet of PHY3.
【００１６】送信デバイス１は、複数のパケット長モニ
タ部３，４，５，６と、複数の送信側ＦＩＦＯ（Ｆｉｒ
ｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ ｂｕｆｆｅｒ）７，
８，９，１０と、読出し制御部１１と、ＰＨＹアドレス
生成部１２と、多重部１３とを有して構成される。The transmission device 1 includes a plurality of packet length monitoring units 3, 4, 5, 6, and a plurality of transmission side FIFOs (Files).
st-In First-Out buffer) 7,
8, 9, 10, a read control unit 11, a PHY address generation unit 12, and a multiplexing unit 13.
【００１７】複数のパケット長モニタ部３、４、５、６
の各々は、複数のＰＨＹデバイス、ＰＨＹ０、ＰＨＹ
１、ＰＨＹ２、ＰＨＹ３の各々から入力される入力パケ
ットデータ１０１、１０２、１０３、１０４のパケット
長を測定し、パケット長を示すパケット長表示信号１０
９、１１０、１１１、１１２を生成し、読出し制御部１
１へ送る。A plurality of packet length monitoring units 3, 4, 5, 6
Each have multiple PHY devices, PHY0, PHY
1. The packet length of the input packet data 101, 102, 103, 104 inputted from each of the PHY2, PHY2 and PHY3 is measured, and the packet length indication signal 10 indicating the packet length is measured.
9, 110, 111, and 112, and the read control unit 1
Send to 1.
【００１８】複数の送信側ＦＩＦＯ７、８、９、１０の
各々は、入力パケットデータ１０１、１０２、１０３、
１０４の各々を、一時、格納する。Each of the plurality of transmission-side FIFOs 7, 8, 9, 10 includes input packet data 101, 102, 103,
Each of the 104 is temporarily stored.
【００１９】読出し制御部１１は、送信側ＦＩＦＯ７、
８、９、１０の各々に格納されているパケットデータの
パケットデータ総量と、受信するパケット長表示信号１
０９、１１０、１１１、１１２を利用してパケットデー
タのパケット長を常時監視し、送信側ＦＩＦＯ７、８、
９、１０の各々に格納されているパケットを、ラウンド
ロビン（Ｒｏｕｎｄ ｒｏｂｉｎ）方式により読み出す
ための送信側ＦＩＦＯ読出し制御信号１１７，１１８，
１１９，１２０を生成するとともに、ＰＨＹアドレスの
生成を指示するＰＨＹアドレス生成指示信号１２１をＰ
ＨＹアドレス生成部１２へ送る。ここで、ラウンドロビ
ン（Ｒｏｕｎｄ ｒｏｂｉｎ）方式は、複数の選択肢の
中から順番に割り当てる選択方式である。また、読出し
制御部１１は、外部のマイクロセッサからの指示で、バ
ースト長設定値１２３を設定する。そして、送信側ＦＩ
ＦＯ７，８，９，１０に格納されているパケットデータ
を読み出し、読み出されたパケットデータを、このバー
スト長設定値１２３により、パケットデータの転送基本
単位である転送ブロックを作成する。The read control unit 11 includes a transmission FIFO 7,
8, 9, and 10, the total amount of packet data stored in each of the packet data and the received packet length indication signal 1
09, 110, 111, 112, the packet length of the packet data is constantly monitored, and the FIFOs 7, 8,
The transmission-side FIFO read control signals 117, 118, 118, and 118 for reading packets stored in each of the packets 9 and 10 by a round robin method.
119 and 120, and a PHY address generation instructing signal 121 for instructing the generation of a PHY address.
This is sent to the HY address generation unit 12. Here, the round robin method is a selection method in which a plurality of options are sequentially assigned. Further, the read control unit 11 sets the burst length setting value 123 according to an instruction from an external microprocessor. And the sending FI
The packet data stored in the FOs 7, 8, 9, and 10 are read, and the read packet data is used to create a transfer block, which is a basic packet data transfer unit, based on the burst length setting value 123.
【００２０】ＰＨＹアドレス生成部１２は、ＰＨＹアド
レステーブル３０を有し、読出し制御部１１からＰＨＹ
アドレス生成指示信号１２１を受けると、ＰＨＹアドレ
ステーブル３０を参照して、ＳＰＩ−３インタフェース
で使用するＰＨＹアドレスを生成し、このＰＨＹアドレ
スを含むＰＨＹアドレス信号１２２を多重部１３へ送
る。The PHY address generation unit 12 has a PHY address table 30, and receives a PHY address from the read control unit 11.
Upon receiving the address generation instruction signal 121, the PHY device generates a PHY address to be used in the SPI-3 interface with reference to the PHY address table 30, and sends a PHY address signal 122 including the PHY address to the multiplexer 13.
【００２１】ＰＨＹアドレステーブル３０は、図２に示
されるように、１または複数のＰＨＹデバイスのパケッ
トデータであることを示すアドレスのテーブルである。
たとえば、ＰＨＹアドレスが＃０は、ＰＨＹ０に属する
パケットデータであることを示すアドレスで、ＰＨＹア
ドレスが＃１は、ＰＨＹ１に属するパケットデータであ
ることを示すアドレスで、ＰＨＹアドレスが＃２は、Ｐ
ＨＹ２に属するパケットデータであることを示すアドレ
スで、ＰＨＹアドレスが＃３は、ＰＨＹ３に属するパケ
ットデータであることを示すアドレスで、ＰＨＹアドレ
スが＃４は、ＰＨＹ０とＰＨＹ１とに属するパケットデ
ータであることを示すアドレスで、ＰＨＹアドレスが＃
５は、ＰＨＹ１とＰＨＹ２とに属するパケットデータで
あることを示すアドレスで、ＰＨＹアドレスが＃６は、
ＰＨＹ２とＰＨＹ３とに属するパケットデータであるこ
とを示すアドレスである。As shown in FIG. 2, the PHY address table 30 is an address table indicating that the packet data is one or a plurality of PHY device packet data.
For example, PHY address # 0 is an address indicating packet data belonging to PHY0, PHY address # 1 is an address indicating packet data belonging to PHY1, and PHY address # 2 is a packet data belonging to PHY1.
The address indicating that the packet data belongs to HY2. The PHY address # 3 is an address indicating that the packet data belongs to PHY3. The PHY address # 4 is the packet data belonging to PHY0 and PHY1. PHY address is #
5 is an address indicating that the packet data belongs to PHY1 and PHY2.
This is an address indicating that the packet data belongs to PHY2 and PHY3.
【００２２】多重部１３は、読出し制御部１１からの送
信側ＦＩＦＯ読出し制御信号１１７、１１８、１１９、
１２０により読み出される送信側ＦＩＦＯ出力パケット
データ１１３、１１４、１１５、１１６と、ＰＨＹアド
レス生成部１２からのＰＨＹアドレス信号１２２と、を
多重してＳＰＩ−３データ１２４を生成し、このＳＰＩ
−３データ１２４を受信デバイス２に転送する。The multiplexing unit 13 receives the transmission FIFO read control signals 117, 118, 119 and 119 from the read control unit 11.
The transmission-side FIFO output packet data 113, 114, 115, and 116 read by 120 and the PHY address signal 122 from the PHY address generation unit 12 are multiplexed to generate SPI-3 data 124.
-3 data 124 is transferred to the receiving device 2.
【００２３】受信デバイス２は、ＰＨＹアドレス抽出部
１４と、分離部１５と、受信側ＦＩＦＯ１６，１７，１
８，１９とを有して構成される。The receiving device 2 includes a PHY address extracting unit 14, a separating unit 15, and receiving FIFOs 16, 17, 1
8 and 19.
【００２４】ＰＨＹアドレス抽出部１４は、送信デバイ
ス１から送信されるＳＰＩ−３データ１２４からＰＨＹ
アドレス信号１２５を抽出し、抽出されるＰＨＹアドレ
ス信号１２５を分離部１５へ送る。The PHY address extraction unit 14 extracts the PHY from the SPI-3 data 124 transmitted from the transmitting device 1.
The address signal 125 is extracted, and the extracted PHY address signal 125 is sent to the separation unit 15.
【００２５】分離部１５は、ＰＨＹアドレス抽出部１４
からのＰＨＹアドレス信号１２５に含まれるＰＨＹアド
レスに基づいて、送信デバイス１からのＳＰＩ−３デー
タ１２４を分離して受信側ＦＩＦＯ入力パケットデータ
１２５、１２７、１２８、１２９を生成し、複数のＰＨ
Ｙデバイス、ＰＨＹ０、ＰＨＹ１、ＰＨＹ２、ＰＨＹ３
の各々に専用な受信側ＦＩＦＯ１６、１７、１８、１９
に送る。The PHY address extraction unit 14
The SPI-3 data 124 from the transmitting device 1 is separated based on the PHY address included in the PHY address signal 125 from the transmitting device 1 to generate the FIFO input packet data 125, 127, 128, and 129 on the receiving side.
Y device, PHY0, PHY1, PHY2, PHY3
Receiving FIFOs 16, 17, 18, 19 dedicated to each of
Send to
【００２６】受信側ＦＩＦＯ１６、１７、１８、１９の
各々は、受信側ＦＩＦＯ入力パケットデータ１２５、１
２７、１２８、１２９の各々を格納する。Each of the receiving FIFOs 16, 17, 18, and 19 stores the receiving FIFO input packet data 125, 1
27, 128, and 129 are stored.
【００２７】次に、本発明の実施形態の動作について図
面を参照して詳細に説明する。Next, the operation of the embodiment of the present invention will be described in detail with reference to the drawings.
【００２８】図３は、動作のタイミングチャートで、図
３（ａ）は、パケット長がバースト長設定値より短い場
合のタイミングチャートで、パケット長がバースト長設
定値より長い場合のタイミングチャートである。FIG. 3 is a timing chart of the operation, and FIG. 3A is a timing chart when the packet length is shorter than the burst length setting value, and is a timing chart when the packet length is longer than the burst length setting value. .
【００２９】図１と図２と図３を使用して動作を説明す
る。The operation will be described with reference to FIGS. 1, 2 and 3.
【００３０】最初に、送信デバイス１の動作を説明す
る。First, the operation of the transmitting device 1 will be described.
【００３１】複数のＰＨＹデバイス、ＰＨＹ０、ＰＨＹ
１、ＰＨＹ２、ＰＨＹ３の各々から、入力パケットデー
タ１０１と送信側ＦＩＦＯ書き込み制御信号１０５、入
力パケットデータ１０２と送信側ＦＩＦＯ書き込み制御
信号１０６、入力パケットデータ１０３と送信側ＦＩＦ
Ｏ書き込み制御信号１０７、入力パケットデータ１０４
と送信側ＦＩＦＯ書き込み制御信号１０８、とが送信デ
バイス１へ入力される。Multiple PHY devices, PHY0, PHY
1, PHY2 and PHY3, input packet data 101 and transmission-side FIFO write control signal 105, input packet data 102 and transmission-side FIFO write control signal 106, input packet data 103 and transmission-side FIFO
O write control signal 107, input packet data 104
And the transmission-side FIFO write control signal 108 are input to the transmission device 1.
【００３２】複数のパケット長モニタ部３、４、５、６
の各々は、複数のＰＨＹデバイス、ＰＨＹ０、ＰＨＹ
１、ＰＨＹ２、ＰＨＹ３の各々から入力される入力パケ
ットデータ１０１、１０２、１０３、１０４のパケット
長を測定し、パケット長を示すパケット長表示信号１０
９、１１０、１１１、１１２を生成し、読出し制御部１
１へ送る。A plurality of packet length monitoring units 3, 4, 5, 6
Each have multiple PHY devices, PHY0, PHY
1. The packet length of the input packet data 101, 102, 103, 104 inputted from each of the PHY2, PHY2 and PHY3 is measured, and the packet length indication signal 10 indicating the packet length is measured.
9, 110, 111, and 112, and the read control unit 1
Send to 1.
【００３３】複数の送信側ＦＩＦＯ７，８，９，１０の
各々は、送信側ＦＩＦＯ書き込み制御信号１０５、１０
６、１０７、１０８の各々により、入力パケットデータ
１０１、１０２、１０３、１０４の各々を格納する。Each of the plurality of transmission-side FIFOs 7, 8, 9, and 10 includes a transmission-side FIFO write control signal 105,
6, 107 and 108 store the input packet data 101, 102, 103 and 104, respectively.
【００３４】読出し制御部１１は、送信側ＦＩＦＯ７、
８、９、１０の各々に格納されているパケットデータの
パケットデータ総量と、パケット長モニタ部３、４、
５、６から受信するパケット長表示信号１０９、１１
０、１１１、１１２からの各パケットデータのパケット
長とを、常時、監視する。そして、ラウンドロビン（Ｒ
ｏｕｎｄ ｒｏｂｉｎ）方式で、送信側ＦＩＦＯ７，
８，９，１０からパケットデータを順に読み出し、パケ
ット長に応じて、読み出されたパケットデータの複数個
を、転送ブロック長がバースト長設定値１２３とする転
送ブロックに、挿入して、多重部１３に送る。The read control unit 11 includes a transmission FIFO 7,
The total packet data amount of the packet data stored in each of 8, 9, 10 and the packet length monitor units 3, 4,
Packet length indication signals 109 and 11 received from 5 and 6
The packet length of each packet data from 0, 111, and 112 is constantly monitored. And round robin (R
sound robin) in the transmission FIFO 7,
Packet data is sequentially read from 8, 9, and 10, and according to the packet length, a plurality of the read packet data are inserted into a transfer block whose transfer block length is set to the burst length setting value 123, and the multiplexing unit is inserted. Send to 13.
【００３５】さらに詳細に説明する。This will be described in more detail.
【００３６】＜パケット長がバースト長設定値より短い
場合＞図１と、図２と、図３（ａ）を参照して説明す
る。<Case where Packet Length is Shorter than Burst Length Setting Value> A description will be given with reference to FIGS. 1, 2 and 3A.
【００３７】読出し制御部１１は、送信側ＦＩＦＯか
ら、バースト長設定値１２３より短いパケット長のパケ
ットデータを読み出し、次に、ラウンドロビン方式で決
定される次の順番の送信側ＦＩＦＯから、バースト長設
定値１２３より短いパケット長のパケットデータとを読
み出し、以下、同様に、ラウンドロビン方式で決定され
る次の順番の送信側ＦＩＦＯから、バースト長設定値１
２３より短いパケット長のパケットデータを読み出し、
読み出された複数の、短いパケット長のパケットデータ
を加算し、加算されたパケットデータの長さが、転送ブ
ロック長≒バースト長設定値１２３を満たすようにして
転送ブロックを作成し、この転送ブロックを多重部１３
に送る。The read control unit 11 reads packet data having a packet length shorter than the burst length setting value 123 from the transmitting FIFO, and then reads the burst length from the next transmitting FIFO determined by the round robin method. Packet data having a packet length shorter than the set value 123 is read out, and thereafter, similarly, the burst length set value 1
Read packet data with a packet length shorter than 23,
A plurality of read packet data having a short packet length is added, and a transfer block is created such that the added packet data length satisfies the transfer block length / burst length set value 123. Multiplexing unit 13
Send to
【００３８】また、読出し制御部１１は、同一転送ブロ
ック内に複数ＰＨＹデバイスのパケットデータが挿入さ
れている旨を示す情報を含むＰＨＹアドレス生成指示信
号１２１を生成し、このＰＨＹアドレス生成指示信号１
２１をＰＨＹアドレス生成部１２へ送る。The read control unit 11 generates a PHY address generation instruction signal 121 including information indicating that packet data of a plurality of PHY devices are inserted in the same transfer block.
21 to the PHY address generator 12.
【００３９】ＰＨＹアドレス生成部１２は、読出し制御
部１１からＰＨＹアドレス生成指示信号１２１を受ける
と、図２のＰＨＹアドレステーブル３０から、同一転送
ブロック内に複数ＰＨＹデバイスのパケットデータが挿
入されていること示すＰＨＹアドレス１２２を選択し、
このＰＨＹアドレス１２２を多重部１３に送る。When receiving the PHY address generation instruction signal 121 from the read control unit 11, the PHY address generation unit 12 inserts the packet data of a plurality of PHY devices into the same transfer block from the PHY address table 30 of FIG. PHY address 122 indicating that
The PHY address 122 is sent to the multiplexing unit 13.
【００４０】多重部１３は、読出し制御部１１から、複
数のパケットデータが挿入されている転送ブロックを受
け、そして、ＰＨＹアドレス生成部１２から、当該ＰＨ
Ｙアドレス１２２を受けると、当該ＰＨＹアドレス１２
２を転送ブロックに挿入して、転送ブロックを完成す
る。そして、多重部１３は、このような転送ブロックを
複数順次に生成してＳＰＩ−３データ１２４を構成し、
このＳＰＩ−３データ１２４を、パケットの開始を示す
ＳＯＰ（Ｓｔａｒｔ ｏｆ Ｐａｃｋｅｔ Ｓｉｇｎａ
ｌ）信号１４２とパケットの終了を示すＥＯＰ（Ｅｎｄ
ｏｆ Ｐａｃｋｅｔ Ｓｉｇｎａｌ）信号１４２と一
緒に、ＳＰＩ−３インタフェースを通して、受信デバイ
ス２へ送信する。The multiplexing unit 13 receives, from the read control unit 11, a transfer block in which a plurality of packet data are inserted,
When receiving the Y address 122, the PHY address 12
2 is inserted into the transfer block to complete the transfer block. Then, the multiplexing unit 13 sequentially generates a plurality of such transfer blocks to form the SPI-3 data 124,
The SPI-3 data 124 is transferred to an SOP (Start of Packet Signa) indicating the start of a packet.
l) EOP (End) indicating signal 142 and end of packet
together with the signal of Packet Signal (142) to the receiving device 2 through the SPI-3 interface.
【００４１】以上のようにして構成されるＳＰＩ−３デ
ータ１２４は、例えば、図３（ａ）に示されるように、
ＰＨＹアドレスが＃４で、ＰＨＹ０のパケットデータと
ＰＨＹ１のパケットデータとで構成される第１転送ブロ
ックと、ＰＨＹアドレスが＃５で、ＰＨＹ１のパケット
データとＰＨＹ２のパケットデータとで構成される第２
転送ブロックと、ＰＨＹアドレスが＃６で、ＰＨＹ２の
パケットデータとＰＨＹ３のパケットデータとで構成さ
れる第３転送ブロックとから構成される。The SPI-3 data 124 configured as described above, for example, as shown in FIG.
A first transfer block composed of PHY address # 4, PHY0 packet data and PHY1 packet data, and a second transfer block composed of PHY address # 5, PHY1 packet data and PHY2 packet data.
It is composed of a transfer block and a third transfer block having a PHY address of # 6 and composed of PHY2 packet data and PHY3 packet data.
【００４２】＜パケット長がバースト長設定値より長い
場合＞図１と、図２と、図３（ｂ）を参照して説明す
る。<Case where Packet Length is Longer Than Burst Length Setting Value> A description will be given with reference to FIGS. 1, 2 and 3B.
【００４３】読出し制御部１１は、ラウンドロビン方式
で決定される順番の送信側ＦＩＦＯから、バースト長設
定値１２３より長いパケット長のパケットデータを読み
出すと、読み出されたパケットデータを転送ブロック長
に合うように分割し、この分割されたパケットデータを
転送ブロックに挿入して転送ブロックを作成する。そし
てこの転送ブロックを多重部１３に送る。また、読出し
制御部１１は、転送ブロック内に、１個のＰＨＹのパケ
ットデータが挿入されている旨を示す情報を含むＰＨＹ
アドレス生成指示信号１２１を生成し、このＰＨＹアド
レス生成指示信号１２１をＰＨＹアドレス生成部１２へ
送る。When reading packet data having a packet length longer than the burst length setting value 123 from the transmitting FIFO in the order determined by the round robin method, the read control unit 11 converts the read packet data to the transfer block length. The packet is divided so as to match, and the divided packet data is inserted into a transfer block to create a transfer block. Then, the transfer block is sent to the multiplexing unit 13. Further, the read control unit 11 transmits the PHY including information indicating that one PHY packet data is inserted in the transfer block.
An address generation instruction signal 121 is generated, and the PHY address generation instruction signal 121 is sent to the PHY address generation unit 12.
【００４４】ＰＨＹアドレス生成部１２は、読出し制御
部１１からＰＨＹアドレス生成指示信号１２１を受ける
と、図２のＰＨＹアドレステーブル３０から、転送ブロ
ック内に１個のＰＨＹのパケットデータが挿入されてい
ること示すＰＨＹアドレス１２２を選択し、このＰＨＹ
アドレス１２２を多重部１３に送る。When the PHY address generation unit 12 receives the PHY address generation instruction signal 121 from the read control unit 11, one PHY packet data is inserted in the transfer block from the PHY address table 30 of FIG. PHY address 122 indicating that
The address 122 is sent to the multiplexing unit 13.
【００４５】多重部１３は、読出し制御部１１から、１
個のパケットデータが挿入されている転送ブロックを受
け、そして、ＰＨＹアドレス生成部１２から、当該ＰＨ
Ｙアドレス１２２を受けると、当該ＰＨＹアドレス１２
２を転送ブロックに挿入して、転送ブロックを完成す
る。そして、多重部１３は、このような転送ブロックか
らＳＰＩ−３データ１２４を構成し、受信デバイス２へ
送信する。The multiplexing unit 13 sends 1
Received from the PHY address generating unit 12 the transfer block in which the packet data has been inserted.
When receiving the Y address 122, the PHY address 12
2 is inserted into the transfer block to complete the transfer block. Then, the multiplexing unit 13 forms the SPI-3 data 124 from such a transfer block, and transmits the SPI-3 data 124 to the receiving device 2.
【００４６】以上のようにして構成されるＳＰＩ−３デ
ータ１２４は、例えば、図３（ｂ）に示されるように、
ＰＨＹアドレスが＃０で、ＰＨＹ０のパケットデータの
みで構成される第１転送ブロックと、ＰＨＹアドレスが
＃１で、ＰＨＹ１のパケットデータのみで構成される第
２転送ブロックと、ＰＨＹアドレスが＃２で、ＰＨＹ２
のパケットデータのみで構成される第３転送ブロックと
から構成される。The SPI-3 data 124 constructed as described above is, for example, as shown in FIG.
A first transfer block having a PHY address of # 0 and only PHY0 packet data, a second transfer block having a PHY address of # 1 and only PHY1 packet data, and a PHY address of # 2 , PHY2
And a third transfer block composed only of the packet data.
【００４７】次に、受信デバイス２の動作を説明する。Next, the operation of the receiving device 2 will be described.
【００４８】受信デバイス２が、送信デバイス１からＳ
ＰＩ−３データ１２４を受信すると、ＰＨＹアドレス抽
出部１４は、このＳＰＩ−３データ１２４からＰＨＹア
ドレスを抽出し、このＰＨＹアドレスを含むＰＨＹアド
レス信号１２５を分離部１５に送る。[0048] The receiving device 2 transmits
Upon receiving the PI-3 data 124, the PHY address extraction unit 14 extracts a PHY address from the SPI-3 data 124 and sends a PHY address signal 125 including the PHY address to the separation unit 15.
【００４９】分離部１５は、ＰＨＹアドレス信号１２５
に含まれるＰＨＹアドレスにより、ＳＰＩ−３データ１
２４を転送ブロック単位に分割して、これらの転送ブロ
ックを、ＰＨＹアドレスで指定される当該受信側ＦＩＦ
Ｏへ送る。The separation unit 15 has a PHY address signal 125
SPI-3 data 1 according to the PHY address included in
24 is divided into transfer block units, and these transfer blocks are designated by the corresponding
Send to O
【００５０】ＰＨＹアドレス信号１２５に含まれるＰＨ
Ｙアドレスが、同一転送ブロック内に複数ＰＨＹのパケ
ットデータが挿入されていること示すアドレスである場
合、すなわち、図２において、ＰＨＹアドレスが＃４、
＃５、＃６のいずれかの場合、分離部１５は、送信デバ
イス１から、ＳＰＩ−３データ１２４と一緒に転送され
てくるＳＯＰ信号１４２とＥＯＰ信号１４３により、同
一転送ブロック内に挿入されている複数のパケットデー
タ間のＰＨＹ切替部を検知し、このＰＨＹ切替部によ
り、ＳＰＩ−３データ１２４を複数のパケットデータに
分割する。そして、分割されたパケットデータを、受信
側ＦＩＦＯ書き込み制御信号とともに該当するＰＨＹの
受信側ＦＩＦＯに送る。例えば、図３（ａ）に示される
ように、分離部１５は、ＳＯＰ信号１４２とＥＯＰ信号
１４３から、ＰＨＹ切替部１５１、１５２、１５３を検
知し、これらのＰＨＹ切替部１５１、１５２、１５３に
より、ＳＰＩ−３データ１２４を複数のパケットデータ
に分割し、分割されたパケットデータを該当するＰＨＹ
の受信側ＦＩＦＯに送る。PH included in PHY address signal 125
When the Y address is an address indicating that a plurality of PHY packet data are inserted in the same transfer block, that is, in FIG. 2, the PHY address is # 4,
In either case of # 5 or # 6, the separation unit 15 is inserted into the same transfer block by the SOP signal 142 and the EOP signal 143 transferred together with the SPI-3 data 124 from the transmission device 1. The PHY switching unit detects the PHY switching unit between the plurality of packet data, and divides the SPI-3 data 124 into a plurality of packet data by the PHY switching unit. Then, the divided packet data is sent to the receiving FIFO of the corresponding PHY together with the receiving FIFO write control signal. For example, as shown in FIG. 3A, the separating unit 15 detects PHY switching units 151, 152, 153 from the SOP signal 142 and the EOP signal 143, and the PHY switching units 151, 152, 153 , SPI-3 data 124 is divided into a plurality of packet data, and the divided packet data is
To the receiving FIFO.
【００５１】受信側ＦＩＦＯ１６，１７，１８，１９
は、分離部１５からのパケットデータを、受信側ＦＩＦ
Ｏ書き込み制御信号１３０、１３１、１３２、１３３に
より、格納する。Receiving FIFOs 16, 17, 18, and 19
Transmits the packet data from the separation unit 15 to the
It is stored by O write control signals 130, 131, 132, 133.
【００５２】受信側ＦＩＦＯ１６，１７，１８，１９に
格納されているパケットデータは、ＰＨＹデバイス、Ｐ
ＨＹ０、ＰＨＹ１、ＰＨＹ２、ＰＨＹ３からの受信側Ｆ
ＩＦＯ読出し制御信号１３８、１３９、１４０、１４１
で読み出される。The packet data stored in the receiving FIFOs 16, 17, 18, and 19 is a PHY device, P
Reception side F from HY0, PHY1, PHY2, PHY3
IFO read control signals 138, 139, 140, 141
Is read.
【００５３】以上のように、本発明は、パケット長がバ
ースト長設定値より短いパケットデータの複数と一つの
ＰＨＹアドレスとを、バースト長設定値に等しい転送ブ
ロック長を有する転送ブロックに挿入して転送ブロック
を生成し、この転送ブロックの単位で転送する構成ある
ので、パケットデータごとにＰＨＹアドレスが不要にな
り、ＰＨＹアドレスのための、転送ブロック内の領域を
最小にすることができるため、ＳＰＩ−３インタフェー
スの転送効率が向上する。As described above, according to the present invention, a plurality of packet data whose packet length is shorter than the burst length set value and one PHY address are inserted into a transfer block having a transfer block length equal to the burst length set value. Since there is a configuration in which a transfer block is generated and transferred in units of this transfer block, a PHY address is not required for each packet data, and an area in the transfer block for the PHY address can be minimized. -3 interface transfer efficiency is improved.
【００５４】上述では、同一転送ブロック内に２つのＰ
ＨＹのパケットデータを格納する例で説明したが、本発
明の思想に基づき、更に発展させて、転送ブロック長が
より長い転送ブロック内に、３つ以上複数のＰＨＹのパ
ケットデータを格納するように転送ブロックを構成でき
る。このことにより、バースト長設定値を長くすること
が可能になり、結果としてＳＰＩ−３データにおけるＰ
ＨＹアドレス領域を更に削減できパケットデータ領域を
増やすことが出来るので、ＳＰＩ−３インタフェースの
クロック速度を下げても従来と同じ帯域を確保すること
が可能になり回路設計が容易になる。In the above description, two Ps in the same transfer block
Although an example of storing the HY packet data has been described, based on the idea of the present invention, it is further developed so that three or more PHY packet data are stored in a transfer block having a longer transfer block length. A transfer block can be configured. As a result, the burst length setting value can be increased, and as a result, P
Since the HY address area can be further reduced and the packet data area can be increased, even if the SPI-3 interface clock speed is reduced, it is possible to secure the same bandwidth as in the related art, thereby facilitating circuit design.
【００５５】[0055]
【発明の効果】以上説明したように、本発明は、複数
の、短いパケットデータを集めて、一つのＰＨＹアドレ
スを付加して、転送ブロックを生成し、この転送ブロッ
クの単位で転送する構成あるので、パケットデータごと
にＰＨＹアドレスが不要になり、ＰＨＹアドレスのため
の、転送ブロック内の領域を最小にすることができるた
め、パケット転送のための帯域を十分に確保でき転送効
率を向上できるという効果がある。As described above, according to the present invention, a plurality of short packet data are collected, one PHY address is added, a transfer block is generated, and the transfer block is transferred in units of the transfer block. Therefore, a PHY address is not required for each packet data, and an area in the transfer block for the PHY address can be minimized, so that a sufficient band for packet transfer can be secured and transfer efficiency can be improved. effective.
【図１】本発明の実施形態の構成ブロック図である。FIG. 1 is a configuration block diagram of an embodiment of the present invention.
【図２】ＰＨＹアドレステーブル構成図である。FIG. 2 is a configuration diagram of a PHY address table.
【図３】動作のタイミングチャートである。FIG. 3 is a timing chart of an operation.
１ 送信デバイス ２ 受信デバイス ３，４，５，６ パケット長モニタ部 ７、８、９、１０ 送信側ＦＩＦＯ １１ 読出し制御部 １２ ＰＨＹアドレス生成部 １３ 多重部 １４ ＰＨＹアドレス抽出部 １５ 分離部 １６、１７、１８、１９ 受信側ＦＩＦＯ 1 sending device 2 Receiving device 3,4,5,6 Packet length monitor 7, 8, 9, 10 Transmission FIFO 11 Read control unit 12 PHY address generator 13 Multiplexer 14 PHY address extraction unit 15 Separation unit 16, 17, 18, 19 Reception FIFO
Claims (6)
ｅｒ Ｐｒｏｔｏｃｏｌ）デバイスの各々からのパケッ
トデータを転送するＳＰＩ−３（Ｓｙｓｔｅｍ Ｐａｃ
ｋｅｔ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ３）インタフ
ェースシステムであって、複数パケットデータと、複数
パケットデータの各々がどのＰＨＹデバイスに属するか
を示すＰＨＹアドレスとを転送ブロックに挿入して転送
ブロックを生成する転送ブロック生成手段と、前記転送
ブロック生成手段により生成される転送ブロックの複数
を多重して送信する送信手段とを有することを特徴とす
るＳＰＩ−３インタフェースシステム。1. A plurality of PHYs (Physical Layer)
er Protocol (SPI) (System Pac) for transferring packet data from each device
a transfer interface generating system for generating a transfer block by inserting a plurality of packet data and a PHY address indicating to which PHY device each of the plurality of packet data belongs into a transfer block; A transmission unit for multiplexing a plurality of transfer blocks generated by the transfer block generation unit and transmitting the multiplexed transmission block;
ｅｒ Ｐｒｏｔｏｃｏｌ）デバイス各々からのパケット
データを転送するＳＰＩ−３（ＳｙｓｔｅｍＰａｃｋｅ
ｔ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ３）インタフェー
スシステムであって、複数パケットデータと、複数パケ
ットデータの各々がどのＰＨＹデバイスに属するかを示
すＰＨＹアドレスとを転送ブロックに挿入して転送ブロ
ックを生成する転送ブロック生成手段と、複数パケット
データの各々の、パケットの開始を示すＳＯＰ信号とパ
ケットの終了を示すＥＯＰ信号とを生成する開始終了信
号生成手段と、前記転送ブロック生成手段により生成さ
れる転送ブロックの複数を多重して送信するとともに、
前記転送ブロックの送信と同時に、前記開始終了信号生
成手段送信手段によるＳＯＰ信号及びＥＯＰ信号を送信
する送信手段を有することを特徴とするＳＰＩ−３イン
タフェースシステム。2. A plurality of PHYs (Physical Layer)
er Protocol) SPI-3 (SystemPacket) for transferring packet data from each device
t Interface Level 3) an interface system, wherein a transfer block generating means for generating a transfer block by inserting a plurality of packet data and a PHY address indicating which PHY device each of the plurality of packet data belongs to a transfer block; A start / end signal generating means for generating an SOP signal indicating the start of the packet and an EOP signal indicating the end of the packet for each of the plurality of packet data, and a plurality of transfer blocks generated by the transfer block generating means are multiplexed. Send it,
An SPI-3 interface system comprising transmitting means for transmitting an SOP signal and an EOP signal by the transmitting means of the start / end signal generating means simultaneously with the transmission of the transfer block.
ｅｒ Ｐｒｏｔｏｃｏｌ）デバイス各々からのパケット
データを転送するＳＰＩ−３（ＳｙｓｔｅｍＰａｃｋｅ
ｔ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ３）インタフェー
スシステムであって、複数パケットデータと、複数パケ
ットデータの各々がどのＰＨＹデバイスに属するかを示
すＰＨＹアドレスとを転送ブロックに挿入して転送ブロ
ックを生成する転送ブロック生成手段と、複数パケット
データの各々の、パケットの開始を示すＳＯＰ信号とパ
ケットの終了を示すＥＯＰ信号とを生成する開始終了信
号生成手段と、前記転送ブロック生成手段により生成さ
れる転送ブロックの複数を多重して送信するとともに、
前記転送ブロックの送信と同時に、前記開始終了信号生
成手段送信手段によるＳＯＰ信号及びＥＯＰ信号を送信
する送信手段と、前記送信手段からの、多重された転送
ブロックと、ＳＯＰ信号及びＥＯＰ信号とを受信する受
信手段と、前記受信手段により受信される転送ブロック
からＰＨＹアドレスを抽出し、このＰＨＹアドレスと受
信されるＳＯＰ信号及びＥＯＰ信号とにより、受信され
る転送ブロックに含まれる複数パケットデータを、ＰＨ
Ｙデバイスの各々宛てごとに分離し、当該ＰＨＹデバイ
スに当該パケットデータを送信する手段とを有すること
を特徴とするＳＰＩ−３インタフェースシステム。3. A plurality of PHYs (Physical Layer)
er Protocol) SPI-3 (SystemPacket) for transferring packet data from each device
t Interface Level 3) an interface system, wherein a transfer block generating means for generating a transfer block by inserting a plurality of packet data and a PHY address indicating which PHY device each of the plurality of packet data belongs to a transfer block; A start / end signal generating means for generating an SOP signal indicating the start of the packet and an EOP signal indicating the end of the packet for each of the plurality of packet data, and a plurality of transfer blocks generated by the transfer block generating means are multiplexed. Send it,
At the same time as transmitting the transfer block, transmitting means for transmitting the SOP signal and the EOP signal by the start and end signal generating means transmitting means, and receiving the multiplexed transfer block, the SOP signal and the EOP signal from the transmitting means. PHY address is extracted from the transfer block received by the receiving means, and the plurality of packet data included in the received transfer block are extracted by the PHY address and the received SOP signal and EOP signal.
Means for separating each of the Y devices and transmitting the packet data to the PHY device.
ｅｒ Ｐｒｏｔｏｃｏｌ）デバイス各々からのパケット
データを転送するＳＰＩ−３（ＳｙｓｔｅｍＰａｃｋｅ
ｔ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ３）インタフェー
スシステムであって、複数ＰＨＹデバイス各々からパケ
ットデータを受信して、パケットデータのパケット長
を、常時、測定するパケット長モニタ手段と、前記パケ
ット長モニタ手段によるパケット長が予め設定されてい
るバースト長設定値より短いパケットデータの複数を、
前記バースト長設定値と等しい長さを有する転送ブロッ
クに挿入するとともに、複数の短いパケットデータの各
々がどのＰＨＹデバイスに属するかを示すＰＨＹアドレ
スを前記転送ブロックに挿入して転送ブロックを生成す
る転送ブロック生成手段と、複数の短いパケットデータ
の各々の、パケットの開始を示すＳＯＰ信号とパケット
の終了を示すＥＯＰ信号とを生成する開始終了信号生成
手段と、前記転送ブロック生成手段により生成される転
送ブロックの複数を多重して送信するとともに、前記転
送ブロックの送信と同時に、前記開始終了信号生成手段
送信手段によるＳＯＰ信号及びＥＯＰ信号とを送信する
送信手段と、前記送信手段からの、多重された転送ブロ
ックと、ＳＯＰ信号及びＥＯＰ信号とを受信する受信手
段と、前記受信手段により受信される転送ブロックから
ＰＨＹアドレスを抽出し、このＰＨＹアドレスと、受信
されるＳＯＰ信号及びＥＯＰ信号とにより、受信される
転送ブロックから、ＰＨＹデバイスの各々宛てごとの、
短いパケットデータに分離し、当該短いパケットデータ
を当該ＰＨＹデバイスに送信する手段とを有することを
特徴とするＳＰＩ−３インタフェースシステム。4. A plurality of PHYs (Physical Layer)
er Protocol) SPI-3 (SystemPacket) for transferring packet data from each device
t Interface Level 3) An interface system, which receives packet data from each of a plurality of PHY devices and constantly measures the packet length of the packet data, and sets a packet length by the packet length monitoring unit in advance. Multiple packet data shorter than the set burst length
A transfer that inserts into a transfer block having a length equal to the burst length setting value, and inserts a PHY address indicating to which PHY device each of the plurality of short packet data belongs into the transfer block to generate a transfer block Block generation means, start / end signal generation means for generating an SOP signal indicating the start of a packet and EOP signal indicating the end of the packet for each of the plurality of short packet data, and transfer generated by the transfer block generation means A transmitting unit for transmitting a plurality of blocks in a multiplexed manner, and transmitting the SOP signal and the EOP signal by the transmitting unit of the start / end signal generating unit simultaneously with the transmission of the transfer block; A transfer block; receiving means for receiving an SOP signal and an EOP signal; From the transfer blocks received extracts the PHY address, and the PHY address, by the SOP signal and the EOP signal is received, the transport block received, per each addressed PHY device by,
Means for separating the packet data into short packet data and transmitting the short packet data to the PHY device.
ｅｒ Ｐｒｏｔｏｃｏｌ）デバイス各々からのパケット
データを転送するＳＰＩ−３（ＳｙｓｔｅｍＰａｃｋｅ
ｔ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ３）インタフェー
スシステムの転送効率向上方法であって、複数パケット
データと、複数パケットデータの各々がどのＰＨＹデバ
イスに属するかを示すＰＨＹアドレスとを転送ブロック
に挿入して転送ブロックを生成する転送ブロック生成ス
テップと、複数パケットデータの各々の、パケットの開
始を示すＳＯＰ信号とパケットの終了を示すＥＯＰ信号
とを生成する開始終了信号生成ステップと、前記転送ブ
ロック生成ステップにより生成される転送ブロックの複
数を多重して送信するとともに、前記転送ブロックの送
信と同時に、前記開始終了信号生成手段送信ステップに
よるＳＯＰ信号及びＥＯＰ信号を送信する送信ステップ
と、前記送信ステップにより送信される、多重された転
送ブロックと、ＳＯＰ信号及びＥＯＰ信号とを受信する
受信ステップと、前記受信ステップにより受信される転
送ブロックからＰＨＹアドレスを抽出し、このＰＨＹア
ドレスと受信されるＳＯＰ信号及びＥＯＰ信号とによ
り、受信される転送ブロックに含まれる複数パケットデ
ータを、ＰＨＹデバイスの各々宛てごとに分離し、当該
ＰＨＹデバイスに当該パケットデータを送信するステッ
プとを有することを特徴とするＳＰＩ−３インタフェー
スシステムの転送効率向上方法。5. A plurality of PHYs (Physical Layer)
er Protocol) SPI-3 (SystemPacket) for transferring packet data from each device
t Interface Level 3) A method for improving the transfer efficiency of an interface system, wherein a plurality of packet data and a PHY address indicating to which PHY device each of the plurality of packet data belongs are inserted into a transfer block to generate a transfer block. A block generation step, a start / end signal generation step for generating an SOP signal indicating the start of the packet and an EOP signal indicating the end of the packet for each of the plurality of packet data, and a transfer block generated by the transfer block generation step. A transmitting step of transmitting a plurality of multiplexed signals and transmitting an SOP signal and an EOP signal by the transmitting step of the start / end signal generating means simultaneously with the transmission of the transfer block; and a multiplexed transmission transmitted by the transmitting step. Block and SO Receiving a signal and an EOP signal, and extracting a PHY address from the transfer block received in the receiving step, and including the PHY address in the received transfer block based on the PHY address and the received SOP signal and EOP signal Separating the plurality of packet data to be transmitted to each of the PHY devices, and transmitting the packet data to the PHY device.
ｅｒ Ｐｒｏｔｏｃｏｌ）デバイス各々からのパケット
データを転送するＳＰＩ−３（ＳｙｓｔｅｍＰａｃｋｅ
ｔ Ｉｎｔｅｒｆａｃｅ Ｌｅｖｅｌ３）インタフェー
スシステムの転送効率向上方法であって、複数ＰＨＹデ
バイス各々からパケットデータを受信して、パケットデ
ータのパケット長を、常時、測定するパケット長モニタ
ステップと、前記パケット長モニタステップによるパケ
ット長が予め設定されているバースト長設定値より短い
パケットデータの複数を、前記バースト長設定値と等し
い長さを有する転送ブロックに挿入するとともに、複数
の短いパケットデータの各々がどのＰＨＹデバイスに属
するかを示すＰＨＹアドレスを前記転送ブロックに挿入
して転送ブロックを生成する転送ブロック生成ステップ
と、複数の短いパケットデータの各々の、パケットの開
始を示すＳＯＰ信号とパケットの終了を示すＥＯＰ信号
とを生成する開始終了信号生成ステップと、前記転送ブ
ロック生成手段により生成される転送ブロックの複数を
多重して送信するとともに、前記転送ブロックの送信と
同時に、前記開始終了信号生成手段送信ステップによる
ＳＯＰ信号及びＥＯＰ信号とを送信する送信ステップ
と、前記送信ステップにより送信される、多重された転
送ブロックと、ＳＯＰ信号及びＥＯＰ信号とを受信する
受信ステップと、前記受信ステップにより受信される転
送ブロックからＰＨＹアドレスを抽出し、このＰＨＹア
ドレスと、受信されるＳＯＰ信号及びＥＯＰ信号とによ
り、受信される転送ブロックから、ＰＨＹデバイスの各
々宛てごとの、短いパケットデータに分離し、当該短い
パケットデータを当該ＰＨＹデバイスに送信するステッ
プとを有することを特徴とするＳＰＩ−３インタフェー
スシステムの転送効率向上方法。6. A plurality of PHYs (Physical Layer)
er Protocol) SPI-3 (SystemPacket) for transferring packet data from each device
t Interface Level 3) A method for improving the transfer efficiency of an interface system, comprising: a packet length monitoring step of receiving packet data from each of a plurality of PHY devices and constantly measuring a packet length of the packet data; A plurality of packet data whose packet length is shorter than a preset burst length setting value is inserted into a transfer block having a length equal to the burst length setting value, and each of the plurality of short packet data is transmitted to any PHY device. A transfer block generating step of generating a transfer block by inserting a PHY address indicating whether the packet belongs to the transfer block; and a SOP signal indicating the start of the packet and an EOP signal indicating the end of the packet for each of the plurality of short packet data. Start and end to generate A signal generation step, multiplexing and transmitting a plurality of transfer blocks generated by the transfer block generation unit, and simultaneously transmitting the transfer block, the SOP signal and the EOP signal by the start / end signal generation unit transmission step. A transmitting step of transmitting, a receiving step of receiving a multiplexed transfer block, an SOP signal and an EOP signal transmitted by the transmitting step, and extracting a PHY address from the transfer block received by the receiving step; Separating the received transfer block into short packet data for each of the PHY devices based on the PHY address and the received SOP signal and EOP signal, and transmitting the short packet data to the PHY device; SPI-3 characterized by having: How to improve the transfer efficiency of the interface system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153932A JP2003348127A (en) | 2002-05-28 | 2002-05-28 | Spi-3 interface system and method for improving transfer efficiency thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153932A JP2003348127A (en) | 2002-05-28 | 2002-05-28 | Spi-3 interface system and method for improving transfer efficiency thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003348127A true JP2003348127A (en) | 2003-12-05 |
Family
ID=29770844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002153932A Withdrawn JP2003348127A (en) | 2002-05-28 | 2002-05-28 | Spi-3 interface system and method for improving transfer efficiency thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003348127A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010505361A (en) * | 2006-09-28 | 2010-02-18 | アギア システムズ インコーポレーテッド | Interface with multi-level packet preemption based on balancing start and end indicators |
| KR101812835B1 (en) | 2011-02-15 | 2017-12-27 | 노르딕 세미컨덕터 에이에스에이 | Serial interface |
-
2002
- 2002-05-28 JP JP2002153932A patent/JP2003348127A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010505361A (en) * | 2006-09-28 | 2010-02-18 | アギア システムズ インコーポレーテッド | Interface with multi-level packet preemption based on balancing start and end indicators |
| KR101812835B1 (en) | 2011-02-15 | 2017-12-27 | 노르딕 세미컨덕터 에이에스에이 | Serial interface |
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