JP2003347506A - Semiconductor device having chip-on-chip structure and semiconductor chip used in the same - Google Patents
Semiconductor device having chip-on-chip structure and semiconductor chip used in the sameInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、半導体チップの
表面に他の半導体チップを重ねて接合するチップ・オン
・チップ構造の半導体装置、およびこのような半導体装
置のための半導体チップに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a chip-on-chip structure in which another semiconductor chip is overlapped on the surface of a semiconductor chip, and a semiconductor chip for such a semiconductor device.
【0002】[0002]
【従来の技術】一対の半導体チップを対向させ、これら
をバンプによって互いに電気接続するチップ・オン・チ
ップ構造の半導体装置が従来から提案されているが、実
現に際して解決すべき問題も多く残っている。たとえ
ば、チップ・オン・チップ構造を採用することにより、
各チップを別のパッケージに収容する場合に比較して、
各種電子機器の配線基板の面積を小さくして、それらの
小型化を図ることができると期待される。しかし、たと
えば、とくに高周波信号を取り扱う移動電話機などの機
器では、ノイズ対策が重要であるから、配線基板全体を
シールドするためのシールド部材を別途設けることにな
る。そのため、単にチップ・オン・チップ構造を採用し
ただけでは、機器の大幅な小型化を図ることができな
い。2. Description of the Related Art A semiconductor device having a chip-on-chip structure in which a pair of semiconductor chips are opposed to each other and electrically connected to each other by bumps has been proposed, but there are still many problems to be solved in realizing the semiconductor device. . For example, by adopting a chip-on-chip structure,
Compared to storing each chip in a separate package,
It is expected that the area of the wiring boards of various electronic devices can be reduced to reduce their size. However, for example, in a device such as a mobile telephone that handles a high-frequency signal, it is important to take measures against noise. Therefore, a shield member for shielding the entire wiring board is separately provided. Therefore, the mere employment of the chip-on-chip structure cannot achieve a significant size reduction of the device.
【0003】[0003]
【発明が解決しようとする課題】そこで、この発明の目
的は、上述の技術的課題を解決し、効果的なノイズ対策
を施したチップ・オン・チップ構造の半導体装置および
そのための半導体チップを提供することである。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device having a chip-on-chip structure in which the above-mentioned technical problems are solved and effective noise countermeasures are taken, and a semiconductor chip therefor. It is to be.
【0004】[0004]
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項1記載の発明は、半導体チ
ップの表面に他の半導体チップを重ねて接合するチップ
・オン・チップ構造の半導体装置のための半導体チップ
であって、当該半導体チップの表面に形成され、他の半
導体チップとの電気接続のための複数のチップ間接続部
と、当該半導体チップの表面において、上記複数のチッ
プ間接続部の間を通って引き回されて当該複数のチップ
間接続部を取り囲む壁状に形成されたシールド配線部を
有し、低インピーダンス部に接続されたシールド導体部
とを含むことを特徴とする半導体チップである。Means for Solving the Problems and Effects of the Invention According to the first aspect of the present invention, there is provided a semiconductor device having a chip-on-chip structure in which another semiconductor chip is superimposed on and joined to a surface of the semiconductor chip. A semiconductor chip for a semiconductor device, formed on a surface of the semiconductor chip, a plurality of inter-chip connecting portions for electrical connection with another semiconductor chip, and the plurality of chips on a surface of the semiconductor chip. A shield wiring portion formed in a wall shape surrounding the plurality of chip-to-chip connection portions that is routed between the inter-connection portions and includes a shield conductor portion connected to the low impedance portion. Semiconductor chip.
【0005】上記の構成によれば、半導体チップ表面の
複数のチップ間接続部の間を通って引き回されて当該複
数のチップ間接続部を取り囲むようにシールド導体部が
設けられているので、外部ノイズがチップ間接続部へと
到達することを防止できる。これにより、当該半導体チ
ップに別の半導体チップを重ね合わせて接合してチップ
・オン・チップ構造の半導体装置を構成する場合に、ノ
イズシールド構造を別途用意する必要がない。[0005] According to the above configuration, the shield conductor is provided so as to be routed between the plurality of inter-chip connection portions on the surface of the semiconductor chip and to surround the plurality of inter-chip connection portions. External noise can be prevented from reaching the inter-chip connection portion. Accordingly, when a semiconductor device having a chip-on-chip structure is formed by overlapping and joining another semiconductor chip to the semiconductor chip, it is not necessary to separately provide a noise shield structure.
【0006】また、シールド導体部によってチップ間を
支持できるので、樹脂封止などのために半導体チップに
作用する応力を分散することができ、機械的圧力や応力
歪み等に起因する半導体チップの変形を防止できる。こ
れにより、安定した素子特性を発揮できるチップ・オン
・チップ構造の半導体装置を実現できる。とくに、請求
項2に記載されているように、上記チップ間接続部を、
当該半導体チップの上記他の半導体チップとの接続面に
ほぼ均一になるように配置しておけば、機械的圧力や応
力歪み等に起因する半導体チップの変形をさらに効果的
に防止できる。In addition, since the gap between the chips can be supported by the shield conductor portion, the stress acting on the semiconductor chip for resin sealing or the like can be dispersed, and the deformation of the semiconductor chip due to mechanical pressure, stress distortion, or the like can be achieved. Can be prevented. As a result, a semiconductor device having a chip-on-chip structure that can exhibit stable element characteristics can be realized. In particular, as described in claim 2, the inter-chip connecting portion is
If the semiconductor chip is arranged so as to be substantially uniform on the connection surface with the other semiconductor chip, deformation of the semiconductor chip due to mechanical pressure, stress distortion, or the like can be more effectively prevented.
【0007】なお、請求項3に記載されているように、
上記チップ間接続部および上記シールド導体部は、上記
半導体チップ表面に***して形成された金属***部であ
ってもよい。上記金属***部は、金属をめっきなどによ
り盛り上げた、いわゆるバンプであってもよく、また、
バンプほど高くは***していない金属蒸着膜であっても
よい。請求項4記載の発明は、上記チップ間接続部と上
記シールド導体部とは同一材料で構成されていることを
特徴とする請求項1ないし3のいずれかに記載の半導体
チップである。[0007] As described in claim 3,
The inter-chip connection portion and the shield conductor portion may be a metal protruding portion formed by protruding on the surface of the semiconductor chip. The metal raised portion may be a so-called bump in which a metal is raised by plating or the like,
The metal deposition film may not be raised as high as the bump. The invention according to claim 4 is the semiconductor chip according to any one of claims 1 to 3, wherein the inter-chip connection portion and the shield conductor portion are formed of the same material.
【0008】この構成によれば、チップ間接続部とシー
ルド導体部とを同一工程で形成することができるので、
製造工程が簡単になる。請求項5記載の発明は、上記シ
ールド導体部は、さらに、当該半導体チップの表面に形
成され、他の半導体チップとの電気接続に寄与しないダ
ミーバンプを含み、このダミーバンプに上記シールド配
線部が接合されていることを特徴とする請求項1ないし
4のいずれかに記載の半導体チップである。According to this structure, the inter-chip connection portion and the shield conductor portion can be formed in the same step.
The manufacturing process is simplified. According to a fifth aspect of the present invention, the shield conductor further includes a dummy bump formed on a surface of the semiconductor chip and not contributing to electrical connection with another semiconductor chip, and the shield wiring portion is joined to the dummy bump. The semiconductor chip according to any one of claims 1 to 4, wherein
【0009】請求項6記載の発明は、上記チップ間接続
部は、チップ間接続バンプからなり、上記ダミーバンプ
は、上記チップ間接続バンプおよび当該ダミーバンプを
含む複数のバンプが当該半導体チップの表面にほぼ均等
に配置されるように配置が選ばれていることを特徴とす
る請求項5記載の半導体チップである。請求項7記載の
発明は、第1の半導体チップの表面に第2の半導体チッ
プを重ね合わせて接合して構成される半導体装置であっ
て、上記第1の半導体チップと上記第2の半導体チップ
との対向する表面間に設けられ、上記第1の半導体チッ
プと上記第2の半導体チップとの電気接続のための複数
のチップ間接続部と、上記第1の半導体チップと上記第
2の半導体チップとの対向する表面間において、上記複
数のチップ間接続部の間を通って引き回されて当該複数
のチップ間接続部を取り囲む壁状に形成されたシールド
配線部を有し、低インピーダンス部に接続されたシール
ド導体部とを含むことを特徴とする半導体装置半導体装
置である。According to a sixth aspect of the present invention, the inter-chip connecting portion comprises an inter-chip connecting bump, and the dummy bump comprises a plurality of bumps including the inter-chip connecting bump and the dummy bump substantially on the surface of the semiconductor chip. 6. The semiconductor chip according to claim 5, wherein an arrangement is selected so as to be evenly arranged. 7. The semiconductor device according to claim 7, wherein the second semiconductor chip is formed by superimposing and joining a second semiconductor chip on a surface of a first semiconductor chip, wherein the first semiconductor chip and the second semiconductor chip are provided. A plurality of inter-chip connecting portions for electrical connection between the first semiconductor chip and the second semiconductor chip, the first semiconductor chip and the second semiconductor; A shield wiring portion formed in a wall shape surrounding the plurality of inter-chip connection portions by being routed between the plurality of inter-chip connection portions between surfaces facing the chips, and a low impedance portion; And a shield conductor connected to the semiconductor device.
【0010】この構成により、請求項1に関連して述べ
た効果と同様の効果を奏することができる。請求項8記
載の発明は、上記シールド導体部は、さらに、上記第1
の半導体チップと上記第2の半導体チップとの対向する
表面間に形成され、上記第1および第2の半導体チップ
間の電気接続に寄与しないダミーバンプを含み、このダ
ミーバンプに上記シールド配線部が接合されていること
を特徴とする請求項7記載の半導体装置である。With this configuration, the same effect as the effect described in claim 1 can be obtained. In a preferred embodiment of the present invention, the shield conductor further includes the first conductor.
And a dummy bump formed between the opposing surfaces of the first semiconductor chip and the second semiconductor chip and not contributing to the electrical connection between the first and second semiconductor chips. The shield wiring portion is joined to the dummy bump. 8. The semiconductor device according to claim 7, wherein:
【0011】請求項9記載の発明は、上記チップ間接続
部は、チップ間接続バンプからなり、上記ダミーバンプ
は、上記チップ間接続バンプおよび当該ダミーバンプを
含む複数のバンプが上記第1の半導体チップと上記第2
の半導体チップとの対向する表面間にほぼ均等に配置さ
れるように配置が選ばれていることを特徴とする請求項
8記載の半導体装置である。According to a ninth aspect of the present invention, the inter-chip connecting portion is formed by an inter-chip connecting bump, and the dummy bump is formed by connecting the inter-chip connecting bump and a plurality of bumps including the dummy bump to the first semiconductor chip. The second
9. The semiconductor device according to claim 8, wherein the arrangement is selected so as to be arranged substantially evenly between surfaces facing the semiconductor chip.
【0012】[0012]
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図1は、この
発明の一実施形態に係る半導体装置の分解斜視図であ
る。この半導体装置は、第1の半導体チップとしての親
チップ1の表面11に、第2の半導体チップとしての子
チップ2を重ね合わせて接合した、いわゆるチップ・オ
ン・チップ(Chip-On-Chip)構造を有している。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. FIG. 1 is an exploded perspective view of a semiconductor device according to one embodiment of the present invention. This semiconductor device is a so-called Chip-On-Chip in which a child chip 2 as a second semiconductor chip is superposed and joined to a surface 11 of a parent chip 1 as a first semiconductor chip. It has a structure.
【0013】親チップ1は、たとえばシリコンチップか
らなっている。表面11は、半導体基板においてトラン
ジスタなどの機能素子が形成された活性表層領域側の表
面であり、最表面は、絶縁物の保護膜で覆われている。
この保護膜上には、所定の位置において、外部接続用の
複数のパッド12が、ほぼ矩形の平面形状を有する親チ
ップ1の表面11の周縁付近に露出して配置されてい
る。この外部接続用パッド12は、ボンディングワイヤ
13によってリードフレーム14に接続されるべきパッ
ドである。親チップ1の内方の領域には、子チップ2の
接合領域15が設定されており、この接合領域15に
は、子チップ2との接続のための内部接続用パッドP
が、複数個配置されている。The parent chip 1 is made of, for example, a silicon chip. The surface 11 is a surface on the active surface layer region side on which a functional element such as a transistor is formed on a semiconductor substrate, and the outermost surface is covered with a protective film of an insulator.
On the protective film, a plurality of pads 12 for external connection are arranged at predetermined positions so as to be exposed near the periphery of the surface 11 of the parent chip 1 having a substantially rectangular planar shape. The external connection pad 12 is a pad to be connected to the lead frame 14 by the bonding wire 13. A bonding area 15 of the child chip 2 is set in an area inside the parent chip 1, and the bonding area 15 has an internal connection pad P for connection with the child chip 2.
Are arranged.
【0014】子チップ2は、表面21を親チップ11に
対向させていわゆるフェースダウン方式で親チップ11
に接合される。子チップ2は、たとえばシリコンチップ
からなっている。表面21は、半導体基板においてトラ
ンジスタなどの素子が形成された活性表層領域側の表面
であり、最表面は、通常、絶縁物の保護膜で覆われてい
る。図2は、子チップ2の構成を拡大して示す斜視図で
ある。子チップ2の上記保護膜の表面21には、耐酸化
性の金属、たとえば、金、鉛、プラチナ、銀またはイリ
ジウムからなるバンプBが、表面21から***して形成
されている。The child chip 2 has a front surface 21 opposed to the parent chip 11 and a so-called face-down method.
Joined to. The child chip 2 is made of, for example, a silicon chip. The surface 21 is a surface of the semiconductor substrate on the active surface layer region side where elements such as transistors are formed, and the outermost surface is usually covered with a protective film of an insulator. FIG. 2 is an enlarged perspective view showing the configuration of the child chip 2. A bump B made of an oxidation-resistant metal, for example, gold, lead, platinum, silver, or iridium is formed on the surface 21 of the protective film of the child chip 2 so as to protrude from the surface 21.
【0015】バンプBには、親チップ1に形成された回
路との電気接続のためのチップ間接続用バンプBC(チ
ップ間接続部)と、親チップ1の回路との電気接続には
寄与しないダミーバンプBDとが含まれている。チップ
間接続用バンプBCは、親チップ1との接続面である表
面21にほぼ均等に配置されているが、さらに、ダミー
バンプBDは、子チップ2の表面において、複数のバン
プBがほぼ均等に配置されるように配置が選ばれてい
る。すなわち、接続用バンプBCが配置されていない領
域にダミーバンプBDが配置されている。The bumps B do not contribute to the electrical connection between the bumps BC (inter-chip connecting portions) for electrical connection with the circuits formed on the parent chip 1 and the circuits of the parent chip 1. And a dummy bump BD. The chip-to-chip connection bumps BC are arranged substantially evenly on the surface 21 that is the connection surface with the parent chip 1, and the dummy bumps BD are formed such that a plurality of bumps B are almost evenly arranged on the surface of the child chip 2. The arrangement is chosen to be arranged. That is, the dummy bump BD is arranged in a region where the connection bump BC is not arranged.
【0016】さらに、接続用バンプBCをそれぞれ取り
囲むように、壁状のシールド配線部Sが表面21上で複
数の接続用バンプBCの間を通って引き回され、この表
面21から***して形成されている。このシールド配線
部Sは、ダミーバンプBDと接合されているとともに、
接続用バンプBCのうち、グランドに接続されるバンプ
BCG(低インピーダンス部)に接合されている。そし
て、シールド配線部Sは、ダミーバンプBDとともに、
個々の接続用バンプBCを取り囲み、シールド導体部を
形成している。シールド配線部Sは、バンプBと同じ材
料で構成されており、製造工程においては、バンプBの
形成時に同時に形成することができる。もちろん、バン
プBとは別の材料を用いてシールド配線部Sを形成する
ことも可能だが、この場合には、バンプBの形成工程と
は別の工程によりシールド配線部Sを形成することにな
る。Further, a wall-shaped shield wiring portion S is routed on the surface 21 between the plurality of connection bumps BC so as to surround the connection bumps BC, and is formed to protrude from the surface 21. Have been. This shield wiring portion S is joined to the dummy bump BD,
Of the connection bumps BC, the bumps are connected to bumps BCG (low impedance portions) connected to the ground. Then, the shield wiring portion S, together with the dummy bump BD,
Each of the connection bumps BC is surrounded to form a shield conductor. The shield wiring portion S is made of the same material as the bump B, and can be formed simultaneously with the formation of the bump B in the manufacturing process. Of course, the shield wiring portion S can be formed using a material different from the bump B, but in this case, the shield wiring portion S is formed by a process different from the bump B forming process. .
【0017】親チップ1の表面には、図1に示すよう
に、バンプBに対応した位置にそれぞれパッドPが形成
されており、また、シールド配線部Sに対応した紐状の
パッドPSが形成されている。パッドPのうち、接続用
バンプBCに対応する位置に形成されたパッドPCは、
親チップ1の内部の回路と接続されている。これに対し
て、ダミーバンプBDに対向する位置に形成されている
パッドPDは、内部の回路とは絶縁状態となっている。
シールド配線部Sに対応した紐状のパッドPSも、内部
の回路とは電気的に絶縁されている。As shown in FIG. 1, pads P are formed on the surface of the parent chip 1 at positions corresponding to the bumps B, and string-shaped pads PS corresponding to the shield wiring portions S are formed. Have been. Of the pads P, the pads PC formed at positions corresponding to the connection bumps BC are:
It is connected to a circuit inside the parent chip 1. On the other hand, the pad PD formed at a position facing the dummy bump BD is insulated from the internal circuit.
The string-shaped pad PS corresponding to the shield wiring portion S is also electrically insulated from the internal circuit.
【0018】図3は、親チップ1と子チップ2とを接合
した状態を示す図解的な断面図である。親チップ1と子
チップ2とは、表面11,21同士を対向させた状態で
相互に圧接される。このとき、必要に応じて、親チップ
1および/または子チップ2に超音波振動が加えられ
る。このようにして、バンプBおよびシールド配線部S
と、パッドP,PSとがそれぞれ接合される。これによ
って、親チップ1および子チップ2が一体化され、チッ
プ・オン・チップ構造をなす。この状態では、接続用バ
ンプBCと接続用パッドPCとの接合部は、ダミーバン
プBDおよびシールド配線部SとパッドPDおよびPS
とがそれぞれ接合されて形成されるシールド導体部によ
って取り囲まれる。そして、このシールド導体部は、グ
ランドに接続されているので、接続用バンプBCとパッ
ドPCとの接合部は、外部からのノイズに対してシール
ドされた状態となる。FIG. 3 is an illustrative sectional view showing a state where the parent chip 1 and the child chip 2 are joined. The parent chip 1 and the child chip 2 are pressed against each other with the surfaces 11 and 21 facing each other. At this time, ultrasonic vibration is applied to the parent chip 1 and / or the child chip 2 as necessary. Thus, the bump B and the shield wiring portion S
And the pads P and PS are respectively joined. Thereby, the parent chip 1 and the child chip 2 are integrated to form a chip-on-chip structure. In this state, the bonding portion between the connection bump BC and the connection pad PC is connected to the dummy bump BD and the shield wiring portion S and the pads PD and PS.
Are surrounded by a shield conductor portion formed by bonding. Since the shield conductor is connected to the ground, the joint between the connection bump BC and the pad PC is shielded against external noise.
【0019】しかも、子チップ2には、バンプBがほぼ
均等に配置されており、かつ、シールド配線部Sが、接
続用パッドPCを取り囲むようにしながら、親チップ1
と子チップ2との間に介在している。これにより、親チ
ップ1と子チップ2とを接合したチップ・オン・チップ
構造の半導体装置を樹脂封止して1つのパッケージ40
に納めた場合に、親チップ1または子チップ2の応力歪
み等の変形が生じることがなく、これらの内部に形成さ
れた素子特性が劣化することがない。In addition, the bumps B are arranged on the child chip 2 almost uniformly, and the shield wiring portion S surrounds the connection pad PC while the parent chip 1
And the secondary chip 2. As a result, the semiconductor device having a chip-on-chip structure in which the parent chip 1 and the child chip 2 are joined is resin-sealed to form one package 40.
In this case, deformation such as stress distortion of the parent chip 1 or the child chip 2 does not occur, and the element characteristics formed inside these chips do not deteriorate.
【0020】以上のように、この実施形態によれば、樹
脂封止等に起因する機械的圧力や応力に対する耐久性が
良好で、かつ、良好なノイズシールド構造を内包した半
導体装置を実現できる。これにより、たとえば、移動電
話機などの電子機器に大きなシールド機構を設ける必要
がなくなるから、これらの機器の小型化を図ることがで
きる。この発明の実施形態の説明は以上のとおりである
が、この発明は、他の形態で実施することも可能であ
る。たとえば、上記の実施形態では、シールド配線部S
をグランドに接続しているが、電源ライン(低インピー
ダンス部)に接続してもよい。As described above, according to the present embodiment, it is possible to realize a semiconductor device having good durability against mechanical pressure and stress caused by resin sealing and the like and including a good noise shield structure. This eliminates the need to provide a large shield mechanism for electronic devices such as mobile telephones, so that these devices can be downsized. Although the embodiments of the present invention have been described above, the present invention can be embodied in other forms. For example, in the above embodiment, the shield wiring portion S
Is connected to the ground, but may be connected to a power supply line (low impedance section).
【0021】また、上記の実施形態では、子チップ2に
バンプBを設けているが、親チップ1側に同様のバンプ
を設けてもよく、親チップ1および子チップ2の両方に
バンプを設けて、バンプ同士を接合することによって親
チップ1および子チップ2のチップ・オン・チップ接合
を達成してもよい。シールド配線部Sに関しても同様で
あり、親チップ1側に同様のシールド配線部を表面21
から***させて形成してもよく、親チップ1および子チ
ップ2の両方にシールド配線部を設け、これらを相互に
接合するようにしてもよい。Further, in the above embodiment, the bump B is provided on the child chip 2, but a similar bump may be provided on the parent chip 1 side, and the bump is provided on both the parent chip 1 and the child chip 2. Thus, chip-on-chip joining of the parent chip 1 and the child chip 2 may be achieved by joining the bumps. The same applies to the shield wiring portion S, and a similar shield wiring portion is provided on the front chip 21 side.
Alternatively, a shield wiring portion may be provided on both the parent chip 1 and the child chip 2 and these may be joined to each other.
【0022】また、バンプのように高く***した金属隆
起部の代わりに、金属蒸着膜などを適用してもよい。シ
ールド配線部についても同様であり、バンプほどの高さ
を有しない金属蒸着膜で構成することができる。さら
に、上記の実施形態では、親チップ1の表面11に1つ
の子チップ2が接合される場合について説明したが、親
チップ1の表面11に2つ以上の子チップを接合するよ
うにしてもよい。Further, instead of a metal raised portion such as a bump, a metal deposited film or the like may be applied. The same applies to the shield wiring portion, and the shield wiring portion can be formed of a metal vapor-deposited film not having the height of a bump. Furthermore, in the above-described embodiment, the case where one child chip 2 is joined to the surface 11 of the parent chip 1 has been described. However, two or more child chips may be joined to the surface 11 of the parent chip 1. Good.
【0023】さらに、上記の実施形態では、親チップ1
および子チップ2は、いずれもシリコンからなるチップ
であることとしたが、シリコンの他にも、ガリウム砒素
半導体やゲルマニウム半導体などの他の任意の半導体材
料を用いた半導体チップをこの発明の半導体装置に適用
することができる。この場合に、第1の半導体チップと
第2の半導体チップとの半導体材料は、同じでもよいし
異なっていてもよい。その他、特許請求の範囲に記載さ
れた事項の範囲で種々の設計変更を施すことが可能であ
る。Further, in the above embodiment, the parent chip 1
Each of the sub chip 2 and the sub chip 2 is a chip made of silicon. However, in addition to silicon, a semiconductor chip using any other semiconductor material such as a gallium arsenide semiconductor or a germanium semiconductor can be used as the semiconductor device of the present invention. Can be applied to In this case, the semiconductor materials of the first semiconductor chip and the second semiconductor chip may be the same or different. In addition, various design changes can be made within the scope of the matters described in the claims.
【図1】この発明の一実施形態に係る半導体装置の分解
斜視図である。FIG. 1 is an exploded perspective view of a semiconductor device according to an embodiment of the present invention.
【図2】子チップの構成を拡大して示す斜視図である。FIG. 2 is an enlarged perspective view showing a configuration of a child chip.
【図3】親チップと子チップとを接合した状態を示す図
解的な断面図である。FIG. 3 is an illustrative sectional view showing a state where a parent chip and a child chip are joined.
【符号の説明】 1 親チップ(第1の半導体チップ) 2 子チップ(第2の半導体チップ) P,PC,PD,PS パッド B バンプ BC 接続用バンプ(チップ間接続部) BD ダミーバンプ S シールド配線部[Explanation of symbols] 1 Parent chip (first semiconductor chip) 2 child chip (second semiconductor chip) P, PC, PD, PS pad B bump Bump for BC connection (connecting part between chips) BD dummy bump S Shield wiring section
Claims (9)
重ねて接合するチップ・オン・チップ構造の半導体装置
のための半導体チップであって、 当該半導体チップの表面に形成され、他の半導体チップ
との電気接続のための複数のチップ間接続部と、 当該半導体チップの表面において、上記複数のチップ間
接続部の間を通って引き回されて当該複数のチップ間接
続部を取り囲む壁状に形成されたシールド配線部を有
し、低インピーダンス部に接続されたシールド導体部と
を含むことを特徴とする半導体チップ。1. A semiconductor chip for a semiconductor device having a chip-on-chip structure in which another semiconductor chip is superimposed on and joined to a surface of a semiconductor chip. A plurality of inter-chip connection portions for electrical connection with the semiconductor chip; and a wall shape surrounding the plurality of inter-chip connection portions which is routed through the plurality of inter-chip connection portions on the surface of the semiconductor chip. A semiconductor chip, comprising: a formed shield wiring part; and a shield conductor part connected to a low impedance part.
の上記他の半導体チップとの接続面にほぼ均一になるよ
うに配置されていることを特徴とする請求項1記載の半
導体チップ。2. The semiconductor chip according to claim 1, wherein said inter-chip connecting portion is arranged so as to be substantially uniform on a connecting surface of said semiconductor chip with said another semiconductor chip.
体部は、上記半導体チップ表面に***して形成された金
属***部からなることを特徴とする請求項1または2記
載の半導体チップ。3. The semiconductor chip according to claim 1, wherein said inter-chip connecting portion and said shield conductor portion are formed of a metal raised portion raised on a surface of said semiconductor chip.
とは同一材料で構成されていることを特徴とする請求項
1ないし3のいずれかに記載の半導体チップ。4. The semiconductor chip according to claim 1, wherein said inter-chip connecting portion and said shield conductor portion are made of the same material.
体チップの表面に形成され、他の半導体チップとの電気
接続に寄与しないダミーバンプを含み、このダミーバン
プに上記シールド配線部が接合されていることを特徴と
する請求項1ないし4のいずれかに記載の半導体チッ
プ。5. The shield conductor section further includes a dummy bump formed on the surface of the semiconductor chip and not contributing to electrical connection with another semiconductor chip, and the shield wiring section is joined to the dummy bump. The semiconductor chip according to claim 1, wherein:
プからなり、 上記ダミーバンプは、上記チップ間接続バンプおよび当
該ダミーバンプを含む複数のバンプが当該半導体チップ
の表面にほぼ均等に配置されるように配置が選ばれてい
ることを特徴とする請求項5記載の半導体チップ。6. The inter-chip connecting portion comprises an inter-chip connecting bump, and the dummy bump is such that the inter-chip connecting bump and a plurality of bumps including the dummy bump are arranged substantially evenly on the surface of the semiconductor chip. 6. The semiconductor chip according to claim 5, wherein an arrangement is selected.
チップを重ね合わせて接合して構成される半導体装置で
あって、 上記第1の半導体チップと上記第2の半導体チップとの
対向する表面間に設けられ、上記第1の半導体チップと
上記第2の半導体チップとの電気接続のための複数のチ
ップ間接続部と、 上記第1の半導体チップと上記第2の半導体チップとの
対向する表面間において、上記複数のチップ間接続部の
間を通って引き回されて当該複数のチップ間接続部を取
り囲む壁状に形成されたシールド配線部を有し、低イン
ピーダンス部に接続されたシールド導体部とを含むこと
を特徴とする半導体装置。7. A semiconductor device comprising a first semiconductor chip and a second semiconductor chip superposed and joined to a surface of the first semiconductor chip, wherein the first semiconductor chip and the second semiconductor chip face each other. A plurality of inter-chip connecting portions provided between surfaces of the first and second semiconductor chips for electrical connection between the first semiconductor chip and the second semiconductor chip; A shield wiring portion formed in a wall shape surrounding the plurality of inter-chip connection portions and drawn around between the plurality of inter-chip connection portions between opposed surfaces, and connected to the low impedance portion. And a shield conductor.
の半導体チップと上記第2の半導体チップとの対向する
表面間に形成され、上記第1および第2の半導体チップ
間の電気接続に寄与しないダミーバンプを含み、このダ
ミーバンプに上記シールド配線部が接合されていること
を特徴とする請求項7記載の半導体装置。8. The apparatus according to claim 1, further comprising:
And a dummy bump formed between the opposing surfaces of the first semiconductor chip and the second semiconductor chip and not contributing to the electrical connection between the first and second semiconductor chips. The shield wiring portion is joined to the dummy bump. The semiconductor device according to claim 7, wherein:
プからなり、 上記ダミーバンプは、上記チップ間接続バンプおよび当
該ダミーバンプを含む複数のバンプが上記第1の半導体
チップと上記第2の半導体チップとの対向する表面間に
ほぼ均等に配置されるように配置が選ばれていることを
特徴とする請求項8記載の半導体装置。9. The inter-chip connecting portion includes an inter-chip connecting bump, and the dummy bump includes a plurality of bumps including the inter-chip connecting bump and the dummy bump, the first semiconductor chip and the second semiconductor chip. 9. The semiconductor device according to claim 8, wherein the arrangement is selected so as to be arranged substantially evenly between the surfaces facing each other.
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