JP2003337759A - Flash memory controller - Google Patents
Flash memory controllerInfo
- Publication number
- JP2003337759A JP2003337759A JP2002143603A JP2002143603A JP2003337759A JP 2003337759 A JP2003337759 A JP 2003337759A JP 2002143603 A JP2002143603 A JP 2002143603A JP 2002143603 A JP2002143603 A JP 2002143603A JP 2003337759 A JP2003337759 A JP 2003337759A
- Authority
- JP
- Japan
- Prior art keywords
- address
- flash memory
- data
- read
- computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、フラッシュメモ
リに対してデータの書き込み、読み出しおよび消去を行
うフラッシュメモリ制御装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory control device for writing, reading and erasing data in a flash memory.
【０００２】[0002]
【従来の技術】図１４は従来のフラッシュメモリ制御装
置を示す図であり、図において、１００はパーソナルコ
ンピュータ（以下、ＰＣと称する）、１０１は接続ケー
ブル、１０２はＰＣ１００に接続ケーブル１０１を介し
て接続された外部機器（以下、装置本体と称する）、１
０３は装置本体１０２の内部に着脱可能なように装着さ
れたフラッシュメモリを示す。ＰＣ１００に格納される
ソフトウエアにより、フラッシュメモリ１０３に対して
アドレス、データ、コマンド等を送信し、データの読み
出し、書き込み、消去等を行う。ＰＣ１００と装置本体
１０２との接続を高速インタフェースにすると、ＰＣ１
００内部に専用の回路が必要となり装置規模が増大して
しまうので、接続ケーブル１０１はＰＣ１００に標準に
付属される廉価で低速なインターフェースを使用してい
る。2. Description of the Related Art FIG. 14 is a diagram showing a conventional flash memory control device, in which 100 is a personal computer (hereinafter referred to as PC), 101 is a connection cable, and 102 is a PC 100 via a connection cable 101. Connected external equipment (hereinafter referred to as the apparatus main body), 1
Reference numeral 03 denotes a flash memory that is detachably mounted inside the apparatus main body 102. The software stored in the PC 100 transmits addresses, data, commands, etc. to the flash memory 103 to read, write, and erase data. If a high-speed interface is used for the connection between the PC 100 and the device main body 102, the PC 1
Since a dedicated circuit is required inside 00 to increase the device scale, the connection cable 101 uses an inexpensive and low-speed interface that is standardly attached to the PC 100.
【０００３】次に動作について説明する。フラッシュメ
モリ１０３からデータを読み出す場合、まず読み出しア
ドレスをＰＣ１００から接続ケーブル１０１を介して装
置本体１０２に送信する。続いて、フラッシュメモリ１
０３が対応するデータを出力し、装置本体１０２がこの
データをＰＣ１００に送信することにより読み出すこと
ができる。このとき、フラッシュメモリ１０３がアドレ
スを受け取ってから対応するデータの出力を確定するま
での時間、すなわちリードアクセス速度は、ＰＣ１００
が装置本体１０２から読み出す速度に比べて十分速いの
で、ＰＣ１００内部のソフトウエアにより待ち時間を作
る必要はない。Next, the operation will be described. When reading data from the flash memory 103, first, the read address is transmitted from the PC 100 to the apparatus main body 102 via the connection cable 101. Then, flash memory 1
03 outputs the corresponding data, and the apparatus main body 102 can read the data by transmitting this data to the PC 100. At this time, the time from when the flash memory 103 receives the address to when the output of the corresponding data is confirmed, that is, the read access speed is the PC 100.
Is sufficiently faster than the reading speed from the apparatus main body 102, it is not necessary to make a waiting time by software inside the PC 100.
【０００４】フラッシュメモリ１０３の特定領域のビッ
トを１から０に変更するデータ書き込み動作を行う場
合、ＰＣ１００は書き込みアドレス、書き込みデータお
よび書き込みコマンドを装置本体１０２に送信し、この
アドレスにおけるフラッシュメモリ１０３のステータス
を読み出すことにより、このアドレスのフラッシュメモ
リ１０３が書き込み終了かどうかの判断を行い、書き込
まれていない場合は書き込みを行う。データ書き込み
は、通常８ビット、１６ビット等の単位で実行され、書
き込み開始から終了までの時間、すなわち書き込み速度
は、ＰＣ１００から装置本体１０２への読み出し速度と
同一かまたは若干速い速度であるため、書き込み動作が
完了するまでＰＣ１００内部のソフトウエアによる待ち
時間の調整を必要とする場合が発生する。When performing a data write operation for changing a bit in a specific area of the flash memory 103 from 1 to 0, the PC 100 sends a write address, write data and a write command to the apparatus main body 102, and the flash memory 103 at this address. By reading the status, it is judged whether or not the writing to the flash memory 103 of this address is completed, and if not written, the writing is executed. Data writing is normally executed in units of 8 bits, 16 bits, etc., and the time from the start of writing to the end, that is, the writing speed, is the same as or slightly faster than the reading speed from the PC 100 to the apparatus main body 102. There may be a case where it is necessary to adjust the waiting time by software inside the PC 100 until the writing operation is completed.
【０００５】フラッシュメモリ１０３の特定領域のビッ
トを一括して１にするデータ消去動作を行う場合、ＰＣ
１００は消去アドレス、消去コマンドを装置本体１０２
に送信し、フラッシュメモリ１０３からこのアドレスの
ステータスを読み出すことにより、このアドレスのデー
タが消去終了かどうかの判断を行い、消去されていない
場合のみ消去する。データ消去は通常６４Ｋバイト等の
単位（以下、セクタと称する）で一括して実行されるた
め、消去開始から終了までの時間、すなわち消去速度
は、ＰＣ１００から装置本体１０２への読み出し速度に
比べて十分遅いため、消去動作が完了するまでＰＣ１０
０内部のソフトウエアによる待ち時間調整を必要とす
る。When performing a data erasing operation for collectively setting the bits in a specific area of the flash memory 103 to 1,
100 is an erase address and an erase command
Then, the status of this address is read from the flash memory 103 to judge whether or not the data at this address has been erased, and erases only if it has not been erased. Since data erasing is generally executed collectively in units of 64 Kbytes (hereinafter referred to as sectors), the time from the start of erasing to the end, that is, the erasing speed, is faster than the reading speed from the PC 100 to the apparatus main body 102. Since it is slow enough, the PC10
0 Waiting time adjustment by internal software is required.
【０００６】また、ＰＣ１００内部に記憶されているデ
ータとフラッシュメモリ１０３内部に書き込まれたデー
タの同一性を判定するベリファイ動作は、一般にフラッ
シュメモリ１０３に対する書き込み動作終了後に実行さ
れる。書き込み動作終了後にＰＣ１００と装置本体１０
２との間でのデータ送受信の信頼性およびフラッシュメ
モリ１０３への書き込みの正当性を判断するために、Ｐ
Ｃ１００はフラッシュメモリ１０３の全書き込み領域を
再度読み出し、ＰＣ１００内のデータと比較する。The verify operation for determining the identity between the data stored in the PC 100 and the data written in the flash memory 103 is generally executed after the write operation to the flash memory 103 is completed. After the writing operation is completed, the PC 100 and the apparatus main body 10
In order to determine the reliability of data transmission / reception with the flash memory 2 and the correctness of writing to the flash memory 103, P
The C100 reads the entire write area of the flash memory 103 again and compares it with the data in the PC100.
【０００７】[0007]
【発明が解決しようとする課題】従来のフラッシュメモ
リ制御装置は以上のように構成されているので、フラッ
シュメモリからデータを読み出す場合の伝送信頼性を確
認するためには、装置本体からデータを再度読み出し、
そのデータと先に読み出したデータとについてパリティ
チェック、チェックサム等を行う必要がある。しかし、
この方法では多量のデータを読み出す場合に実行速度が
小さくなるという課題があった。Since the conventional flash memory control device is constructed as described above, in order to confirm the transmission reliability when reading the data from the flash memory, the data is read from the device body again. reading,
It is necessary to perform a parity check, a checksum, etc. on the data and the previously read data. But,
This method has a problem that the execution speed decreases when reading a large amount of data.
【０００８】また、近年のフラッシュメモリ大容量化に
伴ってセクタ数が増加しているため、フラッシュメモリ
全体を消去する時間が大幅に増加しているという問題が
ある。この問題に対応するため、高速に消去する手段と
しては、あらかじめセクタが消去されているかどうかを
判断し（以下、イレースチェックと称する）、消去され
ている場合はそのセクタへの消去動作を実行しない方法
がある。この方法によれば、消去済みのセクタ数が多い
場合には高速動作が可能となるが、イレースチェックを
実行するためにはセクタの全アドレスを読み出し、その
アドレスに対応するデータが全て１か否かを判断する必
要を生じ、ＰＣと装置本体間の転送速度が遅いと、消去
動作時間を短縮できないという課題があった。Further, since the number of sectors has increased with the recent increase in the capacity of flash memories, there is a problem that the time for erasing the entire flash memory is significantly increased. To deal with this problem, as a means of erasing at high speed, it is determined whether or not a sector is erased in advance (hereinafter referred to as erase check), and if it is erased, the erase operation to that sector is not executed. There is a way. According to this method, high-speed operation is possible when the number of erased sectors is large, but in order to execute the erase check, all the addresses of the sectors are read, and whether all the data corresponding to the addresses are 1 or not. However, if the transfer speed between the PC and the main body of the apparatus is low, the erase operation time cannot be shortened.
【０００９】また、上記ベリファイ動作としては、フラ
ッシュメモリの書き込み領域のデータを読み出し、その
データとＰＣ内部に記憶されているデータとをアドレス
単位で逐次比較する方法、あるいはフラッシュメモリの
書き込み領域を読み出してチェックサム値またはＣＲＣ
演算値を算出し、ＰＣ内部に記憶されているデータのチ
ェックサム値またはＣＲＣ演算値とそれぞれ比較する方
法がある。いずれの方法においても、ＰＣによりフラッ
シュメモリ内のデータを読み出す動作が必要であり、Ｐ
Ｃと装置本体間の通信速度が小さく読み出し領域が大き
い場合はベリファイ動作に多くの時間がかかるという課
題があった。As the verify operation, the data in the write area of the flash memory is read and the data and the data stored in the PC are sequentially compared in address units, or the write area of the flash memory is read. Checksum value or CRC
There is a method of calculating a calculation value and comparing it with a checksum value of data stored in the PC or a CRC calculation value, respectively. In either method, the operation of reading the data in the flash memory by the PC is required.
If the communication speed between C and the apparatus main body is small and the read area is large, there is a problem that the verify operation takes much time.
【００１０】この発明は、上記のような課題を解決する
ためになされたもので、チェックサム演算を行う回路、
またはＣＲＣ演算を行う回路を装置本体に備えることに
より、ＰＣがフラッシュメモリのデータを読み出す際に
チェックサム演算またはＣＲＣ演算を同時に実行するこ
とで、データを再度読み出すことなく信頼性の確認がで
きるフラッシュメモリ制御装置を得ることを目的とす
る。The present invention has been made to solve the above problems, and a circuit for performing a checksum operation,
Alternatively, by providing a circuit for performing a CRC operation in the main body of the device, the PC can execute a checksum operation or a CRC operation at the same time when reading the data in the flash memory, so that the reliability can be confirmed without reading the data again. The purpose is to obtain a memory controller.
【００１１】また、この発明は、フラッシュメモリ内部
の連続する任意の領域のデータが消去されているかどう
かを判定する回路を装置本体に備えることにより、ＰＣ
と装置本体間の通信速度が遅い場合においても、特定領
域が消去されているかどうかの判断を高速に実行できる
フラッシュメモリ制御装置を得ることを目的とする。Further, according to the present invention, the apparatus main body is provided with a circuit for judging whether or not data in an arbitrary continuous area inside the flash memory has been erased, so that the PC
An object of the present invention is to obtain a flash memory control device capable of executing a high speed determination of whether or not a specific area has been erased even when the communication speed between the device and the device body is slow.
【００１２】また、この発明は、フラッシュメモリ内部
の連続する任意の領域のチェックサム演算、ＣＲＣ演算
または逐次データ比較を実行する回路を装置本体に備え
ることにより、ＰＣと装置本体間の通信速度が遅い場合
においても、特定領域のベリファイ動作が高速に実行で
きるフラッシュメモリ制御装置を得ることを目的とす
る。Further, according to the present invention, the communication speed between the PC and the device main body is improved by providing the device main body with a circuit for executing checksum calculation, CRC calculation or successive data comparison of an arbitrary continuous area in the flash memory. An object of the present invention is to obtain a flash memory control device capable of performing a verify operation in a specific area at high speed even when the flash memory is slow.
【００１３】[0013]
【課題を解決するための手段】この発明に係るフラッシ
ュメモリ制御装置は、コンピュータから送信された読み
出しアドレスをフラッシュメモリに設定し、読み出しア
ドレスのデータを読み出してコンピュータに送信すると
共に、送信期間中に読み出し演算開始パルスを出力する
制御手段と、読み出し演算開始パルスに応答して、フラ
ッシュメモリから読み出されたデータのチェックサム演
算を行い、演算結果をコンピュータに送信するチェック
サム演算手段とを備えたものである。A flash memory control device according to the present invention sets a read address transmitted from a computer in a flash memory, reads data at the read address and transmits the data to the computer, and during the transmission period. A control means for outputting a read operation start pulse and a checksum operation means for performing a checksum operation on the data read from the flash memory in response to the read operation start pulse and transmitting the operation result to the computer. It is a thing.
【００１４】この発明に係るフラッシュメモリ制御装置
は、チェックサム演算手段に交え、読み出し演算開始パ
ルスに応答して、フラッシュメモリから読み出されたデ
ータのＣＲＣ演算を行い、演算結果をコンピュータに送
信するＣＲＣ演算手段とを備えたものである。The flash memory control device according to the present invention carries out the CRC calculation of the data read from the flash memory in response to the read calculation start pulse in addition to the checksum calculation means, and transmits the calculation result to the computer. And a CRC calculation means.
【００１５】この発明に係るフラッシュメモリ制御装置
は、コンピュータから送信された消去状態判定の対象と
するアドレス範囲を出力する制御手段と、アドレス範囲
に基づいて開始アドレスから終了アドレスまでのアドレ
スを順次生成してフラッシュメモリに設定し、アドレス
が切り替わるタイミングで判定パルスを出力するアドレ
ス発生手段と、判定パルスに応答して、フラッシュメモ
リから読み出されたデータのすべてについて消去・非消
去を判定し、判定結果をコンピュータに送信する消去判
定手段とを備えたものである。A flash memory control device according to the present invention sequentially outputs control means for outputting an address range which is an object of erasure state determination transmitted from a computer, and sequentially generates addresses from a start address to an end address based on the address range. Then, the address generator that outputs the judgment pulse at the timing when the address is switched, and the erase / non-erase of all the data read from the flash memory in response to the judgment pulse are judged. And an erasure judgment means for transmitting the result to the computer.
【００１６】この発明に係るフラッシュメモリ制御装置
は、消去判定手段に交え、判定演算開始パルスに応答し
て、フラッシュメモリから読み出されたデータのチェッ
クサム演算を行い、演算結果をコンピュータに送信する
チェックサム演算手段とを備えたものである。In the flash memory control device according to the present invention, in addition to the erase determination means, in response to the determination calculation start pulse, the checksum calculation of the data read from the flash memory is performed and the calculation result is transmitted to the computer. And a checksum calculation means.
【００１７】この発明に係るフラッシュメモリ制御装置
は、一部構成を変更し、判定演算開始パルスに応答し
て、フラッシュメモリから読み出されたデータのＣＲＣ
演算を行い、演算結果をコンピュータに送信するＣＲＣ
演算手段とを備えたものである。The flash memory control device according to the present invention is partially modified in structure, and in response to the judgment calculation start pulse, the CRC of the data read from the flash memory.
CRC that performs the calculation and sends the calculation result to the computer
And a calculation means.
【００１８】この発明に係るフラッシュメモリ制御装置
は、一部構成を変更し、比較パルスに応答して、フラッ
シュメモリから読み出されたデータとデータバッファメ
モリから読み出されたデータとを比較し、比較結果をコ
ンピュータに送信するデータ比較手段とを備えたもので
ある。The flash memory control device according to the present invention partially changes the configuration and, in response to the comparison pulse, compares the data read from the flash memory with the data read from the data buffer memory, And a data comparison means for transmitting the comparison result to the computer.
【００１９】この発明に係るフラッシュメモリ制御装置
は、コンピュータから読み出しアドレスを受信した場合
には読み出しアドレスをフラッシュメモリに設定し、読
み出しアドレスのデータを読み出してコンピュータに送
信すると共に、送信期間中に読み出し演算開始パルスを
出力し、一方コンピュータから正当性判定の対象とする
アドレス範囲を受信した場合にはアドレス範囲を出力す
る制御手段と、アドレス範囲に基づいて開始アドレスか
ら終了アドレスまでのアドレスを順次生成してフラッシ
ュメモリに設定し、アドレスが切り替わるタイミングで
判定演算開始パルスを出力するアドレス発生手段と、読
み出し演算開始パルスに応答して、フラッシュメモリか
ら読み出された読み出しデータのチェックサム演算を行
い、一方判定演算開始パルスに応答して、フラッシュメ
モリから読み出された正当性判定データのチェックサム
演算を行い、それぞれの演算結果をコンピュータに送信
するチェックサム演算手段とを備えたものである。The flash memory control device according to the present invention sets the read address in the flash memory when the read address is received from the computer, reads the data of the read address and transmits it to the computer, and reads it during the transmission period. A control means that outputs a calculation start pulse and outputs an address range when an address range to be checked for validity is received from a computer, and an address from a start address to an end address is sequentially generated based on the address range. Then, in the flash memory, an address generation unit that outputs a judgment calculation start pulse at the timing when the address is switched, and a checksum calculation of the read data read from the flash memory in response to the read calculation start pulse, One-sided judgment calculation In response to the start pulse, it performs a checksum operation of the validity determination data read from the flash memory, in which a checksum operation means for transmitting each of the result in the computer.
【００２０】この発明に係るフラッシュメモリ制御装置
は、一部構成を変更し、読み出し演算開始パルスに応答
して、フラッシュメモリから読み出された読み出しデー
タのＣＲＣ演算を行い、一方判定演算開始パルスに応答
して、フラッシュメモリから読み出された正当性判定デ
ータのＣＲＣ演算を行い、それぞれの演算結果をコンピ
ュータに送信するＣＲＣ演算手段とを備えたものであ
る。The flash memory control device according to the present invention partially changes the configuration, and in response to the read calculation start pulse, performs the CRC calculation of the read data read from the flash memory, and outputs the judgment calculation start pulse. In response, a CRC calculation unit for performing a CRC calculation of the validity determination data read from the flash memory and transmitting the respective calculation results to the computer.
【００２１】[0021]
【発明の実施の形態】以下、この発明の一形態を説明す
る。
実施の形態１．図１はこの発明に係る実施の形態１によ
るフラッシュメモリ制御装置のブロック図である。図に
おいて、１はフラッシュメモリ制御装置に対して外部か
ら制御を行うＰＣ（コンピュータ）、２は外部ＰＣ１と
フラッシュメモリ制御装置との間で送受信されるデー
タ、アドレスまたはコマンド等、３はフラッシュメモリ
制御装置本体、４はフラッシュメモリ、５はＰＣ１とフ
ラッシュメモリ４との間のデータ、アドレス、コマンド
の送受信を制御する制御部（制御手段）、６はフラッシ
ュメモリ４からの出力データのチェックサム演算を行う
チェックサム演算部（チェックサム演算手段）、７は制
御部５からフラッシュメモリ４へ出力される読み出しア
ドレス、８はフラッシュメモリ４から制御部５とチェッ
クサム演算部６へ出力される出力データ、９は制御部５
からチェックサム演算部６に出力される読み出し演算開
始パルス、３０はチェックサム演算部６から制御部５を
介してＰＣ１に送信されるチェックサム演算結果を示
す。フラッシュメモリ４、制御部５、チェックサム演算
部６は、装置本体３内部に格納されている。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below. Embodiment 1. 1 is a block diagram of a flash memory control device according to a first embodiment of the present invention. In the figure, 1 is a PC (computer) that controls the flash memory control device from the outside, 2 is data, addresses or commands transmitted and received between the external PC 1 and the flash memory control device, and 3 is flash memory control The main body of the apparatus, 4 is a flash memory, 5 is a control unit (control means) for controlling transmission / reception of data, address, and command between the PC 1 and the flash memory 4, and 6 is a checksum calculation of output data from the flash memory 4. A checksum operation unit (checksum operation unit) to be performed, 7 is a read address output from the control unit 5 to the flash memory 4, 8 is output data output from the flash memory 4 to the control unit 5 and the checksum operation unit 6, 9 is the control unit 5
A read calculation start pulse output from the checksum calculation unit 6 to the checksum calculation unit 6 and a checksum calculation result 30 transmitted from the checksum calculation unit 6 to the PC 1 via the control unit 5. The flash memory 4, the controller 5, and the checksum calculator 6 are stored inside the apparatus body 3.
【００２２】次に動作について説明する。ＰＣ１がフラ
ッシュメモリ４からデータを読み出す場合、ＰＣ１は制
御部５に読み出しアドレスを送信し、制御部５はこの読
み出しアドレス７をフラッシュメモリ４に対して設定し
て対応する出力データ８を読み出す。制御部５は出力デ
ータ８をＰＣ１に送信すると共に、その送信期間中にチ
ェックサム演算部６に対して読み出し演算開始パルス９
を出力する。チェックサム演算部６は、読み出し演算開
始パルス９に応答して出力データ８のチェックサム演算
を実行する。出力データ８が確定し、十分な時間が経過
した後にチェックサム演算部６に対して読み出し演算開
始パルス９が出力され、チェックサムが更新されるよう
にする。すべての出力データ８についてチェックサム演
算終了後、チェックサム演算部６は制御部５を介してＰ
Ｃ１に演算結果３０を送信する。Next, the operation will be described. When the PC 1 reads data from the flash memory 4, the PC 1 sends a read address to the control unit 5, and the control unit 5 sets the read address 7 in the flash memory 4 and reads the corresponding output data 8. The control unit 5 transmits the output data 8 to the PC 1 and, at the same time as the transmission period, outputs the read calculation start pulse 9 to the checksum calculation unit 6.
Is output. The checksum calculation unit 6 executes the checksum calculation of the output data 8 in response to the read calculation start pulse 9. After the output data 8 is confirmed and a sufficient time has elapsed, the read calculation start pulse 9 is output to the checksum calculation unit 6 so that the checksum is updated. After completion of the checksum calculation for all the output data 8, the checksum calculation unit 6 outputs P through the control unit 5.
The calculation result 30 is transmitted to C1.
【００２３】上記の手順でＰＣ１がフラッシュメモリ４
内部のデータを読み出した後、ＰＣ１は読み出したデー
タのチェックサム演算を行い、その結果とチェックサム
演算部６から送信された演算結果３０とを比較して、デ
ータの信頼性を確認することができる。図２はこの実施
の形態１におけるデータ出力、チェックサム演算等のタ
イミングを示す図である。In accordance with the above procedure, the PC 1 sets the flash memory 4
After reading the internal data, the PC 1 can perform a checksum operation on the read data and compare the result with the operation result 30 transmitted from the checksum operation unit 6 to confirm the reliability of the data. it can. FIG. 2 is a diagram showing the timing of data output, checksum calculation, etc. in the first embodiment.
【００２４】図３は図１中のチェックサム演算部６の内
部構成を示す図である。図において、１０は出力データ
８とチェックサム出力１４とを加算する加算器、１１は
制御部５から出力されるクリア信号１３を受信したとき
チェックサム値を０にするＡＮＤ部、１２はＡＮＤ部１
１より出力されたデータを保持し、読み出し演算開始パ
ルス９を受信したタイミングでチェックサム出力１４と
して出力するフリップフロップ部を示す。FIG. 3 is a diagram showing an internal configuration of the checksum calculation unit 6 in FIG. In the figure, 10 is an adder for adding the output data 8 and the checksum output 14, 11 is an AND section for setting the checksum value to 0 when the clear signal 13 output from the control section 5 is received, and 12 is an AND section. 1
1 shows a flip-flop unit that holds the data output from 1 and outputs it as a checksum output 14 at the timing when the read operation start pulse 9 is received.
【００２５】図４は図１に示すフラッシュメモリ制御装
置において、チェックサム演算部６の代わりにＣＲＣ演
算部１５を使用した場合のブロック図である。図におい
て、３１はＣＲＣ演算部１５から制御部５を介してＰＣ
１に送信されるＣＲＣ演算結果を示し、図１と共通部分
には同一符号を付し、その説明を省略する。図１の装置
ではデータの信頼性の確認をチェックサム演算部６によ
り確認したが、図４の装置では、ＣＲＣ演算部１５にお
いてＣＲＣ演算値を算出し、その値とＰＣ１により算出
されたＣＲＣ演算値とを比較することにより信頼性を確
認する。その他の動作は図１の構成要素の動作と同様で
ある。ＣＲＣ演算部１５の内部構成は、図３に示すチェ
ックサム演算部６の内部構成のうち加算器１０をそれに
対応するＣＲＣ演算器で代用することで実現できる。FIG. 4 is a block diagram of the flash memory control device shown in FIG. 1 when a CRC calculation unit 15 is used instead of the checksum calculation unit 6. In the figure, 31 is a PC from the CRC calculation unit 15 via the control unit 5.
1 shows the CRC calculation result transmitted, and the same parts as in FIG. 1 are assigned the same reference numerals and explanations thereof are omitted. In the apparatus of FIG. 1, the check of the reliability of the data was confirmed by the checksum operation unit 6, but in the apparatus of FIG. 4, the CRC operation value is calculated by the CRC operation unit 15, and the value and the CRC operation value calculated by the PC1 are calculated. Confirm the reliability by comparing with the value. Other operations are the same as the operations of the components of FIG. The internal structure of the CRC calculation unit 15 can be realized by substituting the corresponding CRC calculation unit for the adder 10 in the internal structure of the checksum calculation unit 6 shown in FIG.
【００２６】以上のように、この実施の形態１によれ
ば、データを再度読み出すことなく信頼性の確認ができ
る効果が得られる。As described above, according to the first embodiment, the effect that the reliability can be confirmed without reading the data again can be obtained.
【００２７】また、チェックサム演算部６の代わりにＣ
ＲＣ演算部１５を備えるようにしたので、上記と同様の
効果が得られる。Further, instead of the checksum operation unit 6, C
Since the RC calculator 15 is provided, the same effect as above can be obtained.
【００２８】実施の形態２．図５はこの発明の実施の形
態２によるフラッシュメモリ制御装置のブロック図であ
り、図において、１６はアドレスを順次生成してフラッ
シュメモリ４に設定するアドレス発生部（アドレス発生
手段）、１７はフラッシュメモリ４からの出力データ８
が１か否かを判定する消去判定部（消去判定手段）、１
８は消去状態判定の対象とするアドレス範囲に基づいて
制御部５より出力される開始アドレスと終了アドレスを
示すアドレス設定データ、１９は制御部５からアドレス
発生部１６に送られる開始パルス、２０はアドレス発生
部１６が消去判定部１７に対して判定開始を促す判定パ
ルス、３２は消去判定部１７から制御部５を介してＰＣ
１に送信される判定結果を示し、図１と共通する部分に
は同一符号を付し、その説明を省略する。アドレス発生
部１６は開始アドレスから終了アドレスまでのアドレス
を順次生成する。この装置により特定セクタが消去され
ているか否かの判定を行う。図６はこの実施の形態２に
おけるアドレス出力、データ出力等のタイミングを示す
図である。Embodiment 2. 5 is a block diagram of a flash memory control device according to a second embodiment of the present invention. In the figure, 16 is an address generator (address generating means) for sequentially generating addresses and setting them in the flash memory 4, and 17 is a flash memory. Output data 8 from memory 4
Erase determination unit (erase determination means) for determining whether or not 1
8 is address setting data indicating a start address and an end address output from the control unit 5 based on an address range targeted for erase state determination, 19 is a start pulse sent from the control unit 5 to the address generation unit 16, and 20 is The address generation unit 16 causes the erase determination unit 17 to make a determination pulse for prompting the determination to start, and 32 denotes the erase determination unit 17 and the PC via the control unit 5.
1 shows the determination result transmitted, and the portions common to FIG. 1 are denoted by the same reference numerals and the description thereof will be omitted. The address generator 16 sequentially generates addresses from the start address to the end address. This device determines whether or not the specific sector is erased. FIG. 6 is a diagram showing the timing of address output, data output, etc. in the second embodiment.
【００２９】次に動作について説明する。ＰＣ１から送
信された消去状態判定の対象とするアドレス範囲に基づ
いて制御部５が発生するアドレス設定データ１８によ
り、開始アドレスと終了アドレスがアドレス発生部１６
にあらかじめ設定されているとする。ＰＣ１から処理開
始命令が出力されると、制御部５は開始パルス１９をア
ドレス発生部１６に対して出力し、これに応答してアド
レス発生部１６は読み出しアドレス７を生成してフラッ
シュメモリ４に設定する。このとき、アドレス発生部１
６は、フラッシュメモリ４のリードアクセス速度の最大
速度と実質的に同一速度でアドレス７を生成することが
できる。ここで、リードアクセス速度とは図６において
アドレス出力（ａ）が更新されデータ出力（ｂ）が確定
するまでの時間のことである。アドレス発生部１６は、
アドレスが次のアドレスに切り替わるタイミングで消去
判定部１７に対して判定パルス２０を出力する。消去判
定部１７は判定パルス２０に応答してフラッシュメモリ
４から出力されたデータ８が１か否かを調べ、全て１で
ない場合は「非消去」と判定する。消去判定部１７はこ
の判定を終了アドレスに達するまで行い、一度も非消去
と判定されない場合は消去状態を判定する全アドレス範
囲が消去されていると判定する。判定終了後、消去判定
部１７は制御部５を介してＰＣ１に判定結果を送信す
る。Next, the operation will be described. Based on the address setting data 18 generated by the control unit 5 based on the address range targeted for the erased state determination transmitted from the PC 1, the start address and the end address are determined by the address generation unit 16.
It is assumed that it is preset to. When the processing start command is output from the PC 1, the control unit 5 outputs a start pulse 19 to the address generation unit 16, and in response to this, the address generation unit 16 generates the read address 7 to the flash memory 4. Set. At this time, the address generator 1
The address 6 can generate the address 7 at substantially the same speed as the maximum read access speed of the flash memory 4. Here, the read access speed is the time until the address output (a) is updated and the data output (b) is determined in FIG. The address generator 16
The determination pulse 20 is output to the erase determination unit 17 at the timing when the address is switched to the next address. The erase determination unit 17 checks whether or not the data 8 output from the flash memory 4 is 1 in response to the determination pulse 20, and determines "non-erase" when all the data 8 are not 1. The erase determination unit 17 performs this determination until the end address is reached, and if it is never determined to be non-erased, it is determined that the entire address range for determining the erased state is erased. After the completion of the determination, the erase determination unit 17 transmits the determination result to the PC 1 via the control unit 5.
【００３０】図７は図５中のアドレス発生部１６の構成
を示すブロック図である。図において、２１は読み出し
アドレス７を順次生成するためのカウント動作を行うカ
ウンタ、２２はカウンタ２１から生成された読み出しア
ドレス７とアドレス設定データ１８により設定された終
了アドレスとを比較し、アドレス出力を終了するか否か
を検出する比較部、２３は図５中の消去判定部１７に判
定パルス２０を出力するパルス発生部を示し、図５と共
通する部分には同一符号を付し、その説明を省略する。FIG. 7 is a block diagram showing the structure of the address generator 16 in FIG. In the figure, 21 is a counter that performs a count operation for sequentially generating the read addresses 7, and 22 is a comparison between the read address 7 generated from the counter 21 and the end address set by the address setting data 18, and outputs the address output. A reference numeral 23 designates a pulse generator that outputs a determination pulse 20 to the erase determiner 17 in FIG. 5, and a part common to FIG. Is omitted.
【００３１】次にアドレス発生部１６の動作について説
明する。カウンタ２１にはアドレス設定データ１８に基
づいて初期値が設定されている。カウンタ２１は制御部
５からの開始パルス１９を受信するとカウント動作を開
始し、読み出しアドレス７を出力する。出力された読み
出しアドレス７と、アドレス設定データ１８により設定
された終了アドレスとを比較部２２で比較することによ
り、アドレス出力を終了するか否かを検出する。終了で
ない場合、パルス発生部２３は消去判定部１７に対して
判定パルス２０を出力するとともに、カウンタ２１にカ
ウントパルスを出力する。カウンタ２１はカウントアッ
プし、新たな読み出しアドレス７を出力する。以上の動
作を終了アドレスまで繰り返す。Next, the operation of the address generator 16 will be described. An initial value is set in the counter 21 based on the address setting data 18. When the counter 21 receives the start pulse 19 from the control unit 5, it starts the counting operation and outputs the read address 7. The comparison unit 22 compares the output read address 7 and the end address set by the address setting data 18 to detect whether to end the address output. If not completed, the pulse generator 23 outputs the determination pulse 20 to the erase determination unit 17 and the count pulse to the counter 21. The counter 21 counts up and outputs a new read address 7. The above operation is repeated until the end address.
【００３２】以上のように、この実施の形態２によれ
ば、特定のセクタを消去する場合、ＰＣ１がフラッシュ
メモリ４からデータを読み出すことなくフラッシュメモ
リのリードアクセス速度と実質的に同一の速度でイレー
スチェックを行うことが可能となり、ＰＣと装置本体間
の通信速度が遅い場合においても、一部のセクタのみが
消去されていないフラッシュメモリに対して消去を高速
に行う効果が得られる。As described above, according to the second embodiment, when erasing a specific sector, the PC 1 does not read data from the flash memory 4 and has a speed substantially equal to the read access speed of the flash memory. The erase check can be performed, and even if the communication speed between the PC and the main body of the apparatus is slow, the effect of erasing at high speed can be obtained in the flash memory in which only some of the sectors are not erased.
【００３３】実施の形態３．図８はこの発明の実施の形
態３によるフラッシュメモリ制御装置のブロック図であ
る。図において、９’はアドレス発生部１６からチェッ
クサム演算部６に出力される判定演算開始パルスを示
し、図１、図５と共通する部分には同一符号を付し、そ
の説明を省略する。この装置によりフラッシュメモリ４
に書き込きこまれたデータについて、正当性判定を行
う。Embodiment 3. 8 is a block diagram of a flash memory control device according to a third embodiment of the present invention. In the figure, 9'indicates a judgment calculation start pulse output from the address generator 16 to the checksum calculator 6, and the same parts as those in FIGS. 1 and 5 are designated by the same reference numerals and the description thereof is omitted. Flash memory 4
The validity of the data written in is verified.
【００３４】次に動作について説明する。ＰＣ１から送
信された正当性判定の対象とするアドレス範囲に基づい
て制御部５が発生するアドレス設定データ１８により、
開始アドレスと終了アドレスがアドレス発生部１６にあ
らかじめ設定されているとする。ＰＣ１から処理開始命
令が出力されると、制御部５は開始パルス１９をアドレ
ス発生部１６に出力し、アドレス発生部１６は読み出し
アドレス７を生成してフラッシュメモリ４に設定する。
このとき、アドレス発生部１６はフラッシュメモリ４の
リードアクセス速度の最大速度と実質的に同一速度でア
ドレス７を生成することができる。アドレス発生部１６
は、アドレスが次のアドレスに切り替わるタイミングで
チェックサム演算部６に判定演算開始パルス９’を出力
する。チェックサム演算部６は判定演算開始パルス９’
に応答してフラッシュメモリ４から出力されたデータ８
を読み、累積加算する。チェックサム演算部６はこの演
算を終了アドレスに達するまで行い、演算終了後演算結
果を制御部５を介してＰＣ１に送信する。図９はこの実
施の形態３におけるデータ出力、チェックサム演算等の
タイミングを示す図である。Next, the operation will be described. By the address setting data 18 generated by the control unit 5 based on the address range that is the target of the validity determination transmitted from the PC 1,
It is assumed that the start address and the end address are preset in the address generator 16. When the processing start command is output from the PC 1, the control unit 5 outputs the start pulse 19 to the address generation unit 16, and the address generation unit 16 generates the read address 7 and sets it in the flash memory 4.
At this time, the address generator 16 can generate the address 7 at substantially the same speed as the maximum read access speed of the flash memory 4. Address generator 16
Outputs a determination calculation start pulse 9 ′ to the checksum calculation unit 6 at the timing when the address is switched to the next address. The checksum calculator 6 uses the judgment calculation start pulse 9 '
Data output from the flash memory 4 in response to
Read and add cumulatively. The checksum calculation unit 6 performs this calculation until the end address is reached, and after the calculation is completed, the calculation result is transmitted to the PC 1 via the control unit 5. FIG. 9 is a diagram showing the timing of data output, checksum calculation, etc. in the third embodiment.
【００３５】図１０は図８に示すフラッシュメモリ制御
装置において、チェックサム演算部６に代えてＣＲＣ演
算部１５を使用した場合のブロック図である。図におい
て、図４、図８と共通部分には同一符号を付し、その説
明を省略する。図８の装置では、データの信頼性確認を
チェックサム演算部６により確認したが、図１０の装置
ではＣＲＣ演算部１５において確認し、その他の動作は
図８の構成要素の動作と同様である。ＣＲＣ演算部１５
の内部構成は、図３に示すチェックサム演算部６の内部
構成のうち、加算器１０をそれに対応するＣＲＣ演算器
で代用することで実現できる。FIG. 10 is a block diagram of the flash memory control device shown in FIG. 8 in the case where a CRC calculation unit 15 is used in place of the checksum calculation unit 6. In the figure, the same parts as those in FIGS. 4 and 8 are designated by the same reference numerals and the description thereof will be omitted. In the device of FIG. 8, the reliability confirmation of the data is confirmed by the checksum computing unit 6, but in the device of FIG. 10, it is confirmed by the CRC computing unit 15, and other operations are the same as the operations of the constituent elements of FIG. . CRC calculator 15
3 can be realized by substituting the CRC calculator corresponding to the adder 10 in the internal structure of the checksum calculator 6 shown in FIG.
【００３６】以上のように、この実施の形態３によれ
ば、ＰＣ１がフラッシュメモリ４からデータを読み出す
ことなくフラッシュメモリのリードアクセス速度と実質
的に同一速度でチェックサム演算を行うことが可能とな
り、チェックサム演算部６での演算結果とあらかじめＰ
Ｃ１内部のソフトウエアで算出したチェックサム値とを
ＰＣ１で比較することで、ベリファイ動作を高速に実行
できる効果が得られる。As described above, according to the third embodiment, it becomes possible for the PC 1 to perform the checksum operation at substantially the same speed as the read access speed of the flash memory without reading the data from the flash memory 4. , The calculation result in the checksum calculation unit 6 and P
By comparing the checksum value calculated by the software inside C1 with PC1, the verify operation can be executed at high speed.
【００３７】また、チェックサム演算部６の代わりにＣ
ＲＣ演算部１５を備えるようにしたので、上記と同様の
効果が得られる。Further, instead of the checksum operation unit 6, C
Since the RC calculator 15 is provided, the same effect as above can be obtained.
【００３８】実施の形態４．図１１はこの発明の実施の
形態４によるフラッシュメモリ制御装置のブロック図で
ある。図において、２４はフラッシュメモリ４内のデー
タと同一データを格納するデータバッファメモリ、２５
はフラッシュメモリ４からの出力データとデータバッフ
ァメモリ２４からの出力データとを比較するデータ比較
部（データ比較手段）、２６はデータバッファメモリか
らの出力データ、２７はアドレス発生部１６からデータ
比較部２５に出力される比較パルス、３３はデータ比較
部２５から制御部５を介してＰＣ１に送信される比較結
果を示し、図８と共通する部分には同一符号を付し、そ
の説明を省略する。この装置において、アドレス単位で
のデータ比較を行い、不一致を検出する。Fourth Embodiment 11 is a block diagram of a flash memory control device according to a fourth embodiment of the present invention. In the figure, 24 is a data buffer memory for storing the same data as that in the flash memory 4, and 25
Is a data comparing section (data comparing means) for comparing the output data from the flash memory 4 and the output data from the data buffer memory 24, 26 is the output data from the data buffer memory, and 27 is the address comparing section 16 to the data comparing section. The comparison pulse output to 25, 33 indicates the comparison result transmitted from the data comparison unit 25 to the PC 1 via the control unit 5, and the portions common to FIG. . In this device, data comparison is performed in address units to detect inconsistencies.
【００３９】ＰＣ１から送信されたデータ比較の対象と
するアドレス範囲に基づいて制御部５が発生するアドレ
ス設定データ１８により、開始アドレスと終了アドレス
がアドレス発生部１６にあらかじめ設定されているとす
る。ＰＣ１から処理開始命令が出力されると、制御部５
は開始パルス１９をアドレス発生部１６に出力し、アド
レス発生部１６は読み出しアドレス７を生成してフラッ
シュメモリ４に設定する。このとき、アドレス発生部１
６はフラッシュメモリ４のリードアクセス速度の最大速
度と実質的に同一速度でアドレス７を生成することがで
きる。データバッファメモリ２４は、リードアクセス速
度がフラッシュメモリ４の速度と同一、またはより高速
なものを使用する。アドレス発生部１６は、アドレスが
切り替わるタイミングでデータ比較部２５に比較パルス
２７を出力する。データ比較部２５は比較パルス２７に
応答してフラッシュメモリ４からの出力データ８とデー
タバッファメモリ２４からの出力データ２６とを比較す
る。データ比較部２５はデータ比較を終了アドレスに達
するまで行い、比較終了後比較結果３３を制御部５を介
してＰＣ１に送信する。図１２はこの実施の形態４にお
けるアドレス出力、データ出力等のタイミングを示す図
である。It is assumed that the start address and the end address are preset in the address generation unit 16 by the address setting data 18 generated by the control unit 5 based on the address range to be compared with the data transmitted from the PC 1. When the processing start command is output from the PC 1, the control unit 5
Outputs a start pulse 19 to the address generator 16, and the address generator 16 generates the read address 7 and sets it in the flash memory 4. At this time, the address generator 1
The address 6 can generate the address 7 at substantially the same speed as the maximum read access speed of the flash memory 4. The data buffer memory 24 has a read access speed that is the same as or faster than that of the flash memory 4. The address generation unit 16 outputs a comparison pulse 27 to the data comparison unit 25 at the timing when the address is switched. The data comparison section 25 compares the output data 8 from the flash memory 4 and the output data 26 from the data buffer memory 24 in response to the comparison pulse 27. The data comparison unit 25 performs data comparison until the end address is reached, and after the comparison is completed, the comparison result 33 is transmitted to the PC 1 via the control unit 5. FIG. 12 is a diagram showing the timing of address output, data output, etc. in the fourth embodiment.
【００４０】以上のように、この実施の形態４によれ
ば、ＰＣ１がフラッシュメモリ４からデータを読み出す
ことなくフラッシュメモリのリードアクセス速度と実質
的に同一速度でアドレス単位でのデータ比較が可能とな
り、データ書き込み後のベリファイ動作が高速に実行で
きる効果が得られる。As described above, according to the fourth embodiment, data comparison can be performed in address units at substantially the same speed as the read access speed of the flash memory without the PC 1 reading data from the flash memory 4. The effect that the verify operation after data writing can be executed at high speed is obtained.
【００４１】実施の形態５．図１３はこの発明の実施の
形態５によるフラッシュメモリ制御装置のブロック図で
ある。図において、７−ａは制御部５からフラッシュメ
モリ４に出力される読み出しアドレス、７−ｂはアドレ
ス発生部１６からフラッシュメモリ４に出力される読み
出しアドレス、９−ａは制御部５からチェックサム演算
部６に出力される読み出し演算開始パルス、９−ｂはア
ドレス発生部１６からチェックサム演算部６に出力され
る判定演算開始パルスを示し、図８と共通の部分には同
一符号を付し、その説明を省略する。この装置により実
施の形態１に示すデータ読み出し動作と、実施の形態３
に示すベリファイ動作とを行う。Embodiment 5. 13 is a block diagram of a flash memory control device according to a fifth embodiment of the present invention. In the figure, 7-a is a read address output from the control unit 5 to the flash memory 4, 7-b is a read address output from the address generation unit 16 to the flash memory 4, and 9-a is a checksum from the control unit 5. The read operation start pulse output to the operation unit 6 and the reference operation start pulse 9-b output from the address generation unit 16 to the checksum operation unit 6 are denoted by the same reference numerals as those in FIG. , The description is omitted. With this device, the data read operation shown in the first embodiment and the third embodiment are performed.
The verify operation shown in is performed.
【００４２】次に動作について説明する。制御部５がＰ
Ｃ１から読み出しアドレスを受信した場合、制御部５は
この読み出しアドレス７−ａをフラッシュメモリ４に設
定し、対応する出力データ８を読み出す。制御部５は出
力データ８をＰＣ１に送信すると共に、その送信期間中
にチェックサム演算部６に対して読み出し演算開始パル
ス９−ａを出力する。以降の動作については実施の形態
１の動作と同様である。Next, the operation will be described. Control unit 5 is P
When the read address is received from C1, the control unit 5 sets this read address 7-a in the flash memory 4 and reads the corresponding output data 8. The control unit 5 transmits the output data 8 to the PC 1 and outputs the read calculation start pulse 9-a to the checksum calculation unit 6 during the transmission period. The subsequent operation is the same as that of the first embodiment.
【００４３】一方、制御部５がＰＣ１から正当性判定の
対象とするアドレス範囲を受信した場合、このアドレス
範囲に基づいて開始アドレスと終了アドレスをアドレス
発生部１６に設定する。アドレス発生部１６は読み出し
アドレス７−ｂを生成してフラッシュメモリ４に設定す
ると共に、アドレスが次のアドレスに切り替わるタイミ
ングでチェックサム演算部６に判定演算開始パルス９−
ｂを出力する。以降の動作については実施の形態３の動
作と同様である。On the other hand, when the control unit 5 receives from the PC 1 the address range to be judged for validity, it sets the start address and the end address in the address generation unit 16 based on this address range. The address generator 16 generates a read address 7-b and sets it in the flash memory 4, and at the timing when the address is switched to the next address, the checksum calculator 6 receives the judgment calculation start pulse 9-.
Output b. The subsequent operation is the same as that of the third embodiment.
【００４４】また、この装置において、チェックサム演
算部６の代わりに実施の形態１に示したＣＲＣ演算部を
使用することで、同様の機能が実現できる。Further, in this apparatus, the same function can be realized by using the CRC calculation unit shown in the first embodiment instead of the checksum calculation unit 6.
【００４５】以上のように、この実施の形態５によれ
ば、制御部５は、読み出しアドレスを受信した場合はア
ドレスをフラッシュメモリ４に設定し、正当性判定の対
象とするアドレス範囲を受信した場合はアドレスをアド
レス発生部１６に設定するように切り替え機能を備える
ようにしたので、読み出し動作とベリファイ動作とを１
つの回路で行うことができ、回路規模を縮小することが
できる効果が得られる。As described above, according to the fifth embodiment, when the read address is received, the control unit 5 sets the address in the flash memory 4 and receives the address range which is the object of validity judgment. In this case, since the switching function is provided so that the address is set in the address generation unit 16, the read operation and the verify operation can be performed by one.
This can be performed by one circuit, and the effect that the circuit scale can be reduced can be obtained.
【００４６】[0046]
【発明の効果】以上のように、この発明によれば、コン
ピュータから送信された読み出しアドレスをフラッシュ
メモリに設定し、読み出しアドレスのデータを読み出し
てコンピュータに送信すると共に、送信期間中に読み出
し演算開始パルスを出力する制御手段と、読み出し演算
開始パルスに応答して、フラッシュメモリから読み出さ
れたデータのチェックサム演算を行い、演算結果をコン
ピュータに送信するチェックサム演算手段とを備えるよ
うに構成したので、コンピュータがフラッシュメモリの
データを読み出す際に同時にチェックサム演算を実行で
きるため、データを再度読み出すことなく信頼性の確認
ができる効果がある。As described above, according to the present invention, the read address transmitted from the computer is set in the flash memory, the data of the read address is read and transmitted to the computer, and the read calculation is started during the transmission period. A control means for outputting a pulse and a checksum operation means for performing a checksum operation on the data read from the flash memory in response to the read operation start pulse and transmitting the operation result to the computer are configured. Therefore, when the computer reads the data in the flash memory, the checksum operation can be executed at the same time, so that the reliability can be confirmed without reading the data again.
【００４７】この発明によれば、上記発明の一部の構成
を交え、読み出し演算開始パルスに応答して、フラッシ
ュメモリから読み出されたデータのＣＲＣ演算を行い、
演算結果をコンピュータに送信するＣＲＣ演算手段とを
備えるように構成したので、コンピュータがフラッシュ
メモリのデータを読み出す際に同時にＣＲＣ演算を実行
できるため、データを再度読み出すことなく信頼性の確
認ができる効果がある。According to the present invention, the CRC operation of the data read from the flash memory is performed in response to the read operation start pulse, in addition to a part of the configuration of the above invention.
Since the CRC calculation means for transmitting the calculation result to the computer is provided, the CRC calculation can be executed at the same time when the computer reads the data in the flash memory, so that the reliability can be confirmed without reading the data again. There is.
【００４８】この発明によれば、コンピュータから送信
された消去状態判定の対象とするアドレス範囲を出力す
る制御手段と、アドレス範囲に基づいて開始アドレスか
ら終了アドレスまでのアドレスを順次生成してフラッシ
ュメモリに設定し、アドレスが切り替わるタイミングで
判定パルスを出力するアドレス発生手段と、判定パルス
に応答して、フラッシュメモリから読み出されたデータ
のすべてについて消去・非消去を判定し、判定結果をコ
ンピュータに送信する消去判定手段とを備えるように構
成したので、特定のセクタを消去する場合、コンピュー
タがフラッシュメモリからデータを読み出すことなく消
去状態の判定ができるため、コンピュータとフラッシュ
メモリ制御装置間の通信速度が小さい場合においても、
一部のセクタのみが消去されていないフラッシュメモリ
に対する消去が高速に実現できる効果がある。According to the present invention, the control means for outputting the address range which is the object of the erased state judgment transmitted from the computer, and the addresses from the start address to the end address are sequentially generated based on the address range to sequentially generate the flash memory. The address generation means that outputs the judgment pulse at the timing when the address is switched, and in response to the judgment pulse, erase / non-erase is judged for all the data read from the flash memory, and the judgment result is displayed on the computer. Since the erase determination means for transmitting is provided, when erasing a specific sector, the erase state can be determined without the computer reading the data from the flash memory, so the communication speed between the computer and the flash memory controller Is small,
There is an effect that a flash memory in which only some of the sectors are not erased can be erased at high speed.
【００４９】この発明によれば、上記発明の構成の一部
を交え、判定演算開始パルスに応答して、フラッシュメ
モリから読み出されたデータのチェックサム演算を行
い、演算結果をコンピュータに送信するチェックサム演
算手段とを備えるように構成したので、コンピュータが
フラッシュメモリからデータを読み出すことなくチェッ
クサム演算を行うことが可能となり、チェックサム演算
手段により算出されたチェックサム値とあらかじめコン
ピュータ内部のソフトウエアで算出されたチェックサム
値とを比較することで、コンピュータとフラッシュメモ
リ制御装置間の通信速度が小さい場合においても高速で
書き込みデータの正当性判定を行うことができる効果が
ある。According to this invention, in addition to a part of the configuration of the above invention, in response to the judgment calculation start pulse, the checksum calculation of the data read from the flash memory is performed and the calculation result is transmitted to the computer. Since the computer is configured to include the checksum calculation means, the computer can perform the checksum calculation without reading the data from the flash memory, and the checksum value calculated by the checksum calculation means and the software in the computer in advance. By comparing the checksum value calculated by the software, the validity of the write data can be determined at high speed even when the communication speed between the computer and the flash memory control device is low.
【００５０】この発明によれば、上記発明の一部の構成
を交え、判定演算開始パルスに応答して、フラッシュメ
モリから読み出されたデータのＣＲＣ演算を行い、演算
結果をコンピュータに送信するＣＲＣ演算手段とを備え
るように構成したので、コンピュータがフラッシュメモ
リからデータを読み出すことなくＣＲＣ演算を行うこと
が可能となり、ＣＲＣ演算手段により算出されたＣＲＣ
演算値とあらかじめコンピュータ内部のソフトウエアで
算出されたＣＲＣ演算値とを比較することで、コンピュ
ータとフラッシュメモリ制御装置間の通信速度が小さい
場合においても高速で書き込みデータの正当性判定を行
うことができる効果がある。According to the present invention, the CRC calculation of the data read from the flash memory is performed in response to the determination calculation start pulse, and the calculation result is transmitted to the computer. Since the computer is configured to include the calculating unit, the computer can perform the CRC calculation without reading the data from the flash memory, and the CRC calculated by the CRC calculating unit.
Even if the communication speed between the computer and the flash memory control device is small, the validity of the write data can be judged at high speed by comparing the calculated value with the CRC calculated value calculated by the software inside the computer in advance. There is an effect.
【００５１】この発明によれば、上記発明の構成の一部
を交え、比較パルスに応答して、フラッシュメモリから
読み出されたデータとデータバッファメモリから読み出
されたデータとを比較し、比較結果をコンピュータに送
信するデータ比較手段とを備えるように構成したので、
コンピュータがフラッシュメモリからデータを読み出す
ことなくアドレス単位でのデータ比較が可能となり、コ
ンピュータとフラッシュメモリ制御装置間の通信速度が
小さい場合においても高速で書き込みデータのアドレス
単位での正当性判定を行うことができる効果がある。According to the present invention, the data read from the flash memory and the data read from the data buffer memory are compared and compared in response to the comparison pulse with a part of the configuration of the above invention. Since it is configured to include a data comparison means for transmitting the result to the computer,
The data can be compared in address units without the computer reading the data from the flash memory. Even if the communication speed between the computer and the flash memory controller is low, the correctness of the write data can be judged in address units at high speed. There is an effect that can be.
【００５２】この発明によれば、コンピュータから読み
出しアドレスを受信した場合には読み出しアドレスをフ
ラッシュメモリに設定し、読み出しアドレスのデータを
読み出してコンピュータに送信すると共に、送信期間中
に読み出し演算開始パルスを出力し、一方コンピュータ
から正当性判定の対象とするアドレス範囲を受信した場
合にはアドレス範囲を出力する制御手段と、アドレス範
囲に基づいて開始アドレスから終了アドレスまでのアド
レスを順次生成してフラッシュメモリに設定し、アドレ
スが切り替わるタイミングで判定演算開始パルスを出力
するアドレス発生手段と、読み出し演算開始パルスに応
答して、フラッシュメモリから読み出された読み出しデ
ータのチェックサム演算を行い、一方判定演算開始パル
スに応答して、フラッシュメモリから読み出された正当
性判定データのチェックサム演算を行い、それぞれの演
算結果をコンピュータに送信するチェックサム演算手段
とを備えるように構成したので、データ読み出し動作と
正当性判定動作とを１つの回路で行うことができ、回路
規模を縮小することができる効果がある。According to the present invention, when the read address is received from the computer, the read address is set in the flash memory, the data of the read address is read and transmitted to the computer, and the read operation start pulse is sent during the transmission period. On the other hand, control means for outputting the address range when the address range to be checked for validity is received from the computer, and an address from a start address to an end address are sequentially generated based on the address range to sequentially generate a flash memory. The address generation means that outputs the judgment calculation start pulse at the timing when the address is switched, and the checksum calculation of the read data read from the flash memory in response to the read calculation start pulse, and the judgment calculation start In response to the pulse, Since the checksum calculation means for performing the checksum calculation of the correctness determination data read from the cache memory and transmitting each calculation result to the computer is provided, the data read operation and the correctness determination operation can be performed by one. This can be performed by one circuit, and the circuit scale can be reduced.
【００５３】この発明によれば、上記発明の構成の一部
を交え、読み出し演算開始パルスに応答して、フラッシ
ュメモリから読み出された読み出しデータのＣＲＣ演算
を行い、一方判定演算開始パルスに応答して、フラッシ
ュメモリから読み出された正当性判定データのＣＲＣ演
算を行い、それぞれの演算結果をコンピュータに送信す
るＣＲＣ演算手段とを備えるように構成したので、デー
タ読み出し動作と正当性判定動作とを１つの回路で行う
ことができ、回路規模を縮小することができる効果があ
る。According to the present invention, the CRC calculation of the read data read from the flash memory is performed in response to the read calculation start pulse and the response to the determination calculation start pulse is made, in addition to a part of the configuration of the above invention. Then, the CRC calculation means for performing the CRC calculation of the validity determination data read from the flash memory and transmitting the respective calculation results to the computer is provided, and therefore, the data read operation and the validity determination operation are performed. Can be performed by one circuit, and the circuit scale can be reduced.
【図１】 この発明の実施の形態１によるフラッシュメ
モリ制御装置のブロック図である。FIG. 1 is a block diagram of a flash memory control device according to a first embodiment of the present invention.
【図２】 同実施の形態１に係るチェックサム演算のタ
イミング図である。FIG. 2 is a timing diagram of checksum calculation according to the first embodiment.
【図３】 同実施の形態１に係るチェックサム演算部の
ブロック図である。FIG. 3 is a block diagram of a checksum calculation unit according to the first embodiment.
【図４】 同実施の形態１に係るＣＲＣ演算部を備えた
フラッシュメモリ制御装置のブロック図である。FIG. 4 is a block diagram of a flash memory control device including a CRC calculation unit according to the first embodiment.
【図５】 同実施の形態２によるフラッシュメモリ制御
装置のブロック図である。FIG. 5 is a block diagram of a flash memory control device according to the second embodiment.
【図６】 同実施の形態２に係る消去判定のタイミング
図である。FIG. 6 is a timing diagram of erase determination according to the second embodiment.
【図７】 同実施の形態２に係るアドレス発生部のブロ
ック図である。FIG. 7 is a block diagram of an address generation unit according to the second embodiment.
【図８】 同の実施の形態３によるフラッシュメモリ制
御装置のブロック図である。FIG. 8 is a block diagram of a flash memory control device according to the third embodiment.
【図９】 同実施の形態３に係るチェックサム演算のタ
イミング図である。FIG. 9 is a timing diagram of checksum calculation according to the third embodiment.
【図１０】 同実施の形態３に係るＣＲＣ演算部を備え
たフラッシュメモリ制御装置のブロック図である。FIG. 10 is a block diagram of a flash memory control device including a CRC calculation unit according to the third embodiment.
【図１１】 同実施の形態４によるフラッシュメモリ制
御装置のブロック図である。FIG. 11 is a block diagram of a flash memory control device according to the fourth embodiment.
【図１２】 同実施の形態４に係るデータ比較のタイミ
ング図である。FIG. 12 is a timing chart of data comparison according to the fourth embodiment.
【図１３】 同実施の形態５によるフラッシュメモリ制
御装置のブロック図である。FIG. 13 is a block diagram of a flash memory control device according to the fifth embodiment.
【図１４】 従来のフラッシュメモリ制御装置のブロッ
ク図である。FIG. 14 is a block diagram of a conventional flash memory control device.
１ ＰＣ、２ データ、アドレスまたはコマンド等、３
装置本体、４ フラッシュメモリ、５ 制御部（制御
手段）、６ チェックサム演算部（チェックサム演算手
段）、７，７−ａ，７−ｂ 読み出しアドレス、８ 出
力データ、９，９−ａ 読み出し演算開始パルス、
９’，９−ｂ 判定演算開始パルス、１０加算器、１１
ＡＮＤ部、１２ フリップフロップ部、１３ クリア
信号、１４チェックサム出力、１５ ＣＲＣ演算部、１
６ アドレス発生部（アドレス発生手段）、１７ 消去
判定部（消去判定手段）、１８ アドレス設定データ、
１９ 開始パルス、２０ 判定パルス、２１ カウン
タ、２２ 比較部、２３ パルス発生部、２４ データ
バッファメモリ、２５ データ比較部（比較手段）、２
６ データバッファメモリ出力データ、２７ 比較パル
ス、２８ セレクタ、３０ チェックサム演算結果、３
１ ＣＲＣ演算結果、３２ 判定結果、３３比較結果。1 PC, 2 data, address or command, etc. 3
Device main body, 4 flash memory, 5 control section (control means), 6 checksum calculation section (checksum calculation means), 7, 7-a, 7-b read address, 8 output data, 9, 9-a read calculation Start pulse,
9 ′, 9-b judgment calculation start pulse, 10 adder, 11
AND section, 12 flip-flop section, 13 clear signal, 14 checksum output, 15 CRC calculation section, 1
6 address generation section (address generation means), 17 erase determination section (erase determination means), 18 address setting data,
19 start pulse, 20 determination pulse, 21 counter, 22 comparing section, 23 pulse generating section, 24 data buffer memory, 25 data comparing section (comparing means), 2
6 data buffer memory output data, 27 comparison pulse, 28 selector, 30 checksum operation result, 3
1 CRC calculation result, 32 judgment result, 33 comparison result.
Claims (8)
れ、前記コンピュータから送信されるアドレス、デー
タ、コマンドに応答して、内蔵するフラッシュメモリに
対しデータの読み出し、書き込みおよび消去を行うフラ
ッシュメモリ制御装置において、 前記コンピュータから送信された読み出しアドレスをフ
ラッシュメモリに設定し、前記読み出しアドレスのデー
タを読み出して前記コンピュータに送信すると共に、送
信期間中に読み出し演算開始パルスを出力する制御手段
と、 前記読み出し演算開始パルスに応答して、フラッシュメ
モリから読み出されたデータのチェックサム演算を行
い、演算結果を前記コンピュータに送信するチェックサ
ム演算手段とを備えたことを特徴とするフラッシュメモ
リ制御装置。1. A flash memory control device which is connected to a computer via a cable and which reads, writes and erases data from a built-in flash memory in response to an address, data and command transmitted from the computer. A read address transmitted from the computer is set in a flash memory, data of the read address is read and transmitted to the computer, and a read operation start pulse is output during a transmission period; A flash memory control device comprising: a checksum calculation means for performing a checksum calculation of data read from the flash memory in response to the pulse and transmitting the calculation result to the computer.
れ、前記コンピュータから送信されるアドレス、デー
タ、コマンドに応答して、内蔵するフラッシュメモリに
対しデータの読み出し、書き込みおよび消去を行うフラ
ッシュメモリ制御装置において、 前記コンピュータから送信された読み出しアドレスをフ
ラッシュメモリに設定し、前記読み出しアドレスのデー
タを読み出して前記コンピュータに送信すると共に、送
信期間中に読み出し演算開始パルスを出力する制御手段
と、 前記読み出し演算開始パルスに応答して、フラッシュメ
モリから読み出されたデータのＣＲＣ演算を行い、演算
結果を前記コンピュータに送信するＣＲＣ演算手段とを
備えたことを特徴とするフラッシュメモリ制御装置。2. A flash memory control device which is connected to a computer via a cable and which reads, writes and erases data from and into a built-in flash memory in response to an address, data and command transmitted from the computer. A read address transmitted from the computer is set in a flash memory, data of the read address is read and transmitted to the computer, and a read operation start pulse is output during a transmission period; A flash memory control device comprising: a CRC calculation means for performing a CRC calculation of the data read from the flash memory in response to the pulse and transmitting the calculation result to the computer.
れ、前記コンピュータから送信されるアドレス、デー
タ、コマンドに応答して、内蔵するフラッシュメモリに
対しデータの読み出し、書き込みおよび消去を行うフラ
ッシュメモリ制御装置において、 前記コンピュータから送信された消去状態判定の対象と
するアドレス範囲を出力する制御手段と、 前記アドレス範囲に基づいて開始アドレスから終了アド
レスまでのアドレスを順次生成してフラッシュメモリに
設定し、アドレスが切り替わるタイミングで判定パルス
を出力するアドレス発生手段と、 前記判定パルスに応答して、フラッシュメモリから読み
出されたデータのすべてについて消去・非消去を判定
し、判定結果を前記コンピュータに送信する消去判定手
段とを備えたことを特徴とするフラッシュメモリ制御装
置。3. A flash memory control device which is connected to a computer via a cable and reads, writes and erases data from and into a built-in flash memory in response to an address, data and command transmitted from the computer. Controlling means for outputting an address range to be an erased state determination target transmitted from the computer, and sequentially generating an address from a start address to an end address based on the address range and setting the addresses in the flash memory. Address generation means for outputting a judgment pulse at the switching timing, and erasure judgment for judging erasure / non-erasure of all the data read from the flash memory in response to the judgment pulse and transmitting the judgment result to the computer Characterized by having means Flash memory controller.
れ、前記コンピュータから送信されるアドレス、デー
タ、コマンドに応答して、内蔵するフラッシュメモリに
対しデータの読み出し、書き込みおよび消去を行うフラ
ッシュメモリ制御装置において、 前記コンピュータから送信された正当性判定の対象とす
るアドレス範囲を出力する制御手段と、 前記アドレス範囲に基づいて開始アドレスから終了アド
レスまでのアドレスを順次生成してフラッシュメモリに
設定し、アドレスが切り替わるタイミングで判定演算開
始パルスを出力するアドレス発生手段と、 前記判定演算開始パルスに応答して、フラッシュメモリ
から読み出されたデータのチェックサム演算を行い、演
算結果を前記コンピュータに送信するチェックサム演算
手段とを備えたことを特徴とするフラッシュメモリ制御
装置。4. A flash memory control device which is connected to a computer via a cable and reads, writes and erases data from and into a built-in flash memory in response to an address, data and command transmitted from the computer. Controlling means for outputting an address range to be subjected to the validity determination transmitted from the computer, and sequentially generating addresses from a start address to an end address based on the address range and setting the addresses in the flash memory, Address generation means for outputting a judgment calculation start pulse at a switching timing, and a checksum for performing a checksum calculation of the data read from the flash memory in response to the judgment calculation start pulse and transmitting the calculation result to the computer. With arithmetic means A flash memory control device characterized by the above.
れ、前記コンピュータから送信されるアドレス、デー
タ、コマンドに応答して、内蔵するフラッシュメモリに
対しデータの読み出し、書き込みおよび消去を行うフラ
ッシュメモリ制御装置において、 前記コンピュータから送信された正当性判定の対象とす
るアドレス範囲を出力する制御手段と、 前記アドレス範囲に基づいて開始アドレスから終了アド
レスまでのアドレスを順次生成してフラッシュメモリに
設定し、アドレスが切り替わるタイミングで判定演算開
始パルスを出力するアドレス発生手段と、 前記判定演算開始パルスに応答して、フラッシュメモリ
から読み出されたデータのＣＲＣ演算を行い、演算結果
を前記コンピュータに送信するＣＲＣ演算手段とを備え
たことを特徴とするフラッシュメモリ制御装置。5. A flash memory control device which is connected to a computer via a cable and reads, writes and erases data from and into a built-in flash memory in response to an address, data and command transmitted from the computer. Controlling means for outputting an address range to be subjected to the validity determination transmitted from the computer, and sequentially generating addresses from a start address to an end address based on the address range and setting the addresses in the flash memory, Address generating means for outputting a judgment calculation start pulse at a switching timing, and CRC calculation means for performing a CRC calculation on the data read from the flash memory in response to the judgment calculation start pulse and transmitting the calculation result to the computer. Characterized by having and Flash memory controller.
れ、前記コンピュータから送信されるアドレス、デー
タ、コマンドに応答して、内蔵するフラッシュメモリに
対しデータの読み出し、書き込みおよび消去を行うフラ
ッシュメモリ制御装置において、 前記コンピュータから送信された正当性判定の対象とす
るアドレス範囲を出力する制御手段と、 フラッシュメモリ内のデータと同一データが書き込まれ
たデータバッファメモリと、 前記アドレス範囲に基づいて開始アドレスから終了アド
レスまでのアドレスを順次生成してフラッシュメモリに
設定し、アドレスが切り替わるタイミングで比較パルス
を出力するアドレス発生手段と、 前記比較パルスに応答して、フラッシュメモリから読み
出されたデータと前記データバッファメモリから読み出
されたデータとを比較し、比較結果を前記コンピュータ
に送信するデータ比較手段とを備えたことを特徴とする
フラッシュメモリ制御装置。6. A flash memory control device which is connected to a computer via a cable and reads, writes and erases data from and into a built-in flash memory in response to an address, data and command transmitted from the computer. Controlling means for outputting the address range sent from the computer as a target of the validity judgment, data buffer memory in which the same data as the data in the flash memory is written, and ending from the start address based on the address range Address generating means for sequentially generating addresses up to an address, setting the addresses in the flash memory, and outputting a comparison pulse at the timing when the addresses are switched, and data read from the flash memory in response to the comparison pulse and the data buffer. From memory Comparing the was Desa data only, the flash memory control apparatus being characterized in that a data comparison unit for transmitting the comparison result to the computer.
れ、前記コンピュータから送信されるアドレス、デー
タ、コマンドに応答して、内蔵するフラッシュメモリに
対しデータの読み出し、書き込みおよび消去を行うフラ
ッシュメモリ制御装置において、 前記コンピュータから読み出しアドレスを受信した場合
には前記読み出しアドレスをフラッシュメモリに設定
し、前記読み出しアドレスのデータを読み出して前記コ
ンピュータに送信すると共に、送信期間中に読み出し演
算開始パルスを出力し、一方前記コンピュータから正当
性判定の対象とするアドレス範囲を受信した場合には前
記アドレス範囲を出力する制御手段と、 前記アドレス範囲に基づいて開始アドレスから終了アド
レスまでのアドレスを順次生成してフラッシュメモリに
設定し、アドレスが切り替わるタイミングで判定演算開
始パルスを出力するアドレス発生手段と、 前記読み出し演算開始パルスに応答して、フラッシュメ
モリから読み出された読み出しデータのチェックサム演
算を行い、一方前記判定演算開始パルスに応答して、フ
ラッシュメモリから読み出された正当性判定データのチ
ェックサム演算を行い、それぞれの演算結果を前記コン
ピュータに送信するチェックサム演算手段とを備えたこ
とを特徴とするフラッシュメモリ制御装置。7. A flash memory control device which is connected to a computer via a cable and reads, writes and erases data from and into a built-in flash memory in response to an address, data and command transmitted from the computer. When a read address is received from the computer, the read address is set in a flash memory, the data at the read address is read and transmitted to the computer, and a read calculation start pulse is output during the transmission period, A control unit that outputs the address range when the address range to be validated is received from the computer, and an address from a start address to an end address is sequentially generated based on the address range, and the addresses are stored in the flash memory. Configuration , An address generating means for outputting a judgment calculation start pulse at the timing when the address is switched, and a checksum calculation of the read data read from the flash memory in response to the read calculation start pulse, while the judgment calculation start pulse In response to the checksum calculation of the correctness determination data read from the flash memory and transmitting the respective calculation results to the computer, the flash memory control device. .
れ、前記コンピュータから送信されるアドレス、デー
タ、コマンドに応答して、内蔵するフラッシュメモリに
対しデータの読み出し、書き込みおよび消去を行うフラ
ッシュメモリ制御装置において、 前記コンピュータから読み出しアドレスを受信した場合
には前記読み出しアドレスをフラッシュメモリに設定
し、前記読み出しアドレスのデータを読み出して前記コ
ンピュータに送信すると共に、送信期間中に読み出し演
算開始パルスを出力し、一方前記コンピュータから正当
性判定の対象とするアドレス範囲を受信した場合には前
記アドレス範囲を出力する制御手段と、 前記アドレス範囲に基づいて開始アドレスから終了アド
レスまでのアドレスを順次生成してフラッシュメモリに
設定し、アドレスが切り替わるタイミングで判定演算開
始パルスを出力するアドレス発生手段と、 前記読み出し演算開始パルスに応答して、フラッシュメ
モリから読み出された読み出しデータのＣＲＣ演算を行
い、一方前記判定演算開始パルスに応答して、フラッシ
ュメモリから読み出された正当性判定データのＣＲＣ演
算を行い、それぞれの演算結果を前記コンピュータに送
信するＣＲＣ演算手段とを備えたことを特徴とするフラ
ッシュメモリ制御装置。8. A flash memory control device which is connected to a computer via a cable and reads, writes and erases data from and into a built-in flash memory in response to an address, data and command transmitted from the computer. When a read address is received from the computer, the read address is set in a flash memory, the data at the read address is read and transmitted to the computer, and a read calculation start pulse is output during the transmission period, A control unit that outputs the address range when the address range to be validated is received from the computer, and an address from a start address to an end address is sequentially generated based on the address range, and the addresses are stored in the flash memory. Configuration , Address generation means for outputting a judgment calculation start pulse at the timing when the address is switched, and CRC calculation of read data read from the flash memory in response to the read calculation start pulse. In response to the above, a flash memory control device is provided with a CRC calculation means for performing a CRC calculation of the validity determination data read from the flash memory and transmitting the respective calculation results to the computer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002143603A JP2003337759A (en) | 2002-05-17 | 2002-05-17 | Flash memory controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002143603A JP2003337759A (en) | 2002-05-17 | 2002-05-17 | Flash memory controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003337759A true JP2003337759A (en) | 2003-11-28 |
Family
ID=29703563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002143603A Pending JP2003337759A (en) | 2002-05-17 | 2002-05-17 | Flash memory controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003337759A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108162A (en) * | 2006-10-27 | 2008-05-08 | Megachips Lsi Solutions Inc | Memory management method |
| JP2010250700A (en) * | 2009-04-17 | 2010-11-04 | Daikin Ind Ltd | Data error check method for eeprom and control unit |
| JP2011048543A (en) * | 2009-08-26 | 2011-03-10 | Seiko Epson Corp | Storage device, and system including the same electrically connectable to host circuit |
| US7992009B2 (en) | 2006-01-09 | 2011-08-02 | Samsung Electronics Co., Ltd. | Device and method capable of verifying program operation of non-volatile memory and method card including the same |
| JP2014112319A (en) * | 2012-12-05 | 2014-06-19 | Fuji Xerox Co Ltd | Storage control device and storage control program |
| JP2014194689A (en) * | 2013-03-29 | 2014-10-09 | Mega Chips Corp | Nonvolatile storage system, nonvolatile storage device, and memory controller |
| JP2015141666A (en) * | 2014-01-30 | 2015-08-03 | 日本精機株式会社 | Method and device for inspecting nonvolatile memory |
-
2002
- 2002-05-17 JP JP2002143603A patent/JP2003337759A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7992009B2 (en) | 2006-01-09 | 2011-08-02 | Samsung Electronics Co., Ltd. | Device and method capable of verifying program operation of non-volatile memory and method card including the same |
| JP2008108162A (en) * | 2006-10-27 | 2008-05-08 | Megachips Lsi Solutions Inc | Memory management method |
| JP2010250700A (en) * | 2009-04-17 | 2010-11-04 | Daikin Ind Ltd | Data error check method for eeprom and control unit |
| JP2011048543A (en) * | 2009-08-26 | 2011-03-10 | Seiko Epson Corp | Storage device, and system including the same electrically connectable to host circuit |
| JP2014112319A (en) * | 2012-12-05 | 2014-06-19 | Fuji Xerox Co Ltd | Storage control device and storage control program |
| JP2014194689A (en) * | 2013-03-29 | 2014-10-09 | Mega Chips Corp | Nonvolatile storage system, nonvolatile storage device, and memory controller |
| JP2015141666A (en) * | 2014-01-30 | 2015-08-03 | 日本精機株式会社 | Method and device for inspecting nonvolatile memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100706246B1 (en) | Memory card capable of improving read performance | |
| JP4136359B2 (en) | Microcomputer | |
| TWI473117B (en) | Flash storage device with data correction function | |
| KR100988157B1 (en) | Method and apparatus for detecting memory device configuration, and computer readable medium containing instructions for performing method for detecting memory device configuration | |
| JP2004062913A5 (en) | ||
| JP2004062913A (en) | Device for using nand flash memory for system driving and data storage | |
| JP2005235182A (en) | Controller for controlling nonvolatile memory | |
| KR20100077026A (en) | Serial interface nand | |
| TWI790383B (en) | A data storage device and a data processing method | |
| JP2011018222A (en) | Device and method for interleave control and memory system | |
| JP3875139B2 (en) | Nonvolatile semiconductor memory device, data write control method thereof, and program | |
| JP4921174B2 (en) | How to write data to flash memory | |
| TWI644210B (en) | Memory management method, memory control circuit unit and memory storage apparatus | |
| JP2003337759A (en) | Flash memory controller | |
| US20080183954A1 (en) | Apparatus for and method of controlling embedded nand flash memory | |
| JPH11203421A (en) | Semiconductor disk device | |
| JP2009223435A (en) | Data storage method and device, and program | |
| TWI829250B (en) | Signature verification method, memory storage device and memory control circuit unit | |
| TWI783842B (en) | Method for scanning bad block of memory and circuit system | |
| JP5216719B2 (en) | Information processing apparatus and control apparatus | |
| TWI804308B (en) | Write control method based on write behavior prediction, memory storage device and memory control circuit unit | |
| KR100298904B1 (en) | Interface method for flash memory | |
| CN115658570B (en) | Flash memory programming method and flash memory interface circuit | |
| JP2003150458A (en) | Fault detector, fault detecting method, program and program recording medium | |
| TWI829103B (en) | Memory control circuit, memory storage device and memory control circuit unit |