JP2003332893A - Clock generating circuit - Google Patents
Clock generating circuitInfo
- Publication number
- JP2003332893A JP2003332893A JP2002141527A JP2002141527A JP2003332893A JP 2003332893 A JP2003332893 A JP 2003332893A JP 2002141527 A JP2002141527 A JP 2002141527A JP 2002141527 A JP2002141527 A JP 2002141527A JP 2003332893 A JP2003332893 A JP 2003332893A
- Authority
- JP
- Japan
- Prior art keywords
- storage means
- circuit
- power storage
- short
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、クロック発生回路
に関し、特に、低消費電流で動作可能なクロック発生回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock generation circuit, and more particularly to a clock generation circuit that can operate with low current consumption.
【０００２】[0002]
【従来の技術】クロック発生回路は、例えばＡＯＳ−Ｃ
Ｄ用電送回路、その他のデジマチック製品の電送回路に
使用される。2. Description of the Related Art A clock generating circuit is, for example, an AOS-C.
Used in D transmission circuits and other Digimatic product transmission circuits.
【０００３】従来のクロック発生回路は、図８で後述す
る主動作部ブロックＡと、ブロックＡと同一の回路であ
る主動作部ブロックＢと、ブロックＡ及びブロックＢの
各々に接続された入力電源と、一方の入力がブロックＡ
の出力に接続されると共に、他方の入力がブロックＢの
出力に接続され、且つ出力が直接ブロックＡの入力に接
続されると共に、反転回路を介してブロックＢの入力に
接続されたフリップフロップ回路とから成る。このクロ
ック発生回路は、フリップフロップ回路の出力信号によ
りブロックＡ及びブロックＢを交互に作動させて、ブロ
ックＡの出力信号とブロックＢの出力信号とを交互に発
生させることにより、フリップフロップ回路の出力信号
としてクロック信号を発生する。The conventional clock generation circuit includes a main operation block A, which will be described later with reference to FIG. 8, a main operation block B which is the same circuit as the block A, and an input power source connected to each of the blocks A and B. And one input is block A
Of the flip-flop circuit connected to the output of the block B, the other input connected to the output of the block B, the output directly connected to the input of the block A, and the input of the block B via the inverting circuit. It consists of and. The clock generation circuit alternately operates the blocks A and B by the output signal of the flip-flop circuit to alternately generate the output signal of the block A and the output signal of the block B, thereby outputting the output of the flip-flop circuit. A clock signal is generated as the signal.
【０００４】図８は、従来のクロック発生回路の主動作
部ブロックＡの回路図である。FIG. 8 is a circuit diagram of a main operating block A of a conventional clock generating circuit.
【０００５】図８において、ブロックＡは、各ドレイン
端子が電源入力端子ｖｓに並列に接続された３つのＰチ
ャンネルＭＯＳ型トランジスタ（以下「ＰＭＯＳ」とい
う。）７１，７２，７３と、ドレイン端子が夫々接点ａ
１，ａ２，ａ３を介してＰＭＯＳ７１，７２，７３のド
レイン端子に接続された３つのＮチャンネルＭＯＳ型ト
ランジスタ（以下「ＮＭＯＳ」という。）７４，７５，
７６と、ＮＭＯＳ７４のドレイン端子及びソース端子間
に接続されたコンデンサ７７とを備える。In FIG. 8, a block A includes three P-channel MOS type transistors (hereinafter referred to as "PMOS") 71, 72 and 73, each drain terminal of which is connected in parallel to a power supply input terminal vs, and a drain terminal thereof. Contact point a
Three N-channel MOS type transistors (hereinafter referred to as "NMOS") 74, 75 connected to the drain terminals of the PMOSs 71, 72, 73 via 1, a2, a3.
76 and a capacitor 77 connected between the drain terminal and the source terminal of the NMOS 74.
【０００６】ＰＭＯＳ７１，７２，７３の各ゲート端子
には、ｖｂｉａｓラインが接続されている。ＮＭＯＳ７
４，７５，７６のソース端子は夫々接地されている。Ｎ
ＭＯＳ７５のゲート端子は接点ａ１を介してＮＭＯＳ７
４のドレイン端子に接続され、ＮＭＯＳ７６のゲート端
子は接点ａ２を介してＮＭＯＳ７５のドレイン端子に接
続されている。ＮＭＯＳ７４のゲート端子は、フリップ
フロップ回路の出力端子に接続され、ＮＭＯＳ７６のド
レイン端子は、接点ａ３を介してフリップフロップ回路
の入力端子に接続されている。接点ａ１，ａ２，ａ３，
における電流及び電圧は、夫々ｉａ１，ｉａ２，ｉａ３
及びｖａ１，ｖａ２，ｖａ３で表され、コンデンサ７７
の蓄電電圧及びＮＭＯＳ７５のゲート電圧はｖａ１、Ｎ
ＭＯＳ７６のゲート電圧及びドレイン電圧は、夫々ｖａ
２及びｖａ３で表される。A vbias line is connected to each gate terminal of the PMOSs 71, 72 and 73. NMOS 7
The source terminals of 4, 75 and 76 are grounded. N
The gate terminal of the MOS75 is connected to the NMOS7 via the contact a1.
4 and the gate terminal of the NMOS 76 is connected to the drain terminal of the NMOS 75 via the contact a2. The gate terminal of the NMOS 74 is connected to the output terminal of the flip-flop circuit, and the drain terminal of the NMOS 76 is connected to the input terminal of the flip-flop circuit via the contact a3. Contact points a1, a2, a3
The current and voltage at are ia1, ia2, ia3, respectively.
And va1, va2, va3, and the capacitor 77
Storage voltage and the gate voltage of the NMOS 75 are va1, N
The gate voltage and drain voltage of the MOS 76 are respectively va
2 and va3.
【０００７】ＮＭＯＳは、そのゲート電圧がＨｉｇｈレ
ベルのときそのドレイン電流を流し（以下「オン状態」
という。）、ゲート電圧がＬｏｗレベルのときそのドレ
イン電流を流さない（以下「オフ状態」という。）。Ｐ
ＭＯＳはＮＭＯＳとは逆に作動する。The NMOS causes its drain current to flow when its gate voltage is at a high level (hereinafter referred to as "on state").
Say. ), The drain current does not flow when the gate voltage is at the low level (hereinafter referred to as “off state”). P
MOS operates in reverse to NMOS.
【０００８】電源入力端子ｖｓ及びＰＭＯＳ７１，７
２，７３は定電流源を構成し、ＮＭＯＳ７５はコンデン
サ７７の蓄電電圧ｖａ１を、ＮＭＯＳ７６はＮＭＯＳ７
５のドレイン電圧（ｖａ２）を夫々増幅する。Power input terminal vs and PMOS 71, 7
Reference numerals 2 and 73 form a constant current source, NMOS 75 is the storage voltage va1 of the capacitor 77, and NMOS 76 is the NMOS 7
The drain voltage (va2) of 5 is amplified respectively.
【０００９】ブロックＡにおいて、フリップフロップ回
路が、ＮＭＯＳ７４のゲート電圧をＨｉｇｈレベルから
Ｌｏｗレベルに切換えると、ＮＭＯＳ７４はオフ状態と
なり（図９（ａ）のｔ１）、コンデンサ７７は電流ｉａ
１で蓄電され、ＮＭＯＳ７５はオフ状態を、電圧ｖａ２
はＨｉｇｈレベルを、ＮＭＯＳ７６はオン状態を、電圧
ｖａ３は０ボルトを夫々保持する（図９（ｂ），
（ｃ），（ｄ），（ｅ），（ｆ）のｔ１〜ｔ２）。電圧
ｖａ１は時間と共に増加し、電圧ｖａ１がＮＭＯＳ７５
をオフ状態からオン状態に切換える所定のＨｉｇｈレベ
ルの電圧ｖｔｈ１に達すると（図９（ｄ）のｔ２）、Ｎ
ＭＯＳ７５はオフ状態からオン状態に切換わり（図９
（ｂ）のｔ２）、電圧ｖａ２がＨｉｇｈレベルからＬｏ
ｗレベルになり、ＮＭＯＳ７６はオン状態からオフ状態
に切換わり（図９（ｃ）,（ｅ）のｔ２）、電圧ｖａ３
が０ボルトからフリップフロップ回路の出力信号を切換
える所定の電圧ｖｔｈ２に達してフリップフロップ回路
切換え信号を出力し（図９（ｆ）のｔ２）、フリップフ
ロップ回路の出力信号が切換わる。続いて、ＮＭＯＳ７
４はオン状態になり（図９（ａ）のｔ３）、コンデンサ
７７は蓄電電圧ｖａ１を即座に放電して絶縁状態になり
（図９（ｄ）のｔ３）、ＮＭＯＳ７５はオフ状態に、Ｎ
ＭＯＳ７６はオン状態に切換わり（図９（ｂ）,（ｃ）
のｔ３）、電圧ｖａ３は０ボルトになる（図９（ｆ）の
ｔ３）。コンデンサ７７の蓄電電圧ｖａ１の放電は即座
に行われるため、フリップフロップ回路切換え信号出力
時間（図９（ｆ）のｔ２〜ｔ３）は微小時間Δｔであ
る。以降、ブロックＡはこの作動を繰り返す。In the block A, when the flip-flop circuit switches the gate voltage of the NMOS 74 from the high level to the low level, the NMOS 74 is turned off (t1 in FIG. 9A) and the capacitor 77 is supplied with the current ia.
1 is stored, the NMOS 75 is turned off, and the voltage va2
Holds the High level, the NMOS 76 holds the ON state, and the voltage va3 holds 0 volt (FIG. 9 (b),
(T1 to t2 of (c), (d), (e), and (f)). The voltage va1 increases with time, and the voltage va1 is the NMOS 75.
When the voltage reaches a predetermined High level voltage vth1 that switches the off state to the on state (t2 in FIG. 9D), N
The MOS 75 switches from the off state to the on state (see FIG. 9).
(B) t2), the voltage va2 changes from High level to Lo
At the w level, the NMOS 76 switches from the on state to the off state (t2 in FIGS. 9C and 9E), and the voltage va3.
Reaches a predetermined voltage vth2 for switching the output signal of the flip-flop circuit from 0 volt and outputs the flip-flop circuit switching signal (t2 in FIG. 9 (f)), and the output signal of the flip-flop circuit is switched. Then, NMOS7
4 is in the ON state (t3 in FIG. 9A), the capacitor 77 immediately discharges the stored voltage va1 to be in the insulating state (t3 in FIG. 9D), and the NMOS 75 is in the OFF state and N.
The MOS 76 is switched to the ON state (Figs. 9 (b) and 9 (c)).
T3), and the voltage va3 becomes 0 V (t3 in FIG. 9F). Since the storage voltage va1 of the capacitor 77 is immediately discharged, the flip-flop circuit switching signal output time (t2 to t3 in FIG. 9F) is a minute time Δt. Thereafter, the block A repeats this operation.
【００１０】上記ブロックＡの作動と同様に、ブロック
Ｂも作動し、上記クロック発生回路は、ブロックＡ及び
ブロックＢの各コンデンサの蓄電状態・絶縁状態を交互
に行うことにより、クロック信号を発生する。Similarly to the operation of the block A, the block B also operates, and the clock generation circuit generates a clock signal by alternately performing the storage state and the insulation state of the capacitors of the block A and the block B. .
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、従来の
クロック発生回路において、ＮＭＯＳ７４は、コンデン
サ７７が絶縁状態のときに（図９（ｄ）のｔ３〜ｔ
４）、オン状態であり、ＮＭＯＳ７６は、微小期間であ
るフリップフロップ切換え信号出力時間Δｔ以外はオン
状態であり、電流ｉａ１，ｉａ３が流れ続け、電流を無
駄に消費している。However, in the conventional clock generation circuit, the NMOS 74 operates when the capacitor 77 is in the insulated state (t3 to t in FIG. 9D).
4) In the ON state, the NMOS 76 is in the ON state except for the flip-flop switching signal output time Δt, which is a minute period, and the currents ia1 and ia3 continue to flow, consuming the current unnecessarily.
【００１２】本発明は、消費電流を低減することができ
るクロック発生回路を提供することにある。An object of the present invention is to provide a clock generation circuit which can reduce current consumption.
【００１３】[0013]
【課題を解決するための手段】上述の目的を達成するた
めに、請求項１記載のクロック発生回路は、第１の蓄電
手段と、第２の蓄電手段と、前記第１の蓄電手段及び前
記第２の蓄電手段に夫々電流を流す電流手段と、前記第
１の蓄電手段及び前記第２の蓄電手段を交互に短絡する
短絡手段と、前記第１の蓄電手段を第１の接続手段を介
してバイパスする第１のバイパス線と、前記第２の蓄電
手段を第２の接続手段を介してバイパスする第２のバイ
パス線とを備え、前記第１の接続手段は、前記第１の蓄
電手段の蓄電電圧が所定の電圧以上になったときに前記
第１のバイパス線の接続を行い、前記第２の接続手段
は、前記第２の蓄電手段の蓄電電圧が前記所定の電圧以
上になったときに前記第２のバイパス線の接続を行い、
前記短絡手段は、前記第１の接続手段が前記第１のバイ
パス線を接続したときに前記第１の蓄電手段の短絡を開
始し、前記第２の接続手段が前記第２のバイパス線を接
続したときに前記第２の蓄電手段の短絡を開始すること
を特徴とする。In order to achieve the above-mentioned object, a clock generating circuit according to claim 1 has a first power storage means, a second power storage means, the first power storage means, and the first power storage means. A current means for supplying a current to the second power storage means, a short-circuit means for alternately short-circuiting the first power storage means and the second power storage means, and the first power storage means via the first connection means. A second bypass line for bypassing the second power storage means via a second connection means, wherein the first connection means is the first power storage means. The first bypass line is connected when the storage voltage of the second storage means becomes equal to or higher than a predetermined voltage, and the second connection means causes the storage voltage of the second storage means to become equal to or higher than the predetermined voltage. Sometimes the second bypass line is connected,
The short-circuit means starts a short circuit of the first power storage means when the first connection means connects the first bypass line, and the second connection means connects the second bypass line. It is characterized in that the short circuit of the second power storage means is started at that time.
【００１４】請求項１記載の回路によれば、第１の蓄電
手段の蓄電電圧が所定の電圧以上になったときに第１の
バイパス線の接続を行って第１の蓄電手段の短絡を開始
し、第２の容量手段の蓄電電圧が所定の電圧以上になっ
たときに第２のバイパス線の接続を行って第２の蓄電手
段の短絡を開始するので、第１の蓄電手段及び第２の蓄
電手段の蓄電電圧が所定の電圧未満のときは、第１の接
続手段又は第２の接続手段に電流が流れ続けることを防
止でき、無駄な電流消費を低減できる。According to the circuit of the first aspect, when the storage voltage of the first storage means becomes equal to or higher than a predetermined voltage, the first bypass line is connected to start the short circuit of the first storage means. However, since the second bypass line is connected to start the short circuit of the second storage means when the storage voltage of the second storage means becomes equal to or higher than the predetermined voltage, the first storage means and the second storage means are connected. When the storage voltage of the storage means is less than the predetermined voltage, it is possible to prevent the current from continuing to flow to the first connecting means or the second connecting means, and reduce unnecessary current consumption.
【００１５】請求項２記載のクロック発生回路は、請求
項１記載のクロック発生回路において、前記短絡手段
は、ドレイン端子及びソース端子が前記第１の蓄電手段
及び前記第２の蓄電手段の各両端に夫々接続されたＮチ
ャンネルＭＯＳ型トランジスタ及びＰチャンネルＭＯＳ
型トランジスタの一方を備え、前記第１の接続手段及び
前記第２の接続手段の各々は前記ＮチャンネルＭＯＳ型
トランジスタ及び前記ＰチャンネルＭＯＳ型トランジス
タの他方から成ることを特徴とする。A clock generating circuit according to a second aspect is the clock generating circuit according to the first aspect, wherein the short-circuit means has a drain terminal and a source terminal at both ends of each of the first power storage means and the second power storage means. N-channel MOS type transistor and P-channel MOS connected respectively to
One of the type transistors is provided, and each of the first connecting means and the second connecting means comprises the other of the N-channel MOS type transistor and the P-channel MOS type transistor.
【００１６】請求項３記載のクロック発生回路は、請求
項１又は２記載のクロック発生回路において、前記第１
の蓄電手段及び前記第２の蓄電手段の各々はコンデンサ
であることを特徴とする。A clock generating circuit according to a third aspect is the clock generating circuit according to the first or second aspect, wherein the first
Each of the power storage means and the second power storage means is a capacitor.
【００１７】請求項４のクロック発生回路は、請求項１
乃至３いずれか１項に記載のクロック発生回路におい
て、前記短絡手段は、前記ＮチャンネルＭＯＳ型トラン
ジスタ及びＰチャンネルＭＯＳ型トランジスタの一方に
おけるゲート端子に接続さたフリップフロップ回路を備
えることを特徴とする。A clock generating circuit according to a fourth aspect of the present invention is the clock generating circuit of the first aspect.
The clock generating circuit according to any one of claims 1 to 3, wherein the short-circuit means includes a flip-flop circuit connected to a gate terminal of one of the N-channel MOS type transistor and the P-channel MOS type transistor. .
【００１８】請求項５記載のクロック発生回路は、第１
の蓄電手段と、第２の蓄電手段と、前記第１の蓄電手段
及び前記第２の蓄電手段に夫々電流を流す電流手段と、
前記第１の蓄電手段及び前記第２の蓄電手段を交互に短
絡する短絡手段と、前記第1の蓄電手段が短絡されると
きに前記電流手段から前記第1の蓄電手段への電流を遮
断する第１の遮断手段と、前記第２の蓄電手段が短絡さ
れるときに前記電流手段から前記第２の蓄電手段への電
流を遮断する第２の遮断手段とを備えることを特徴とす
る。According to a fifth aspect of the clock generation circuit of the present invention,
Power storage means, second power storage means, and current means for supplying currents to the first power storage means and the second power storage means, respectively.
Shorting means for alternately short-circuiting the first power storage means and the second power storage means, and a current from the current means to the first power storage means when the first power storage means is short-circuited It is characterized in that it is provided with a first interruption means and a second interruption means for interrupting a current from the current means to the second electricity storage means when the second electricity storage means is short-circuited.
【００１９】請求項５記載の回路のよれば、第1の蓄電
手段が短絡されるときに電流手段から第1の蓄電手段へ
の電流を遮断し、第２の蓄電手段が短絡されるときに電
流手段から第２の蓄電手段への電流を遮断するので、第
１の蓄電手段又は第２の蓄電手段が短絡されているとき
に、短絡手段に電流が流れ続けることを防止でき、無駄
な電流消費を低減できる。According to the circuit of claim 5, when the first power storage means is short-circuited, the current from the current means to the first power storage means is cut off, and when the second power storage means is short-circuited. Since the current from the current means to the second power storage means is cut off, it is possible to prevent the current from continuing to flow to the short-circuit means when the first power storage means or the second power storage means is short-circuited. The consumption can be reduced.
【００２０】請求項６記載のクロック発生回路は、請求
項５記載のクロック発生回路において、さらに、前記第
１の蓄電手段を第１の接続手段を介してバイパスする第
１のバイパス線と、前記第２の蓄電手段を第２の接続手
段を介してバイパスする第２のバイパス線とを備え、前
記第１の接続手段は、前記第１の蓄電手段の蓄電電圧が
所定の電圧以上になったときに前記第１のバイパス線の
接続を行い、前記第２の接続手段は、前記第２の蓄電手
段の蓄電電圧が前記所定の電圧以上になったときに前記
バイパス線の接続を行い、前記短絡手段は、前記第１の
接続手段が前記第１のバイパス線を接続したときに前記
第１の蓄電手段の短絡を開始し、前記第２の接続手段が
前記第２のバイパス線を接続したときに前記第２の蓄電
手段の短絡を開始することを特徴とする。A clock generating circuit according to a sixth aspect is the clock generating circuit according to the fifth aspect, further comprising: a first bypass line for bypassing the first storage means via a first connecting means; A second bypass line for bypassing the second storage means via the second connection means, wherein the first connection means has a storage voltage of the first storage means equal to or higher than a predetermined voltage. Sometimes, the first bypass line is connected, and the second connecting unit connects the bypass line when the storage voltage of the second storage unit becomes equal to or higher than the predetermined voltage, The short circuit means starts a short circuit of the first power storage means when the first connection means connects the first bypass line, and the second connection means connects the second bypass line. Sometimes the short circuit of the second power storage means is started And wherein the Rukoto.
【００２１】請求項６記載の回路によれば、第１の蓄電
手段の蓄電電圧が所定の電圧以上になったときに第１の
バイパス線の接続を行って第１の蓄電手段の短絡を開始
し、第２の容量手段の蓄電電圧が所定の電圧以上になっ
たときに第２のバイパス線の接続を行って第２の蓄電手
段の短絡を開始するので、第１の蓄電手段及び第２の蓄
電手段の蓄電電圧が所定の電圧未満のときは、第１の接
続手段又は第２の接続手段に電流が流れ続けることを防
止でき、加えて、第1の蓄電手段が短絡されるときに電
流手段から第1の蓄電手段への電流を遮断し、第２の蓄
電手段が短絡されるときに電流手段から第２の蓄電手段
への電流を遮断するので、第１の蓄電手段又は第２の蓄
電手段が短絡されているときに、短絡手段に電流が流れ
続けることを防止でき、無駄な電流消費をさらに低減で
きる。According to the sixth aspect of the present invention, when the storage voltage of the first storage means becomes equal to or higher than a predetermined voltage, the first bypass line is connected to start the short circuit of the first storage means. However, since the second bypass line is connected to start the short circuit of the second storage means when the storage voltage of the second storage means becomes equal to or higher than the predetermined voltage, the first storage means and the second storage means are connected. When the storage voltage of the storage means is less than the predetermined voltage, it is possible to prevent the current from continuing to flow to the first connecting means or the second connecting means, and when the first storage means is short-circuited. Since the current from the current means to the first power storage means is cut off, and the current from the current means to the second power storage means is cut off when the second power storage means is short-circuited, the first power storage means or the second power storage means When the power storage means of is short-circuited, it is possible to prevent the current from continuing to flow in the short-circuit means. , It is possible to further reduce the wasteful current consumption.
【００２２】請求項７記載のクロック発生回路は、請求
項５又は６記載のクロック発生回路において、前記短絡
手段は、ドレイン端子及びソース端子が前記第１の蓄電
手段及び前記第２の蓄電手段の各両端に夫々接続された
ＮチャンネルＭＯＳ型トランジスタ及びＰチャンネルＭ
ＯＳ型トランジスタの一方を備え、前記第１の遮断手段
及び前記第２の遮断手段の各々は前記ＮチャンネルＭＯ
Ｓ型トランジスタ及び前記ＰチャンネルＭＯＳ型トラン
ジスタの他方から成ることを特徴とする。According to a seventh aspect of the present invention, there is provided a clock generating circuit according to the fifth or sixth aspect, wherein the short-circuit means has a drain terminal and a source terminal of the first storage means and the second storage means. N-channel MOS type transistor and P-channel M connected to both ends respectively
One of the OS type transistors is provided, and each of the first cutoff means and the second cutoff means is the N-channel MO.
It is characterized by comprising the other of the S-type transistor and the P-channel MOS type transistor.
【００２３】請求項８記載のクロック発生回路は、請求
項５乃至７いずれか１項に記載のクロック発生回路にお
いて、前記第１の蓄電手段及び前記第２の蓄電手段の各
々はコンデンサであることを特徴とする。The clock generating circuit according to claim 8 is the clock generating circuit according to any one of claims 5 to 7, wherein each of the first power storage means and the second power storage means is a capacitor. Is characterized by.
【００２４】請求項９記載のクロック発生回路は、請求
項５乃至８いずれか１項に記載のクロック発生回路にお
いて、前記短絡手段は、前記ＮチャンネルＭＯＳ型トラ
ンジスタ及びＰチャンネルＭＯＳ型トランジスタの一方
におけるゲート端子に接続さたフリップフロップ回路を
備えることを特徴とする。A clock generating circuit according to a ninth aspect is the clock generating circuit according to any one of the fifth to eighth aspects, wherein the short-circuit means is provided in one of the N-channel MOS type transistor and the P-channel MOS type transistor. A flip-flop circuit connected to the gate terminal is provided.
【００２５】請求項１０記載のクロック発生回路は、請
求項６乃至９いずれか１項に記載のクロック発生回路に
おいて、前記第１の接続手段及び前記第２の接続手段の
各々は前記ＮチャンネルＭＯＳ型トランジスタ及び前記
ＰチャンネルＭＯＳ型トランジスタの他方から成ること
を特徴とする。A clock generating circuit according to a tenth aspect is the clock generating circuit according to any one of the sixth to ninth aspects, wherein each of the first connecting means and the second connecting means is the N-channel MOS. Type transistor and the other of the P-channel MOS type transistors.
【００２６】[0026]
【発明の実施の形態】以下、本発明の第１の実施の形態
に係るクロック発生回路を図面を参照しながら説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A clock generation circuit according to a first embodiment of the present invention will be described below with reference to the drawings.
【００２７】図１は、本発明の第１の実施の形態に係る
クロック発生回路の回路図である。FIG. 1 is a circuit diagram of a clock generation circuit according to the first embodiment of the present invention.
【００２８】図１において、クロック発生回路１０は、
主動作部クロック回路１と、クロック回路１と同一の回
路である主動作部クロック回路２と、クロック回路１及
びクロック回路２の各々に接続された電源回路３（電流
手段）と、一方の入力がクロック回路1の出力に接続さ
れると共に、他方の入力がクロック回路２の出力に接続
され、且つ出力が、直接クロック回路１の入力に接続さ
れると共に、反転回路２９を介してクロック回路２の入
力に接続されたフリップフロップ回路２８（短絡手段）
とから成る。In FIG. 1, the clock generation circuit 10 is
Main operation unit clock circuit 1, main operation unit clock circuit 2 which is the same circuit as clock circuit 1, power supply circuit 3 (current means) connected to each of clock circuit 1 and clock circuit 2, and one input Is connected to the output of the clock circuit 1, the other input is connected to the output of the clock circuit 2, the output is directly connected to the input of the clock circuit 1, and the clock circuit 2 via the inverting circuit 29. Flip-flop circuit 28 (short-circuit means) connected to the input of
It consists of and.
【００２９】電源回路３は、ドレイン端子がゲート端子
に直結されると共に電流源４に接続され、且つソース端
子が接地されたＮＭＯＳ１１と、ゲート端子がＮＭＯＳ
１１のゲート端子及びＶｂｉａｓ２に接続されると共に
ソース端子が接地されたＮＭＯＳ１２と、ソース端子が
電源入力端子ＶＳを介して電流源４に接続され、且つド
レイン端子がゲート端子に直結されると共にＮＭＯＳ１
２のドレイン端子に接続されたＰＭＯＳ１３とから成
る。ＮＭＯＳ１２のドレイン端子には、Ｖｂｉａｓ１ラ
インが接続されている。ＮＭＯＳ１１とＮＭＯＳ１２と
は、カレントミラー回路を形成している。The power supply circuit 3 has an NMOS 11 having a drain terminal directly connected to a gate terminal and a current source 4, and a source terminal grounded, and an NMOS 11 having a gate terminal.
11 is connected to the gate terminal and Vbias2 and the source terminal is grounded, and the source terminal is connected to the current source 4 via the power input terminal VS, and the drain terminal is directly connected to the gate terminal and NMOS1.
And a PMOS 13 connected to the drain terminal of the second. The Vbias1 line is connected to the drain terminal of the NMOS 12. The NMOS 11 and the NMOS 12 form a current mirror circuit.
【００３０】クロック回路１は、各ソース端子が電流源
４に並列に接続された３つのＰＭＯＳ１４，１５，１９
（第１のバイパス線，第１の接続手段）と、ドレイン端
子が夫々接点Ａ１，Ａ２，Ａ３を介してＰＭＯＳ１４，
１５，１９のドレイン端子に接続された３つのＮＭＯＳ
１６，１７（短絡手段），１８と、ＮＭＯＳ１７のドレ
イン端子及びソース端子間に接続されたコンデンサ２０
（第１の蓄電手段）とを備える。The clock circuit 1 includes three PMOSs 14, 15, 19 whose source terminals are connected in parallel to the current source 4.
(First bypass line, first connecting means) and the drain terminal via the contacts A1, A2, A3 respectively, the PMOS 14,
Three NMOSs connected to the drain terminals of 15 and 19
16, 17 (short-circuit means), 18 and a capacitor 20 connected between the drain terminal and the source terminal of the NMOS 17
(First power storage means).
【００３１】ＰＭＯＳ１４，１５は、各ゲート端子がＶ
ｂｉａｓ１ラインを介して電源回路３におけるＰＭＯＳ
１３のドレイン端子に接続され、ＮＭＯＳ１６はゲート
端子がＶｂｉａｓ２ラインを介して電源回路３における
ＮＭＯＳ１１のドレイン端子に接続され、カレントミラ
ー回路を形成している。ＮＭＯＳ１６，１７，１８のソ
ース端子は夫々接地されている。ＮＭＯＳ１８のゲート
端子は接点Ａ１を介してＮＭＯＳ１７のドレイン端子に
接続され、ＰＭＯＳ１９のゲート端子は接点Ａ２を介し
てＮＭＯＳ１８のドレイン端子に接続されている。The gate terminals of the PMOSs 14 and 15 are V
PMOS in the power supply circuit 3 via the bias1 line
The drain terminal of the NMOS 16 is connected to the drain terminal of the NMOS 16, and the gate terminal of the NMOS 16 is connected to the drain terminal of the NMOS 11 in the power supply circuit 3 through the Vbias2 line to form a current mirror circuit. The source terminals of the NMOSs 16, 17, and 18 are grounded. The gate terminal of the NMOS 18 is connected to the drain terminal of the NMOS 17 via the contact A1, and the gate terminal of the PMOS 19 is connected to the drain terminal of the NMOS 18 via the contact A2.
【００３２】クロック回路２は、各ソース端子が電流源
４に並列に接続された３つのＰＭＯＳ２１，２２，２６
（第２のバイパス線，第２の接続手段）と、ドレイン端
子が夫々ＰＭＯＳ２１，２２，２６のドレイン端子に接
続された３つのＮＭＯＳ２３，２４（短絡手段），２５
と、ＮＭＯＳ２４のドレイン端子及びソース端子間に接
続されたコンデンサ２７（第２の蓄電手段）とを備え
る。The clock circuit 2 includes three PMOSs 21, 22, 26 whose source terminals are connected in parallel to the current source 4.
(Second bypass line, second connecting means) and three NMOSs 23, 24 (short-circuiting means), 25 whose drain terminals are respectively connected to the drain terminals of the PMOS 21, 22, 26.
And a capacitor 27 (second storage means) connected between the drain terminal and the source terminal of the NMOS 24.
【００３３】ＰＭＯＳ２１，２２は、各ゲート端子がＶ
ｂｉａｓ１ラインを介して電源回路３におけるＰＭＯＳ
１３のドレイン端子に接続され、ＮＭＯＳ２３は、ゲー
ト端子がＶｂｉａｓ２ラインを介して、電源回路３にお
けるＮＭＯＳ１１のドレイン端子に接続され、カレント
ミラー回路を形成している。ＮＭＯＳ２３，２４，２５
のソース端子は夫々接地されており、ＮＭＯＳ２５のゲ
ート端子はＮＭＯＳ２４のドレイン端子と接続され、Ｐ
ＭＯＳ２６のゲート端子はＮＭＯＳ２５のドレイン端子
に接続されている。The gate terminals of the PMOSs 21 and 22 are V
PMOS in the power supply circuit 3 via the bias1 line
The NMOS 23 is connected to the drain terminal of 13, and the gate terminal of the NMOS 23 is connected to the drain terminal of the NMOS 11 in the power supply circuit 3 via the Vbias2 line to form a current mirror circuit. NMOS 23, 24, 25
Has their source terminals grounded, the gate terminal of the NMOS 25 is connected to the drain terminal of the NMOS 24, and P
The gate terminal of the MOS 26 is connected to the drain terminal of the NMOS 25.
【００３４】フリップフロップ回路２８は、入力端子２
８ａ，２８ｂと、出力端子２８ｃとを備える。入力端子
２８ａはクロック回路１におけるＰＭＯＳ１９のドレイ
ン端子と接続され、入力端子２８ｂはクロック回路２に
おけるＰＭＯＳ２６のドレイン端子と接続されている。
出力端子２８ｃは、クロック回路１におけるＮＭＯＳ１
７のゲート端子と直結され、クロック回路２におけるＮ
ＭＯＳ２４のゲート端子と反転回路２９を介して接続さ
れると共に、クロック発生回路１０の出力端子３１と反
転回路３０を介して接続されている。The flip-flop circuit 28 has an input terminal 2
8a, 28b and an output terminal 28c. The input terminal 28a is connected to the drain terminal of the PMOS 19 in the clock circuit 1, and the input terminal 28b is connected to the drain terminal of the PMOS 26 in the clock circuit 2.
The output terminal 28c is the NMOS 1 in the clock circuit 1.
7 is directly connected to the gate terminal, and N in the clock circuit 2 is connected.
The gate terminal of the MOS 24 is connected via the inverting circuit 29 and the output terminal 31 of the clock generating circuit 10 is connected via the inverting circuit 30.
【００３５】クロック発生回路１０は、フリップフロッ
プ回路２８の出力信号によりクロック回路１及びクロッ
ク回路２を交互に作動させて、クロック回路１の出力信
号とクロック回路２の出力信号とを交互に発生させるこ
とにより、フリップフロップ回路２８の出力信号として
出力端子３１からクロック信号を発生する。The clock generation circuit 10 alternately operates the clock circuit 1 and the clock circuit 2 by the output signal of the flip-flop circuit 28 to alternately generate the output signal of the clock circuit 1 and the output signal of the clock circuit 2. As a result, a clock signal is generated from the output terminal 31 as an output signal of the flip-flop circuit 28.
【００３６】図２は、図１におけるクロック回路１の回
路図である。FIG. 2 is a circuit diagram of the clock circuit 1 in FIG.
【００３７】図２において、接点Ａ１，Ａ２，Ａ３にお
ける電流及び電圧は、夫々ＩＡ１，ＩＡ２，ＩＡ３及び
ＶＡ１，ＶＡ２，ＶＡ３で表され、コンデンサ２０の蓄
電電圧及びＮＭＯＳ１８のゲート電圧はＶＡ１、ＰＭＯ
Ｓ１９のゲート電圧及びドレイン電圧は、夫々ＶＡ２及
びＶＡ３で表される。In FIG. 2, the currents and voltages at the contacts A1, A2, A3 are represented by IA1, IA2, IA3 and VA1, VA2, VA3, respectively, and the storage voltage of the capacitor 20 and the gate voltage of the NMOS 18 are VA1, PMO.
The gate voltage and drain voltage of S19 are represented by VA2 and VA3, respectively.
【００３８】電源入力端子ＶＳ、電源回路３における電
流源４、ＰＭＯＳ１４，１５、及びＮＭＯＳ１６は定電
流源を構成し、ＮＭＯＳ１８はコンデンサ２０の蓄電電
圧ＶＡ１を、ＰＭＯＳ１９はＮＭＯＳ１８のドレイン電
圧（ＶＡ２）を夫々増幅する。The power supply input terminal VS, the current source 4 in the power supply circuit 3, the PMOSs 14 and 15, and the NMOS 16 constitute a constant current source. The NMOS 18 is the storage voltage VA1 of the capacitor 20 and the PMOS 19 is the drain voltage (VA2) of the NMOS 18. Amplify each.
【００３９】クロック回路１において、フリップフロッ
プ回路２８が、ＮＭＯＳ１７のゲート電圧をＨｉｇｈレ
ベルからＬｏｗレベルに切換えると、ＮＭＯＳ１７はオ
フ状態となり（図３（ａ）のｔ１）、コンデンサ２０は
電流ＩＡ１で蓄電され、ＮＭＯＳ１８はオフ状態を、電
圧ＶＡ２はＨｉｇｈレベルを、ＰＭＯＳ１９はオフ状態
を、電圧ＶＡ３は０ボルトを夫々保持する（図３
（ｂ），（ｃ），（ｄ），（ｅ），（ｆ）のｔ１〜ｔ
２）。電圧ＶＡ１は時間と共に増加し、電圧ＶＡ１がＮ
ＭＯＳ１８をオフ状態からオン状態に切換える所定のＨ
ｉｇｈレベルの電圧Ｖｔｈ１に達すると（図３（ｄ）の
ｔ２）、ＮＭＯＳ１８はオフ状態からオン状態に切換わ
り（図３（ｂ）のｔ２）、電圧ＶＡ２がＨｉｇｈレベル
からＬｏｗレベルになり、ＰＭＯＳ１９はオフ状態から
オン状態に切換わり（図３（ｃ）,（ｅ）のｔ２）、電
圧ＶＡ３が０ボルトからフリップフロップ回路２８の出
力信号を切換える所定の電圧Ｖｔｈ２に達してフリップ
フロップ回路２８切換え信号を出力し（図３（ｆ）のｔ
２）、フリップフロップ回路２８の出力信号が切換わ
る。続いて、ＮＭＯＳ１７はオン状態になり（図３
（ａ）のｔ３）、コンデンサ２０は蓄電電圧ＶＡ１を即
座に放電して絶縁状態になり（図３（ｄ）のｔ３）、Ｎ
ＭＯＳ１８はオフ状態に、ＰＭＯＳ１９はオフ状態に切
換わり（図３（ｂ）,（ｃ）のｔ３）、電圧ＶＡ３は０
ボルトになる（図３（ｆ）のｔ３）。コンデンサ２０の
蓄電電圧ＶＡ１の放電は即座に行われるため、フリップ
フロップ回路２８切換え信号出力時間（図３（ｆ）のｔ
２〜ｔ３）は微小時間Δｔである。以降、クロック回路
１はこの作動を繰り返す。In the clock circuit 1, when the flip-flop circuit 28 switches the gate voltage of the NMOS 17 from the high level to the low level, the NMOS 17 is turned off (t1 in FIG. 3A), and the capacitor 20 stores the current IA1. Then, the NMOS 18 holds the off state, the voltage VA2 holds the high level, the PMOS 19 holds the off state, and the voltage VA3 holds 0 volt (FIG. 3).
T1 to t of (b), (c), (d), (e), and (f)
2). The voltage VA1 increases with time, and the voltage VA1 becomes N
Predetermined H for switching the MOS 18 from the off state to the on state
When the high level voltage Vth1 is reached (t2 in FIG. 3D), the NMOS 18 is switched from the OFF state to the ON state (t2 in FIG. 3B), the voltage VA2 is changed from the High level to the Low level, and the PMOS 19 is turned on. Switches from the off state to the on state (t2 in FIGS. 3C and 3E), the voltage VA3 reaches a predetermined voltage Vth2 for switching the output signal of the flip-flop circuit 28 from 0 volt, and the flip-flop circuit 28 is switched. Outputs a signal (t in FIG. 3 (f)
2) The output signal of the flip-flop circuit 28 is switched. Then, the NMOS 17 is turned on (see FIG.
At (t3) in (a), the capacitor 20 immediately discharges the stored voltage VA1 to be in an insulating state (t3 in FIG. 3 (d)), and N
The MOS 18 is switched off and the PMOS 19 is switched off (t3 in FIGS. 3B and 3C), and the voltage VA3 is 0.
It becomes a bolt (t3 in FIG. 3 (f)). Since the stored voltage VA1 of the capacitor 20 is immediately discharged, the flip-flop circuit 28 switching signal output time (t in FIG. 3 (f) is output.
2 to t3) is a minute time Δt. After that, the clock circuit 1 repeats this operation.
【００４０】上記クロック回路１の作動と同様に、クロ
ック回路２も作動し、クロック発生回路１０は、クロッ
ク回路１及びクロック回路２の各コンデンサ２０及び２
７の蓄電状態・絶縁状態を交互に行うことにより、出力
端子３１からクロック信号を発生する。Similar to the operation of the clock circuit 1, the clock circuit 2 also operates, and the clock generating circuit 10 operates the capacitors 20 and 2 of the clock circuit 1 and the clock circuit 2, respectively.
A clock signal is generated from the output terminal 31 by alternately performing the storage state and the insulation state of No. 7.
【００４１】クロック回路１において、ＮＭＯＳ１７
は、コンデンサ２０が絶縁状態のときに（図３（ｄ）の
ｔ３〜ｔ４）、オン状態であり、電流ＩＡ１は流れ続け
るが、ＰＭＯＳ１９は、微小期間であるフリップフロッ
プ回路２８切換え信号出力時間Δｔ以外はオフ状態とな
り、電流ＩＡ３が流れ続けるのを防止でき、無駄な電流
消費を低減できる。In the clock circuit 1, the NMOS 17
Is in the ON state when the capacitor 20 is in the insulated state (t3 to t4 in FIG. 3D), the current IA1 continues to flow, but the PMOS 19 is the flip-flop circuit 28 switching signal output time Δt which is a minute period. Other than the above, it is in the off state, the current IA3 can be prevented from continuing to flow, and useless current consumption can be reduced.
【００４２】以下、本発明の第２の実施の形態に係るク
ロック発生回路を図面を参照しながら説明する。A clock generating circuit according to the second embodiment of the present invention will be described below with reference to the drawings.
【００４３】本発明の第２の実施の形態に係るクロック
発生回路は、図１のクロック発生回路１０におけるクロ
ック回路１を後述する図４のクロック回路５に、同クロ
ック回路２をクロック回路５と同一の回路であるクロッ
ク回路６に代えたものである。In the clock generating circuit according to the second embodiment of the present invention, the clock circuit 1 in the clock generating circuit 10 in FIG. 1 is replaced with a clock circuit 5 in FIG. The clock circuit 6 is replaced by the same circuit.
【００４４】本クロック発生回路は、フリップフロップ
回路２８の出力信号によりクロック回路５及びクロック
回路６を交互に作動させて、クロック回路５の出力信号
とクロック回路６の出力信号とを交互に発生させること
により、フリップフロップ回路２８の出力信号として出
力端子３１からクロック信号を発生する。The clock generation circuit alternately operates the clock circuit 5 and the clock circuit 6 by the output signal of the flip-flop circuit 28 to alternately generate the output signal of the clock circuit 5 and the output signal of the clock circuit 6. As a result, a clock signal is generated from the output terminal 31 as an output signal of the flip-flop circuit 28.
【００４５】図４は、本発明の第２の実施の形態に係る
クロック発生回路におけるクロック回路の回路図であ
る。FIG. 4 is a circuit diagram of a clock circuit in the clock generation circuit according to the second embodiment of the present invention.
【００４６】図４において、クロック回路５は、各ソー
ス端子が電流源４に並列に接続された３つのＰＭＯＳ４
１，４２，４３と、ソース端子がＰＭＯＳ４１のドレイ
ン端子に接続されたＰＭＯＳ４７と、ドレイン端子が夫
々接点Ａ５，Ａ６，Ａ７を介してＰＭＯＳ４７（第１の
遮断手段），４２，４３のドレイン端子に接続された３
つのＮＭＯＳ４４（短絡手段），４５，４６と、ＮＭＯ
Ｓ４４のドレイン端子及びソース端子間に接続されたコ
ンデンサ４８（第１の蓄電手段）とを備える。In FIG. 4, the clock circuit 5 includes three PMOS 4 whose source terminals are connected in parallel to the current source 4.
1, 42, 43, a PMOS 47 having a source terminal connected to the drain terminal of the PMOS 41, and a drain terminal connected to the drain terminals of the PMOS 47 (first interruption means) 42, 43 via contacts A5, A6, A7, respectively. Connected 3
One NMOS 44 (short-circuit means), 45 and 46, and NMO
The capacitor 48 (first storage means) connected between the drain terminal and the source terminal of S44.
【００４７】ＰＭＯＳ４１，４２，４３は、各ゲート端
子がＶｂｉａｓ１ラインを介して、電源回路３における
ＰＭＯＳ１３のドレイン端子に接続され、カレントミラ
ー回路を形成している。ＮＭＯＳ４４，４５，４６のソ
ース端子は夫々接地されている。ＮＭＯＳ４５のゲート
端子は接点Ａ５を介してＮＭＯＳ４４のドレイン端子に
接続され、ＮＭＯＳ４６のゲート端子は接点Ａ６を介し
てＮＭＯＳ４５のドレイン端子に接続されている。The gate terminals of the PMOSs 41, 42 and 43 are connected to the drain terminal of the PMOS 13 in the power supply circuit 3 via the Vbias1 line to form a current mirror circuit. The source terminals of the NMOSs 44, 45 and 46 are grounded. The gate terminal of the NMOS 45 is connected to the drain terminal of the NMOS 44 via the contact A5, and the gate terminal of the NMOS 46 is connected to the drain terminal of the NMOS 45 via the contact A6.
【００４８】図４において、接点Ａ５，Ａ６，Ａ７にお
ける電流及び電圧は、夫々ＩＡ５，ＩＡ６，ＩＡ７及び
ＶＡ５，ＶＡ６，ＶＡ７で表され、コンデンサ４８の蓄
電電圧及びＮＭＯＳ４５のゲート電圧はＶＡ５、ＮＭＯ
Ｓ４６のゲート電圧及びドレイン電圧は、夫々ＶＡ６及
びＶＡ７で表される。In FIG. 4, the currents and voltages at the contacts A5, A6, A7 are represented by IA5, IA6, IA7 and VA5, VA6, VA7, respectively, and the storage voltage of the capacitor 48 and the gate voltage of the NMOS 45 are VA5, NMO.
The gate voltage and drain voltage of S46 are represented by VA6 and VA7, respectively.
【００４９】電源入力端子ＶＳ、電源回路３における電
流源４、ＰＭＯＳ４１，４２，４３は定電流源を構成
し、ＮＭＯＳ４５はコンデンサ４８の蓄電電圧ＶＡ５
を、ＮＭＯＳ４６はＮＭＯＳ４５のドレイン電圧（ＶＡ
６）を夫々増幅する。The power supply input terminal VS, the current source 4 in the power supply circuit 3, and the PMOSs 41, 42, 43 constitute a constant current source, and the NMOS 45 is the storage voltage VA5 of the capacitor 48.
The NMOS 46 has a drain voltage (VA
Amplify 6) respectively.
【００５０】クロック回路５において、フリップフロッ
プ回路２８が、ＮＭＯＳ４４のゲート電圧をＨｉｇｈレ
ベルからＬｏｗレベルに切換えると、ＮＭＯＳ４４はオ
フ状態となり（図５（ａ）のｔ１）、ＰＭＯＳ４７はオ
ン状態となり（図５（ｄ）のｔ１）、コンデンサ４８は
電流ＩＡ５で蓄電され、ＮＭＯＳ４５はオフ状態を、電
圧ＶＡ６はＨｉｇｈレベルを、ＮＭＯＳ４６はオン状態
を、ＶＡ７は０ボルトを夫々保持する（図５（ｂ），
（ｃ），（ｅ），（ｆ），（ｇ）のｔ１〜ｔ２）。電圧
ＶＡ５は時間と共に増加し、電圧ＶＡ５がＮＭＯＳ４５
をオフ状態からオン状態に切換える所定のＨｉｇｈレベ
ルの電圧Ｖｔｈ５に達すると（図５（ｅ）のｔ２）、Ｎ
ＭＯＳ４５はオフ状態からオン状態に切換わり（図３
（ｂ）のｔ２）、電圧ＶＡ６がＨｉｇｈレベルからＬｏ
ｗレベルになり、ＮＭＯＳ４６はオン状態からオフ状態
に切換わり（図５（ｃ）,（ｆ）のｔ２）、電圧ＶＡ７
が０ボルトからフリップフロップ回路２８の出力信号を
切換える所定の電圧Ｖｔｈ６に達してフリップフロップ
回路２８切換え信号を出力し（図５（ｇ）のｔ２）、フ
リップフロップ回路２８の出力信号が切換わる。続い
て、ＮＭＯＳ４４はオン状態になり（図５（ａ）のｔ
３）、ＰＭＯＳ４７はオフ状態になり（図５（ｄ）のｔ
３）、コンデンサ４８は蓄電電圧ＶＡ５を即座に放電し
て絶縁状態になり（図５（ｅ）のｔ３）、ＮＭＯＳ４５
はオフ状態に、ＮＭＯＳ４６はオン状態に切換わり（図
５（ｂ）,（ｃ）のｔ３）、電圧ＶＡ７は０ボルトにな
る（図５（ｇ）のｔ３）。コンデンサ４８の蓄電電圧Ｖ
Ａ５の放電は即座に行われるため、フリップフロップ回
路２８切換え信号出力時間（図５（ｇ）のｔ２〜ｔ３）
は微小時間Δｔである。以降、クロック回路５はこの作
動を繰り返す。In the clock circuit 5, when the flip-flop circuit 28 switches the gate voltage of the NMOS 44 from the high level to the low level, the NMOS 44 is turned off (t1 in FIG. 5A) and the PMOS 47 is turned on (FIG. 5). 5 (d) t1), the capacitor 48 is charged with the current IA5, the NMOS 45 holds the off state, the voltage VA6 holds the high level, the NMOS 46 holds the on state, and VA7 holds 0 volt (FIG. 5 (b)). ，
(C1), (e), (f), and t1 to t2 of (g)). The voltage VA5 increases with time, and the voltage VA5 is the NMOS 45.
When a predetermined High level voltage Vth5 that switches the off state to the on state is reached (t2 in FIG. 5E), N
The MOS 45 is switched from the off state to the on state (see FIG. 3).
(B) t2), the voltage VA6 changes from High level to Lo
At the w level, the NMOS 46 switches from the on state to the off state (t2 in FIGS. 5C and 5F), and the voltage VA7.
Reaches a predetermined voltage Vth6 for switching the output signal of the flip-flop circuit 28 from 0 volt and outputs the switching signal of the flip-flop circuit 28 (t2 in FIG. 5G), and the output signal of the flip-flop circuit 28 is switched. Subsequently, the NMOS 44 is turned on (t in FIG. 5A).
3), the PMOS 47 is turned off (t in FIG. 5D).
3), the capacitor 48 immediately discharges the stored voltage VA5 and enters an insulating state (t3 in FIG. 5E), and the NMOS 45
Is turned off and the NMOS 46 is turned on (t3 in FIGS. 5B and 5C), and the voltage VA7 becomes 0 V (t3 in FIG. 5G). Charge voltage V of capacitor 48
Since the discharge of A5 is performed immediately, the flip-flop circuit 28 switching signal output time (t2 to t3 in FIG. 5G).
Is a minute time Δt. After that, the clock circuit 5 repeats this operation.
【００５１】上記クロック回路５の作動と同様に、クロ
ック回路６も作動し、クロック発生回路４０は、クロッ
ク回路５におけるコンデンサ４８及び図示しないクロッ
ク回路６におけるコンデンサの蓄電状態・絶縁状態を交
互に行うことにより、出力端子３１からクロック信号を
発生する。Similar to the operation of the clock circuit 5, the clock circuit 6 also operates, and the clock generation circuit 40 alternately performs the storage state and the insulation state of the capacitor 48 in the clock circuit 5 and the capacitor in the clock circuit 6 (not shown). As a result, a clock signal is generated from the output terminal 31.
【００５２】クロック回路５において、ＮＭＯＳ４４
は、コンデンサ４８が絶縁状態のときに（図５（ｅ）の
ｔ３〜ｔ４）、オン状態であるが、ＰＭＯＳ４７がオフ
状態であり、電流ＩＡ５は流れないので、無駄な電流消
費を低減できる。In the clock circuit 5, the NMOS 44
Is ON when the capacitor 48 is in the insulating state (t3 to t4 in FIG. 5E), but the PMOS 47 is OFF and the current IA5 does not flow, so that useless current consumption can be reduced.
【００５３】以下、本発明の第３の実施の形態に係るク
ロック発生回路を図面を参照しながら説明する。A clock generating circuit according to the third embodiment of the present invention will be described below with reference to the drawings.
【００５４】本実施の形態に係るクロック発生回路は、
図１のクロック発生回路１０におけるクロック回路１を
後述する図６のクロック回路７に、同クロック回路２を
クロック回路７と同一の回路であるクロック回路８に代
えたものである。The clock generation circuit according to the present embodiment is
The clock circuit 1 in the clock generation circuit 10 of FIG. 1 is replaced with a clock circuit 7 of FIG. 6 described later, and the same clock circuit 2 is replaced with a clock circuit 8 which is the same circuit as the clock circuit 7.
【００５５】本クロック発生回路は、フリップフロップ
回路２８の出力信号によりクロック回路７及びクロック
回路８を交互に作動させて、クロック回路７の出力信号
とクロック回路８の出力信号とを交互に発生させること
により、フリップフロップ回路２８の出力信号として出
力端子３１からクロック信号を発生する。The clock generating circuit alternately operates the clock circuit 7 and the clock circuit 8 by the output signal of the flip-flop circuit 28 to alternately generate the output signal of the clock circuit 7 and the output signal of the clock circuit 8. As a result, a clock signal is generated from the output terminal 31 as an output signal of the flip-flop circuit 28.
【００５６】図６は、本発明の第３の実施の形態に係る
クロック発生回路におけるクロック回路の回路図であ
る。FIG. 6 is a circuit diagram of a clock circuit in the clock generation circuit according to the third embodiment of the present invention.
【００５７】図６において、クロック回路７は、各ソー
ス端子が電流源４に並列に接続された３つのＰＭＯＳ５
１，５２，５６（第１のバイパス線，第１の接続手段）
と、ソース端子がＰＭＯＳ５１のドレイン端子に接続さ
れたＰＭＯＳ５７（第１の遮断手段）と、ドレイン端子
が夫々接点Ａ１０，Ａ１１，Ａ１２を介してＰＭＯＳ５
７，５２，５６のドレイン端子に接続された３つのＮＭ
ＯＳ５４（短絡手段），５５，５３と、ＮＭＯＳ５４の
ドレイン端子及びソース端子間に接続されたコンデンサ
５８（第１の蓄電手段）とを備える。In FIG. 6, the clock circuit 7 includes three PMOSs 5 whose source terminals are connected in parallel to the current source 4.
1, 52, 56 (first bypass line, first connecting means)
, A source terminal of which is connected to the drain terminal of the PMOS 51, a PMOS 57 (first blocking means), and a drain terminal of which is connected to the PMOS 5 through the contacts A10, A11, and A12, respectively.
3 NMs connected to the drain terminals of 7, 52, 56
OS 54 (short-circuit means), 55, 53, and a capacitor 58 (first storage means) connected between the drain terminal and the source terminal of the NMOS 54.
【００５８】ＰＭＯＳ５１，５２は、各ゲート端子がＶ
ｂｉａｓ１ラインを介して電源回路３におけるＰＭＯＳ
１３のドレイン端子に接続され、ＮＭＯＳ５３は、ゲー
ト端子がＶｂｉａｓ２ラインを介して電源回路３におけ
るＮＭＯＳ１１のドレイン端子に接続され、カレントミ
ラー回路を形成している。ＮＭＯＳ５３，５４，５５の
ソース端子は夫々接地されている。ＮＭＯＳ５５のゲー
ト端子は接点Ａ１０を介してＮＭＯＳ５４のドレイン端
子と接続され、ＰＭＯＳ５６のゲート端子は接点Ａ１１
を介してＮＭＯＳ５５のドレイン端子に接続されてい
る。The gate terminals of the PMOSs 51 and 52 are V
PMOS in the power supply circuit 3 via the bias1 line
The drain terminal of the NMOS 53 is connected to the drain terminal of the NMOS 11 in the power supply circuit 3 through the Vbias2 line, and the NMOS 53 forms a current mirror circuit. The source terminals of the NMOSs 53, 54 and 55 are grounded. The gate terminal of the NMOS 55 is connected to the drain terminal of the NMOS 54 via the contact A10, and the gate terminal of the PMOS 56 is connected to the contact A11.
It is connected to the drain terminal of the NMOS 55 via.
【００５９】図６において、接点Ａ１０，Ａ１１，Ａ１
２における電流及び電圧は、夫々ＩＡ１０，ＩＡ１１，
ＩＡ１２及びＶＡ１０，ＶＡ１１，ＶＡ１２で表され、
コンデンサ５８の蓄電電圧及びＮＭＯＳ５５のゲート電
圧はＶＡ１０、ＰＭＯＳ５６のゲート電圧及びドレイン
電圧は、夫々ＶＡ１１及びＶＡ１２で表される。In FIG. 6, contacts A10, A11, A1
The current and voltage in 2 are IA10, IA11, and
Represented by IA12 and VA10, VA11, VA12,
The storage voltage of the capacitor 58 and the gate voltage of the NMOS 55 are represented by VA10, and the gate voltage and drain voltage of the PMOS 56 are represented by VA11 and VA12, respectively.
【００６０】電源入力端子ＶＳ、電源回路３における電
流源４、ＰＭＯＳ５１，５２、及びＮＭＯＳ５３は定電
流源を構成し、ＮＭＯＳ５５はコンデンサ５８の蓄電電
圧ＶＡ１０を、ＰＭＯＳ５６はＮＭＯＳ５５のドレイン
電圧（ＶＡ１１）を夫々増幅する。The power supply input terminal VS, the current source 4 in the power supply circuit 3, the PMOSs 51 and 52, and the NMOS 53 constitute a constant current source. The NMOS 55 is the storage voltage VA10 of the capacitor 58, and the PMOS 56 is the drain voltage (VA11) of the NMOS 55. Amplify each.
【００６１】クロック回路７において、フリップフロッ
プ回路２８が、ＮＭＯＳ５４のゲート電圧をＨｉｇｈレ
ベルからＬｏｗレベルに切換えると、ＮＭＯＳ５４はオ
フ状態となり（図７（ａ）のｔ１）、ＰＭＯＳ５７はオ
ン状態となり（図７（ｄ）のｔ１）、コンデンサ５８は
電流ＩＡ１０で蓄電され、ＮＭＯＳ５５はオフ状態を、
ＶＡ１１はＨｉｇｈレベルを、ＰＭＯＳ５６はオフ状態
を、ＶＡ１２は０ボルトを夫々保持する（図７（ｂ），
（ｃ），（ｅ），（ｆ），（ｇ）のｔ１〜ｔ２）。電圧
ＶＡ１０は時間と共に増加し、電圧ＶＡ１０がＮＭＯＳ
５５をオフ状態からオン状態に切換える所定のＨｉｇｈ
レベルの電圧Ｖｔｈ１０に達すると（図７（ｅ）のｔ
２）、ＮＭＯＳ５５はオフ状態からオン状態に切換わり
（図７（ｂ）のｔ２）、電圧ＶＡ１１がＨｉｇｈレベル
からＬｏｗレベルになり、ＰＭＯＳ５６はオフ状態から
オン状態に切換わり（図７（ｃ）,（ｆ）のｔ２）、電
圧ＶＡ１２が０ボルトからフリップフロップ回路２８の
出力信号を切換える所定の電圧Ｖｔｈ１１に達してフリ
ップフロップ回路２８切換え信号を出力し（図７（ｇ）
のｔ２）、フリップフロップ回路２８の出力信号が切換
わる。続いて、ＮＭＯＳ５４はオン状態になり（図７
（ａ）のｔ３）、ＰＭＯＳ５７はオフ状態になり（図７
（ｄ）のｔ３）、コンデンサ５８は蓄電電圧ＶＡ１０を
即座に放電して絶縁状態になり（図７（ｅ）のｔ３）、
ＮＭＯＳ５５はオフ状態に、ＰＭＯＳ５６はオフ状態に
切換わり（図７（ｂ）,（ｃ）のｔ３）、電圧ＶＡ１２
は０ボルトになる（図７（ｇ）のｔ３）。コンデンサ５
８の蓄電電圧ＶＡ１０の放電は即座に行われるため、フ
リップフロップ回路２８切換え信号出力時間（図７
（ｇ）のｔ２〜ｔ３）は微小時間Δｔである。以降、ク
ロック回路７はこの作動を繰り返す。In the clock circuit 7, when the flip-flop circuit 28 switches the gate voltage of the NMOS 54 from the high level to the low level, the NMOS 54 is turned off (t1 in FIG. 7A) and the PMOS 57 is turned on (FIG. 7). 7 (d) t1), the capacitor 58 is charged with the current IA10, and the NMOS 55 is turned off.
VA11 holds a high level, PMOS 56 holds an off state, and VA12 holds 0 volt (FIG. 7 (b),
(C1), (e), (f), and t1 to t2 of (g)). The voltage VA10 increases with time, and the voltage VA10 is NMOS.
Predetermined High for switching 55 from the off state to the on state
When the level voltage Vth10 is reached (t in FIG. 7E)
2), the NMOS 55 is switched from the off state to the on state (t2 in FIG. 7B), the voltage VA11 is switched from the high level to the low level, and the PMOS 56 is switched from the off state to the on state (FIG. 7 (c)). , T2 of (f), the voltage VA12 reaches a predetermined voltage Vth11 for switching the output signal of the flip-flop circuit 28 from 0 volt and outputs the flip-flop circuit 28 switching signal (FIG. 7 (g)).
T2), the output signal of the flip-flop circuit 28 is switched. Then, the NMOS 54 is turned on (see FIG. 7).
At (t3) in (a), the PMOS 57 is turned off (see FIG. 7).
At (d3) t3), the capacitor 58 immediately discharges the stored voltage VA10 to be in an insulating state (t3 in FIG. 7E),
The NMOS 55 is switched to the off state and the PMOS 56 is switched to the off state (t3 in FIGS. 7B and 7C), and the voltage VA12 is set.
Becomes 0 volt (t3 in FIG. 7 (g)). Capacitor 5
Since the storage voltage VA10 of 8 is immediately discharged, the flip-flop circuit 28 switching signal output time (see FIG.
(G) t2 to t3) is a minute time Δt. After that, the clock circuit 7 repeats this operation.
【００６２】上記クロック回路７の作動と同様に、クロ
ック回路８も作動し、クロック発生回路５０は、クロッ
ク回路７におけるコンデンサ５８及び図示しないクロッ
ク回路８におけるコンデンサの蓄電状態・絶縁状態を交
互に行うことにより、出力端子３１からクロック信号を
発生する。Similar to the operation of the clock circuit 7, the clock circuit 8 also operates, and the clock generation circuit 50 alternately performs the storage state and the insulation state of the capacitor 58 in the clock circuit 7 and the capacitor in the clock circuit 8 (not shown). As a result, a clock signal is generated from the output terminal 31.
【００６３】クロック回路７において、ＮＭＯＳ５４
は、コンデンサ５８が絶縁状態のときに（図７（ｅ）の
ｔ３〜ｔ４）、オン状態であるが、ＰＭＯＳ４７がオフ
状態であり、電流ＩＡ１０が流れ続けるのを防止でき、
ＰＭＯＳ５６は、微小期間であるフリップフロップ回路
２８切換え信号出力時間Δｔ以外はオフ状態となり、電
流ＩＡ１２が流れ続けるのを防止でき、さらに無駄な電
流消費を低減できる。In the clock circuit 7, the NMOS 54
Is on when the capacitor 58 is in the insulated state (t3 to t4 in FIG. 7E), but the PMOS 47 is off and it is possible to prevent the current IA10 from continuing to flow.
The PMOS 56 is turned off except for the flip-flop circuit 28 switching signal output time Δt, which is a minute period, so that the current IA12 can be prevented from continuing to flow and wasteful current consumption can be reduced.
【００６４】[0064]
【発明の効果】以上詳細に説明したように、請求項１記
載のクロック発生回路によれば、第１の蓄電手段の蓄電
電圧が所定の電圧以上になったときに第１のバイパス線
の接続を行って第１の蓄電手段の短絡を開始し、第２の
容量手段の蓄電電圧が所定の電圧以上になったときに第
２のバイパス線の接続を行って第２の蓄電手段の短絡を
開始するので、第１の蓄電手段及び第２の蓄電手段の蓄
電電圧が所定の電圧未満のときは、第１の接続手段又は
第２の接続手段に電流が流れ続けることを防止でき、無
駄な電流消費を低減できる。As described in detail above, according to the clock generating circuit of the first aspect, the first bypass line is connected when the storage voltage of the first storage means becomes equal to or higher than a predetermined voltage. To start the short circuit of the first storage means, and when the storage voltage of the second capacitance means becomes equal to or higher than a predetermined voltage, the second bypass line is connected to short-circuit the second storage means. Since it starts, when the stored voltage of the first power storage means and the second power storage means is less than the predetermined voltage, it is possible to prevent the current from continuing to flow to the first connection means or the second connection means, which is wasteful. The current consumption can be reduced.
【００６５】請求項５記載のクロック発生回路によれ
ば、第1の蓄電手段が短絡されるときに電流手段から第1
の蓄電手段への電流を遮断し、第２の蓄電手段が短絡さ
れるときに電流手段から第２の蓄電手段への電流を遮断
するので、第１の蓄電手段又は第２の蓄電手段が短絡さ
れているときに、短絡手段に電流が流れ続けることを防
止でき、無駄な電流消費を低減できる。According to the clock generating circuit of the fifth aspect, when the first storage means is short-circuited,
Current to the second power storage means is cut off, and when the second power storage means is short-circuited, the current from the current means to the second power storage means is cut off, so that the first power storage means or the second power storage means is short-circuited. It is possible to prevent the current from continuing to flow to the short-circuiting means during the operation, and reduce unnecessary current consumption.
【００６６】請求項６記載のクロック発生回路によれ
ば、第１の蓄電手段の蓄電電圧が所定の電圧以上になっ
たときに第１のバイパス線の接続を行って第１の蓄電手
段の短絡を開始し、第２の容量手段の蓄電電圧が所定の
電圧以上になったときに第２のバイパス線の接続を行っ
て第２の蓄電手段の短絡を開始するので、第１の蓄電手
段及び第２の蓄電手段の蓄電電圧が所定の電圧未満のと
きは、第１の接続手段又は第２の接続手段に電流が流れ
続けることを防止でき、加えて、第1の蓄電手段が短絡
されるときに電流手段から第1の蓄電手段への電流を遮
断し、第２の蓄電手段が短絡されるときに電流手段から
第２の蓄電手段への電流を遮断するので、第１の蓄電手
段又は第２の蓄電手段が短絡されているときに、短絡手
段に電流が流れ続けることを防止でき、無駄な電流消費
をさらに低減できる。According to the clock generating circuit of the sixth aspect, when the storage voltage of the first storage means becomes equal to or higher than a predetermined voltage, the first bypass line is connected to short-circuit the first storage means. And when the storage voltage of the second capacitance means becomes equal to or higher than a predetermined voltage, the second bypass line is connected to start the short circuit of the second storage means. When the storage voltage of the second storage means is less than the predetermined voltage, it is possible to prevent the current from continuing to flow to the first connecting means or the second connecting means, and in addition, the first storage means is short-circuited. Sometimes the current from the current means to the first power storage means is cut off, and when the second power storage means is short-circuited, the current from the current means to the second power storage means is cut off. When the second power storage means is short-circuited, current continues to flow in the short-circuit means It is possible to prevent the door, it is possible to further reduce the wasteful current consumption.
【図１】本発明の第１の実施の形態に係るクロック発生
回路の回路図である。FIG. 1 is a circuit diagram of a clock generation circuit according to a first embodiment of the present invention.
【図２】図１におけるクロック回路１の回路図である。FIG. 2 is a circuit diagram of a clock circuit 1 in FIG.
【図３】図２のクロック回路１の作動タイミングチャー
トである。3 is an operation timing chart of the clock circuit 1 of FIG.
【図４】本発明の第２の実施の形態に係るクロック発生
回路におけるクロック回路の回路図である。FIG. 4 is a circuit diagram of a clock circuit in a clock generation circuit according to a second embodiment of the present invention.
【図５】図４のクロック回路５の作動タイミングチャー
トである。5 is an operation timing chart of the clock circuit 5 of FIG.
【図６】本発明の第３の実施の形態に係るクロック発生
回路におけるクロック回路の回路図である。FIG. 6 is a circuit diagram of a clock circuit in a clock generation circuit according to a third embodiment of the present invention.
【図７】図６のクロック回路７の作動タイミングチャー
トである。7 is an operation timing chart of the clock circuit 7 of FIG.
【図８】従来のクロック発生回路の主動作部ブロックＡ
の回路図である。FIG. 8 is a main operation block A of a conventional clock generation circuit.
It is a circuit diagram of.
【図９】図８のブロックＡの作動タイミングチャートで
ある。9 is an operation timing chart of block A in FIG.
１，２，５，６，７，８ クロック回路
３ 電源回路
４ 電流源
１０ クロック発生回路
１１，１２，１６〜１８，２３〜２５，４４〜４６，５
３〜５５ ＮＭＯＳ
１３〜１５，１９，２１，２２，２６，４１〜４３，５
１，５２，５６ ＰＭＯＳ
２８ フリップフロップ回路
２９，３０ 反転回路
３１ 出力端子1, 2, 5, 6, 7, 8 Clock circuit 3 Power supply circuit 4 Current source 10 Clock generation circuit 11, 12, 16-18, 23-25, 44-46, 5
3 to 55 NMOS 13 to 15, 19, 21, 22, 26, 41 to 43, 5
1, 52, 56 PMOS 28 flip-flop circuit 29, 30 inverting circuit 31 output terminal
Claims (10)
前記第１の蓄電手段及び前記第２の蓄電手段に夫々電流
を流す電流手段と、前記第１の蓄電手段及び前記第２の
蓄電手段を交互に短絡する短絡手段と、前記第１の蓄電
手段を第１の接続手段を介してバイパスする第１のバイ
パス線と、前記第２の蓄電手段を第２の接続手段を介し
てバイパスする第２のバイパス線とを備え、前記第１の
接続手段は、前記第１の蓄電手段の蓄電電圧が所定の電
圧以上になったときに前記第１のバイパス線の接続を行
い、前記第２の接続手段は、前記第２の蓄電手段の蓄電
電圧が前記所定の電圧以上になったときに前記第２のバ
イパス線の接続を行い、前記短絡手段は、前記第１の接
続手段が前記第１のバイパス線を接続したときに前記第
１の蓄電手段の短絡を開始し、前記第２の接続手段が前
記第２のバイパス線を接続したときに前記第２の蓄電手
段の短絡を開始することを特徴とするクロック発生回
路。1. A first power storage means and a second power storage means,
A current means for supplying a current to each of the first power storage means and the second power storage means, a short-circuit means for alternately short-circuiting the first power storage means and the second power storage means, and the first power storage means. And a second bypass line for bypassing the second power storage means through the second connection means. The first connection means Connects the first bypass line when the storage voltage of the first storage means becomes equal to or higher than a predetermined voltage, and the second connection means connects the storage voltage of the second storage means to the second storage means. The second bypass line is connected when the voltage becomes equal to or higher than the predetermined voltage, and the short-circuiting unit connects the first bypass line when the first connecting unit connects the first bypass line. Initiates a short circuit and the second connecting means causes the second bypass to Clock generation circuit, characterized in that to initiate a short circuit of the second storage means when connected to.
ス端子が前記第１の蓄電手段及び前記第２の蓄電手段の
各両端に夫々接続されたＮチャンネルＭＯＳ型トランジ
スタ及びＰチャンネルＭＯＳ型トランジスタの一方を備
え、前記第１の接続手段及び前記第２の接続手段の各々
は前記ＮチャンネルＭＯＳ型トランジスタ及び前記Ｐチ
ャンネルＭＯＳ型トランジスタの他方から成ることを特
徴とする請求項１記載のクロック発生回路。2. The short-circuit means has one of an N-channel MOS transistor and a P-channel MOS transistor whose drain terminal and source terminal are respectively connected to both ends of the first power storage means and the second power storage means, respectively. 2. The clock generating circuit according to claim 1, wherein each of the first connecting means and the second connecting means comprises the other of the N-channel MOS type transistor and the P-channel MOS type transistor.
手段の各々はコンデンサであることを特徴とする請求項
１又は２記載のクロック発生回路。3. The clock generation circuit according to claim 1, wherein each of the first power storage means and the second power storage means is a capacitor.
Ｓ型トランジスタ及びＰチャンネルＭＯＳ型トランジス
タの一方におけるゲート端子に接続さたフリップフロッ
プ回路を備えることを特徴とする請求項１乃至３いずれ
か１項に記載のクロック発生回路。4. The short-circuit means is provided for the N-channel MO.
4. The clock generation circuit according to claim 1, further comprising a flip-flop circuit connected to the gate terminal of one of the S-type transistor and the P-channel MOS type transistor.
前記第１の蓄電手段及び前記第２の蓄電手段に夫々電流
を流す電流手段と、前記第１の蓄電手段及び前記第２の
蓄電手段を交互に短絡する短絡手段と、前記第1の蓄電
手段が短絡されるときに前記電流手段から前記第1の蓄
電手段への電流を遮断する第１の遮断手段と、前記第２
の蓄電手段が短絡されるときに前記電流手段から前記第
２の蓄電手段への電流を遮断する第２の遮断手段とを備
えることを特徴とするクロック発生回路。5. A first power storage means, a second power storage means,
A current means for supplying a current to each of the first power storage means and the second power storage means, a short-circuit means for alternately short-circuiting the first power storage means and the second power storage means, and the first power storage means. A first cut-off means for cutting off a current from the current means to the first power storage means when a short circuit is made between
A second cutoff means for cutting off the current from the current means to the second power storage means when the power storage means is short-circuited.
続手段を介してバイパスする第１のバイパス線と、前記
第２の蓄電手段を第２の接続手段を介してバイパスする
第２のバイパス線とを備え、前記第１の接続手段は、前
記第１の蓄電手段の蓄電電圧が所定の電圧以上になった
ときに前記第１のバイパス線の接続を行い、前記第２の
接続手段は、前記第２の蓄電手段の蓄電電圧が前記所定
の電圧以上になったときに前記バイパス線の接続を行
い、前記短絡手段は、前記第１の接続手段が前記第１の
バイパス線を接続したときに前記第１の蓄電手段の短絡
を開始し、前記第２の接続手段が前記第２のバイパス線
を接続したときに前記第２の蓄電手段の短絡を開始する
ことを特徴とする請求項５記載のクロック発生回路。6. A first bypass line for bypassing the first power storage means via a first connecting means, and a second bypass line for bypassing the second power storage means via a second connecting means. A bypass line, the first connection means connects the first bypass line when the storage voltage of the first storage means becomes equal to or higher than a predetermined voltage, and the second connection means. The means connects the bypass line when the storage voltage of the second storage means becomes equal to or higher than the predetermined voltage, and the short-circuit means includes the first connection means connecting the first bypass line. A short circuit of the first power storage means is started when connected, and a short circuit of the second power storage means is started when the second connection means connects the second bypass line. The clock generation circuit according to claim 5.
ス端子が前記第１の蓄電手段及び前記第２の蓄電手段の
各両端に夫々接続されたＮチャンネルＭＯＳ型トランジ
スタ及びＰチャンネルＭＯＳ型トランジスタの一方を備
え、前記第１の遮断手段及び前記第２の遮断手段の各々
は前記ＮチャンネルＭＯＳ型トランジスタ及び前記Ｐチ
ャンネルＭＯＳ型トランジスタの他方から成ることを特
徴とする請求項５又は６記載のクロック発生回路。7. One of an N-channel MOS type transistor and a P-channel MOS type transistor whose drain terminal and source terminal are respectively connected to both ends of the first power storage means and the second power storage means, respectively. 7. The clock generator according to claim 5, wherein each of the first interruption means and the second interruption means comprises the other of the N-channel MOS type transistor and the P-channel MOS type transistor. circuit.
手段の各々はコンデンサであることを特徴とする請求項
５乃至７いずれか１項に記載のクロック発生回路。8. The clock generation circuit according to claim 5, wherein each of the first power storage means and the second power storage means is a capacitor.
Ｓ型トランジスタ及びＰチャンネルＭＯＳ型トランジス
タの一方におけるゲート端子に接続さたフリップフロッ
プ回路を備えることを特徴とする請求項５乃至８いずれ
か１項に記載のクロック発生回路。9. The short-circuit means is provided for the N-channel MO.
9. The clock generation circuit according to claim 5, further comprising a flip-flop circuit connected to a gate terminal of one of the S-type transistor and the P-channel MOS type transistor.
続手段の各々は前記ＮチャンネルＭＯＳ型トランジスタ
及び前記ＰチャンネルＭＯＳ型トランジスタの他方から
成ることを特徴とする請求項６乃至９いずれか１項に記
載のクロック発生回路。10. The first connecting means and the second connecting means each include the other of the N-channel MOS type transistor and the P-channel MOS type transistor. The clock generation circuit according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002141527A JP2003332893A (en) | 2002-05-16 | 2002-05-16 | Clock generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002141527A JP2003332893A (en) | 2002-05-16 | 2002-05-16 | Clock generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003332893A true JP2003332893A (en) | 2003-11-21 |
Family
ID=29702084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002141527A Pending JP2003332893A (en) | 2002-05-16 | 2002-05-16 | Clock generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003332893A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006166305A (en) * | 2004-12-10 | 2006-06-22 | Mitsubishi Electric Corp | Semiconductor circuit |
-
2002
- 2002-05-16 JP JP2002141527A patent/JP2003332893A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006166305A (en) * | 2004-12-10 | 2006-06-22 | Mitsubishi Electric Corp | Semiconductor circuit |
| JP4568595B2 (en) * | 2004-12-10 | 2010-10-27 | 三菱電機株式会社 | Semiconductor circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW200820626A (en) | A clock and data recovery circuit and a method for adjusting loop bandwidth used thereby | |
| JP3400124B2 (en) | Pass transistor type selector circuit and logic circuit | |
| JP2004072426A (en) | Master slave flip flop circuit | |
| JP2914310B2 (en) | Charge pump circuit and PLL circuit using the same | |
| JP3702159B2 (en) | Semiconductor integrated circuit device | |
| US8253441B1 (en) | Circuits and methods for level shifting a signal | |
| TWI302058B (en) | Power management for low-jitter phase-locked loop in portable application | |
| TW425768B (en) | Charge pumping circuit and PLL frequency synthesizer | |
| JPH11317647A (en) | Oscillator | |
| JP2004139268A (en) | Clock signal generation circuit | |
| JP3117128B2 (en) | Reference voltage generation circuit | |
| JP2003332893A (en) | Clock generating circuit | |
| EP0381238B1 (en) | Bi-MOS logic circuit having a switch circuit for discharging electrical charge accumulated in a parasitic capacitor | |
| US6172575B1 (en) | Oscillation circuit and method of obtaining an oscillation signal | |
| JPH06216733A (en) | Driver circuit of electronic switch | |
| JP2015146545A (en) | input signal amplifier | |
| US6624710B2 (en) | External oscillator resistor detection circuit | |
| CN116169863A (en) | Device for realizing acceleration driving of NMOS (N-channel metal oxide semiconductor) tube | |
| JP4053417B2 (en) | Level conversion circuit | |
| US20020075090A1 (en) | Oscillation control circuit | |
| JP4601787B2 (en) | Oscillator | |
| JP4746205B2 (en) | Booster circuit and semiconductor device incorporating the same | |
| JPH0846497A (en) | Frequency phase comparator | |
| EP1894299A1 (en) | Integrated relaxation voltage controlled oscillator and method of voltage controlled oscillation | |
| JPH0677781A (en) | Oscillation circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20050401 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| RD03 | Notification of appointment of power of attorney |
Effective date: 20060426 Free format text: JAPANESE INTERMEDIATE CODE: A7423 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061121 |
|
| A521 | Written amendment |
Effective date: 20070122 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Effective date: 20070313 Free format text: JAPANESE INTERMEDIATE CODE: A02 |