JP2003332565A - Semiconductor device and method for manufacturing the same - Google Patents

Semiconductor device and method for manufacturing the same

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JP2003332565A
JP2003332565A JP2002132950A JP2002132950A JP2003332565A JP 2003332565 A JP2003332565 A JP 2003332565A JP 2002132950 A JP2002132950 A JP 2002132950A JP 2002132950 A JP2002132950 A JP 2002132950A JP 2003332565 A JP2003332565 A JP 2003332565A
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Japan
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insulating film
film
electrode
semiconductor device
gate electrode
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Application number
JP2002132950A
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Japanese (ja)
Inventor
Mutsumi Kobayashi
睦 小林
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a highly reliable semiconductor device and a method for manufacturing it. <P>SOLUTION: A gate insulating film 2 and a polysilicon film 3 for an electrode whose thickness is 200 nm are formed on a semiconductor substrate 1, and ion injection 4 is carried out with a polysilicon film 3 for an electrode as a mask so that an impurity diffusion layer 5 can be formed. A film 6 for insulation is accumulated on the substrate, and the polysilicon film 3 for an electrode and the insulating film 6 are ground so that a gate electrode 3a and a first insulating film 6a whose thickness ranges from 50 to 150 nm can be formed. A second insulating film 7 whose thickness is 400 nm is formed on the substrate, and a contact hole 8 is formed through the second insulating film 7 and the first insulating film 6a, and reaches the impurity diffusion layer 5. A metal plug 9 and metal wiring 10 filling the contact hole 8 are formed. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing method.

【０００２】[0002]

【従来の技術】近年、ＭＩＳ半導体装置の素子の微細化
にともない、ゲート電極端から素子分離端までの間隔は
非常に狭くなっており、不純物拡散領域に形成されるコ
ンタクトホールの直径もまた、狭くならざるをえない。
一方、高さ方向に目を向けると、同様にゲート電極の高
さを抑制して、不純物拡散領域の表面と最下層の金属配
線の上面との間隔を抑え、コンタクトホールの高さを低
くする措置がとられる。2. Description of the Related Art In recent years, with the miniaturization of elements in MIS semiconductor devices, the distance from the gate electrode edge to the element isolation edge has become very narrow, and the diameter of the contact hole formed in the impurity diffusion region has also increased. There is no choice but to narrow it.
On the other hand, when looking in the height direction, similarly, the height of the gate electrode is suppressed, the distance between the surface of the impurity diffusion region and the upper surface of the metal wiring in the lowermost layer is suppressed, and the height of the contact hole is lowered. Measures are taken.

【０００３】以下に、従来の半導体装置の製造方法につ
いて、図９（ａ）〜（ｄ）を参照しながら説明する。図
９（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示
す断面図である。A conventional method of manufacturing a semiconductor device will be described below with reference to FIGS. 9A to 9D are cross-sectional views showing the manufacturing process of the conventional semiconductor device.

【０００４】まず、図９（ａ）に示す工程で、ｐ型の半
導体基板１０１上に、シリコン酸化膜と、厚さ２００ｎ
ｍのポリシリコン膜とを形成する。その後、フォトリソ
グラフィー及びドライエッチングによりポリシリコン膜
とシリコン酸化膜をパターニングして、ゲート絶縁膜１
０２及びゲート電極１０３を形成する。その後、ゲート
電極１０３をマスクとしてｎ型不純物のイオン注入１０
４を行うことにより、半導体基板１０１のうちゲート電
極１０３の側方に位置する領域にｎ型不純物拡散層１０
５を形成する。First, in a step shown in FIG. 9A, a silicon oxide film and a thickness of 200 n are formed on a p-type semiconductor substrate 101.
m polysilicon film is formed. After that, the polysilicon film and the silicon oxide film are patterned by photolithography and dry etching to form the gate insulating film 1.
02 and the gate electrode 103 are formed. Then, using the gate electrode 103 as a mask, ion implantation of n-type impurities 10
4 is performed, the n-type impurity diffusion layer 10 is formed in the region of the semiconductor substrate 101 located on the side of the gate electrode 103.
5 is formed.

【０００５】次に、図９（ｂ）に示す工程で、半導体基
板１０１上に厚さ１０００ｎｍ程度のＢＰＳＧ膜からな
る絶縁膜１０６を堆積する。Next, in a step shown in FIG. 9B, an insulating film 106 made of a BPSG film having a thickness of about 1000 nm is deposited on the semiconductor substrate 101.

【０００６】次に、図９（ｃ）に示す工程で、化学的機
械研磨（ＣＭＰ）法を用いて、厚さが６００ｎｍ程度に
なるまで絶縁膜１０６を研磨除去して平坦化する。Next, in a step shown in FIG. 9C, the insulating film 106 is polished and removed by a chemical mechanical polishing (CMP) method until it has a thickness of about 600 nm to be planarized.

【０００７】次に、図９（ｄ）に示す工程で、基板上に
レジストを形成し、レジスト（図示せず）をマスクとし
てドライエッチングを行うことにより、絶縁膜１０６を
貫通してｎ型不純物拡散層１０５に到達するコンタクト
ホール１０７を形成する。Next, in a step shown in FIG. 9D, a resist is formed on the substrate, and dry etching is performed using the resist (not shown) as a mask to penetrate the insulating film 106 and thereby form an n-type impurity. A contact hole 107 reaching the diffusion layer 105 is formed.

【０００８】その後、コンタクトホール１０７に金属プ
ラグを埋め込み、絶縁膜１０６上に金属プラグと電気的
に接続される金属配線を形成する。After that, a metal plug is buried in the contact hole 107, and a metal wiring electrically connected to the metal plug is formed on the insulating film 106.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、上記の
ような従来の半導体装置の製造方法では、コンタクトホ
ール１０７の高さが高くなり、良好なコンタクトを得る
ことが難しいという不具合が生じていた。However, in the conventional method for manufacturing a semiconductor device as described above, the height of the contact hole 107 becomes high, and it is difficult to obtain a good contact.

【００１０】コンタクトホール１０７の高さは、ゲート
電極１０３の厚さと、ゲート電極１０３の上を覆う絶縁
膜１０６との厚さの和となる。そこで、コンタクトホー
ル１０７の高さを低くするために、厚さの薄いゲート電
極１０３を形成してイオン注入１０４を行なうと、不純
物がゲート絶縁膜１０２を突き抜け基板に到達してしま
うゲート突き抜け現象が生じてしまう。The height of the contact hole 107 is the sum of the thickness of the gate electrode 103 and the thickness of the insulating film 106 covering the gate electrode 103. Therefore, when the gate electrode 103 having a small thickness is formed and the ion implantation 104 is performed in order to reduce the height of the contact hole 107, a gate penetration phenomenon occurs in which impurities penetrate the gate insulating film 102 and reach the substrate. Will occur.

【００１１】そこで、イオン注入１０４の注入エネルギ
ーを抑制すると、半導体基板１０１中に形成されるｎ型
不純物拡散層１０５の拡散深さが浅くなるため、ｎ型不
純物拡散層の抵抗値が上昇してしまう。Therefore, if the implantation energy of the ion implantation 104 is suppressed, the diffusion depth of the n-type impurity diffusion layer 105 formed in the semiconductor substrate 101 becomes shallow, and the resistance value of the n-type impurity diffusion layer increases. I will end up.

【００１２】本発明の目的は、上述のような不具合を解
決する手段を講ずることにより、良好なコンタクトを有
する半導体装置とその製造方法を提供することにある。An object of the present invention is to provide a semiconductor device having a good contact and a method of manufacturing the same by taking measures to solve the above-mentioned problems.

【００１３】[0013]

【課題を解決するための手段】本発明の半導体装置は、
半導体層と、上記半導体層上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜の上方に形成されたゲート電極
と、上記ゲート電極の側方下に位置する半導体層内の少
なくとも一部に形成された第１不純物拡散層と、上記半
導体層の上に、上面が上記ゲート電極の上面とほぼ同じ
高さで形成された第１絶縁膜と、上記ゲート電極及び上
記第１絶縁膜の上に形成された第２絶縁膜と、上記第１
絶縁膜及び上記第２絶縁膜を貫通して上記第１不純物拡
散層に到達する接続部材とを備える半導体装置であっ
て、上記ゲート電極の厚さは、３０ｎｍ以上１５０ｎｍ
以下であることを特徴とする。The semiconductor device of the present invention comprises:
A semiconductor layer, a gate insulating film formed on the semiconductor layer, a gate electrode formed above the gate insulating film, and formed on at least a part of the semiconductor layer located laterally below the gate electrode. On the first impurity diffusion layer, the semiconductor layer, and the first insulating film having an upper surface substantially at the same height as the upper surface of the gate electrode, and on the gate electrode and the first insulating film. The formed second insulating film and the first
A semiconductor device comprising an insulating film and a connecting member that penetrates the second insulating film and reaches the first impurity diffusion layer, wherein the gate electrode has a thickness of 30 nm or more and 150 nm or more.
It is characterized by the following.

【００１４】これにより、不純物拡散層を形成するため
の条件を変えることなく、厚さの薄いゲート電極を得る
ことが可能となり、第１絶縁膜と第２絶縁膜との厚さの
和を薄くすることができる。従って、不純物拡散層の質
の低下を伴うことなく、高さの低い接続部材を得ること
ができる。This makes it possible to obtain a gate electrode having a small thickness without changing the conditions for forming the impurity diffusion layer, and the sum of the thicknesses of the first insulating film and the second insulating film can be reduced. can do. Therefore, a connection member having a low height can be obtained without deteriorating the quality of the impurity diffusion layer.

【００１５】上記ゲート電極の側面上にはサイドウォー
ルが形成されており、上記第１絶縁膜は、上記半導体層
の上のうち上記サイドウォールの外側を覆うように形成
されていてもよい。A side wall may be formed on a side surface of the gate electrode, and the first insulating film may be formed so as to cover an outer side of the side wall on the semiconductor layer.

【００１６】上記第１不純物拡散層は、上記サイドウォ
ールの側面下に位置する上記半導体層内に形成されてお
り、上記ゲート電極の側方下に位置する上記半導体層内
に、上記第１不純物拡散層の内側面の少なくとも一部に
接するように形成された第２不純物拡散層を有していて
もよい。The first impurity diffusion layer is formed in the semiconductor layer located below the side surface of the sidewall, and the first impurity is formed in the semiconductor layer located laterally below the gate electrode. A second impurity diffusion layer formed so as to contact at least a part of the inner surface of the diffusion layer may be included.

【００１７】上記ゲート絶縁膜は、底部が上記半導体層
の上に形成された凹部断面形状を有しており、上記ゲー
ト絶縁膜の上には凹部断面形状を有するバリア層がさら
に形成されており、上記ゲート電極は、上記バリア層上
に形成されていることにより、ゲート電極形成時に半導
体層等への材料の拡散が抑制された半導体装置を得るこ
とができる。The gate insulating film has a recessed sectional shape whose bottom is formed on the semiconductor layer, and a barrier layer having a recessed sectional shape is further formed on the gate insulating film. Since the gate electrode is formed on the barrier layer, it is possible to obtain a semiconductor device in which the diffusion of the material into the semiconductor layer or the like is suppressed when the gate electrode is formed.

【００１８】本発明の第１の半導体装置の製造方法は、
半導体層上に電極用膜を形成する工程（ａ）と、上記電
極用膜を少なくとも一部として有するマスクを用いてイ
オン注入を行なうことにより、上記半導体層の一部に第
１不純物拡散層を形成する工程（ｂ）と、上記工程
（ｂ）の後に、上記半導体層の上に絶縁用膜を形成する
工程（ｃ）と、上記電極用膜及び上記絶縁用膜の上部を
除去して、ゲート電極及び第１絶縁膜を形成する工程
（ｄ）と、上記工程（ｄ）の後に、上記ゲート電極及び
上記第１絶縁膜の上に第２絶縁膜を形成する工程（ｅ）
と、上記第１絶縁膜及び上記第２絶縁膜を貫通して上記
第１不純物拡散層に到達する接続部材を形成する工程
（ｆ）とを備える。The first semiconductor device manufacturing method of the present invention is
A step (a) of forming an electrode film on the semiconductor layer, and ion implantation using a mask having the electrode film as at least a part thereof form a first impurity diffusion layer in a part of the semiconductor layer. Forming step (b), step (c) of forming an insulating film on the semiconductor layer after the step (b), and removing the electrode film and the upper portion of the insulating film, A step (d) of forming a gate electrode and a first insulating film, and a step (e) of forming a second insulating film on the gate electrode and the first insulating film after the step (d).
And a step (f) of forming a connection member that penetrates the first insulating film and the second insulating film and reaches the first impurity diffusion layer.

【００１９】これにより、イオン注入条件を変えること
なく、ゲート電極の厚さを薄くすることが可能となり、
第１絶縁膜と第２絶縁膜との厚さの和を薄くすることが
できる。従って、第１不純物拡散層の質の低下を伴うこ
となく、高さの低い接続部材を形成することができる。This makes it possible to reduce the thickness of the gate electrode without changing the ion implantation conditions.
The sum of the thicknesses of the first insulating film and the second insulating film can be reduced. Therefore, it is possible to form a connection member having a low height without deteriorating the quality of the first impurity diffusion layer.

【００２０】上記工程（ｂ）の前に、上記電極用膜を有
するマスクを用いてイオン注入を行うことにより、上記
半導体層の一部に第２不純物拡散層を形成する工程と、
上記電極用膜の側面にサイドウォールスペーサ層を形成
する工程とをさらに備え、上記工程（ｂ）では、上記サ
イドウォールスペーサ層と上記電極用膜を有するマスク
を用いてイオン注入を行なってもよい。Before the step (b), a step of forming a second impurity diffusion layer in a part of the semiconductor layer by performing ion implantation using the mask having the electrode film.
The method may further include a step of forming a sidewall spacer layer on the side surface of the electrode film, and in the step (b), ion implantation may be performed using a mask having the sidewall spacer layer and the electrode film. .

【００２１】本発明の第２の半導体装置の製造方法は、
半導体層上にダミー電極用膜を形成する工程（ａ）と、
上記ダミー電極用膜を少なくとも一部として有するマス
クを用いてイオン注入を行うことにより、上記半導体層
の一部に第１不純物拡散層を形成する工程（ｂ）と、上
記工程（ｂ）の後に、上記半導体層の上に、絶縁用膜を
形成する工程（ｃ）と、上記ダミー電極用膜及び上記絶
縁用膜の上部を除去して、ダミー電極及び第１絶縁膜を
形成する工程（ｄ）と、上記工程（ｄ）の後に、少なく
とも上記ダミー電極を除去して電極形成用凹部を形成す
る工程（ｅ）と、上記電極形成用凹部の少なくとも一部
を埋めるゲート電極を形成する工程（ｆ）と、上記ゲー
ト電極及び上記第１絶縁膜の上に第２絶縁膜を形成する
工程（ｇ）と、上記第１絶縁膜及び上記第２絶縁膜を貫
通して上記第１不純物拡散層に到達する接続部材を形成
する工程（ｈ）とを備える。A second semiconductor device manufacturing method of the present invention is
A step (a) of forming a film for dummy electrodes on the semiconductor layer,
A step (b) of forming a first impurity diffusion layer in a part of the semiconductor layer by performing ion implantation using a mask having the dummy electrode film as at least a part, and after the step (b) A step (c) of forming an insulating film on the semiconductor layer, and a step of removing the dummy electrode film and the upper portion of the insulating film to form a dummy electrode and a first insulating film (d). ), After the step (d), at least the dummy electrode is removed to form an electrode forming recess (e), and a step of forming a gate electrode to fill at least a part of the electrode forming recess ( f), a step (g) of forming a second insulating film on the gate electrode and the first insulating film, and the first impurity diffusion layer penetrating the first insulating film and the second insulating film. And (h) forming a connecting member reaching Provided.

【００２２】これにより、イオン注入条件を変えること
なく、ゲート電極の厚さを薄くすることが可能となり、
第１絶縁膜と第２絶縁膜との厚さの和を薄くすることが
できる。従って、第１不純物拡散層の質の低下を伴うこ
となく、高さの低い接続部材を形成することができる。
さらに、イオン注入の後に新たにゲート電極を形成する
ため、トランジスタの信頼性を高めることができる。This makes it possible to reduce the thickness of the gate electrode without changing the ion implantation conditions.
The sum of the thicknesses of the first insulating film and the second insulating film can be reduced. Therefore, it is possible to form a connection member having a low height without deteriorating the quality of the first impurity diffusion layer.
Further, since the gate electrode is newly formed after the ion implantation, the reliability of the transistor can be improved.

【００２３】上記工程（ｂ）の前に、上記ダミー電極用
膜を有するマスクを用いてイオン注入を行うことによ
り、上記半導体層の一部に第２不純物拡散層を形成する
工程と、上記ダミー電極用膜の側面にサイドウォールス
ペーサ層を形成する工程とをさらに備え、上記工程
（ｂ）では、上記サイドウォールスペーサ層と上記ダミ
ー電極用膜を有するマスクを用いてイオン注入を行なっ
てもよい。Prior to the step (b), a step of forming a second impurity diffusion layer in a part of the semiconductor layer by performing ion implantation using the mask having the dummy electrode film, and the dummy step. A step of forming a sidewall spacer layer on the side surface of the electrode film may be further provided, and in the step (b), ion implantation may be performed using a mask having the sidewall spacer layer and the dummy electrode film. .

【００２４】上記ゲート電極は、抵抗値の低い金属膜か
らなることにより、ゲート空乏層による実効膜厚増加を
抑制することができ、トランジスタ特性の向上を図るこ
とができる。Since the gate electrode is made of a metal film having a low resistance value, an increase in the effective film thickness due to the gate depletion layer can be suppressed and the transistor characteristics can be improved.

【００２５】上記工程（ｆ）では、上記電極形成用凹部
に露出する上記半導体層の上に金属酸化膜からなるゲー
ト絶縁膜を形成した後に、上記ゲート電極を形成するこ
とにより、より信頼性の高い半導体装置を製造すること
ができる。In the step (f), a gate insulating film made of a metal oxide film is formed on the semiconductor layer exposed in the electrode-forming recess, and then the gate electrode is formed, so that reliability is improved. A high semiconductor device can be manufactured.

【００２６】[0026]

【発明の実施の形態】（第１の実施形態）図１（ａ）〜
（ｃ），図２（ａ）〜（ｃ）は、第１の実施形態の半導
体装置の製造方法を示す断面図である。なお、本実施形
態では、ｎチャネル型ＭＩＳＦＥＴを例にして説明す
る。BEST MODE FOR CARRYING OUT THE INVENTION (First Embodiment) FIG.
2C to 2C are cross-sectional views showing the method for manufacturing the semiconductor device of the first embodiment. In the present embodiment, an n-channel MISFET will be described as an example.

【００２７】本実施形態の半導体装置は、図２（ｃ）に
示すように、ｐ型の半導体基板１と、半導体基板１の上
に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に
形成された厚さ１００ｎｍのゲート電極３ａと、ゲート
電極３ａの側方下に位置する半導体基板１内に形成され
たソース・ドレイン拡散層となる不純物拡散層５と、半
導体基板１上のうちゲート電極３ａが形成されていない
部分を覆う第１絶縁膜６ａと、ゲート電極３ａおよび第
１絶縁膜６ａの上を覆う厚さ４００ｎｍの第２絶縁膜７
と、第２絶縁膜７および第１絶縁膜６ａを貫通して不純
物拡散層５に到達するコンタクトホール８と、コンタク
トホール８を埋める金属プラグ９と、第２絶縁膜７の上
に形成された金属配線１０とを備えている。As shown in FIG. 2C, the semiconductor device of this embodiment has a p-type semiconductor substrate 1, a gate insulating film 2 formed on the semiconductor substrate 1, and a gate insulating film 2 formed on the gate insulating film 2. The gate electrode 3a having a thickness of 100 nm formed on the semiconductor substrate 1, the impurity diffusion layer 5 to be the source / drain diffusion layer formed in the semiconductor substrate 1 located laterally below the gate electrode 3a, and A first insulating film 6a covering a portion where the gate electrode 3a is not formed, and a second insulating film 7 having a thickness of 400 nm covering the gate electrode 3a and the first insulating film 6a.
A contact hole 8 penetrating the second insulating film 7 and the first insulating film 6a to reach the impurity diffusion layer 5, a metal plug 9 filling the contact hole 8 and formed on the second insulating film 7. The metal wiring 10 is provided.

【００２８】ここで、ゲート電極３ａの厚さは３０〜１
５０ｎｍ程度であり、好ましくは５０ｎｍ以上１００ｎ
ｍ以下である。そして、第１絶縁膜６ａの上面は、ゲー
ト電極３ａの上面と同程度の高さに位置している。Here, the thickness of the gate electrode 3a is 30 to 1
50 nm or more, preferably 50 nm or more and 100 n
m or less. The upper surface of the first insulating film 6a is located at the same height as the upper surface of the gate electrode 3a.

【００２９】次に、本実施形態の半導体装置の製造方法
について、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）を
参照しながら説明する。Next, a method for manufacturing the semiconductor device of this embodiment will be described with reference to FIGS. 1 (a) to 1 (c) and 2 (a) to 2 (c).

【００３０】まず、図１（ａ）に示す工程で、ｐ型の半
導体基板１上にシリコン酸化膜と厚さ２００ｎｍのポリ
シリコン膜とを形成する。その後、フォトリソグラフィ
ー及びドライエッチングによりポリシリコン膜とシリコ
ン酸化膜とをパターニングして、ゲート絶縁膜２と電極
用ポリシリコン膜３とを形成する。First, in the step shown in FIG. 1A, a silicon oxide film and a polysilicon film having a thickness of 200 nm are formed on a p-type semiconductor substrate 1. Then, the polysilicon film and the silicon oxide film are patterned by photolithography and dry etching to form the gate insulating film 2 and the electrode polysilicon film 3.

【００３１】その後、ゲート絶縁膜２及び電極用ポリシ
リコン膜３をマスクにして、注入エネルギー５０ｋｅ
Ｖ、注入ドーズ量５×１０-15ｃｍ-2 の条件でｎ型不純
物であるヒ素のイオン注入４を行なう。これにより、半
導体基板１のうち電極用ポリシリコン膜３の側方下にｎ
型の不純物拡散層５を形成する。その後、不純物を活性
化するための熱処理を行なう。Thereafter, with the gate insulating film 2 and the electrode polysilicon film 3 as a mask, the implantation energy is 50 ke.
Ion implantation 4 of arsenic, which is an n-type impurity, is performed under the conditions of V and an implantation dose amount of 5 × 10 −15 cm −2 . As a result, n of the semiconductor substrate 1 is formed below the polysilicon film 3 for electrodes.
A type impurity diffusion layer 5 is formed. After that, heat treatment is performed to activate the impurities.

【００３２】次に、図１（ｂ）に示す工程で、半導体基
板１の上に厚さ３００ｎｍ程度のＢＰＳＧ膜である絶縁
用膜６を堆積する。Next, in a step shown in FIG. 1B, an insulating film 6 which is a BPSG film having a thickness of about 300 nm is deposited on the semiconductor substrate 1.

【００３３】次に、図１（ｃ）に示す工程で、化学的機
械研磨（ＣＭＰ）法を用いて、電極用ポリシリコン膜３
と絶縁用膜６とを同時に研磨する。これにより、厚さが
１００ｎｍ程度であり，表面が平坦化されたゲート電極
３ａと第１絶縁膜６ａを形成する。Next, in the step shown in FIG. 1C, a chemical mechanical polishing (CMP) method is used to form the polysilicon film 3 for electrodes.
And the insulating film 6 are simultaneously polished. As a result, the gate electrode 3a and the first insulating film 6a having a thickness of about 100 nm and a flat surface are formed.

【００３４】次に、図２（ａ）に示す工程で、基板上
に、厚さ４００ｎｍ程度のＢＰＳＧ膜である第２絶縁膜
７を形成する。Next, in a step shown in FIG. 2A, a second insulating film 7 which is a BPSG film having a thickness of about 400 nm is formed on the substrate.

【００３５】次に、図２（ｂ）に示す工程で、基板上に
レジスト（図示せず）を形成し、レジストをマスクにし
てドライエッチングを行うことにより、第１絶縁膜６ａ
及び第２絶縁膜７を貫通してｎ型不純物拡散層５に到達
するコンタクトホール８を形成する。Next, in the step shown in FIG. 2B, a resist (not shown) is formed on the substrate, and dry etching is performed using the resist as a mask, whereby the first insulating film 6a is formed.
Then, a contact hole 8 penetrating the second insulating film 7 and reaching the n-type impurity diffusion layer 5 is formed.

【００３６】次に、図２（ｃ）に示す工程で、コンタク
トホール８に金属プラグ９を埋め込み、第２絶縁膜７上
に、金属プラグ９に電気的に接続される金属配線１０を
形成する。以上の工程により、本実施形態の半導体装置
を得ることができる。Next, in a step shown in FIG. 2C, a metal plug 9 is buried in the contact hole 8 and a metal wiring 10 electrically connected to the metal plug 9 is formed on the second insulating film 7. . Through the above steps, the semiconductor device of this embodiment can be obtained.

【００３７】本実施形態では、厚さ２００ｎｍの電極用
ポリシリコン膜３をマスクにしてイオン注入４を行うこ
とができるため、イオン注入条件を従来の条件と変える
ことなくｎ型不純物拡散層５を形成することができる。
そして、イオン注入４の後に、ＣＭＰ研磨によって、電
極用ポリシリコン膜３及び絶縁用膜６を薄くして、ゲー
ト電極３ａ及び第１絶縁膜６ａを形成する。その上に第
２絶縁膜７を形成するので、コンタクトホール８の高さ
を低くすることができ、良好なコンタクトを容易に形成
することが可能となる。In this embodiment, since the ion implantation 4 can be performed using the electrode polysilicon film 3 having a thickness of 200 nm as a mask, the n-type impurity diffusion layer 5 can be formed without changing the ion implantation conditions from the conventional conditions. Can be formed.
Then, after the ion implantation 4, the polysilicon film 3 for electrodes and the insulating film 6 are thinned by CMP polishing to form the gate electrode 3a and the first insulating film 6a. Since the second insulating film 7 is formed thereon, the height of the contact hole 8 can be reduced, and a good contact can be easily formed.

【００３８】なお、本実施形態はサリサイド構造を有す
る半導体装置にも適用することができ、その場合には、
ゲート電極の厚さと、ゲート電極の上部に形成されたシ
リサイド層との厚さの合計を３０〜１５０ｎｍの厚さと
することが好ましい。The present embodiment can be applied to a semiconductor device having a salicide structure. In that case,
The total thickness of the gate electrode and the silicide layer formed on the gate electrode is preferably 30 to 150 nm.

【００３９】本実施形態においては、第１絶縁膜６ａ，
ゲート電極３ａと第２絶縁膜７との間に絶縁膜を介在さ
せてもよい。In this embodiment, the first insulating film 6a,
An insulating film may be interposed between the gate electrode 3a and the second insulating film 7.

【００４０】（第２の実施形態）図３（ａ）〜（ｃ），
図４（ａ）〜（ｄ）は、第２の実施形態の半導体装置の
製造方法を示す断面図である。なお、本実施形態では、
ｎチャネル型ＭＩＳＦＥＴを例にして説明する。(Second Embodiment) FIGS. 3A to 3C,
4A to 4D are cross-sectional views showing the method for manufacturing the semiconductor device of the second embodiment. In this embodiment,
An n-channel type MISFET will be described as an example.

【００４１】本実施形態の半導体装置は、図４（ｄ）に
示すように、ｐ型の半導体基板１１と、半導体基板１１
の上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１
２の上に形成された厚さ１００ｎｍのゲート電極１３ａ
と、ゲート電極１３ａの側面上に形成されたサイドウォ
ール１６ａと、ゲート電極１３ａの側方下に位置する半
導体基板１１内に形成されたＬＤＤ拡散層（第２不純物
拡散層）１５と、サイドウォール１６ａの側方下に位置
する半導体基板１１内に，ＬＤＤ拡散層１５に接して形
成されたソース・ドレイン拡散層（第１不純物拡散層）
１８と、半導体基板１１上のうちゲート電極１３ａおよ
びサイドウォール１６ａが形成されていない部分を覆う
第１絶縁膜１９ａと、ゲート電極１３ａ，サイドウォー
ル１６ａおよび第１絶縁膜１９ａの上を覆う厚さ４００
ｎｍの第２絶縁膜２０と、第２絶縁膜２０および第１絶
縁膜１９ａを貫通してソース・ドレイン拡散層１８に到
達するコンタクトホール２１と、コンタクトホール２１
を埋める金属プラグ２２と、第２絶縁膜２０の上に形成
された金属配線２３とを備えている。The semiconductor device of this embodiment has a p-type semiconductor substrate 11 and a semiconductor substrate 11 as shown in FIG.
Gate insulating film 12 formed on the
100 nm thick gate electrode 13a formed on
A sidewall 16a formed on the side surface of the gate electrode 13a, an LDD diffusion layer (second impurity diffusion layer) 15 formed in the semiconductor substrate 11 located laterally below the gate electrode 13a, and a sidewall. A source / drain diffusion layer (first impurity diffusion layer) formed in contact with the LDD diffusion layer 15 in the semiconductor substrate 11 located laterally below 16a.
18, a first insulating film 19a that covers a portion of the semiconductor substrate 11 where the gate electrode 13a and the sidewall 16a are not formed, and a thickness that covers the gate electrode 13a, the sidewall 16a, and the first insulating film 19a. 400
nm of the second insulating film 20, a contact hole 21 penetrating the second insulating film 20 and the first insulating film 19a to reach the source / drain diffusion layer 18, and a contact hole 21.
And a metal wiring 23 formed on the second insulating film 20.

【００４２】ここで、ゲート電極１３ａの厚さは３０〜
１５０ｎｍ程度であり、好ましくは５０ｎｍ以上１００
ｎｍ以下である。そして、第１絶縁膜１９ａの上面は、
ゲート電極１３ａの上面と同程度の高さに位置してい
る。Here, the gate electrode 13a has a thickness of 30 to
It is about 150 nm, preferably 50 nm or more and 100
nm or less. Then, the upper surface of the first insulating film 19a is
It is located at the same height as the upper surface of the gate electrode 13a.

【００４３】次に、本実施形態の半導体装置の製造方法
について、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）を
参照しながら説明する。Next, a method of manufacturing the semiconductor device of this embodiment will be described with reference to FIGS. 3 (a) to 3 (c) and 4 (a) to 4 (c).

【００４４】まず、図３（ａ）に示す工程で、ｐ型の半
導体基板１１上にシリコン酸化膜と厚さ２００ｎｍのポ
リシリコン膜とを形成する。その後、フォトリソグラフ
ィー及びドライエッチングによりポリシリコン膜及びシ
リコン酸化膜をパターニングして、ゲート絶縁膜１２及
び電極用ポリシリコン膜１３を形成する。First, in the step shown in FIG. 3A, a silicon oxide film and a polysilicon film having a thickness of 200 nm are formed on the p-type semiconductor substrate 11. Then, the polysilicon film and the silicon oxide film are patterned by photolithography and dry etching to form the gate insulating film 12 and the electrode polysilicon film 13.

【００４５】その後、電極用ポリシリコン膜１３をマス
クにして、注入エネルギー２０ｋｅＶ、注入ドーズ量１
×１０-13ｃｍ-2 、注入角度４０゜の条件でｎ型不純物
であるヒ素の４回転イオン注入１４を行う。これによ
り、半導体基板１のうち電極用ポリシリコン膜１３の側
方下に位置する部分に、ｎ型のＬＤＤ拡散層１５を形成
する。このとき、注入ドーズ量を多くして高濃度エクス
テンション拡散層を形成しても良い。Then, with the electrode polysilicon film 13 as a mask, the implantation energy is 20 keV and the implantation dose is 1
Four-rotation ion implantation 14 of arsenic, which is an n-type impurity, is performed under the conditions of × 10 -13 cm -2 and implantation angle of 40 °. As a result, the n-type LDD diffusion layer 15 is formed in the portion of the semiconductor substrate 1 that is located laterally below the electrode polysilicon film 13. At this time, the implantation dose may be increased to form the high concentration extension diffusion layer.

【００４６】次に、図３（ｂ）に示す工程で、基板上に
厚さ８０ｎｍのＴＥＯＳ膜を形成して、異方性ドライエ
ッチングを行う。これにより、電極用ポリシリコン膜１
３の側面上に、サイドウォール用スペーサ層１６を形成
する。その後、電極用ポリシリコン膜１３及びサイドウ
ォール用スペーサ層１６をマスクにして、注入エネルギ
ー５０ｋｅＶ、注入ドーズ量５×１０-15 ｃｍ-2の条件
でｎ型不純物であるヒ素のイオン注入１７を行う。これ
により、半導体基板１１のうちサイドウォール用スペー
サ層１６の側方下に、ｎ型のソース・ドレイン拡散層１
８を形成する。その後、不純物を活性化させるための熱
処理を行なう。Next, in the step shown in FIG. 3B, a TEOS film having a thickness of 80 nm is formed on the substrate and anisotropic dry etching is performed. Thereby, the polysilicon film for electrodes 1
The side wall spacer layer 16 is formed on the side surface of No. 3. Then, using the polysilicon film 13 for electrodes and the spacer layer 16 for sidewalls as a mask, ion implantation 17 of arsenic, which is an n-type impurity, is performed under the conditions of an implantation energy of 50 keV and an implantation dose amount of 5 × 10 −15 cm −2. . As a result, the n-type source / drain diffusion layer 1 is formed below the side wall spacer layer 16 of the semiconductor substrate 11.
8 is formed. After that, heat treatment is performed to activate the impurities.

【００４７】次に、図３（ｃ）に示す工程で、基板上に
厚さ３００ｎｍ程度のＢＰＳＧ膜である絶縁用膜１９を
堆積する。Next, in a step shown in FIG. 3C, an insulating film 19 which is a BPSG film having a thickness of about 300 nm is deposited on the substrate.

【００４８】次に、図４（ａ）に示す工程で、化学的機
械研磨（ＣＭＰ）法を用いて、電極用ポリシリコン膜１
３，サイドウォール用スペーサ層１６及び絶縁用膜１９
を同時に研磨する。これにより、厚さが１００ｎｍ程度
であり、表面が平坦化されたゲート電極１３ａと、ゲー
ト電極１３ａの側面上を覆うサイドウォール１６ａと、
サイドウォール１６ａの外側の半導体基板１１上を覆う
第１絶縁膜１９ａとを形成する。Next, in the step shown in FIG. 4A, the polysilicon film 1 for electrodes is formed by chemical mechanical polishing (CMP).
3, Spacer Spacer Layer 16 and Insulating Film 19
Are simultaneously polished. As a result, the gate electrode 13a having a thickness of about 100 nm and having a flat surface, and the sidewall 16a covering the side surface of the gate electrode 13a,
A first insulating film 19a that covers the semiconductor substrate 11 outside the sidewalls 16a is formed.

【００４９】次に、図４（ｂ）に示す工程で、基板上
に、厚さ４００ｎｍ程度のＢＰＳＧ膜である第２絶縁膜
２０を形成する。Next, in a step shown in FIG. 4B, a second insulating film 20 which is a BPSG film having a thickness of about 400 nm is formed on the substrate.

【００５０】次に、図４（ｃ）に示す工程で、基板上に
レジスト（図示せず）を形成し、レジストをマスクにし
てドライエッチングを行うことにより、第１絶縁膜１９
ａ及び第２絶縁膜２０を貫通してソース・ドレイン拡散
層１８に到達するコンタクトホール２１を形成する。Next, in the step shown in FIG. 4C, a resist (not shown) is formed on the substrate, and dry etching is performed using the resist as a mask, whereby the first insulating film 19 is formed.
A contact hole 21 that penetrates a and the second insulating film 20 and reaches the source / drain diffusion layer 18 is formed.

【００５１】次に、図４（ｄ）に示す工程で、コンタク
トホール２１に金属プラグ２２を埋め込み、第２絶縁膜
２０上に、金属プラグ２２に電気的に接続される金属配
線２３を形成する。以上の工程により、本実施形態の半
導体装置を得ることができる。Next, in a step shown in FIG. 4D, a metal plug 22 is buried in the contact hole 21, and a metal wiring 23 electrically connected to the metal plug 22 is formed on the second insulating film 20. . Through the above steps, the semiconductor device of this embodiment can be obtained.

【００５２】本実施形態では、第１の実施形態と同様の
効果を得ることができる。In this embodiment, the same effect as that of the first embodiment can be obtained.

【００５３】なお、本実施形態はサリサイド構造を有す
る半導体装置にも適用することができ、その場合には、
ゲート電極の厚さと、ゲート電極の上部に形成されたシ
リサイド層との厚さの合計を５０〜１５０ｎｍの厚さと
する。The present embodiment can be applied to a semiconductor device having a salicide structure. In that case,
The total thickness of the gate electrode and the silicide layer formed on the gate electrode is 50 to 150 nm.

【００５４】本実施形態においては、第１絶縁膜１９
ａ，ゲート電極１３ａと第２絶縁膜２０との間に絶縁膜
を介在させてもよい。In the present embodiment, the first insulating film 19
a, an insulating film may be interposed between the gate electrode 13a and the second insulating film 20.

【００５５】（第３の実施形態）図５（ａ）〜（ｄ），
図６（ａ）〜（ｄ）は、第３の実施形態の半導体装置の
製造方法を示す断面図である。なお、本実施形態では、
ｎチャネル型ＭＩＳＦＥＴを例にして説明する。(Third Embodiment) FIGS. 5A to 5D,
6A to 6D are cross-sectional views showing the method for manufacturing the semiconductor device of the third embodiment. In this embodiment,
An n-channel type MISFET will be described as an example.

【００５６】本実施形態の半導体装置の構造は、図６
（ｄ）に示すように、ｐ型の半導体基板３１と、半導体
基板３１の上に形成されたゲート絶縁膜３２と、ゲート
絶縁膜３２の上に形成された厚さ７０ｎｍのゲート電極
４１と、ゲート電極４１の側面上に形成されたサイドウ
ォール３６ａと、ゲート電極４１の側方下に位置する半
導体基板３１内に形成されたＬＤＤ拡散層（第２不純物
拡散層）３５と、サイドウォール３６ａの側方下に位置
する半導体基板３１内に，ＬＤＤ拡散層３５に接して形
成されたソース・ドレイン拡散層（第１不純物拡散層）
３８と、半導体基板３１上のうちゲート電極４１および
サイドウォール３６ａが形成されていない部分を覆う第
１絶縁膜３９ａと、ゲート電極４１，サイドウォール３
６ａおよび第１絶縁膜３９ａの上を覆う厚さ４００ｎｍ
の第２の絶縁膜４２と、第２絶縁膜４２および第１絶縁
膜３９ａを貫通してソース・ドレイン拡散層３８に到達
するコンタクトホール４３と、コンタクトホール４１を
埋める金属プラグ４４と、第２絶縁膜４２の上に形成さ
れた金属配線４５とを備えている。The structure of the semiconductor device of this embodiment is shown in FIG.
As shown in (d), a p-type semiconductor substrate 31, a gate insulating film 32 formed on the semiconductor substrate 31, a gate electrode 41 having a thickness of 70 nm formed on the gate insulating film 32, The sidewall 36a formed on the side surface of the gate electrode 41, the LDD diffusion layer (second impurity diffusion layer) 35 formed in the semiconductor substrate 31 located laterally below the gate electrode 41, and the sidewall 36a. A source / drain diffusion layer (first impurity diffusion layer) formed in contact with the LDD diffusion layer 35 in the semiconductor substrate 31 located laterally below
38, a first insulating film 39a that covers a portion of the semiconductor substrate 31 where the gate electrode 41 and the sidewall 36a are not formed, the gate electrode 41, and the sidewall 3
6a and a thickness of 400 nm covering the first insulating film 39a
Second insulating film 42, a contact hole 43 penetrating the second insulating film 42 and the first insulating film 39a to reach the source / drain diffusion layer 38, a metal plug 44 filling the contact hole 41, and a second The metal wiring 45 is formed on the insulating film 42.

【００５７】ここで、ゲート電極４１の厚さは３０〜１
５０ｎｍ程度であり、好ましくは５０ｎｍ以上１００ｎ
ｍ以下である。そして、第１絶縁膜３９ａの上面は、ゲ
ート電極４１の上面と同程度の高さに位置している。Here, the thickness of the gate electrode 41 is 30 to 1
50 nm or more, preferably 50 nm or more and 100 n
m or less. The upper surface of the first insulating film 39a is located at the same height as the upper surface of the gate electrode 41.

【００５８】次に、本実施形態の半導体装置の製造方法
について、図５（ａ）〜（ｄ），図６（ａ）〜（ｄ）を
参照しながら説明する。Next, a method of manufacturing the semiconductor device of this embodiment will be described with reference to FIGS. 5 (a) to 5 (d) and 6 (a) to 6 (d).

【００５９】まず、図５（ａ）に示す工程で、ｐ型の半
導体基板３１上にシリコン酸化膜と厚さ２００ｎｍの窒
化膜とを形成する。その後、フォトリソグラフィー及び
ドライエッチングによりシリコン酸化膜と窒化膜をパタ
ーニングして、ゲート絶縁膜３２とダミー電極用窒化膜
３３を形成する。First, in the step shown in FIG. 5A, a silicon oxide film and a nitride film having a thickness of 200 nm are formed on the p-type semiconductor substrate 31. Then, the silicon oxide film and the nitride film are patterned by photolithography and dry etching to form a gate insulating film 32 and a dummy electrode nitride film 33.

【００６０】その後、ダミー電極用窒化膜３３をマスク
にして、注入エネルギー２０ｋｅＶ、注入ドーズ量１×
１０-13ｃｍ-2 、注入角度４０゜の条件でｎ型不純物で
あるヒ素の４回転イオン注入３４を行う。これにより、
半導体基板３１のうちダミー電極用窒化膜３３の側方下
に、ｎ型のＬＤＤ拡散層３５を形成する。このとき、注
入ドーズ量を多くして高濃度エクステンション拡散層を
形成しても良い。Thereafter, with the nitride film 33 for the dummy electrode as a mask, the implantation energy is 20 keV and the implantation dose is 1 ×.
The four-rotation ion implantation 34 of arsenic, which is an n-type impurity, is performed under the conditions of 10 −13 cm −2 and an implantation angle of 40 °. This allows
An n-type LDD diffusion layer 35 is formed below the side of the dummy electrode nitride film 33 in the semiconductor substrate 31. At this time, the implantation dose may be increased to form the high concentration extension diffusion layer.

【００６１】次に、図５（ｂ）に示す工程で、基板上に
厚さ８０ｎｍのＴＥＯＳ膜を形成して、異方性ドライエ
ッチングを行なう。これにより、ダミー電極用窒化膜３
３の側面上に、サイドウォール用スペーサ層３６を形成
する。その後、ダミー電極用窒化膜３３及びサイドウォ
ール用スペーサ層３６をマスクにして、注入エネルギー
５０ｋｅＶ、注入ドーズ量５×１０-15ｃｍ-2 の条件で
ｎ型不純物であるヒ素のイオン注入３７を行う。これに
より、半導体基板３１のうちサイドウォール用スペーサ
層３６の側方下にソース・ドレイン拡散層３８を形成す
る。その後、不純物を活性化させるための熱処理を行な
う。Next, in the step shown in FIG. 5B, a TEOS film having a thickness of 80 nm is formed on the substrate and anisotropic dry etching is performed. Thereby, the nitride film 3 for the dummy electrode is formed.
A side wall spacer layer 36 is formed on the side surface of No. 3. Then, using the nitride film 33 for the dummy electrode and the spacer layer 36 for the sidewall as a mask, ion implantation 37 of arsenic, which is an n-type impurity, is performed 37 under the conditions of an implantation energy of 50 keV and an implantation dose amount of 5 × 10 −15 cm −2. . As a result, the source / drain diffusion layers 38 are formed below the sidewall spacer layers 36 of the semiconductor substrate 31. After that, heat treatment is performed to activate the impurities.

【００６２】次に、図５（ｃ）に示す工程で、基板上に
厚さ３００ｎｍ程度のＢＰＳＧ膜である絶縁用膜３９を
堆積する。Next, in a step shown in FIG. 5C, an insulating film 39 which is a BPSG film having a thickness of about 300 nm is deposited on the substrate.

【００６３】次に、図５（ｄ）に示す工程で、化学的機
械研磨（ＣＭＰ）法を用いて、ダミー電極用窒化膜３
３，サイドウォール用スペーサ層３６及び絶縁用膜３９
を同時に研磨する。このとき、ダミー電極用窒化膜３３
の厚さが７０ｎｍ程度になるまで研磨を行い、表面が平
坦化されたダミー電極３３ａと、ダミー電極３３ａの側
面上を覆うサイドウォール３６ａと、サイドウォール３
６ａの外側の基板上を覆う第１絶縁膜３９ａとを形成す
る。Next, in the step shown in FIG. 5D, the chemical mechanical polishing (CMP) method is used to form the nitride film 3 for dummy electrodes.
3, sidewall spacer layer 36 and insulating film 39
Are simultaneously polished. At this time, the dummy electrode nitride film 33
Of the dummy electrode 33a whose surface is flattened to a thickness of about 70 nm, the side wall 36a covering the side surface of the dummy electrode 33a, and the side wall 3
A first insulating film 39a covering the substrate outside 6a is formed.

【００６４】次に、図６（ａ）に示す工程で、ダミー電
極３３ａを選択的に除去することにより、電極形成用凹
部４０を形成する。ここで、ダミー電極３３ａは、サイ
ドウォール３６ａ及び第１絶縁膜３９ａと選択エッチン
グが可能であればよいので、ポリシリコン膜などから形
成されていてもよい。Next, in the step shown in FIG. 6A, the dummy electrode 33a is selectively removed to form the electrode forming recess 40. Here, the dummy electrode 33a may be formed of a polysilicon film or the like as long as it can be selectively etched with the sidewall 36a and the first insulating film 39a.

【００６５】次に、図６（ｂ）に示す工程で、基板上
に、厚さ１５０ｎｍのＡｌ（アルミニウム）膜を形成す
る。そして、ＣＭＰ法によって、Ａｌ膜のうち第１絶縁
膜３９ａの上面より上に位置する部分を除去することに
より、電極形成用凹部４０を埋める，厚さ７０ｎｍのゲ
ート電極４１を形成する。このとき、ゲート電極４１
は、Ａｌ，ＣｕまたはＷのような金属膜から形成しても
よいし、ドープトポリシリコン膜から形成してもよい。Next, in a step shown in FIG. 6B, an Al (aluminum) film having a thickness of 150 nm is formed on the substrate. Then, a portion of the Al film located above the upper surface of the first insulating film 39a is removed by the CMP method to form the gate electrode 41 having a thickness of 70 nm, which fills the electrode forming recess 40. At this time, the gate electrode 41
May be formed of a metal film such as Al, Cu or W, or may be formed of a doped polysilicon film.

【００６６】次に、図６（ｃ）に示す工程で、基板上
に、厚さ４００ｎｍ程度のＢＰＳＧ膜である第２絶縁膜
４２を堆積する。Next, in a step shown in FIG. 6C, a second insulating film 42 which is a BPSG film having a thickness of about 400 nm is deposited on the substrate.

【００６７】次に、図６（ｄ）に示す工程で、基板上に
レジスト（図示せず）を形成し、レジストをマスクにし
てドライエッチングを行うことにより、第１絶縁膜３９
ａ及び第２絶縁膜４２を貫通してソース・ドレイン拡散
層３８に到達するコンタクトホール４３を形成する。Next, in the step shown in FIG. 6D, a resist (not shown) is formed on the substrate, and dry etching is performed using the resist as a mask, whereby the first insulating film 39 is formed.
A contact hole 43 penetrating a and the second insulating film 42 and reaching the source / drain diffusion layer 38 is formed.

【００６８】その後、コンタクトホール４３に金属プラ
グ４４を埋め込み、第２絶縁膜４２上に、金属プラグ４
４と電気的に接続される金属配線４５を形成する。Then, the metal plug 44 is embedded in the contact hole 43, and the metal plug 4 is formed on the second insulating film 42.
The metal wiring 45 electrically connected to the wiring 4 is formed.

【００６９】本実施形態では、第１及び第２の実施形態
と同様の効果を得ることができる。それに加えて、ダミ
ー電極用窒化膜３３をマスクとしてイオン注入３７を行
ない、不純物の活性化のための熱処理を行った後に、新
たにゲート電極４１を形成する。そのため、熱処理によ
って劣化するおそれのある金属膜からゲート電極４１を
形成することができる。金属膜は抵抗が小さいことか
ら、ゲート空乏層による実効膜厚増加を抑制することが
でき、トランジスタ特性の向上を図ることができる。In this embodiment, the same effects as those of the first and second embodiments can be obtained. In addition, ion implantation 37 is performed using the dummy electrode nitride film 33 as a mask, a heat treatment for activating the impurities is performed, and then a new gate electrode 41 is formed. Therefore, the gate electrode 41 can be formed from a metal film that may be deteriorated by heat treatment. Since the resistance of the metal film is small, it is possible to suppress an increase in the effective film thickness due to the gate depletion layer and improve the transistor characteristics.

【００７０】本実施形態においては、第１絶縁膜３９
ａ，ゲート電極４１と第２絶縁膜４２との間に絶縁膜を
介在させてもよい。In the present embodiment, the first insulating film 39
a, an insulating film may be interposed between the gate electrode 41 and the second insulating film 42.

【００７１】上記第３の実施形態の変形例として、図６
（ｂ）に示す構造は、下記のような工程によって形成し
てもよい。As a modification of the third embodiment, FIG.
The structure shown in (b) may be formed by the following steps.

【００７２】図５（ａ），（ｂ）に示す工程を行った
後、化学的機械研磨（ＣＭＰ）法を用いて、少なくとも
ダミー電極用窒化膜３３の表面が露出するまで研磨す
る。このとき、ダミー電極用窒化膜３３の残膜厚さを、
後に形成するゲート電極の膜厚として少なくとも必要な
値である７０ｎｍから，研磨前のダミー電極用窒化膜３
３の堆積膜厚である２００ｎｍまでの範囲内に設定して
研磨することが好ましい。After performing the steps shown in FIGS. 5A and 5B, a chemical mechanical polishing (CMP) method is used to polish at least the surface of the dummy electrode nitride film 33. At this time, the residual film thickness of the dummy electrode nitride film 33 is
From 70 nm, which is at least a necessary value for the thickness of the gate electrode to be formed later, the dummy electrode nitride film 3 before polishing is used.
It is preferable to set the thickness within the range of 200 nm, which is the deposited film thickness of No. 3, and polish.

【００７３】次に、ダミー電極用窒化膜３３を選択的に
除去することにより、電極形成用凹部を形成する。その
後、基板上に厚さ３００ｎｍのＡｌ（アルミニウム）膜
を形成する。そして、ＣＭＰ法を用いて、ゲート絶縁膜
３２上のＡｌ膜の厚さが７０ｎｍ程度になるまで、Ａｌ
膜，サイドウォール用スペーサ層３６および絶縁用膜３
９を同時に研磨する。以上の工程により、図６（ｂ）に
示すような、厚さ７０ｎｍのゲート電極３３ａと、ゲー
ト電極３３ａの側面上を覆うサイドウォール３６ａと、
サイドウォール３６ａの外側の基板上を覆う第１絶縁膜
３９ａとが形成され、各上面の高さが同程度に位置する
構成を得ることができる。Next, by selectively removing the dummy electrode nitride film 33, an electrode forming recess is formed. After that, an Al (aluminum) film having a thickness of 300 nm is formed on the substrate. Then, by using the CMP method, until the thickness of the Al film on the gate insulating film 32 becomes about 70 nm, Al
Film, Sidewall Spacer Layer 36 and Insulating Film 3
9 is polished at the same time. Through the above steps, as shown in FIG. 6B, a gate electrode 33a having a thickness of 70 nm and a sidewall 36a covering the side surface of the gate electrode 33a,
It is possible to obtain a configuration in which the first insulating film 39a that covers the substrate outside the sidewalls 36a is formed, and the heights of the respective upper surfaces are approximately the same.

【００７４】（第４の実施形態）図７（ａ）〜（ｄ），
図８（ａ）〜（ｄ）は、第４の実施形態の半導体装置の
製造方法を示す断面図である。なお、本実施形態では、
ｎチャネル型ＭＩＳＦＥＴを例にして説明する。(Fourth Embodiment) FIGS. 7A to 7D,
8A to 8D are cross-sectional views showing the method for manufacturing the semiconductor device of the fourth embodiment. In this embodiment,
An n-channel type MISFET will be described as an example.

【００７５】本実施形態の半導体装置の構造は、図８
（ｄ）に示すように、ｐ型の半導体基板５１と、半導体
基板５１の上に形成された凹部形状断面を有するゲート
絶縁膜６１と、ゲート絶縁膜６１の上に形成された凹部
形状断面を有するバリア膜６２と、バリア膜６２の上に
形成された厚さ７０ｎｍのゲート電極６３と、ゲート電
極６３の側面上に形成されたサイドウォール５６ａと、
ゲート電極６３の側方下に位置する半導体基板５１内に
形成されたＬＤＤ拡散層（第２不純物拡散層）５５と、
サイドウォール５６ａの側方下に位置する半導体基板５
１内に，ＬＤＤ拡散層５５に接して形成されたソース・
ドレイン拡散層（第１不純物拡散層）５８と、半導体基
板５１上のうちゲート電極６３およびサイドウォール５
６ａが形成されていない部分を覆う第１絶縁膜５６ａの
外側の基板上を覆う第１絶縁膜５９ａと、ゲート電極６
３，サイドウォール５６ａおよび第１絶縁膜５９ａの上
を覆う厚さ４００ｎｍの第２の絶縁膜６４と、第２絶縁
膜６４および第１絶縁膜５９ａを貫通してソース・ドレ
イン拡散層５８に到達するコンタクトホール６５と、コ
ンタクトホール６５を埋める金属プラグ６６と、第２絶
縁膜６４の上に形成された金属配線６７とを備えてい
る。The structure of the semiconductor device of this embodiment is shown in FIG.
As shown in (d), a p-type semiconductor substrate 51, a gate insulating film 61 having a recess-shaped cross section formed on the semiconductor substrate 51, and a recess-shaped cross section formed on the gate insulating film 61 are shown. The barrier film 62 which it has, the gate electrode 63 with a thickness of 70 nm formed on the barrier film 62, the side wall 56a formed on the side surface of the gate electrode 63,
An LDD diffusion layer (second impurity diffusion layer) 55 formed in the semiconductor substrate 51 located laterally below the gate electrode 63,
The semiconductor substrate 5 located laterally below the sidewall 56a
Source formed in contact with the LDD diffusion layer 55
The drain diffusion layer (first impurity diffusion layer) 58, and the gate electrode 63 and the sidewall 5 on the semiconductor substrate 51.
6a, a first insulating film 59a that covers the substrate outside the first insulating film 56a that covers the portion where the 6a is not formed, and the gate electrode 6
3, the second insulating film 64 having a thickness of 400 nm covering the sidewalls 56a and the first insulating film 59a, and the source / drain diffusion layer 58 through the second insulating film 64 and the first insulating film 59a. A contact hole 65, a metal plug 66 filling the contact hole 65, and a metal wiring 67 formed on the second insulating film 64.

【００７６】ここで、ゲート電極６３の厚さは３０〜１
５０ｎｍ程度であり、好ましくは５０ｎｍ以上１００ｎ
ｍ以下である。そして、第１絶縁膜５９ａの上面は、ゲ
ート電極６３の上面と同程度の高さに位置している。Here, the thickness of the gate electrode 63 is 30 to 1
50 nm or more, preferably 50 nm or more and 100 n
m or less. The upper surface of the first insulating film 59a is located at the same height as the upper surface of the gate electrode 63.

【００７７】次に、本実施形態の半導体装置の製造方法
について、図７（ａ）〜（ｄ），図８（ａ）〜（ｄ）を
参照しながら説明する。Next, a method of manufacturing the semiconductor device of this embodiment will be described with reference to FIGS. 7 (a) to 7 (d) and 8 (a) to 8 (d).

【００７８】まず、図７（ａ）に示す工程で、ｐ型の半
導体基板５１上にシリコン酸化膜と厚さ２００ｎｍの窒
化膜を形成する。その後、フォトリソグラフィー及びド
ライエッチングによりシリコン酸化膜及び窒化膜をパタ
ーニングして、下地絶縁膜５２とダミー電極用窒化膜５
３を形成する。First, in the step shown in FIG. 7A, a silicon oxide film and a nitride film having a thickness of 200 nm are formed on the p-type semiconductor substrate 51. Then, the silicon oxide film and the nitride film are patterned by photolithography and dry etching to form the base insulating film 52 and the dummy electrode nitride film 5.
3 is formed.

【００７９】その後、ダミー電極用窒化膜５３をマスク
にして、注入エネルギー２０ｋｅＶ、注入ドーズ量１×
１０-13 ｃｍ-2、注入角度４０゜の条件でｎ型不純物で
あるヒ素の４回転イオン注入５４を行う。これにより、
半導体基板５１のうちダミー電極用窒化膜５３の側方下
に、ＬＤＤ拡散層５５を形成する。このとき、注入ドー
ズ量を多くして高濃度エクステンション拡散層を形成し
ても良い。Then, with the nitride film 53 for the dummy electrode as a mask, the implantation energy is 20 keV and the implantation dose is 1 ×.
Four-rotation ion implantation 54 of arsenic, which is an n-type impurity, is performed under the conditions of 10 −13 cm −2 and an implantation angle of 40 °. This allows
The LDD diffusion layer 55 is formed below the side of the dummy electrode nitride film 53 in the semiconductor substrate 51. At this time, the implantation dose may be increased to form the high concentration extension diffusion layer.

【００８０】次に、図７（ｂ）に示す工程で、基板上に
厚さ８０ｎｍのＴＥＯＳ膜を形成して、異方性ドライエ
ッチングを行なう。これにより、ダミー電極用窒化膜５
３の側面上に、サイドウォール用スペーサ層５６を形成
する。その後、ダミー電極用窒化膜５３及びサイドォー
ル用スペーサ層５６をマスクにして、注入エネルギー５
０ｋｅＶ、注入ドーズ量５×１０-15ｃｍ-2 の条件でｎ
型不純物であるヒ素のイオン注入５７を行なう。これに
より、半導体基板５１のうちサイドウォール用スペーサ
層５６の側方下にソース・ドレイン拡散層５８を形成す
る。その後、不純物を活性化させるための熱処理を行な
う。Next, in a step shown in FIG. 7B, a TEOS film having a thickness of 80 nm is formed on the substrate and anisotropic dry etching is performed. Thereby, the nitride film 5 for dummy electrode
A side wall spacer layer 56 is formed on the side surface of No. 3. Then, using the nitride film 53 for dummy electrode and the spacer layer 56 for side wall as a mask, the implantation energy 5
N under the conditions of 0 keV and implantation dose of 5 × 10 −15 cm −2
Ion implantation 57 of arsenic, which is a type impurity, is performed. As a result, the source / drain diffusion layers 58 are formed below the sidewall spacer layers 56 of the semiconductor substrate 51. After that, heat treatment is performed to activate the impurities.

【００８１】次に、図７（ｃ）に示す工程で、基板上に
厚さ３００ｎｍ程度のＢＰＳＧ膜である絶縁用膜５９を
堆積する。Next, in a step shown in FIG. 7C, an insulating film 59 which is a BPSG film having a thickness of about 300 nm is deposited on the substrate.

【００８２】次に、図７（ｄ）に示す工程で、化学的機
械研磨（ＣＭＰ）法を用いて、ダミー電極用窒化膜５
３，サイドウォール用スペーサ層５６及び絶縁用膜５９
を同時に研磨する。このとき、ダミー電極用窒化膜５３
の厚さが７０ｎｍ程度になるまで研磨を行い、表面が平
坦化されたダミー電極５３ａと、ダミー電極５３ａの側
面上を覆うサイドウォール５６ａと、サイドウォール５
６ａの外側の基板上を覆う第１絶縁膜５９ａとを形成す
る。Next, in the step shown in FIG. 7D, the chemical mechanical polishing (CMP) method is used to form the nitride film 5 for the dummy electrode.
3, sidewall spacer layer 56 and insulating film 59
Are simultaneously polished. At this time, the dummy electrode nitride film 53
Of the dummy electrode 53a whose surface is flattened until the thickness of the dummy electrode 53a reaches about 70 nm, the side wall 56a covering the side surface of the dummy electrode 53a, and the side wall 5.
A first insulating film 59a covering the substrate outside 6a is formed.

【００８３】次に、図８（ａ）に示す工程で、ダミー電
極５３ａ及び下地絶縁膜５２を選択的に除去することに
より、電極形成用凹部６０を形成する。ここで、ダミー
電極５３ａは、サイドウォール５６ａ及び第１絶縁膜５
９ａと選択エッチングが可能であればよいので、ポリシ
リコン膜などから形成されていてもよい。また、下地絶
縁膜５２は、半導体基板５１に加わる応力を低減させる
ために形成したが、必ずしも形成されてなくてもよい。Next, in the step shown in FIG. 8A, the electrode forming recess 60 is formed by selectively removing the dummy electrode 53a and the base insulating film 52. Here, the dummy electrode 53a includes the sidewall 56a and the first insulating film 5
It may be formed of a polysilicon film or the like as long as it can be selectively etched with 9a. Although the base insulating film 52 is formed to reduce the stress applied to the semiconductor substrate 51, it may not be necessarily formed.

【００８４】次に、図８（ｂ）に示す工程で、基板上
に、厚さ３ｎｍのＴａ2Ｏ5膜，厚さ１０ｎｍのＴｉＮ膜
及び厚さ３００ｎｍのＷ（タングステン）膜を順次堆積
する。その後、ＣＭＰ法によって、Ｔａ2Ｏ5膜，ＴｉＮ
膜及びＷ膜のうち第１絶縁膜５９ａの上面より上に位置
する部分を除去する。これにより、電極形成用凹部６０
の壁部を覆うＴａ2Ｏ5膜のゲート絶縁膜６１と、ゲート
絶縁膜６１の上を覆うＴｉＮ膜のバリア膜６２と、バリ
ア膜６２の上を覆う，厚さ７０ｎｍのタングステン膜で
あるゲート電極６３とを形成する。このとき、ゲート絶
縁膜６１は、Ｔａ 2Ｏ5膜の他の金属酸化物から形成して
もよい。ゲート電極６３は、Ａｌ，ＣｕまたはＷのよう
な金属膜から形成してもよいし、ドープトポリシリコン
膜から形成してもよい。Next, in the step shown in FIG. 8B, on the substrate
And 3 nm thick Ta2OFiveFilm, 10 nm thick TiN film
And sequentially deposit a W (tungsten) film with a thickness of 300 nm
To do. After that, by CMP method, Ta2OFiveMembrane, TiN
Position above the upper surface of the first insulating film 59a of the film and the W film
Remove the part to be used. Thereby, the electrode forming recess 60
Covering the wall of the2OFiveFilm gate insulating film 61 and gate
A barrier film 62 of a TiN film covering the insulating film 61,
A tungsten film with a thickness of 70 nm covering the film 62
A certain gate electrode 63 is formed. At this time
The edge film 61 is Ta 2OFiveFormed from other metal oxides in the film
Good. The gate electrode 63 is made of Al, Cu or W.
Formed from a simple metal film, or doped polysilicon
It may be formed from a film.

【００８５】次に、図８（ｃ）に示す工程で、基板上
に、厚さ４００ｎｍ程度のＢＰＳＧからなる第２絶縁膜
６４を堆積する。Next, in a step shown in FIG. 8C, a second insulating film 64 made of BPSG having a thickness of about 400 nm is deposited on the substrate.

【００８６】次に、図８（ｄ）に示す工程で、基板上に
レジスト（図示せず）を形成し、レジストをマスクにし
てドライエッチングを行なうことにより、第１絶縁膜５
９ａ及び第２絶縁膜６４を貫通してソース・ドレイン拡
散層５８に到達するコンタクトホール６５を形成する。Next, in a step shown in FIG. 8D, a resist (not shown) is formed on the substrate, and dry etching is performed using the resist as a mask, whereby the first insulating film 5 is formed.
A contact hole 65 that penetrates 9a and the second insulating film 64 and reaches the source / drain diffusion layer 58 is formed.

【００８７】その後、コンタクトホール６５に金属プラ
グ６６を埋め込み、第２絶縁膜６４上に金属プラグ６６
と電気的に接続される金属配線６７を形成する。After that, the metal plug 66 is embedded in the contact hole 65, and the metal plug 66 is formed on the second insulating film 64.
A metal wiring 67 electrically connected to is formed.

【００８８】本実施形態では、第３の実施形態と同様の
効果を得ることができる。それに加えて、下地絶縁膜５
２をダミー電極５３と共に除去し、新たにゲート絶縁膜
６１を形成する。これにより、より信頼性の高いゲート
絶縁膜６１を形成することができる。In this embodiment, the same effect as that of the third embodiment can be obtained. In addition to that, the base insulating film 5
2 is removed together with the dummy electrode 53, and a gate insulating film 61 is newly formed. This makes it possible to form the gate insulating film 61 with higher reliability.

【００８９】なお、本実施形態では、図８（ｂ）に示す
工程で、金属酸化膜からなるゲート絶縁膜６１を形成し
たが、半導体基板５１の上部を熱酸化してゲート絶縁膜
を形成してもよい。Although the gate insulating film 61 made of a metal oxide film is formed in the step shown in FIG. 8B in this embodiment, the upper portion of the semiconductor substrate 51 is thermally oxidized to form the gate insulating film. May be.

【００９０】本実施形態においては、第１絶縁膜５９
ａ，ゲート電極６３と第２絶縁膜６４との間に絶縁膜を
介在させてもよい。In this embodiment, the first insulating film 59 is used.
a, an insulating film may be interposed between the gate electrode 63 and the second insulating film 64.

【００９１】上記第４の実施形態の変形例として、図８
（ｂ）に示す構造は、下記のような工程で形成してもよ
い。As a modification of the fourth embodiment, FIG.
The structure shown in (b) may be formed by the following steps.

【００９２】まず、図７（ａ）〜（ｃ）に示す工程を行
った後、化学的機械研磨（ＣＭＰ）法を用いて、少なく
ともダミー電極用窒化膜５３の表面が露出するまで研磨
する。このとき、ダミー電極用窒化膜５３の残膜厚さ
を、後に形成するゲート電極の膜厚として少なくとも必
要な値である７０ｎｍから，研磨前のダミー電極用窒化
膜５３の堆積膜厚である２００ｎｍまでの範囲内に設定
して研磨することが好ましい。First, after performing the steps shown in FIGS. 7A to 7C, polishing is performed using a chemical mechanical polishing (CMP) method until at least the surface of the dummy electrode nitride film 53 is exposed. At this time, the remaining film thickness of the dummy electrode nitride film 53 is at least 70 nm which is a necessary value for the film thickness of the gate electrode to be formed later, and is 200 nm which is the deposition film thickness of the dummy electrode nitride film 53 before polishing. It is preferable to set it within the range up to and polish.

【００９３】次に、ダミー電極用窒化膜５３を選択的に
除去することにより、電極形成用凹部を形成する。その
後、基板上に厚さ３ｎｍのＴａ2 Ｏ5 膜、厚さ１０ｎｍ
のＴｉＮ膜および厚さ３００ｎｍのＷ（タングステン）
膜を形成する。そして、ＣＭＰ法を用いて、電極形成用
凹部の底面からのＷ膜の厚さが７０ｎｍ程度になるま
で、Ｗ膜，Ｔａ2 Ｏ5 膜，ＴｉＮ膜，サイドウォール用
スペーサ層５６および絶縁用膜５９を同時に研磨する。
これにより、図８（ｂ）に示すような電極形成用凹部６
０内の側部および底部を覆う，凹部形状断面を有するＴ
ａ2 Ｏ5 膜からなるゲート絶縁膜６１と、ゲート絶縁膜
６１の上を覆い凹部形状断面を有するＴｉＮ膜からなる
バリア膜６２と、バリア膜６２の凹部内を覆う厚さ７０
ｎｍのタングステン膜からなるゲート電極６３とが形成
され、各上面の高さが同程度に位置する構成を得ること
ができる。Next, the dummy film nitride film 53 is selectively removed to form an electrode forming recess. After that, a Ta 2 O 5 film with a thickness of 3 nm and a thickness of 10 nm are formed on the substrate.
TiN film and W (tungsten) with a thickness of 300 nm
Form a film. Then, using the CMP method, the W film, the Ta 2 O 5 film, the TiN film, the sidewall spacer layer 56 and the insulating film are formed until the thickness of the W film from the bottom surface of the electrode forming recess reaches about 70 nm. 59 is polished at the same time.
As a result, the electrode forming recess 6 as shown in FIG.
T having a concave-shaped cross section for covering the side and the bottom in 0
a gate insulating film 61 made of an a 2 O 5 film, a barrier film 62 made of a TiN film covering the gate insulating film 61 and having a concave-shaped cross section, and a thickness 70 covering the concave portion of the barrier film 62.
It is possible to obtain a structure in which the gate electrode 63 made of a tungsten film having a thickness of 1 nm is formed and the heights of the upper surfaces of the gate electrodes 63 are approximately the same.

【００９４】（その他の実施形態）上記第３，第４の実
施形態では、ＬＤＤ拡散層（第２不純物拡散層）及びソ
ース・ドレイン拡散層（第１不純物拡散層）を形成した
が、本発明においては、ソースドレイン拡散層のみを形
成しても同様の効果を得ることができる。(Other Embodiments) In the third and fourth embodiments, the LDD diffusion layer (second impurity diffusion layer) and the source / drain diffusion layer (first impurity diffusion layer) are formed. In the above, the same effect can be obtained by forming only the source / drain diffusion layer.

【００９５】上記実施形態では、本発明をｎチャネル型
ＭＩＳＦＥＴに適用したが、本発明はｐチャネル型ＭＩ
ＳＦＥＴにも適用することができる。Although the present invention is applied to the n-channel type MISFET in the above embodiment, the present invention is applied to the p-channel type MISFET.
It can also be applied to SFET.

【００９６】上記各実施形態では、第１絶縁膜および第
２絶縁膜としてＢＰＳＧ膜を用いて説明したが、本発明
においては、ＴＥＯＳ膜やフッ素を含む酸化膜などの他
の絶縁膜を用いてもよい。また、例えば第１絶縁膜とし
てＢＰＳＧ膜を用い，第２絶縁膜としてＴＥＯＳ膜を用
いるなど、第１絶縁膜と第２絶縁膜とに異なる材料を用
いてもよい。In each of the above embodiments, the BPSG film is used as the first insulating film and the second insulating film. However, in the present invention, other insulating films such as a TEOS film and an oxide film containing fluorine are used. Good. Further, different materials may be used for the first insulating film and the second insulating film, for example, a BPSG film is used as the first insulating film and a TEOS film is used as the second insulating film.

【００９７】[0097]

【発明の効果】本発明の半導体装置の製造方法によれ
ば、イオン注入条件を変えることなく不純物拡散層を形
成し、その後にゲート電極の高さを低くすることが可能
となり、不純物拡散層の上の絶縁膜の厚さを薄くするこ
とができる。従って、不純物拡散層の質を劣化すること
なく、信頼性の高いコンタクトを容易に形成することが
できる。According to the method of manufacturing a semiconductor device of the present invention, it becomes possible to form an impurity diffusion layer without changing the ion implantation conditions and then lower the height of the gate electrode. The thickness of the upper insulating film can be reduced. Therefore, it is possible to easily form a highly reliable contact without degrading the quality of the impurity diffusion layer.

【図面の簡単な説明】[Brief description of drawings]

【図１】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造方法を示す断面図である。1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor device according to a first embodiment.

【図２】（ａ）〜（ｃ）は、第１の実施形態の半導体装
置の製造方法を示す断面図である。2A to 2C are cross-sectional views showing the method for manufacturing the semiconductor device of the first embodiment.

【図３】（ａ）〜（ｃ）は、第２の実施形態の半導体装
置の製造方法を示す断面図である。3A to 3C are cross-sectional views showing a method of manufacturing a semiconductor device according to a second embodiment.

【図４】（ａ）〜（ｄ）は、第２の実施形態の半導体装
置の製造方法を示す断面図である。FIGS. 4A to 4D are cross-sectional views showing a method for manufacturing a semiconductor device according to a second embodiment.

【図５】（ａ）〜（ｃ）は、第３の実施形態の半導体装
置の製造方法を示す断面図である。5A to 5C are cross-sectional views showing a method for manufacturing a semiconductor device according to a third embodiment.

【図６】（ａ）〜（ｄ）は、第３の実施形態の半導体装
置の製造方法を示す断面図である。6A to 6D are cross-sectional views showing the method for manufacturing the semiconductor device of the third embodiment.

【図７】（ａ）〜（ｄ）は、第４の実施形態の半導体装
置の製造方法を示す断面図である。7A to 7D are cross-sectional views showing a method for manufacturing a semiconductor device according to a fourth embodiment.

【図８】（ａ）〜（ｄ）は、第４の実施形態の半導体装
置の製造方法を示す断面図である。8A to 8D are cross-sectional views showing a method for manufacturing a semiconductor device according to a fourth embodiment.

【図９】（ａ）〜（ｄ）は、従来の半導体装置の製造方
法を示す断面図である。9A to 9D are cross-sectional views showing a conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

１ 半導体基板 ２ ゲート絶縁膜 ３ 電極用ポリシリコン膜 ３ａ ゲート電極 ４ イオン注入 ５ 不純物拡散層 ６ 絶縁用膜 ６ａ 第１絶縁膜 ７ 第２絶縁膜 ８ コンタクト ９ 金属プラグ １０ 金属配線 １１ 半導体基板 １２ ゲート絶縁膜 １３ 電極用ポリシリコン膜 １３ａ ゲート電極 １４ イオン注入 １５ ＬＤＤ拡散層 １６ サイドウォールスペーサ層 １６ａ サイドウォール １７ イオン注入 １８ ソース・ドレイン拡散層 １９ 絶縁用膜 １９ａ 第１絶縁膜 ２０ 第２絶縁膜 ２１ コンタクトホール ２２ 金属プラグ ２３ 金属配線 ３１ 半導体基板 ３２ ゲート絶縁膜 ３３ ダミー電極用窒化膜 ３４ イオン注入 ３５ ＬＤＤ拡散層 ３６ サイドウォール用スペーサ層 ３６ａ サイドウォール ３７ イオン注入 ３８ ソース・ドレイン拡散層 ３９ 絶縁用膜 ３９ａ 第１絶縁膜 ４０ 電極形成用凹部 ４１ ゲート電極 ４２ 第２絶縁膜 ４３ コンタクトホール ５１ 半導体基板 ５２ 下地絶縁膜 ５３ ダミー電極用窒化膜 ５４ イオン注入 ５５ ＬＤＤ拡散層 ５６ サイドウォール用スペーサ層 ５６ａ サイドウォール ５７ イオン注入 ５８ ソース・ドレイン拡散層 ５９ 絶縁用膜 ５９ａ 第１絶縁膜 ６０ 電極形成用凹部 ６１ ゲート絶縁膜 ６２ バリア膜 ６３ ゲート電極 ６４ 第２絶縁膜 ６５ コンタクトホール ６６ 金属プラグ ６７ 金属配線 1 Semiconductor substrate 2 Gate insulating film Polysilicon film for 3 electrodes 3a Gate electrode 4 ion implantation 5 Impurity diffusion layer 6 Insulating film 6a First insulating film 7 Second insulating film 8 contacts 9 Metal plug 10 metal wiring 11 Semiconductor substrate 12 Gate insulating film 13 Polysilicon film for electrodes 13a gate electrode 14 Ion implantation 15 LDD diffusion layer 16 Sidewall spacer layer 16a sidewall 17 Ion implantation 18 Source / drain diffusion layer 19 Insulating film 19a First insulating film 20 Second insulating film 21 contact holes 22 Metal plug 23 Metal wiring 31 Semiconductor substrate 32 Gate insulating film 33 Nitride film for dummy electrode 34 ion implantation 35 LDD diffusion layer 36 Sidewall spacer layer 36a sidewall 37 Ion implantation 38 Source / drain diffusion layer 39 Insulating film 39a First insulating film 40 Electrode forming recess 41 Gate electrode 42 Second insulating film 43 contact holes 51 Semiconductor substrate 52 Base insulating film 53 Nitride film for dummy electrode 54 Ion implantation 55 LDD diffusion layer 56 Sidewall spacer layer 56a sidewall 57 Ion implantation 58 Source / drain diffusion layer 59 Insulating film 59a First insulating film 60 Electrode forming recess 61 Gate insulating film 62 Barrier film 63 Gate electrode 64 Second insulating film 65 contact holes 66 metal plug 67 Metal wiring

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB02 BB04 BB18 BB30 BB39 CC01 CC05 DD02 DD03 DD04 DD08 DD19 DD65 DD75 DD91 EE03 EE09 EE16 FF18 GG08 GG09 HH16 5F140 AA10 AA28 BA01 BD11 BD12 BE07 BF04 BF05 BF07 BF10 BF11 BF15 BF18 BF56 BG03 BG04 BG08 BG26 BG36 BG38 BG40 BG51 BG53 BH14 BH15 BJ05 BJ08 BJ11 BJ15 BJ20 BJ27 BK02 BK05 BK13 BK14 BK21 BK26 CC01 CC03 CC07 CE07 CF04    ─────────────────────────────────────────────────── ─── Continued front page    F-term (reference) 4M104 BB01 BB02 BB04 BB18 BB30                       BB39 CC01 CC05 DD02 DD03                       DD04 DD08 DD19 DD65 DD75                       DD91 EE03 EE09 EE16 FF18                       GG08 GG09 HH16                 5F140 AA10 AA28 BA01 BD11 BD12                       BE07 BF04 BF05 BF07 BF10                       BF11 BF15 BF18 BF56 BG03                       BG04 BG08 BG26 BG36 BG38                       BG40 BG51 BG53 BH14 BH15                       BJ05 BJ08 BJ11 BJ15 BJ20                       BJ27 BK02 BK05 BK13 BK14                       BK21 BK26 CC01 CC03 CC07                       CE07 CF04

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 半導体層と、 上記半導体層上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上方に形成されたゲート電極と、 上記ゲート電極の側方下に位置する半導体層内の少なく
とも一部に形成された第１不純物拡散層と、 上記半導体層の上に、上面が上記ゲート電極の上面とほ
ぼ同じ高さで形成された第１絶縁膜と、 上記ゲート電極及び上記第１絶縁膜の上に形成された第
２絶縁膜と、 上記第１絶縁膜及び上記第２絶縁膜を貫通して上記第１
不純物拡散層に到達する接続部材とを備える半導体装置
であって、 上記ゲート電極の厚さは、３０ｎｍ以上１５０ｎｍ以下
であることを特徴とする半導体装置。1. A semiconductor layer, a gate insulating film formed on the semiconductor layer, a gate electrode formed on the gate insulating film, and a semiconductor layer located laterally below the gate electrode. A first impurity diffusion layer formed on at least a part of the first insulating film; a first insulating film having an upper surface formed on the semiconductor layer at substantially the same height as an upper surface of the gate electrode; The second insulating film formed on the insulating film, and the first insulating film and the second insulating film are penetrated to form the first insulating film.
A semiconductor device comprising a connecting member reaching an impurity diffusion layer, wherein the gate electrode has a thickness of 30 nm or more and 150 nm or less. 【請求項２】 請求項１に記載の半導体装置において、 上記ゲート電極の側面上にはサイドウォールが形成され
ており、 上記第１絶縁膜は、上記半導体層の上のうち上記サイド
ウォールの外側を覆うように形成されていることを特徴
とする半導体装置。2. The semiconductor device according to claim 1, wherein a sidewall is formed on a side surface of the gate electrode, and the first insulating film is outside the sidewall of the semiconductor layer. A semiconductor device formed so as to cover the semiconductor device. 【請求項３】 請求項２に記載の半導体装置において、 上記第１不純物拡散層は、上記サイドウォールの側面下
に位置する上記半導体層内に形成されており、 上記ゲート電極の側方下に位置する上記半導体層内に、
上記第１不純物拡散層の内側面の少なくとも一部に接す
るように形成された第２不純物拡散層を有することを特
徴とする半導体装置。3. The semiconductor device according to claim 2, wherein the first impurity diffusion layer is formed in the semiconductor layer located below a side surface of the sidewall, and below the lateral side of the gate electrode. In the semiconductor layer located,
A semiconductor device comprising a second impurity diffusion layer formed so as to contact at least a part of an inner surface of the first impurity diffusion layer. 【請求項４】 請求項２または３に記載の半導体装置に
おいて、 上記ゲート絶縁膜は、底部が上記半導体層の上に形成さ
れた凹部断面形状を有しており、 上記ゲート絶縁膜の上には凹部断面形状を有するバリア
層がさらに形成されており、 上記ゲート電極は、上記バリア層上に形成されているこ
とを特徴とする半導体装置。4. The semiconductor device according to claim 2, wherein the gate insulating film has a recessed cross section whose bottom is formed on the semiconductor layer, and the gate insulating film is formed on the gate insulating film. Is further formed with a barrier layer having a recess cross-sectional shape, and the gate electrode is formed on the barrier layer. 【請求項５】 半導体層上に電極用膜を形成する工程
（ａ）と、 上記電極用膜を少なくとも一部として有するマスクを用
いてイオン注入を行なうことにより、上記半導体層の一
部に第１不純物拡散層を形成する工程（ｂ）と、 上記工程（ｂ）の後に、上記半導体層の上に絶縁用膜を
形成する工程（ｃ）と、 上記電極用膜及び上記絶縁用膜の上部を除去して、ゲー
ト電極及び第１絶縁膜を形成する工程（ｄ）と、 上記工程（ｄ）の後に、上記ゲート電極及び上記第１絶
縁膜の上に第２絶縁膜を形成する工程（ｅ）と、 上記第１絶縁膜及び上記第２絶縁膜を貫通して上記第１
不純物拡散層に到達する接続部材を形成する工程（ｆ）
とを備える半導体装置の製造方法。5. A step (a) of forming an electrode film on a semiconductor layer, and ion implantation using a mask having the electrode film as at least a part thereof to form a first layer on a part of the semiconductor layer. 1 step (b) of forming an impurity diffusion layer, step (c) of forming an insulating film on the semiconductor layer after the step (b), and an upper portion of the electrode film and the insulating film Is removed to form a gate electrode and a first insulating film (d), and a step of forming a second insulating film on the gate electrode and the first insulating film after the step (d) ( e), the first insulating film and the second insulating film are penetrated, and the first insulating film is formed.
Step (f) of forming a connecting member reaching the impurity diffusion layer
A method for manufacturing a semiconductor device, comprising: 【請求項６】 請求項５に記載の半導体装置の製造方法
において、 上記工程（ｂ）の前に、 上記電極用膜を有するマスクを用いてイオン注入を行う
ことにより、上記半導体層の一部に第２不純物拡散層を
形成する工程と、 上記電極用膜の側面にサイドウォールスペーサ層を形成
する工程とをさらに備え、 上記工程（ｂ）では、上記サイドウォールスペーサ層と
上記電極用膜を有するマスクを用いてイオン注入を行う
ことを特徴とする半導体装置の製造方法。6. The method for manufacturing a semiconductor device according to claim 5, wherein a part of the semiconductor layer is formed by performing ion implantation using a mask having the electrode film before the step (b). And a step of forming a side wall spacer layer on the side surface of the electrode film, in the step (b), the side wall spacer layer and the electrode film are formed. A method for manufacturing a semiconductor device, characterized in that ion implantation is performed using the mask. 【請求項７】 半導体層上にダミー電極用膜を形成する
工程（ａ）と、 上記ダミー電極用膜を少なくとも一部として有するマス
クを用いてイオン注入を行うことにより、上記半導体層
の一部に第１不純物拡散層を形成する工程（ｂ）と、 上記工程（ｂ）の後に、上記半導体層の上に、絶縁用膜
を形成する工程（ｃ）と、 上記ダミー電極用膜及び上記絶縁用膜の上部を除去し
て、ダミー電極及び第１絶縁膜を形成する工程（ｄ）
と、 上記工程（ｄ）の後に、少なくとも上記ダミー電極を除
去して電極形成用凹部を形成する工程（ｅ）と、 上記電極形成用凹部の少なくとも一部を埋めるゲート電
極を形成する工程（ｆ）と上記ゲート電極及び上記第１
絶縁膜の上に第２絶縁膜を形成する工程（ｇ）と上記第
１絶縁膜及び上記第２絶縁膜を貫通して上記第１不純物
拡散層に到達する接続部材を形成する工程（ｈ）とを備
える半導体装置の製造方法。7. A step (a) of forming a film for a dummy electrode on a semiconductor layer, and a portion of the semiconductor layer by performing ion implantation using a mask having the film for a dummy electrode as at least a part thereof. A step (b) of forming a first impurity diffusion layer on the semiconductor layer, a step (c) of forming an insulating film on the semiconductor layer after the step (b), the dummy electrode film and the insulating film. Removing the upper portion of the working film to form a dummy electrode and a first insulating film (d)
A step (e) of removing at least the dummy electrode to form an electrode forming recess after the step (d), and a step of forming a gate electrode filling at least a part of the electrode forming recess (f) ) And the gate electrode and the first
Step (g) of forming a second insulating film on the insulating film, and step (h) of forming a connecting member that penetrates the first insulating film and the second insulating film and reaches the first impurity diffusion layer. A method for manufacturing a semiconductor device, comprising: 【請求項８】 請求項７に記載の半導体装置の製造方法
において、 上記工程（ｂ）の前に、 上記ダミー電極用膜を有するマスクを用いてイオン注入
を行うことにより、上記半導体層の一部に第２不純物拡
散層を形成する工程と、 上記ダミー電極用膜の側面にサイドウォールスペーサ層
を形成する工程とをさらに備え、 上記工程（ｂ）では、上記サイドウォールスペーサ層と
上記ダミー電極用膜を有するマスクを用いてイオン注入
を行うことを特徴とする半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein before the step (b), ion implantation is performed using a mask having the film for dummy electrodes, whereby one of the semiconductor layers is formed. Further comprising a step of forming a second impurity diffusion layer in the portion, and a step of forming a sidewall spacer layer on the side surface of the dummy electrode film, in the step (b), the sidewall spacer layer and the dummy electrode are formed. A method of manufacturing a semiconductor device, which comprises performing ion implantation using a mask having a coating film. 【請求項９】 請求項７または８に記載の半導体装置の
製造方法において、 上記ゲート電極は、金属膜からなることを特徴とする半
導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 7, wherein the gate electrode is made of a metal film. 【請求項１０】 請求項７〜９のうちいずれか１つに記
載の半導体装置の製造方法において、 上記工程（ｆ）では、上記電極形成用凹部に露出する上
記半導体層の上に金属酸化膜からなるゲート絶縁膜を形
成した後に、上記ゲート電極を形成することを特徴とす
る半導体装置の製造方法。10. The method for manufacturing a semiconductor device according to claim 7, wherein in the step (f), a metal oxide film is formed on the semiconductor layer exposed in the electrode formation recess. A method of manufacturing a semiconductor device, comprising forming the gate electrode after forming a gate insulating film made of.
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Cited By (3)

* Cited by examiner, † Cited by third party
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JP2008518487A (en) * 2004-11-02 2008-05-29 インテル コーポレイション Method of manufacturing a semiconductor device having a high dielectric constant gate dielectric layer and a silicide gate electrode
JP2008244108A (en) * 2007-03-27 2008-10-09 Toshiba Corp Semiconductor device and method of manufacturing the same
JP2008544517A (en) * 2005-06-16 2008-12-04 エヌエックスピー ビー ヴィ Semiconductor device having polysilicon electrode

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