JP2003332425A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、層間絶縁膜に設け
た導電性プラグを介した配線構造を有する半導体装置及
びその製造方法、特にドライエッチングを用い、層間絶
縁膜にプラグ部を設けるための開口形成を行う技術に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a wiring structure via a conductive plug provided in an interlayer insulating film and a method of manufacturing the same, and particularly to providing a plug portion in the interlayer insulating film by using dry etching. The present invention relates to a technique for forming openings.
【０００２】[0002]
【従来の技術】半導体集積回路素子の高集積化、大容量
化にともなって半導体デバイス上の配線パターンも高密
度化し、配線形成技術はますます微細化及び多層化の方
向に進み、多層配線形成技術の重要性はますます大きく
なっている。また、微細化とともに、例えば、トランジ
スタのゲートピッチも小さくなり、コンタクト穴を所望
の位置にあけるのが困難になっている。2. Description of the Related Art As semiconductor integrated circuit elements have become highly integrated and have large capacities, wiring patterns on semiconductor devices have become denser, and wiring formation technology has become more and more miniaturized and multilayered. Technology is becoming more and more important. Further, with the miniaturization, for example, the gate pitch of the transistor has become smaller, making it difficult to form the contact hole at a desired position.
【０００３】例えば、トランジスタ等の素子とアルミニ
ウム配線が形成されたシリコン基板等の半導体基板上に
第１層間絶縁膜及び第２層間絶縁膜が形成され、第１層
間絶縁膜に埋設されたパッド面を有する第１のプラグと
第２層間絶縁膜に埋設され、第１のプラグのパッド面と
電気的に接続された第２のプラグを介して、素子あるい
はアルミニウム配線と上層のアルミニウム配線とを電気
的に接続する構造がある。For example, a first interlayer insulating film and a second interlayer insulating film are formed on a semiconductor substrate such as a silicon substrate on which elements such as transistors and aluminum wiring are formed, and a pad surface embedded in the first interlayer insulating film. Of the element or the aluminum wiring and the upper aluminum wiring via the second plug which is buried in the first plug and the second interlayer insulating film and electrically connected to the pad surface of the first plug. There is a structure to connect them physically.
【０００４】この構造において、第１のプラグのパッド
面上に第２のプラグを形成する場合、アライメントずれ
（踏み外し）が生じると、第２のプラグとその下層にあ
る素子あるいはアルミニウム配線との短絡が生じる。In this structure, when the second plug is formed on the pad surface of the first plug, if misalignment (stepping off) occurs, the second plug is short-circuited with the element or aluminum wiring in the lower layer. Occurs.
【０００５】例えば、トランジスタのゲート間に第１の
ホールを形成し、第１のホール内にＷ等の金属を埋めて
第１のプラグを形成する場合、アライメントずれに対し
て許容できるＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏ
ｎｔａｃｔ：自己整合コンタクト）構造を用いると、開
口径を大きくできるので、第２のプラグの踏み外しに対
して有利であるが、第１のホールを形成するためのエッ
チングにおけるエッチング選択性を考慮したストッパ膜
が必要になり、また、垂直形状を得るのが困難であり、
さらには、プロセス再現性を得ることが困難であるとい
う問題がある。For example, when a first hole is formed between the gates of transistors and a first plug is formed by filling the first hole with a metal such as W, a SAC (Self) that can tolerate misalignment is formed. -Aligned Co
ntact: self-aligned contact) structure, the opening diameter can be increased, which is advantageous for the stepping off of the second plug, but a stopper considering etching selectivity in etching for forming the first hole. A membrane is needed and it is difficult to get a vertical shape,
Furthermore, it is difficult to obtain process reproducibility.
【０００６】ＳＡＣ構造を用いないで、ゲート間に第１
のホールを形成する場合には、エッチング用レジストマ
スクの写真製版時におけるアライメントずれを見込ん
で、開口径を小さくする必要があり、その結果、第１の
プラグのパッド面上部の第２のプラグの踏み外しが生じ
ることがある。Without using the SAC structure, the first
In the case of forming the holes of 1), it is necessary to reduce the opening diameter in consideration of the misalignment of the resist mask for etching during photolithography. Stepping may occur.
【０００７】図６は、従来のパッド構造における踏み外
しの状態を示す断面図である。図において１は半導体基
板、２はＳｉＯ２膜、７はトランジスタであり、トラン
ジスタ７はゲート３、ゲート３のサイドのＬＤＤ４、ゲ
ート３及びＬＤＤ４を覆うＳｉＯ２膜５及びＳｉＮ膜６
といった絶縁膜を備える。FIG. 6 is a sectional view showing a state where the conventional pad structure has been stepped off. In the figure, 1 is a semiconductor substrate, 2 is a SiO 2 film, and 7 is a transistor. The transistor 7 is a gate 3, an LDD 4 on the side of the gate 3, a SiO 2 film 5 and a SiN film 6 covering the gate 3 and LDD 4.
Such an insulating film is provided.
【０００８】８はＳｉＮ、ＳｉＯ２等からなる第１層間
絶縁膜、１１はフォトレジストの写真製版で形成したマ
スクパターンとエッチングによりゲート３間の第１層間
絶縁膜に開口された第１のホールであり、第１のホール
１１内にはＴｉＮからなるバリアメタル９を介してＷが
埋め込まれ、第１のプラグ１０が形成されている。Reference numeral 8 is a first interlayer insulating film made of SiN, SiO 2 or the like, and 11 is a first hole formed in the first interlayer insulating film between the gates 3 by etching with a mask pattern formed by photolithography of photoresist. Thus, W is embedded in the first hole 11 through the barrier metal 9 made of TiN, and the first plug 10 is formed.
【０００９】１２は第１層間絶縁膜８上に成膜された第
２層間絶縁膜、１５は第２層間絶縁膜の第１のホール１
１上部にフォトレジストの写真製版で形成したマスクパ
ターンとエッチングにより開口された第２のホールであ
り、第２のホール１５内にはＴｉＮからなるバリアメタ
ルを介してＷからなる第２のプラグ１４が形成されてい
るが、第１のプラグ１０の径が小さいため第２のプラグ
１４の踏み外し部１４ａが生じ、踏み外し部１４ａが大
きくなると（長くなると）ゲート３と短絡することにな
る。Reference numeral 12 is a second interlayer insulating film formed on the first interlayer insulating film 8, and 15 is a first hole 1 of the second interlayer insulating film.
1 is a second hole opened by etching with a mask pattern formed by photolithography of photoresist on the upper part of the first hole, and a second plug 14 made of W is formed in the second hole 15 through a barrier metal made of TiN. However, since the diameter of the first plug 10 is small, the step-off portion 14a of the second plug 14 is generated, and when the step-off portion 14a becomes large (longer), the gate 3 is short-circuited.
【００１０】[0010]
【発明が解決しようとする課題】上記のように、第１の
プラグと、この第１のプラグ上部に第２のプラグを配置
し、第１のプラグと第２のプラグとを電気的に接続する
ことによって多層配線構造を形成する場合、第１のプラ
グに対して第２のプラグの踏み外し部が生じ、この踏み
外し部と下層の素子あるいは金属配線との短絡が生じ、
歩留まりが低下するという問題があった。As described above, the first plug and the second plug are arranged on the upper part of the first plug, and the first plug and the second plug are electrically connected. When a multilayer wiring structure is formed by doing so, a stepping off portion of the second plug is generated with respect to the first plug, and a short circuit occurs between the stepping off portion and the element or metal wiring in the lower layer,
There is a problem that the yield is reduced.
【００１１】本発明は、上記のような問題を解決するも
のであり、第１のプラグに対して第２のプラグの踏み外
し部が生じない構造とし、歩留まりを向上させることが
できる半導体装置及びその製造法の提供を目的とする。The present invention solves the above problems, and a semiconductor device having a structure in which the stepped-off portion of the second plug does not occur with respect to the first plug and which can improve the yield, and the same. The purpose is to provide a manufacturing method.
【００１２】[0012]
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に形成された下層層間絶縁膜及び該下
層層間絶縁膜上に形成された上層層間絶縁膜、上記下層
層間絶縁膜に形成され、該下層層間絶縁膜の上面におい
て該下層層間絶縁膜の下面におけるよりも大きな開口径
または開口幅を有する第１のホールまたは溝、該第１の
ホールまたは溝内に埋設された、導電性材料からなり上
面をパッド面とする第１のプラグまたは配線、上記上層
層間絶縁膜の上記第１のホールまたは溝上部に形成さ
れ、上記下層層間絶縁膜の上面における開口径または開
口幅よりも小さな開口径または開口幅を有する第２のホ
ールまたは溝、該第２のホールまたは溝に埋設され、上
記第１のプラグまたは配線のパッド面と電気的に接続さ
れた導電性材料からなる第２のプラグまたは配線を備え
たものである。A semiconductor device according to the present invention comprises a lower interlayer insulating film formed on a semiconductor substrate, an upper interlayer insulating film formed on the lower interlayer insulating film, and the lower interlayer insulating film. A first hole or groove formed in the upper surface of the lower interlayer insulating film and having a larger opening diameter or opening width than in the lower surface of the lower interlayer insulating film; and a conductive material embedded in the first hole or groove. Plug or wiring made of a conductive material and having an upper surface as a pad surface, formed above the first hole or groove of the upper interlayer insulating film and having a diameter larger than the opening diameter or the opening width in the upper surface of the lower interlayer insulating film. A second hole or groove having a small opening diameter or opening width, and a conductive material embedded in the second hole or groove and electrically connected to the pad surface of the first plug or wiring. Those having a second plug or wiring that.
【００１３】また、上記第１のホールまたは溝の上部エ
ッジが曲面を有するものである。The upper edge of the first hole or groove has a curved surface.
【００１４】本発明に係る半導体装置の製造方法は、半
導体基板上に、下層層間絶縁膜を成膜する第１の工程、
該下層層間絶縁膜に、マスクパターンを用い、異方性ド
ライエッチングと等方性ドライエッチングとを行うこと
によって、上記下層層間絶縁膜の上面において上記下層
層間絶縁膜の下面におけるよりも大きな開口径または開
口幅を有する第１のホールまたは溝を形成する第２の工
程、該第１のホールまたは溝に導電性材料を埋設して上
面をパッド面とする第１のプラグまたは配線を形成する
第３の工程、上記下層層間絶縁膜上に上層層間絶縁膜を
成膜する第４の工程、該上層層間絶縁膜の上記第１のホ
ールまたは溝上部に異方性ドライエッチングにより上記
第１のホールまたは溝の上記下層層間絶縁膜上面におけ
る開口径または開口幅より小さな開口径または開口幅を
有する第２のホールまたは溝を形成する第５の工程、該
第２のホールまたは溝に導電性材料を埋設して上記第１
のプラグまたは配線のパッド面と電気的に接続された第
２のプラグまたは配線を形成する第６の工程を備えたも
のである。The method of manufacturing a semiconductor device according to the present invention comprises a first step of forming a lower interlayer insulating film on a semiconductor substrate,
A mask pattern is used for the lower interlayer insulating film, and anisotropic dry etching and isotropic dry etching are performed, so that a larger opening diameter is formed on the upper surface of the lower interlayer insulating film than on the lower surface of the lower interlayer insulating film. Or a second step of forming a first hole or groove having an opening width, and a step of burying a conductive material in the first hole or groove to form a first plug or wiring having an upper surface as a pad surface. 3 step, 4th step of forming an upper interlayer insulating film on the lower interlayer insulating film, 1st hole of the upper hole of the upper interlayer insulating film or anisotropic dry etching above the 1st hole of the upper interlayer insulating film Or a fifth step of forming a second hole or groove having an opening diameter or opening width smaller than the opening diameter or opening width of the groove on the upper surface of the lower interlayer insulating film; The buried conductive material in the groove first
And a sixth step of forming a second plug or wiring electrically connected to the pad surface of the plug or wiring.
【００１５】また、上記第２の工程において、上記等方
性ドライエッチングを行った後、上記異方性ドライエッ
チングを行い、該異方性ドライエッチングによって上記
第１のホールまたは溝が上記下層層間絶縁膜の下面に至
るようにするものである。In the second step, after the isotropic dry etching is performed, the anisotropic dry etching is performed so that the first hole or groove is formed by the anisotropic dry etching. The lower surface of the insulating film is reached.
【００１６】また、上記第２の工程において、上記異方
性ドライエッチングを行った後、上記等方性ドライエッ
チングを行い、該等方性ドライエッチングによって上記
第１のホールまたは溝が上記下層層間絶縁膜の下面に至
るようにするものである。In the second step, after the anisotropic dry etching is performed, the isotropic dry etching is performed, and the first hole or groove is formed by the isotropic dry etching. The lower surface of the insulating film is reached.
【００１７】また、上記第２の工程において、上記異方
性ドライエッチングを行った後、上記等方性ドライエッ
チングを行い、さらに、第２回目の異方性ドライエッチ
ングを行い、該第２回目の異方性ドライエッチングによ
って上記第１のホールまたは溝が上記下層層間絶縁膜の
下面に至るようにするものである。In the second step, the anisotropic dry etching is performed, the isotropic dry etching is performed, and the second anisotropic dry etching is performed. Anisotropic dry etching is performed so that the first hole or groove reaches the lower surface of the lower interlayer insulating film.
【００１８】また、上記第２の工程において、上記異方
性ドライエッチングを行った後、上記マスクパターンを
除去して上記等方性ドライエッチングを行い、該等方性
ドライエッチングによって上記第１のホールが上記下層
層間絶縁膜の下面に至るようにするものである。In the second step, after the anisotropic dry etching is performed, the mask pattern is removed, the isotropic dry etching is performed, and the first isotropic dry etching is performed. The holes reach the lower surface of the lower interlayer insulating film.
【００１９】[0019]
【発明の実施の形態】本発明は、パッド面を有するプラ
グを埋め込むためのホールを層間絶縁膜に形成するに際
して、等方性のドライエッチングと異方性のドライエッ
チングとを種々の組合せ・順序で行うことによって、層
間絶縁膜上面におけるホールの開口径が層間絶縁膜下面
におけるホールの開口径よりも大きくなるようにして、
パッド面の径を、パッド面上に接続される他のプラグの
断面径より大きくすることによって、パッド面を有する
プラグに対する他のプラグの踏み外しをなくすようにし
たものである。以下に、本発明の実施の形態を図に基づ
き説明する。BEST MODE FOR CARRYING OUT THE INVENTION The present invention provides various combinations and sequences of isotropic dry etching and anisotropic dry etching when forming a hole for filling a plug having a pad surface in an interlayer insulating film. By doing so, the opening diameter of the hole on the upper surface of the interlayer insulating film becomes larger than the opening diameter of the hole on the lower surface of the interlayer insulating film,
By making the diameter of the pad surface larger than the cross-sectional diameter of the other plug connected to the pad surface, the stepping of the other plug with respect to the plug having the pad surface is eliminated. Embodiments of the present invention will be described below with reference to the drawings.
【００２０】実施の形態１．図１は、本発明に係る半導
体装置における実施の形態１を示す断面図である。図に
おいて、１は素子としてトランジスタ７が形成された半
導体基板、３はトランジスタ７のゲート、８はトランジ
スタ７を覆う第１層間絶縁膜（下層層間絶縁膜）、１１
ａはゲート３間の第１層間絶縁膜８に、フォトレジスト
の写真製版で形成されたマスクパターンを用い、ドライ
エッチングにより開口された第１のホールであり、第１
のホール１１ａ内にはＴｉＮからなるバリアメタル９を
介してＷが埋め込まれ、第１のプラグ１０ａが形成され
ている。第１のホール１１ａの開口径は、第１層間絶縁
膜８の上面において第１層間絶縁膜８の下面におけるよ
りも大きくなっている。Embodiment 1. 1 is a sectional view showing a first embodiment of a semiconductor device according to the present invention. In the figure, 1 is a semiconductor substrate on which a transistor 7 is formed as an element, 3 is a gate of the transistor 7, 8 is a first interlayer insulating film (lower interlayer insulating film) covering the transistor 7, 11
a is a first hole opened by dry etching in the first interlayer insulating film 8 between the gates 3 using a mask pattern formed by photolithography of photoresist,
W is embedded in the hole 11a through the barrier metal 9 made of TiN to form the first plug 10a. The opening diameter of the first hole 11 a is larger on the upper surface of the first interlayer insulating film 8 than on the lower surface of the first interlayer insulating film 8.
【００２１】１２は第１層間絶縁膜８上に成膜された第
２層間絶縁膜（上層層間絶縁膜）、１５は第２層間絶縁
膜の第１のプラグ１０ａ上部にフォトレジストの写真製
版で形成されたマスクパターンを用い、ドライエッチン
グにより開口された第２のホールであり、第２のホール
１５内にはＴｉＮからなるバリアメタル１３を介してＷ
からなる第２のプラグ１４が形成されている。Reference numeral 12 is a second interlayer insulating film (upper interlayer insulating film) formed on the first interlayer insulating film 8, and 15 is photolithography of photoresist on the first plug 10a of the second interlayer insulating film. It is a second hole opened by dry etching using the formed mask pattern, and W is formed in the second hole 15 through the barrier metal 13 made of TiN.
The second plug 14 is formed.
【００２２】図１に示したように、第２のホール１５の
開口径は、第１のホール１１ａの第１層間絶縁膜８の上
面における開口径より小さいため第２のプラグ１４の踏
み外し部が生じにくくなっている。As shown in FIG. 1, since the opening diameter of the second hole 15 is smaller than the opening diameter of the first hole 11a on the upper surface of the first interlayer insulating film 8, the stepped-out portion of the second plug 14 is It is less likely to occur.
【００２３】図２は、図１に示した構造の製造方法を説
明する断面図である。まず、図２（ａ）に示したよう
に、半導体基板１上にゲート３を有するトランジスタ７
を形成し、トランジスタ７上にＳｉＯ２またはＳｉＮ等
からなる第１層間絶縁膜８を成膜し、第１層間絶縁膜８
上にフォトレジスト１６を塗布した後、写真製版によっ
てフォトレジスト１６のゲート３間上部に開口部１６ａ
を形成する。FIG. 2 is a sectional view for explaining a method of manufacturing the structure shown in FIG. First, as shown in FIG. 2A, a transistor 7 having a gate 3 on a semiconductor substrate 1
Then, a first interlayer insulating film 8 made of SiO 2 or SiN is formed on the transistor 7, and the first interlayer insulating film 8 is formed.
After coating the photoresist 16 on the upper surface, the opening 16a is formed on the upper portion of the photoresist 16 between the gates 3 by photolithography.
To form.
【００２４】次に、図２（ｂ）に示したように、フォト
レジスト１６に形成されたマスクパターンの開口部１６
ａに露出する第１層間絶縁膜８を等方性のドライエッチ
ングによってエッチングし、開口穴８ａを形成する。等
方性のドライエッチングによって、開口穴８ａの径は、
径方向へ広がるように形成される。Next, as shown in FIG. 2B, the opening 16 of the mask pattern formed in the photoresist 16 is formed.
The first interlayer insulating film 8 exposed at a is etched by isotropic dry etching to form an opening 8a. By the isotropic dry etching, the diameter of the opening hole 8a is
It is formed so as to spread in the radial direction.
【００２５】等方性のドライエッチングは、２周波−平
行平板型ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉ
ｎｇ）装置を用い、圧力２０．１ＰａのＣＨＦ３／ＣＦ
４／Ａｒ混合ガスを用いて行うが、装置およびエッチン
グ条件は特に限定されるものではない。The isotropic dry etching is performed by a dual frequency-parallel plate type RIE (Reactive Ion Etchi).
ng) device, CHF 3 / CF at a pressure of 20.1 Pa
4 / Ar mixed gas is used, but the apparatus and etching conditions are not particularly limited.
【００２６】次に、図２（ｃ）に示したように、開口穴
８ａに露出する第１層間絶縁膜８を異方性のドライエッ
チングによって、第１層間絶縁膜８の下面までエッチン
グし半導体基板１上の酸化膜を除去する。この異方性ド
ライエッチングにより、ゲート３間の狭い領域に第１の
ホール１１ａを形成することができる。Next, as shown in FIG. 2C, the first interlayer insulating film 8 exposed in the opening 8a is anisotropically dry-etched to the lower surface of the first interlayer insulating film 8 to form a semiconductor. The oxide film on the substrate 1 is removed. By this anisotropic dry etching, the first hole 11a can be formed in the narrow region between the gates 3.
【００２７】この結果、開口径が第１層間絶縁膜８の下
面で小さく、上面で大きな第１のホール１１ａが形成さ
れる。As a result, a first hole 11a having a small opening diameter on the lower surface of the first interlayer insulating film 8 and a large opening diameter on the upper surface is formed.
【００２８】異方性ドライエッチングは、例えば、上記
２周波−平行平板型ＲＩＥ装置を用い、圧力４．０Ｐａ
のＣ４Ｆ８／Ｏ２／Ａｒ混合ガスを用いて行うが、装置
及びエッチング条件は特に限定されるものではない。The anisotropic dry etching is performed, for example, by using the above-mentioned dual frequency-parallel plate type RIE apparatus and using a pressure of 4.0 Pa.
C 4 F 8 / O 2 / Ar mixed gas is used, but the apparatus and etching conditions are not particularly limited.
【００２９】次に、フォトレジスト１６を除去した後、
図２（ｄ）に示したように、第１のホール１１ａ内に、
ＴｉＮ等のバリアメタル９を成膜した後、Ｗ（タングス
テン）等の金属を成膜後ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によっ
て、第１のプラグ１０ａを形成し、さらに、第１層間絶
縁膜８上にＳｉＯ２またはＳｉＮ等からなる第２（上
層）層間絶縁膜１２を成膜し、第１のプラグ１０ａ上部
の第２層間絶縁膜１２に第１のホール１１ａの第１層間
絶縁膜８の上面における開口径よりも小さい開口径の第
２のホール１５を上記異方性ドライエッチングと同じ条
件で形成し、第２のホール１５内に、ＴｉＮ等のバリア
メタル１３を成膜した後、Ｗ（タングステン）等の金属
を成膜後ＣＭＰ法によって、第２のプラグ１４を形成す
る。Next, after removing the photoresist 16,
As shown in FIG. 2D, in the first hole 11a,
After forming a barrier metal 9 such as TiN, a metal such as W (tungsten) is formed and then CMP (Chemical M
The first plug 10a is formed by an electrical polishing method, and a second (upper) interlayer insulating film 12 made of SiO 2 or SiN is formed on the first interlayer insulating film 8 to form the first plug 10a. A second hole 15 having an opening diameter smaller than the opening diameter of the first hole 11a on the upper surface of the first interlayer insulating film 8 is formed in the second interlayer insulating film 12 above 10a under the same conditions as the anisotropic dry etching. Then, a barrier metal 13 such as TiN is deposited in the second hole 15, and then a metal such as W (tungsten) is deposited, and then the second plug 14 is formed by the CMP method.
【００３０】以上のように、本実施の形態においては、
第１のホール１１ａの上部開口径を大きくし、第１のホ
ール１１ａ上部の第２のホール１５の開口径を第１のホ
ール１１ａの上部開口径より小さくしたので、第１のホ
ール１１ａ内に埋め込まれた第１のプラグ１０ａに対し
て第２のホール１５内に埋め込まれた第２のプラグ１４
が踏み外すことがなくなり、歩留まりが向上する。As described above, in the present embodiment,
Since the upper opening diameter of the first hole 11a is made large and the opening diameter of the second hole 15 above the first hole 11a is made smaller than the upper opening diameter of the first hole 11a, The second plug 14 embedded in the second hole 15 with respect to the first plug 10a embedded
Does not get out of the way, improving the yield.
【００３１】実施の形態２．図３は、本発明に係る半導
体装置の製造方法の実施の形態２を説明する断面図であ
り、図において図１及び図２と同一符号は同一部分また
は相当部分を示す。Embodiment 2. 3 is a cross-sectional view illustrating a second embodiment of the method of manufacturing a semiconductor device according to the present invention, in which the same reference numerals as those in FIGS. 1 and 2 indicate the same or corresponding portions.
【００３２】上記実施の形態１では、第１ステップとし
てフォトレジスト１６に形成したマスクパターンの開口
部に露出する第１層間絶縁膜８を等方性のドライエッチ
ングによってエッチングした。本実施の形態は、図３
（ａ）に示したように、第１ステップとしてフォトレジ
スト１６に形成したマスクパターンの開口部に露出する
第１層間絶縁膜８を異方性のドライエッチングによって
エッチングして開口径が小さな第１のホール１１ａを形
成した後、図３（ｂ）に示したように、フォトレジスト
１６をマスクとして等方性のドライエッチングにより、
第１のホール１１ａの上部開口径を大きくするととも
に、第１層間絶縁膜８の下面までエッチングし、半導体
基板１上の酸化膜を除去するものである。In the first embodiment, as the first step, the first interlayer insulating film 8 exposed in the opening of the mask pattern formed on the photoresist 16 is etched by isotropic dry etching. This embodiment is shown in FIG.
As shown in (a), as a first step, the first interlayer insulating film 8 exposed in the opening of the mask pattern formed in the photoresist 16 is etched by anisotropic dry etching to form a small first opening. After forming the hole 11a of the above, as shown in FIG. 3B, by the isotropic dry etching using the photoresist 16 as a mask,
The upper opening diameter of the first hole 11a is increased and the lower surface of the first interlayer insulating film 8 is etched to remove the oxide film on the semiconductor substrate 1.
【００３３】異方性ドライエッチング及び等方性ドライ
エッチングの条件は上記実施の形態１と同様の条件を用
いることができる。The conditions of anisotropic dry etching and isotropic dry etching can be the same as those of the first embodiment.
【００３４】また、図３に示した第１のホール１１ａ形
成の後の工程は、上記実施の形態１と同様である。The process after the formation of the first hole 11a shown in FIG. 3 is the same as that of the first embodiment.
【００３５】また、上記本実施の形態では、等方性ドラ
イエッチングにより、半導体基板１面までエッチングを
行う例を示したが、等方性ドライエッチングにより半導
体基板１面あるいはトランジスタ７の絶縁膜が過剰エッ
チングとなる恐れがある。そこで、異方性ドライエッチ
ングの後の等方性ドライエッチングは半導体基板１面ま
で行わず、等方性ドライエッチングの後、２回目の異方
性ドライエッチングを行い、この２回目の異方性ドライ
エッチングで半導体基板１上の酸化膜２を除去するよう
にして、上記過剰エッチングを避けることができる。Further, in the above-described embodiment, the example in which the surface of the semiconductor substrate 1 is etched by isotropic dry etching has been described. However, the surface of the semiconductor substrate 1 or the insulating film of the transistor 7 is formed by isotropic dry etching. There is a risk of excessive etching. Therefore, the isotropic dry etching after the anisotropic dry etching is not performed to the surface of the semiconductor substrate 1, but the anisotropic dry etching is performed for the second time after the isotropic dry etching. The excess etching can be avoided by removing the oxide film 2 on the semiconductor substrate 1 by dry etching.
【００３６】実施の形態３．図４は、本発明に係る半導
体装置の製造方法の実施の形態３を説明する断面図であ
り、図において図１及び図２と同一符号は同一部分また
は相当部分を示す。Embodiment 3. FIG. 4 is a sectional view for explaining the third embodiment of the method for manufacturing a semiconductor device according to the present invention, in which the same reference numerals as those in FIGS. 1 and 2 designate the same or corresponding parts.
【００３７】上記実施の形態２は、フォトレジスト１６
によりマスクされた状態で等方性ドライエッチングを行
った。フォトレジスト１６は等方性ドライエッチングの
後、異方性ドライエッチングを半導体基板１面まで行う
場合に必要となるが、異方性ドライエッチングを行った
後で等方性ドライエッチングを行う場合にはフォトレジ
スト１６は必ずしも必要としない。In the second embodiment, the photoresist 16 is used.
Isotropic dry etching was performed in a state of being masked by. The photoresist 16 is necessary when anisotropic dry etching is performed up to the surface of the semiconductor substrate 1 after isotropic dry etching, but isotropic dry etching is performed after anisotropic dry etching. Does not necessarily require photoresist 16.
【００３８】本実施の形態は、図４（ａ）に示した異方
性ドライエッチングの後、図４（ｂ）に示したように、
フォトレジスト１６を除去し、図４（ｃ）に示したよう
に、フォトレジスト１６がない状態で第１層間絶縁膜８
の下面まで等方性ドライエッチングを行うものである。In this embodiment, after the anisotropic dry etching shown in FIG. 4A, as shown in FIG.
The photoresist 16 is removed, and as shown in FIG. 4C, the first interlayer insulating film 8 is formed without the photoresist 16.
Isotropic dry etching is performed up to the lower surface of the.
【００３９】本実施の形態においては、フォトレジスト
１６がないので、異方性ドライエッチングによって形成
された第１のホール１１ａの開口部の上部エッジが等方
性ドライエッチングにより、曲面を持つ形にエッチング
され、第１のホール１１ａの第１層間絶縁膜８の上面に
おける開口径をより大きくすることができ、踏み外し防
止効果がより大きくなる。In this embodiment, since the photoresist 16 is not provided, the upper edge of the opening of the first hole 11a formed by anisotropic dry etching has a curved surface by isotropic dry etching. By etching, the opening diameter of the first hole 11a in the upper surface of the first interlayer insulating film 8 can be made larger, and the effect of preventing the stepping off becomes larger.
【００４０】実施の形態４．図５は、本発明に係る半導
体装置の製造方法の実施の形態４を説明する断面図であ
り、図において図１及び図２と同一符号は同一部分また
は相当部分を示す。Fourth Embodiment FIG. 5 is a cross-sectional view illustrating a fourth embodiment of the method of manufacturing a semiconductor device according to the present invention, in which the same reference numerals as those in FIGS. 1 and 2 denote the same or corresponding parts.
【００４１】上記実施の形態１〜３は、トランジスタ７
のゲート３間に第１のホール１１ａを形成し、第１のホ
ール１１ａ内に第１のプラグ１０ａを形成する例を示し
た。In the first to third embodiments, the transistor 7 is used.
The first hole 11a is formed between the gates 3 and the first plug 10a is formed in the first hole 11a.
【００４２】本実施の形態は、中間の層間絶縁膜１７に
配設されたアルミニウム等からなる配線１８上の第１層
間絶縁膜（下層層間絶縁膜）１９に第１のホール２０を
形成するものである。In the present embodiment, the first hole 20 is formed in the first interlayer insulating film (lower interlayer insulating film) 19 on the wiring 18 made of aluminum or the like provided in the intermediate interlayer insulating film 17. Is.
【００４３】図５に示したように、第１層間絶縁膜１９
に、第１層間絶縁膜１９の上面における開口径が下面に
おける開口径よりも大きい第１のホールまたは溝２０を
形成し、第１のホールまたは溝２０内にバリアメタル２
２を介して第１のプラグまたは配線を形成し、第１層間
絶縁膜１９上に第２層間絶縁膜（上層層間絶縁膜）２３
を成膜し、第２層間絶縁膜２３の第１のホールまたは溝
２０上部に第１のホールまたは溝２０の上面におけるホ
ール開口径または溝開口幅よりも小さな開口径また開口
幅を有する第２のホールまたは溝２４を形成し、第２の
ホールまたは溝２４内にバリアメタル２６を介して第２
のプラグまたは配線２５を形成し、第２のプラグまたは
配線２５を第１のプラグまたは配線２１のパッド面２１
ａと電気的に接続するものである。As shown in FIG. 5, the first interlayer insulating film 19 is formed.
First, a first hole or groove 20 having an opening diameter on the upper surface of the first interlayer insulating film 19 larger than the opening diameter on the lower surface is formed, and the barrier metal 2 is formed in the first hole or groove 20.
A first plug or wiring is formed through the second interlayer insulating film 19 and the second interlayer insulating film (upper interlayer insulating film) 23 is formed on the first interlayer insulating film 19.
A second opening having a smaller opening diameter or opening width than the hole opening diameter or the groove opening width on the upper surface of the first hole or groove 20 above the first hole or groove 20 of the second interlayer insulating film 23. Hole or groove 24 is formed, and the second hole or groove 24 is formed in the second hole or groove 24 through the barrier metal 26.
Of the first plug or wiring 21 and the pad surface 21 of the first plug or wiring 21.
It is electrically connected to a.
【００４４】本実施の形態における第１のホールまたは
溝２０の形成は、上記実施の形態１〜３に示した異方性
ドライエッチングと等方性ドライエッチングの種々な組
合せ・順序を採用することによって第１のホールまたは
溝２０の上部開口径または開口幅を大きくすることがで
き、また、第１のホールまたは溝２０形成後、バリアメ
タル２２、第１のプラグまたは配線２１、第２層間絶縁
膜２３、第２のホールまたは溝２４、バリアメタル２
６、第２のプラグまたは配線２５は、上記実施の形態１
と同様にして形成することができる。In forming the first hole or groove 20 in this embodiment, various combinations and orders of anisotropic dry etching and isotropic dry etching shown in the above-mentioned first to third embodiments are adopted. The upper opening diameter or opening width of the first hole or groove 20 can be increased by using the first hole or groove 20, and after forming the first hole or groove 20, the barrier metal 22, the first plug or wiring 21, and the second interlayer insulation. Film 23, second hole or groove 24, barrier metal 2
6, the second plug or the wiring 25 is the same as in the first embodiment.
It can be formed in the same manner as.
【００４５】なお、上記実施の形態１ないし４におい
て、第１の層間絶縁膜及び第２の層間絶縁膜が単層の場
合を示したが、例えば、第１の層間絶縁膜及び第２の層
間絶縁膜それぞれがＳｉＯ２とＳｉＮとの多層構造の場
合にも、本発明は適用できるものである。In the first to fourth embodiments described above, the case where the first interlayer insulating film and the second interlayer insulating film are single layers has been described. For example, the first interlayer insulating film and the second interlayer insulating film are shown. The present invention can also be applied to a case where each insulating film has a multilayer structure of SiO 2 and SiN.
【００４６】[0046]
【発明の効果】本発明に係る半導体装置によれば、半導
体基板上に形成された下層層間絶縁膜及び該下層層間絶
縁膜上に形成された上層層間絶縁膜、上記下層層間絶縁
膜に形成され、該下層層間絶縁膜の上面において該下層
層間絶縁膜の下面におけるよりも大きな開口径または開
口幅を有する第１のホールまたは溝、該第１のホールま
たは溝内に埋設された、導電性材料からなり上面をパッ
ド面とする第１のプラグまたは配線、上記上層層間絶縁
膜の上記第１のホールまたは溝上部に形成され、上記下
層層間絶縁膜の上面における開口径または開口幅よりも
小さな開口径または開口幅を有する第２のホールまたは
溝、該第２のホールまたは溝に埋設され、上記第１のプ
ラグまたは配線のパッド面と電気的に接続された導電性
材料からなる第２のプラグまたは配線を備えたものであ
るので、下層層間絶縁膜の上部における開口径または開
口幅を大きくすることができ、歩留まりが向上する。According to the semiconductor device of the present invention, the lower interlayer insulating film formed on the semiconductor substrate, the upper interlayer insulating film formed on the lower interlayer insulating film, and the lower interlayer insulating film formed on the lower interlayer insulating film. A first hole or groove having a larger opening diameter or opening width on the upper surface of the lower interlayer insulating film than on the lower surface of the lower interlayer insulating film, and a conductive material embedded in the first hole or groove. A first plug or wiring having an upper surface serving as a pad surface, and an opening smaller than the opening diameter or opening width formed on the upper surface of the lower interlayer insulating film in the first hole or groove of the upper interlayer insulating film. A second hole or groove having a diameter or opening width, and a second hole embedded in the second hole or groove and made of a conductive material electrically connected to the pad surface of the first plug or wiring. Since those having a plug or wire, the opening diameter or opening width at the top of the lower interlayer insulating film that can be increased and the yield is improved.
【００４７】また、上記第１のホールまたは溝の上部エ
ッジが曲面を有するものであるので、下層層間絶縁膜の
上部における開口径または開口幅をより大きくすること
ができ、踏み外しを防止する効果がより大きくなる。Further, since the upper edge of the first hole or groove has a curved surface, the opening diameter or opening width in the upper portion of the lower interlayer insulating film can be made larger, and the effect of preventing the stepping off can be obtained. Get bigger.
【００４８】本発明に係る半導体装置の製造方法によれ
ば、半導体基板上に、下層層間絶縁膜を成膜する第１の
工程、該下層層間絶縁膜に、マスクパターンを用い、異
方性ドライエッチングと等方性ドライエッチングとを行
うことによって、上記下層層間絶縁膜の上面において上
記下層層間絶縁膜の下面におけるよりも大きな開口径ま
たは開口幅を有する第１のホールまたは溝を形成する第
２の工程、該第１のホールまたは溝に導電性材料を埋設
して上面をパッド面とする第１のプラグまたは配線を形
成する第３の工程、上記下層層間絶縁膜上に上層層間絶
縁膜を成膜する第４の工程、該上層層間絶縁膜の上記第
１のホールまたは溝上部に異方性ドライエッチングによ
り上記第１のホールまたは溝の上記下層層間絶縁膜上面
における開口径または開口幅より小さな開口径または開
口幅を有する第２のホールまたは溝を形成する第５の工
程、該第２のホールまたは溝に導電性材料を埋設して上
記第１のプラグまたは配線のパッド面と電気的に接続さ
れた第２のプラグまたは配線を形成する第６の工程を備
えたものであるので、下層層間絶縁膜の上部における開
口径または開口幅を大きくすることができ、歩留まりが
向上する。According to the method of manufacturing a semiconductor device of the present invention, a first step of forming a lower interlayer insulating film on a semiconductor substrate, a mask pattern is used for the lower interlayer insulating film, and an anisotropic dry process is performed. A second hole for forming a first hole or groove having a larger opening diameter or opening width on the upper surface of the lower interlayer insulating film than on the lower surface of the lower interlayer insulating film by performing etching and isotropic dry etching. The third step of burying a conductive material in the first hole or groove to form a first plug or wiring having an upper surface as a pad surface, and forming an upper interlayer insulating film on the lower interlayer insulating film. In the fourth step of forming a film, the diameter of the opening of the first hole or groove in the upper surface of the lower interlayer insulating film is increased by anisotropic dry etching on the upper portion of the first hole or groove of the upper interlayer insulating film. Is a fifth step of forming a second hole or groove having an opening diameter or width smaller than the opening width, and a conductive material is embedded in the second hole or groove to form the first plug or wiring pad. Since it includes the sixth step of forming the second plug or the wiring electrically connected to the surface, the opening diameter or the opening width in the upper portion of the lower interlayer insulating film can be increased, and the yield can be increased. improves.
【００４９】また、上記第２の工程において、上記等方
性ドライエッチングを行った後、上記異方性ドライエッ
チングを行い、該異方性ドライエッチングによって上記
第１のホールまたは溝が上記下層層間絶縁膜の下面に至
るようにするものであるので、下層層間絶縁膜の上部に
おける開口径を大きくすることができ、歩留まりが向上
する。In the second step, after the isotropic dry etching is performed, the anisotropic dry etching is performed so that the first hole or groove is formed by the anisotropic dry etching. Since it reaches the lower surface of the insulating film, the opening diameter in the upper portion of the lower interlayer insulating film can be increased and the yield is improved.
【００５０】また、上記第２の工程において、上記異方
性ドライエッチングを行った後、上記等方性ドライエッ
チングを行い、該等方性ドライエッチングによって上記
第１のホールまたは溝が上記下層層間絶縁膜の下面に至
るようにするものであるので、下層層間絶縁膜の上部に
おける開口径または開口幅を大きくすることができ、歩
留まりが向上する。In the second step, after the anisotropic dry etching is performed, the isotropic dry etching is performed, and the first hole or groove is formed by the isotropic dry etching. Since it reaches the lower surface of the insulating film, the opening diameter or opening width in the upper portion of the lower interlayer insulating film can be increased, and the yield is improved.
【００５１】また、上記第２の工程において、上記異方
性ドライエッチングを行った後、上記等方性ドライエッ
チングを行い、さらに、第２回目の異方性ドライエッチ
ングを行い、該第２回目の異方性ドライエッチングによ
って上記第１のホールまたは溝が上記下層層間絶縁膜の
下面に至るようにするものであるので、下層層間絶縁膜
の下面以下の過剰エッチングを防止することができる。In the second step, the anisotropic dry etching is performed, the isotropic dry etching is performed, and the second anisotropic dry etching is performed. Since the first hole or groove is made to reach the lower surface of the lower interlayer insulating film by anisotropic dry etching, it is possible to prevent excessive etching below the lower surface of the lower interlayer insulating film.
【００５２】また、上記第２の工程において、上記異方
性ドライエッチングを行った後、上記マスクパターンを
除去して上記等方性ドライエッチングを行い、該等方性
ドライエッチングによって上記第１のホールまたは溝が
上記下層層間絶縁膜の下面に至るようにするものである
ので、下層層間絶縁膜の上部における開口径または開口
幅をより大きくすることができ、歩留まりが向上する。In the second step, after the anisotropic dry etching is performed, the mask pattern is removed, the isotropic dry etching is performed, and the first isotropic dry etching is performed. Since the holes or the grooves are formed so as to reach the lower surface of the lower interlayer insulating film, the opening diameter or the opening width in the upper portion of the lower interlayer insulating film can be increased and the yield is improved.
【図１】 本発明に係る半導体装置の実施の形態１を示
す断面図である。FIG. 1 is a sectional view showing a first embodiment of a semiconductor device according to the present invention.
【図２】 本発明に係る実施の形態１の半導体装置の製
造方法を説明する断面図である。FIG. 2 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図３】 本発明に係る半導体装置の製造方法の実施の
形態２を説明する断面図である。FIG. 3 is a cross-sectional view illustrating a second embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図４】 本発明に係る半導体装置の製造方法の実施の
形態３を説明する断面図である。FIG. 4 is a cross-sectional view illustrating a third embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図５】 本発明に係る半導体装置の製造方法の実施の
形態４を説明する断面図である。FIG. 5 is a cross-sectional view illustrating a fourth embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図６】 従来の半導体装置の構造を示す断面図であ
る。FIG. 6 is a cross-sectional view showing the structure of a conventional semiconductor device.
１ 半導体基板、２ 酸化膜、３ ゲート、７ トラン
ジスタ、８，１９ 第１層間絶縁膜（下層層間絶縁
膜）、８ａ 開口穴、９，１３，２２，２６ バリアメ
タル、１０ａ 第１のプラグ、１１ａ 第１のホール、
１２，２３ 第２層間絶縁膜（上層層間絶縁膜）、１４
第２のプラグ、１５ 第２のホール、１６ フォトレ
ジスト、１６ａ 開口部、１７ 中間の層間絶縁膜、２
０ 第１のホールまたは溝、２１ 第１のプラグまたは
配線、２１ａ パッド面、２４ 第２のホールまたは
溝、２５ 第２のプラグまたは配線。1 semiconductor substrate, 2 oxide film, 3 gate, 7 transistor, 8,19 first interlayer insulating film (lower interlayer insulating film), 8a opening hole, 9,13,22,26 barrier metal, 10a first plug, 11a The first hall,
12, 23 Second interlayer insulating film (upper interlayer insulating film), 14
Second plug, 15 second hole, 16 photoresist, 16a opening, 17 intermediate interlayer insulating film, 2
0 first hole or groove, 21 first plug or wiring, 21a pad surface, 24 second hole or groove, 25 second plug or wiring
Claims (7)
膜及び該下層層間絶縁膜上に形成された上層層間絶縁
膜、上記下層層間絶縁膜に形成され、該下層層間絶縁膜
の上面において該下層層間絶縁膜の下面におけるよりも
大きな開口径または開口幅を有する第１のホールまたは
溝、該第１のホールまたは溝内に埋設された、導電性材
料からなり上面をパッド面とする第１のプラグまたは配
線、上記上層層間絶縁膜の上記第１のホールまたは溝上
部に形成され、上記下層層間絶縁膜の上面における開口
径または開口幅よりも小さな開口径または開口幅を有す
る第２のホールまたは溝、該第２のホールまたは溝に埋
設され、上記第１のプラグまたは配線のパッド面と電気
的に接続された導電性材料からなる第２のプラグまたは
配線を備えたことを特徴とする半導体装置。1. A lower interlayer insulating film formed on a semiconductor substrate, an upper interlayer insulating film formed on the lower interlayer insulating film, and a lower interlayer insulating film formed on the lower interlayer insulating film. A first hole or groove having an opening diameter or opening width larger than that on the lower surface of the lower interlayer insulating film, and a first surface embedded in the first hole or groove and made of a conductive material and having an upper surface as a pad surface. Second hole formed in the upper part of the first hole or groove of the upper interlayer insulating film and having an opening diameter or opening width smaller than the opening diameter or opening width on the upper surface of the lower interlayer insulating film. Or a second plug or wiring made of a conductive material buried in the groove, the second hole or the groove, and electrically connected to the pad surface of the first plug or the wiring. Semiconductor device to collect.
が曲面を有することを特徴とする請求項１記載の半導体
装置。2. The semiconductor device according to claim 1, wherein an upper edge of the first hole or groove has a curved surface.
する第１の工程、 該下層層間絶縁膜に、マスクパターンを用い、異方性ド
ライエッチングと等方性ドライエッチングとを行うこと
によって、上記下層層間絶縁膜の上面において上記下層
層間絶縁膜の下面におけるよりも大きな開口径または開
口幅を有する第１のホールまたは溝を形成する第２の工
程、 該第１のホールまたは溝に導電性材料を埋設して上面を
パッド面とする第１のプラグまたは配線を形成する第３
の工程、 上記下層層間絶縁膜上に上層層間絶縁膜を成膜する第４
の工程、 該上層層間絶縁膜の上記第１のホールまたは溝上部に異
方性ドライエッチングにより上記第１のホールまたは溝
の上記下層層間絶縁膜上面における開口径または開口幅
より小さな開口径または開口幅を有する第２のホールま
たは溝を形成する第５の工程、 該第２のホールまたは溝に導電性材料を埋設して上記第
１のプラグまたは配線のパッド面と電気的に接続された
第２のプラグまたは配線を形成する第６の工程を備えた
ことを特徴とする半導体装置の製造方法。3. A first step of forming a lower interlayer insulating film on a semiconductor substrate, wherein anisotropic dry etching and isotropic dry etching are performed on the lower interlayer insulating film using a mask pattern. A second step of forming a first hole or groove having a larger opening diameter or opening width on the upper surface of the lower interlayer insulating film than on the lower surface of the lower interlayer insulating film, Third step of burying a conductive material to form a first plug or wiring having an upper surface as a pad surface
The step of forming an upper interlayer insulating film on the lower interlayer insulating film,
A step of anisotropic dry etching above the first hole or groove of the upper interlayer insulating film, the opening diameter or opening being smaller than the opening diameter or opening width of the first hole or groove on the upper surface of the lower interlayer insulating film. A fifth step of forming a second hole or groove having a width, a second step in which a conductive material is embedded in the second hole or groove and electrically connected to the pad surface of the first plug or wiring. A method of manufacturing a semiconductor device, comprising a sixth step of forming a second plug or wiring.
ライエッチングを行った後、上記異方性ドライエッチン
グを行い、該異方性ドライエッチングによって上記第１
のホールまたは溝が上記下層層間絶縁膜の下面に至るよ
うにすることを特徴とする請求項３記載の半導体装置の
製造方法。4. In the second step, the anisotropic dry etching is performed after the isotropic dry etching, and the first dry etching is performed by the anisotropic dry etching.
4. The method of manufacturing a semiconductor device according to claim 3, wherein the hole or groove is formed so as to reach the lower surface of the lower interlayer insulating film.
ライエッチングを行った後、上記等方性ドライエッチン
グを行い、該等方性ドライエッチングによって上記第１
のホールまたは溝が上記下層層間絶縁膜の下面に至るよ
うにすることを特徴とする請求項３記載の半導体装置の
製造方法。5. In the second step, the anisotropic dry etching is performed, then the isotropic dry etching is performed, and the first dry etching is performed by the isotropic dry etching.
4. The method of manufacturing a semiconductor device according to claim 3, wherein the hole or groove is formed so as to reach the lower surface of the lower interlayer insulating film.
ライエッチングを行った後、上記等方性ドライエッチン
グを行い、さらに、第２回目の異方性ドライエッチング
を行い、該第２回目の異方性ドライエッチングによって
上記第１のホールまたは溝が上記下層層間絶縁膜の下面
に至るようにすることを特徴とする請求項３記載の半導
体装置の製造方法。6. In the second step, after the anisotropic dry etching is performed, the isotropic dry etching is performed, and a second anisotropic dry etching is performed, and the second anisotropic dry etching is performed. 4. The method of manufacturing a semiconductor device according to claim 3, wherein the first hole or groove is made to reach the lower surface of the lower interlayer insulating film by anisotropic dry etching.
ライエッチングを行った後、上記マスクパターンを除去
して上記等方性ドライエッチングを行い、該等方性ドラ
イエッチングによって上記第１のホールが上記下層層間
絶縁膜の下面に至るようにすることを特徴とする請求項
３記載の半導体装置の製造方法。7. In the second step, after the anisotropic dry etching is performed, the mask pattern is removed, the isotropic dry etching is performed, and the first dry etching is performed by the isotropic dry etching. 4. The method for manufacturing a semiconductor device according to claim 3, wherein the holes are formed so as to reach the lower surface of the lower interlayer insulating film.
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