JP2003332341A - Semiconductor device and manufacturing method thereof - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To improve adhesiveness of bump electrodes and electromigration resistance in a semiconductor device. <P>SOLUTION: This manufacturing method of a semiconductor device comprises the steps of: forming a passivation film 21 and a polyimide resin film 22, having open pad regions PAD on a third layer wiring M3 composed of Al on a semiconductor substrate 1; forming a Ti film 31 as a barrier film of the polyimide resin film 22 including the pad regions PAD; depositing on the Ti film 31 an Au film 33 containing Pt (platinum) of 30 wt.% or smaller, preferably of 5-10 wt.% by sputtering; forming a resist film R having openings on the pad regions PAD; and forming Au-plated films 35 for constituting bump electrodes on the pad regions PAD by electrolytic plating. Herewith, an oxide formed between the Au film 33 and the Ti film 31 is reduced by the catalytic action of Pt, and adhesiveness of bump electrodes and electromigration resistance can be improved. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、バンプ電極の下層に位置す
る下地膜を有する半導体装置およびその製造方法に適用
して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a semiconductor device having a base film located below a bump electrode and a technique effectively applied to a manufacturing method thereof.

【０００２】[0002]

【従来の技術】ＩＣ（Integrated Circuit）チップの表
面のボンディングパッド部とパッケージのリードとを金
細線などで電気的に接続するワイヤーボンディング（wi
re bonding）に比べ、小型・薄型化を実現できるパッケ
ージとしてワイヤレスボンディングが実用化されてい
る。2. Description of the Related Art Wire bonding (wi) for electrically connecting a bonding pad portion on the surface of an IC (Integrated Circuit) chip and a package lead with a gold wire or the like.
Wireless bonding has been put into practical use as a package that can be made smaller and thinner than rebonding).

【０００３】このワイヤレスボンディングとは、ＩＣチ
ップを、テープや基板などに実装する際、金細線等のボ
ンディングワイヤーを使わず、チップのボンディングパ
ッド部に形成した突起（バンプ）を接続する実装形態を
いう。[0003] This wireless bonding is a mounting form in which an IC chip is mounted on a tape, a substrate or the like without using a bonding wire such as a fine gold wire and a protrusion (bump) formed on a bonding pad portion of the chip is connected. Say.

【０００４】例えば、前記バンプは、金（Ａｕ）等の導
電性材料を用いて、電界メッキ法により形成することが
できる。この際、バンプを構成する金（Ａｕ）等の金属
と、ボンディングパッド部から露出した配線とが接触す
ることにより不所望の生成物を形成することを防止する
ため、例えば、Ｔｉ（チタン）やＴｉＷ（チタンタング
ステン）等の導電性膜よりなるバリア膜を形成する。For example, the bumps can be formed by an electroplating method using a conductive material such as gold (Au). At this time, in order to prevent formation of an undesired product due to contact between the metal such as gold (Au) forming the bump and the wiring exposed from the bonding pad portion, for example, Ti (titanium) or A barrier film made of a conductive film such as TiW (titanium tungsten) is formed.

【０００５】[0005]

【発明が解決しようとする課題】本発明者らは、半導体
装置（半導体集積回路装置）の研究・開発に従事してい
る。そこで、パッド部上に、Ｔｉ（チタン）やＴｉＷ
（チタンタングステン）等の導電性膜よりなるバリア膜
を形成し、さらに、その上部に、金（Ａｕ）等の導電性
膜よりなるシード層を形成し、さらに、その上部に金
（Ａｕ）よりなるバンプ電極を形成する半導体装置につ
いて検討した。The present inventors are engaged in research and development of semiconductor devices (semiconductor integrated circuit devices). Therefore, on the pad part, Ti (titanium) or TiW
A barrier film made of a conductive film such as (titanium tungsten) is formed, a seed layer made of a conductive film such as gold (Au) is further formed on the barrier film, and gold (Au) is formed on the seed layer. Of the semiconductor device for forming the bump electrode of

【０００６】その結果、前述の半導体装置の信頼度試験
後において、バンプの剥離が発生するものが見られた。As a result, it was found that after the reliability test of the above-mentioned semiconductor device, the peeling of the bump occurred.

【０００７】本発明の目的は、半導体装置のバンプの接
着性を向上させることにある。An object of the present invention is to improve the adhesiveness of bumps of a semiconductor device.

【０００８】また、本発明の他の目的は、半導体装置の
エレクトロマイグレーション耐性を向上させることにあ
る。Another object of the present invention is to improve electromigration resistance of a semiconductor device.

【０００９】また、本発明の他の目的は、半導体装置の
特性を向上させ、また、歩留まりを向上させることにあ
る。Another object of the present invention is to improve the characteristics of a semiconductor device and also improve the yield.

【００１０】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。The above objects and novel features of the present invention will be apparent from the description of the present specification and the accompanying drawings.

【００１１】[0011]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.

【００１２】（１）本発明の半導体装置は、半導体チッ
プ領域に形成された配線のパッド領域上の下地膜であっ
て、前記パッド領域上に形成された第１導電性膜と、こ
の第１導電性膜上に形成される第１導電性膜より抵抗の
小さい第２導電性膜とを有する下地膜と、この下地膜上
に形成されたバンプ電極と、を有し、前記第２導電性膜
中には、触媒作用を有する金属が含まれているものであ
る。この第１導電性膜は、例えば、チタン（Ｔｉ）膜も
しくはチタンタングステン（ＴｉＷ）膜である。また、
これらの膜は、スパッタ法により形成することができ
る。また、配線は、例えば、アルミニウム（Ａｌ）を主
成分とする配線である。また、第２導電性膜は、例え
ば、Ａｕ（金）膜よりなる。また、触媒作用を有する金
属は、例えば、白金族の金属であり、Ｐｔ（白金）、Ｐ
ｄ（パラジウム）等である。また、この触媒作用とは、
例えば、第２導電性膜と第１導電性膜との界面に形成さ
れる酸化物を還元する作用をいう。また、バンプ電極
は、例えば、金を電界メッキすることにより形成するこ
とができる。(1) A semiconductor device of the present invention is a base film on a pad region of a wiring formed in a semiconductor chip region, the first conductive film formed on the pad region, and the first conductive film. A second conductive film having a resistance lower than that of the first conductive film formed on the conductive film; and a bump electrode formed on the base film. The film contains a metal having a catalytic action. The first conductive film is, for example, a titanium (Ti) film or a titanium tungsten (TiW) film. Also,
These films can be formed by a sputtering method. The wiring is, for example, a wiring whose main component is aluminum (Al). The second conductive film is, for example, an Au (gold) film. The metal having a catalytic action is, for example, a platinum group metal such as Pt (platinum) or P
d (palladium) and the like. Also, this catalytic action
For example, it refers to the action of reducing the oxide formed at the interface between the second conductive film and the first conductive film. The bump electrodes can be formed by electroplating gold, for example.

【００１３】（２）本発明の半導体装置の製造方法は、
（ａ）半導体基板上に、配線を形成する工程と、（ｂ）
前記配線上に絶縁膜を形成し、前記絶縁膜を選択的に除
去することにより、前記配線のパッド領域を露出させる
工程と、（ｃ）前記パッド領域上に、第１導電性膜を形
成する工程と、（ｄ）前記第１導電性膜上に、触媒作用
を有する金属を含有する第２導電性膜を形成する工程
と、（ｅ）前記第２導電性膜をメッキ液に浸漬し、前記
第２導電性膜に電位を印加することによって、前記第２
導電性膜上にメッキ膜を形成する工程と、を有するもの
である。この第１導電性膜は、例えば、チタン（Ｔｉ）
膜もしくはチタンタングステン（ＴｉＷ）膜である。ま
た、これらの膜は、スパッタ法により形成することがで
きる。また、配線は、例えば、アルミニウム（Ａｌ）を
主成分とする配線である。また、第２導電性膜は、例え
ば、金を主成分とする。また、この金膜中に、触媒作用
を有する金属、例えば、白金族の金属を含有させる手段
としては、金中に５〜１０ｗｔ％（重量％）程度の白金
族の金属（例えば、Ｐｔ（白金）やＰｄ（パラジウム）
等）を含有するターゲット（平板）を用いたスパッタ法
が挙げられる。また、この触媒作用とは、例えば、第２
導電性膜と第１導電性膜との界面に形成される酸化物を
還元する作用をいう。また、バンプ電極は、例えば、金
を電界メッキすることにより形成することができる。(2) The semiconductor device manufacturing method of the present invention is
(A) a step of forming wiring on a semiconductor substrate, and (b)
Forming an insulating film on the wiring and selectively removing the insulating film to expose a pad region of the wiring; and (c) forming a first conductive film on the pad region. A step of: (d) forming a second conductive film containing a metal having a catalytic action on the first conductive film; and (e) immersing the second conductive film in a plating solution, By applying a potential to the second conductive film, the second conductive film
And a step of forming a plating film on the conductive film. The first conductive film is, for example, titanium (Ti).
It is a film or a titanium tungsten (TiW) film. Further, these films can be formed by a sputtering method. The wiring is, for example, a wiring whose main component is aluminum (Al). The second conductive film has, for example, gold as a main component. In addition, as a means for containing a metal having a catalytic action, for example, a platinum group metal in the gold film, about 5 to 10 wt% (wt%) of platinum group metal (for example, Pt (platinum platinum ) And Pd (palladium)
The sputtering method using a target (flat plate) containing the same) can be used. Further, this catalytic action means, for example, the second
The action of reducing the oxide formed at the interface between the conductive film and the first conductive film. The bump electrodes can be formed by electroplating gold, for example.

【００１４】[0014]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

【００１５】本発明の実施の形態である半導体装置をそ
の製造方法に従って説明する。A semiconductor device according to an embodiment of the present invention will be described according to its manufacturing method.

【００１６】図１に示すように、酸化シリコン膜１１お
よび第２層配線Ｍ２が形成された半導体基板１を準備す
る。なお、酸化シリコン膜１１中には、ＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor）等の半導体素子や第１層配線、素子と第１層配
線とを接続するプラグ、第１層配線と後述する第２層配
線とを接続するプラグ等が形成されているが、その図示
は省略する。また、半導体基板１中には、適宜酸化シリ
コン膜等よりなる素子分離が形成されているがその図示
を省略する。なお、酸化シリコン膜１１中に、複数層の
配線を形成してもよい。As shown in FIG. 1, a semiconductor substrate 1 having a silicon oxide film 11 and a second layer wiring M2 formed thereon is prepared. In the silicon oxide film 11, MISFET
(Metal Insulator Semiconductor Field Effect Trans
a semiconductor element such as istor), a first layer wiring, a plug connecting the element and the first layer wiring, a plug connecting the first layer wiring and a second layer wiring described later, etc. Is omitted. In addition, element isolation made of a silicon oxide film or the like is appropriately formed in the semiconductor substrate 1, but its illustration is omitted. Note that a plurality of layers of wiring may be formed in the silicon oxide film 11.

【００１７】次いで、図２に示すように、第２層配線Ｍ
２上に層間絶縁膜として酸化シリコン膜１２をＣＶＤ
（Chemical Vapor Deposition）法で堆積する。次い
で、第２層配線Ｍ２上の酸化シリコン膜１２をドライエ
ッチングにより除去し、コンタクトホールＣ３を形成す
る。次いで、コンタクトホールＣ３内を含む酸化シリコ
ン膜１２上に、導電性膜として例えばタングステン
（Ｗ）膜をＣＶＤ法で堆積する。次いで、コンタクトホ
ールＣ３の外部のＷ膜を例えばＣＭＰ（Chemical Mecha
nical Polishing）法により除去することにより、プラ
グＰ３を形成する。Next, as shown in FIG. 2, the second layer wiring M
CVD of a silicon oxide film 12 as an interlayer insulating film on
(Chemical Vapor Deposition) method is used for deposition. Next, the silicon oxide film 12 on the second layer wiring M2 is removed by dry etching to form a contact hole C3. Then, a tungsten (W) film, for example, as a conductive film is deposited on the silicon oxide film 12 including the inside of the contact hole C3 by the CVD method. Then, the W film outside the contact hole C3 is subjected to, for example, CMP (Chemical Mechanical).
Then, the plug P3 is formed by removing the plug P3.

【００１８】次いで、図３および図４に示すように、プ
ラグＰ３上を含む酸化シリコン膜１２上に、導電性膜と
してＡｌ（アルミニウム）膜を例えばスパッタ法で堆積
し、所望の形状にエッチングすることにより第３層配線
Ｍ３を形成する。図４は、図３のＡ−Ａ部の断面図（第
３層配線Ｍ３の延在方向に垂直な断面図）である。ここ
で、Ａｌ膜とは、Ａｌを主成分とする膜であり、他の金
属との合金膜も含むものとする。なお、Ａｌ膜の上下
に、ＴｉＮ膜を形成してもよい。Next, as shown in FIGS. 3 and 4, an Al (aluminum) film is deposited as a conductive film on the silicon oxide film 12 including the plug P3 by, for example, a sputtering method and is etched into a desired shape. Thus, the third layer wiring M3 is formed. FIG. 4 is a cross-sectional view (a cross-sectional view perpendicular to the extending direction of the third-layer wiring M3) of the AA portion of FIG. Here, the Al film is a film containing Al as a main component, and also includes an alloy film with another metal. A TiN film may be formed above and below the Al film.

【００１９】次いで、図５に示すように、第３層配線Ｍ
３上に、保護膜として窒化シリコン膜および酸化シリコ
ン膜を、例えばＣＶＤ法で順次堆積し、これらの積層膜
よりなるパッシベーション膜２１を形成する。なお、パ
ッシベーション膜２１を、単層で構成してもよい。Next, as shown in FIG. 5, the third layer wiring M
A silicon nitride film and a silicon oxide film as a protective film are sequentially deposited on 3 by, for example, a CVD method to form a passivation film 21 made of a laminated film of these films. The passivation film 21 may be composed of a single layer.

【００２０】次いで、パッシベーション膜２１をドライ
エッチングにより除去し、第３層配線Ｍ３の表面を露出
させる。この第３層配線Ｍ３の露出領域を、パッド領域
ＰＡＤと呼ぶ。このパッド領域ＰＡＤは、例えば図６に
示すように、チップ領域ＣＡの周囲に形成される。この
チップ領域ＣＡは、半導体基板１（ウエハＷ）上に複数
形成され、これらの間にはスクライブ領域ＳＡが存在す
る。Next, the passivation film 21 is removed by dry etching to expose the surface of the third layer wiring M3. The exposed region of the third layer wiring M3 is called a pad region PAD. The pad area PAD is formed around the chip area CA as shown in FIG. 6, for example. A plurality of the chip areas CA are formed on the semiconductor substrate 1 (wafer W), and a scribe area SA exists between them.

【００２１】次いで、図７に示すように、パッシベーシ
ョン膜２１の上層に、開口部を有するポリイミド樹脂膜
２２を形成する。このポリイミド樹脂膜２２を形成する
には、まず、感光性ポリイミド樹脂膜をスピン塗布し、
熱処理（プリベーク）を施す。次いで、ポリイミド樹脂
膜を露光、現像してパッド領域ＰＡＤ上を開口（ＯＡ）
した後、熱処理（ポストベーク）を施し、ポリイミド樹
脂膜を硬化（キュア）させる。Next, as shown in FIG. 7, a polyimide resin film 22 having an opening is formed on the passivation film 21. In order to form this polyimide resin film 22, first, a photosensitive polyimide resin film is spin-coated,
Heat treatment (prebake) is applied. Next, the polyimide resin film is exposed and developed to form an opening (OA) on the pad area PAD.
After that, heat treatment (post-baking) is performed to cure (cure) the polyimide resin film.

【００２２】次いで、図８に示すように、パッド領域Ｐ
ＡＤ上を含むポリイミド樹脂膜２２の上部に導電性膜と
してＴｉ（チタン）膜３１を例えばスパッタ法で堆積す
る。このＴｉ膜３１は、後述する金よりなるバンプ電極
（３５）と第３層配線Ｍ３を構成するアルミニウムとが
接触し、不所望の反応物が生成することを防止するバリ
ア膜の役割を果たす。Ｔｉ膜の他、ＴｉＷ（チタンタン
グステン）膜を用いてもよい。Then, as shown in FIG.
A Ti (titanium) film 31 is deposited as a conductive film on the upper portion of the polyimide resin film 22 including the AD by, for example, a sputtering method. The Ti film 31 serves as a barrier film that prevents the bump electrode (35) made of gold, which will be described later, and the aluminum forming the third-layer wiring M3 from coming into contact with each other and generating an undesired reactant. A TiW (titanium tungsten) film may be used instead of the Ti film.

【００２３】次いで、このＴｉ膜３１の上部に、導電性
膜として金（Ａｕ）膜３３をスパッタ法により堆積す
る。Then, a gold (Au) film 33 is deposited as a conductive film on the Ti film 31 by a sputtering method.

【００２４】ここで、本実施の形態においては、Ａｕ膜
３３中に、３０ｗｔ％（重量％）以下、好ましくは５〜
１０ｗｔ％程度のＰｔ（白金）を含有させる。このＡｕ
膜３３は、後述するバンプ電極を電界メッキ法で形成す
る際のシード層（給電層）となる。なお、前記Ｔｉ膜３
１とこのＡｕ膜３３は、バンプ電極の下層に位置するた
め、これらは下地膜（ＵＢＭ：Under Bump Metal）と呼
ばれる。Here, in the present embodiment, the Au film 33 contains 30 wt% (wt%) or less, preferably 5 to 50 wt%.
About 10 wt% Pt (platinum) is contained. This Au
The film 33 serves as a seed layer (power feeding layer) when the bump electrode described below is formed by the electroplating method. The Ti film 3
Since 1 and this Au film 33 are located under the bump electrodes, they are called a base film (UBM: Under Bump Metal).

【００２５】シード層として、Ａｕ膜３３を使用する理
由について説明する。The reason why the Au film 33 is used as the seed layer will be described.

【００２６】即ち、前述のＴｉ膜３１も導電性を有する
が、抵抗値が大きいため、電界メッキをする際の印加電
圧が大きくなる。そこで、抵抗の低い金属、例えば、金
をシード層として用いる。なお、他の金属でも良いが、
本実施の形態においては、メッキ法により形成された金
膜でバンプ電極を構成するため、シード層にＡｕ膜３３
を用いることによりメッキ膜の結晶性が向上し、バンプ
電極（金メッキ膜）の特性を向上させることができる。That is, the Ti film 31 described above also has conductivity, but since the resistance value is large, the applied voltage at the time of electrolytic plating becomes large. Therefore, a metal having low resistance, for example, gold is used as the seed layer. Note that other metals may be used,
In this embodiment, since the bump electrode is composed of the gold film formed by the plating method, the Au film 33 is formed on the seed layer.
By using, the crystallinity of the plating film is improved and the characteristics of the bump electrode (gold plating film) can be improved.

【００２７】また、Ａｕ膜３３にＰｔを含有させる理由
について以下に説明するが、まず、本発明者らが検討し
た技術について説明する。The reason why Pt is contained in the Au film 33 will be described below. First, the technique studied by the present inventors will be described.

【００２８】図１４に示すように、第３層配線Ｍ３上の
パッド領域ＰＡＤ上に、導電性膜としてＴｉ（チタン）
膜３１を形成した後、Ｐｔ等を含有しないＡｕ膜３３ａ
を堆積し、さらに、この上部にバンプ電極３５を形成し
た場合には、その後の信頼度試験後において、バンプ電
極３５の剥離が確認された。この信頼度試験は、高温、
高湿の雰囲気でのバイアス試験である。また、バンプの
剥離とは、バンプシェア強度不良をいう。バンプシェア
強度とは、バンプ電極に対し横から応力を加え、その応
力を増加させた際、バンプ電極が剥離に至る応力をい
う。As shown in FIG. 14, Ti (titanium) is formed as a conductive film on the pad area PAD on the third layer wiring M3.
After forming the film 31, an Au film 33a containing no Pt or the like
In the case where the bump electrode 35 was formed by depositing and the bump electrode 35 was formed thereon, peeling of the bump electrode 35 was confirmed after the subsequent reliability test. This reliability test is for high temperature,
Bias test in a high humidity atmosphere. In addition, the peeling of the bump means a poor bump shear strength. The bump shear strength refers to a stress that causes peeling of the bump electrode when a stress is laterally applied to the bump electrode and the stress is increased.

【００２９】この原因を推考するに、図１５に示すよう
に、例えば第３層配線（Ａｌ膜）Ｍ３上の酸化物ＯＸ１
が、Ｔｉ膜３１中を移動し、Ｔｉ膜３１の表面に酸化物
が表出する（ＯＸ２）。この酸化物ＯＸ２により、Ａｕ
膜３３ａとＴｉ膜３１との密着性が悪くなり、剥離に至
る。もしくは、接着強度が低下する。To consider the cause of this, as shown in FIG. 15, for example, the oxide OX1 on the third layer wiring (Al film) M3 is used.
However, the oxide moves in the Ti film 31, and an oxide is exposed on the surface of the Ti film 31 (OX2). Due to this oxide OX2, Au
The adhesion between the film 33a and the Ti film 31 deteriorates, leading to peeling. Alternatively, the adhesive strength decreases.

【００３０】特に、Ｔｉ膜やＴｉＷ膜をスパッタ法で形
成した場合には、膜中に「す」（中空部）が、生じやす
く、酸化物を吸い上げ易くなる。なお、この酸化物は、
Ａｌの酸化物もしくはＴｉの酸化物である。In particular, when the Ti film or the TiW film is formed by the sputtering method, "su" (hollow portion) is likely to occur in the film and the oxide is easily absorbed. The oxide is
It is an oxide of Al or an oxide of Ti.

【００３１】さらに、高温、高湿の雰囲気下における試
験時には、雰囲気中の水分が取り込まれ、酸化物の表出
部（Ａｕ膜３３ａとＴｉ膜３１との界面）を起点とし
て、エレクトロマイグレーションが起こりやすくなる。
その結果、これらの界面に空孔が生じ、もしくは、これ
らの界面が腐食し、剥離に至る。Further, during the test under a high temperature and high humidity atmosphere, the water in the atmosphere is taken in, and electromigration occurs from the exposed portion of the oxide (the interface between the Au film 33a and the Ti film 31) as a starting point. It will be easier.
As a result, voids are generated at these interfaces, or these interfaces corrode, leading to delamination.

【００３２】これに対して、本実施の形態においては、
Ａｕ膜３３にＰｔを含有させたので、このＰｔの触媒作
用により、剥離を低減することができる。これは、前記
酸化物ＯＸ２が、Ｐｔの触媒作用により還元されるた
め、と考えられる。On the other hand, in the present embodiment,
Since Pt is contained in the Au film 33, peeling can be reduced by the catalytic action of Pt. It is considered that this is because the oxide OX2 is reduced by the catalytic action of Pt.

【００３３】なお、本実施の形態においては、Ｐｔを使
用したが、白金族の金属においては、このような触媒作
用が見られるため、Ｐｔの他、Ｐｄ（パラジウム）、Ｉ
ｒ（イリジウム）、Ｒｈ（ロジウム）等を用いることが
できる。Although Pt is used in the present embodiment, since such a catalytic action is observed in platinum group metals, Pd, Pd (palladium), I
r (iridium), Rh (rhodium), etc. can be used.

【００３４】中でも、Ｐｔは、供給量が多く、また、価
格が安定しているため、本実施の形態に用いて好適であ
る。Above all, Pt is suitable for use in the present embodiment because of its large supply amount and stable price.

【００３５】また、Ａｕ膜３３にＰｔを含有させる方法
の一例について説明する。図９に、スパッタ法に用いら
れるターゲットＴを示す。このターゲットＴは、金（Ａ
ｕ）よりなり、Ｐｔ等の白金族の金属を数ｗｔ％含有し
ている。このようなターゲットＴを用いた、スパッタ法
によりＡｕ膜３３を形成する。即ち、図１０に示すよう
に、ウエハＷ（Ｔｉ膜３１が形成された半導体基板１）
をスパッタ装置内のステージＳｔ上に搭載し、このステ
ージＳｔの上方に、ウエハＷに対向するよう前述のター
ゲットＴを設置し、ウエハＷとターゲットＴ間のガス、
例えば、Ａｒ（アルゴン）ガスを励起させ、ターゲット
Ｔにぶつけることにより、ターゲットＴの成分をウエハ
Ｗ上に堆積させる。その結果、ウエハＷ上に、数ｗｔ％
の不純物（Ｐｔ等）を含有するＡｕ膜３３を形成するこ
とができる（図８）。An example of a method of containing Pt in the Au film 33 will be described. FIG. 9 shows a target T used in the sputtering method. This target T is gold (A
u), containing several wt% of platinum group metal such as Pt. The Au film 33 is formed by the sputtering method using such a target T. That is, as shown in FIG. 10, wafer W (semiconductor substrate 1 on which Ti film 31 is formed)
Is mounted on a stage St in the sputtering apparatus, the above-mentioned target T is installed above the stage St so as to face the wafer W, and a gas between the wafer W and the target T,
For example, Ar (argon) gas is excited and hit on the target T to deposit the components of the target T on the wafer W. As a result, several wt% on the wafer W
The Au film 33 containing the impurities (Pt etc.) can be formed (FIG. 8).

【００３６】一方、図１６に示すように、Ａｕ膜３３と
Ｔｉ膜３１との間に、Ｐｔ膜３２を形成することによっ
ても同様の効果を得ることができるが、この場合、形成
工程が増え、また、Ｐｔの使用量が多くなるため、コス
ト高となる。また、これらの膜を精度良く積層するため
には、少なくとも３つ以上のチャンバを有するスパッタ
装置を用いる必要があり、使用装置が制限される。On the other hand, as shown in FIG. 16, the same effect can be obtained by forming the Pt film 32 between the Au film 33 and the Ti film 31, but in this case, the forming process is increased. Moreover, since the amount of Pt used is large, the cost is high. Further, in order to stack these films with high accuracy, it is necessary to use a sputtering apparatus having at least three chambers, and the apparatus used is limited.

【００３７】このように、本実施の形態においては、数
ｗｔ％の不純物（Ｐｔ等）を含有するＡｕ膜を下地膜と
して用いたので、この上部に形成されるバンプ電極の接
着強度を向上させることができる。また、エレクトロマ
イグレーション耐性を向上させることができる。As described above, in this embodiment, since the Au film containing several wt% of impurities (Pt or the like) is used as the base film, the adhesive strength of the bump electrode formed on this is improved. be able to. Further, electromigration resistance can be improved.

【００３８】次いで、図１１に示すように、フォトリソ
グラフィー技術を用いて、Ａｕ膜（シード層）３３の上
部のパッド領域ＰＡＤ上に開口部を有するレジスト膜Ｒ
を形成する。Then, as shown in FIG. 11, a resist film R having an opening on the pad region PAD above the Au film (seed layer) 33 is formed by using the photolithography technique.
To form.

【００３９】次に、半導体基板１を金用のメッキ液に浸
漬して、Ａｕ膜（シード層）３３をマイナス（−）電極
に固定し、レジスト膜Ｒで覆われていない開口部のＡｕ
膜（シード層）３３の表面に金メッキ膜３５を析出させ
る（図１２）。Next, the semiconductor substrate 1 is dipped in a gold plating solution to fix the Au film (seed layer) 33 to the minus (-) electrode, and the Au of the opening not covered with the resist film R is fixed.
A gold plating film 35 is deposited on the surface of the film (seed layer) 33 (FIG. 12).

【００４０】その後、レジスト膜Ｒを除去した後、金メ
ッキ膜３５をマスクにしたウエットエッチングで不要と
なったＡｕ膜（シード層）３３およびＴｉ膜（バリア
層）３１を除去する。次いで、熱処理を行うことによ
り、金メッキ膜３５よりなるバンプ（突起）電極が形成
される（図１３）。Then, after removing the resist film R, the unnecessary Au film (seed layer) 33 and Ti film (barrier layer) 31 are removed by wet etching using the gold plating film 35 as a mask. Then, heat treatment is performed to form bump (projection) electrodes made of the gold plating film 35 (FIG. 13).

【００４１】この後、半導体基板を高温、高湿の雰囲気
下に晒し、さらに、所定の電位を印加し続ける。その
後、集積回路等の特性を試験する。また、この後、バン
プ電極（３５）の接着強度を試験する。After that, the semiconductor substrate is exposed to a high temperature and high humidity atmosphere, and a predetermined potential is continuously applied. Then, the characteristics of the integrated circuit or the like are tested. Also, after this, the adhesive strength of the bump electrode (35) is tested.

【００４２】次いで、ウエハ状態の半導体基板１をチッ
プ領域間に存在するスクライブラインに沿って切断し
（図６参照）、複数の略矩形状のチップとする（ダイシ
ングする）。その後、配線が印刷されたテープや配線基
板上に、配線と前記バンプ電極とが合うように接着し、
必要に応じて樹脂で封止するが、これらの図示は省略す
る。このような、半導体装置は、例えば、ＬＣＤドライ
バとして用いられる。Next, the semiconductor substrate 1 in a wafer state is cut along the scribe lines existing between the chip regions (see FIG. 6) to form a plurality of substantially rectangular chips (dicing). After that, on a tape or a wiring board on which wiring is printed, bond the wiring and the bump electrodes so that they match each other,
It is sealed with resin as necessary, but these are not shown. Such a semiconductor device is used, for example, as an LCD driver.

【００４３】なお、第３層配線Ｍ３上のパッド領域ＰＡ
Ｄ上に、導電性膜としてＴｉ（チタン）膜３１を形成す
る前に、パッド領域ＰＡＤ表面の酸化物を除去するた
め、例えば、フッ酸、酢酸およびフッ化アンモニウムの
混合液等を用いて洗浄を行ってもよい。The pad area PA on the third layer wiring M3
Before forming the Ti (titanium) film 31 as a conductive film on D, in order to remove the oxide on the surface of the pad area PAD, cleaning is performed using, for example, a mixed solution of hydrofluoric acid, acetic acid, and ammonium fluoride. You may go.

【００４４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.

【００４５】特に、本実施の形態においては、Ａｕ膜３
３に含有させる金属としてＰｔを例に説明したが、この
他、白金族の金属（Ｐｄ、Ｉｒ、Ｒｈ等）やＮｉ（ニッ
ケル）等、酸化物を還元する触媒作用を有する金属を用
いることができる。In particular, in the present embodiment, the Au film 3
Although Pt has been described as an example of the metal contained in No. 3, other metals such as platinum group metals (Pd, Ir, Rh, etc.) and Ni (nickel), which have a catalytic action to reduce oxides, may be used. it can.

【００４６】[0046]

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。The effects obtained by the typical ones of the inventions disclosed in this application will be briefly described as follows.
It is as follows.

【００４７】半導体チップ領域に形成された配線のパッ
ド領域上に形成され、バンプ電極下に位置する下地膜中
に、触媒作用を有する金属を含有させたので、バンプ電
極の接着性を向上させることができる。Since the metal having a catalytic action is contained in the base film formed on the pad region of the wiring formed in the semiconductor chip region and located under the bump electrode, the adhesiveness of the bump electrode is improved. You can

【００４８】また、半導体装置のエレクトロマイグレー
ション耐性を向上させることができる。また、半導体装
置の特性を向上させ、歩留まりを向上させることができ
る。Further, the electromigration resistance of the semiconductor device can be improved. In addition, the characteristics of the semiconductor device can be improved and the yield can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の形態である半導体装置の製造工
程を示す基板の要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a substrate showing a manufacturing step of a semiconductor device according to an embodiment of the present invention.

【図２】本発明の実施の形態である半導体装置の製造工
程を示す基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the substrate showing the manufacturing process of the semiconductor device according to the embodiment of the present invention.

【図３】本発明の実施の形態である半導体装置の製造工
程を示す基板の要部断面図である。FIG. 3 is a main-portion cross-sectional view of the substrate showing the manufacturing process of the semiconductor device which is the embodiment of the present invention;

【図４】本発明の実施の形態である半導体装置の製造工
程を示す基板の要部断面図である。FIG. 4 is a main-portion cross-sectional view of the substrate showing the manufacturing process of the semiconductor device which is the embodiment of the present invention;

【図５】本発明の実施の形態である半導体装置の製造工
程を示す基板の要部断面図である。FIG. 5 is a main-portion cross-sectional view of the substrate showing the manufacturing process of the semiconductor device which is the embodiment of the present invention;

【図６】本発明の実施の形態である半導体装置の製造工
程を示す基板の要部平面図である。FIG. 6 is a main-portion plan view of the substrate showing the manufacturing process of the semiconductor device according to the embodiment of the present invention;

【図７】本発明の実施の形態である半導体装置の製造工
程を示す基板の要部断面図である。FIG. 7 is a main-portion cross-sectional view of the substrate showing the manufacturing process of the semiconductor device which is the embodiment of the present invention;

【図８】本発明の実施の形態である半導体装置の製造工
程を示す基板の要部断面図である。FIG. 8 is a main-portion cross-sectional view of the substrate showing the manufacturing process of the semiconductor device which is the embodiment of the present invention;

【図９】本発明の実施の形態である半導体装置の製造に
用いられるスパッタターゲットを示す図である。FIG. 9 is a diagram showing a sputter target used for manufacturing a semiconductor device according to an embodiment of the present invention.

【図１０】本発明の実施の形態である半導体装置の製造
に用いられるスパッタ装置の一例を示す図である。FIG. 10 is a diagram showing an example of a sputtering apparatus used for manufacturing a semiconductor device according to an embodiment of the present invention.

【図１１】本発明の実施の形態である半導体装置の製造
工程を示す基板の要部断面図である。FIG. 11 is a main-portion cross-sectional view of the substrate, showing the manufacturing process of the semiconductor device according to the embodiment of the present invention;

【図１２】本発明の実施の形態である半導体装置の製造
工程を示す基板の要部断面図である。FIG. 12 is a main-portion cross-sectional view of the substrate showing the manufacturing process of the semiconductor device which is the embodiment of the present invention;

【図１３】本発明の実施の形態である半導体装置の製造
工程を示す基板の要部断面図である。FIG. 13 is a main-portion cross-sectional view of the substrate showing the manufacturing process of the semiconductor device which is the embodiment of the present invention;

【図１４】本発明の実施の形態の効果を説明するための
半導体装置の製造工程を示す基板の要部断面図である。FIG. 14 is a main-portion cross-sectional view of the substrate showing the manufacturing process of the semiconductor device for explaining the effects of the embodiment of the present invention;

【図１５】本発明の実施の形態の効果を説明するための
半導体装置の製造工程を示す基板の要部断面図である。FIG. 15 is a main-portion cross-sectional view of the substrate, showing the manufacturing process of the semiconductor device for explaining the effect of the embodiment of the present invention;

【図１６】本発明の実施の形態の効果を説明するための
半導体装置の製造工程を示す基板の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of the substrate showing the manufacturing process of the semiconductor device for explaining the effect of the embodiment of the present invention;

【符号の説明】[Explanation of symbols]

１ 半導体基板 １１ 酸化シリコン膜 １２ 酸化シリコン膜 ２１ パッシベーション膜 ２２ ポリイミド樹脂膜 ３１ Ｔｉ膜 ３２ Ｐｔ膜 ３３ Ａｕ膜 ３３ａ Ａｕ膜 ３５ バンプ電極（金メッキ膜） Ｃ３ コンタクトホール ＣＡ チップ領域 Ｍ２ 第２層配線 Ｍ３ 第３層配線 ＯＸ１ 酸化物 ＯＸ２ 酸化物 Ｐ３ プラグ ＰＡＤ パッド領域 Ｒ レジスト膜 ＳＡ スクライブ領域 Ｓｔ ステージ Ｔ ターゲット Ｗ ウエハ 1 Semiconductor substrate 11 Silicon oxide film 12 Silicon oxide film 21 passivation film 22 Polyimide resin film 31 Ti film 32 Pt film 33 Au film 33a Au film 35 Bump electrode (gold plated film) C3 contact hole CA chip area M2 second layer wiring M3 3rd layer wiring OX1 oxide OX2 oxide P3 plug PAD pad area R resist film SA scribe area St stage T target W wafer

フロントページの続き Ｆターム(参考） 5F033 HH08 HH13 HH18 HH33 JJ01 JJ13 JJ18 JJ19 JJ23 KK08 LL02 MM05 MM13 NN06 NN07 PP06 PP15 PP27 PP33 QQ08 QQ09 QQ10 QQ11 QQ37 QQ48 QQ73 QQ74 QQ94 RR04 RR06 RR22 RR27 SS11 SS22 VV07 XX05 XX13 XX28 Continued front page    F-term (reference) 5F033 HH08 HH13 HH18 HH33 JJ01                       JJ13 JJ18 JJ19 JJ23 KK08                       LL02 MM05 MM13 NN06 NN07                       PP06 PP15 PP27 PP33 QQ08                       QQ09 QQ10 QQ11 QQ37 QQ48                       QQ73 QQ74 QQ94 RR04 RR06                       RR22 RR27 SS11 SS22 VV07                       XX05 XX13 XX28

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 （ａ）半導体チップ領域に形成された配
線と、 （ｂ）前記配線上に形成された絶縁膜であって、前記配
線のパッド領域を露出させる開口部を有する絶縁膜と、 （ｃ）前記パッド領域上に形成された下地膜と、 （ｄ）前記下地膜上に形成されたバンプ電極と、を有
し、 前記下地膜中には、触媒作用を有する金属が含まれてい
ることを特徴とする半導体装置。1. (a) a wiring formed in a semiconductor chip region; and (b) an insulating film formed on the wiring, the insulating film having an opening exposing a pad region of the wiring. (C) a base film formed on the pad region; and (d) a bump electrode formed on the base film. The base film contains a metal having a catalytic action. A semiconductor device characterized in that 【請求項２】 （ａ）半導体チップ領域に形成されたア
ルミニウム（Ａｌ）を主成分とする配線と、 （ｂ）前記配線上に形成された絶縁膜であって、前記配
線のパッド領域を露出させる開口部を有する絶縁膜と、 （ｃ）前記パッド領域上に形成された下地膜であって、 （ｃ１）前記パッド領域上に形成された導電性膜と、 （ｃ２）前記導電性膜上に形成された金（Ａｕ）膜と、
を有する下地膜と、 （ｄ）前記下地膜上に形成されたバンプ電極と、を有
し、 前記金膜中には、白金族の金属が含まれていることを特
徴とする半導体装置。2. (a) a wiring containing aluminum (Al) as a main component formed in a semiconductor chip area; and (b) an insulating film formed on the wiring, exposing a pad area of the wiring. An insulating film having an opening for allowing: (c) a base film formed on the pad region, (c1) a conductive film formed on the pad region, (c2) on the conductive film A gold (Au) film formed on
And (d) a bump electrode formed on the base film, wherein the gold film contains a platinum group metal. 【請求項３】 （ａ）半導体チップ領域に形成されたア
ルミニウム（Ａｌ）を主成分とする配線と、 （ｂ）前記配線上に形成された絶縁膜であって、前記配
線のパッド領域を露出させる開口部を有する絶縁膜と、 （ｃ）前記パッド領域上に形成された下地膜であって、 （ｃ１）前記パッド領域上に形成されたチタン（Ｔｉ）
膜もしくはチタンタングステン（ＴｉＷ）膜と、 （ｃ２）前記チタン膜もしくはチタンタングステン膜上
に形成された金（Ａｕ）膜と、 を有する下地膜と、 （ｄ）前記下地膜上に形成されたバンプ電極と、を有
し、 前記金膜中には、白金族の金属が含まれていることを特
徴とする半導体装置。3. (a) a wiring containing aluminum (Al) as a main component formed in a semiconductor chip area; and (b) an insulating film formed on the wiring, exposing a pad area of the wiring. An insulating film having an opening for allowing: (c) a base film formed on the pad region, (c1) titanium (Ti) formed on the pad region
A film or a titanium tungsten (TiW) film, and (c2) a base film having: a gold (Au) film formed on the titanium film or the titanium tungsten film; and (d) a bump formed on the base film. An electrode, wherein the gold film contains a platinum group metal. 【請求項４】 （ａ）半導体基板上に、配線を形成する
工程と、 （ｂ）前記配線上に絶縁膜を形成し、前記絶縁膜を選択
的に除去することにより、前記配線のパッド領域を露出
させる工程と、 （ｃ）前記パッド領域上に、第１導電性膜を形成する工
程と、 （ｄ）前記第１導電性膜上に、触媒作用を有する金属を
含有する第２導電性膜を形成する工程と、 （ｅ）前記第２導電性膜をメッキ液に浸漬し、前記第２
導電性膜に電位を印加することによって、前記第２導電
性膜上にメッキ膜を形成する工程と、を有することを特
徴とする半導体装置の製造方法。4. A pad region of the wiring, comprising: (a) forming a wiring on a semiconductor substrate; and (b) forming an insulating film on the wiring and selectively removing the insulating film. And (c) a step of forming a first conductive film on the pad region, and (d) a second conductive layer containing a metal having a catalytic action on the first conductive film. Forming a film, and (e) immersing the second conductive film in a plating solution to form the second conductive film.
Forming a plating film on the second conductive film by applying a potential to the conductive film. 【請求項５】 （ａ）半導体基板上に、アルミニウム
（Ａｌ）を主成分とする配線を形成する工程と、 （ｂ）前記配線上に第１絶縁膜を形成し、前記第１絶縁
膜を選択的に除去することにより、前記配線のパッド領
域を露出させる工程と、 （ｃ）前記パッド領域および前記第１絶縁膜上に、導電
性膜を形成する工程と、 （ｄ）前記導電性膜上に、白金族の金属を含有する金
（Ａｕ）膜を形成する工程と、 （ｅ）前記金膜上に第２絶縁膜を形成し、前記パッド領
域の第２絶縁膜を除去し、前記金膜を露出する開口部を
形成する工程と、 （ｆ）前記金膜をメッキ液に浸漬し、前記金膜に電位を
印加することによって、前記開口部から露出した金膜上
にメッキ膜を形成する工程と、 （ｇ）前記第２絶縁膜を除去する工程と、 （ｈ）前記メッキ膜をマスクに、前記導電性膜および前
記金膜をエッチングする工程と、を有することを特徴と
する半導体装置の製造方法。5. (a) A step of forming a wiring containing aluminum (Al) as a main component on a semiconductor substrate, and (b) a first insulating film is formed on the wiring, and the first insulating film is formed. Exposing the pad region of the wiring by selective removal; (c) forming a conductive film on the pad region and the first insulating film; and (d) the conductive film. A step of forming a gold (Au) film containing a platinum group metal thereon, and (e) forming a second insulating film on the gold film, removing the second insulating film in the pad region, Forming an opening for exposing the gold film, and (f) immersing the gold film in a plating solution and applying a potential to the gold film to form a plating film on the gold film exposed from the opening. Forming step, (g) removing the second insulating film, and (h) the plating film The method of manufacturing a semiconductor device characterized by having a mask, etching the conductive film and the gold film.