JP2003330907A - マイクロコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 マイクロコンピュータシステムで、バス並び
にそのバスに接続されたメモリや周辺機能ユニットの実
効的な動作速度を上げ、バスインタフェース仕様を容易
に変更できるバスの動作方式を提供する。 【解決手段】 バスマスタ１０１、１０２が接続された
バス１１３、１１４を介するアクセス動作をパイプライ
ン実行し、パイプライン実行の制御を専用のバスコント
ローラ１１１で行なう。更に該パイプライン動作を遅滞
させるアクセスは、バッファ手段１１２で接続される下
位階層のバス１２３、１２４と下位階層専用のバスコン
トローラ１２１で実行する。 【効果】 アクセスのバス帯域が向上し、種々の仕様の
バスインタフェースや並列実行可能なバスを、容易に構
築することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バスマスタと、メ
モリや周辺機能ユニットと、これらのユニットに接続さ
れデータ転送を行うバスとを有するマイクロコンピュー
タシステムに関する。

【０００２】

【従来の技術】バスマスタであるマイクロコンピュータ
等のプロセッサと、メモリや周辺機能ユニットと、バス
とから構成されたマイクロコンピュータシステムにおい
ては、それぞれのユニット間でのデータの授受を行なう
必要が有る。

【０００３】一方、マイクロコンピュータ等の論理回路
を高速に動作させるためには、動作周波数を上げて全体
として高速に動作させる第１の方法と、パイプライン処
理によって実効的に高速動作を実現する第２の方法があ
る。

【０００４】第１の方法によると、デバイス的な限界が
あり、又、一般的に高価なシステムになってしまうこと
が多い。そこで、通常は、第１の方法と第２の方法を、
コストと性能の両面から見て釣り合いのとれる範囲で併
用している。

【０００５】一方、マイクロコンピュータの方式として
は、高機能な命令を豊富に備えるＣＩＳＣ(Complex Ins
truction Set Computer)方式と、簡単な命令を高速に実
行するＲＩＳＣ(Reduced Instruction Set Computer)方
式とが知られている。

【０００６】ＲＩＳＣ方式によるマイクロコンピュータ
では、多くの命令がパイプライン実行によって１クロッ
クサイクルで高速に実行されることになる。

【０００７】

【発明が解決しようとする課題】しかしＲＩＳＣ方式に
よるマイクロコンピュータでは、命令フェッチやデータ
フェッチの頻度が高く、メモリや周辺機能ユニットとデ
ータの授受を行なうバス手段の動作帯域が、システム全
体の性能に大きく影響することになる。従って、ＲＩＳ
Ｃ方式によるマイクロコンピュータを用いたシステムに
おいては、高速なバス転送が必要となり、高速に動作す
るメモリや周辺機能ユニットが不可欠であった。しか
し、実際には、そのバスに接続される全てのメモリや周
辺機能ユニットが、そのシステムのバスマスタであるマ
イクロコンピュータと同じ速度で動作できるとは限らな
い。なぜなら、特に高速化を図ったマイクロコンピュー
タでは内部動作がパイプライン化されており、その１つ
のパイプラインステージに許される時間は、ほとんどの
場合、そのシステムの基本クロックの１周期分でしかな
いからである。

【０００８】このようにマイクロコンピュータが最も高
速に動作している場合には、内部のパイプラインは乱れ
ることなく順番に実行されており、これに接続されてい
るバス及び全てのメモリや周辺機能ユニットを、そのシ
ステムの基本クロックの１周期分で全て遅滞なく動作さ
せることは極めて難しい。従って、マイクロコンピュー
タ内部に、パイプライン制御手段とあわせて、そのシス
テムのバスで種々のアクセスを行なうための種々のアク
セスサイクルやアクセスデータサイズに関する制御を行
なう外部インタフェースを備える必要があった。

【０００９】このように上記従来技術によると、バスの
動作速度、並びにそのバスによってアクセスされるメモ
リや周辺機能ユニットの動作速度、すなわちデータの読
み出し又は書き込みのアクセス時間によって、システム
全体の性能が律速されるという第１の問題がある。

【００１０】又、上記従来技術によると、マイクロコン
ピュータの内部パイプライン動作に合わせた外部インタ
フェースによってバスを制御するために、本来必要とす
る基本的な外部インタフェースに加えて、そのバスに接
続される可能性のある全てのメモリや周辺機能ユニット
のアクセスに対応するインタフェース機能を備える必要
があり、外部インタフェースが複雑になり、論理規模が
増大するという第２の問題がある。

【００１１】更に、そのマイクロコンピュータを使用し
て別のシステムを構築する際には、そのシステムのバス
インタフェース仕様が限定されてしまうという第３の問
題と、バスマスタが複数個あるシステムでは、それぞれ
のバスマスタ内部のパイプライン動作に対応した外部イ
ンタフェース回路をバスマスタの数だけ設ける必要があ
るという第４の問題がある。

【００１２】従って本発明の目的とするところは、バス
並びにメモリや周辺機能ユニットの実効的な動作速度を
上げると共に、バスマスタ側のバスインタフェースを簡
単化し、なおメモリや周辺機能ユニット側のインタフェ
ース仕様をバスマスタ側のインタフェース回路を変更す
ることなく容易に変更することのできるマイクロコンピ
ュータシステムのバス動作方式を提供することにある。

【００１３】

【課題を解決するための手段】上記目的は、バスを介し
て行なうアクセスをパイプライン実行し、更にアクセス
されるデバイスの動作スピードに従ってそのアクセス動
作を実行するバスを階層化して、しかも各階層のバスを
それぞれ或一定の範囲で独立に制御することが可能なバ
スコントローラを設けることによって達成される。

【００１４】すなわち、本発明の基本的技術思想によれ
ば、バスマスタと、前記バスマスタからのアドレスが伝
達される第1アドレスバスと、前記バスマスタからのデ
ータが伝達される第1データバスと、前記第1アドレスバ
スと前記第1データバスとに結合された高速メモリと、
前記第1アドレスバスと前記第1データバスとに結合され
た第1のバスバッファと、前記第1アドレスバスに前記第
1バスバッファを介して結合された第2アドレスバスと、
前記第1データバスに前記第1バスバッファを介して結合
された第2データバスと、前記第2アドレスバスと前記第
2データバスとに結合された低速デバイスと、前記バス
マスタから発行されたアクセス要求に応答して前記第1
のアドレスバスと前記第1のデータバスとのバス権を許
可する第１バスコントローラ部と、前記バスマスタのア
クセス要求が前記低速デバイスである場合に、前記低速
デバイスの動作を制御する第２バスコントローラ部とを
有するバスコントローラとを具備し、前記バスマスタ
は、前記高速メモリ又は前記低速デバイスにアクセスす
るために、アドレス出カステージとデータリード・ライ
トステージとを含むパイプライン動作を行い、前記パイ
プライン動作は、前記第1のアドレスバスと前記第１の
データバスとのバス権を許可するか否かを示す第1制御
信号と、前記パイプライン動作を停止するか否かを示す
第2制御信号により制御され、前記第1制御信号及び第2
制御信号は、前記バスコントローラから出力され、前記
第1制御信号は、前記第1のアドレスバスと前記第1のデ
ータバスとのバス権を許可する場合にアサートされ、前
記第2制御信号は、前記パイプライン動作を停止する場
合にネゲートされ、前記バスマスタは、前記第1制御信
号及び前記第2制御信号がアサートされている場合に、
前記アドレス出力ステージを行い、前期第2制御信号が
ネゲートされている場合は、前記パイプライン動作を停
止することを特徴とする。

【００１５】更には、前記バスコントローラは、前記第
1のアドレスバスに出力されるアクセスアドレスを監視
して、前記低速デバイスへのアクセスかを判定すると好
ましい。

【００１６】更には、前記パイプライン動作は、アービ
トレーションステージを更に有すると好ましい。

【００１７】

【発明の実施の形態】以下、本発明の実施例について、
図面を用いて詳細に説明する。

【００１８】システム構成 図１は、本発明の実施例によるパイプライン制御バスを
用いたマイクロコンピュータシステムの１構成例を示し
たものである。

【００１９】バスマスタ バスマスタ１０１および１０２は、マイクロコンピュー
タなどのプロセッサやＤＭＡＣ（Direct Memory Access
Controller）のように、システム内のメモリやその他
の周辺機能ユニットに対してデータの読み出しや書き込
みを行なうモジュールである。このバスマスタ１０１、
１０２は、システム内のメモリ１１５、１２５やその他
の周辺機能ユニット１２６、１２７に対してデータの読
み出しや書き込みを行なう際に、大きくアドレスバス１
１３、１２３とデータバス１１４、１２４に分類するこ
とのできるバスを介してデータの授受を行なう。

【００２０】階層バス バスは、バスマスタ１０１、１０２がアクセスすること
が可能な各モジュールに接続されており、アドレスバ
ス、データバス共に、１１３、１１４と１２３と１２４
の大きく２つの階層に分かれている。これは、一つに
は、アクセスタイムやアクセス頻度の違う複数のモジュ
ールを効率的にアクセスするためであり、もう一つに
は、バスインタフェースに拘る全体のパイプライン制御
を階層化して簡単化するためである。

【００２１】第１階層のアドレスバス １１３をＩＡＢ
（Internal Address Bus）、第１階層のデータバス１１
４をＩＤＢ（Internal Data Bus）と呼ぶ。

【００２２】高速メモリ チップ内のバスマスタ１０１、１０２は、第１階層のア
ドレスバス１１３と第１階層のデータバス１１４を直接
駆動することによって、第１階層のバスに接続された内
部高速メモリ１１５を高速に連続アクセスすることがで
きる。または、離散的なメモリアクセスの場合は、多く
の場合、ディレイド・ロードによる命令実行方式によっ
て、プログラム全体として高い実行性能を維持すること
が可能である。ここでディレイド・ロードとは、バスマ
スタがメモリ等の記憶装置からデータを読み出す際に、
所望のデータがバスマスタ内に読み込まれるまでの間隙
を利用して、該データに影響を及ぼさない命令等を実行
することをいう。

【００２３】バスマスタ１０１、又は１０２がＩＡＢと
ＩＤＢを介して内部高速メモリ１１５に対してデータを
読み出したり書き込んだりするメモリアクセス動作はパ
イプライン実行されており、このメモリアクセスのパイ
プライン実行は第１階層のバスコントローラ１１１で制
御されている。

【００２４】第１階層のバスコントローラ 第１階層のバスコントローラ１１１がメモリアクセスに
伴うバスサイクルを直接に制御する範囲は、図１に示し
た回路ブロック１１０であって、この回路ブロック１１
０は第１階層のバスＩＡＢ、ＩＤＢによって直接に接続
されている範囲である。尚、メモリアクセスのパイプラ
イン実行の詳細については、図２以降を用いて別途説明
する。

【００２５】ここで、メモリアクセスを起動するのはそ
のアクセス動作の主体であるバスマスタ１０１、１０２
であり、第１階層のバスコントローラ１１１はそのメモ
リアクセスの起動信号を受けて、バスマスタが複数ある
場合にはどのバスマスタにメモリアクセスを行なう為の
バス権を許可するかを決定して、ＩＡＢ、ＩＤＢのデー
タ転送に関する動作タイミングを制御する。従って、バ
スマスタはメモリアクセスを起動した後、バスコントロ
ーラから次の動作を指示されるまで別の処理を実行する
ことも可能である。又、メモリアクセス自身がパイプラ
イン実行され、しかもその実行制御はバスマスタではな
く、バスコントローラが行なっていることから、バスマ
スタのパイプライン構成が必ずしもメモリアクセス自身
のパイプライン構成に完全に一致している必要がない。

【００２６】第１階層のバスバッファ 更に、第１階層のバスＩＡＢ、ＩＤＢは、第１階層のバ
スバッファ１１２を介して、第２階層のバス手段である
ＰＡＢ（Peripheral Address Bus）１２３、ＰＤＢ（Pe
ripheral Data Bus）１２４に接続されている。ここ
で、ＰＡＢは第２階層のアドレスバス１２３で、ＰＤＢ
は第２階層のデータバス１２４である。第１階層のバス
バッファ１１２はＩＡＢ１１３からＰＡＢ１２３へ一方
向にアドレスを転送し、ＩＤＢ１１４とＰＤＢ１２４と
の間で双方向にデータを転送することが可能である。

【００２７】第２階層のバスコントローラ バスマスタからアクセス要求が、第１階層のバスで実行
しているパイプライン動作を遅滞させるものである時
は、第１階層のバスコントローラ１１１はそのアクセス
の実行制御を第２階層のバスコントローラ１２１に移
す。第１階層のバッファ手段１１２は、このときに時間
的なずれを伴うアドレスやデータの受渡しをを行なう。
すなわち、第２階層のバス１２３、及び１２４は、アク
セス速度の遅い低速メモリ１２５や、アクセス頻度が低
かったり、あまりアクセス速度の要求されない周辺機能
モジュール１２６、及び１２７、更に下位階層のバス手
段に接続するための第２階層のバスバッファ手段１２２
等に接続されており、そのアクセス動作は第２階層のバ
スコントローラ１２１が制御している。

【００２８】このように第２階層のバスコントローラ１
２１がそのメモリアクセス動作を制御する範囲は回路ブ
ロック１２０であって、回路ブロック１２０はバス手段
ＰＡＢとＰＤＢによって直接に接続されている範囲であ
る。すなわち、第１階層のバスコントローラからの情報
で、第２階層のバス手段ＰＡＢとＰＤＢ、及び該バス手
段に接続されているメモリや周辺機能モジュールを、あ
る一定の範囲で第１階層の実行制御とは別個に制御する
ことができる。

【００２９】バス動作の制御 従って、バスマスタ１０１、１０２のアクセス要求は、
まず第１バスコントローラに供給され、このアクセス要
求の対象が高速の回路ブロック１１０の範囲か、低速の
回路ブロック１２０の範囲か、または更に下位層で更に
低速のブロックなのかが、第１階層のバスコントローラ
１１１と第２階層のバスコントローラ１２１とによって
判定される。すなわち、バスマスタ１０１、１０２から
のアクセス要求にアクセス対象を識別する情報を含ませ
ることによって、この識別情報からコントローラ１１
１、１２１は上記の判定を行うこともできる。また、ア
ドレスバス上のバスマスタ１０１、１０２からのアクセ
スアドレスをバスコントローラ１１１、１２１が監視
し、アクセス要求の対象が高速の回路ブロックの範囲
か、低速の回路ブロックか、更に低速の回路ブロックか
の判定を行うことができる。アクセス要求の対象が高速
の回路ブロック１１０の範囲である場合は、バスバッフ
ァ１１２、１２２は非動作状態とされ、バスマスタと内
部高速メモリ１１５との間のデータ転送は第１階層のバ
ス１１３、１１４を介して実行される。アクセス要求の
対象が低速の回路ブロック１２０の範囲である場合は、
バスバッファ１１２は動作状態、バスバッファ１２２は
非動作状態とされ、バスマスタと低速メモリ１２５また
は周辺機能ユニット１２６、１２７との間のデータ転送
は第１階層のバス１１３、１１４、バスバッファ１１
２、第２階層のバス１２３、１２４を介して実行され
る。アクセス要求の対象が更に低速の回路ブロックの範
囲である場合は、バスバッファ１１２、１２２は動作状
態とされ、バスマスタと更に低速の回路との間のデータ
転送は第１階層のバス１１３、１１４、バスバッファ１
１２、第２階層のバス１２３、１２４、バスバッファ１
２２、更に下位階層のバスを介して実行される。

【００３０】また更に、図１のシステム構成例におい
て、バスマスタが１つの場合でも本発明の効果は有効で
あり、バスの階層が第１階層のみの場合でも、又、各階
層がそれぞれ複数組存在しても、バスバッファを複数個
並列に備えて各バス階層を構築した場合においても本発
明の効果は有効である。

【００３１】メモリアクセスのパイプラインの構成 次に、図２以降を用いて、メモリアクセスのパイプライ
ン実行、及びそのパイプライン実行の制御方式に関し
て、詳細に説明する。

【００３２】まず、図２を参照しながら、メモリアクセ
ス処理の内容を、リードアクセスの場合について順を追
って分析する。

【００３３】メモリアクセスを行なうバスマスタ１０１
が、アクセスに必要なアドレスを計算する。このとき、
通常の一般的なプロセッサであれば、あるレジスタ２０
１からアドレスの元となる値を読み出して、演算器（Ａ
Ｕ）２０２で所望のアドレス演算を行なった後、アドレ
スバッファ２０３に格納する。アドレスバッファ２０３
に格納されたアドレスは、適当なタイミングでアドレス
バス１１３に出力され、アクセスされる側のメモリ１１
５に対しては通常、アクセス種類を示すリード／ライト
信号が与えられる。

【００３４】メモリ１１５側では、アドレスバス１１３
を通じてアドレスを受け取った後、そのアドレスをアド
レスデコーダ２０４でデコードする。そして、そのデコ
ード情報をもって必要なメモリ要素を選択し、センスア
ンプを介して読み出す処理２０５を経て、メモリ側のデ
ータバッファ２０６によって読み出したデータをデータ
バス１１４に出力する。

【００３５】アクセス元のバスマスタ１０１は、データ
バス１１４に乗ったリードデータをバスマスタ側のデー
タバッファ２０７に取り込み、更に、所望のレジスタ２
０８に格納する。

【００３６】以上の処理内容のうち、時間的なウェイト
が比較的大きいのは、バスマスタ内のアドレス演算と、
メモリ内にアドレスが取り込まれて以降、メモリ要素の
選択からデータ読み出しまでの２箇所である。従って一
般に、この２箇所については特に回路的に工夫され、最
適化が図られているといってよい。

【００３７】一方、バスマスタとメモリ及び周辺モジュ
ールを接続するアドレスバスやデータバスそのものの遅
延も、モジュールの性能が向上した分、相対的に無視で
きなくなってきている。モジュール毎に最適化設計をし
てそれぞれが高速に動作しても、インタフェース部で整
合がとれていないと、スピード的に不必要なマージン設
計をせざるを得なくなり、全体としての性能を劣化させ
ることになる。

【００３８】本実施例においては、バスマスタ内のアド
レス演算からデータの取り込みまでを通して、全体とし
てバランスのとれたパイプライン動作を実現することに
主眼を置いている。図２では、２相ノンオーバラップク
ロックφ１，φ２をシステムクロックとして用いた場合
の、パイプライン・ステージ割り付けの１例を示した。

【００３９】すなわち、レジスタ２０１からφ１タイミ
ングでデータを読み出して演算器（ＡＵ）２０２に送
り、演算済のアドレスをφ２タイミングでアドレスバッ
ファ２０３に格納すると共にアドレスバス１１３に出力
する。このアドレスを、次はφ１タイミングによってメ
モリ１１５のアドレスデコーダ２０４の前後で一旦ラッ
チし、読み出したデータをφ２タイミングでデータバッ
ファ２０６に格納すると共にデータバス１１４に出力す
る。更に、データバス１１４に乗ったリードデータをφ
１タイミングでバスマスタ側のデータバッファ２０７に
取り込み、更に、所望のレジスタ２０８にφ２タイミン
グで格納する。

【００４０】このようにアクセスされる高速メモリ１１
５にパイプラインステージが割り付けられており、メモ
リのアクセスタイムは、φ１の立ち上がりからφ２の立
ち下がりまでの期間におさまればよいことになる。しか
もこの場合のアクセスタイムは、アドレスデコードやバ
ス駆動を除いた、純粋にメモリ要素の選択からデータの
読みだしまでの期間であることから、従来に比べてより
高速な動作が可能になる。

【００４１】すなわち本実施例によるパイプライン制御
バスのシステムでは、アドレスバス１１３やデータバス
１１４及びそのインタフェース回路による遅延を、見か
け上キャンセルしたように動作させることができる。こ
のようにすることで、バス帯域は向上するが、その分、
バスマスタ自身のパイプラインに加えてメモリアクセス
まで含めた全体のパイプライン段数が増加しているため
に、統一的に制御するには制御条件の組み合せの数が増
大してパイプライン制御が複雑になることが考えられ
る。また、周辺モジュールには、アクセス頻度の低いも
のや、連続アクセスの必要のないものなどが少なからず
存在し、バスの適切なマネージメントが難しくなる恐れ
がある。

【００４２】これらの問題に対して、本実施例では、図
１で説明したようにバス手段を階層化して、バスマスタ
は最も速い最上位バスのインタフェースだけに対応し、
階層が下る毎にバスコントローラを配置して、バスマス
タがスピードの遅い下位階層のバスを直接制御すること
のないようにした。

【００４３】メモリアクセスのパイプラインの動作 それでは次に、動作タイミングチャート図３を用いて、
更にメモリアクセス時の実際のパイプライン動作につい
て説明を加える。

【００４４】図１の第１階層のバス手段で接続されてい
る範囲１１０内のアクセスは、図３に示すように、４段
のパイプラインステージで動作させることとする。すな
わち、バスアービトレーションステージ３０１と、アド
レス出力ステージ３０２、ライトデータステージ３０
３、リードデータステージ３０４の４段である。今、こ
の４段のパイプラインが、待ち時間なく全て１サイクル
ずつ動作している場合を考える。

【００４５】バスアービトレーションステージ３０１で
は、バスマスタからφ２タイミングで出力されたバスリ
クエスト信号ＢＵＳＲＥＱに対して、そのバスマスタに
バス権を渡してよいかどうかを判定し、バスアクノリッ
ジ信号ＢＵＳＡＣＫを返すことによってバス権の管理を
行なう。

【００４６】このバスアービトレーションでバス権が許
されると、その次のサイクルのφ２タイミングからアド
レスバスＩＡＢにアドレスを出力することができる。こ
れが、アドレス出力ステージ３０２である。

【００４７】更にその次のサイクルでは、ライトアクセ
スの場合、その前のサイクルでアドレスバスＩＡＢに出
力されたアドレスに対する書き込みデータを、φ２タイ
ミングからデータバスＩＤＢに出力する。これがライト
データステージ３０３で、リードアクセスの場合は、同
じタイミングでアクセスされた側のモジュールからリー
ドデータが出力される。

【００４８】リードアクセスの場合は、更にその次のサ
イクルのリードデータステージ３０４で、データバスＩ
ＤＢに出力されたリードデータをφ１タイミングでバス
マスタ内に取り込む。又、ライトアクセスの場合には、
同じリードデータステージ３０４で、バスマスタからデ
ータバスＩＤＢに出力されたライトデータを、φ１タイ
ミングでアクセスされた側のデータバッファに取り込
む。

【００４９】本パイプライン制御バス方式では、バスマ
スタが直接アクセスする第１階層のバス手段で接続され
ている範囲１１０内のメモリアクセスが以上で説明した
４段のパイプラインで動作することにより、メモリ等の
連続アクセス帯域を２〜３倍に引き上げることができ
る。特に、バスアービトレーションをパイプライン処理
することにより、バスマスタ間のバス権の授受に要する
時間が、事実上見えなくなっている。従って、頻繁にバ
ス権の移動が発生するようなシステムにおいては、従来
に比べてバスの使用効率を向上することが可能となる。
ここで、システム内のバスマスタが１つの場合は、以上
で説明したパイプラインステージのうちバスアービトレ
ーションステージを削除することも可能である。

【００５０】パイプライン動作の制御 次に、図４を用いて上記で述べたパイプライン動作の制
御の１例について説明する。

【００５１】図４に示したパイプライン動作制御例は、
４段のパイプラインを全て同時に進めるか止めるかの制
御であり、これを制御するためには１本のＢＵＳＲＤＹ
信号で充分である。ＢＵＳＲＤＹ信号は、毎ステートφ
２タイミングで出力され、次のステートでバスのパイプ
ラインを進めるかどうかを決定している。

【００５２】このＢＵＳＲＤＹ信号は、データサイズや
アクセスサイクル数等のメモリアクセス空間に関する情
報と、アクセス状態、及びアクセス対象の種類に関する
情報とから生成される。ＢＵＳＲＤＹ信号はバスコント
ローラで生成され、各バスマスタに出力される。各バス
マスタは、自分がアクセス途中のバスサイクルがある場
合に、ＢＵＳＲＤＹ信号がアサートされると、その時点
のバスパイプラインが１段だけ進んだことがわかる。

【００５３】次に、パイプライン動作上のバス権の取り
扱いについて説明する。

【００５４】本実施例でのバス権の受渡しは、パイプラ
インの最初の１ステージで行なわれる。従って、バスマ
スタから出力したバス権要求信号ＢＵＳＲＥＱは、１サ
イクル期間しか有効ではない。すなわちバスコントロー
ラにおいては、毎サイクル、その時点のバス権要求信号
ＢＵＳＲＥＱに対してバスアクノリッジ信号ＢＵＳＡＣ
Ｋが生成され、このＢＵＳＡＣＫ信号がアサートされた
バスマスタには、その次のサイクルから１アクセス分の
バス・パイプラインを使用する権利が付与される。しか
し、上記ＢＵＳＲＤＹ信号がアサートされない限りパイ
プラインを進めることができないことから、バスアクノ
リッジ信号ＢＵＳＡＣＫとＢＵＳＲＤＹ信号が同時にア
サートされないと、事実上、バス権が付与されたことに
はならない。このようにして一旦バス権が付与される
と、後はＢＵＳＲＤＹ信号に従って順にパイプラインを
実行していくことになる。

【００５５】図４に示した基本クロックのサイクル４０
１では、アクセス１というバスサイクルを実行するため
のバスアービトレーションステージＢＡＴが実行され
て、アクセス１に対してバス権が付与されたため、次の
サイクル４０２ではアクセス１のバスサイクルを実行す
るためのアドレス出力ステージＡＤＤが実行される。

【００５６】しかし、サイクル４０２ではＢＵＳＲＤＹ
信号がネゲートされているため、アクセス１のバスサイ
クルに関するパイプライン動作は、次のサイクル４０３
でもアドレス出力ステージのままで次のパイプライン動
作に移ることができない。

【００５７】一方、同じサイクル４０２で、アクセス２
というバスサイクルを実行するためのバスアービトレー
ションステージＢＡＴが実行されているが、ＢＵＳＲＤ
Ｙ信号がネゲートされているため、そのバスアービトレ
ーションＢＡＴは無効になって、新たにサイクル４０３
でバスアービトレーションＢＡＴをやり直すことにな
る。

【００５８】サイクル４０３、４０４ではＢＵＳＲＤＹ
信号がアサートされており、続くサイクル４０４、４０
５で、アクセス１のバスサイクルはデータバスを使用し
てデータの転送を行ない、アクセス２のバスサイクルは
アドレス転送を行なった後データバスを使用し、更にサ
イクル４０４ではアクセス３がバス権を獲得し、サイク
ル４０５からアクセス４がバスアービトレーションステ
ージＢＡＴの実行を開始する。

【００５９】サイクル４０５では再びＢＵＳＲＤＹ信号
がネゲートされ、続くサイクル４０６ではアクセス２と
アクセス３のバスパイプラインがウェイト状態におか
れ、アクセス４はバス権を獲得する。

【００６０】以上のように、本実施例においては、同時
に最大３つのアクセス・バスサイクルがパイプライン実
行されることになる。又、本方式ではバスアービトレー
ションも１つのパイプラインステージに割り当てている
ことから、このアクセスは１つのバスマスタから実行さ
れても、それぞれ別の３つのバスマスタから実行されて
も構わない。従って本方式においては、バスアービトレ
ーションを別にして、最大３つまでのバスマスタが同時
にバスリソースを使用して、それぞれのアクセス処理を
パイプライン実行することが可能である。

【００６１】更に本発明によるバス構成においては、上
記で説明したパイプライン制御バスの下に、それぞれ専
用のバスコントローラで制御される下位のバスを階層的
に構成することができ、接続する周辺モジュールに合わ
せてバスインタフェースを自由に構築することが可能で
ある。

【００６２】階層構造バスのパイプライン動作制御 それでは次に、図５を用いて階層構造バスのパイプライ
ン動作制御の１例について説明する。

【００６３】図５において、ＩＡＢとＩＤＢは図１で説
明した第１階層のバスで、第１階層のアドレスバス１１
３と第１階層のデータバス１１４に対応しており、ＰＡ
ＢとＰＤＢは図１で説明した第２階層のバスで、第２階
層のアドレスバス１２３と第２階層のデータバス１２４
に対応している。

【００６４】図５では、バスを用いるアクセスサイクル
として５３１〜５３６の６つのアクセス動作を仮定し、
アクセス動作５３１と５３５が第２階層のバスを用いる
リードサイクル、アクセス動作５３４が第２階層のバス
を用いるライトサイクル、アクセス動作５３２と５３６
が第１階層のバスを用いるライトサイクル、アクセス動
作５３３が第１階層のバスを用いるリードサイクルとし
ている。又、アクセス動作５３１〜５３６のそれぞれに
対応する見かけ上のバスサイクルが、基本クロックのサ
イクル期間５２１〜５２６である。

【００６５】バスのパイプライン動作を制御している信
号がＢＵＳＲＤＹ信号で、このＢＵＳＲＤＹ信号による
パイプライン動作制御については図４で説明したとおり
である。

【００６６】図５では、第２階層のバスを介して実行さ
れるメモリサイクルを３サイクルとして、第１階層のバ
スで実行されているパイプライン動作とのインタフェー
スの１例を示している。

【００６７】アクセス動作５３１によるパイプラインの
ウェイト制御が基本クロックサイクル５０３、５０４で
ネゲートされているＢＵＳＲＤＹ信号に対応し、アクセ
ス動作５３４によるパイプラインのウェイト制御が基本
クロックサイクル５０８、５０９でネゲートされている
ＢＵＳＲＤＹ信号に対応し、アクセス動作５３５による
パイプラインのウェイト制御が基本クロックサイクル５
１１、５１２でネゲートされているＢＵＳＲＤＹ信号に
対応している。

【００６８】すなわち、低速の第２階層のバスを用いる
リードサイクルである第１アクセス動作５３１でのウェ
イト制御では、第１階層のバスバッファ１１２はＩＡＢ
上のアドレスをＰＡＢに転送するとともに基本クロック
の３サイクルの間に保持するとともにＩＤＢとＰＤＢと
の間で双方向データ転送が可能であるので、この間に第
２階層のバスに接続されたデバイスからデータが読み出
され、第２階層のバス、第１階層のバスバッファ、第１
階層のバスを介してバスマスタに読み込まれる。

【００６９】高速の第１階層のバスを用いるライトサイ
クルである第２アクセス動作５３２では、第１アクセス
動作５３１での２サイクルのウェイトの影響を受けて、
アドレス出力スデージＡＤＤが２サイクル延長される
が、ウェイト終了後、基本クロックの１サイクルの間に
書き込み動作が完了する。

【００７０】高速の第１階層のバスを用いるリードサイ
クルである第３アクセス動作５３３では、第１アクセス
動作５３１での２サイクルのウェイトの影響を受けて、
バスアービトレーションＢＡＴが２サイクル延長される
が、ウェイト終了後、基本クロックの２サイクルの間に
読み出しが完了する。

【００７１】低速の第２階層のバスを用いるライトサイ
クルである第４アクセス動作５３４でのウェイト制御で
は、第１階層のバスバッファ１１２はＩＡＢ上のアドレ
スをＰＡＢに転送するとともに基本クロックの３サイク
ルの間に保持するとともにＩＤＢとＰＤＢとの間で双方
向データ転送が可能であるので、この間にバスマスタか
ら第２階層のバスに接続されたデバイスへ、第１階層の
バス、第１階層のバスバッファ、第２階層のバスを介し
て、データが転送され、デバイスがメモリで有る場合は
そこに読み込まれる。

【００７２】以上、本発明の実施例を詳細に説明した
が、本発明はこの実施例に限定されるものではなく、そ
の技術思想の範囲内で種々の変形が可能であることは言
うまでもない。

【００７３】例えば、内部高速メモリ１１５としてＳＲ
ＡＭを用い、低速メモリ１２５としてＤＲＡＭ、ＥＰＲ
ＯＭその他を使用できることは言うまでもない。

【００７４】また本実施例では、低速の第２階層バスを
アクセスするためのウェイトサイクル数は２であった
が、このサイクル数を第２階層バスのデバイスの速度に
合わせて変化させても同様の効果が得られることは明ら
かである。

【００７５】本発明は、マイクロコンピュータ等のプロ
セッサをチップ上に内蔵するとともに、顧客の目標性能
を最大に発揮するために、高速メモリ、低速メモリ、周
辺機能ユニット等とを最適に設計するＡＳＩＣ(Applica
tion Specific IC)に採用されるのに特に好適である。

【００７６】以上、本願発明について説明してきたが、
本願発明を適用することにより以下の効果を得ることが
できる。

【００７７】まずアクセスを高速にパイプライン実行す
る第１階層のバスによって、バスの動作速度、並びにそ
のバスによってアクセスされるメモリや周辺機能ユニッ
トの動作速度が実効的に高速化されることで、データの
読み出し又は書き込みのアクセス時間でシステム全体の
性能が律速されるという前記第１の問題を解決すること
ができる。

【００７８】更に、第１階層のバスによるメモリアクセ
スのパイプライン実行を、専用の第１階層のバスコント
ローラで制御することによって、アクセスの主体である
バスマスタは、第１階層のバスコントローラに対してメ
モリアクセス動作を起動するバス命令と第１階層のバス
コントローラからの制御信号に従ってアドレスの出力と
データの入出力を実行する手段とを備えるだけでよい。
すなわち、マイクロコンピュータ等のバスマスタ内部の
パイプライン動作制御と、メモリアクセスのパイプライ
ン動作制御を分離することにより、バスマスタ自身は簡
単なインタフェースを実現するだけでよく、特に、メモ
リアクセス動作をパイプライン実行した場合に、バスマ
スタ内部のパイプライン実行状態との種々の組み合せで
発生する制御条件の場合の数を減らすことができる。こ
のことは、全体として、メモリアクセスを実行するため
の制御論理規模を削減することができ、論理規模が増大
するという前記第２の問題を解決することができる。

【００７９】更に、アクセスされるデバイスの動作スピ
ードに従ってそのアクセス動作を実行するバスを階層化
して、しかも各階層のバスをそれぞれある一定の範囲で
独立に制御することが可能なバスコントローラを設ける
ことによって、第１階層のバスコントローラとバスマス
タとの間でメモリアクセスの動作制御を分離した場合と
同様の効果を得ることができる。

【００８０】本発明によるバスインタフェースに対応し
たマイクロコンピュータ等のバスマスタモジュールを使
用して、別のシステムを構築する際には、バスマスタモ
ジュールのバスインタフェース回路を変更することな
く、第１階層のバスコントローラ、若しくは更に下位階
層のバスコントローラの機能仕様を変更するだけで対応
することが可能となり、別のシステムを構築する際に、
そのシステムのバスインタフェース仕様が限定されてし
まうという前記第３の問題を解決することができる。

【００８１】更に、マイクロコンピュータ等のバスマス
タ内部のパイプライン動作制御と、メモリアクセスの動
作制御を分離することによる別の効果として、バスマス
タが複数個存在するシステムにおいて、バスマスタ毎に
同様の機能を果たす複雑なバスインタフェースを備える
必要がなく、それぞれのバスマスタは簡単なバスインタ
フェースを備えるだけで、メモリアクセス実行を制御す
るバスコントローラは全体で１つ備えればよく、全ての
メモリアクセス機能を備えた外部インタフェース回路を
バスマスタの数だけ設ける必要があるという前記第４の
問題を解決することができる。又、このことは、それぞ
れのバスマスタの内部パイプライン動作の仕様が異なる
場合でも、前記したような簡単なバスインタフェース手
段さえ備えておれば、本発明によるところの高速に動作
する前記第１階層のバス手段に接続することが可能であ
るということを意味する。

【００８２】以上によって、バス並びにそのバスに接続
されているメモリや周辺機能ユニットの実効的な動作速
度を上げると共に、バスマスタ側のバスインタフェース
を簡単化し、なおかつそのバスに接続されているメモリ
や周辺機能ユニットの側のインタフェース仕様を、バス
マスタ側のインタフェース回路を変更することなく容易
に変更することのできるバスの動作方式、及び該バスと
該バスに接続されるメモリや周辺機能ユニットの動作制
御方式、及び該バスの動作方式に合わせて動作すること
が可能なマイクロコンピュータ、及びそれらのユニット
で構成されるシステムを提供することが可能となる。

【００８３】

【発明の効果】本発明によれば、高速動作可能なマイク
ロコンピュータシステムを提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例によるパイプライン制御バス
を用いたマイクロコンピュータシステムの構成図であ
る。

【図２】図１の実施例のメモリ読み出しのパイプライン
動作を説明する構成図である。

【図３】図１の実施例のメモリアクセスのパイプライン
動作制御を説明する図である。

【図４】図１の実施例のメモリアクセスのパイプライン
動作制御を説明する図である。

【図５】図１の実施例の階層構造バスのパイプライン動
作制御例を説明する図である。

【符号の説明】

１０１…第１バスマスタ、１０２…第２バスマスタ、１
１０…第１階層のバスで接続されている高速回路ブロッ
ク、１１１…第１階層のバスコントローラ、１１２…第
１階層のバスバッファ、１１３…第１階層のアドレスバ
ス、１１４…第１階層のデータバス、１１５…内部高速
メモリ、１２０…第２階層のバスで接続されている低速
回路ブロック、１２１…第２階層のバスコントローラ、
１２２…第２階層のバスバッファ、１２３…第２階層の
アドレスバス、１２４…第２階層のデータバス、１２５
…低速メモリ、１２６、１２７…周辺機能ユニット、２
０１…レジスタ、２０２…アドレス演算器（ＡＵ）、２
０３…アドレスバッファ、２０４…アドレスデコーダ、
２０５…記憶素子の選択・読み出し手段、２０６…リー
ドデータバッファ、２０７…データバッファ、２０８…
レジスタ、３０１…バスアービトレーションステージ、
３０２…アドレス出力ステージ、３０３…ライトデータ
ステージ、３０４…リードデータステージ、４０１〜４
０７…基本クロックの各サイクル、５０１〜５１５…基
本クロックの各サイクル、５２１〜５２６…見かけ上の
各アクセスバスサイクル、５３１〜５３６…各アクセス
動作。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 増村 茂樹 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 中村 英夫 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 野口 孝樹 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 河崎 俊平 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 深田 馨 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 赤尾 泰 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B062 DD10 JJ10 5B077 BA02 MM02

Claims (6)

【特許請求の範囲】
1. 【請求項１】バスマスタと、 前記バスマスタからのアドレスが伝達される第1アドレ
   スバスと、 前記バスマスタからのデータが伝達される第1データバ
   スと、 前記第1アドレスバスと前記第1データバスとに結合され
   た高速メモリと、 前記第1アドレスバスと前記第1データバスとに結合され
   た第1のバスバッファと、 前記第1アドレスバスに前記第1バスバッファを介して結
   合された第2アドレスバスと、 前記第1データバスに前記第1バスバッファを介して結合
   された第2データバスと、 前記第2アドレスバスと前記第2データバスとに結合され
   た低速デバイスと、 前記バスマスタから発行されたアクセス要求に応答して
   前記第1のアドレスバスと前記第1のデータバスとのバス
   権を許可する第１バスコントローラ部と、前記バスマス
   タのアクセス要求が前記低速デバイスである場合に、前
   記低速デバイスの動作を制御する第２バスコントローラ
   部とを有するバスコントローラとを具備し、 前記バスマスタは、前記高速メモリ又は前記低速デバイ
   スにアクセスするために、アドレス出カステージとデー
   タリード・ライトステージとを含むパイプライン動作を
   行い、 前記パイプライン動作は、前記第1のアドレスバスと前
   記第１のデータバスとのバス権を許可するか否かを示す
   第1制御信号と、前記パイプライン動作を停止するか否
   かを示す第2制御信号により制御され、 前記第1制御信号及び第2制御信号は、前記バスコントロ
   ーラから出力され、 前記第1制御信号は、前記第1のアドレスバスと前記第1
   のデータバスとのバス権を許可する場合にアサートさ
   れ、 前記第2制御信号は、前記パイプライン動作を停止する
   場合にネゲートされ、 前記バスマスタは、前記第1制御信号及び前記第2制御信
   号がアサートされている場合に、前記アドレス出力ステ
   ージを行い、前期第2制御信号がネゲートされている場
   合は、前記パイプライン動作を停止することを特徴とす
   るマイクロコンピュータシステム。
2. 【請求項２】請求項１において、 前記バスコントローラは、前記第1のアドレスバスに出
   力されるアクセスアドレスを監視して、前記低速デバイ
   スへのアクセスかを判定することを特徴とするマイクロ
   コンピュータシステム。
3. 【請求項３】請求項1又は２において、 前記パイプライン動作は、アービトレーションステージ
   を更に有することを特徴とするマイクロコンピュータシ
   ステム。
4. 【請求項４】請求項１から３の何れか一つにおいて、 前記バスマスタは、複数設けられ、 前記第1制御信号は、前記複数のバスマスタの夫々に対
   応して複数出力されることを特徴とするマイクロコンピ
   ュータシステム。
5. 【請求項５】請求項１から４の何れか一つにおいて、 前記バスマスタは、前記高速メモリ及び前記低速デバイ
   スと一つのチップ上に内蔵されることを特徴とするマイ
   クロコンピュータシステム。
6. 【請求項６】バスマスタからのメモリアクセスを階層的
   にパイプライン実行することを特徴とするマイクロコン
   ピュータシステム。