JP2003324163A - 垂直型分離ゲートフラッシュメモリセル及びその製造方法 - Google Patents
垂直型分離ゲートフラッシュメモリセル及びその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
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-
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Abstract
(57)【要約】
【課題】垂直型分離ゲートフラッシュメモリセルを提供
する。 【解決手段】メモリセルは、基板、浮遊ゲート、制御ゲ
ート、トンネル層、第一ドープ領域、第二ドープ領域か
らなる。浮遊ゲートはトレンチの下部に形成され、浮遊
ゲート酸化層により、隣接する基板と絶縁される。制御
ゲートは浮遊ゲート上方に形成され、制御ゲート酸化層
により、隣接する基板と絶縁される。トンネル酸化層
は、浮遊ゲートと制御酸化層とを絶縁するために、これ
らの間に形成される。第一ドープ領域は制御ゲートに隣
接する基板に形成され、第二ドープ領域は第一ドープ領
域の下で、浮遊ゲートに隣接するところに形成され、第
一ドープ領域と共に、ソース領域とドレイン領域とな
る。
する。 【解決手段】メモリセルは、基板、浮遊ゲート、制御ゲ
ート、トンネル層、第一ドープ領域、第二ドープ領域か
らなる。浮遊ゲートはトレンチの下部に形成され、浮遊
ゲート酸化層により、隣接する基板と絶縁される。制御
ゲートは浮遊ゲート上方に形成され、制御ゲート酸化層
により、隣接する基板と絶縁される。トンネル酸化層
は、浮遊ゲートと制御酸化層とを絶縁するために、これ
らの間に形成される。第一ドープ領域は制御ゲートに隣
接する基板に形成され、第二ドープ領域は第一ドープ領
域の下で、浮遊ゲートに隣接するところに形成され、第
一ドープ領域と共に、ソース領域とドレイン領域とな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するもので、特に、集積回路の集積度を
増加させる垂直型分離ゲートフラッシュメモリセル及び
その製造方法に関するものである。
の製造方法に関するもので、特に、集積回路の集積度を
増加させる垂直型分離ゲートフラッシュメモリセル及び
その製造方法に関するものである。
【０００２】
【従来の技術】フラッシュメモリ等の不揮発性メモリ
は、電源供給のいかんにかかわらずデータを保存し、制
御ゲートのスレショルド電圧を制御することにより、デ
ータを読み書きする。一般的に、フラッシュメモリは浮
遊ゲートと制御ゲートを含む。浮遊ゲートは電荷を保存
し、制御ゲートはデータを読み書きするのに用いられ
る。更に、浮遊ゲートは制御ゲートの下に位置し、外部
回路と接続されず、制御ゲートはワードラインと接続さ
れている。
は、電源供給のいかんにかかわらずデータを保存し、制
御ゲートのスレショルド電圧を制御することにより、デ
ータを読み書きする。一般的に、フラッシュメモリは浮
遊ゲートと制御ゲートを含む。浮遊ゲートは電荷を保存
し、制御ゲートはデータを読み書きするのに用いられ
る。更に、浮遊ゲートは制御ゲートの下に位置し、外部
回路と接続されず、制御ゲートはワードラインと接続さ
れている。
【０００３】フラッシュメモリの長所として、ブロック
毎にメモリの消去が出来ることが挙げられる。更に、メ
モリ消去が速く、メモリの全ブロックの消去は通常、１
〜２秒で完成する。よって、最近では、デジタルカメラ
や携帯電話や携帯オーディオ、ラップトップ型パソコン
などの電子製品に幅広く使用されている。
毎にメモリの消去が出来ることが挙げられる。更に、メ
モリ消去が速く、メモリの全ブロックの消去は通常、１
〜２秒で完成する。よって、最近では、デジタルカメラ
や携帯電話や携帯オーディオ、ラップトップ型パソコン
などの電子製品に幅広く使用されている。
【０００４】個々の半導体装置のサイズを縮小し、集積
回路チップ上の半導体装置の高密度化を図ることは重要
であり、これにより、チップの微細化と電力消費を減少
させ、動作速度の高速化が可能となる。メモリセルの縮
小化を達成するため、公知のトランジスタにおいてはゲ
ート長を短くしてメモリセルの面方向の面積を縮小しな
ければならない。
回路チップ上の半導体装置の高密度化を図ることは重要
であり、これにより、チップの微細化と電力消費を減少
させ、動作速度の高速化が可能となる。メモリセルの縮
小化を達成するため、公知のトランジスタにおいてはゲ
ート長を短くしてメモリセルの面方向の面積を縮小しな
ければならない。
【０００５】しかし、公知のフラッシュメモリ製造工程
は、一般にフォトマスクを用いて装置を画定する。フォ
トマスクの精度に限りがあるため、ライン幅の小さい装
置においてはミスアライメントになり、オープン回路或
いはショート回路を生じ、フラッシュメモリの電気的特
性が損なわれる。よって、公知のフラッシュメモリの装
置サイズはデザインルールにより制限され、装置の縮小
化が困難である。更に、ライン幅を縮小するとき、ショ
ートチャネル効果とホットキャリア効果が生じ、装置の
信頼性が低下する。
は、一般にフォトマスクを用いて装置を画定する。フォ
トマスクの精度に限りがあるため、ライン幅の小さい装
置においてはミスアライメントになり、オープン回路或
いはショート回路を生じ、フラッシュメモリの電気的特
性が損なわれる。よって、公知のフラッシュメモリの装
置サイズはデザインルールにより制限され、装置の縮小
化が困難である。更に、ライン幅を縮小するとき、ショ
ートチャネル効果とホットキャリア効果が生じ、装置の
信頼性が低下する。
【０００６】
【発明が解決しようとする課題】本発明は、垂直型分割
ゲートフラッシュメモリセルを提供し、メモリセルの面
方向の面積を減少させることにより、集積回路の集積度
を増加することを目的とする。
ゲートフラッシュメモリセルを提供し、メモリセルの面
方向の面積を減少させることにより、集積回路の集積度
を増加することを目的とする。
【０００７】本発明は、垂直型分割ゲートフラッシュメ
モリセルの製造方法を提供し、ショートチャネル効果を
防いで装置の信頼性を向上することをもう一つの目的と
する。
モリセルの製造方法を提供し、ショートチャネル効果を
防いで装置の信頼性を向上することをもう一つの目的と
する。
【０００８】
【課題を解決するための手段】本発明は、垂直型分割ゲ
ートフラッシュメモリセルを提供する。メモリセルは、
基板、浮遊ゲート、制御ゲート、トンネル層、第一ドー
プ領域、第二ドープ領域とを有する。浮遊ゲートはトレ
ンチの下部に形成され、浮遊ゲート酸化層により、隣接
する基板と絶縁される。制御ゲートは浮遊ゲート上方に
形成され、制御ゲート酸化層により、隣接する基板と絶
縁される。トンネル酸化層は、浮遊ゲートと制御酸化層
とを絶縁するために、これらの間に形成される。第一ド
ープ領域は制御ゲートに隣接する基板に形成され、第二
ドープ領域は第一ドープ領域の下で、浮遊ゲートに隣接
するところに形成され、第一ドープ領域と共に、ソース
領域とドレイン領域となる。メモリセルは、絶縁層、導
電スタッド、ゲート構造を更に含む。絶縁層は第一ドー
プ領域上に形成される。導電スタッドは制御ゲート上に
形成され、絶縁スペーサにより、第一ドープ領域と絶縁
される。ゲート構造は導電スタッド上に形成され、ワー
ドラインとなる。
ートフラッシュメモリセルを提供する。メモリセルは、
基板、浮遊ゲート、制御ゲート、トンネル層、第一ドー
プ領域、第二ドープ領域とを有する。浮遊ゲートはトレ
ンチの下部に形成され、浮遊ゲート酸化層により、隣接
する基板と絶縁される。制御ゲートは浮遊ゲート上方に
形成され、制御ゲート酸化層により、隣接する基板と絶
縁される。トンネル酸化層は、浮遊ゲートと制御酸化層
とを絶縁するために、これらの間に形成される。第一ド
ープ領域は制御ゲートに隣接する基板に形成され、第二
ドープ領域は第一ドープ領域の下で、浮遊ゲートに隣接
するところに形成され、第一ドープ領域と共に、ソース
領域とドレイン領域となる。メモリセルは、絶縁層、導
電スタッド、ゲート構造を更に含む。絶縁層は第一ドー
プ領域上に形成される。導電スタッドは制御ゲート上に
形成され、絶縁スペーサにより、第一ドープ領域と絶縁
される。ゲート構造は導電スタッド上に形成され、ワー
ドラインとなる。
【０００９】本発明は、垂直型分割ゲートフラッシュメ
モリセルの製造方法を提供する。第一及び第二トレンチ
を備える基板を提供する工程と、浮遊ゲート酸化層を各
トレンチの側壁と底部に形成する工程と、浮遊ゲートを
トレンチ下部内の浮遊ゲート酸化層上に形成する工程
と、トンネル酸化層を浮遊ゲート上に形成する工程と、
制御ゲート酸化層をトレンチ上部の側壁に形成する工程
と、制御ゲートトンネル酸化層上に形成する工程と、浮
遊ゲートに隣接する基板で、イオン注入を実施して、第
ニドープ領域を形成する工程と、制御ゲートに隣接する
基板で、イオン注入を実施して、第一ドープ領域を形成
する工程と、を有する。
モリセルの製造方法を提供する。第一及び第二トレンチ
を備える基板を提供する工程と、浮遊ゲート酸化層を各
トレンチの側壁と底部に形成する工程と、浮遊ゲートを
トレンチ下部内の浮遊ゲート酸化層上に形成する工程
と、トンネル酸化層を浮遊ゲート上に形成する工程と、
制御ゲート酸化層をトレンチ上部の側壁に形成する工程
と、制御ゲートトンネル酸化層上に形成する工程と、浮
遊ゲートに隣接する基板で、イオン注入を実施して、第
ニドープ領域を形成する工程と、制御ゲートに隣接する
基板で、イオン注入を実施して、第一ドープ領域を形成
する工程と、を有する。
【００１０】更に、制御ゲートが形成された後、導電ス
タッドと絶縁スペーサを制御ゲート上に形成し、導電ス
タッドを絶縁スペーサにより、第一ドープ領域と絶縁す
る工程と、絶縁層を第一ドープ領域上に形成する工程
と、第一トレンチ内の導電スタッド、絶縁スペーサ、制
御ゲート、制御ゲート酸化層、トンネル酸化層、浮遊ゲ
ート、浮遊ゲート酸化層の各一部を除去し、第三トレン
チを形成する工程と、からなる。その後、アイソレーシ
ョン構造を第三トレンチ内に形成する工程と、複数のゲ
ート構造を絶縁層とトレンチ上に形成する工程と、を有
する。
タッドと絶縁スペーサを制御ゲート上に形成し、導電ス
タッドを絶縁スペーサにより、第一ドープ領域と絶縁す
る工程と、絶縁層を第一ドープ領域上に形成する工程
と、第一トレンチ内の導電スタッド、絶縁スペーサ、制
御ゲート、制御ゲート酸化層、トンネル酸化層、浮遊ゲ
ート、浮遊ゲート酸化層の各一部を除去し、第三トレン
チを形成する工程と、からなる。その後、アイソレーシ
ョン構造を第三トレンチ内に形成する工程と、複数のゲ
ート構造を絶縁層とトレンチ上に形成する工程と、を有
する。
【００１１】
【発明の実施の形態】上述した本発明の目的、特徴、及
び長所をいっそう明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
び長所をいっそう明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
【００１２】図１はゲート層２２２とインターコネクト
層２３０とを備える垂直型分割ゲートフラッシュメモリ
セルの平面図である。図２は図１のA−Aに沿った断面図
である。メモリセルは、Ｐ型シリコン基板などの基板２
００からなり、ディ−プトレンチ２０７を備える。浮遊
ゲート２０４はディ−プトレンチ２０７下部に形成され
る。浮遊ゲート２０４はポリシリコンで、浮遊ゲート酸
化層２０２により、隣接する基板２００と絶縁されてい
る。制御ゲート２１０はディ−プトレンチ２０７上部の
浮遊ゲート２０４上に形成される。制御ゲート２１０も
また、ポリシリコンで、制御ゲート酸化層２０８によ
り、隣接する基板２００と絶縁される。トンネル酸化層
２０６は、浮遊ゲート２０４と制御ゲート２１０を絶縁
するために、それらの間に形成される。
層２３０とを備える垂直型分割ゲートフラッシュメモリ
セルの平面図である。図２は図１のA−Aに沿った断面図
である。メモリセルは、Ｐ型シリコン基板などの基板２
００からなり、ディ−プトレンチ２０７を備える。浮遊
ゲート２０４はディ−プトレンチ２０７下部に形成され
る。浮遊ゲート２０４はポリシリコンで、浮遊ゲート酸
化層２０２により、隣接する基板２００と絶縁されてい
る。制御ゲート２１０はディ−プトレンチ２０７上部の
浮遊ゲート２０４上に形成される。制御ゲート２１０も
また、ポリシリコンで、制御ゲート酸化層２０８によ
り、隣接する基板２００と絶縁される。トンネル酸化層
２０６は、浮遊ゲート２０４と制御ゲート２１０を絶縁
するために、それらの間に形成される。
【００１３】本発明において、トンネル酸化層２０６は
厚さが約１００〜５００Åである。好ましくは、３００
Åである。Ｎ型ドープ領域等のドープ領域２１２が制御
ゲート２１０に隣接する基板２００に形成され、Ｎ型ド
ープ領域等のもう一つのドープ領域２１４が浮遊ゲート
２０４に隣接する基板２００に形成される。ドープ領域
２１２ともう一つのドープ領域２１４は、フラッシュメ
モリセルのドレイン領域とソース領域となり、トレンチ
２０７の両側の基板２００に２つの垂直チャネルを形成
する。酸化ケイ素層などの絶縁層２１６がドープ領域２
１２上に形成され、ドープ領域２１２を露出する開口を
備える。導電スタッド２２０は制御ゲート２１０上に形
成され、絶縁スペーサ２１８により、ドープ領域２１２
と絶縁される。
厚さが約１００〜５００Åである。好ましくは、３００
Åである。Ｎ型ドープ領域等のドープ領域２１２が制御
ゲート２１０に隣接する基板２００に形成され、Ｎ型ド
ープ領域等のもう一つのドープ領域２１４が浮遊ゲート
２０４に隣接する基板２００に形成される。ドープ領域
２１２ともう一つのドープ領域２１４は、フラッシュメ
モリセルのドレイン領域とソース領域となり、トレンチ
２０７の両側の基板２００に２つの垂直チャネルを形成
する。酸化ケイ素層などの絶縁層２１６がドープ領域２
１２上に形成され、ドープ領域２１２を露出する開口を
備える。導電スタッド２２０は制御ゲート２１０上に形
成され、絶縁スペーサ２１８により、ドープ領域２１２
と絶縁される。
【００１４】本発明において、導電スタッド２２０はポ
リシリコンで、絶縁スペーサは窒化ケイ素である。複数
のゲート構造２２７が絶縁層２１６と導電スタッド２２
０との上に形成され、導電スタッド２２０上に形成され
たゲート構造２２７はフラッシュメモリセルのワードラ
インとなる。ゲート構造２２７はゲート２２２、ゲート
スペーサ２２６、キャップ層２２４を備える。ゲートス
ペーサ２２６、キャップ層２２４は窒化ケイ素である。
ＢＰＳＧ等の絶縁層２２８は、絶縁層２１６とゲート構
造２２７上に形成される。インターコネクト層２３０が
絶縁層２２８上に形成され、絶縁層２１６の開口を充填
し、ドープ領域２１２と接続する。本発明において、イ
ンターコネクト層２３０はタングステン或いはポリシリ
コンである。
リシリコンで、絶縁スペーサは窒化ケイ素である。複数
のゲート構造２２７が絶縁層２１６と導電スタッド２２
０との上に形成され、導電スタッド２２０上に形成され
たゲート構造２２７はフラッシュメモリセルのワードラ
インとなる。ゲート構造２２７はゲート２２２、ゲート
スペーサ２２６、キャップ層２２４を備える。ゲートス
ペーサ２２６、キャップ層２２４は窒化ケイ素である。
ＢＰＳＧ等の絶縁層２２８は、絶縁層２１６とゲート構
造２２７上に形成される。インターコネクト層２３０が
絶縁層２２８上に形成され、絶縁層２１６の開口を充填
し、ドープ領域２１２と接続する。本発明において、イ
ンターコネクト層２３０はタングステン或いはポリシリ
コンである。
【００１５】図３〜図１０は本発明による垂直型分割ゲ
ートフラッシュメモリセルの製造方法を示す図である。
まず、図３で示されるように、Ｐ型シリコン基板などの
基板２００が提供される。パッド酸化層２０１と窒化ケ
イ素層２０３は基板２００上に形成される。続いて、窒
化ケイ素層２０３とパッド酸化層２０１上で、リソグラ
フィとエッチングが実施され、開口を形成し、基板２０
０を露出させる。次に、開口下の露出した基板２００
が、窒化ケイ素層２０３をマスクとして、ドライエッチ
ングなどの異方性エッチングによりエッチングされて、
複数のトレンチを形成する。図は簡略化してトレンチ２
０５と２０７だけが記されている。
ートフラッシュメモリセルの製造方法を示す図である。
まず、図３で示されるように、Ｐ型シリコン基板などの
基板２００が提供される。パッド酸化層２０１と窒化ケ
イ素層２０３は基板２００上に形成される。続いて、窒
化ケイ素層２０３とパッド酸化層２０１上で、リソグラ
フィとエッチングが実施され、開口を形成し、基板２０
０を露出させる。次に、開口下の露出した基板２００
が、窒化ケイ素層２０３をマスクとして、ドライエッチ
ングなどの異方性エッチングによりエッチングされて、
複数のトレンチを形成する。図は簡略化してトレンチ２
０５と２０７だけが記されている。
【００１６】図４において、浮遊ゲート酸化層２０２
が、熱酸化或いは他の公知の形成方法により、トレンチ
２０５、２０７下部の側壁と底部に形成される。その
後、浮遊ゲート２０４がトレンチ２０５、２０７の浮遊
ゲート酸化層２０２の上に形成される。本発明におい
て、ポリシリコン層が窒化ケイ素層２０３上に形成され
て、トレンチ２０５、２０７を充填する。次に、ポリシ
リコン層がエッチバックされてトレンチ２０５、２０７
のポリシリコン層の一部分が残留し、浮遊ゲートとな
る。浮遊ゲート酸化層の高さは残留したポリシリコン層
２０４と実質的に等しい。
が、熱酸化或いは他の公知の形成方法により、トレンチ
２０５、２０７下部の側壁と底部に形成される。その
後、浮遊ゲート２０４がトレンチ２０５、２０７の浮遊
ゲート酸化層２０２の上に形成される。本発明におい
て、ポリシリコン層が窒化ケイ素層２０３上に形成され
て、トレンチ２０５、２０７を充填する。次に、ポリシ
リコン層がエッチバックされてトレンチ２０５、２０７
のポリシリコン層の一部分が残留し、浮遊ゲートとな
る。浮遊ゲート酸化層の高さは残留したポリシリコン層
２０４と実質的に等しい。
【００１７】次に、酸化ケイ素層が、ＣＶＤなどの公知
の方法により形成され、窒化ケイ素層２０３とトレンチ
２０５、２０７の表面に形成される。続いて、窒化ケイ
素層２０３とトレンチ２０５、２０７の側壁の酸化ケイ
素層が除去されて、浮遊ゲート２０４上の酸化ケイ素層
２０６が残留する。厚さが約１００〜５００Åである残
留した酸化ケイ素層２０６はトンネル酸化層となる。
の方法により形成され、窒化ケイ素層２０３とトレンチ
２０５、２０７の表面に形成される。続いて、窒化ケイ
素層２０３とトレンチ２０５、２０７の側壁の酸化ケイ
素層が除去されて、浮遊ゲート２０４上の酸化ケイ素層
２０６が残留する。厚さが約１００〜５００Åである残
留した酸化ケイ素層２０６はトンネル酸化層となる。
【００１８】また、制御ゲート酸化層２０８が、熱酸化
或いは他の公知の形成方法により、トレンチ２０５、２
０７上部の側壁に形成される。その後、ポリシリコンな
どの制御ゲート２１０がトンネル酸化層２０６上に形成
される。図４で示されるように、制御ゲート２１０の高
さは、制御ゲート酸化層２０８に実質的に等しく、両方
とも基板２００の上表面より低い。
或いは他の公知の形成方法により、トレンチ２０５、２
０７上部の側壁に形成される。その後、ポリシリコンな
どの制御ゲート２１０がトンネル酸化層２０６上に形成
される。図４で示されるように、制御ゲート２１０の高
さは、制御ゲート酸化層２０８に実質的に等しく、両方
とも基板２００の上表面より低い。
【００１９】次に、図５において、制御ゲート２１０が
形成された後、導電スタッド２２０と絶縁スペーサ２１
８は、コントロールゲート２１０上に形成される。本発
明において、導電スタッド２２０はポリシリコンで、絶
縁スペーサ２１８は窒化ケイ素である。
形成された後、導電スタッド２２０と絶縁スペーサ２１
８は、コントロールゲート２１０上に形成される。本発
明において、導電スタッド２２０はポリシリコンで、絶
縁スペーサ２１８は窒化ケイ素である。
【００２０】次に、図６において、トレンチ２１１を形
成するために、トレンチ２０５の導電スタッド２２０、
絶縁スペーサ２１８、制御ゲート２１０、制御ゲート酸
化層２０８及びトンネル酸化層２０６、浮遊ゲート２０
４、浮遊ゲート酸化層２０２の各一部はリソグラフィと
エッチングにより除去する。その後、酸化ケイ素層が高
密度プラズマCVD(HDPCVD)などのCVDにより、トレンチ２
１１に充填されて、アイソレーション構造２１３を形成
する。
成するために、トレンチ２０５の導電スタッド２２０、
絶縁スペーサ２１８、制御ゲート２１０、制御ゲート酸
化層２０８及びトンネル酸化層２０６、浮遊ゲート２０
４、浮遊ゲート酸化層２０２の各一部はリソグラフィと
エッチングにより除去する。その後、酸化ケイ素層が高
密度プラズマCVD(HDPCVD)などのCVDにより、トレンチ２
１１に充填されて、アイソレーション構造２１３を形成
する。
【００２１】次に、図７において、窒化ケイ素層２０３
が除去された後、浮遊ゲート２０４に隣接する基板２０
０でイオン注入が実施されて、Ｎ型ドープ領域等のドー
プ領域２１４を形成する。続いて、制御ゲート２１０に
隣接する基板２００で、イオン注入が実施されて、Ｎ型
ドープ領域等のドープ領域２１２を形成する。Ｎ型ドー
プ領域２１２、２１４は、本発明の垂直型分割ゲートフ
ラッシュメモリセルのドレイン領域、ソース領域とな
る。更に、導電スタッド２２０は、絶縁スペーサ２１８
により、Ｎ型ドープ領域２１２と絶縁される。
が除去された後、浮遊ゲート２０４に隣接する基板２０
０でイオン注入が実施されて、Ｎ型ドープ領域等のドー
プ領域２１４を形成する。続いて、制御ゲート２１０に
隣接する基板２００で、イオン注入が実施されて、Ｎ型
ドープ領域等のドープ領域２１２を形成する。Ｎ型ドー
プ領域２１２、２１４は、本発明の垂直型分割ゲートフ
ラッシュメモリセルのドレイン領域、ソース領域とな
る。更に、導電スタッド２２０は、絶縁スペーサ２１８
により、Ｎ型ドープ領域２１２と絶縁される。
【００２２】次に、酸化ケイ素層などの絶縁層２１６
が、ＣＶＤなどの公知の形成方法により、Ｎ型ドープ領
域２１２上に形成されて、高さが導電スタッド２２０と
絶縁スペーサ２１８と実質上等しくなる。
が、ＣＶＤなどの公知の形成方法により、Ｎ型ドープ領
域２１２上に形成されて、高さが導電スタッド２２０と
絶縁スペーサ２１８と実質上等しくなる。
【００２３】次に、図８において、複数のゲート構造２
２７が、絶縁層２１６とトレンチ２０５、２０７上に形
成される。各ゲート構造２２７は、ゲート２２２、ゲー
トスペーサ２２６及びキャップ層２２４、からなり、ゲ
ートスペーサ２２６とキャップ層２２４は窒化ケイ素で
ある。
２７が、絶縁層２１６とトレンチ２０５、２０７上に形
成される。各ゲート構造２２７は、ゲート２２２、ゲー
トスペーサ２２６及びキャップ層２２４、からなり、ゲ
ートスペーサ２２６とキャップ層２２４は窒化ケイ素で
ある。
【００２４】次に、図９において、ＢＰＳＧ等の絶縁層
２２８が絶縁層２１６とゲート構造２２７上に形成され
る。最後に、図１０は図１のＢ−Ｂに沿った断面図で、
絶縁層２２８は、リソグラフィとエッチングによりパタ
ーン化されて、基板２００中のドープ領域２１２の一部
分を露出させる。次に、インターコネクト層２３０がゲ
ート構造２２７上に形成され、露出したドープ領域２１
２と電気的に接続する。本発明において、インターコネ
クト層２３０は、タングステン或いはポリシリコンであ
る。
２２８が絶縁層２１６とゲート構造２２７上に形成され
る。最後に、図１０は図１のＢ−Ｂに沿った断面図で、
絶縁層２２８は、リソグラフィとエッチングによりパタ
ーン化されて、基板２００中のドープ領域２１２の一部
分を露出させる。次に、インターコネクト層２３０がゲ
ート構造２２７上に形成され、露出したドープ領域２１
２と電気的に接続する。本発明において、インターコネ
クト層２３０は、タングステン或いはポリシリコンであ
る。
【００２５】本発明による垂直型分割ゲートフラッシュ
メモリセルのチャネルが垂直型であるため、公知技術と
比較すると、横方向の面積が減少し、集積回路の集積度
を効果的に増加させることが出来る。更に、本発明にお
いて、チャネル長さはライン幅に依存しないで、トレン
チの深さに依存する。つまり、ライン幅が縮小されて
も、公知技術で生じるようなショートチャネル効果或い
はホットキャリア効果は、生じない。よって、装置の信
頼度が向上する。
メモリセルのチャネルが垂直型であるため、公知技術と
比較すると、横方向の面積が減少し、集積回路の集積度
を効果的に増加させることが出来る。更に、本発明にお
いて、チャネル長さはライン幅に依存しないで、トレン
チの深さに依存する。つまり、ライン幅が縮小されて
も、公知技術で生じるようなショートチャネル効果或い
はホットキャリア効果は、生じない。よって、装置の信
頼度が向上する。
【００２６】本発明では好ましい実施例を前述の通り開
示したが、これらは決して実施例に限定するものではな
く、当業者であれば、本発明の範囲及びその要旨から逸
脱することなく種種の変形例および修正を加えることが
できるであろう。すなわち本発明の保護範囲は、特許請
求の範囲に記載した事項に基づいて定められる。
示したが、これらは決して実施例に限定するものではな
く、当業者であれば、本発明の範囲及びその要旨から逸
脱することなく種種の変形例および修正を加えることが
できるであろう。すなわち本発明の保護範囲は、特許請
求の範囲に記載した事項に基づいて定められる。
【００２７】
【発明の効果】本発明によれば、メモリセルの面方向の
面積を減少させることにより、集積回路の集積度を増加
させることが可能となる。
面積を減少させることにより、集積回路の集積度を増加
させることが可能となる。
【００２８】また、本発明によれば、ショートチャネル
効果を防いで装置の信頼性を向上させることが可能とな
る。
効果を防いで装置の信頼性を向上させることが可能とな
る。
【図１】本発明による垂直型分離ゲートフラッシュメモ
リセルを示す上面図である。
リセルを示す上面図である。
【図２】図１のＡ−Ａに沿った断面図である。
【図３】本発明による垂直型分離ゲートフラッシュメモ
リセルの製造方法を示す断面図である（その１）。
リセルの製造方法を示す断面図である（その１）。
【図４】本発明による垂直型分離ゲートフラッシュメモ
リセルの製造方法を示す断面図である（その２）。
リセルの製造方法を示す断面図である（その２）。
【図５】本発明による垂直型分離ゲートフラッシュメモ
リセルの製造方法を示す断面図である（その３）。
リセルの製造方法を示す断面図である（その３）。
【図６】本発明による垂直型分離ゲートフラッシュメモ
リセルの製造方法を示す断面図である（その４）。
リセルの製造方法を示す断面図である（その４）。
【図７】本発明による垂直型分離ゲートフラッシュメモ
リセルの製造方法を示す断面図である（その５）。
リセルの製造方法を示す断面図である（その５）。
【図８】本発明による垂直型分離ゲートフラッシュメモ
リセルの製造方法を示す断面図である（その６）。
リセルの製造方法を示す断面図である（その６）。
【図９】本発明による垂直型分離ゲートフラッシュメモ
リセルの製造方法を示す断面図である（その７）。
リセルの製造方法を示す断面図である（その７）。
【図１０】本発明による垂直型分離ゲートフラッシュメ
モリセルの製造方法を示す断面図である（その８）。
モリセルの製造方法を示す断面図である（その８）。
２００…基板
２０１…パッド酸化層
２０２…浮遊ゲート酸化層
２０３…窒化ケイ素層
２０４…浮遊ゲート
２０５、２０７、２１１…トレンチ
２０６…トンネル酸化層
２０８…制御ゲート酸化層
２１０…制御ゲート
２１２、２１４…ドープ領域
２１３…アイソレーション構造
２１６、２２８…絶縁層
２１８…絶縁スペーサ
２２０…導電スタッド
２２２…ゲート
２２４…キャップ層
２２６…ゲートスペーサ
２２７…ゲート構造
２３０…インターコネクト層
フロントページの続き
Ｆターム(参考） 5F083 EP03 EP13 EP25 EP62 EP67
ER22 GA09 GA21 JA39 KA01
KA07 KA08 LA12 LA16 MA06
MA20 NA01 PR09 PR36
5F101 BA04 BA13 BB04 BD05 BD16
BD32 BD35 BH09
Claims (27)
- 【請求項１】垂直型分離ゲートフラッシュメモリセルで
あって、 トレンチを備える基板と、 前記トレンチの下部に形成され、浮遊ゲート酸化層によ
り、隣接した前記基板と絶縁される浮遊ゲートと、 前記浮遊ゲート上に形成され、制御ゲート酸化層によ
り、隣接した前記基板と絶縁される制御ゲートと、 前記浮遊ゲートと前記制御ゲートとを絶縁するために、
それらの間に形成されたトンネル酸化層と、 前記制御ゲートに隣接する前記基板に形成された第一ド
ープ領域と、 前記第一ドープ領域の下方で、前記浮遊ゲートに隣接し
て形成され、前記第一ドープ領域と共にソース及びドレ
イン領域となる第二ドープ領域と、を有することを特徴
とするメモリセル。 - 【請求項２】更に、 前記第一ドープ領域上に形成された絶縁層と、 前記制御ゲート上に形成され、絶縁スペーサにより、前
記第一ドープ領域と絶縁される導電スタッドと、 前記導電スタッド上に形成され、ワードラインとなるゲ
ート構造と、を備えることを特徴とする請求項１に記載
のメモリセル。 - 【請求項３】前記絶縁層は酸化ケイ素であることを特徴
とする請求項２に記載のメモリセル。 - 【請求項４】前記導電スタッドはポリシリコンであるこ
とを特徴とする請求項２に記載のメモリセル。 - 【請求項５】前記絶縁スペーサは窒化ケイ素であること
を特徴とする請求項２に記載のメモリセル。 - 【請求項６】前記ゲート構造はゲート、ゲートスペー
サ、キャップ層からなることを特徴とする請求項２に記
載のメモリセル。 - 【請求項７】前記ゲートスペーサと前記キャップ層は窒
化ケイ素であることを特徴とする請求項６に記載のメモ
リセル。 - 【請求項８】前記基板はＰ型シリコン基板であることを
特徴とする請求項１に記載のメモリセル。 - 【請求項９】前記第一及び第二ドープ領域はＮ型ドープ
領域であることを特徴とする請求項１に記載のメモリセ
ル。 - 【請求項１０】前記浮遊ゲートはポリシリコンであるこ
とを特徴とする請求項１に記載のメモリセル。 - 【請求項１１】前記制御ゲートはポリシリコンであるこ
とを特徴とする請求項１に記載のメモリセル。 - 【請求項１２】前記トンネル酸化層は厚さ約１００〜５
００Åであることを特徴とする請求項１に記載のメモリ
セル。 - 【請求項１３】垂直型分離ゲートフラッシュメモリセル
の製造方法であって、 第一及び第二トレンチを備える基板を提供する工程と、 浮遊ゲート酸化層を、前記の各トレンチ下部の側壁と底
部に形成する工程と、 浮遊ゲートを、前記トレンチ下部内の前記浮遊ゲート酸
化層上に形成する工程と、 トンネル酸化層を前記浮遊ゲート上に形成する工程と、 制御ゲート酸化層を、前記トレンチ上部の側壁に形成す
る工程と、 制御ゲートを前記トンネル酸化層上に形成する工程と、 前記浮遊ゲートに隣接する基板で、イオン注入を実施
し、第二ドープ領域を形成する工程と、 前記制御ゲートに隣接する基板で、イオン注入を実施
し、第一ドープ領域を形成する工程と、を有すること特
徴とする垂直型分離ゲートフラッシュメモリセルの製造
方法。 - 【請求項１４】前記制御ゲートが形成された後、導電ス
タッドと絶縁スペーサとを、前記制御ゲート上に形成
し、前記導電スタッドは前記絶縁スペーサにより、前記
第一ドープ領域と絶縁する工程と、 前記第一ドープ領域上に絶縁層を形成する工程と、 前記導電スタッド、前記絶縁スペーサ、前記制御ゲー
ト、前記制御ゲート酸化層、前記トンネル酸化層、前記
浮遊ゲート、前記第一トレンチ内の前記浮遊ゲート酸化
層の各一部を除去し、第三トレンチを形成する工程と、 アイソレーション構造を前記第三トレンチ内に形成する
工程と、 複数のゲート構造を前記絶縁層と前記各トレンチ上に形
成する工程と、を更に含むことを特徴とする請求項１３
に記載の方法。 - 【請求項１５】前記導電スタッドはポリシリコンである
ことを特徴とする請求項１４に記載の方法。 - 【請求項１６】前記絶縁スペーサは窒化ケイ素であるこ
とを特徴とする請求項１４に記載の方法。 - 【請求項１７】前記絶縁層は酸化ケイ素であることを特
徴とする請求項１４に記載の方法。 - 【請求項１８】前記アイソレーション構造は高密度プラ
ズマ酸化物であることを特徴とする請求項１４に記載の
方法。 - 【請求項１９】前記ゲート構造はゲート、ゲートスペー
サ、キャップ層からなることを特徴とする請求項１４に
記載の方法。 - 【請求項２０】前記ゲートスペーサと前記キャップ層は
窒化ケイ素であることを特徴とする請求項１９に記載の
方法。 - 【請求項２１】前記基板はＰ型シリコン基板であること
を特徴とする請求項１３に記載の方法。 - 【請求項２２】前記第一及び第二ドープ領域はＮ型ドー
プ領域であることを特徴とする請求項２１に記載の方
法。 - 【請求項２３】前記浮遊ゲートはポリシリコンであるこ
とを特徴とする請求項１３に記載の方法。 - 【請求項２４】前記制御ゲートはポリシリコンであるこ
とを特徴とする請求項１３に記載の方法。 - 【請求項２５】前記トンネル酸化層は厚さ約１００〜５
００Åであることを特徴とする請求項１３に記載の方
法。 - 【請求項２６】前記浮遊ゲート酸化層の高さは前記浮遊
ゲートと実質的に等しいことを特徴とする請求項１３に
記載の方法。 - 【請求項２７】前記制御ゲート酸化層の高さは前記制御
ゲートと実質的に等しいことを特徴とする請求項１３に
記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW91109074 | 2002-05-01 | ||
| TW091109074A TW533551B (en) | 2002-05-01 | 2002-05-01 | Vertical split gate flash memory and its formation method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003324163A true JP2003324163A (ja) | 2003-11-14 |
Family
ID=28788652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002325557A Pending JP2003324163A (ja) | 2002-05-01 | 2002-11-08 | 垂直型分離ゲートフラッシュメモリセル及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6800895B2 (ja) |
| JP (1) | JP2003324163A (ja) |
| TW (1) | TW533551B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7863669B2 (en) | 2005-10-03 | 2011-01-04 | Seiko Epson Corporation | Nonvolatile semiconductor memory device |
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| US6963103B2 (en) | 2001-08-30 | 2005-11-08 | Micron Technology, Inc. | SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators |
| US6778441B2 (en) * | 2001-08-30 | 2004-08-17 | Micron Technology, Inc. | Integrated circuit memory device and method |
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| US6815758B1 (en) * | 2003-08-22 | 2004-11-09 | Powerchip Semiconductor Corp. | Flash memory cell |
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| US7572695B2 (en) | 2005-05-27 | 2009-08-11 | Micron Technology, Inc. | Hafnium titanium oxide films |
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| US7468299B2 (en) * | 2005-08-04 | 2008-12-23 | Macronix International Co., Ltd. | Non-volatile memory cells and methods of manufacturing the same |
| KR100847308B1 (ko) * | 2007-02-12 | 2008-07-21 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법. |
| US7691734B2 (en) * | 2007-03-01 | 2010-04-06 | International Business Machines Corporation | Deep trench based far subcollector reachthrough |
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| US5242845A (en) * | 1990-06-13 | 1993-09-07 | Kabushiki Kaisha Toshiba | Method of production of vertical MOS transistor |
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| US5705415A (en) * | 1994-10-04 | 1998-01-06 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
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- 2002-05-01 TW TW091109074A patent/TW533551B/zh not_active IP Right Cessation
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- 2002-11-08 JP JP2002325557A patent/JP2003324163A/ja active Pending
-
2003
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| US20030205755A1 (en) | 2003-11-06 |
| TW533551B (en) | 2003-05-21 |
| US6800895B2 (en) | 2004-10-05 |
| US20030209755A1 (en) | 2003-11-13 |
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