JP2003324111A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にリセス構造を有する電界効果
トランジスタを備えた半導体装置およびその製造方法に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a field effect transistor having a recess structure and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】砒化ガリウム（ＧａＡｓ）などの化合物
半導体を材料とする電界効果トランジスタ（ＦＥＴ：Fi
eld Effect Transistor）は高周波特性に優れているた
め、通信システム用機器あるいはレーダなどに多く利用
されている。これらの電界効果トランジスタは耐性の向
上と高周波特性の改善のために、一般にリセス構造を採
用している。2. Description of the Related Art A field effect transistor (FET: Fi) made of a compound semiconductor such as gallium arsenide (GaAs).
Eld Effect Transistor) has excellent high-frequency characteristics, and is therefore widely used in communication system equipment and radar. These field effect transistors generally employ a recess structure in order to improve resistance and high frequency characteristics.
【０００３】リセス構造とは、ゲート電極近傍のｎ型活
性層の厚さをソース電極およびドレイン電極下部の活性
層厚さより薄くすることにより、ソース抵抗を低減しか
つドレイン合金部への電界集中を抑制した構造である。
このようなリセス構造を利用したデバイスとしてＭＥＳ
ＦＥＴ（metal semiconductor FET）が、たとえば特開
平５-６３００３号公報に詳細に記載されている。The recess structure means that the thickness of the n-type active layer near the gate electrode is made thinner than the thickness of the active layer below the source electrode and the drain electrode to reduce the source resistance and to concentrate the electric field on the drain alloy portion. It is a suppressed structure.
MES as a device using such a recess structure
An FET (metal semiconductor FET) is described in detail in, for example, Japanese Patent Laid-Open No. 5-63003.
【０００４】図２６は、特開平５-６３００３号公報に
記載された従来のリセス構造を有する電界効果トランジ
スタの構成を示す概略断面図である。図２６を参照し
て、リセス構造を有するＭＥＳＦＥＴは、ｎ型活性層１
０１と、ソース電極（図示せず）と、ドレイン電極（図
示せず）と、ゲート電極１０６とから構成されている。FIG. 26 is a schematic sectional view showing the structure of a conventional field effect transistor having a recess structure disclosed in Japanese Patent Laid-Open No. 5-63003. Referring to FIG. 26, the MESFET having the recess structure has an n-type active layer 1
01, a source electrode (not shown), a drain electrode (not shown), and a gate electrode 106.
【０００５】ｎ型活性層１０１上にはたとえばシリコン
酸化膜１０２が形成されており、このシリコン酸化膜１
０２には貫通孔１０２ａが形成されている。この貫通孔
１０２ａの下部においてｎ型活性層１０１の表面にはリ
セス部１０１ａが形成されいる。ゲート電極１０６は、
このリセス部１０１ａの底面の一部に電気的に接続する
ように形成されている。A silicon oxide film 102 is formed on the n-type active layer 101, and the silicon oxide film 1 is formed.
A through hole 102a is formed in 02. A recess 101a is formed on the surface of the n-type active layer 101 below the through hole 102a. The gate electrode 106 is
It is formed so as to be electrically connected to a part of the bottom surface of the recess portion 101a.
【０００６】このＭＥＳＦＥＴを覆うように、シリコン
酸化膜１０７とシリコン窒化膜１０８とが順に積層して
形成されている。A silicon oxide film 107 and a silicon nitride film 108 are sequentially stacked so as to cover the MESFET.
【０００７】次に、上記構成の製造方法について説明す
る。図２６を参照して、まず、ｎ型活性層１０１上にス
ペ−サとなるシリコン酸化膜１０２が被着される。その
後、フォトレジスト（図示せず）が塗布され、露光・現
像によりパタ−ニングされ、フォトレジストのゲ−ト形
成予定部に開口パターンが形成される。このパターニン
グされたフォトトレジストをマスクとしてシリコン酸化
膜１０２をウェットエッチングすることにより、シリコ
ン酸化膜１０２に貫通孔１０２ａが形成される。このウ
ェットエッチングにおいては、等方的にエッチングが進
行するため、シリコン酸化膜１０２は図中縦方向（膜厚
方向）のみならず、図中横方向にも所定量除去される。Next, a method of manufacturing the above structure will be described. Referring to FIG. 26, first, a silicon oxide film 102 serving as a spacer is deposited on n-type active layer 101. After that, a photoresist (not shown) is applied and patterned by exposure and development to form an opening pattern in a portion where the photoresist is to be formed with a gate. The silicon oxide film 102 is wet-etched using the patterned photoresist as a mask to form a through hole 102a in the silicon oxide film 102. In this wet etching, since the etching proceeds isotropically, the silicon oxide film 102 is removed by a predetermined amount not only in the vertical direction (film thickness direction) in the drawing but also in the horizontal direction in the drawing.
【０００８】上記のシリコン酸化膜１０２をマスクとし
て、ソ−ス・ドレイン間の電流をモニターなどしながら
ｎ型活性層１０１に等方性エッチングを施すことにより
リセス部１０１ａが形成される。この後、ゲ−トメタル
（Ｔｉ−Ａｌ）が蒸着され、有機溶剤によるリフトオフ
が行なわれることにより、リセス部１０１ａの底部に接
するゲ−ト電極１０６が形成される。この後、パッシベ
−ション膜として、シリコン酸化膜１０７やシリコン窒
化膜１０８が被着されて、図２６に示すリセス構造を有
するＭＥＳＦＥＴが完成する。Using the silicon oxide film 102 as a mask, the recess 101a is formed by performing isotropic etching on the n-type active layer 101 while monitoring the source-drain current. After that, a gate metal (Ti-Al) is vapor-deposited, and lift-off is performed with an organic solvent to form a gate electrode 106 in contact with the bottom of the recess 101a. After that, a silicon oxide film 107 and a silicon nitride film 108 are deposited as a passivation film to complete the MESFET having the recess structure shown in FIG.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上記の
従来の半導体装置には、パッシベ−ション膜としての効
果（たとえば耐湿性）が十分でないという問題点があっ
た。以下、そのことについて説明する。However, the conventional semiconductor device described above has a problem that the effect as a passivation film (for example, moisture resistance) is not sufficient. This will be described below.
【００１０】図２７は、図２６の半導体装置のリセス付
近の構成を拡大して示す断面図である。図２７を参照し
て、この従来の半導体装置では、スペ−サとなるシリコ
ン酸化膜１０２の一部がリセス部１０１ａの直上に突出
している。このため、シリコン酸化膜１０７またはシリ
コン窒化膜１０８の被着時において、シリコン酸化膜１
０２の突出部の下方に影の部分ができてしまう。よっ
て、その影となる領域内には、パッシベ−ション膜１０
７、１０８を形成するためのガスが十分に入り込まな
い。これにより、パッシベ−ション膜１０７、１０８の
形成後に、その影となる領域内において、空洞部分１０
９が形成されたり、パッシベ−ション膜に緻密性の低い
疎な部分１１０が生じたりする。FIG. 27 is an enlarged cross-sectional view showing the structure near the recess of the semiconductor device of FIG. Referring to FIG. 27, in this conventional semiconductor device, a part of silicon oxide film 102 serving as a spacer projects directly above recess portion 101a. Therefore, when the silicon oxide film 107 or the silicon nitride film 108 is deposited, the silicon oxide film 1
A shadow portion is formed below the protruding portion of 02. Therefore, the passivation film 10 is provided in the shadowed area.
The gas to form 7, 108 does not enter sufficiently. As a result, after forming the passivation films 107 and 108, the cavity portion 10 is formed in the shadowed area.
9 is formed, or a sparse portion 110 having low density is formed in the passivation film.
【００１１】これにより、影にならなかった領域に位置
するパッシベ−ション膜１０７、１０８と比較して、影
となる領域に位置するパッシベ−ション膜１０７、１０
８のＨＦ（フッ酸）に対するエッチングレートが異常に
速くなり、パッシベ−ション膜としての効果の低い膜質
となる。特に耐湿性確保を目的に形成したパッシベ−シ
ョン膜では、この領域（影となる領域）が湿気の進入経
路となるため、半導体装置の信頼性が低下するという欠
点があった。As a result, as compared with the passivation films 107 and 108 located in the non-shadow areas, the passivation films 107 and 10 located in the shadow areas.
The etching rate for HF (hydrofluoric acid) of 8 becomes abnormally high, and the film quality is low as a passivation film. Particularly, in the passivation film formed for the purpose of ensuring the moisture resistance, this region (region that becomes a shadow) serves as a moisture entry path, and thus there is a drawback that the reliability of the semiconductor device is lowered.
【００１２】それゆえ、本発明の目的は、パッシベ−シ
ョン膜としての効果を十分に得ることのできる半導体装
置およびその製造方法を提供することである。Therefore, it is an object of the present invention to provide a semiconductor device and a method of manufacturing the same capable of sufficiently obtaining the effect as a passivation film.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置は、
活性層と、ゲート電極と、絶縁性スペーサ膜と、パッシ
ベーション膜とを備えている。活性層は、主表面を有
し、その主表面にリセス部を有している。ゲート電極
は、リセス部において活性層と電気的に接続されてい
る。絶縁性スペーサ膜は、ゲート電極の周囲を取囲む壁
面を有する開口を備えている。パッシベーション膜は、
ゲート電極および絶縁性スペーサ膜上を覆っている。絶
縁性スペーサ膜がリセス部の直上に位置しないように開
口の壁面はリセス部の外周側に位置している。The semiconductor device of the present invention comprises:
It has an active layer, a gate electrode, an insulating spacer film, and a passivation film. The active layer has a main surface and a recess portion on the main surface. The gate electrode is electrically connected to the active layer in the recess portion. The insulating spacer film has an opening having a wall surface that surrounds the periphery of the gate electrode. The passivation film is
It covers the gate electrode and the insulating spacer film. The wall surface of the opening is located on the outer peripheral side of the recess so that the insulating spacer film is not located immediately above the recess.
【００１４】本発明の半導体装置によれば、絶縁性スペ
ーサ膜がリセス部の直上に位置しないため、パッシベー
ションの成膜時に影となる部分がない。このため、その
影の部分において、パッシベーション膜の緻密性の低下
や、空洞の発生を防止することができる。よって、パッ
シベ−ション膜としての効果（たとえば耐湿性）を十分
に得ることができる。According to the semiconductor device of the present invention, since the insulating spacer film is not located directly above the recessed portion, there is no shadowed portion during passivation film formation. Therefore, it is possible to prevent the denseness of the passivation film and the generation of voids in the shaded portion. Therefore, the effect (for example, moisture resistance) as a passivation film can be sufficiently obtained.
【００１５】上記の半導体装置において好ましくは、リ
セス部は、上段リセス部と、その上段リセス部の底面に
形成された下段リセス部とを有している。In the above semiconductor device, preferably, the recess portion has an upper recess portion and a lower recess portion formed on the bottom surface of the upper recess portion.
【００１６】このような２段リセス構造とすることによ
り、ソース抵抗の低減とドレイン合金部への電界集中の
抑制とを正確に制御することができる。With such a two-step recess structure, it is possible to accurately control the reduction of the source resistance and the suppression of the electric field concentration on the drain alloy portion.
【００１７】上記の半導体装置において好ましくは、パ
ッシベーション膜は、シリコン酸化膜およびシリコン窒
化膜の少なくともいずれかを有している。In the above semiconductor device, preferably, the passivation film has at least one of a silicon oxide film and a silicon nitride film.
【００１８】このようにパッシベーション膜の材質とし
て、たとえばシリコン酸化膜を選択した場合にはパッシ
ベーション膜の膜質が低密度となり応力を緩和すること
ができ、たとえばシリコン窒化膜を選択した場合にはパ
ッシベーション膜の膜質が高密度となり耐湿性の向上を
図ることができる。As described above, as the material of the passivation film, for example, when a silicon oxide film is selected, the film quality of the passivation film is low and the stress can be relaxed. For example, when a silicon nitride film is selected, the passivation film is formed. The film quality becomes high and the moisture resistance can be improved.
【００１９】上記の半導体装置において好ましくは、パ
ッシベーション膜は、低密度な下層膜と、その下層膜上
に形成される高密度な上層膜とを有している。In the above semiconductor device, preferably, the passivation film has a low density lower layer film and a high density upper layer film formed on the lower layer film.
【００２０】これにより、応力の緩和と耐湿性の向上と
の両立を図ることができる。上記の半導体装置において
好ましくは、上層膜の厚みは下層膜の厚み以上である。This makes it possible to relieve stress and improve moisture resistance at the same time. In the above semiconductor device, the thickness of the upper layer film is preferably equal to or larger than the thickness of the lower layer film.
【００２１】これにより、耐湿性のさらなる向上を図る
ことができる。本発明の半導体装置の製造方法は以下の
工程を備えている。まず、活性層の主表面上に絶縁性ス
ペーサ膜が形成される。その絶縁性スペーサ膜を選択的
に除去することにより、活性層の主表面の一部を露出す
る開口が形成される。その開口から露出した活性層を等
方的にエッチングすることにより、絶縁性スペーサ膜の
真下領域にまで延びるリセス部が活性層の主表面に形成
される。そのリセス部の直上に位置する絶縁性スペーサ
膜の部分を除去することにより開口の壁面をリセス部よ
り外周側に後退させる。リセス部において活性層と電気
的に接続するようにゲート電極が形成される。ゲート電
極および絶縁性スペーサ膜上を覆うようにパッシベーシ
ョン膜が形成される。As a result, the moisture resistance can be further improved. The method for manufacturing a semiconductor device of the present invention includes the following steps. First, an insulating spacer film is formed on the main surface of the active layer. By selectively removing the insulating spacer film, an opening exposing a part of the main surface of the active layer is formed. By isotropically etching the active layer exposed from the opening, a recess portion extending to a region directly below the insulating spacer film is formed on the main surface of the active layer. By removing the portion of the insulating spacer film located directly above the recess portion, the wall surface of the opening is receded from the recess portion to the outer peripheral side. A gate electrode is formed in the recess so as to be electrically connected to the active layer. A passivation film is formed so as to cover the gate electrode and the insulating spacer film.
【００２２】本発明の半導体装置の製造方法によれば、
パッシベーションの成膜時において、絶縁性スペーサ膜
がリセス部の直上に突出しないため、その突出部分の影
となる部分がない。このため、その影の部分において、
パッシベーション膜の緻密性の低下や、空洞の発生を防
止することができる。よって、パッシベ−ション膜とし
ての効果（たとえば耐湿性）を十分に得ることができ
る。According to the method of manufacturing a semiconductor device of the present invention,
At the time of forming the passivation film, the insulating spacer film does not project right above the recessed portion, and therefore there is no shadowed portion of the projected portion. Therefore, in the shadow part,
It is possible to prevent the denseness of the passivation film and the generation of voids. Therefore, the effect (for example, moisture resistance) as a passivation film can be sufficiently obtained.
【００２３】[0023]
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００２４】（実施の形態１）図１は、本発明の実施の
形態１における半導体装置の構成を概略的に示す断面図
である。図１を参照して、化合物半導体である半絶縁性
ＧａＡｓ基板２０上に、ＭＥＳＦＥＴが形成されてい
る。このＭＥＳＦＥＴは、たとえばＧａＡｓ活性層より
なるｎ型活性層１と、１対のソース／ドレイン電極２１
と、ゲート電極６とから構成されている。(First Embodiment) FIG. 1 is a sectional view schematically showing a structure of a semiconductor device according to a first embodiment of the present invention. Referring to FIG. 1, a MESFET is formed on a semi-insulating GaAs substrate 20 which is a compound semiconductor. This MESFET includes an n-type active layer 1 made of, for example, a GaAs active layer and a pair of source / drain electrodes 21.
And a gate electrode 6.
【００２５】ｎ型活性層１上には絶縁性スペーサ膜２が
形成されており、この絶縁性スペーサ膜２にはｎ型活性
層１の一部表面に達する孔２ａおよび２ｂが形成されて
いる。An insulating spacer film 2 is formed on the n-type active layer 1, and holes 2a and 2b reaching part of the surface of the n-type active layer 1 are formed in the insulating spacer film 2. .
【００２６】孔２ｂから露出したｎ型活性層１の部分は
電極接続部であり、２つの孔２ａ、２ｂの各々にはｎ型
活性層１の表面に接するソース／ドレイン電極２１、２
１の各々が形成されている。また孔２ａの真下において
ｎ型活性層１の表面にはリセス部１ａが形成されてい
る。このリセス部１ａの底面の一部にゲート電極６が電
気的に接続されている。このゲート電極６の周囲は、孔
２ａの壁面により取囲まれている。この孔２ａの壁面は
リセス部１ａの外周側に位置しており、それにより絶縁
性スペーサ膜２がリセス部１ａの直上に位置しないよう
（つまりリセス部１ａの直上に突出しないよう）に構成
されている。The portion of the n-type active layer 1 exposed from the hole 2b is an electrode connecting portion, and the source / drain electrodes 21, 2 contacting the surface of the n-type active layer 1 are provided in each of the two holes 2a, 2b.
1 of each is formed. A recess 1a is formed on the surface of the n-type active layer 1 just below the hole 2a. The gate electrode 6 is electrically connected to a part of the bottom surface of the recess 1a. The periphery of the gate electrode 6 is surrounded by the wall surface of the hole 2a. The wall surface of the hole 2a is located on the outer peripheral side of the recess portion 1a, so that the insulating spacer film 2 is configured not to be located directly above the recess portion 1a (that is, not to project directly above the recess portion 1a). ing.
【００２７】このＭＥＳＦＥＴを覆うように、パッシベ
ーション膜１０が形成されている。このパッシベーショ
ン膜１０は、たとえばシリコン酸化膜７とシリコン窒化
膜８との積層構造よりなっている。A passivation film 10 is formed so as to cover the MESFET. The passivation film 10 has, for example, a laminated structure of a silicon oxide film 7 and a silicon nitride film 8.
【００２８】次に、本実施の形態における半導体装置の
製造方法について説明する。図２〜図７は、本発明の実
施の形態１における半導体装置の製造方法を示す概略断
面図である。図２を参照して、まず、ｎ型活性層１上に
リセス形成時にマスクとなる絶縁性スペーサ膜２が被着
される。この絶縁性スペーサ膜２は、たとえばシリコン
酸化膜、シリコン窒化膜あるいはシリコン酸化窒化膜に
より形成される。次に、この絶縁性スペーサ膜２上にフ
ォトレジスト５が塗布され、通常の写真製版技術により
パターニングされる。これにより開口５ａを有するレジ
ストパターン５が形成される。このレジストパターンを
マスクとして、絶縁性スペーサ膜２にエッチングが施さ
れる。このエッチングは、たとえばフッ酸とフッ化アン
モニウムとの混合液によるウェットエッチングにより行
なわれる。Next, a method of manufacturing the semiconductor device according to the present embodiment will be described. 2 to 7 are schematic cross-sectional views showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention. Referring to FIG. 2, first, an insulating spacer film 2 serving as a mask when forming a recess is deposited on the n-type active layer 1. The insulating spacer film 2 is formed of, for example, a silicon oxide film, a silicon nitride film or a silicon oxynitride film. Next, a photoresist 5 is applied on the insulating spacer film 2 and patterned by a normal photoengraving technique. Thus, the resist pattern 5 having the opening 5a is formed. The insulating spacer film 2 is etched by using this resist pattern as a mask. This etching is performed, for example, by wet etching using a mixed solution of hydrofluoric acid and ammonium fluoride.
【００２９】図３を参照して、このエッチングにより、
絶縁性スペーサ膜２に孔２ａが形成され、ｎ型活性層１
の一部表面が露出する。絶縁性スペーサ膜２をマスクと
して、この露出したｎ型活性層１が選択的にエッチング
される。このエッチングは、たとえば酒石酸と過酸化水
素水との混合液をエッチャントとして用いたウェットエ
ッチングにより行なわれ、かつエッチング時の電流をモ
ニタ−しながら行なわれる。Referring to FIG. 3, this etching results in
A hole 2a is formed in the insulating spacer film 2, and the n-type active layer 1 is formed.
Part of the surface is exposed. The exposed n-type active layer 1 is selectively etched by using the insulating spacer film 2 as a mask. This etching is performed, for example, by wet etching using a mixed solution of tartaric acid and hydrogen peroxide as an etchant, and is performed while monitoring the current during etching.
【００３０】図４を参照して、このエッチングにより、
ｎ型活性層１の表面にリセス部１ａが形成される。この
リセス部１ａは、絶縁性スペーサ膜２の下側にまで回り
込むように形成される。このため、この状態では絶縁性
スペーサ膜２の突出部分２ｃがリセス部１ａの直上に突
出する。Referring to FIG. 4, this etching results in
The recess 1a is formed on the surface of the n-type active layer 1. The recess portion 1a is formed so as to extend to the lower side of the insulating spacer film 2. Therefore, in this state, the protruding portion 2c of the insulating spacer film 2 protrudes directly above the recess 1a.
【００３１】このため、本実施の形態では、希フッ酸な
どのエッチング液により絶縁性スペーサ膜２に再度、ウ
ェットエッチングが行なわれる。なお、シリコン窒化膜
は希フッ酸でエッチングしづらいため、ドライエッチン
グ等の方法により除去することも可能である。Therefore, in this embodiment, the insulating spacer film 2 is wet-etched again with an etching solution such as dilute hydrofluoric acid. Since the silicon nitride film is difficult to etch with dilute hydrofluoric acid, it can be removed by a method such as dry etching.
【００３２】図５を参照して、このエッチングにより、
絶縁性スペーサ膜２の孔２ａの開口幅がリセス部１ａの
幅以上に広がり、孔２ａの壁面はリセス部１ａの外周側
に位置する。つまり、リセス部１ａの直上には絶縁性ス
ペーサ膜２は位置しなくなる。Referring to FIG. 5, this etching results in
The opening width of the hole 2a of the insulating spacer film 2 is wider than the width of the recess 1a, and the wall surface of the hole 2a is located on the outer peripheral side of the recess 1a. That is, the insulating spacer film 2 is not located directly above the recessed portion 1a.
【００３３】この後、ゲートメタル（Ｔｉ−Ａｌ）が蒸
着され、有機溶剤によりリフトオフが行なわれる。After that, gate metal (Ti-Al) is vapor-deposited, and lift-off is performed with an organic solvent.
【００３４】図６を参照して、これにより、リセス部１
ａにＴｉ−Ａｌよりなるゲート電極６が形成される。With reference to FIG. 6, the recess 1
A gate electrode 6 made of Ti-Al is formed on a.
【００３５】図７を参照して、さらに、パッシベーショ
ン膜１０として、シリコン酸化膜７とシリコン窒化膜８
とが被着されることにより、本実施の形態のＭＥＳＦＥ
Ｔを有する半導体装置が完成する。Referring to FIG. 7, a silicon oxide film 7 and a silicon nitride film 8 are further formed as a passivation film 10.
By attaching and, the MESFE of the present embodiment
A semiconductor device having T is completed.
【００３６】本実施の形態では、パッシベーション膜１
０の成膜時において、リセス部１ａの直上にパッシベー
ション膜の成膜の障害となる絶縁性スペーサ膜２の突出
部分２ｃがない。このため、リセス部１ａの内部に均一
で強固なパッシベーション膜１０を被覆することができ
る。よって、ゲ−ト・ドレイン間およびゲート・ソース
間の耐湿性劣化を抑止させることができる。In the present embodiment, the passivation film 1
At the time of film formation of 0, there is no protruding portion 2c of the insulating spacer film 2 which is an obstacle to the film formation of the passivation film immediately above the recess portion 1a. Therefore, it is possible to coat the inside of the recess portion 1a with the uniform and strong passivation film 10. Therefore, it is possible to suppress the deterioration of the moisture resistance between the gate and the drain and between the gate and the source.
【００３７】（実施の形態２）図８は、本発明の実施の
形態２における半導体装置の構成を概略的に示す断面図
である。図８を参照して、本実施の形態の構成は、図１
に示す実施の形態１の構成と比較して、パッシベーショ
ン膜１０が単層構造よりなっている点において異なる。
つまり本実施の形態では、パッシベーション膜１０はた
とえばシリコン窒化膜の単層構造よりなっている。この
パッシベーション膜１０はシリコン窒化膜に限定され
ず、シリコン酸化膜の単層構造またはシリコン窒化酸化
膜の単層構造であってもよい。(Second Embodiment) FIG. 8 is a sectional view schematically showing a structure of a semiconductor device according to a second embodiment of the present invention. Referring to FIG. 8, the configuration of the present embodiment is similar to that of FIG.
Compared to the configuration of the first embodiment shown in FIG. 3, the passivation film 10 is different in that it has a single-layer structure.
That is, in the present embodiment, passivation film 10 has a single layer structure of, for example, a silicon nitride film. The passivation film 10 is not limited to the silicon nitride film, and may have a single layer structure of a silicon oxide film or a single layer structure of a silicon oxynitride film.
【００３８】なお、これ以外の構成については上述した
実施の形態１の構成とほぼ同じであるため、同一の部材
については同一の符号を付し、その説明を省略する。Since the other structures are almost the same as those of the first embodiment described above, the same members are designated by the same reference numerals and the description thereof will be omitted.
【００３９】次に、本実施の形態における半導体装置の
製造方法について説明する。図９〜図１４は、本発明の
実施の形態２における半導体装置の製造方法を示す概略
断面図である。図９を参照して、まず、ｎ型活性層１上
にリセス形成時にマスクとなる絶縁性スペーサ膜２がた
とえばＬＰＣＶＤ（Low Pressure ChemicalVapor Depos
ition）により１００ｎｍ程度の厚みで被着される。こ
の絶縁性スペーサ膜２は、たとえばシリコン酸化膜、シ
リコン窒化膜あるいはシリコン酸化窒化膜により形成さ
れる。次に、この絶縁性スペーサ膜２上にフォトレジス
ト５が塗布され、通常の写真製版技術によりパターニン
グされる。これにより開口５ａを有するレジストパター
ン５が形成される。このレジストパターンをマスクとし
て、絶縁性スペーサ膜２に選択的にエッチングが施され
る。このエッチングは、たとえばフッ酸とフッ化アンモ
ニウムとの混合液によるウェットエッチングにより行な
われる。Next, a method of manufacturing the semiconductor device according to the present embodiment will be described. 9 to 14 are schematic cross-sectional views showing the method of manufacturing a semiconductor device according to the second embodiment of the present invention. Referring to FIG. 9, first, an insulating spacer film 2 serving as a mask when forming a recess on the n-type active layer 1 is formed, for example, by LPCVD (Low Pressure Chemical Vapor Depos).
The thickness is about 100 nm. The insulating spacer film 2 is formed of, for example, a silicon oxide film, a silicon nitride film or a silicon oxynitride film. Next, a photoresist 5 is applied on the insulating spacer film 2 and patterned by a normal photoengraving technique. Thus, the resist pattern 5 having the opening 5a is formed. Using this resist pattern as a mask, the insulating spacer film 2 is selectively etched. This etching is performed, for example, by wet etching using a mixed solution of hydrofluoric acid and ammonium fluoride.
【００４０】図１０を参照して、このエッチングによ
り、絶縁性スペーサ膜２に開口幅が１μｍ程度の孔２ａ
が形成され、ｎ型活性層１の一部表面が露出する。絶縁
性スペーサ膜２をマスクとして、この露出したｎ型活性
層１が選択的にエッチングされる。このエッチングは、
たとえば酒石酸と過酸化水素水との混合液をエッチャン
トとして用いたウェットエッチングにより行なわれ、か
つエッチング時の電流をモニタ−しながら行なわれる。Referring to FIG. 10, this etching results in holes 2a having an opening width of about 1 μm in insulating spacer film 2.
Are formed, and a part of the surface of the n-type active layer 1 is exposed. The exposed n-type active layer 1 is selectively etched by using the insulating spacer film 2 as a mask. This etching is
For example, it is performed by wet etching using a mixed solution of tartaric acid and hydrogen peroxide as an etchant, and is performed while monitoring the current during etching.
【００４１】図１１を参照して、このエッチングによ
り、ｎ型活性層１の表面に４００ｎｍ程度の深さのリセ
ス部１ａが形成される。このリセス部１ａは、絶縁性ス
ペーサ膜２の下側にまで回り込むように形成される。こ
のため、この状態では絶縁性スペーサ膜２の突出部分２
ｃがリセス部１ａの直上に突出する。Referring to FIG. 11, by this etching, recess portion 1a having a depth of about 400 nm is formed on the surface of n-type active layer 1. The recess portion 1a is formed so as to extend to the lower side of the insulating spacer film 2. Therefore, in this state, the protruding portion 2 of the insulating spacer film 2 is
c projects directly above the recess 1a.
【００４２】このため、本実施の形態では、フッ酸とフ
ッ化アンモニウムとの混合液によるウェットエッチング
が再度行なわれる。なお、シリコン窒化膜は希フッ酸で
エッチングしづらいため、ドライエッチング等の方法に
より除去することも可能である。Therefore, in the present embodiment, wet etching is again performed with a mixed solution of hydrofluoric acid and ammonium fluoride. Since the silicon nitride film is difficult to etch with dilute hydrofluoric acid, it can be removed by a method such as dry etching.
【００４３】図１２を参照して、このエッチングによ
り、絶縁性スペーサ膜２の孔２ａの開口幅がリセス部１
ａの幅以上に広がり、孔２ａの壁面はリセス部１ａの外
周側に位置する。つまり、リセス部１ａの直上には絶縁
性スペーサ膜２は位置しなくなる。Referring to FIG. 12, this etching reduces the opening width of hole 2a of insulating spacer film 2 to recess portion 1.
The width of the hole 2a is wider than the width a and the wall surface of the hole 2a is located on the outer peripheral side of the recess 1a. That is, the insulating spacer film 2 is not located directly above the recessed portion 1a.
【００４４】この後、ゲートメタルとなるチタン（Ｔ
ｉ）が１００ｎｍの厚みで蒸着され、その後にアルミニ
ウム（Ａｌ）が４００ｎｍの厚みで蒸着される。その後
にリフトオフが行なわれる。After that, titanium (T
i) is evaporated to a thickness of 100 nm, and then aluminum (Al) is evaporated to a thickness of 400 nm. After that, lift-off is performed.
【００４５】図１３を参照して、これにより、リセス部
１ａにＴｉ−Ａｌよりなるゲート電極６が形成される。With this, referring to FIG. 13, a gate electrode 6 made of Ti—Al is formed in the recess portion 1a.
【００４６】図１４を参照して、さらに、パッシベーシ
ョン膜１０として、たとえばシリコン窒化膜８がＣＶＤ
法によって６００ｎｍの厚みで被着されることにより、
本実施の形態のＭＥＳＦＥＴを有する半導体装置が完成
する。Referring to FIG. 14, further, as the passivation film 10, for example, a silicon nitride film 8 is formed by CVD.
By applying a 600 nm thickness by the method,
A semiconductor device having the MESFET of this embodiment is completed.
【００４７】本実施の形態では、パッシベーション膜１
０の成膜時において、リセス部１ａの直上にパッシベー
ション膜の成膜の障害となる絶縁性スペーサ膜２の突出
部分２ｃがない。このため、リセス部１ａの内部に均一
で強固なパッシベーション膜１０を被覆することができ
る。これによりリセス部１ａ内のパッシベーション膜は
耐ＨＦ（フッ酸）性に優れた膜となり、同時に膜の緻密
性も向上し、耐湿性の良い（例えばＰＣＴ（プレッシャ
ークッカーテスト：１２１℃・１００％ＲＨ・２気圧）
の１００時間の試験での利得低下が１．５ｄＢ以内）Ｍ
ＥＳＦＥＴを得ることができる。In the present embodiment, the passivation film 1
At the time of film formation of 0, there is no protruding portion 2c of the insulating spacer film 2 which is an obstacle to the film formation of the passivation film immediately above the recess portion 1a. Therefore, it is possible to coat the inside of the recess portion 1a with the uniform and strong passivation film 10. As a result, the passivation film in the recessed portion 1a becomes a film excellent in HF (hydrofluoric acid) resistance, and at the same time, the denseness of the film is improved and the humidity resistance is good (for example, PCT (pressure cooker test: 121 ° C. 100% RH).・ 2 atm)
Gain reduction within 100 hours of test within 1.5 dB) M
ESFET can be obtained.
【００４８】なお、本実施の形態においては、絶縁性ス
ペーサ膜２としてシリコン窒化膜またはシリコン窒化酸
化膜が用いられてもよく、パッシベーション膜１０とし
てシリコン酸化膜またはシリコン窒化酸化膜が用いてら
れてもよい。また、絶縁性スペーサ膜２のエッチング法
としてドライエッチングも適用可能であり、処理温度３
００℃付近でのＣＶＤ法により絶縁性スペーサ膜２を成
膜することにより本効果を得ることができる。In this embodiment, a silicon nitride film or a silicon oxynitride film may be used as the insulating spacer film 2, and a silicon oxide film or a silicon oxynitride film may be used as the passivation film 10. Good. Dry etching can also be applied as an etching method for the insulating spacer film 2, and the processing temperature is 3
The present effect can be obtained by forming the insulating spacer film 2 by the CVD method near 00 ° C.
【００４９】（実施の形態３）図１５は、本発明の実施
の形態３における半導体装置の構成を概略的に示す断面
図である。図１５を参照して、本実施の形態の構成は、
図８に示す実施の形態２の構成と比較して、リセス部１
ａが２段リセス構造を有している点において異なる。つ
まり本実施の形態では、リセス部１ａは、上段リセス部
１ａ2と、その上段リセス部１ａ2の底面に形成された下
段リセス部１ａ1とから構成されている。ゲート電極６
は、この下段リセス部１ａ1の底面に接続されている。(Third Embodiment) FIG. 15 is a sectional view schematically showing a structure of a semiconductor device according to a third embodiment of the present invention. With reference to FIG. 15, the configuration of the present embodiment is
Compared with the configuration of the second embodiment shown in FIG.
The difference is that a has a two-step recess structure. That is, in the present embodiment, the recess 1a is composed of the upper recess 1a 2 and the lower recess 1a 1 formed on the bottom surface of the upper recess 1a 2 . Gate electrode 6
Are connected to the bottom surface of the lower recess 1a 1 .
【００５０】なお、これ以外の構成については上述した
実施の形態２の構成とほぼ同じであるため、同一の部材
については同一の符号を付し、その説明を省略する。The rest of the configuration is almost the same as the configuration of the second embodiment described above, and therefore, the same members are designated by the same reference numerals and the description thereof is omitted.
【００５１】次に、本実施の形態における半導体装置の
製造方法について説明する。図１６〜図２１は、本発明
の実施の形態３における半導体装置の製造方法を示す概
略断面図である。本実施の形態の製造方法は、まず図９
に示す実施の形態２と同様の工程を経る。そして、この
図９に示す状態から、レジストパターン５をマスクとし
て、絶縁性スペーサ膜２に選択的にエッチングが施され
る。Next, a method of manufacturing the semiconductor device according to the present embodiment will be described. 16 to 21 are schematic sectional views showing a method for manufacturing a semiconductor device according to the third embodiment of the present invention. The manufacturing method of the present embodiment will be described with reference to FIG.
Process similar to that of the second embodiment shown in FIG. Then, from the state shown in FIG. 9, the insulating spacer film 2 is selectively etched using the resist pattern 5 as a mask.
【００５２】図１６を参照して、このエッチングは、た
とえばフッ酸とフッ化アンモニウムとの混合液によるウ
ェットエッチングにより行なわれる。このエッチングに
より、絶縁性スペーサ膜２に開口幅が５００ｎｍ程度の
孔２ａが形成され、ｎ型活性層１の一部表面が露出す
る。絶縁性スペーサ膜２をマスクとして、この露出した
ｎ型活性層１が選択的にエッチングされる。このエッチ
ングは、たとえば酒石酸と過酸化水素水との混合液をエ
ッチャントとして用いたウェットエッチングにより行な
われ、かつエッチング時の電流をモニターしながら行な
われる。このエッチングにより、ｎ型活性層１の表面に
５０ｎｍ程度の深さの下段リセス部１ａ1が形成され
る。Referring to FIG. 16, this etching is performed, for example, by wet etching using a mixed solution of hydrofluoric acid and ammonium fluoride. By this etching, a hole 2a having an opening width of about 500 nm is formed in the insulating spacer film 2, and a part of the surface of the n-type active layer 1 is exposed. The exposed n-type active layer 1 is selectively etched by using the insulating spacer film 2 as a mask. This etching is performed, for example, by wet etching using a mixed solution of tartaric acid and hydrogen peroxide as an etchant, and is performed while monitoring the current during etching. By this etching, the lower recess portion 1a 1 having a depth of about 50 nm is formed on the surface of the n-type active layer 1.
【００５３】この後、レジストパターン５をマスクとし
て、絶縁性スペーサ膜２に選択的にエッチングが施され
る。このエッチングは、たとえばフッ酸とフッ化アンモ
ニウムとの混合液によるウェットエッチングにより行な
われる。After that, the insulating spacer film 2 is selectively etched using the resist pattern 5 as a mask. This etching is performed, for example, by wet etching using a mixed solution of hydrofluoric acid and ammonium fluoride.
【００５４】図１７を参照して、このエッチングによ
り、絶縁性スペーサ膜２の孔２ａの開口幅がたとえば１
μｍ程度に拡大される。この絶縁性スペーサ膜２をマス
クとして、露出したｎ型活性層１が選択的にエッチング
される。このエッチングは、たとえば酒石酸と過酸化水
素水との混合液をエッチャントとして用いたウェットエ
ッチングにより行なわれ、かつエッチング時の電流をモ
ニターしながら行なわれる。Referring to FIG. 17, this etching reduces the opening width of hole 2a of insulating spacer film 2 to, for example, 1.
It is enlarged to about μm. Using the insulating spacer film 2 as a mask, the exposed n-type active layer 1 is selectively etched. This etching is performed, for example, by wet etching using a mixed solution of tartaric acid and hydrogen peroxide as an etchant, and is performed while monitoring the current during etching.
【００５５】図１８を参照して、このエッチングによ
り、ｎ型活性層１の表面に４００ｎｍ程度の深さの上段
リセス部１ａ2が形成され、下段リセス部１ａ1と上段リ
セス部１ａ2との２段リセス構造よりなるリセス部１ａ
が形成される。このリセス部１ａ1は、絶縁性スペーサ
膜２の下側にまで回り込むように形成される。このた
め、この状態では絶縁性スペーサ膜２の突出部分２ｃが
リセス部１ａの直上に突出する。Referring to FIG. 18, this etching forms an upper recess portion 1a 2 having a depth of about 400 nm on the surface of the n-type active layer 1 and forms a lower recess portion 1a 1 and an upper recess portion 1a 2 . Recess part 1a having a two-step recess structure
Is formed. The recess portion 1a 1 is formed so as to extend to the lower side of the insulating spacer film 2. Therefore, in this state, the protruding portion 2c of the insulating spacer film 2 protrudes directly above the recess 1a.
【００５６】このため、本実施の形態では、フッ酸とフ
ッ化アンモニウムとの混合液によるウェットエッチング
が再度行なわれる。なお、シリコン窒化膜は希フッ酸で
エッチングしづらいため、ドライエッチング等の方法に
より除去することも可能である。Therefore, in the present embodiment, wet etching is again carried out with a mixed solution of hydrofluoric acid and ammonium fluoride. Since the silicon nitride film is difficult to etch with dilute hydrofluoric acid, it can be removed by a method such as dry etching.
【００５７】図１９を参照して、このエッチングによ
り、絶縁性スペーサ膜２の孔２ａの開口幅がリセス部１
ａの幅以上に広がり、孔２ａの壁面はリセス部１ａの外
周側に位置する。つまり、リセス部１ａの直上には絶縁
性スペーサ膜２は位置しなくなる。Referring to FIG. 19, this etching reduces the opening width of hole 2a of insulating spacer film 2 to recess portion 1.
The width of the hole 2a is wider than the width a and the wall surface of the hole 2a is located on the outer peripheral side of the recess 1a. That is, the insulating spacer film 2 is not located directly above the recessed portion 1a.
【００５８】この後、ゲートメタルとなるチタン（Ｔ
ｉ）が１００ｎｍの厚みで蒸着され、その後にアルミニ
ウム（Ａｌ）が４００ｎｍの厚みで蒸着される。その後
にリフトオフが行なわれる。After that, titanium (T
i) is evaporated to a thickness of 100 nm, and then aluminum (Al) is evaporated to a thickness of 400 nm. After that, lift-off is performed.
【００５９】図２０を参照して、これにより、リセス部
１ａにＴｉ−Ａｌよりなるゲート電極６が形成される。With reference to FIG. 20, the gate electrode 6 made of Ti--Al is thus formed in the recess portion 1a.
【００６０】図２１を参照して、さらに、パッシベーシ
ョン膜１０として、たとえばシリコン窒化膜８がＣＶＤ
法によって６００ｎｍの厚みで被着されることにより、
本実施の形態の２段リセス構造のＭＥＳＦＥＴを有する
半導体装置が完成する。Referring to FIG. 21, further, for example, silicon nitride film 8 is CVD as passivation film 10.
By applying a 600 nm thickness by the method,
The semiconductor device having the MESFET having the two-step recess structure of the present embodiment is completed.
【００６１】本実施の形態では、パッシベーション膜１
０の成膜時において、リセス部１ａの直上にパッシベー
ション膜の成膜の障害となる絶縁性スペーサ膜２の突出
部分２ｃがない。このため、リセス部１ａの内部に均一
で強固なパッシベーション膜１０を被覆することができ
る。これによりリセス部１ａ内のパッシベーション膜は
耐ＨＦ（フッ酸）性に優れた膜となり、同時に膜の緻密
性も向上し、耐湿性の良いＭＥＳＦＥＴを得ることがで
きる。In the present embodiment, the passivation film 1
At the time of film formation of 0, there is no protruding portion 2c of the insulating spacer film 2 which is an obstacle to the film formation of the passivation film immediately above the recess portion 1a. Therefore, it is possible to coat the inside of the recess portion 1a with the uniform and strong passivation film 10. As a result, the passivation film in the recess portion 1a becomes a film excellent in HF (hydrofluoric acid) resistance, and at the same time, the denseness of the film is improved, and a MESFET having good moisture resistance can be obtained.
【００６２】なお、本実施の形態においては、絶縁性ス
ペーサ膜２としてシリコン窒化膜またはシリコン窒化酸
化膜が用いられてもよく、パッシベーション膜１０とし
てシリコン酸化膜またはシリコン窒化酸化膜が用いられ
てもよい。また、絶縁性スペーサ膜２のエッチング法と
してドライエッチングも適用可能であり、処理温度３０
０℃付近でのＣＶＤ法により絶縁性スペーサ膜２を成膜
することにより本効果を得ることができる。In this embodiment, a silicon nitride film or a silicon oxynitride film may be used as the insulating spacer film 2, and a silicon oxide film or a silicon oxynitride film may be used as the passivation film 10. Good. Dry etching can also be applied as an etching method for the insulating spacer film 2, and the processing temperature is 30
This effect can be obtained by forming the insulating spacer film 2 by the CVD method at around 0 ° C.
【００６３】（実施の形態４）図２２は、本発明の実施
の形態４における半導体装置の構成を概略的に示す断面
図である。図２２を参照して、本実施の形態の構成は、
図８に示す実施の形態２の構成と比較して、パッシベー
ション膜１０の構成において異なる。つまり本実施の形
態では、パッシベーション膜１０は、応力緩和目的の低
密度膜７と、保護目的の高密度膜８とを有している。応
力緩和目的の低密度膜７はたとえばＬＰＣＶＤ法により
形成された３００ｎｍの厚みの低密度のシリコン酸化膜
よりなっており、保護目的の高密度膜８はたとえばプラ
ズマＣＶＤ法により形成された３００ｎｍの厚みの高密
度のシリコン窒化膜よりなっている。(Fourth Embodiment) FIG. 22 is a sectional view schematically showing a structure of a semiconductor device according to a fourth embodiment of the present invention. With reference to FIG. 22, the configuration of the present embodiment is as follows.
As compared with the configuration of the second embodiment shown in FIG. 8, the configuration of passivation film 10 is different. That is, in this embodiment, the passivation film 10 has the low density film 7 for the purpose of stress relaxation and the high density film 8 for the purpose of protection. The low density film 7 for the purpose of stress relaxation is made of a low density silicon oxide film having a thickness of 300 nm formed by the LPCVD method, and the high density film 8 for protection purpose has a thickness of 300 nm formed for example by the plasma CVD method. Of high density silicon nitride film.
【００６４】なお、これ以外の構成については上述した
実施の形態２の構成とほぼ同じであるため、同一の部材
については同一の符号を付し、その説明を省略する。Since the structure other than this is almost the same as the structure of the second embodiment described above, the same members are designated by the same reference numerals and the description thereof will be omitted.
【００６５】次に、本実施の形態における半導体装置の
製造方法について説明する。本実施の形態の製造方法
は、図９〜図１３に示す実施の形態２の製造方法と同じ
工程を経る。この後、図２２を参照して、パッシベーシ
ョン膜１０として、応力緩和目的の低密度膜７となる低
密度のシリコン酸化膜がたとえばＬＰＣＶＤ法により３
００ｎｍの厚みで被着され、さらに保護目的の高密度膜
８となる高密度のシリコン窒化膜がたとえばプラズマＣ
ＶＤ法により３００ｎｍの厚みで被着される。これによ
り、本実施の形態のＭＥＳＦＥＴを有する半導体装置が
完成する。Next, a method of manufacturing the semiconductor device according to the present embodiment will be described. The manufacturing method of the present embodiment goes through the same steps as the manufacturing method of the second embodiment shown in FIGS. Then, referring to FIG. 22, as passivation film 10, a low-density silicon oxide film to be low-density film 7 for stress relaxation is formed by, for example, LPCVD method.
A high-density silicon nitride film, which is deposited to a thickness of 00 nm and serves as a high-density film 8 for protection, is formed by plasma C, for example.
It is deposited with a thickness of 300 nm by the VD method. As a result, the semiconductor device having the MESFET of this embodiment is completed.
【００６６】本実施の形態においても、実施の形態１〜
３と同様、パッシベーション膜１０の成膜時において、
リセス部１ａの直上にパッシベーション膜の成膜の障害
となる絶縁性スペーサ膜２の突出部分２ｃがない。この
ため、リセス部１ａの内部に均一で強固なパッシベーシ
ョン膜１０を被覆することができる。これによりリセス
部１ａ内のパッシベーション膜は耐ＨＦ（フッ酸）性に
優れた膜となり、同時に膜の緻密性も向上し、耐湿性の
良いＭＥＳＦＥＴを得ることができる。Also in the present embodiment, Embodiments 1 to 1
As in the case of 3, when forming the passivation film 10,
There is no protruding portion 2c of the insulating spacer film 2 which is an obstacle to the formation of the passivation film immediately above the recessed portion 1a. Therefore, it is possible to coat the inside of the recess portion 1a with the uniform and strong passivation film 10. As a result, the passivation film in the recess portion 1a becomes a film excellent in HF (hydrofluoric acid) resistance, and at the same time, the denseness of the film is improved, and a MESFET having good moisture resistance can be obtained.
【００６７】また、パッシベーション膜１０を応力緩和
目的の低密度膜７と保護目的の高密度膜８との積層構造
としたため、応力の緩和と耐湿性の向上との両立を図る
ことができる。Further, since the passivation film 10 has a laminated structure of the low density film 7 for the purpose of stress relaxation and the high density film 8 for the purpose of protection, it is possible to achieve both the relaxation of the stress and the improvement of the moisture resistance.
【００６８】なお、本実施の形態においては、絶縁性ス
ペーサ膜２としてシリコン窒化膜またはシリコン窒化酸
化膜が用いられてもよく、パッシベーション膜１０とし
てシリコン酸化膜またはシリコン窒化酸化膜が用いてら
れてもよい。また、絶縁性スペーサ膜２のエッチング法
としてドライエッチングも適用可能であり、処理温度３
００℃付近でのＣＶＤ法により絶縁性スペーサ膜２を成
膜することにより本効果を得ることができる。In this embodiment, a silicon nitride film or a silicon oxynitride film may be used as the insulating spacer film 2, and a silicon oxide film or a silicon oxynitride film may be used as the passivation film 10. Good. Dry etching can also be applied as an etching method for the insulating spacer film 2, and the processing temperature is 3
The present effect can be obtained by forming the insulating spacer film 2 by the CVD method near 00 ° C.
【００６９】（実施の形態５）図２３は、本発明の実施
の形態５における半導体装置の構成を概略的に示す断面
図である。図２３を参照して、本実施の形態の構成は、
図１５に示す実施の形態３の構成と比較して、パッシベ
ーション膜１０の構成において異なる。つまり本実施の
形態では、パッシベーション膜１０は、応力緩和目的の
低密度膜７と、保護目的の高密度膜８とを有している。
応力緩和目的の低密度膜７はたとえばＬＰＣＶＤ法によ
り形成された３００ｎｍの厚みの低密度のシリコン酸化
膜よりなっており、保護目的の高密度膜８はたとえばプ
ラズマＣＶＤ法により形成された３００ｎｍの厚みの高
密度のシリコン窒化膜よりなっている。(Fifth Embodiment) FIG. 23 is a sectional view schematically showing a structure of a semiconductor device according to a fifth embodiment of the present invention. Referring to FIG. 23, the configuration of the present embodiment is
Compared to the configuration of the third embodiment shown in FIG. 15, the configuration of passivation film 10 is different. That is, in this embodiment, the passivation film 10 has the low density film 7 for the purpose of stress relaxation and the high density film 8 for the purpose of protection.
The low density film 7 for the purpose of stress relaxation is made of a low density silicon oxide film having a thickness of 300 nm formed by the LPCVD method, and the high density film 8 for protection purpose has a thickness of 300 nm formed for example by the plasma CVD method. Of high density silicon nitride film.
【００７０】なお、これ以外の構成については上述した
実施の形態３の構成とほぼ同じであるため、同一の部材
については同一の符号を付し、その説明を省略する。Since the other structure is almost the same as that of the third embodiment, the same members are designated by the same reference numerals and the description thereof is omitted.
【００７１】次に、本実施の形態における半導体装置の
製造方法について説明する。本実施の形態の製造方法
は、図１６〜図２０に示す実施の形態３の製造方法と同
じ工程を経る。この後、図２３を参照して、パッシベー
ション膜１０として、応力緩和目的の低密度膜７となる
低密度のシリコン酸化膜がたとえばＬＰＣＶＤ法により
３００ｎｍの厚みで被着され、さらに保護目的の高密度
膜８となる高密度のシリコン窒化膜がたとえばプラズマ
ＣＶＤ法により３００ｎｍの厚みで被着される。これに
より、本実施の形態のＭＥＳＦＥＴを有する半導体装置
が完成する。Next, a method of manufacturing the semiconductor device according to this embodiment will be described. The manufacturing method of the present embodiment goes through the same steps as the manufacturing method of the third embodiment shown in FIGS. Then, referring to FIG. 23, as passivation film 10, a low-density silicon oxide film to become low-density film 7 for stress relaxation is deposited by, for example, LPCVD to a thickness of 300 nm. A high-density silicon nitride film to be the film 8 is deposited to a thickness of 300 nm by plasma CVD, for example. As a result, the semiconductor device having the MESFET of this embodiment is completed.
【００７２】本実施の形態においても、実施の形態１〜
４と同様、パッシベーション膜１０の成膜時において、
リセス部１ａの直上にパッシベーション膜の成膜の障害
となる絶縁性スペーサ膜２の突出部分２ｃがない。この
ため、リセス部１ａの内部に均一で強固なパッシベーシ
ョン膜１０を被覆することができる。これによりリセス
部１ａ内のパッシベーション膜は耐ＨＦ（フッ酸）性に
優れた膜となり、同時に膜の緻密性も向上し、耐湿性の
良いＭＥＳＦＥＴを得ることができる。Also in the present embodiment, Embodiments 1 to 1
As in the case of 4, when the passivation film 10 is formed,
There is no protruding portion 2c of the insulating spacer film 2 which is an obstacle to the formation of the passivation film immediately above the recessed portion 1a. Therefore, it is possible to coat the inside of the recess portion 1a with the uniform and strong passivation film 10. As a result, the passivation film in the recess portion 1a becomes a film excellent in HF (hydrofluoric acid) resistance, and at the same time, the denseness of the film is improved, and a MESFET having good moisture resistance can be obtained.
【００７３】また、パッシベーション膜１０を応力緩和
目的の低密度膜７と保護目的の高密度膜８との積層構造
としたため、応力の緩和と耐湿性の向上との両立を図る
ことができる。Further, since the passivation film 10 has a laminated structure of the low density film 7 for the purpose of stress relaxation and the high density film 8 for the purpose of protection, both relaxation of stress and improvement of moisture resistance can be achieved.
【００７４】なお、本実施の形態においては、絶縁性ス
ペーサ膜２としてシリコン窒化膜またはシリコン窒化酸
化膜が用いられてもよく、パッシベーション膜１０とし
てシリコン酸化膜またはシリコン窒化酸化膜が用いてら
れてもよい。また、絶縁性スペーサ膜２のエッチング法
としてドライエッチングも適用可能であり、処理温度３
００℃付近でのＣＶＤ法により絶縁性スペーサ膜２を成
膜することにより本効果を得ることができる。In this embodiment, a silicon nitride film or a silicon oxynitride film may be used as the insulating spacer film 2, and a silicon oxide film or a silicon oxynitride film may be used as the passivation film 10. Good. Dry etching can also be applied as an etching method for the insulating spacer film 2, and the processing temperature is 3
The present effect can be obtained by forming the insulating spacer film 2 by the CVD method near 00 ° C.
【００７５】（実施の形態６）図２４は、本発明の実施
の形態６における半導体装置の構成を概略的に示す断面
図である。図２４を参照して、本実施の形態の構成は、
図２２に示す実施の形態４の構成と比較して、応力緩和
目的の低密度膜７と保護目的の高密度膜８との各膜厚に
おいて異なる。つまり本実施の形態では、応力緩和目的
の低密度膜７の膜厚が、保護目的の高密度膜８の膜厚の
半分以下である。具体的には、応力緩和目的の低密度膜
７の膜厚がたとえば１００ｎｍであり、保護目的の高密
度膜８の膜厚がたとえば５００ｎｍである。(Sixth Embodiment) FIG. 24 is a sectional view schematically showing a structure of a semiconductor device according to a sixth embodiment of the present invention. Referring to FIG. 24, the configuration of the present embodiment is
Compared with the configuration of the fourth embodiment shown in FIG. 22, the low-density film 7 for stress relaxation and the high-density film 8 for protection have different thicknesses. That is, in this embodiment, the film thickness of the low-density film 7 for the purpose of stress relaxation is less than half the film thickness of the high-density film 8 for the purpose of protection. Specifically, the film thickness of the low-density film 7 for stress relaxation is, for example, 100 nm, and the film thickness of the high-density film 8 for protection is, for example, 500 nm.
【００７６】なお、これ以外の構成については上述した
実施の形態４の構成とほぼ同じであるため、同一の部材
については同一の符号を付し、その説明を省略する。Since the other structures are almost the same as those of the above-described fourth embodiment, the same members are designated by the same reference numerals and the description thereof will be omitted.
【００７７】次に、本実施の形態における半導体装置の
製造方法について説明する。本実施の形態の製造方法
は、図９〜図１３に示す実施の形態２の製造方法と同じ
工程を経る。この後、図２４を参照して、パッシベーシ
ョン膜１０として、応力緩和目的の低密度膜７となる低
密度のシリコン酸化膜がたとえばＬＰＣＶＤ法により１
００ｎｍの厚みで被着され、さらに保護目的の高密度膜
８となる高密度のシリコン窒化膜がたとえばプラズマＣ
ＶＤ法により５００ｎｍの厚みで被着される。これによ
り、本実施の形態のＭＥＳＦＥＴを有する半導体装置が
完成する。Next, a method of manufacturing the semiconductor device according to the present embodiment will be described. The manufacturing method of the present embodiment goes through the same steps as the manufacturing method of the second embodiment shown in FIGS. Thereafter, referring to FIG. 24, as passivation film 10, a low-density silicon oxide film to be low-density film 7 for stress relaxation is formed by, for example, LPCVD method.
A high-density silicon nitride film, which is deposited to a thickness of 00 nm and serves as a high-density film 8 for protection, is formed by plasma C, for example.
It is deposited with a thickness of 500 nm by the VD method. As a result, the semiconductor device having the MESFET of this embodiment is completed.
【００７８】本実施の形態においても、実施の形態１〜
５と同様、パッシベーション膜１０の成膜時において、
リセス部１ａの直上にパッシベーション膜の成膜の障害
となる絶縁性スペーサ膜２の突出部分２ｃがない。この
ため、リセス部１ａの内部に均一で強固なパッシベーシ
ョン膜１０を被覆することができる。これによりリセス
部１ａ内のパッシベーション膜は耐ＨＦ（フッ酸）性に
優れた膜となり、同時に膜の緻密性も向上し、耐湿性の
良いＭＥＳＦＥＴを得ることができる。Also in the present embodiment, Embodiments 1 to 1
As in the case of 5, when the passivation film 10 is formed,
There is no protruding portion 2c of the insulating spacer film 2 which is an obstacle to the formation of the passivation film immediately above the recessed portion 1a. Therefore, it is possible to coat the inside of the recess portion 1a with the uniform and strong passivation film 10. As a result, the passivation film in the recess portion 1a becomes a film excellent in HF (hydrofluoric acid) resistance, and at the same time, the denseness of the film is improved, and a MESFET having good moisture resistance can be obtained.
【００７９】また、パッシベーション膜１０を応力緩和
目的の低密度膜７と保護目的の高密度膜８との積層構造
としたため、応力の緩和と耐湿性の向上との両立を図る
ことができる。Since the passivation film 10 has a laminated structure of the low density film 7 for the purpose of stress relaxation and the high density film 8 for the purpose of protection, it is possible to achieve both the relaxation of the stress and the improvement of the moisture resistance.
【００８０】さらに、応力緩和目的の低密度膜７の膜厚
を保護目的の高密度膜８の膜厚の半分以下としたことに
より、パッシベーション膜１０全体の膜厚を実施の形態
４と同じとしながらも保護目的の高密度膜８の膜厚を厚
くすることができるため、さらに耐湿性のよい（例えば
ＰＣＴ１００時間の試験にて利得低下１ｄＢ以内）ＭＥ
ＳＦＥＴを得ることができる。Further, the film thickness of the low density film 7 for the purpose of stress relaxation is set to be equal to or less than half the film thickness of the high density film 8 for the purpose of protection, so that the entire film thickness of the passivation film 10 is the same as that of the fourth embodiment. However, since the high-density film 8 for protection can be made thicker, the moisture resistance is further improved (for example, a gain reduction of 1 dB or less in a PCT 100-hour test).
A SFET can be obtained.
【００８１】なお、本実施の形態においては、絶縁性ス
ペーサ膜２としてシリコン窒化膜またはシリコン窒化酸
化膜が用いられてもよく、パッシベーション膜１０とし
てシリコン酸化膜またはシリコン窒化酸化膜が用いてら
れてもよい。また、絶縁性スペーサ膜２のエッチング法
としてドライエッチングも適用可能であり、処理温度３
００℃付近でのＣＶＤ法により絶縁性スペーサ膜２を成
膜することにより本効果を得ることができる。In this embodiment, a silicon nitride film or a silicon oxynitride film may be used as the insulating spacer film 2, and a silicon oxide film or a silicon oxynitride film may be used as the passivation film 10. Good. Dry etching can also be applied as an etching method for the insulating spacer film 2, and the processing temperature is 3
The present effect can be obtained by forming the insulating spacer film 2 by the CVD method near 00 ° C.
【００８２】（実施の形態７）図２５は、本発明の実施
の形態７における半導体装置の構成を概略的に示す断面
図である。図２５を参照して、本実施の形態の構成は、
図２３に示す実施の形態５の構成と比較して、応力緩和
目的の低密度膜７と保護目的の高密度膜８との各膜厚に
おいて異なる。つまり本実施の形態では、応力緩和目的
の低密度膜７の膜厚が、保護目的の高密度膜８の膜厚の
半分以下である。具体的には、応力緩和目的の低密度膜
７の膜厚がたとえば１００ｎｍであり、保護目的の高密
度膜８の膜厚がたとえば５００ｎｍである。(Seventh Embodiment) FIG. 25 is a sectional view schematically showing a structure of a semiconductor device according to a seventh embodiment of the present invention. With reference to FIG. 25, the configuration of the present embodiment is
As compared with the configuration of the fifth embodiment shown in FIG. 23, the low-density film 7 for stress relaxation and the high-density film 8 for protection have different thicknesses. That is, in this embodiment, the film thickness of the low-density film 7 for the purpose of stress relaxation is less than half the film thickness of the high-density film 8 for the purpose of protection. Specifically, the film thickness of the low-density film 7 for stress relaxation is, for example, 100 nm, and the film thickness of the high-density film 8 for protection is, for example, 500 nm.
【００８３】なお、これ以外の構成については上述した
実施の形態５の構成とほぼ同じであるため、同一の部材
については同一の符号を付し、その説明を省略する。Since the other structure is almost the same as that of the fifth embodiment described above, the same members are designated by the same reference numerals and the description thereof is omitted.
【００８４】次に、本実施の形態における半導体装置の
製造方法について説明する。本実施の形態の製造方法
は、図１６〜図２０に示す実施の形態３の製造方法と同
じ工程を経る。この後、図２５を参照して、パッシベー
ション膜１０として、応力緩和目的の低密度膜７となる
低密度のシリコン酸化膜がたとえばＬＰＣＶＤ法により
１００ｎｍの厚みで被着され、さらに保護目的の高密度
膜８となる高密度のシリコン窒化膜がたとえばプラズマ
ＣＶＤ法により５００ｎｍの厚みで被着される。これに
より、本実施の形態のＭＥＳＦＥＴを有する半導体装置
が完成する。Next, a method of manufacturing the semiconductor device according to this embodiment will be described. The manufacturing method of the present embodiment goes through the same steps as the manufacturing method of the third embodiment shown in FIGS. Thereafter, referring to FIG. 25, as passivation film 10, a low-density silicon oxide film to be low-density film 7 for stress relaxation is deposited by LPCVD, for example, to a thickness of 100 nm. A high-density silicon nitride film to be the film 8 is deposited with a thickness of 500 nm by plasma CVD, for example. As a result, the semiconductor device having the MESFET of this embodiment is completed.
【００８５】本実施の形態においても、実施の形態１〜
６と同様、パッシベーション膜１０の成膜時において、
リセス部１ａの直上にパッシベーション膜の成膜の障害
となる絶縁性スペーサ膜２の突出部分２ｃがない。この
ため、リセス部１ａの内部に均一で強固なパッシベーシ
ョン膜１０を被覆することができる。これによりリセス
部１ａ内のパッシベーション膜は耐ＨＦ（フッ酸）性に
優れた膜となり、同時に膜の緻密性も向上し、耐湿性の
良いＭＥＳＦＥＴを得ることができる。Also in the present embodiment, Embodiments 1 to 1
Similar to 6, at the time of forming the passivation film 10,
There is no protruding portion 2c of the insulating spacer film 2 which is an obstacle to the formation of the passivation film immediately above the recessed portion 1a. Therefore, it is possible to coat the inside of the recess portion 1a with the uniform and strong passivation film 10. As a result, the passivation film in the recess portion 1a becomes a film excellent in HF (hydrofluoric acid) resistance, and at the same time, the denseness of the film is improved, and a MESFET having good moisture resistance can be obtained.
【００８６】また、パッシベーション膜１０を応力緩和
目的の低密度膜７と保護目的の高密度膜８との積層構造
としたため、応力の緩和と耐湿性の向上との両立を図る
ことができる。Since the passivation film 10 has a laminated structure of the low density film 7 for the purpose of stress relaxation and the high density film 8 for the purpose of protection, both relaxation of stress and improvement of moisture resistance can be achieved.
【００８７】さらに、応力緩和目的の低密度膜７の膜厚
を保護目的の高密度膜８の膜厚の半分以下としたことに
より、パッシベーション膜１０全体の膜厚を実施の形態
５と同じとしながらも保護目的の高密度膜８の膜厚を厚
くすることができるため、さらに耐湿性のよいＭＥＳＦ
ＥＴを得ることができる。Furthermore, the film thickness of the low-density film 7 for stress relaxation is set to be equal to or less than half the film thickness of the high-density film 8 for protection, so that the entire film thickness of the passivation film 10 is the same as that of the fifth embodiment. However, since the thickness of the high density film 8 for protection purpose can be increased, the MESF having better moisture resistance can be obtained.
You can get ET.
【００８８】なお、本実施の形態においては、絶縁性ス
ペーサ膜２としてシリコン窒化膜またはシリコン窒化酸
化膜が用いられてもよく、パッシベーション膜１０とし
てシリコン酸化膜またはシリコン窒化酸化膜が用いてら
れてもよい。また、絶縁性スペーサ膜２のエッチング法
としてドライエッチングも適用可能であり、処理温度３
００℃付近でのＣＶＤ法により絶縁性スペーサ膜２を成
膜することにより本効果を得ることができる。In the present embodiment, a silicon nitride film or a silicon oxynitride film may be used as the insulating spacer film 2, and a silicon oxide film or a silicon oxynitride film may be used as the passivation film 10. Good. Dry etching can also be applied as an etching method for the insulating spacer film 2, and the processing temperature is 3
The present effect can be obtained by forming the insulating spacer film 2 by the CVD method near 00 ° C.
【００８９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。The embodiments disclosed this time are to be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description but by the claims, and is intended to include meanings equivalent to the claims and all modifications within the scope.
【００９０】[0090]
【発明の効果】以上説明したように本発明の半導体装置
によれば、絶縁性スペーサ膜がリセス部の直上に位置し
ないため、パッシベーションの成膜時に影となる部分が
ない。このため、その影の部分において、パッシベーシ
ョン膜の緻密性の低下や、空洞の発生を防止することが
できる。よって、パッシベ−ション膜としての効果（た
とえば耐湿性）を十分に得ることができる。As described above, according to the semiconductor device of the present invention, since the insulating spacer film is not located directly above the recessed portion, there is no shadowed portion during the passivation film formation. Therefore, it is possible to prevent the denseness of the passivation film and the generation of voids in the shaded portion. Therefore, the effect (for example, moisture resistance) as a passivation film can be sufficiently obtained.
【００９１】上記の半導体装置において好ましくは、リ
セス部は、上段リセス部と、その上段リセス部の底面に
形成された下段リセス部とを有している。このような２
段リセス構造とすることにより、ソース抵抗の低減とド
レイン合金部への電界集中の抑制とを正確に制御するこ
とができる。In the above semiconductor device, preferably, the recess portion has an upper recess portion and a lower recess portion formed on the bottom surface of the upper recess portion. 2 like this
With the stepped recess structure, it is possible to accurately control the reduction of the source resistance and the suppression of the electric field concentration on the drain alloy portion.
【００９２】上記の半導体装置において好ましくは、パ
ッシベーション膜は、シリコン酸化膜およびシリコン窒
化膜の少なくともいずれかを有している。このようにパ
ッシベーション膜の材質として、たとえばシリコン酸化
膜を選択した場合にはパッシベーション膜の膜質が低密
度となり応力を緩和することができ、たとえばシリコン
窒化膜を選択した場合にはパッシベーション膜の膜質が
高密度となり耐湿性の向上を図ることができる。In the above semiconductor device, preferably, the passivation film has at least one of a silicon oxide film and a silicon nitride film. Thus, as the material of the passivation film, for example, when the silicon oxide film is selected, the film quality of the passivation film becomes low density and the stress can be relaxed, and when the silicon nitride film is selected, the film quality of the passivation film is changed. The density is high and the moisture resistance can be improved.
【００９３】上記の半導体装置において好ましくは、パ
ッシベーション膜は、低密度な下層膜と、その下層膜上
に形成される高密度な上層膜とを有している。これによ
り、応力の緩和と耐湿性の向上との両立を図ることがで
きる。In the above semiconductor device, preferably, the passivation film has a low density lower layer film and a high density upper layer film formed on the lower layer film. This makes it possible to relieve stress and improve moisture resistance at the same time.
【００９４】上記の半導体装置において好ましくは、上
層膜の厚みは下層膜の厚み以上である。これにより、耐
湿性のさらなる向上を図ることができる。In the above semiconductor device, the thickness of the upper layer film is preferably equal to or larger than the thickness of the lower layer film. Thereby, the moisture resistance can be further improved.
【００９５】また、本発明の半導体装置の製造方法によ
れば、パッシベーションの成膜時において、絶縁性スペ
ーサ膜がリセス部の直上に突出しないため、その突出部
分の影となる部分がない。このため、その影の部分にお
いて、パッシベーション膜の緻密性の低下や、空洞の発
生を防止することができる。よって、パッシベ−ション
膜としての効果（たとえば耐湿性）を十分に得ることが
できる。Further, according to the method of manufacturing a semiconductor device of the present invention, since the insulating spacer film does not project right above the recess during film formation of the passivation, there is no shadow of the projected part. Therefore, it is possible to prevent the denseness of the passivation film and the generation of voids in the shaded portion. Therefore, the effect (for example, moisture resistance) as a passivation film can be sufficiently obtained.
【図１】 本発明の実施の形態１における半導体装置の
構成を概略的に示す断面図である。FIG. 1 is a sectional view schematically showing a configuration of a semiconductor device according to a first embodiment of the present invention.
【図２】 本発明の実施の形態１における半導体装置の
製造方法の第１工程を示す概略断面図である。FIG. 2 is a schematic cross sectional view showing a first step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図３】 本発明の実施の形態１における半導体装置の
製造方法の第２工程を示す概略断面図である。FIG. 3 is a schematic cross sectional view showing a second step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図４】 本発明の実施の形態１における半導体装置の
製造方法の第３工程を示す概略断面図である。FIG. 4 is a schematic cross sectional view showing a third step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図５】 本発明の実施の形態１における半導体装置の
製造方法の第４工程を示す概略断面図である。FIG. 5 is a schematic cross sectional view showing a fourth step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図６】 本発明の実施の形態１における半導体装置の
製造方法の第５工程を示す概略断面図である。FIG. 6 is a schematic cross sectional view showing a fifth step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図７】 本発明の実施の形態１における半導体装置の
製造方法の第６工程を示す概略断面図である。FIG. 7 is a schematic cross sectional view showing a sixth step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図８】 本発明の実施の形態２における半導体装置の
構成を概略的に示す断面図である。FIG. 8 is a cross sectional view schematically showing a configuration of a semiconductor device in a second embodiment of the present invention.
【図９】 本発明の実施の形態２における半導体装置の
製造方法の第１工程を示す概略断面図である。FIG. 9 is a schematic cross sectional view showing a first step of the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図１０】 本発明の実施の形態２における半導体装置
の製造方法の第２工程を示す概略断面図である。FIG. 10 is a schematic cross sectional view showing a second step of the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図１１】 本発明の実施の形態２における半導体装置
の製造方法の第３工程を示す概略断面図である。FIG. 11 is a schematic cross sectional view showing a third step of the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図１２】 本発明の実施の形態２における半導体装置
の製造方法の第４工程を示す概略断面図である。FIG. 12 is a schematic cross sectional view showing a fourth step of the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図１３】 本発明の実施の形態２における半導体装置
の製造方法の第５工程を示す概略断面図である。FIG. 13 is a schematic cross sectional view showing a fifth step of the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図１４】 本発明の実施の形態２における半導体装置
の製造方法の第６工程を示す概略断面図である。FIG. 14 is a schematic cross sectional view showing a sixth step of the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図１５】 本発明の実施の形態３における半導体装置
の構成を概略的に示す断面図である。FIG. 15 is a cross sectional view schematically showing a configuration of a semiconductor device in a third embodiment of the present invention.
【図１６】 本発明の実施の形態３における半導体装置
の製造方法の第１工程を示す概略断面図である。FIG. 16 is a schematic cross sectional view showing a first step of the method for manufacturing the semiconductor device in the third embodiment of the present invention.
【図１７】 本発明の実施の形態３における半導体装置
の製造方法の第２工程を示す概略断面図である。FIG. 17 is a schematic cross sectional view showing a second step of the method for manufacturing the semiconductor device in the third embodiment of the present invention.
【図１８】 本発明の実施の形態３における半導体装置
の製造方法の第３工程を示す概略断面図である。FIG. 18 is a schematic cross sectional view showing a third step of the method for manufacturing the semiconductor device in the third embodiment of the present invention.
【図１９】 本発明の実施の形態３における半導体装置
の製造方法の第４工程を示す概略断面図である。FIG. 19 is a schematic cross sectional view showing a fourth step of the method for manufacturing the semiconductor device in the third embodiment of the present invention.
【図２０】 本発明の実施の形態３における半導体装置
の製造方法の第５工程を示す概略断面図である。FIG. 20 is a schematic cross sectional view showing a fifth step of the method for manufacturing the semiconductor device in the third embodiment of the present invention.
【図２１】 本発明の実施の形態３における半導体装置
の製造方法の第６工程を示す概略断面図である。FIG. 21 is a schematic cross sectional view showing a sixth step of the method for manufacturing the semiconductor device in the third embodiment of the present invention.
【図２２】 本発明の実施の形態４における半導体装置
の構成を概略的に示す断面図である。FIG. 22 is a cross sectional view schematically showing a configuration of a semiconductor device in a fourth embodiment of the present invention.
【図２３】 本発明の実施の形態５における半導体装置
の構成を概略的に示す断面図である。FIG. 23 is a cross sectional view schematically showing a configuration of a semiconductor device in a fifth embodiment of the present invention.
【図２４】 本発明の実施の形態６における半導体装置
の構成を概略的に示す断面図である。FIG. 24 is a cross sectional view schematically showing a configuration of a semiconductor device in a sixth embodiment of the present invention.
【図２５】 本発明の実施の形態７における半導体装置
の構成を概略的に示す断面図である。FIG. 25 is a cross sectional view schematically showing a configuration of a semiconductor device in a seventh embodiment of the present invention.
【図２６】 特開平５-６３００３号公報に記載された
従来のリセス構造を有する電界効果トランジスタの構成
を示す概略断面図である。FIG. 26 is a schematic cross-sectional view showing the structure of a conventional field effect transistor having a recess structure described in Japanese Patent Laid-Open No. 5-63003.
【図２７】 図２６の半導体装置のリセス付近の構成を
拡大して示す断面図である。FIG. 27 is an enlarged cross-sectional view showing the configuration near the recess of the semiconductor device of FIG.
１ ｎ型活性層、１ａ リセス部、１ａ1 下段リセス
部、１ａ2 上段リセス部、２ 絶縁性スペーサ膜、２
ａ，２ｂ 孔、２ｃ 突出部分、５ フォトレジスト、
５ａ 開口、６ ゲート電極、７ シリコン酸化膜、８
シリコン窒化膜、１０ パッシベーション膜、２０
基板、２１ ソース／ドレイン電極。1 n-type active layer, 1a recess, 1a 1 lower recess, 1a 2 upper recess, 2 insulating spacer film, 2
a, 2b hole, 2c protruding portion, 5 photoresist,
5a opening, 6 gate electrode, 7 silicon oxide film, 8
Silicon nitride film, 10 passivation film, 20
Substrate, 21 source / drain electrodes.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中本 隆博 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 藤野 直彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F102 FA00 GB01 GC01 GD01 GJ05 GL05 GR04 GS01 GT03 GV06 GV07 GV08 HC11 HC15 HC17 HC19 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Takahiro Nakamoto 2-3 2-3 Marunouchi, Chiyoda-ku, Tokyo Inside Ryo Electric Co., Ltd. (72) Inventor Naohiko Fujino 2-3 2-3 Marunouchi, Chiyoda-ku, Tokyo Inside Ryo Electric Co., Ltd. F-term (reference) 5F102 FA00 GB01 GC01 GD01 GJ05 GL05 GR04 GS01 GT03 GV06 GV07 GV08 HC11 HC15 HC17 HC19
Claims (6)
有する活性層と、 前記リセス部において前記活性層と電気的に接続された
ゲート電極と、 前記ゲート電極の周囲を取囲む壁面を有する開口が形成
された絶縁性スペーサ膜と、 前記ゲート電極および前記絶縁性スペーサ膜上を覆うパ
ッシベーション膜とを備え、 前記絶縁性スペーサ膜が前記リセス部の直上に位置しな
いように前記開口の前記壁面は前記リセス部の外周側に
位置している、半導体装置。1. An active layer having a main surface and having a recess portion on the main surface, a gate electrode electrically connected to the active layer in the recess portion, and a wall surface surrounding the gate electrode. An insulating spacer film having an opening formed with, and a passivation film covering the gate electrode and the insulating spacer film, the insulating spacer film of the opening so as not to be located directly above the recess portion. The semiconductor device, wherein the wall surface is located on the outer peripheral side of the recess portion.
上段リセス部の底面に形成された下段リセス部とを有す
ることを特徴とする、請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the recess portion has an upper recess portion and a lower recess portion formed on a bottom surface of the upper recess portion.
化膜およびシリコン窒化膜の少なくともいずれかを有す
ることを特徴とする、請求項１または２に記載の半導体
装置。3. The semiconductor device according to claim 1, wherein the passivation film has at least one of a silicon oxide film and a silicon nitride film.
層膜と、前記下層膜上に形成される高密度な上層膜とを
有することを特徴とする、請求項３に記載の半導体装
置。4. The semiconductor device according to claim 3, wherein the passivation film includes a low-density lower layer film and a high-density upper layer film formed on the lower layer film.
上であることを特徴とする、請求項４に記載の半導体装
置。5. The semiconductor device according to claim 4, wherein the thickness of the upper layer film is equal to or larger than the thickness of the lower layer film.
形成する工程と、 前記絶縁性スペーサ膜を選択的に除去することにより、
前記活性層の前記主表面の一部を露出する開口を形成す
る工程と、 前記開口から露出した前記活性層を等方的にエッチング
することにより、前記絶縁性スペーサ膜の真下領域にま
で延びるリセス部を前記活性層の前記主表面に形成する
工程と、 前記リセス部の直上に位置する前記絶縁性スペーサ膜の
部分を除去して、前記開口の壁面を前記リセス部より外
周側に後退させる工程と、 前記リセス部において前記活性層と電気的に接続するよ
うにゲート電極を形成する工程と、 前記ゲート電極および前記絶縁性スペーサ膜上を覆うよ
うにパッシベーション膜を形成する工程とを備えた、半
導体装置の製造方法。6. A step of forming an insulating spacer film on the main surface of the active layer, and by selectively removing the insulating spacer film,
A step of forming an opening exposing a part of the main surface of the active layer; and a recess extending to a region directly below the insulating spacer film by isotropically etching the active layer exposed from the opening. Forming a portion on the main surface of the active layer, and removing a portion of the insulating spacer film located immediately above the recess portion, and retreating the wall surface of the opening to the outer peripheral side from the recess portion. And a step of forming a gate electrode so as to be electrically connected to the active layer in the recess portion, and a step of forming a passivation film so as to cover the gate electrode and the insulating spacer film. Manufacturing method of semiconductor device.
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