JP2003318741A - Communication system - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a communication system which has a large width for available apparatus characteristics to enhance the flexibility in constituting the apparatus. <P>SOLUTION: Upon the receipt of a clock and serial signals from a serial- converting transmitter circuit 220 for generating and sending the serial signals from parallel signals synchronized with the clock, a parallel-conversion receiver circuit 270 restores the clock and the parallel signals. The transmitter circuit 220 has a multiplier 222 for multiplying the frequency of the inputted clock, and the receiver circuit 270 has a divider 272 for dividing the clock outputted from the receiver circuit 270. This makes the same interface circuit (communication system) usable, e.g. in color digital copying machines having different in clock frequency. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、デジタル画像形成
装置に好適な、パラレル信号をシリアル信号に変換して
伝送する通信システムに関するものである。詳しくは、
次のａないしｄの技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a communication system suitable for a digital image forming apparatus for converting a parallel signal into a serial signal and transmitting the serial signal. For more information,
The present invention relates to the following technologies a to d.

【０００２】ａ クロック同期信号を送受信する際の送
信側と受信側の装置の対応できる周波数特性が適合しな
い場合に適応させるための、あるいはインタフェース回
路の対応できる周波数が、入力されるクロックに適合し
ない場合に解決するための技術。A For adapting when the frequency characteristics that the transmitting side device and the receiving side device can handle when transmitting and receiving the clock synchronization signal do not match, or the frequency that the interface circuit can handle does not match the input clock. Technology to solve the case.

【０００３】ｂ パラレル信号を複数のシリアル信号に
変換して伝送する装置において、伝送線路の遅延特性の
ばらつきにかかわらず、遅延量を補正することによって
正常に受信できるようにするための技術。B In a device that converts a parallel signal into a plurality of serial signals and transmits the serial signals, a technique for correcting the delay amount so that the signals can be normally received regardless of variations in the delay characteristics of the transmission lines.

【０００４】ｃ パラレル信号をシリアル信号に変更し
て伝送を行う送信手段と受信手段と伝送線路を複数セッ
トを有する装置に関する技術。C A technology relating to a device having a plurality of sets of transmitting means and receiving means for converting parallel signals into serial signals for transmission.

【０００５】ｄ パラレル信号をシリアル信号に変更し
て伝送を行う送信手段と受信手段と伝送線路を複数セッ
トを有する装置における、複数のクロックが伝送線路に
伝送される際の放射ノイズを抑える技術。D A technique of suppressing radiation noise when a plurality of clocks are transmitted to a transmission line in an apparatus having a plurality of sets of transmission means, reception means, and transmission lines for converting parallel signals into serial signals for transmission.

【０００６】[0006]

【従来の技術】従来、前述のような通信システムは、次
のａないしｄに示すような技術的状況にある。2. Description of the Related Art Conventionally, the above-mentioned communication system is in a technical situation as shown in the following a to d.

【０００７】a クロック同期のパラレルデータをシリ
アルデータへ変換して送信し、受信側ではシリアルデー
タをパラレルデータへ変換する回路チップが実用化され
ている。この送信チップ，受信チップには入力可能なク
ロック周波数に下限と上限が存在し、従来は周辺の回路
の動作周波数に適合する素子を使用していた。[0007] a A circuit chip for converting clock-synchronized parallel data into serial data for transmission and converting the serial data into parallel data on the receiving side has been put into practical use. There is a lower limit and an upper limit to the clock frequency that can be input to the transmission chip and the reception chip, and conventionally, an element compatible with the operating frequency of the peripheral circuit has been used.

【０００８】ｂ パラレルデータを複数のシリアルデー
タヘ変換して送信し、受信側では受信した複数のシリア
ルデータをパラレルデータヘ変換する回路チップが実用
化されている。このとき複数のシリアルデータの受信側
での受信タイミングが所定時間内に入らないと、正常に
パラレルデータヘ復元できない。このため伝送線路上で
の遅延時間を所定値以下になるような構成が装置に求め
られていた。また、伝送線路を充分に短くする、あるい
は、伝播遅延時間のばらつきを所定値以下に制限する構
成が伝送線路に求められていた。B A circuit chip has been put into practical use, which converts parallel data into a plurality of serial data for transmission, and on the receiving side, converts a plurality of received serial data into parallel data. At this time, unless the reception timing of a plurality of serial data on the receiving side falls within a predetermined time, the parallel data cannot be restored normally. Therefore, the device is required to have a configuration in which the delay time on the transmission line is equal to or less than a predetermined value. In addition, the transmission line is required to have a configuration in which the transmission line is sufficiently short or the variation of the propagation delay time is limited to a predetermined value or less.

【０００９】ｃ 送信側で同一の同期クロックによって
パラレル信号をシリアル信号に変更して送信し、受信側
でシリアル信号をパラレル信号に復元する回路チップが
実用化されている。そのパラレルシリアル変換素子のパ
ラレル入力信号の制限以上のデータを転送する際、この
素子を複数用いて転送する場合が考えられる。この場
合、複数の“ＣＬＯＣＫとデータの組み合わせ”が混在
する状態になる。そのために、この複数のクロックの中
から、一つのクロックを無作為に選択してパラレル信号
に同期させることができない。C A circuit chip that converts a parallel signal into a serial signal by the same synchronization clock on the transmitting side and transmits the serial signal and restores the serial signal to the parallel signal on the receiving side has been put into practical use. When data exceeding the limit of the parallel input signal of the parallel-serial conversion element is transferred, it is possible to use a plurality of these elements for transfer. In this case, a plurality of "combinations of CLOCK and data" are mixed. Therefore, one clock cannot be randomly selected from the plurality of clocks and synchronized with the parallel signal.

【００１０】ｄ 送信側で同一の同期クロックによって
パラレル信号をシリアル信号に変更して送信し、受信側
でシリアル信号をパラレル信号に復元する回路チップが
実用化されている。そのパラレルシリアル変換素子のパ
ラレル入力信号の制限数以上のデータ数を転送する際、
この素子を複数用いて転送する場合が考えられる。この
場合、複数の“クロックとデータの組み合わせ”が混在
する状態になる。そのために、この複数のクロックの中
から、一つのクロックを無作為に選択してパラレル信号
に同期させる場合、全てのデータを同期させることがで
きないことがある。また、複数のクロックが伝送線路に
伝送されるため、放射ノイズが大きい。D A circuit chip has been put into practical use in which a parallel signal is converted into a serial signal by the same synchronization clock on the transmitting side and transmitted, and the serial signal is restored to a parallel signal on the receiving side. When transferring the number of data more than the limited number of parallel input signals of the parallel-serial conversion element,
It is conceivable that a plurality of these elements will be used for transfer. In this case, a plurality of "clock and data combinations" are mixed. Therefore, when one clock is randomly selected from the plurality of clocks and synchronized with the parallel signal, it may not be possible to synchronize all the data. Further, since a plurality of clocks are transmitted to the transmission line, radiation noise is large.

【００１１】[0011]

【発明が解決しようとしている課題】前述の通信システ
ムの技術的状況において、つぎのａないしｄのような解
決すべき課題がある。In the above technical situation of the communication system, there are the following problems to be solved.

【００１２】ａ 送信側のパラレルシリアル変換素子チ
ップあるいは受信側のシリアルパラレル変換素子チップ
の動作適応周波数が異なる場合、接続できない。また、
送受信インタフェース回路を動作適応クロック周波数の
異なる装置の間で流用することができない。このためイ
ンタフェース基板ユニットが複数存在することになり、
管理費用の増大を招くことになっている。また市場に対
してもサービス部品点数の増大になる。A If the parallel-serial conversion element chip on the transmission side or the serial-parallel conversion element chip on the reception side has different operation adaptive frequencies, connection cannot be established. Also,
The transmission / reception interface circuit cannot be used between devices having different operation adaptive clock frequencies. Therefore, there are multiple interface board units,
It will lead to an increase in management costs. Also, the number of service parts will increase for the market.

【００１３】ｂ 伝送線路の線間の伝播遅延時間差を所
定の値以内にするために、線路長の制限、線路の伝播時
間管理が必要になっていた。これらを緩和して機器構成
の自由度を上げる。B In order to keep the propagation delay time difference between the lines of the transmission line within a predetermined value, it is necessary to limit the line length and manage the propagation time of the line. Alleviate these and increase the degree of freedom in equipment configuration.

【００１４】ｃ ｎ ｂｉｔ パラレル信号をシリアル
信号に変換するドライバ素子を複数用いて、ｎ ｂｉｔ
より多いｍ ｂｉｔ のパラレル信号を複数シリアル
データ転送し、複数ドライバ素子にそれぞれ対応した複
数レシーバ素子でパラレル信号に復元する際、この複数
クロックの中から、エラーの無いあるいは少ない同期ク
ロックを一つ選定する。伝送線路の特性のスキュー管理
を緩めることで、製品の生産性を向上させ、それによる
コストダウンを行う。また、通信エラー率を低減させる
ことで伝送性能を向上させる。C n bit Using a plurality of driver elements for converting a parallel signal into a serial signal, n bit
When transferring more m bit parallel signals to multiple serial data and restoring to parallel signals by multiple receiver elements corresponding to multiple driver elements, select one synchronous clock with no or few errors from among these multiple clocks. To do. By loosening the skew management of the characteristics of the transmission line, the productivity of the product is improved and the cost is reduced accordingly. Also, the transmission performance is improved by reducing the communication error rate.

【００１５】ｄ ｎ ｂｉｔ パラレル信号をシリアル
信号に変換するドライバ素子を複数用いて、ｎ ｂｉｔ
より多いｍ ｂｉｔ のパラレル信号を転送する際、
送信手段の出力は複数の“クロックとシリアル信号の組
み合わせ”をもつ。この場合、伝送線路上に伝送される
クロックが複数存在することによって、放射ノイズ，ク
ロストークの問題を生じる。D n bit By using a plurality of driver elements for converting a parallel signal into a serial signal, n bit
When transferring more parallel signals of m bit,
The output of the transmitting means has a plurality of "clock and serial signal combinations". In this case, the existence of a plurality of clocks transmitted on the transmission line causes problems of radiation noise and crosstalk.

【００１６】本発明は、このような状況のもとでなされ
たもので、使用可能な機器特性の幅が広く、機器構成の
自由度を上げることのできる通信システムを提供するこ
とを目的とするものである。The present invention has been made under such circumstances, and it is an object of the present invention to provide a communication system having a wide range of usable device characteristics and capable of increasing the degree of freedom in device configuration. It is a thing.

【００１７】[0017]

【課題を解決するための手段】前記目的を達成するた
め、本発明では、通信システムを次の（１）ないし（１
５）のとおりに構成する。In order to achieve the above-mentioned object, in the present invention, a communication system includes the following (1) to (1).
Configure as in 5).

【００１８】（１）クロックとこのクロックに同期した
パラレル信号からシリアル信号を生成して送出する送信
部と、前記シリアル信号を受信してクロックとパラレル
信号に復元する受信部と、前記送信部と前記受信部を接
続する伝送線路とを備えた通信システムにおいて、前記
送信部に入力されるクロックの周波数を逓倍する逓倍手
段と、前記受信部から出力されるクロックを分周する分
周手段とを備えた通信システム。(1) A transmitter for generating and transmitting a serial signal from a clock and a parallel signal synchronized with the clock, a receiver for receiving the serial signal and restoring the clock and the parallel signal, and the transmitter. In a communication system including a transmission line that connects the reception unit, a multiplication unit that multiplies a frequency of a clock input to the transmission unit and a frequency division unit that divides a clock output from the reception unit. Equipped communication system.

【００１９】（２）前記（１）記載の通信システムにお
いて、前記逓倍手段の逓倍数を選択する逓倍数選択手段
と、前記分周手段の分周比を選択する分周比選択手段と
を備えた通信システム。(2) In the communication system according to (1) above, there is provided a multiplication number selection means for selecting the multiplication number of the multiplication means and a division ratio selection means for selecting the division ratio of the frequency division means. Communication system.

【００２０】（３）前記（２）記載の通信システムにお
いて、前記送信部に入力されたクロックの周波数を判別
する周波数判別手段と、前記送信部に入力されたクロッ
クの周波数情報を前記受信部へ通知する第１の通知手段
とを備え、前記逓倍数選択手段は前記周波数判別手段の
判別結果にもとづいて前記送信部に必要な逓倍数を選択
し、前記分周比選択手段は前記第１の通知手段により通
知された周波数情報にもとづいて前記受信部に必要な分
周比を選択する通信システム。(3) In the communication system according to (2), the frequency discriminating means for discriminating the frequency of the clock input to the transmitting unit, and the frequency information of the clock input to the transmitting unit to the receiving unit. A first notifying unit for notifying, wherein the multiplication number selecting unit selects a required multiplication number for the transmitting unit based on the discrimination result of the frequency discriminating unit, and the division ratio selecting unit selects the first division number. A communication system for selecting a frequency division ratio required for the receiving unit based on the frequency information notified by the notification means.

【００２１】（４）前記（３）記載の通信システムにお
いて、前記受信部の対応可能な周波数範囲を前記受信部
から前記送信部へ通知する第２の通知手段を備え、前記
逓倍数選択手段は前記周波数判別手段の判別結果と前記
第２の通知手段により得た前記受信部の対応可能な周波
数範囲にもとづいて前記送信部に必要な逓倍数を選択す
る通信システム。(4) In the communication system according to (3), the receiving unit is provided with a second notifying unit that notifies the transmitting unit of the frequency range that the receiving unit can support, and the multiplication number selecting unit is provided. A communication system for selecting a multiplication factor required for the transmission unit based on the discrimination result of the frequency discrimination unit and the frequency range of the reception unit which is obtained by the second notification unit.

【００２２】（５）前記（４）記載の通信システムにお
いて、逓倍および分周しても前記送信部および受信部が
送受信可能な周波数にならない場合に、その旨表示する
表示手段を備えた通信システム。(5) In the communication system according to (4) above, when the frequency cannot be transmitted / received by the transmitter and the receiver even if the frequency is multiplied or divided, the communication system is provided with a display means for indicating the fact. .

【００２３】（６）複数の信号から構成されるパラレル
信号から２本以上のシリアル信号へ変換して送出する送
信部と、前記２本以上のシリアル信号をそれぞれ伝送す
る複数の伝送線路と、前記シリアル信号を前記複数の伝
送線路を介して受信し、パラレル信号に復元する受信部
とから構成される通信システムにおいて、前記送信部と
前記受信部の間の各シリアル信号路に設けた遅延時間が
可変の複数の遅延素子と、前記送信部へ所定パターンを
出力するパターン発生手段と、前記パターン発生手段で
発生し前記送信部および前記複数の伝送線路を介して前
記受信部で受信したパターンのエラーの有無を判定する
パターンエラー判定手段と、前記パターンエラー判定手
段の判定結果にもとづいて、前記複数の遅延素子のそれ
ぞれの遅延量を決定する遅延量決定手段とを備えた通信
システム。(6) A transmitting unit for converting a parallel signal composed of a plurality of signals into two or more serial signals and transmitting the converted signals, a plurality of transmission lines for respectively transmitting the two or more serial signals, and In a communication system including a receiving unit that receives a serial signal through the plurality of transmission lines and restores the parallel signal, a delay time provided in each serial signal path between the transmitting unit and the receiving unit. A plurality of variable delay elements, a pattern generating means for outputting a predetermined pattern to the transmitting section, an error of a pattern generated by the pattern generating means and received by the receiving section via the transmitting section and the plurality of transmission lines. Pattern error determining means for determining the presence or absence of the delay element, and the delay amount of each of the plurality of delay elements is determined based on the determination result of the pattern error determining means. Communication system comprising a delay determining means for.

【００２４】（７）前記（６）記載の通信システムにお
いて、前記伝送線路が接続されたことを検出する伝送線
路接続検出手段と、前記伝送線路接続検出手段が伝送線
路の接続を検出した場合に、前記パターン発生手段から
前記所定パターンを出力し、前記パターンエラー判定手
段の判定結果にもとづいて前記遅延素子の遅延量を決定
する動作を実行させる制御手段とを備えた通信システ
ム。(7) In the communication system according to (6), when the transmission line connection detecting means for detecting that the transmission line is connected and the transmission line connection detecting means detects the connection of the transmission lines. And a control means for outputting the predetermined pattern from the pattern generating means and executing an operation of determining a delay amount of the delay element based on a determination result of the pattern error determining means.

【００２５】（８）クロックに同期したパラレル信号
を、送信用クロックとその送信用クロックに同期したシ
リアル信号に変換して送信する送信部と、その送信部か
らの信号を受信してシリアル信号をパラレル信号に変換
し、クロックとパラレル信号を復元出力する受信部と、
前記送信部と前記受信部とを接続する伝送線路とを備え
た通信システムであって、前記送信部と前記伝送線路と
前記受信部を複数セット備え、この複数の送信部から出
力される複数の送信用クロックとシリアル信号をそれぞ
れ対応する複数の受信部でそれぞれ受信し、クロックと
それぞれのクロックに同期した複数のパラレル信号に復
元する通信システムにおいて、前記復元した複数のクロ
ックの中から、一つのクロックを選択し前記受信部の共
通の同期クロックとして出力する第一の同期クロック選
択手段と、所定パターンを発生するパターン発生手段
と、このパターン発生手段で発生した所定パターンを前
記複数の送信部と前記複数の伝送線路と前記複数の受信
部を介して入力し、その際、前記第一の同期クロック選
択手段で選択した同期クロックを用いてエラー率を測定
するエラー率測定手段と、前記エラー率測定手段のエラ
ー率が最小となるように前記第一の同期クロック選択手
段を選択させる制御手段とを備えた通信システム。(8) A transmitting unit for converting a parallel signal synchronized with a clock into a transmitting clock and a serial signal synchronized with the transmitting clock and transmitting the signal, and a signal from the transmitting unit is received to generate a serial signal. A receiver that converts to a parallel signal and restores and outputs the clock and parallel signal,
A communication system including a transmission line that connects the transmission unit and the reception unit, wherein a plurality of sets of the transmission unit, the transmission line, and the reception unit are provided, and a plurality of outputs from the plurality of transmission units are provided. In a communication system which receives a transmission clock and a serial signal respectively by a plurality of corresponding receiving units and restores the clock and a plurality of parallel signals synchronized with the respective clocks, one of the restored plurality of clocks is selected. First synchronizing clock selecting means for selecting a clock and outputting it as a common synchronizing clock of the receiving section, pattern generating means for generating a predetermined pattern, and the predetermined pattern generated by the pattern generating means for the plurality of transmitting sections. Inputs are made via the plurality of transmission lines and the plurality of receivers, and at the same time, they are selected by the first synchronous clock selecting means. Communication system comprising an error rate measuring means for measuring the error rate using the clock, and a control means for error rate of the error rate measuring means to select the first synchronous clock selection means so as to minimize.

【００２６】（９）前記（８）記載の通信システムにお
いて、前記受信部で受信した前記複数の送信用クロック
の中から、一つのクロックを選択し前記受信部の共通の
入力同期クロックとする第二の同期クロック選択手段を
備え、前記制御手段は、前記エラー率測定手段のエラー
率が最小となるように前記第一の同期クロック選択手段
および前記第二の同期クロック選択手段を選択させる通
信システム。(9) In the communication system according to (8), one clock is selected from the plurality of transmission clocks received by the receiving unit and is used as a common input synchronization clock of the receiving unit. A communication system comprising two synchronous clock selecting means, wherein the control means selects the first synchronous clock selecting means and the second synchronous clock selecting means so that the error rate of the error rate measuring means is minimized. .

【００２７】（１０）前記（８）または（９）記載の通
信システムにおいて、前記送信部から前記受信部へのデ
ータ転送を検出するデータ転送検出手段と、前記データ
転送検出手段によりデータ転送を検出した場合に、前記
パターン発生手段から前記所定パターンを出力し、前記
エラー率測定手段の測定結果にもとづいて前記同期クロ
ック選択手段を選択する動作を禁止する選択動作禁止手
段とを備えた通信システム。(10) In the communication system according to (8) or (9), data transfer detecting means for detecting data transfer from the transmitting section to the receiving section, and data transfer detecting by the data transfer detecting means In this case, the communication system is provided with a selecting operation prohibiting means for outputting the predetermined pattern from the pattern generating means and prohibiting an operation of selecting the synchronous clock selecting means based on the measurement result of the error rate measuring means.

【００２８】（１１）前記（８）または（９）記載の通
信システムにおいて、前記伝送線路が装着されたことを
検出する伝送線路装着検出手段と、前記伝送線路装着検
出手段が伝送線路の装着を検出した場合に、前記パター
ン発生手段から前記所定パターンを出力し、前記エラー
率測定手段の測定結果にもとづいて前記同期クロック選
択手段を選択する動作を実行させる選択動作実行手段と
を備えた通信システム。(11) In the communication system according to (8) or (9), the transmission line attachment detecting means for detecting that the transmission line is attached and the transmission line attachment detecting means attach the transmission line. A communication system including a selecting operation executing means for outputting the predetermined pattern from the pattern generating means and executing an operation of selecting the synchronous clock selecting means based on the measurement result of the error rate measuring means when detected. .

【００２９】（１２）クロックに同期したパラレル信号
を送信用クロックとその送信用クロックに同期したシリ
アル信号に変換して送信する送信部と、前記送信部から
の信号を受信してシリアル信号をパラレル信号に変換
し、クロックとデータを復元出力する受信部と、前記送
信部と前記受信部とを接続する伝送線路とを備えた通信
システムであって、前記送信部と前記受信部を複数セッ
ト備え、前記伝送線路は、シリアル化された複数データ
用線路群と一つのクロック専用線路によって構成される
通信システムにおいて、前記複数の送信部からそれぞれ
出力される複数クロックの中から、前記クロック専用線
路を介して前記複数の受信部へ共通のクロックとして出
力する、クロックを一つ選定する送信用クロック選択手
段と、前記複数の受信部で復元した複数のクロックの中
から、一つのクロックを選択し前記受信部の共通のクロ
ックとして出力する出力用クロック選択手段と、所定パ
ターンを発生するパターン発生手段と、前記パターン発
生手段で発生した所定パターンを前記複数の送信部と前
記複数の伝送線路と前記複数の受信部を介して入力し、
その際、前記出力用クロック選択手段で選択したクロッ
クを用いてエラー率を測定するエラー率測定手段と、前
記エラー率測定手段のエラー率が最小となるように前記
送信用クロック選択手段を選択させる制御手段とを備え
た通信システム。(12) A transmitting unit that converts a parallel signal synchronized with a clock into a transmitting clock and a serial signal synchronized with the transmitting clock and transmits the signal, and a signal from the transmitting unit is received to parallelize the serial signal. What is claimed is: 1. A communication system comprising: a receiving unit that converts into a signal and restores and outputs a clock and data; and a transmission line that connects the transmitting unit and the receiving unit, and includes a plurality of sets of the transmitting unit and the receiving unit. In the communication system in which the transmission line includes a serialized group of a plurality of data lines and one clock dedicated line, the clock dedicated line is selected from a plurality of clocks output from the plurality of transmitters. Transmission clock selection means for selecting one clock, which is output as a common clock to the plurality of reception units via the plurality of reception units. Output clock selecting means for selecting one clock from a plurality of clocks restored by the unit and outputting it as a common clock of the receiving section, pattern generating means for generating a predetermined pattern, and generating by the pattern generating means. The predetermined pattern is input via the plurality of transmitters, the plurality of transmission lines, and the plurality of receivers,
At that time, an error rate measuring means for measuring an error rate using the clock selected by the output clock selecting means and the transmitting clock selecting means so that the error rate of the error rate measuring means is minimized. A communication system including a control means.

【００３０】（１３）前記（１２）記載の通信システム
において、前記制御手段は、前記エラー率測定手段のエ
ラー率が最小となるように前記受信用クロック選択手段
と前記送信用クロック選択手段を選択させる通信システ
ム。(13) In the communication system according to (12), the control means selects the receiving clock selecting means and the transmitting clock selecting means so that the error rate of the error rate measuring means is minimized. Communication system.

【００３１】（１４）前記（１２）または（１３）記載
の通信システムにおいて、前記送信部から前記受信部へ
のデータ転送を検出するデータ転送検出手段と、前記デ
ータ転送検出手段によりデータ転送を検出した場合に、
前記パターン発生手段から前記所定パターンを出力し、
前記エラー率測定手段の測定結果にもとづいて前記同期
クロック選択手段を選択する動作を禁止する選択動作禁
止手段とを備えた通信システム。(14) In the communication system according to (12) or (13), the data transfer detecting means for detecting data transfer from the transmitting part to the receiving part, and the data transfer detecting means for detecting the data transfer. If you do
Outputting the predetermined pattern from the pattern generating means,
A communication system comprising: a selection operation prohibiting means for prohibiting an operation of selecting the synchronous clock selecting means based on a measurement result of the error rate measuring means.

【００３２】（１５）前記（１２）または（１３）記載
の通信システムにおいて、前記伝送線路が装着されたこ
とを検出する伝送線路装着検出手段と、前記伝送線路装
着検出手段が伝送線路の装着を検出した場合に、前記パ
ターン発生手段から前記所定パターンを出力し、前記エ
ラー率測定手段の測定結果にもとづいて前記同期クロッ
ク選択手段を選択する動作を実行させる選択動作実行手
段とを備えた通信システム。(15) In the communication system according to (12) or (13), the transmission line attachment detecting means for detecting that the transmission line is attached, and the transmission line attachment detecting means for attaching the transmission line. A communication system including a selecting operation executing means for outputting the predetermined pattern from the pattern generating means and executing an operation of selecting the synchronous clock selecting means based on the measurement result of the error rate measuring means when detected. .

【００３３】[0033]

【発明の実施の形態】以下本発明の実施の形態をカラー
デジタル複写機の実施例により詳しく説明する。BEST MODE FOR CARRYING OUT THE INVENTION The embodiments of the present invention will be described in detail below with reference to examples of color digital copying machines.

【００３４】[0034]

【実施例】（実施例１） ａ 本実施例の概要 実施例１は、送信側のパラレルシリアル変換素子、受信
側のシリアルパラレル変換素子ともに対応できるクロッ
ク周波数が同じである素子を使用した例である。Embodiments (Embodiment 1) a Outline of Embodiment 1 Embodiment 1 is an example using elements having the same clock frequency that can be supported by both the transmission-side parallel-serial conversion element and the reception-side serial-parallel conversion element. is there.

【００３５】ｂ 本実施例の構成 図２は実施例１である“カラーデジタル複写機”の全体
構成を示すブロック図であり、図１は本実施例の要部構
成を示す図である。B Configuration of this Embodiment FIG. 2 is a block diagram showing the overall configuration of the “color digital copying machine” that is the first embodiment, and FIG. 1 is a diagram showing the configuration of the essential parts of this embodiment.

【００３６】本実施例のカラーデジタル複写機は、ＣＣ
Ｄイメージセンサで画像を読み取り、デジタル画像処理
し、ＬＥＤ露光による電子写真プリンタで出力するもの
である。The color digital copying machine of this embodiment is CC
An image is read by a D image sensor, digital image processing is performed, and output by an electrophotographic printer by LED exposure.

【００３７】図２において、２００はリーダ装置（リー
ダともいう）、２０１はＣＣＤイメージセンサで８００
０画素のラインセンサ、２０２はＣＣＤイメージセンサ
２０１の出力信号を増幅・ＡＤ変換する回路、２０３は
シェーディング回路、２０４はプログラムＲＯＭ、２０
５はプログラムＲＡＭ、２０６はＣＰＵ、２０７は通信
用ＩＣであるＲＳ２３２Ｃのシリアル通信素子である。In FIG. 2, 200 is a reader device (also called a reader), 201 is a CCD image sensor, and 800
A line sensor of 0 pixels, 202 is a circuit for amplifying / AD converting the output signal of the CCD image sensor 201, 203 is a shading circuit, 204 is a program ROM, 20
Reference numeral 5 is a program RAM, 206 is a CPU, and 207 is an RS232C serial communication element which is a communication IC.

【００３８】２２０はシリアル化送信回路、２４１は画
像信号の伝送線路、２４２はシリアル通信ラインの伝送
線路である。Reference numeral 220 is a serialization transmission circuit, 241 is an image signal transmission line, and 242 is a serial communication line transmission line.

【００３９】２５０はプリンタ装置（プリンタともい
う）、２５１は対数変換回路、２５２はマスキング演算
回路、２５３はガンマ変換回路、２５４はページメモ
リ、２５５はＬＥＤヘッドドライバ回路、２５６は７８
００画素のＬＥＤヘッドである。Reference numeral 250 is a printer (also referred to as printer), 251 is a logarithmic conversion circuit, 252 is a masking calculation circuit, 253 is a gamma conversion circuit, 254 is a page memory, 255 is an LED head driver circuit, and 256 is 78.
It is an LED head with 00 pixels.

【００４０】２５７は通信用ＩＣありＲＳ２３２Ｃのシ
リアル通信素子、２５８はＣＰＵ、２５９はプログラム
ＲＡＭ、２６０はプログラムＲＯＭ、２７０はパラレル
化受信回路である。Reference numeral 257 is a communication IC, RS232C serial communication element, 258 is a CPU, 259 is a program RAM, 260 is a program ROM, and 270 is a parallelized receiving circuit.

【００４１】ここで、図２からは各種駆動モータ，セン
サ類，操作パネルを省略している。Here, various drive motors, sensors, and an operation panel are omitted from FIG.

【００４２】図１には図２の要部であるシリアル化送信
回路とパラレル化受信回路に関する詳細な構成を記載し
ている。FIG. 1 shows a detailed configuration of the serialization transmission circuit and the parallelization reception circuit, which are the main parts of FIG.

【００４３】ｃ 本実施例の動作 まず概略を説明すると、図２において、２００はリーダ
部であり、図示しない原稿台に載せられた画像をＣＣＤ
イメージセンサ２０１で読み取り、伝送ケーブル２４１
を介して、プリンタ２５０へデジタルデータとして送出
する。このときＲＧＢ各８ビット×３の画像信号と水平
同期信号、垂直同期信号の合計２６信号は５ペアの差動
形式のシリアル信号に変換されて送出される。プリンタ
２５０ではこれを受信してＬＥＤヘッド２５６を駆動し
て電子写真プリンタで画像化するものである。C Operation of the Present Embodiment First, an outline will be described. In FIG. 2, reference numeral 200 denotes a reader unit, and an image placed on a document table (not shown) is read by a CCD.
Read with image sensor 201, transmission cable 241
To the printer 250 as digital data. At this time, a total of 26 signals of 8 bits × 3 RGB image signals, horizontal synchronizing signals, and vertical synchronizing signals are converted into 5 pairs of differential serial signals and transmitted. The printer 250 receives this and drives the LED head 256 to form an image in the electrophotographic printer.

【００４４】以下にこの処理の詳細を説明する。図示さ
れない操作パネルからコピースタートが指示されるとス
キャナ読みとり部が原稿台の走査を開始し、ＣＣＤセン
サ２０１で読みとられる。原稿の読みとりが行われると
ＣＣＤ２０１の出力は増幅およびＡＤ器２０２で増幅お
よびＡＤ変換され８ビットの画像データとして出力され
る。画像信号は次にシェーディング回路２０３でシェー
ディング補正される。The details of this processing will be described below. When a copy start is instructed from an operation panel (not shown), the scanner reading unit starts scanning the document table and the CCD sensor 201 reads the copy. When the original is read, the output of the CCD 201 is amplified and AD-converted by the AD unit 202 and output as 8-bit image data. The image signal is then subjected to shading correction by the shading circuit 203.

【００４５】前述のようにＲＧＢ信号各８ビットがシェ
ーディング回路２０３から出力される。シリアル化送信
回路２２０は、以上の処理によって生成されたＲＧＢ２
４ビットの画像データ、垂直同期信号１本、水平同期信
号１本、以上データ信号として２６ビットと、クロック
をシリアル変換して送出する回路である。このシリアル
化送信回路２２０と受信側のパラレル化受信回路２７０
の動作説明の詳細は後述する。As described above, the 8-bit RGB signal is output from the shading circuit 203. The serialization transmission circuit 220 uses the RGB2 generated by the above processing.
This is a circuit for converting 4-bit image data, one vertical synchronizing signal, one horizontal synchronizing signal, 26 bits as a data signal, and a clock after serially converting the clock. The serialization transmission circuit 220 and the reception side parallelization reception circuit 270.
Details of the operation will be described later.

【００４６】シリアル化送信回路２２０から送出された
信号を伝送線路２４１を介してパラレル化受信回路２７
０へ入力される。ここで、ＲＧＢ各８ビットと水平同期
信号１本と垂直同期信号１本のデータ合計２６ビットが
パラレル信号に戻り、クロック周波数が送出前と同じ値
に戻る。The signal transmitted from the serialization transmission circuit 220 is transmitted through the transmission line 241 to the parallelization reception circuit 27.
Input to 0. Here, a total of 26 bits of data for each 8 bits of RGB, one horizontal synchronizing signal and one vertical synchronizing signal is returned to the parallel signal, and the clock frequency is returned to the same value as before transmission.

【００４７】ＲＧＢデータは対数変換回路２５１で対数
変換をされＣＭＹデータに変換される。次にマスキング
演算回路２５２でマスキングＵＣＲ演算されてＣＭＹＫ
データが生成される。次にガンマ変換回路２５３におい
て濃度補正される。次にページメモリ２５４へデータが
書き込まれる。次にページメモリ２５４から読み出され
たデータが順次ＬＥＤドライバ２５５へ送出され、７８
００画素のＬＥＤヘッド２５６へ送られる。ここでデー
タに応じて不図示の感光体ドラムを露光して静電プリン
タによって画像化する。The RGB data is logarithmically converted by the logarithmic conversion circuit 251 and converted into CMY data. Next, the masking calculation circuit 252 calculates the masking UCR to obtain CMYK.
Data is generated. Next, the density is corrected in the gamma conversion circuit 253. Next, the data is written to the page memory 254. Next, the data read from the page memory 254 is sequentially sent to the LED driver 255, and 78
It is sent to the LED head 256 of 00 pixels. Here, a photosensitive drum (not shown) is exposed according to the data, and an image is formed by an electrostatic printer.

【００４８】図１に、本実施例の要部であるシリアル化
送信回路２２０とパラレル化受信回路２７０の詳細構成
を示す。シリアル化送信回路と受信側のパラレル化受信
回路の動作の詳細を以下に説明する。FIG. 1 shows a detailed configuration of the serialization transmission circuit 220 and the parallelization reception circuit 270, which are the main parts of this embodiment. The details of the operation of the serialization transmission circuit and the parallelization reception circuit on the reception side will be described below.

【００４９】図５−ａは、図５−ｂに示すドライバ２２
３（図１参照）と図５−ｃに示すレシーバ２７１の素子
の入出力信号端子と信号波形を現している。ドライバ２
２３の入力端子０〜２７に入力される信号とｃｌｋ端子
に入力されるクロックをもとに図５−ａで示すような形
で１クロックサイクルに７信号を多重化することで、２
８ビットの信号を４ビットの信号へ多重化するものであ
る。FIG. 5-a shows the driver 22 shown in FIG. 5-b.
3 (see FIG. 1) and the input / output signal terminals and signal waveforms of the elements of the receiver 271 shown in FIG. Driver 2
Based on the signals input to the input terminals 0 to 27 of 23 and the clock input to the clk terminal, 7 signals are multiplexed in one clock cycle in the form shown in FIG.
It is for multiplexing an 8-bit signal into a 4-bit signal.

【００５０】ここでは使用しているＲＧＢ２４ビットと
ＨＳＹＮＣ（水平同期信号），ＶＳＹＮＣ（垂直同期信
号）の合計２６ビットの信号はドライバ２２３によって
４ペアの信号＋１ペアのクロックの合計５ペアの差動信
号に変換されて出力され伝送線路２４１でプリンタ２５
０へ送出される。A total of 26 bits of RGB 24-bit, HSYNC (horizontal synchronizing signal), and VSYNC (vertical synchronizing signal) used here are differentiated by the driver 223 by a total of 5 pairs of 4 pairs of signals + 1 pair of clocks. The signal is converted into a signal and output, and the transmission line 241 causes the printer 25 to
Sent to 0.

【００５１】このドライバ２２３は例えばナショナルセ
ミコンダクター社のＤＳ９０ＣＲ２８５という素子が対
応している。このドライバ２２３は２８ビットのパラレ
ル入力信号を５ペアの差動信号出力へ変換するものであ
る。レシーバ２７１は例えばナショナルセミコンダクタ
ー社のＤＳ９０ＣＲ２８６が対応しており、５ペアの差
動信号入力をもとに２８ビットのデータとクロックを復
元するものである。ここで記載した前記ドライバ素子と
レシーバ素子は対応できる入力クロック周波数が２０Ｍ
Ｈｚ以上６６ＭＨｚ未満である。The driver 223 corresponds to, for example, an element called DS90CR285 manufactured by National Semiconductor. The driver 223 converts a 28-bit parallel input signal into 5 pairs of differential signal outputs. The receiver 271 is compatible with, for example, DS90CR286 of National Semiconductor, and restores 28-bit data and clock based on 5 pairs of differential signal inputs. The driver element and the receiver element described here are compatible with an input clock frequency of 20M.
It is above Hz and below 66 MHz.

【００５２】２２１は周波数判別器であってクロック周
波数を判別する。この判別結果はＣＰＵ２０６に通知さ
れ、ＣＰＵ２０６によって逓倍器２２２に対して必要な
逓倍数を設定される。このとき、２０ＭＨｚ未満のクロ
ックに対してはクロックを逓倍することでドライバを使
用できるようにする。２０ＭＨｚ以上６６ＭＨｚ未満の
クロックに対しては逓倍しない。６６ＭＨｚ以上のクロ
ックに対しては対応できないことになる。A frequency discriminator 221 discriminates the clock frequency. This determination result is notified to the CPU 206, and the CPU 206 sets the required multiplication number in the multiplier 222. At this time, the driver can be used by multiplying the clock of less than 20 MHz. No multiplication is performed for clocks of 20 MHz or more and less than 66 MHz. This means that it cannot support clocks of 66 MHz or higher.

【００５３】入力されるクロックの周波数が２０ＭＨ
ｚ未満の場合、ＣＰＵ２０６を介して逓倍器２２２によ
って必要な周波数まで逓倍してドライバ２２３へクロッ
クを入力する。The frequency of the input clock is 20 MH
When it is less than z, the frequency is multiplied to a required frequency by the multiplier 222 via the CPU 206 and the clock is input to the driver 223.

【００５４】例えば入力されたクロックの周波数が１５
ＭＨｚであった場合、逓倍器２２２は逓倍数２を設定す
ることで３０ＭＨｚによる信号伝送が行われる。For example, if the frequency of the input clock is 15
In the case of MHz, the multiplier 222 sets the multiplication number 2 to perform signal transmission at 30 MHz.

【００５５】通信素子２０７と２５７を介してリーダ２
００からプリンタ２５０へ逓倍情報が伝送され、プリン
タ２５０へは送信する画像信号の元のクロック周波数が
１５ＭＨｚであり２逓倍して送出されることが通知され
る。The reader 2 is connected via the communication elements 207 and 257.
00 is transmitted to the printer 250, and the printer 250 is notified that the original clock frequency of the image signal to be transmitted is 15 MHz and the image signal is transmitted after being doubled.

【００５６】プリンタ２５０のＣＰＵ２５８はクロック
が２逓倍されてくることを知るので、受信したクロック
を２分周すべきであることを判断する。そこで分周器２
７２へ分周比２を設定することになる。Since the CPU 258 of the printer 250 knows that the clock will be doubled, it determines that the received clock should be divided by two. So frequency divider 2
The frequency division ratio 2 is set to 72.

【００５７】また、入力されたクロックの周波数が８Ｍ
Ｈｚであった場合、逓倍数を４と設定することで３２Ｍ
Ｈｚによる信号伝送が行われる。プリンタ２５０では同
様に分周器２２２へは分周比４が設定される。The frequency of the input clock is 8M.
If it is Hz, 32M by setting the multiplication number to 4
Signal transmission in Hz is performed. Similarly, in the printer 250, the frequency division ratio 4 is set in the frequency divider 222.

【００５８】入力されるクロックの周波数が２０ＭＨ
ｚ以上６６ＭＨｚ未満の場合、逓倍の必要がないので逓
倍数１、分周比１が設定されることになる。The frequency of the input clock is 20 MH
In the case of z or more and less than 66 MHz, there is no need for multiplication, so that the multiplication number 1 and the division ratio 1 are set.

【００５９】入力されるクロックの周波数が６６ＭＨ
ｚ以上の場合、リーダ２００あるいはプリンタ２５０は
表示装置等にエラー表示等を行う。The frequency of the input clock is 66 MH
If z or more, the reader 200 or the printer 250 displays an error on a display device or the like.

【００６０】前述した処理について、リーダ２００のＣ
ＰＵ２０６による処理フローを図３に示し、プリンタ２
５０のＣＰＵ２５８による処理フローを図４に示す。Regarding the above-mentioned processing, C of the reader 200
A processing flow by the PU 206 is shown in FIG.
A processing flow by the CPU 258 of 50 is shown in FIG.

【００６１】ｄ 本実施例の効果 以上説明したように、本実施例によれば、送信側ではク
ロック周波数を逓倍する手段を備え、受信側ではクロッ
ク周波数を分周する手段を備えることで、クロック周波
数の異なるカラーデジタル複写機においても同一のイン
タフェース回路(通信システム)を使用することが可能に
なる。また、クロック周波数を自動判定する手段を備え
たことで、逓倍数，分周比を自動設定することが可能に
なる。D Effect of this Embodiment As described above, according to this embodiment, the transmitting side is provided with the means for multiplying the clock frequency, and the receiving side is provided with the means for dividing the clock frequency. It is possible to use the same interface circuit (communication system) even in color digital copying machines having different frequencies. Further, since the means for automatically determining the clock frequency is provided, it becomes possible to automatically set the multiplication number and the division ratio.

【００６２】（実施例２） ａ 本実施例の概要 実施例２は、送信側，受信側でそれぞれ対応できるクロ
ック周波数が異なる素子を使用した例である。(Embodiment 2) a Outline of Embodiment 2 Embodiment 2 is an example in which elements having different clock frequencies that can be used on the transmitting side and the receiving side are used.

【００６３】ｂ 本実施例の構成 実施例２である“カラーデジタル複写機の全体構成は、
実施例１と同様なので、図１，図２とその説明を援用す
る。B Structure of this Embodiment The overall structure of the “color digital copying machine” which is Embodiment 2 is as follows.
Since this is the same as the first embodiment, FIGS. 1 and 2 and the description thereof are cited.

【００６４】ｃ 本実施例の動作 本実施例では、図１のドライバ２２３は例えばテキサス
インスツルメンツ社のＳＮ７５ＬＶＤＳ８３という素子
を使用し、レシーバ２７１はナショナルセミコンダクタ
ー社のＤＳ９０ＣＲ２８６という素子を使用しているも
のとする。C Operation of this Embodiment In this embodiment, the driver 223 of FIG. 1 uses, for example, an element called SN75LVDS83 from Texas Instruments, and the receiver 271 uses an element called DS90CR286 from National Semiconductor. .

【００６５】ここで、ドライバＳＮ７５ＬＶＤＳ８３の
対応できる入力クロック周波数は３１ＭＨｚ以上６８Ｍ
Ｈｚ未満である。レシーバ素子は、対応できる入力クロ
ック周波数が２０ＭＨｚ以上６６ＭＨｚ未満である。Here, the input clock frequency that the driver SN75LVDS83 can handle is 31 MHz or more and 68 M or more.
It is less than Hz. The receiver element can support an input clock frequency of 20 MHz or more and less than 66 MHz.

【００６６】ドライバ，レシーバの対応できる周波数を
通信素子２０７，２５７を介して通知することでリー
ダ，プリンタの各ＣＰＵは必要な逓倍数，分周比，伝送
の可否の判断を行う。By notifying the frequencies that the driver and the receiver can support through the communication elements 207 and 257, the CPUs of the reader and the printer determine the necessary multiplication number, frequency division ratio, and whether transmission is possible.

【００６７】周波数判別器２２１でクロック周波数を判
別する。この判別結果はＣＰＵ２０６に通知され、ＣＰ
Ｕ２０６によって逓倍器２２２に対して必要な逓倍数を
設定される。このとき、３１ＭＨｚ未満のクロックに対
してはクロックを逓倍することでドライバを使用できる
ようにする。３１ＭＨｚ以上６６ＭＨｚ未満のクロック
に対しては逓倍しない。すなわち６６ＭＨｚ以上のクロ
ックに対しては対応できないことになり、その旨を表示
装置等へ表示する。The frequency discriminator 221 discriminates the clock frequency. This determination result is notified to the CPU 206, and the CP
The required multiplication number is set in the multiplier 222 by U206. At this time, the driver can be used by multiplying the clock of less than 31 MHz. No multiplication is applied to clocks of 31 MHz or more and less than 66 MHz. In other words, it cannot support clocks of 66 MHz or higher, and the fact is displayed on the display device or the like.

【００６８】入力されるクロックの周波数が３１ＭＨ
ｚ未満の場合、ＣＰＵ２０６を介して逓倍器２２２によ
って必要な周波数まで逓倍してドライバ２２３へクロッ
クを入力する。The frequency of the input clock is 31 MH
When it is less than z, the frequency is multiplied to a required frequency by the multiplier 222 via the CPU 206 and the clock is input to the driver 223.

【００６９】例えば入力されたクロックの周波数が１５
ＭＨｚであった場合、逓倍数を４と設定して、６０ＭＨ
ｚによる伝送を行うことになる。For example, if the frequency of the input clock is 15
If it is MHz, set the multiplication number to 4 and set 60 MH
z will be transmitted.

【００７０】通信素子２０７と２５７を介してリーダ２
００からプリンタ２５０へ元のクロック周波数情報が伝
送され、プリンタ２５０へは送信する画像信号の元のク
ロック周波数が１５ＭＨｚであり４逓倍して送出される
ことが通知される。The reader 2 is connected via the communication elements 207 and 257.
00, the original clock frequency information is transmitted to the printer 250, and the printer 250 is notified that the original clock frequency of the image signal to be transmitted is 15 MHz and is multiplied by 4 before being transmitted.

【００７１】プリンタのＣＰＵ２５８は４逓倍されてく
るので、受信したクロックを４分周すべきであることを
判断する。そこで分周器２７２へ分周比４を設定するこ
とになる。Since the CPU 258 of the printer is multiplied by 4, it determines that the received clock should be divided by 4. Therefore, the frequency division ratio 4 is set in the frequency divider 272.

【００７２】また、入力されたクロックの周波数が８Ｍ
Ｈｚであった場合、逓倍器は逓倍数を４と設定すること
で３２ＭＨｚによる信号伝送が行われる。プリンタ２５
０では同様に分周器２２２へは分周比４が設定される。The frequency of the input clock is 8M.
In the case of Hz, the multiplier sets the multiplication number to 4, and signal transmission at 32 MHz is performed. Printer 25
At 0, the frequency division ratio 4 is similarly set to the frequency divider 222.

【００７３】入力されるクロックの周波数が３１ＭＨ
ｚ以上６６ＭＨｚ未満の場合、逓倍の必要がないので逓
倍数１，分周比１が設定されることになる。The frequency of the input clock is 31 MH
In the case of z or more and less than 66 MHz, there is no need for multiplication, so the multiplication number 1 and the division ratio 1 are set.

【００７４】入力されるクロックの周波数が６６ＭＨ
ｚ以上の場合、レシーバの対応可能周波数の上限を超え
るため、リーダ２００あるいはプリンタ２５０は表示装
置等にエラー表示等を行う。The frequency of the input clock is 66 MH
If z or more, the upper limit of the frequency that the receiver can handle is exceeded, so the reader 200 or the printer 250 displays an error or the like on a display device or the like.

【００７５】前述した処理について、図６は本実施例に
おけるリーダ装置（ＣＰＵ２０６）の処理を示し、図７
はプリンタ装置（ＣＰＵ２５８）の処理を示す。Regarding the processing described above, FIG. 6 shows the processing of the reader device (CPU 206) in this embodiment, and FIG.
Indicates a process of the printer device (CPU 258).

【００７６】ｄ 本実施例の効果 以上説明したように、本実施例によれば、送信側，受信
側でそれぞれ対応できるクロック周波数が異なる素子を
使用した場合において、実施例１と同様な効果を奏する
ことができる。D Effects of this Embodiment As described above, according to this embodiment, when elements having different clock frequencies that can be used on the transmitting side and the receiving side are used, the same effects as those of the first embodiment can be obtained. Can play.

【００７７】（実施例３） ａ 本実施例の概要 実施例３は、送信側のパラレルシリアル変換素子から受
信側のシリアルパラレル変換素子へ５ペア（１０本）の
信号線によって信号を伝送する例である。(Third Embodiment) a Outline of the present embodiment A third embodiment is an example in which a signal is transmitted from a parallel-serial conversion element on the transmission side to a serial-parallel conversion element on the reception side by 5 pairs (10) of signal lines. Is.

【００７８】ｂ 本実施例の構成 図９は実施例３である“カラーデジタル複写機”の全体
構成を示すブロック図であり、図８は本実施例の要部構
成を示すブロック図である。B Configuration of this Embodiment FIG. 9 is a block diagram showing the overall configuration of a “color digital copying machine” that is the third embodiment, and FIG. 8 is a block diagram showing the configuration of the essential parts of this embodiment.

【００７９】図８は、実施例３におけるシリアル化送信
回路３２２０とパラレル化受信回路３２７０に関する詳
細な図を記載している。FIG. 8 shows a detailed diagram regarding the serialization transmission circuit 3220 and the parallelization reception circuit 3270 in the third embodiment.

【００８０】図８において、３２００はリーダ装置筐
体、３２２１はデータセレクタであり、ＲＧＢ２４ビッ
トの画像データとパターン発生回路３２２２より出力さ
れる２４ビットの信号を選択出力する。３２２０はシリ
アル化ドライバ素子である。３２０７，３２５７はリー
ダ３２００とプリンタ３２５０とが通信するための通信
素子である。３２４１はドライバ３２２０でシリアル化
された差動信号線５ペア３２４２，３２４３，３２４
４，３２４５，３２４６のケーブルを包含するケーブル
である。３２５０はプリンタである。In FIG. 8, reference numeral 3200 is a reader housing, and reference numeral 3221 is a data selector, which selectively outputs 24-bit RGB image data and a 24-bit signal output from the pattern generation circuit 3222. 3220 is a serialization driver element. Reference numerals 3207 and 3257 are communication elements for the reader 3200 and the printer 3250 to communicate with each other. Reference numeral 3241 denotes a differential signal line 5 pair 3242, 3243, 324 serialized by the driver 3220.
It is a cable including 4,3245 and 3246 cables. 3250 is a printer.

【００８１】３２７２，３２７３，３２７４，３２７
５，３２７６は、各差動ペア信号線の遅延時間調整器で
あり、ＣＰＵの制御によって遅延時間を変更できる構成
のものである。3272, 3273, 3274, 327
Reference numerals 5 and 3276 denote delay time adjusters for the respective differential pair signal lines, which are configured to change the delay time under the control of the CPU.

【００８２】３２７０はレシーバ素子であり、シリアル
差動信号をパラレル信号へ復調するものである。この復
調信号はメモリ３２７７へ取り込むことができ、メモリ
３２７７を介してＣＰＵへ取り込むことができる構成で
ある。Reference numeral 3270 is a receiver element for demodulating a serial differential signal into a parallel signal. This demodulated signal can be taken into the memory 3277, and can be taken into the CPU via the memory 3277.

【００８３】図９は、本実施例の“カラーデジタル複写
機”の全体構成を示すブロック図である。これは、ＣＣ
Ｄイメージセンサで読み取られた画像をデジタル画像処
理し、ＬＥＤ露光による電子写真プリンタで出力するも
のである。FIG. 9 is a block diagram showing the overall construction of the "color digital copying machine" of this embodiment. This is CC
The image read by the D image sensor is subjected to digital image processing and output by an electrophotographic printer using LED exposure.

【００８４】図９において、３２００はリーダ装置、２
０１はＣＣＤイメージセンサで８０００画素のラインセ
ンサ、２０２はＣＣＤイメージセンサ２０１の出力信号
を増幅・ＡＤ変換する増幅およびＡＤ器回路、２０３は
シェーディング回路、２０４はプログラムＲＯＭ、２０
５はプログラムＲＡＭ、２０６はＣＰＵ、２０７は通信
用ＩＣであるＲＳ２３２Ｃのシリアル通信素子、３２２
０はシリアル化送信回路、３２４１はシリアル信号の伝
送線路、３２４２は通信ラインの伝送線路、３２５０は
プリンタ装置である。In FIG. 9, 3200 is a reader device and 2 is a reader device.
Reference numeral 01 is a CCD image sensor, a line sensor of 8000 pixels, 202 is an amplification and AD converter circuit for amplifying and AD converting the output signal of the CCD image sensor 201, 203 is a shading circuit, 204 is a program ROM, 20
5 is a program RAM, 206 is a CPU, 207 is an RS232C serial communication element which is a communication IC, 322
Reference numeral 0 is a serialization transmission circuit, 3241 is a serial signal transmission line, 3242 is a communication line transmission line, and 3250 is a printer device.

【００８５】３２７０はパラレル化受信回路、２５１は
対数変換回路、２５２はマスキング演算回路、２５３は
ガンマ変換回路、２５４はページメモリ、２５５はＬＥ
Ｄヘッドドライバ回路、２５６は７８００画素のＬＥＤ
ヘッド、２５７は通信用ＩＣあるＲＳ２３２Ｃのシリア
ル通信素子、２５８はＣＰＵ、２５９はプログラムＲＡ
Ｍ、２６０はプログラムＲＯＭ、である。図９では各種
駆動モータ，センサ類，操作パネルを省略している。3270 is a parallelization receiving circuit, 251 is a logarithmic conversion circuit, 252 is a masking arithmetic circuit, 253 is a gamma conversion circuit, 254 is a page memory, and 255 is LE.
D head driver circuit, 256 is an LED of 7800 pixels
A head, 257 is a serial communication element of RS232C which is a communication IC, 258 is a CPU, and 259 is a program RA.
M and 260 are program ROMs. In FIG. 9, various drive motors, sensors, and an operation panel are omitted.

【００８６】ｃ 本実施例の動作 図８により本実施例要部の動作を説明する。C Operation of this embodiment The operation of the main part of this embodiment will be described with reference to FIG.

【００８７】〈電源投入時〉本カラーデジタル複写機に
電源が投入されると、セレクタ３２２１がリーダ装置３
２００のＣＰＵ２０６によってＡ入力に設定される。ま
た遅延素子３２７２〜３２７６の遅延量設定は、プリン
タ装置３２５０のＣＰＵ２５８によって設定可能範囲の
中央に設定される。<When the power is turned on> When the color digital copying machine is turned on, the selector 3221 causes the reader device 3 to operate.
It is set to the A input by the CPU 206 of the 200. The delay amounts of the delay elements 3272 to 3276 are set by the CPU 258 of the printer device 3250 at the center of the settable range.

【００８８】次にパターン発生回路３２２２から所定の
２８ビット幅のビットパターンが出力される。このパタ
ーンは例えば、１クロック目には、ビット０がＨで他は
全てＬ、２クロックにはビット１のみがＨで他は全て
Ｌ、というように２８ビットの信号を順に変化させてい
くものとする。パラレル化受信回路３２７０でこのパタ
ーンを受信し、受信データがメモリ３２７７へ取り込ま
れる。Next, the pattern generation circuit 3222 outputs a bit pattern of a predetermined 28-bit width. In this pattern, for example, in the first clock, bit 0 is H, all others are L, and in 2 clocks, only bit 1 is H and all others are L, etc., and a 28-bit signal is sequentially changed. And The parallelized receiving circuit 3270 receives this pattern, and the received data is taken into the memory 3277.

【００８９】ＣＰＵ２５８がメモリ３２７７に取り込ま
れたパターンをあらかじめ決められていたパターンと一
致しているか確認することで、データが正確に伝送され
たかどうかの判定を行う。The CPU 258 confirms whether the pattern fetched in the memory 3277 matches the predetermined pattern, thereby determining whether or not the data is correctly transmitted.

【００９０】判定の結果、伝送エラーが生じていた場
合、伝送信号線ペアごとの伝播遅延時間調整器３２７２
〜３２７６の遅延量をＣＰＵ２５８によって設定し、再
度パターン発生回路３２２２から所定のビットパターン
を出力する。これをメモリ３２７７ヘ取り込み、正確に
伝送されたかの判定を再度行う。If the result of determination is that a transmission error has occurred, a propagation delay time adjuster 3272 for each transmission signal line pair
The delay amount of 3276 is set by the CPU 258, and the pattern generating circuit 3222 outputs a predetermined bit pattern again. This is taken into the memory 3277, and it is judged again whether it was transmitted correctly.

【００９１】これを繰り返しエラーが発生しない遅延量
の設定値を決定する。By repeating this, the set value of the delay amount at which an error does not occur is determined.

【００９２】また、電源が投入されたままであっても、
伝送線路であるケーブルが外され、再接続されたことを
検出した場合、再度同様のビットパターン発生しテスト
を実行することが有用である。これにより、電源投入後
に特性の異なるケーブルに交換された場合にも、その対
応を自動で実行することができる。Further, even if the power is still on,
When it is detected that the cable which is the transmission line is disconnected and reconnected, it is useful to generate the same bit pattern again and execute the test. As a result, even if the cable is replaced with a cable having different characteristics after the power is turned on, it is possible to automatically execute the countermeasure.

【００９３】前述した処理についてのＣＰＵ２５８によ
る処理フローを図１１に示す。なお、厳密に、ケーブル
の“脱着”を検出しなくても、“装着”を検出すれば、
同様の効果を得ることができる。FIG. 11 shows a processing flow by the CPU 258 for the above-mentioned processing. Strictly speaking, if "attachment" is detected even if "attachment / detachment" of the cable is not detected,
The same effect can be obtained.

【００９４】〈複写機動作時〉図示されない操作パネル
からコピースタートが指示されるとスキャナ読みとり部
が原稿台の走査を開始し、ＣＣＤセンサ２０１で読みと
られる。リーダ３２００は図示しない原稿台に載せられ
た画像をＣＣＤイメージセンサ２０１で読み取る。<During Copying Machine Operation> When a copy start is instructed from an operation panel (not shown), the scanner reading unit starts scanning the document table and the CCD sensor 201 reads the copy. The reader 3200 reads an image placed on a document table (not shown) with the CCD image sensor 201.

【００９５】原稿の読みとりが行われるとＣＣＤイメー
ジセンサ２０１の出力は増幅およびＡＤ器２０２で増幅
およびＡＤ変換され、８ビットの画像データとして出力
される。画像信号は次にシェーディング回路２０３でシ
ェーディング補正される。When the document is read, the output of the CCD image sensor 201 is amplified and AD-converted by the AD unit 202, and output as 8-bit image data. The image signal is then subjected to shading correction by the shading circuit 203.

【００９６】次のシリアル化送信回路３２２０は、以上
の処理によって生成されたＲＧＢ２４ビットの画像デー
タ，垂直同期信号１本，水平同期信号１本，予備信号２
本、以上データ信号として２８ビットと、クロックをシ
リアル変換して送出する。The next serialization transmission circuit 3220 has the RGB 24-bit image data generated by the above processing, one vertical synchronizing signal, one horizontal synchronizing signal, and the spare signal 2.
The 28 bits as the data signal and the clock are serially converted and transmitted.

【００９７】シリアル化送信回路３２２０から送出され
た信号を伝送線路３２４１を介してパラレル化受信回路
３２７０へ入力される。ここで、ＲＧＢ各８ビットと水
平同期信号１本と垂直同期信号１本、予備信号２本のデ
ータ合計２８ビットがパラレル信号に戻り、クロックが
復元される。The signal output from the serialization transmission circuit 3220 is input to the parallelization reception circuit 3270 via the transmission line 3241. Here, a total of 28 bits of data for each 8 bits of RGB, one horizontal synchronizing signal, one vertical synchronizing signal, and two spare signals are returned to the parallel signal, and the clock is restored.

【００９８】パラレル信号へ復元されたＲＧＢデータ
は、対数変換回路２５１で対数変換をされＣＭＹデータ
に変換される。次にマスキング回路２５２でマスキング
ＵＣＲ演算されてＣＭＹＫデータが生成される。次にガ
ンマ変換回路２５３において濃度補正される。次にペー
ジメモリ２５４ヘデータが書き込まれる。The RGB data restored to the parallel signal is logarithmically converted by the logarithmic conversion circuit 251 and converted into CMY data. Next, the masking circuit 252 performs a masking UCR operation to generate CMYK data. Next, the density is corrected in the gamma conversion circuit 253. Next, the data is written to the page memory 254.

【００９９】次にページメモリ２５４から読み出された
データが順次ＬＥＤドライバ２５５へ送出され、７８０
０画素のＬＥＤヘッド２５６へ送られる。ここでデータ
に応じて不図示の感光体ドラムを露光して静電プリンタ
によって画像化する。Next, the data read from the page memory 254 is sequentially sent to the LED driver 255, and 780
It is sent to the LED head 256 of 0 pixel. Here, a photosensitive drum (not shown) is exposed according to the data, and an image is formed by an electrostatic printer.

【０１００】図１０に、シリアル化送信回路３２２０に
よるパラレルデータのシリアル化時の信号波形を現して
いる。図に示すように、２８ビットのパラレル信号とク
ロックを５ペアのシリアル信号に多重化して送受信す
る。FIG. 10 shows a signal waveform when serializing parallel data by the serialization transmission circuit 3220. As shown in the figure, a 28-bit parallel signal and a clock are multiplexed into 5 pairs of serial signals for transmission and reception.

【０１０１】シリアル化送信回路３２２０の入力端子に
入力される信号とｃｌｋ端子に入力されるクロックをも
とに図１０で示すような形で１クロックサイクルに７信
号を多重化することで、２８ビットの信号を４ビットの
信号へ多重化するものである。Based on the signal input to the input terminal of the serialization transmission circuit 3220 and the clock input to the clk terminal, 7 signals are multiplexed in one clock cycle in the form as shown in FIG. The bit signal is multiplexed into a 4-bit signal.

【０１０２】ここでは使用しているＲＧＢ２４ビットと
ＨＳＹＮＣ（水平同期信号），ＶＳＹＮＣ（垂直同期信
号）の合計２６ビットの信号と予備の２ビットはシリア
ル化送信回路３２２０によって４ペアの信号＋１ペアの
クロックの合計５ペアの差動信号に変換されて出力さ
れ、伝送線路３２４１でプリンタ３２５０へ送出され
る。Here, a total of 26-bit signal of RGB 24-bit, HSYNC (horizontal synchronizing signal), and VSYNC (vertical synchronizing signal) used and 2 spare bits are 4 pairs of signals + 1 pair by the serialization transmitting circuit 3220. It is converted into a differential signal of a total of 5 pairs of clocks, output, and sent to the printer 3250 via the transmission line 3241.

【０１０３】このシリアル化送信回路３２２０は例えば
ナショナルセミコンダクター社のＤＳ９ＯＣＲ２８５と
いう素子が対応している。このシリアル化送信回路３２
２０は２８ビットのパラレル入力信号を５ペアの差動信
号出力へ変換するものである。パラレル化受信回路３２
７０は例えばナショナルセミコンダクター社のＤＳ９Ｏ
ＣＲ２８６が対応しており、５ペアの差動信号入力をも
とに２８ビットのデータとクロックを復元するものであ
る。This serialized transmission circuit 3220 corresponds to, for example, an element called DS9OCR285 manufactured by National Semiconductor. This serialization transmission circuit 32
20 is for converting a 28-bit parallel input signal into 5 pairs of differential signal outputs. Parallelized receiving circuit 32
70 is, for example, DS9O from National Semiconductor
The CR286 is compatible and restores 28-bit data and clock based on 5 pairs of differential signal inputs.

【０１０４】ｄ 本実施例の効果 以上説明したように、本実施例によれば、複数の伝送線
路を用いたシリアル通信における遅延時間のばらつきを
所定値以下にできる。よって、伝送線路長が従来ではた
とえば３メートルまでと制限されたものを１０メートル
まで使用できるようになる、あるいは従来ケーブルスキ
ューを意識することでケーブル作成をして３メートルま
で使用できていたものに対して、スキューを意識しない
で作成しても５メートルまで使用することができるよう
になることでケープルのスキュー仕様を緩和することが
でき、ケーブルコストを下げることが可能になる。D Effects of this Embodiment As described above, according to this embodiment, the variation in delay time in serial communication using a plurality of transmission lines can be set to a predetermined value or less. Therefore, the transmission line length can be used up to 10 meters, which was limited to 3 meters in the past, or the cable can be made up to 3 meters by making a cable by considering the cable skew. On the other hand, by making it possible to use up to 5 meters even if the cable is created without considering the skew, the skew specification of the cable can be relaxed, and the cable cost can be reduced.

【０１０５】また、電源投入後に特性の異なるケーブル
に交換された場合にも、その対応を自動で実行すること
ができる。Further, even when a cable having a different characteristic is exchanged after the power is turned on, the correspondence can be automatically executed.

【０１０６】(実施例４) ａ 本実施例の概要 同一クロックに同期したパラレル信号を複数のドライバ
でそれぞれのシリアル信号に変換転送し、各ドライバに
対応したそれぞれのレシーバ側の出力で前述の同一クロ
ックに同期したパラレル信号に再現する例である。(Embodiment 4) a Outline of the present embodiment A parallel signal synchronized with the same clock is converted and transferred to a serial signal by a plurality of drivers, and the output from each receiver corresponding to each driver is the same as described above. In this example, a parallel signal synchronized with a clock is reproduced.

【０１０７】ｂ 本実施例の構成 図１２は、実施例４である“デジタルカラー複写機”の
要部構成を示すブロック図である。すなわち、図１２
は、本実施例におけるリーダ部とプリンタ部を接続す
る、送信回路，受信回路、伝送線路を示すブロック図で
ある。ここでは２個のドライバ、２個のレシーバを備え
た例について説明する。B Structure of this Embodiment FIG. 12 is a block diagram showing the structure of the essential parts of a “digital color copying machine” according to the fourth embodiment. That is, FIG.
FIG. 3 is a block diagram showing a transmission circuit, a reception circuit, and a transmission line that connect the reader unit and the printer unit in this embodiment. Here, an example including two drivers and two receivers will be described.

【０１０８】図１２において、１００はドライバボー
ド、１１０はパラレルシリアル変換ドライバ群、１１１
はパラレルシリアル変換ドライバ１、１１２はパラレル
シリアル変換ドライバ２、１２０はパターン発生器、１
３１はデータ／所定パターンセレクタ１、１３２はデー
タ／所定パターンセレクタ２、５２００はレシーバボー
ド、２１０はシリアルパラレル変換レシーバ群、２１１
はシリアルパラレル変換レシーバ１、２１２はシリアル
パラレル変換レシーバ２、２２０はエラー率測定器、２
３１はレシーバ入力側クロックセレクタ、２３２はレシ
ーバ出力側クロックセレクタである。In FIG. 12, 100 is a driver board, 110 is a parallel-serial conversion driver group, 111
Is a parallel-serial conversion driver 1, 112 is a parallel-serial conversion driver 2, 120 is a pattern generator, 1
31 is a data / predetermined pattern selector 1, 132 is a data / predetermined pattern selector 2, 5200 is a receiver board, 210 is a serial / parallel conversion receiver group, 211
Is a serial / parallel conversion receiver 1, 212 is a serial / parallel conversion receiver 2, 220 is an error rate measuring device, 2
Reference numeral 31 is a receiver input side clock selector, and 232 is a receiver output side clock selector.

【０１０９】３００は伝送ケーブル、３０１はクロック
ライン１、３０２はクロックライン２、３１１はドライ
バ側基板コネクタ、３１２はレシーバ側基板コネクタ、
４１０はデータ転送検出器、４２１はドライバ側ケーブ
ルコネクタ脱着検出器、４２２はレシーバ側ケーブルコ
ネクタ脱着検出器である。300 is a transmission cable, 301 is a clock line 1, 302 is a clock line 2, 311 is a driver side board connector, 312 is a receiver side board connector,
Reference numeral 410 is a data transfer detector, 421 is a driver side cable connector attachment / detachment detector, and 422 is a receiver side cable connector attachment / detachment detector.

【０１１０】ｃ 本実施例の動作 本実施例は、ＲＧＢそれぞれが１６ビットのデータを持
ち、制御信号として８ビットの計５６ビットデータを扱
う装置のデータ転送において、２８ビットのパラレルデ
ータを４ビットのシリアルデータに変換するパラレルシ
リアル変換ドライバ２個によって、計８ビットのシリア
ルデータとして転送する例である。C Operation of the present embodiment In the present embodiment, in the data transfer of a device that handles data of each RGB having 16 bits and a total of 56 bits of 8 bits as a control signal, 4 bits of parallel data of 28 bits are transferred. In this example, two parallel-serial conversion drivers for converting the serial data into the serial data are transferred as a total of 8-bit serial data.

【０１１１】第一のパラレルシリアル変換ドライバ１１
１（例えば、ナショナルセミコンダクター社のＣｈａｎ
ｎｅｌ Ｌｉｎｋ ＤＳ９ＯＣＲ２８５）から出力され
た４ビットシリアルデータは、ドライバ１１１に入力さ
れた同期クロックと共に伝送線路３００を介して、第一
のシリアルパラレル変換レシーバ２１１（例えば、ナシ
ョナルセミコンダクター社のＤＳ９ＯＣＲ２８６Ａ）に
入力され、レシーバ２１１出力クロックに同期した２８
ビットパラレル信号に戻される。First parallel-serial conversion driver 11
1 (For example, Chan of National Semiconductor Co.
The 4-bit serial data output from the Nel Link DS9OCR285) is input to the first serial / parallel conversion receiver 211 (eg, National Semiconductor DS9OCR286A) via the transmission line 300 together with the synchronous clock input to the driver 111. , 28 synchronized with the receiver 211 output clock
It is returned to the bit parallel signal.

【０１１２】第二のパラレルシリアル変換ドライバ１１
２から出力された４ビットシリアルデータも、ドライバ
１１２に入力されタ同期クロックと共に伝送線路３００
を介して、第二のシリアルパラレル変換レシーバ２１２
に入力され、レシーバ２１２出力クロックに同期した２
８ビットパラレル信号に戻される。Second parallel-serial conversion driver 11
The 4-bit serial data output from 2 is also input to the driver 112 and transmitted to the transmission line 300 together with the synchronization clock.
Via the second serial-parallel conversion receiver 212
2 input to the receiver and synchronized with the output clock of the receiver 212
It is converted back to an 8-bit parallel signal.

【０１１３】もともと、ドライバ群１１０に入力された
５６ビットのデータは一つの同期クロックに同期してい
たが、ここで出力されたパラレルデータは、レシーバ２
１１とレシーバ２１２に同じタイミングでクロックとデ
ータが入力されたとしても、レシーバのクロック入力か
ら出力までの遅延時間は個々のチップ毎で異なるため、
レシーバ２１１の出力クロックに同期した２８ビットの
データと、レシーバ２１１の出力クロックに同期した２
８ビットのデータとの二種類になる。Originally, the 56-bit data input to the driver group 110 was synchronized with one synchronous clock, but the parallel data output here is the receiver 2
Even if the clock and the data are input to the receiver 11 and the receiver 212 at the same timing, the delay time from the clock input to the output of the receiver is different for each chip.
28-bit data synchronized with the output clock of the receiver 211 and 2 bits synchronized with the output clock of the receiver 211
There are two types, 8-bit data.

【０１１４】この別々の２つのクロックにそれぞれ同期
した２８ビットずつのデータ５６ビットを、再び一つの
同期クロックに同期させるために、レシーバ出力側クロ
ックセレクタ２３２を用いて、二つのレシーバ２１１，
２１２からの出力クロックを５６ビットのデータの同期
クロックとして、どちらか選択する手段によって、一つ
の同期クロックを実現する。The receiver output side clock selector 232 is used to synchronize the 56-bit data of 28 bits each synchronized with the two separate clocks with the one synchronous clock again.
By using the output clock from the 212 as a synchronous clock of 56-bit data, one synchronous clock is realized by a means for selecting either one.

【０１１５】その際、任意のクロックを使用すると、ド
ライバ，伝送線路，レシーバの伝播遅延時間にばらつき
があるため、セットアップあるいはホールドタイムが満
たせず、正確なデータが受信ができなくなる可能性があ
る。At this time, if an arbitrary clock is used, the setup or hold time may not be satisfied and accurate data may not be received due to variations in the propagation delay times of the driver, transmission line, and receiver.

【０１１６】そこで、ドライバ側のパターン発生器１２
０から所定のパターンを転送し、エラー率測定器２２０
において、レシーバ２１１とレシーバ２１２の出力クロ
ックにそれぞれパラレルデータを同期させてエラー率を
測定する。Therefore, the pattern generator 12 on the driver side
A predetermined pattern is transferred from 0, and the error rate measuring device 220
In, the error rate is measured by synchronizing the parallel data with the output clocks of the receiver 211 and the receiver 212, respectively.

【０１１７】この結果に応じてレシーバ出力側クロック
セレクタ２３２を動作させレシーバ２１１の出力クロッ
クとレシーバ２１２の出力クロックのどちらかを選択す
る。According to this result, the receiver output side clock selector 232 is operated to select either the output clock of the receiver 211 or the output clock of the receiver 212.

【０１１８】この処理のフローチャートを図１３に示
す。A flowchart of this processing is shown in FIG.

【０１１９】前述の手段だけでは、レシーバ２１１のク
ロック入力から出力までの遅延時間と、レシーバ２１２
のクロック入力から出力までの遅延時間が同一であって
も、伝送線路３００の各スキュー値が異なったり各ドラ
イバ１１１，１１２のクロック出力のタイミングが異な
るため、同じタイミングでレシーバ２１１，２１２にク
ロックを入力することはできない。By the above-mentioned means alone, the delay time from the clock input to the output of the receiver 211 and the receiver 212
Even if the delay time from the clock input to the output is the same, since the skew values of the transmission line 300 are different and the clock output timings of the drivers 111 and 112 are different, the clocks are input to the receivers 211 and 212 at the same timing. You cannot enter.

【０１２０】そこで、レシーバ入力側クロックセレクタ
２３１を用いて同一の同期クロックをレシーバ２１１，
２１２に入力できるようにする。このセレクタ２３１は
エラー率測定器の結果を反映する。この処理のフローチ
ャートを図１４に示す。Therefore, the receiver input side clock selector 231 is used to output the same synchronous clock to the receivers 211 and 211.
Allow input to 212. This selector 231 reflects the result of the error rate measuring device. A flowchart of this process is shown in FIG.

【０１２１】前記２種類のセレクタ２３１，２３２は２
種類存在した方が、よりエラーを低減できるが、セレク
タ２３２のみでも５６ビットのデータを一つの同期クロ
ックに同期させることができる。The two types of selectors 231 and 232 have two
The presence of the types can further reduce the error, but the selector 232 alone can synchronize 56-bit data with one synchronization clock.

【０１２２】ｄ 本実施例の効果 以上説明したように、本実施例によれば、複数クロック
から、エラーの無いあるいは少ないクロックを選定し
て、同一クロックに同期したパラレル信号に復元するこ
とができる。D Effects of this Embodiment As described above, according to this embodiment, it is possible to select a clock having no or few errors from a plurality of clocks and restore it to a parallel signal synchronized with the same clock. .

【０１２３】また、伝送線路の特性のスキュー管理を緩
めることで、生産性を向上させ、コストダウンを行うこ
とができる。By loosening the skew management of the characteristics of the transmission line, the productivity can be improved and the cost can be reduced.

【０１２４】（実施例５） ａ 本実施例の概要 本実施例は、実施例４においてエラー率測定を行う条件
を規制する例である。(Fifth Embodiment) a Outline of the present embodiment This embodiment is an example of restricting the conditions for error rate measurement in the fourth embodiment.

【０１２５】ｂ 本実施例の構成 本実施例の構成は、実施例４と同様なので図１２とその
説明を援用する。実施例４において、画像データ５６ビ
ットが、ドライバ群１１０から基板コネクタ３１１，ケ
ーブル３００，基板コネクタ３１２を介して、レシーバ
群２１０へ伝送されているときには、ある所定のパター
ンをパターン発生器１２０から出力し、エラー率測定器
２２０の結果をクロックセレクタ群２３０に反映させる
ことはできない。B Structure of this Embodiment Since the structure of this embodiment is the same as that of the fourth embodiment, FIG. 12 and its description are cited. In the fourth embodiment, when 56-bit image data is transmitted from the driver group 110 to the receiver group 210 via the board connector 311, the cable 300, and the board connector 312, a certain predetermined pattern is output from the pattern generator 120. However, the result of the error rate measuring device 220 cannot be reflected in the clock selector group 230.

【０１２６】そこで、ドライバ群１１０のデータ出力を
検出するデータ転送検出器４１０を備えることにより、
データ転送を行っているときにはクロック選定のための
パターンを発生しないようにパタ−ン発生器を制御する
機構を備える。Therefore, by providing the data transfer detector 410 for detecting the data output of the driver group 110,
A mechanism for controlling the pattern generator is provided so that a pattern for clock selection is not generated during data transfer.

【０１２７】ｃ 本実施例の動作 リーダ部からプリンタ部への画像データ転送中は、クロ
ック選定のためのパターンを発生しないようにパタ−ン
発生器１２０を制御し、エラー率を測定しないようにエ
ラー率測定器２２０を制御する。この処理のフローチャ
ートを図１５に示す。この処理により、任意パターンを
画像信号の伝達を妨げることなく、任意の間隔で発生す
ることができるようになる。C. Operation of this embodiment During the transfer of image data from the reader unit to the printer unit, the pattern generator 120 is controlled so that a pattern for clock selection is not generated, and the error rate is not measured. The error rate measuring device 220 is controlled. A flowchart of this processing is shown in FIG. By this processing, it becomes possible to generate an arbitrary pattern at arbitrary intervals without hindering the transmission of the image signal.

【０１２８】ｄ 本実施例の変形 クロックの選定を行うことが必要となるのは、熱ドリフ
ト等の影響によるドライバ基板１００，レシーバ基板５
２００，ケーブル３００の伝送線路のスキュー値の変化
時、および、ドライバ側基板１００，レシーバ側基板５
２００，ケーブル３００のいずれが差し替えられた場合
が考えられる。D It is necessary to select the modified clock of this embodiment because the driver substrate 100 and the receiver substrate 5 due to the influence of thermal drift or the like.
200, when the skew value of the transmission line of the cable 300 changes, and the driver side substrate 100 and the receiver side substrate 5
It is possible that either the cable 200 or the cable 300 is replaced.

【０１２９】前者の熱ドリフトの影響は一定間隔を置い
て所定パターンを転送し、エラー率を測定することによ
り対策が立つ。しかし、熱ドリフト等による伝送線路の
スキュー値への影響はほとんど無いと考えられる。The effect of the former thermal drift can be taken by transferring a predetermined pattern at regular intervals and measuring the error rate. However, it is considered that there is almost no effect on the skew value of the transmission line due to thermal drift or the like.

【０１３０】後者の差し替えによる伝送線路のスキュー
値の変化の方が問題となり、基板，ケーブル固有のスキ
ュー値による転送エラーを防ぐ必要がある。The change of the skew value of the transmission line due to the latter replacement becomes more problematic, and it is necessary to prevent the transfer error due to the skew value specific to the board and the cable.

【０１３１】そこで、基板側コネクタ３１１，３１２に
ケーブル脱着検出器４２１，４２２を備えることによ
り、基板１００，５２００およびケーブル３００の差し
替えが起きたときのみ所定パターンを転送してエラー率
を測定する。この処理のフローチャートを図１６に示
す。Therefore, the board side connectors 311 and 312 are provided with the cable attachment / detachment detectors 421 and 422 so that the predetermined pattern is transferred and the error rate is measured only when the boards 100 and 5200 and the cable 300 are replaced. A flowchart of this processing is shown in FIG.

【０１３２】レシーバ側のケーブル脱着検出器４２２か
らの検出信号をパターン発生器１２０に伝達する経路と
しては、画像信号や所定パターン信号を転送するための
ケーブル３００を用いても、新たに専用線を用意しても
よい。なお、厳密に、基板，ケーブルの“脱着”を検出
しなくても、“装着”を検出すれば、同様の効果を得る
ことができる。As a path for transmitting the detection signal from the cable attachment / detachment detector 422 on the receiver side to the pattern generator 120, even if the cable 300 for transferring the image signal or the predetermined pattern signal is used, a new dedicated line is newly provided. You may prepare. Strictly speaking, even if the "attachment / detachment" of the board and the cable is not detected, the same effect can be obtained by detecting the "attachment".

【０１３３】ｄ 本実施例の効果 以上説明したように、本実施例によれば、データの転送
を妨げることなく、複数クロックから、エラーの無いあ
るいは少ないクロックを選定することができる。D Effect of this Embodiment As described above, according to this embodiment, it is possible to select a clock having no or few errors from a plurality of clocks without hindering data transfer.

【０１３４】また、基板，ケーブルの付け替えの際に、
基板，ケーブル固有のスキュー値による転送エラーの発
生を防ぐことができる。When replacing the board and the cable,
It is possible to prevent the occurrence of transfer errors due to skew values specific to boards and cables.

【０１３５】（実施例６） ａ 本実施例の概要 同一クロックに同期したパラレル信号を複数のドライバ
でそれぞれのシリアル信号に変換転送し、各ドライバに
対応したそれぞれのレシーバ側の出力で前述の同一クロ
ックに同期したパラレル信号に再現する例である。(Embodiment 6) a) Outline of the present embodiment A parallel signal synchronized with the same clock is converted and transferred to a serial signal by a plurality of drivers, and the output on the receiver side corresponding to each driver is the same as described above. In this example, a parallel signal synchronized with a clock is reproduced.

【０１３６】ｂ 本実施例の構成 実施例６である“カラーデジタル複写機”の全体構成
は、実施例１と同様なので、図２とその説明を援用す
る。図１７は、本実施例の要部構成を示すブロック図で
ある。ここでは２個のドライバ，２個のレシーバの例に
ついて説明する。B Structure of this Embodiment Since the entire structure of the “color digital copying machine” which is Embodiment 6 is the same as that of Embodiment 1, FIG. 2 and its description are cited. FIG. 17 is a block diagram showing the arrangement of the main parts of this embodiment. Here, an example of two drivers and two receivers will be described.

【０１３７】図１７において、１００はドライバボー
ド、１１０はパラレルシリアル変換ドライバ群、１１１
はパラレルシリアル変換ドライバ１、１１２はパラレル
シリアル変換ドライバ２、１２０はパターン発生器、１
３１はデータ／所定パターンセレクタ１、１３２はデー
タ／所定パターンセレクタ２、１３３はドライバ出力側
クロックセレクタ、６２００はレシーバボード、２１０
はシリアルパラレル変換レシーバ群、２１１はシリアル
パラレル変換レシーバ１、２１２はシリアルパラレル変
換レシーバ２、２２０はエラー率測定器、２３２はレシ
ーバ出力側クロックセレクタである。In FIG. 17, 100 is a driver board, 110 is a parallel-serial conversion driver group, and 111
Is a parallel-serial conversion driver 1, 112 is a parallel-serial conversion driver 2, 120 is a pattern generator, 1
31 is a data / predetermined pattern selector 1, 132 is a data / predetermined pattern selector 2, 133 is a driver output side clock selector, 6200 is a receiver board, 210
Is a serial / parallel conversion receiver group, 211 is a serial / parallel conversion receiver 1, 212 is a serial / parallel conversion receiver 2, 220 is an error rate measuring device, and 232 is a receiver output side clock selector.

【０１３８】３００は伝送ケーブル、３０１はクロック
専用ライン、３１１はドライバ側基板コネクタ、３１２
はレシーバ側基板コネクタ、４１０はデータ転送検出
器、４２１はドライバ側ケーブルコネクタ脱着検出器、
４２２はレシーバ側ケーブルコネクタ脱着検出器であ
る。300 is a transmission cable, 301 is a dedicated clock line, 311 is a driver side board connector, 312
Is a receiver side board connector, 410 is a data transfer detector, 421 is a driver side cable connector attachment / detachment detector,
422 is a receiver side cable connector attachment / detachment detector.

【０１３９】図１７は、本実施例の要部である送信回
路，受信回路，伝送線路の構成を示すブロック図であ
る。FIG. 17 is a block diagram showing the configuration of the transmission circuit, the reception circuit, and the transmission line, which are the main parts of this embodiment.

【０１４０】本実施例は、ＲＧＢそれぞれが１６ビット
のデータを持ち、制御信号として８ビットの計５６ビッ
トデータを扱う装置のデータ転送において、２８ビット
のパラレルデータを４ビットのシリアルデータに変換す
るパラレルシリアル変換ドライバ２つによって、計８ビ
ットのシリアルデータとして転送する例について示す。In this embodiment, 28-bit parallel data is converted into 4-bit serial data in the data transfer of a device in which each RGB has 16-bit data and handles 8-bit control data as a total of 56-bit data. An example in which two parallel-to-serial conversion drivers transfer a total of 8-bit serial data will be described.

【０１４１】５６ビットのうち２８ビットが入力される
第一のパラレルシリアル変換ドライバ１１１（例えば、
ナショナルセミコンダクター社のＣｈａｎｎｅｌ Ｌｉ
ｎｋＤＳ９ＯＣＲ２８５）では、４ビットのシリアルデ
ータとクロックが出力される。First parallel-serial conversion driver 111 (for example, 28 bits out of 56 bits) (for example,
National Semiconductor's Channel Li
nkDS9OCR285) outputs 4-bit serial data and a clock.

【０１４２】この４ビットシリアルデータとクロックが
第一のシリアルパラレル変換レシーバ２１１（例えば、
ナショナルセミコンダクター社のＤＳ９ＯＣＲ２８６
Ａ）に入力され、レシーバ２１１出力クロックに同期し
た２８ビットパラレル信号に復元される。残りの２８ビ
ットが入力される第二のパラレルシリアル変換ドライバ
１１２から出力された４ビットシリアルデータとクロッ
クも、第二のシリアルパラレル変換レシーバ２１２に入
力され、レシーバ２１２出力クロックに同期した２８ビ
ットパラレル信号に復元される。This 4-bit serial data and clock are the first serial / parallel conversion receiver 211 (for example,
National Semiconductor's DS9OCR286
It is input to A) and is restored to a 28-bit parallel signal synchronized with the output clock of the receiver 211. The 4-bit serial data and the clock output from the second parallel-serial conversion driver 112 to which the remaining 28 bits are input are also input to the second serial-parallel conversion receiver 212, and are 28-bit parallel synchronized with the output clock of the receiver 212. Restored to signal.

【０１４３】その際、第一のドライバ１１１とレシーバ
２１１と、第二のドライバ１１２とレシーバ２１２を結
ぶ伝送線路に、計８ビットの転送速度の速いシリアルデ
ータと２本のクロックが伝送されることになり、放射ノ
イズ，クロストークが大きくなる。At this time, a total of 8-bit serial data having a high transfer rate and two clocks are transmitted to the transmission line connecting the first driver 111 and the receiver 211 and the second driver 112 and the receiver 212. Therefore, radiation noise and crosstalk increase.

【０１４４】そこで、本実施例では、２つのクロックの
うち１つを選定してクロック専用ライン３０１に転送さ
せる。Therefore, in this embodiment, one of the two clocks is selected and transferred to the clock dedicated line 301.

【０１４５】ｃ 本実施例の動作 任意にクロックを選定した場合、データとタイミングが
合わないクロックを選択する可能性があり、大量の転送
エラーを引き起こすことになる。そこで、パターン発生
器１２０によりテストパターンをドライバ群１１０に入
力し、ドライバ群１１０の複数出力クロックのうちいず
れか一つをセレクタ１３３によって選択切り替えして、
テストパターンのシリアルデータと共にレシーバ群２１
０に転送し、レシーバ群２１０の出力データをエラー率
測定器２２０によって検出し、最もエラー率の少ないク
ロックを選択する手段を有する。C Operation of this Embodiment When a clock is arbitrarily selected, there is a possibility that a clock whose timing does not match data is selected, which causes a large amount of transfer errors. Therefore, the test pattern is input to the driver group 110 by the pattern generator 120, and one of the plurality of output clocks of the driver group 110 is selectively switched by the selector 133,
Receiver group 21 with serial data of test pattern
It has means for transferring to 0, detecting the output data of the receiver group 210 by the error rate measuring device 220, and selecting the clock with the smallest error rate.

【０１４６】一つのクロックを選定して転送することに
よって、放射ノイズ，クロストークの削減ができると共
に、２本必要だったクロック伝送線のコントロールが１
本に削減でき、ケーブルのコストダウンにもつながる
（クロックラインが２本あると、互いのケーブルスキュ
ーによってタイミング遅延が生じるため、スキューコン
トロールが必要）。By selecting and transferring one clock, radiation noise and crosstalk can be reduced, and two clock transmission lines can be controlled by one.
The number of books can be reduced and the cost of the cable can be reduced. (If there are two clock lines, a timing delay occurs due to the cable skew of each other, so skew control is required).

【０１４７】しかし、もともとドライバ群１１０に入力
された５６ビットのデータは一つの同期クロックに同期
していたが、レシーバのクロック入力から出力までの遅
延時間は個々のチップ毎で異なるため、レシーバ２１１
の出力クロックに同期した２８ビットのデータと、レシ
ーバ２１１の出力クロックに同期した２８ビットのデー
タとの二種類になる。However, although the 56-bit data input to the driver group 110 was originally synchronized with one synchronous clock, the delay time from the clock input to the output of the receiver differs for each chip, so the receiver 211
28-bit data synchronized with the output clock of the receiver 211 and 28-bit data synchronized with the output clock of the receiver 211.

【０１４８】この別の２つのクロックにそれぞれ同期し
た２８ビットずつのデータ５６ビットを、再び一つの同
期クロックに同期させるために、レシーバ出力側クロッ
クセレクタ２３２を用いて、二つのレシーバ２１１，２
１２からの出力クロックを５６ビットのデータの同期ク
ロックとしてどちらか選択する手段によって、一つの同
期クロックを実現する。In order to synchronize 56 bits of 28-bit data, which are respectively synchronized with the other two clocks, with one synchronous clock again, the receiver output-side clock selector 232 is used to use the two receivers 211 and 211.
One synchronous clock is realized by means of selecting either the output clock from 12 as the synchronous clock of 56-bit data.

【０１４９】その際、任意のレシーバ出力クロックを使
用すると、伝送線路，レシーバの伝播遅延時間にばらつ
きがあるため、セットアップあるいはホールドタイムが
満たせず、正確なデータ受信ができなくなる可能性があ
る。At this time, if an arbitrary receiver output clock is used, the setup or hold time may not be satisfied due to variations in the propagation delay time of the transmission line and receiver, and accurate data reception may not be possible.

【０１５０】そこで、ドライバ側のパターン発生器１２
０から所定のパターンを転送し、エラー率測定器２２０
において、レシーバ２１１とレシーバ２１２の出力クロ
ックにそれぞれパラレルデータを同期させてエラー率を
測定する。Therefore, the pattern generator 12 on the driver side
A predetermined pattern is transferred from 0, and the error rate measuring device 220
In, the error rate is measured by synchronizing the parallel data with the output clocks of the receiver 211 and the receiver 212, respectively.

【０１５１】この結果に応じてレシーバ出力側クロック
セレクタ２３２を動作させレシーバ２１１の出力クロッ
クとレシーバ２１２の出力クロックのどちらかを選択す
る。この処理のフローチャートを図１８に示す。According to this result, the receiver output side clock selector 232 is operated to select either the output clock of the receiver 211 or the output clock of the receiver 212. A flowchart of this processing is shown in FIG.

【０１５２】セレクタ１３３は、ドライバ１１１，１１
２の特性差吸収用セレクタであり、セレクタ２３２は、
伝送線路３００とレシーバ２１１，２１２の特性差吸収
用セレクタである。The selector 133 has the drivers 111, 11
2 is a selector for absorbing characteristic difference, and the selector 232 is
This is a selector for absorbing the characteristic difference between the transmission line 300 and the receivers 211 and 212.

【０１５３】本実施例では、セレクタ１３３，２３２と
２つ用いているが、伝送線路，レシーバのスキューマー
ジンに余裕のある装置においては、セレクタ１３３のみ
で構成することも可能である。その処理のフローチャー
トを図１９に示す。In this embodiment, two selectors 133 and 232 are used. However, in a device having a sufficient skew margin of the transmission line and the receiver, the selector 133 alone may be used. A flowchart of the processing is shown in FIG.

【０１５４】ｄ 本実施例の効果 以上説明したように、本実施例によれば、以下の事項が
可能となる。D Effects of this Embodiment As described above, according to this embodiment, the following matters are possible.

【０１５５】伝送線路上に複数伝送されるクロックを
１つにすることによって、放射ノイズ，クロストークを
削減できる。また、信号線の削減を行うことができる。Radiation noise and crosstalk can be reduced by setting a plurality of clocks to be transmitted on the transmission line. In addition, the number of signal lines can be reduced.

【０１５６】パラレル信号をシリアル信号に変換する
素子において、入力パラレル信号のビット数に制限があ
り、それ以上のパラレル信号を複数のパラレルシリアル
変換素子によって、データ転送する際、複数のクロック
に同期したパラレル信号に復元してしまう。この複数ク
ロックから、エラーの無いあるいは少ないクロックを選
定して、同一クロックに同期したパラレル信号に復元す
ることができる。In the element for converting a parallel signal into a serial signal, the number of bits of the input parallel signal is limited, and when data of more parallel signals is transferred by a plurality of parallel-serial conversion elements, it is synchronized with a plurality of clocks. It will be restored to a parallel signal. It is possible to select a clock having no or few errors from the plurality of clocks and restore it to a parallel signal synchronized with the same clock.

【０１５７】伝送線路の特性のスキュー管理を緩める
ことで、生産性を向上させ、コストダウンを行うことが
できる。By loosening the skew management of the characteristics of the transmission line, the productivity can be improved and the cost can be reduced.

【０１５８】（実施例７） ａ 本実施例の概要 本実施例は、実施例６におけるエラー率測定を行う条件
を規制する例である。(Embodiment 7) a Outline of the present embodiment This embodiment is an example of regulating the conditions for measuring the error rate in the sixth embodiment.

【０１５９】ｂ 本実施例の構成、動作 実施例６において、画像データ５６ビットが、ドライバ
群１１０から基板コネクタ３１１，ケーブル３００，基
板コネクタ３１２を介して、レシーバ群２１０へ伝送さ
れている場合には、ある所定のパターンをパターン発生
器１２０から出力し、エラー率測定器２２０の結果をク
ロックセレクタ１３３、２３２に反映させることはでき
ない。B In the configuration and operation example 6 of the present embodiment, when 56-bit image data is transmitted from the driver group 110 to the receiver group 210 via the board connector 311, the cable 300, and the board connector 312. Cannot output a certain predetermined pattern from the pattern generator 120 and reflect the result of the error rate measuring device 220 in the clock selectors 133 and 232.

【０１６０】そこで、ドライバ群１１０のデータ出力を
検出するデータ転送検出器４１０を備えることにより、
データ転送を行っている時にはクロック選定のためのパ
ターンを発生しないようにパターン発生器を制御する機
構を備える。Therefore, by providing the data transfer detector 410 for detecting the data output of the driver group 110,
A mechanism for controlling the pattern generator is provided so that a pattern for selecting a clock is not generated during data transfer.

【０１６１】この処理のフローチャートを図２０に示
す。FIG. 20 shows a flowchart of this processing.

【０１６２】これにより、任意パターンを画像信号の伝
達を妨げることなく、クロック選定を行うことができ
る。This makes it possible to select a clock for an arbitrary pattern without hindering the transmission of the image signal.

【０１６３】ｃ 本実施例の変形 クロックの選定を行うことが必要となるのは、熱ドリフ
ト等の影響によるドライバ基板１００，レシーバ基板６
２００の伝送線路のスキュー値の変化時、および、ドラ
イバ側基板１００，レシーバ側基板６２００，ケーブル
３００のいずれが差し替えられた時が考えられる。C It is necessary to select the modified clock of this embodiment because the driver substrate 100 and the receiver substrate 6 due to the influence of thermal drift or the like.
It is considered that the skew value of the transmission line 200 is changed, and any of the driver side substrate 100, the receiver side substrate 6200, and the cable 300 is replaced.

【０１６４】前者熱ドリフトの影響は一定間隔を置いて
所定パターンを転送し、エラー率を測定することにより
対策が立つ。The influence of the former thermal drift can be taken by transferring a predetermined pattern at regular intervals and measuring the error rate.

【０１６５】後者の付け替えによる伝送線路のスキュー
値の変化では、基板，ケーブル固有のスキュー値による
転送エラーの発生を防ぐ必要がある。When the transmission line skew value changes due to the latter replacement, it is necessary to prevent the occurrence of a transfer error due to the skew value specific to the board and the cable.

【０１６６】そこで、基板側コネクタ３１１，３１２に
ケーブル脱着検出器４２１，４２２を備えることによ
り、基板およびケーブルの付け替えが起きたときのみ所
定パターンを転送してエラー率を測定する手段を用い
る。この処理のフローチャートを図２１に示す。Therefore, by providing the cable attachment / detachment detectors 421 and 422 on the board-side connectors 311, 312, a means for transferring a predetermined pattern and measuring the error rate only when the board and the cable are replaced is used. A flowchart of this process is shown in FIG.

【０１６７】レシーバ側のケーブル脱着検出器４２２か
らの検出信号をパターン発生器１２０に伝達する経路と
しては、画像信号や所定パターン信号を転送するための
ケーブル３００を用いても、新たに専用線を用意しても
よい。As a path for transmitting the detection signal from the cable attachment / detachment detector 422 on the receiver side to the pattern generator 120, even if the cable 300 for transferring the image signal or the predetermined pattern signal is used, a new dedicated line is newly provided. You may prepare.

【０１６８】なお、厳密に、“脱着”を検出しなくて
も、“装着”を検出すれば、同様の効果を得ることがで
きる。[0168] Strictly speaking, even if "detachment" is not detected, the same effect can be obtained by detecting "attachment".

【０１６９】ｄ 本実施例の効果 以上説明したように、本実施例によれば、クロック選定
のためのパターン発生を、データ転送中に禁止すること
により、データ転送を妨げることなく、クロック選定を
行うことができる。D. Effect of this Embodiment As described above, according to this embodiment, by prohibiting the pattern generation for clock selection during data transfer, the clock selection can be performed without disturbing the data transfer. It can be carried out.

【０１７０】また、基板，ケーブルの付け替えを行って
も、自動的にクロック選定を行うことができる。Even if the board and the cable are replaced, the clock can be automatically selected.

【０１７１】[0171]

【発明の効果】以上説明したように、本発明によれば、
使用可能な機器特性の幅が広く、機器構成の自由度を上
げることのできる通信システムを提供することができ
る。As described above, according to the present invention,
It is possible to provide a communication system that has a wide range of usable device characteristics and can increase the degree of freedom in device configuration.

【０１７２】詳しくは、請求項１ないし３記載の発明に
よれば、送信側ではクロック周波数を逓倍する手段を備
え、受信側ではクロック周波数を分周する手段を備える
ことで、たとえば、クロック周波数の異なるカラーデジ
タル複写機においても同一のインタフェース回路(通信
システム)を使用することが可能になる。また、請求項
３記載の発明では、クロック周波数を自動判定する手段
を備えたことで、逓倍数，分周比を自動設定することが
可能になる。More specifically, according to the inventions of claims 1 to 3, the transmitting side is provided with means for multiplying the clock frequency, and the receiving side is provided with means for dividing the clock frequency. The same interface circuit (communication system) can be used in different color digital copying machines. Further, according to the third aspect of the present invention, since the means for automatically determining the clock frequency is provided, it becomes possible to automatically set the multiplication number and the division ratio.

【０１７３】請求項４，５記載の発明によれば、送信
側，受信側でそれぞれ対応できるクロック周波数が異な
る素子を使用した場合において、請求項１ないし３記載
の発明と同様な効果がえられる。また、請求項５記載の
発明では、送受信できない場合に直ちに知ることができ
る。According to the inventions of claims 4 and 5, the same effects as those of the inventions of claims 1 to 3 can be obtained when the elements having different clock frequencies are used on the transmitting side and the receiving side respectively. . Further, in the invention according to claim 5, it is possible to immediately know when transmission / reception cannot be performed.

【０１７４】請求項６，７記載の発明によれば、複数の
伝送線路を用いたシリアル通信における遅延時間のばら
つきを所定値以下にできる。よって、伝送線路長が従来
ではたとえば３メートルまでと制限されたものを１０メ
ートルまで使用できるようになる、あるいは従来ケーブ
ルスキューを意識することでケーブル作成をして３メー
トルまで使用できていたものに対して、スキューを意識
しないで作成しても５メートルまで使用することができ
るようになることでケープルのスキュー仕様を緩和する
ことができ、ケーブルコストを下げることが可能にな
る。According to the invention described in claims 6 and 7, it is possible to make the variation in delay time in serial communication using a plurality of transmission lines equal to or less than a predetermined value. Therefore, the transmission line length can be used up to 10 meters, which was limited to 3 meters in the past, or the cable can be made up to 3 meters by making a cable by considering the cable skew. On the other hand, by making it possible to use up to 5 meters even if the cable is created without considering the skew, the skew specification of the cable can be relaxed, and the cable cost can be reduced.

【０１７５】また、請求項７記載の発明によれば、電源
投入後に特性の異なるケーブルに交換された場合にも、
その対応を自動で実行することができる。According to the invention described in claim 7, when the cable is replaced with a cable having different characteristics after the power is turned on,
The correspondence can be automatically executed.

【０１７６】請求項８，９記載の発明によれば、複数ク
ロックから、エラーの無いあるいは少ないクロックを選
定して、同一クロックに同期したパラレル信号に復元す
ることができる。また、伝送線路の特性のスキュー管理
を緩めることで、生産性を向上させ、コストダウンを行
うことができる。According to the eighth and ninth aspects of the present invention, it is possible to select a clock having no or few errors from a plurality of clocks and restore the parallel signal synchronized with the same clock. Further, by loosening the skew management of the characteristics of the transmission line, it is possible to improve the productivity and reduce the cost.

【０１７７】請求項１０記載の発明によれば、請求項
８，９記載の発明においてデータの転送を妨げることな
く、複数クロックから、エラーの無いあるいは少ないク
ロックを選定することができる。According to the tenth aspect of the invention, in the inventions of the eighth and ninth aspects, it is possible to select a clock having no or few errors from a plurality of clocks without hindering data transfer.

【０１７８】また、請求項１１記載の発明によれば、請
求項８，９記載の発明において基板，ケーブルの付け替
えの際に、基板，ケーブル固有のスキュー値による転送
エラーの発生を防ぐことができる。According to the eleventh aspect of the invention, in the inventions of the eighth and ninth aspects, it is possible to prevent the occurrence of a transfer error due to a skew value specific to the board and the cable when the board and the cable are replaced. .

【０１７９】請求項１２，１３記載の発明によれば、伝
送線路上に複数伝送されるクロックを１つにすることに
よって、放射ノイズ，クロストークを削減できる。ま
た、信号線の削減を行うことができる。伝送線路の特性
のスキュー管理を緩めることで、生産性を向上させ、コ
ストダウンを行うことができる。According to the twelfth and thirteenth aspects of the present invention, the radiation noise and the crosstalk can be reduced by using one clock for a plurality of transmissions on the transmission line. In addition, the number of signal lines can be reduced. By loosening skew management of the characteristics of the transmission line, it is possible to improve productivity and reduce costs.

【０１８０】請求項１４記載の発明によれば、請求項１
２，１３記載の発明において、クロック選定のためのパ
ターン発生を、データ転送中に禁止することにより、デ
ータ転送を妨げることなく、クロック選定を行うことが
できる。According to the invention of claim 14, claim 1
In the inventions described in Nos. 2 and 13, by prohibiting pattern generation for clock selection during data transfer, clock selection can be performed without disturbing data transfer.

【０１８１】また、請求項１５記載の発明によれば、請
求項１２，１３記載の発明において、基板，ケーブルの
付け替えを行っても、自動的にクロック選定を行うこと
ができる。According to the fifteenth aspect of the invention, in the invention of the twelfth and thirteenth aspects, the clock can be automatically selected even if the board and the cable are replaced.

【図面の簡単な説明】[Brief description of drawings]

【図１】 実施例１の要部構成を示すブロック図FIG. 1 is a block diagram showing a main configuration of a first embodiment.

【図２】 実施例１の全体構成を示すブロック図FIG. 2 is a block diagram showing the overall configuration of the first embodiment.

【図３】 リーダ装置の処理を示すフローチャートFIG. 3 is a flowchart showing processing of the reader device.

【図４】 プリンタ装置の処理を示すフローチャートFIG. 4 is a flowchart showing processing of the printer device.

【図５】 ドライバとレシーバの端子および信号波形を
示す図FIG. 5 is a diagram showing driver and receiver terminals and signal waveforms.

【図６】 実施例２におけるリーダ装置の処理を示すフ
ローチャートFIG. 6 is a flowchart showing processing of the reader device according to the second embodiment.

【図７】 実施例２におけるプリンタ装置の処理を示す
フローチャートFIG. 7 is a flowchart showing processing of the printer device according to the second embodiment.

【図８】 実施例３の要部構成を示すブロック図FIG. 8 is a block diagram showing the main configuration of the third embodiment.

【図９】 実施例３の全体構成を示すブロック図FIG. 9 is a block diagram showing the overall configuration of the third embodiment.

【図１０】 パラレルデータのシリアル化時の信号波形
を示す図FIG. 10 is a diagram showing signal waveforms when serializing parallel data.

【図１１】 リーダ装置の処理を示すフローチャートFIG. 11 is a flowchart showing processing of the reader device.

【図１２】 実施例４の要部構成を示すブロック図FIG. 12 is a block diagram showing a main configuration of a fourth embodiment.

【図１３】 クロックラインセレクト処理を示すフロー
チャートFIG. 13 is a flowchart showing clock line selection processing.

【図１４】 図１３の処理に、エラー低減のための処理
を追加したフローチャートFIG. 14 is a flowchart in which processing for error reduction is added to the processing of FIG.

【図１５】 実施例５におけるテストパターン発生の処
理を示すフローチャートFIG. 15 is a flowchart showing a process of generating a test pattern in the fifth embodiment.

【図１６】 基板,ケーブルの脱着を検出してテストパ
ターンを発生する処理を示すフローチャートFIG. 16 is a flowchart showing a process of generating a test pattern by detecting attachment / detachment of a board and a cable.

【図１７】 実施例６の要部構成を示すブロック図FIG. 17 is a block diagram showing the main configuration of the sixth embodiment.

【図１８】 クロックラインセレクト処理を示すフロー
チャートFIG. 18 is a flowchart showing clock line select processing.

【図１９】 図１８の処理を簡略化した処理を示すフロ
ーチャートFIG. 19 is a flowchart showing a process that simplifies the process of FIG.

【図２０】 実施例７におけるテストパターン発生の処
理を示すフローチャートFIG. 20 is a flowchart showing a process of generating a test pattern in the seventh embodiment.

【図２１】 ケーブルの脱着を検出してテストパターン
を発生する処理を示すフローチャートFIG. 21 is a flowchart showing a process of generating a test pattern by detecting attachment / detachment of a cable.

【符号の説明】[Explanation of symbols]

２２０ シリアル化送信回路 ２２２ 逓倍器 ２４１ 伝送線路 ２７０ パラレル化受信回路 ２７２ 分周器 220 Serialization transmission circuit 222 multiplier 241 transmission line 270 Parallelized receiver circuit 272 frequency divider

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 7/081 Ｆターム(参考） 5B077 AA14 GG07 GG15 GG32 NN02 5C063 AB03 AB07 AB09 CA09 5K047 AA08 AA15 DD02 GG08 MM02 MM11 MM23 MM29 MM44 MM49 MM55 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. ⁷ Identification code FI theme code (reference) H04N 7/081 F term (reference) 5B077 AA14 GG07 GG15 GG32 NN02 5C063 AB03 AB07 AB09 CA09 5K047 AA08 AA15 DD02 GG08 MM02 MM11 MM23 MM29 MM44 MM49 MM55

Claims (15)

【特許請求の範囲】[Claims] 【請求項１】 クロックとこのクロックに同期したパラ
レル信号からシリアル信号を生成して送出する送信部
と、前記シリアル信号を受信してクロックとパラレル信
号に復元する受信部と、前記送信部と前記受信部を接続
する伝送線路とを備えた通信システムにおいて、 前記送信部に入力されるクロックの周波数を逓倍する逓
倍手段と、前記受信部から出力されるクロックを分周す
る分周手段とを備えたことを特徴とする通信システム。1. A transmitter for generating and transmitting a serial signal from a clock and a parallel signal synchronized with the clock, a receiver for receiving the serial signal and restoring the clock and the parallel signal, the transmitter, and the transmitter. A communication system including a transmission line connecting a receiving section, comprising: a multiplying section for multiplying a frequency of a clock input to the transmitting section; and a frequency dividing section for dividing a clock output from the receiving section. A communication system characterized by the above. 【請求項２】 請求項１記載の通信システムにおいて、 前記逓倍手段の逓倍数を選択する逓倍数選択手段と、前
記分周手段の分周比を選択する分周比選択手段とを備え
たことを特徴とする通信システム。2. The communication system according to claim 1, further comprising: a multiplication number selection unit that selects a multiplication number of the multiplication unit; and a division ratio selection unit that selects a division ratio of the frequency division unit. A communication system characterized by. 【請求項３】 請求項２記載の通信システムにおいて、 前記送信部に入力されたクロックの周波数を判別する周
波数判別手段と、前記送信部に入力されたクロックの周
波数情報を前記受信部へ通知する第１の通知手段とを備
え、前記逓倍数選択手段は前記周波数判別手段の判別結
果にもとづいて前記送信部に必要な逓倍数を選択し、前
記分周比選択手段は前記第１の通知手段により通知され
た周波数情報にもとづいて前記受信部に必要な分周比を
選択することを特徴とする通信システム。3. The communication system according to claim 2, wherein the frequency discriminating means for discriminating the frequency of the clock input to the transmitter, and the frequency information of the clock input to the transmitter are notified to the receiver. First multiplication means, the multiplication number selection means selects a required multiplication number for the transmission unit based on the discrimination result of the frequency discrimination means, and the division ratio selection means is the first notification means. A frequency division ratio required for the receiving unit is selected based on the frequency information notified by the communication system. 【請求項４】 請求項３記載の通信システムにおいて、 前記受信部の対応可能な周波数範囲を前記受信部から前
記送信部へ通知する第２の通知手段を備え、前記逓倍数
選択手段は前記周波数判別手段の判別結果と前記第２の
通知手段により得た前記受信部の対応可能な周波数範囲
にもとづいて前記送信部に必要な逓倍数を選択すること
を特徴とする通信システム。4. The communication system according to claim 3, further comprising a second notifying unit for notifying the transmitting unit of the frequency range that can be supported by the receiving unit, wherein the multiplication number selecting unit is the frequency unit. A communication system, characterized in that a multiplication number required for the transmitting unit is selected based on the discrimination result of the discriminating unit and the frequency range of the receiving unit which is obtained by the second notifying unit. 【請求項５】 請求項４記載の通信システムにおいて、 逓倍および分周しても前記送信部および前記受信部が送
受信可能な周波数にならない場合に、その旨表示する表
示手段を備えたことを特徴とする通信システム。5. The communication system according to claim 4, further comprising display means for indicating that the frequency cannot be transmitted / received by the transmitting unit and the receiving unit even if multiplication and division are performed. Communication system. 【請求項６】 複数の信号から構成されるパラレル信号
から２本以上のシリアル信号へ変換して送出する送信部
と、前記２本以上のシリアル信号をそれぞれ伝送する複
数の伝送線路と、前記シリアル信号を前記複数の伝送線
路を介して受信し、パラレル信号に復元する受信部とか
ら構成される通信システムにおいて、 前記送信部と前記受信部の間の各シリアル信号路に設け
た遅延時間が可変の複数の遅延素子と、前記送信部へ所
定パターンを出力するパターン発生手段と、前記パター
ン発生手段で発生し前記送信部および前記複数の伝送線
路を介して前記受信部で受信したパターンのエラーの有
無を判定するパターンエラー判定手段と、前記パターン
エラー判定手段の判定結果にもとづいて、前記複数の遅
延素子のそれぞれの遅延量を決定する遅延量決定手段と
を備えたことを特徴とする通信システム。6. A transmission unit for converting a parallel signal composed of a plurality of signals into two or more serial signals and transmitting the converted signals, a plurality of transmission lines for respectively transmitting the two or more serial signals, and the serial signal. In a communication system including a receiving unit that receives a signal through the plurality of transmission lines and restores the parallel signal, a delay time provided in each serial signal path between the transmitting unit and the receiving unit is variable. A plurality of delay elements, pattern generating means for outputting a predetermined pattern to the transmitting section, and error of a pattern generated by the pattern generating means and received by the receiving section via the transmitting section and the plurality of transmission lines. A pattern error determination unit that determines the presence / absence and a delay amount of each of the plurality of delay elements is determined based on the determination result of the pattern error determination unit. Communication system characterized by comprising a delay determining unit. 【請求項７】 請求項６記載の通信システムにおいて、 前記伝送線路が装着されたことを検出する伝送線路装着
検出手段と、前記伝送線路装着検出手段が伝送線路の装
着を検出した場合に、前記パターン発生手段から前記所
定パターンを出力し、前記パターンエラー判定手段の判
定結果にもとづいて前記遅延素子の遅延量を決定する動
作を実行させる制御手段とを備えたことを特徴とする通
信システム。7. The communication system according to claim 6, wherein the transmission line attachment detecting means for detecting attachment of the transmission line, and the transmission line attachment detecting means for detecting attachment of the transmission line, A communication system comprising: a control means for outputting the predetermined pattern from a pattern generation means, and executing an operation of determining a delay amount of the delay element based on a determination result of the pattern error determination means. 【請求項８】 クロックに同期したパラレル信号を、送
信用クロックとその送信用クロックに同期したシリアル
信号に変換して送信する送信部と、その送信部からの信
号を受信してシリアル信号をパラレル信号に変換し、ク
ロックとパラレル信号を復元出力する受信部と、前記送
信部と前記受信部とを接続する伝送線路とを備えた通信
システムであって、 前記送信部と前記伝送線路と前記受信部を複数セット備
え、この複数の送信部から出力される複数の送信用クロ
ックとシリアル信号をそれぞれ対応する複数の受信部で
それぞれ受信し、クロックとそれぞれのクロックに同期
した複数のパラレル信号に復元する通信システムにおい
て、 前記復元した複数のクロックの中から、一つのクロック
を選択し前記受信部の共通の同期クロックとして出力す
る第一の同期クロック選択手段と、所定パターンを発生
するパターン発生手段と、このパターン発生手段で発生
した所定パターンを前記複数の送信部と前記複数の伝送
線路と前記複数の受信部を介して入力し、その際、前記
第一の同期クロック選択手段で選択した同期クロックを
用いてエラー率を測定するエラー率測定手段と、前記エ
ラー率測定手段のエラー率が最小となるように前記第一
の同期クロック選択手段を選択させる制御手段とを備え
たことを特徴とする通信システム。8. A transmission unit that converts a parallel signal synchronized with a clock into a transmission clock and a serial signal synchronized with the transmission clock, and transmits the signal, and a serial signal is parallelized by receiving the signal from the transmission unit. What is claimed is: 1. A communication system comprising: a receiving unit that converts into a signal and restores and outputs a clock and a parallel signal; and a transmission line that connects the transmitting unit and the receiving unit, the transmitting unit, the transmission line, and the receiving unit. A plurality of sets are provided, and a plurality of transmitting clocks and serial signals output from the plurality of transmitting units are respectively received by a plurality of corresponding receiving units, and the clocks and a plurality of parallel signals synchronized with the respective clocks are restored. In the communication system, a single clock is selected from the plurality of restored clocks and used as a common synchronization clock for the receiving unit. First synchronizing clock selecting means for applying a force, pattern generating means for generating a predetermined pattern, and the predetermined pattern generated by the pattern generating means via the plurality of transmitters, the plurality of transmission lines, and the plurality of receivers. Error rate measuring means for measuring an error rate using the synchronous clock selected by the first synchronous clock selecting means, and the error rate measuring means for minimizing the error rate. A communication system comprising: a control unit that selects one synchronization clock selection unit. 【請求項９】 請求項８記載の通信システムにおいて、 前記受信部で受信した前記複数の送信用クロックの中か
ら、一つのクロックを選択し前記受信部の共通の入力同
期クロックとする第二の同期クロック選択手段を備え、
前記制御手段は、前記エラー率測定手段のエラー率が最
小となるように前記第一の同期クロック選択手段および
前記第二の同期クロック選択手段を選択させることを特
徴とする通信システム。9. The communication system according to claim 8, wherein one clock is selected from the plurality of transmission clocks received by the receiving unit and is used as a common input synchronization clock of the receiving unit. Equipped with synchronous clock selection means,
A communication system characterized in that the control means selects the first synchronous clock selecting means and the second synchronous clock selecting means so that the error rate of the error rate measuring means is minimized. 【請求項１０】 請求項８または９記載の通信システム
において、 前記送信部から前記受信部へのデータ転送を検出するデ
ータ転送検出手段と、前記データ転送検出手段によりデ
ータ転送を検出した場合に、前記パターン発生手段から
前記所定パターンを出力し、前記エラー率測定手段の測
定結果にもとづいて前記同期クロック選択手段を選択す
る動作を禁止する選択動作禁止手段とを備えたことを特
徴とする通信システム。10. The communication system according to claim 8 or 9, wherein data transfer detection means for detecting data transfer from the transmitter to the receiver, and data transfer detected by the data transfer detector, A communication system comprising: a predetermined operation pattern output from the pattern generation means; and a selection operation prohibiting means for prohibiting an operation of selecting the synchronous clock selecting means based on a measurement result of the error rate measuring means. . 【請求項１１】 請求項８または９記載の通信システム
において、 前記伝送線路が装着されたことを検出する伝送線路装着
検出手段と、前記伝送線路装着検出手段が伝送線路の装
着を検出した場合に、前記パターン発生手段から前記所
定パターンを出力し、前記エラー率測定手段の測定結果
にもとづいて前記同期クロック選択手段を選択する動作
を実行させる選択動作実行手段とを備えたことを特徴と
する通信システム。11. The communication system according to claim 8 or 9, wherein transmission line attachment detecting means for detecting attachment of the transmission line, and transmission line attachment detecting means detecting attachment of the transmission line. And a selecting operation executing means for outputting the predetermined pattern from the pattern generating means and executing an operation of selecting the synchronous clock selecting means based on a measurement result of the error rate measuring means. system. 【請求項１２】 クロックに同期したパラレル信号を送
信用クロックとその送信用クロックに同期したシリアル
信号に変換して送信する送信部と、前記送信部からの信
号を受信してシリアル信号をパラレル信号に変換し、ク
ロックとデータを復元出力する受信部と、前記送信部と
前記受信部とを接続する伝送線路とを備えた通信システ
ムであって、 前記送信部と前記受信部を複数セット備え、前記伝送線
路は、シリアル化された複数データ用線路群と一つのク
ロック専用線路によって構成される通信システムにおい
て、 前記複数の送信部からそれぞれ出力される複数クロック
の中から、前記クロック専用線路を介して前記複数の受
信部へ共通のクロックとして出力する、クロックを一つ
選定する送信用クロック選択手段と、前記複数の受信部
で復元した複数のクロックの中から、一つのクロックを
選択し前記受信部の共通のクロックとして出力する出力
用クロック選択手段と、所定パターンを発生するパター
ン発生手段と、前記パターン発生手段で発生した所定パ
ターンを前記複数の送信部と前記複数の伝送線路と前記
複数の受信部を介して入力し、その際、前記出力用クロ
ック選択手段で選択したクロックを用いてエラー率を測
定するエラー率測定手段と、前記エラー率測定手段のエ
ラー率が最小となるように前記送信用クロック選択手段
を選択させる制御手段とを備えたことを特徴とする通信
システム。12. A transmission unit for converting a parallel signal synchronized with a clock into a transmission clock and a serial signal synchronized with the transmission clock and transmitting the same, and a parallel signal for converting the serial signal by receiving the signal from the transmission unit. A communication system comprising: a receiving unit for converting and converting a clock and data into a recovery output; and a transmission line connecting the transmitting unit and the receiving unit, wherein the transmitting unit and the receiving unit are provided in a plurality of sets. In the communication system, wherein the transmission line is composed of a serialized plural data line group and one clock dedicated line, among the plural clocks respectively output from the plural transmission units, the transmission line is transmitted via the clock dedicated line. And a plurality of receiving units, the transmitting clock selecting unit selecting one of the clocks to be output to the plurality of receiving units as a common clock. An output clock selecting means for selecting one clock from the restored plurality of clocks and outputting it as a common clock of the receiving section, a pattern generating means for generating a predetermined pattern, and a predetermined clock generated by the pattern generating means. An error rate measuring means for inputting a pattern through the plurality of transmitting sections, the plurality of transmitting lines and the plurality of receiving sections, and at that time, measuring an error rate using the clock selected by the output clock selecting section. And a control means for selecting the transmission clock selecting means so that the error rate of the error rate measuring means is minimized. 【請求項１３】 請求項１２記載の通信システムにおい
て、 前記制御手段は、前記エラー率測定手段のエラー率が最
小となるように前記受信用クロック選択手段と前記送信
用クロック選択手段を選択させることを特徴とする通信
システム。13. The communication system according to claim 12, wherein the control unit selects the reception clock selection unit and the transmission clock selection unit so that the error rate of the error rate measurement unit is minimized. A communication system characterized by. 【請求項１４】 請求項１２または１３記載の通信シス
テムにおいて、 前記送信部から前記受信部へのデータ転送を検出するデ
ータ転送検出手段と、前記データ転送検出手段によりデ
ータ転送を検出した場合に、前記パターン発生手段から
前記所定パターンを出力し、前記エラー率測定手段の測
定結果にもとづいて前記同期クロック選択手段を選択す
る動作を禁止する選択動作禁止手段とを備えたことを特
徴とする通信システム。14. The communication system according to claim 12 or 13, wherein data transfer detecting means for detecting data transfer from the transmitting section to the receiving section, and data transfer detected by the data transfer detecting means, A communication system comprising: a predetermined operation pattern output from the pattern generation means; and a selection operation prohibiting means for prohibiting an operation of selecting the synchronous clock selecting means based on a measurement result of the error rate measuring means. . 【請求項１５】 請求項１２または１３記載の通信シス
テムにおいて、 前記伝送線路が装着されたことを検出する伝送線路装着
検出手段と、前記伝送線路装着検出手段が伝送線路の装
着を検出した場合に、前記パターン発生手段から前記所
定パターンを出力し、前記エラー率測定手段の測定結果
にもとづいて前記同期クロック選択手段を選択する動作
を実行させる選択動作実行手段とを備えたことを特徴と
する通信システム。15. The communication system according to claim 12 or 13, wherein transmission line attachment detecting means for detecting attachment of the transmission line, and transmission line attachment detecting means for detecting attachment of the transmission line. And a selecting operation executing means for outputting the predetermined pattern from the pattern generating means and executing an operation of selecting the synchronous clock selecting means based on a measurement result of the error rate measuring means. system.