JP2003318157A - Method of manufacturing semiconductor element - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、不要となった有機
レジストパターンを除去するためのアッシング工程を含
む半導体素子の製造方法に関し、特にレジストパターン
の下地膜が低誘電率（Ｌｏｗ−ｋ）層からなる層間絶縁
膜の場合にも、低誘電率膜の膜質が劣化することがない
アッシング工程を含む導体素子の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device including an ashing step for removing an unnecessary organic resist pattern, and particularly, a base film of the resist pattern is a low dielectric constant (Low-k) layer. The present invention also relates to a method of manufacturing a conductor element including an ashing step in which the film quality of a low dielectric constant film does not deteriorate even in the case of an interlayer insulating film made of.
【０００２】[0002]
【従来技術】従来、半導体集積回路の配線層の絶縁膜に
は、ＣＶＤで形成されるＳｉＯ2膜が用いられていた。
しかし、回路素子の高集積化に伴い、配線における信号
遅延の影響が大きいため、配線層の絶縁膜に低誘電率層
と呼ばれる誘電率の低い材料が用いられるようになって
きた。2. Description of the Related Art Conventionally, a SiO 2 film formed by CVD has been used as an insulating film of a wiring layer of a semiconductor integrated circuit.
However, with the high integration of circuit elements, the influence of signal delay in wiring is large, and therefore, a material having a low dielectric constant called a low dielectric constant layer has been used for an insulating film of a wiring layer.
【０００３】配線層として従来はアルミ合金を用いてい
たが、半導体デバイスの高集積化に伴い、ゲート長が
０．１５μｍ世代に突入すると、Ｃｕ、Ｗを用いるよう
になってきている。Ｃｕ、Ｗ材が用いられる理由は、エ
レクトロマイグレーション耐性に優れている、低抵抗の
ため配線抵抗による信号遅延を低減できる、高電流密度
での使用が可能となる、配線幅を微細化できる等の利点
があるためである。Ｃｕ、Ｗを用いる場合には、層間絶
縁膜に配線溝やビアホールを形成した後、配線溝やビア
ホールにバリヤメタルを堆積し、配線溝やビアホールに
電界メッキなどによってＣｕ、Ｗを埋め込み、さらにＣ
ＭＰ（化学的機械的研磨）を行うことにより配線層およ
び接続用プラグを形成する方法を用いている。Conventionally, an aluminum alloy has been used for the wiring layer, but Cu and W have come to be used when the gate length reaches the 0.15 μm generation with the high integration of semiconductor devices. The reason why Cu and W materials are used is that they are excellent in electromigration resistance, can reduce signal delay due to wiring resistance due to low resistance, can be used at high current density, and can reduce wiring width. This is because there are advantages. When Cu or W is used, after forming a wiring groove or a via hole in the interlayer insulating film, a barrier metal is deposited in the wiring groove or the via hole, Cu or W is buried in the wiring groove or the via hole by electrolytic plating, and C
A method of forming a wiring layer and a connection plug by performing MP (chemical mechanical polishing) is used.
【０００４】[0004]
【発明が解決しようとする課題】低誘電率層を層間絶縁
膜に用いる場合、従来のアッシングのように高圧条件下
で処理を行うと膜質が変化し、誘電率が高くなる。その
結果、層間絶縁膜に低誘電率層を採用しながらも、半導
体素子の動作を速めることができないという問題があ
る。また、低誘電率層は、隙間ができるように変質する
と、水分を吸収しやすい性質を有し、エッチング処理に
より低誘電率層をパターニングすればその１部が露出
し、同じように大気中の水分を吸湿し、低誘電率層の誘
電率が高くなるという問題がある。さらに、洗浄工程に
おいて薬品処理で化学反応することによって反応物が形
成されることもある。When a low dielectric constant layer is used as an interlayer insulating film, the film quality is changed and the dielectric constant is increased if the process is performed under a high pressure condition like conventional ashing. As a result, there is a problem that the operation of the semiconductor element cannot be accelerated even though the low dielectric constant layer is used as the interlayer insulating film. Further, the low dielectric constant layer has a property of easily absorbing water when it is altered so as to form a gap, and if the low dielectric constant layer is patterned by an etching process, a part thereof is exposed. There is a problem that the low dielectric constant layer increases the dielectric constant by absorbing moisture. Further, a reaction product may be formed by a chemical reaction in the cleaning process.
【０００５】成膜のための熱処理工程において、変質層
や反応物からガスが脱離することによって、溝や接続孔
に埋め込まれる金属膜中にボイドが発生する。In the heat treatment step for film formation, the gas is desorbed from the altered layer or the reaction product, so that a void is generated in the metal film embedded in the groove or the connection hole.
【０００６】たとえば、低誘電率膜となる有機ポリシロ
キサンはＳｉ原子にＣ原子およびＨ原子を含む有機官能
基とＯ原子とが結合してできている。被処理体に形成さ
れた低誘電率膜を有機ポリシロキサン膜とし、その上の
レジストパターン膜にプラズマアッシング処理を施し、
有機ポリシロキサン膜上のフォトレジスト膜を従来の方
法のように高圧力条件下で除去すると、有機官能基を構
成するＣ原子は、有機ポリシロキサン膜から引き抜かれ
る。このため、有機ポリシロキサンの分子構造が変化
し、有機ポリシロキサン膜の特徴である低誘電率特性が
失われてしまう。For example, an organic polysiloxane which forms a low dielectric constant film is formed by combining an organic functional group containing C atoms and H atoms with Si atoms and O atoms. The low dielectric constant film formed on the object to be processed is an organic polysiloxane film, and the resist pattern film thereon is subjected to plasma ashing treatment,
When the photoresist film on the organic polysiloxane film is removed under a high pressure condition as in the conventional method, the C atom constituting the organic functional group is extracted from the organic polysiloxane film. Therefore, the molecular structure of the organic polysiloxane is changed, and the low dielectric constant characteristic of the organic polysiloxane film is lost.
【０００７】特に接続孔に形成されるボイドをポイゾン
ドビアと呼び、断線や抵抗増加といった不具合を生じる
という問題がある。In particular, the void formed in the connection hole is called a poisoned via, and there is a problem in that there are problems such as disconnection and increase in resistance.
【０００８】なお、低誘電率層の無機材料としては、例
えば、ハイドロジェンシリセスキオキサンがあり、同じ
く有機材料としてはメチルシリセスキオキサンがある。The inorganic material for the low dielectric constant layer is, for example, hydrogen silsesquioxane, and the organic material is methyl silsesquioxane.
【０００９】図３は一般的なアッシャー（アッシング装
置）を用いた時の２層配線の接続孔の抵抗特性を示す図
である。図中のずれ量は下層配線に対する接続孔のずれ
の程度を表し、図示すると図７のようになる。FIG. 3 is a diagram showing the resistance characteristics of the connection holes of the two-layer wiring when a general asher (ashing device) is used. The deviation amount in the figure represents the degree of deviation of the connection hole with respect to the lower layer wiring, and is illustrated in FIG.
【００１０】図７（ａ）に示すボーダー配線とは接続孔
が下層配線からはみ出さない構造のものであり、図７
（ｂ）に示すボーダーレス配線とは接続孔が下層配線か
らはみ出す構造のものである。同図から分かるようにボ
ーダーレス配線のほうが歩留まりが悪い傾向がある。全
てをカバーする考えから、悪い結果がでる傾向にあるボ
ーダーレス配線においても歩留まりが良くなるアッシン
グ条件というものが望まれている。The border wiring shown in FIG. 7A has a structure in which the connection hole does not protrude from the lower wiring.
The borderless wiring shown in (b) has a structure in which the connection hole protrudes from the lower layer wiring. As can be seen from the figure, the yield of the borderless wiring tends to be lower. From the idea of covering all, there is a demand for an ashing condition that yields a good yield even in a borderless wiring which tends to give a bad result.
【００１１】図３には、Ｗ（タングステン）プラグのず
れ量を基準としたときの、累積度数（累積サンプル数）
のビアホール抵抗変化を表している。即ち、図上のプロ
ットした点は特定のビアホール抵抗値のサンプルの累積
数を表す。FIG. 3 shows the cumulative frequency (cumulative number of samples) with reference to the amount of displacement of the W (tungsten) plug.
Represents the change in via hole resistance. That is, the plotted points on the figure represent the cumulative number of samples of a specific via hole resistance value.
【００１２】図３から、各ずれ量の特性曲線がビアホー
ル抵抗上の狭い範囲内に収まっていることが良品の条件
となる。From FIG. 3, the condition for a non-defective product is that the characteristic curve of each deviation amount is within a narrow range on the via hole resistance.
【００１３】図３の通常のアッシャーを用いた時の接続
孔の抵抗特性についてみると、以下のことがわかる。Looking at the resistance characteristics of the connection hole when the ordinary asher of FIG. 3 is used, the following can be understood.
【００１４】特性曲線の立ち上がり部分はビアホール抵
抗上狭い幅内に収まっているが、その右側のなだらかな
部分は高抵抗の接続孔が増加していることを示し、さら
には測定外の高抵抗領域に続くことを示している。この
原因となる具体的な現象は以下のようになる。The rising portion of the characteristic curve is within a narrow width due to the via hole resistance, but the gentle portion on the right side shows that the number of high-resistance connecting holes is increased, and further, the high-resistance region outside the measurement is shown. It is shown to follow. The specific phenomenon that causes this is as follows.
【００１５】図５は、従来例のポイズンドビアの説明図
である。図５（ａ）は正常に形成されたＷプラグを示
し、図５（ｂ）はＷプラグ中に形成されるボイド（ポイ
ズンドビア）を示す。図５（ａ）では、表面をＴｉＮ１
８で被覆されたＷプラグ１９は、ＳｉＯ２膜１５、ＭＳ
Ｑ膜１４およびＳｉＯ２膜１０を貫通して、Ａｌ１２か
らなる下側の配線層とＡｌ２１からなる上側の配線層に
接続されている。図５（ｂ）のＷプラグも図５（ａ）の
場合と同じに接続されている。FIG. 5 is an illustration of a conventional poisoned via. FIG. 5A shows a normally formed W plug, and FIG. 5B shows a void (poisoned via) formed in the W plug. In FIG. 5A, the surface is TiN1
The W plug 19 covered with 8 is a SiO 2 film 15, MS
It penetrates through the Q film 14 and the SiO 2 film 10 and is connected to the lower wiring layer made of Al 12 and the upper wiring layer made of Al 21. The W plug of FIG. 5B is also connected in the same manner as in the case of FIG.
【００１６】通常のアッシャーを用いた場合、図５
（ｂ）に示すようなポイズンドビアと呼ぱれるＷプラグ
中のボイド２３が形成され、結果としてその部分での抵
抗が増加したり、最悪の場合断線したりするため、Ｗプ
ラグ中に高抵抗の接続孔が増加していくことが分かる。When a normal asher is used, FIG.
A void 23 in the W plug, which is called a poisoned via, is formed as shown in (b), and as a result, the resistance at that portion increases or the wire breaks in the worst case. It can be seen that the holes are increasing.
【００１７】なお、低誘電率膜が有機ＳＯＧ（珪素化合
物をアルコール等の有機溶剤に熔解させた塗布液）膜の
場合、炭素含有量は、所定範囲にあれば適当であるが、
炭素含有量がこの範囲より小さいと有機成分が少なすぎ
厚膜化できず、クラックを生じ易く成る上、低誘電率と
いう有機ＳＯＧの特徴を失ってしまう。また、炭素含有
量が多すぎるとバリヤメタル層との密着性不足を起こ
す。When the low dielectric constant film is an organic SOG (a coating liquid obtained by dissolving a silicon compound in an organic solvent such as alcohol) film, the carbon content is appropriate if it is within a predetermined range.
When the carbon content is less than this range, the organic component is too small to form a thick film, which easily causes cracks and loses the characteristic of the organic SOG of low dielectric constant. If the carbon content is too high, the adhesion with the barrier metal layer will be insufficient.
【００１８】ＦＴ−ＩＲ（ｆｏｒｒｉｅｒ ｔｒａｎｓ
ｆｏｒｍ ｉｎｆｒａｒｅｄ ｓｐｅｃｔｒｏｓｃｏｐ
ｙ（赤外吸収分光法））やＴＤＳ（ｔｈｅｒｍａｌ ｄ
ｅｓｏｒｐｔｉｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ（熱脱
離分光法））といった多くの実験を繰り返すことによっ
て、Ｓｉ−ＯやＳｉＯ2を主骨格として含有する低誘電
率層をアッシングした時に形成される変質層は、膜厚が
厚く、膜の密度が低い疎な（スカスカな）ＳｉＯ2とな
り、その表面には大気中からのＨ2Ｏを多量に吸着する
ことがわかった。FT-IR (forer trans)
form inversed spectroscopy
y (infrared absorption spectroscopy)) and TDS (thermal d)
By repeating many experiments such as erosion spectroscopy (thermal desorption spectroscopy), the altered layer formed when the low dielectric constant layer containing Si—O or SiO 2 as the main skeleton is ashed has a large thickness. It was found that the film became sparse (squash) SiO 2 having a low film density, and a large amount of H 2 O from the atmosphere was adsorbed on its surface.
【００１９】これは、有機ＳＯＧの場合、たとえば、Ｓ
ｉ−ＣＨ3結合が切れてＳｉ−ＯＨとなり、無機ＳＯＧ
の場合、Ｓｉ−Ｈ結合が切れてＳｉ−ＯＨとなって、層
間絶縁膜の構造が変質することによる。In the case of organic SOG, this is, for example, S
The i-CH 3 bond is broken to form Si-OH, which is an inorganic SOG.
In this case, the Si—H bond is broken to form Si—OH, and the structure of the interlayer insulating film is altered.
【００２０】大気中から吸着したＨ2Ｏは、その後のＷ
−ＣＶＤ（化学気相成長法）の４００℃以上の高温工程
においてＷ中から脱離するため、Ｗプラグ中にボイドが
形成されることがわかった。The H 2 O adsorbed from the atmosphere will not absorb W
It was found that voids are formed in the W plug because they are desorbed from the W in the high temperature process of 400 ° C. or higher of -CVD (chemical vapor deposition).
【００２１】また、酸素プラズマ中でアッシング処理を
行うため、低誘電率膜がアッシングされる量は少ないも
のの、酸素原子の有機低誘電率膜中への拡散が起こり、
引き続き行われる成膜プロセス中に酸素が脱離すること
による成膜異常が発生することがある。Further, since the ashing process is performed in oxygen plasma, the amount of ashing of the low dielectric constant film is small, but oxygen atoms diffuse into the organic low dielectric constant film,
During the subsequent film formation process, the film formation may be abnormal due to the desorption of oxygen.
【００２２】この時、低誘電率層が、無機材料、例えば
ＨＳＱの場合、水素（−Ｈ）が−ＯＨになり、さらにＨ
2Ｏになって抜けて行き、有機材料の場合、低誘電率層
中の有機物も酸素ラジカルによって抜けていく、即ち、
すかすかなＳｉＯ2層になる。At this time, in the case where the low dielectric constant layer is an inorganic material such as HSQ, hydrogen (-H) becomes -OH, and further H
It becomes 2 O and escapes, and in the case of an organic material, the organic matter in the low dielectric constant layer also escapes by oxygen radicals, that is,
It becomes a faint SiO 2 layer.
【００２３】従来のアッシング方法（通常のアッシャー
を用いた場合）の問題点をまとめると、以下のようにな
る。
（１）酸素ラジカルにより、接続孔内の低誘電率層が厚
く膜密度の低いＳｉＯ2層に変質する。
（２）（１）が発生することにより、変質したＳｉＯ2
層が、大気から吸湿し、水分を含む。
（３）（２）で水分を含む結果、次のＷ−ＣＶＤのよう
な高温工程（＞４００℃）において、接続孔内から水分
が発生し、Ｗプラグにボイド（ポイズンドビア）が形成
される。
（４）（３）でＷプラグにボイドが形成されることによ
り、配線（接続孔を含む）の抵抗増加が発生することに
なる。The problems of the conventional ashing method (when a normal asher is used) are summarized as follows. (1) Due to oxygen radicals, the low dielectric constant layer in the connection hole is transformed into a thick SiO 2 layer having a low film density. (2) SiO 2 that has been altered due to the occurrence of (1)
The layer absorbs moisture from the atmosphere and contains moisture. (3) As a result of containing water in (2), in the next high temperature step (> 400 ° C.) such as W-CVD, water is generated from the inside of the connection hole and a void (poisoned via) is formed in the W plug. (4) Since the void is formed in the W plug in (3), the resistance of the wiring (including the connection hole) increases.
【００２４】本発明は、下地層として低誘電率膜を含む
層間絶縁膜を設けたレジストをアッシングするとき、ポ
イズンドビアの発生を抑制する半導体素子の製造方法を
提供することを目的とする。It is an object of the present invention to provide a method of manufacturing a semiconductor device that suppresses the occurrence of poisoned vias when ashing a resist provided with an interlayer insulating film including a low dielectric constant film as an underlayer.
【００２５】[0025]
【課題を解決するための手段】本発明は課題を達成する
ために以下の解決手段を採用する。The present invention adopts the following means for achieving the object.
【００２６】本発明は、半導体素子の製造方法におけ
る、低誘電率層のエッチングに用いたレジストマスクを
アッシングする工程であって、低誘電率層表面への酸素
ラジカルの到達を抑制するようにアッシングすることを
特徴とする。The present invention is a step of ashing the resist mask used for etching the low dielectric constant layer in the method of manufacturing a semiconductor device, wherein the ashing is performed so as to prevent oxygen radicals from reaching the surface of the low dielectric constant layer. It is characterized by doing.
【００２７】また、半導体素子の製造方法における、低
誘電率層のエッチングに用いたレジストマスクをアッシ
ングする工程であって、前記低誘電率層表面に形成され
る変質層の膜厚化を抑制するようにアッシングすること
を特徴とする。Further, in the method of manufacturing a semiconductor device, it is a step of ashing the resist mask used for etching the low dielectric constant layer, which suppresses the film thickness of the altered layer formed on the surface of the low dielectric constant layer. It is characterized by ashing.
【００２８】また、半導体素子の製造方法における、低
誘電率層のエッチングに用いたレジストマスクをアッシ
ングする工程であって、前記低誘電率層表面に形成され
る変質層の膜密度を上げるようにアッシングすることを
特徴とする。In the method of manufacturing a semiconductor device, in the step of ashing the resist mask used for etching the low dielectric constant layer, the film density of the altered layer formed on the surface of the low dielectric constant layer is increased. Characterized by ashing.
【００２９】[0029]
【発明の実施の形態】本発明の半導体素子の製造方法
は、従来のアッシング法における問題点の改善として以
下の点に注目する。
（１）アッシング条件を、低酸素ラジカル・高いＶｄｃ
（陰極降下電圧）に設定することにより、接続孔内の低
誘電率層を薄く膜密度の高いＳｉＯ2層に変質させる。
さらに具体的には、
（１−１）低誘電率層表面への酸素ラジカルの到達を抑
制するようにアッシングする。
（１−２）低誘電率層表面に形成される変質層の厚膜化
を抑制するようにアッシングする。
（１−３）低誘電率層表面に形成される変質層の膜密度
を上げるようにアッシングする。
（２）（１）でＳｉＯ2層を変質したことにより、大気
からの吸湿を抑制する。
（３）（２）でＳｉＯ2層の吸湿を抑制したので、次の
Ｗ−ＣＶＤのような高温工程（＞４００℃）において、
接続孔内からの水分の発生を抑制し、Ｗプラグを正常に
形成することができる。
（４）以上の結果、配線（接続孔を含む）の抵抗増加が
起こらなくなる。BEST MODE FOR CARRYING OUT THE INVENTION The semiconductor device manufacturing method of the present invention focuses on the following points as an improvement of the problems in the conventional ashing method. (1) The ashing conditions are low oxygen radicals and high Vdc.
By setting (cathode drop voltage), the low dielectric constant layer in the connection hole is transformed into a thin SiO 2 layer having a high film density.
More specifically, (1-1) Ashing is performed so as to suppress the oxygen radicals from reaching the surface of the low dielectric constant layer. (1-2) Ashing is performed so as to suppress thickening of the altered layer formed on the surface of the low dielectric constant layer. (1-3) Ashing is performed so as to increase the film density of the altered layer formed on the surface of the low dielectric constant layer. (2) By modifying the SiO 2 layer in (1), moisture absorption from the atmosphere is suppressed. (3) Since moisture absorption of the SiO 2 layer is suppressed in (2), in the next high temperature step (> 400 ° C.) such as W-CVD,
It is possible to suppress the generation of water from the inside of the connection hole and form the W plug normally. (4) As a result, the resistance of the wiring (including the connection hole) does not increase.
【００３０】以下、本発明の実施例を説明する。Examples of the present invention will be described below.
【００３１】（第１実施例）図１は、本発明の層間に低
誘電率層としてＭＳＱ（有機低誘電率）膜を適用した場
合の積層体の製造工程図である。(First Embodiment) FIG. 1 is a process drawing of a laminate in which an MSQ (organic low dielectric constant) film is applied as a low dielectric constant layer between layers according to the present invention.
【００３２】図１（ａ）の前工程として、ウエハ（図示
しない）上にトランジスタ（図示しない）を形成し、そ
の上にＳｉＯ2（二酸化シリコン）膜１０を形成する。
この工程は必要回数行う。As a pre-process of FIG. 1A, a transistor (not shown) is formed on a wafer (not shown), and a SiO 2 (silicon dioxide) film 10 is formed thereon.
This step is performed as many times as necessary.
【００３３】次に、図１（ａ）に示すように、ＳｉＯ2
膜１０上に薄いＴｉＮ（窒化チタン）膜１１、厚いＡｌ
（アルミニウム）膜１２、薄いＴｉＮ膜１３を順に積層
し、その上にフォトレジストを設けフォトリソグラフィ
ーでパターニングし、前記膜１１〜１３を図示矩形状に
エッチングし、第一の配線層を形成する。この第一の配
線層はアルミ合金層として形成され、下層のトランジス
タ（図示しない）と接続される。Next, as shown in FIG. 1A, SiO 2
Thin TiN (titanium nitride) film 11 and thick Al on the film 10.
An (aluminum) film 12 and a thin TiN film 13 are sequentially stacked, a photoresist is provided on the film, and patterning is performed by photolithography, and the films 11 to 13 are etched into a rectangular shape shown in the drawing to form a first wiring layer. This first wiring layer is formed as an aluminum alloy layer and is connected to a transistor (not shown) in the lower layer.
【００３４】不要なレジストを除去した後、膜厚１００
ｎｍ程度の薄いＳｉＯ2膜をＣＶＤ法で形成し、次に、
スピンコート法によりＭＳＱ膜１４を第一の配線層以外
の領域の厚さ４００ｎｍで形成し、表面を平坦にする。After removing the unnecessary resist, a film thickness of 100 is obtained.
A thin SiO 2 film of about nm is formed by the CVD method, and then
The MSQ film 14 is formed with a thickness of 400 nm in a region other than the first wiring layer by spin coating, and the surface is flattened.
【００３５】次に、ＳｉＯ2膜１５をＣＶＤ法で膜厚４
００ｎｍ程度形成する。特に平坦性が要求される場合に
は、８００ｎｍ以上の厚いＳｉＯ2膜１５をＣＶＤ法で
形成し、表面をＣＭＰ（化学的機械的研磨）法により削
る。次に、フォトレジスト膜１６を設け、フォトリソグ
ラフィーで接続孔１７のパターンを形成する（図１
（ｂ））。Next, the SiO 2 film 15 is formed to a film thickness of 4 by the CVD method.
The thickness is about 00 nm. Particularly when flatness is required, a thick SiO 2 film 15 having a thickness of 800 nm or more is formed by the CVD method, and the surface is ground by the CMP (chemical mechanical polishing) method. Next, a photoresist film 16 is provided, and a pattern of the connection hole 17 is formed by photolithography (see FIG. 1).
(B)).
【００３６】次に、前記ＳｉＯ2膜１５、ＭＳＱ膜１
４、下層ＳｉＯ2膜１０を順次ドライエッチングし、接
続孔１７をＴｉＮ膜１３まで伸ばす。このときの代表的
なエッチング条件を下に示すが、ＭＳＱ膜１４は通常の
ＳｉＯ2膜と同様のガス系でのプラズマエッチングが可
能である（図１（ｃ））。Next, the SiO 2 film 15 and the MSQ film 1
4. The lower SiO 2 film 10 is sequentially dry-etched to extend the connection hole 17 to the TiN film 13. Typical etching conditions at this time are shown below, but the MSQ film 14 can be plasma-etched in the same gas system as a normal SiO 2 film (FIG. 1C).
【００３７】次に、処理済みのウエハに対し、エッチン
グ処理を行った同一の石英チャンバー（図示しない）内
で、エッチング処理時と同一の石英チャンバー（図示し
ない）内圧力およびウエハ温度を維持した状態で処理室
でフォトレジスト膜１６をアッシングにより除去する
（図１（ｄ））。Next, the processed wafer is kept in the same quartz chamber (not shown) in which the etching process has been performed, while maintaining the same internal pressure and wafer temperature in the quartz chamber (not shown) as in the etching process. Then, the photoresist film 16 is removed by ashing in the processing chamber (FIG. 1D).
【００３８】次に、接続孔内およぴ平坦部の洗浄工程
（図示しない）を行い、接続孔内にバリヤメタルとなる
ＴｉＮ１８を薄く堆積させ、その後接続孔内にＷプラグ
１９を電界メッキなどによって埋め込んで下層配線を形
成し、ＣＭＰ法によりＴｉＮ１８とＷプラグ１９を研磨
し表面を平坦にする（図１（ｅ））。Next, a cleaning process (not shown) in the connection hole and in the flat portion is performed to thinly deposit TiN18 as a barrier metal in the connection hole, and then a W plug 19 is electroplated in the connection hole. A lower layer wiring is formed by embedding, and the TiN 18 and the W plug 19 are polished by CMP to make the surface flat (FIG. 1E).
【００３９】次に、第一のＡｌ合金層と同じに、ＴｉＮ
膜２０／Ａｌ膜２１／ＴｉＮ膜２２の積層構成からなる
第二のＡｌ合金層を形成する。Next, as with the first Al alloy layer, TiN
A second Al alloy layer having a laminated structure of the film 20 / Al film 21 / TiN film 22 is formed.
【００４０】以上の一連の工程を繰り返すことによっ
て、膜密度が高く膜厚の薄い最初に成膜した状態の低誘
電率層を用いた多層配線が形成される（図１（ｆ））。By repeating the above-described series of steps, a multi-layer wiring using the low dielectric constant layer having a high film density and a small film thickness is formed (FIG. 1 (f)).
【００４１】（図１の工程におけるエッチング条件）
（１）一般的に使用されているＳｉＯ2系エッチング装
置として東京エレクトロン製ＵＮＩＴＹＤＲＭを用い
た。
（２）エッチングガスとしては、Ｃ4Ｆ8／Ａｒ／Ｏ2お
よぴＣ4Ｆ8／Ａｒ／Ｎ2を用いた。
（３）ＳｉＯ2膜エッチング条件：Ｃ4Ｆ8／Ａｒ／Ｏ2⇒
２０／５００／１０ｓｃｃｍ、圧力⇒４０ｍＴｏｒｒ、
ＲＦパワー⇒１６００Ｗ、時間⇒６０秒。
（４）ＭＳＱ膜エッチング条件： Ｃ4Ｆ8／Ａｒ／Ｎ2
⇒１０／３００／１００ｓｃｃｍ、圧力⇒４０ｍＴｏｒ
ｒ、ＲＦパワー⇒１２００Ｗ、時間⇒６０秒。(Etching Conditions in Step of FIG. 1) (1) As a commonly used SiO 2 etching device, UNITY DRM manufactured by Tokyo Electron was used. (2) As the etching gas, C 4 F 8 / Ar / O 2 and C 4 F 8 / Ar / N 2 were used. (3) SiO 2 film etching conditions: C 4 F 8 / Ar / O 2 ⇒
20/500/10 sccm, pressure ⇒ 40 mTorr,
RF power ⇒ 1600W, time ⇒ 60 seconds. (4) MSQ film etching conditions: C 4 F 8 / Ar / N 2
⇒ 10/300 / 100sccm, pressure ⇒ 40mTorr
r, RF power ⇒ 1200 W, time ⇒ 60 seconds.
【００４２】（図１の工程におけるアッシング条件およ
びそのアッシング装置）アッシング装置は、エッチング
工程とアッシング工程を同じチャンバー内で行えるよう
に構成されている。このため、エッチングの後工程とし
てアッシングを行うとき、ウエハはチャンバー外に出る
ことがないため、大気中の水分を吸湿することがない。
このため、ポイゾンドビアを抑制することができるよう
になる。(Ashing condition and its ashing device in the process of FIG. 1) The ashing device is constructed so that the etching process and the ashing process can be performed in the same chamber. Therefore, when ashing is performed as a post-etching process, the wafer does not come out of the chamber, so that moisture in the atmosphere is not absorbed.
Therefore, poison poisoning can be suppressed.
【００４３】図２のアッシング装置は、チャンバー内に
対向した電極を有するＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）装置の構造を援用したものであ
り、排気ポンプ４８（図示しない）につながる開口を有
する下部電極４６と、下部電極４６と対向する上部電極
４５と、上部電極４５を支持する支持体４４と、支持体
４４と前記下部電極４６との間を密封する石英チャンバ
ー４１と、前記下部電極４６に接続される高周波（Ｒ
Ｆ）電源４７とからなり、接地した上部電極４５と前記
下部電極４６との間に高周波（ＲＦ）電源４７の電力を
印加して導入したガスのプラズマ４２を発生させると共
に、前記石英チャンバー４１内でレジストのアッシング
を行うアッシング装置として構成する。The ashing apparatus of FIG. 2 has an RIE (Reactive Io) having electrodes facing each other in the chamber.
n Etching) device structure, which includes a lower electrode 46 having an opening connected to an exhaust pump 48 (not shown), an upper electrode 45 facing the lower electrode 46, and a support 44 supporting the upper electrode 45. , A quartz chamber 41 for sealing between the support 44 and the lower electrode 46, and a high frequency (R) connected to the lower electrode 46.
F) A power source 47, which generates a plasma 42 of the introduced gas by applying the power of a radio frequency (RF) power source 47 between an upper electrode 45 and the lower electrode 46 which are grounded, and inside the quartz chamber 41. The ashing device is configured to ash the resist.
【００４４】下部電極４６は、１３．５６ＭＨｚのＲＦ
電力を最大５００Ｗ程度まで印加制御できる制御装置
（図示しない）を備えている。制御装置はウエハ４３等
の被処理基板にかかるＶｄｃ（陰極降下電圧）を制御で
きる機構を有する。石英チャンバー４１は、前記排気ポ
ンプ４８（図示しない）により数１０ｍＴｏｒｒまで排
気できる。石英チャンバー４１内では、ガス導入口（図
示しない）からプロセスガスが導入され、排気圧力調整
バルブ（図示しない）によって石英チャンバー４１内の
プロセスガス圧力が一定に保たれ、ＲＦ電力の印加によ
りプラズマ４２が形成される。下部電極４６内には冷媒
（図示しない）が循環できるようになっており、外部の
チラー（図示しない）により前記冷媒の温度が一定に保
たれることにより下部電極４６の温度が制御されてい
る。The lower electrode 46 is an RF of 13.56 MHz.
A control device (not shown) that can control the application of electric power up to about 500 W is provided. The control device has a mechanism capable of controlling Vdc (cathode drop voltage) applied to a substrate to be processed such as the wafer 43. The quartz chamber 41 can be evacuated to several tens of mTorr by the exhaust pump 48 (not shown). In the quartz chamber 41, a process gas is introduced from a gas inlet (not shown), the process gas pressure in the quartz chamber 41 is kept constant by an exhaust pressure control valve (not shown), and plasma 42 is applied by applying RF power. Is formed. A coolant (not shown) can be circulated in the lower electrode 46, and the temperature of the lower electrode 46 is controlled by keeping the temperature of the coolant constant by an external chiller (not shown). .
【００４５】この装置の代表的なアッシング条件は以下
のようになる。Typical ashing conditions for this apparatus are as follows.
【００４６】Ｏ2⇒２５０ｓｃｃｍ、圧力⇒３０Ｐａ
（パスカル）、ＲＦパワー⇒３００Ｗ（ワット）、下部
電極温度２５℃、時間⇒９０秒。O 2 ⇒250 sccm, pressure ⇒30 Pa
(Pascal), RF power ⇒ 300 W (watt), lower electrode temperature 25 ° C, time ⇒ 90 seconds.
【００４７】図４は図２のアッシャーを用いて製造した
本発明の２層配線における接続孔の抵抗特性を示す図で
ある。FIG. 4 is a diagram showing the resistance characteristics of the connection holes in the two-layer wiring of the present invention manufactured using the asher of FIG.
【００４８】図４における接続孔の抵抗特性は、ビアホ
ール抵抗上の狭い範囲内に収まっていることから良品の
条件を満たしており、図３の例と比べ接続孔の抵抗分布
が大きく改善されていることを示す。The resistance characteristic of the connection hole in FIG. 4 satisfies the condition of non-defective product because it is within the narrow range on the via hole resistance, and the resistance distribution of the connection hole is greatly improved as compared with the example of FIG. Indicates that
【００４９】これらの結果から、本発明のアッシング方
法および装置を用いることにより、低誘電率層をアッシ
ングした時に形成される変質層は、例えば有機官能基を
構成するＣ原子が有機低誘電率層上のフォトレジスト膜
を除去するとき、有機ポリシロキサン膜から引き抜かれ
ることがないため、最初に形成したとおり薄く密なＳｉ
Ｏ2のままであり、従ってすかすかでないため、その隙
間にＨ2Ｏを吸着することが少ないことを見出した。こ
の結果、高歩留まりの低誘電率層を用いた層間絶縁膜製
造工程が達成されることになる。From these results, by using the ashing method and apparatus of the present invention, the modified layer formed when the low dielectric constant layer is ashed is, for example, an organic low dielectric constant layer in which C atoms constituting an organic functional group are organic. When the upper photoresist film is removed, it is not pulled out from the organopolysiloxane film, so the thin and dense Si film as originally formed is used.
It has been found that H 2 O is less likely to be adsorbed in the gap because it remains O 2 and is therefore not faint. As a result, an interlayer insulating film manufacturing process using a high-yield low dielectric constant layer is achieved.
【００５０】以上、第１実施例として、低誘電率層とし
てはＭＳＱ膜を、配線材としてはアルミ合金層を用いた
場合について説明した。As described above, as the first embodiment, the case where the MSQ film is used as the low dielectric constant layer and the aluminum alloy layer is used as the wiring material has been described.
【００５１】しかし、本発明はＳｉ−ＯやＳｉＯ2を主
骨格として含有する低誘電率層をアッシングした時に形
成される変質層から脱離するＨ2Ｏを抑制できるアッシ
ング方法を提供するものであって、ＭＳＱ膜やアルミ合
金に限定されるものではない。Ｓｉ−ＯやＳｉＯ2を主
骨格として含有する低誘電率層としては、ＭＳＱ膜のほ
かにＨＳＱ膜やＣＶＤ系のＳｉＯＣ膜やＳｉＯ−ＣＨ膜
等にも適用可能である。また、アルミ合金のほかにＣｕ
ダマシン配線にも適用可能であることは言うまでもな
い。However, the present invention provides an ashing method capable of suppressing H 2 O released from an altered layer formed when ashing a low dielectric constant layer containing Si—O or SiO 2 as a main skeleton. However, it is not limited to the MSQ film and the aluminum alloy. The low dielectric constant layer containing Si—O or SiO 2 as a main skeleton can be applied to an HSQ film, a CVD type SiOC film, a SiO—CH film, etc. in addition to the MSQ film. In addition to aluminum alloy, Cu
It goes without saying that it is also applicable to damascene wiring.
【００５２】たとえば、有機低誘電率層の場合、従来、
拡散する酸素Ｏが、層中のメチル基に含まれる炭素Ｃを
引き抜き、ＣＯ2ガスとなって層外へ出て行っていた
が、本発明の場合これが抑制される。For example, in the case of an organic low dielectric constant layer, conventionally,
Oxygen O which diffused extracted carbon C contained in the methyl group in the layer and formed CO 2 gas to go out of the layer, which is suppressed in the case of the present invention.
【００５３】図６は、本発明の図１の製造工程によって
作成した２層の配線チエーンにおける接続孔の抵抗を１
０Ω／個以下と規格した時の歩留まり関連特性を示す表
である。アッシング条件を変えるときの各プロセスパラ
メータ相互間の依存性としてまとめた表である。FIG. 6 shows the resistance of the connection hole in the two-layer wiring chain produced by the manufacturing process of FIG.
6 is a table showing yield-related characteristics when standardized to be 0Ω / piece or less. 6 is a table summarizing the dependencies among process parameters when changing ashing conditions.
【００５４】パラメータとしては、前記問題との因果関
係を確認するために、陰極（下部電極）降下電圧Ｖｄ
ｃ、Ｏ2流量、ガス圧力、ＲＦパワー、下部電極温度、
オーバーアッシング率、アッシングレート、配線歩留ま
り、と設定した。表の歩留まりの項目の各配線は図７の
意味である。As a parameter, in order to confirm the causal relationship with the above-mentioned problem, the cathode (lower electrode) drop voltage Vd
c, O 2 flow rate, gas pressure, RF power, lower electrode temperature,
The overashing rate, the ashing rate, and the wiring yield were set. Each wiring in the yield item in the table has the meaning shown in FIG.
【００５５】実用上の観点からボーダーレス配線の歩留
まりが８５％以上を良品とする（図６中、ボーダレス配
線の歩留まりが８５％以上の数値のセルをパターンで表
示した）。From a practical point of view, the yield of the borderless wiring is set to 85% or more as a non-defective product (in FIG. 6, cells having the numerical value of the yield of the borderless wiring of 85% or more are displayed in a pattern).
【００５６】図６の表において、概略ボーダーレス配線
における歩留まり特性と同じ様な下降特性を有するＶｄ
ｃ特性について注目する。In the table of FIG. 6, Vd having a descending characteristic similar to the yield characteristic in the outline borderless wiring.
Attention is paid to the c characteristic.
【００５７】図６の表および図８の本発明のＶｄｃ（陰
極降下電圧）対ボーダレス配線歩留まり特性グラフによ
れば、アッシング工程における、ボーダーレス配線の歩
留まりとＶｄｃとの相関から、歩留まりが８５％以上の
時のＶｄｃを求めると−３３０〜−４１８（Ｖ）の範囲
内（但し、−３３０Ｖと−４１８Ｖを含む）となる。According to the table of FIG. 6 and the graph of Vdc (cathode drop voltage) versus borderless wiring yield characteristic of the present invention of FIG. 8, the yield is 85% from the correlation between the yield of borderless wiring and Vdc in the ashing process. When Vdc in the above case is calculated, it is within the range of -330 to -418 (V) (however, -330V and -418V are included).
【００５８】ボーダーレス配線の歩留まりを良くするた
めには、被処理基板のＶｄｃを−３３０以上−４１８Ｖ
以下とする必要があることが分かる。In order to improve the yield of the borderless wiring, the Vdc of the substrate to be processed is -330V or higher and -418V.
It turns out that you need to:
【００５９】このように、プラズマ中の酸素イオンの被
処理基板への引き込み電圧としてのＶｄｃを制御するこ
とにより、前記歩留まりが改善できる。In this way, the yield can be improved by controlling Vdc as the voltage for drawing oxygen ions in the plasma into the substrate to be processed.
【００６０】（第１実施例の効果）以上のように第１実
施例によれば、低誘電率層を含んだ層間絶縁膜の形成に
対し、接続孔をエッチングした後のアッシングにおい
て、ボイド（ポイズンドビア）を防止できる効果があ
る。また、配線の抵抗値を低くかつ安定化することがで
き、配線層の歩留まりが向上できる効果がある。さら
に、抵抗の分布が良くなることから信頼性を向上できる
効果がある。(Effects of the First Embodiment) As described above, according to the first embodiment, in the formation of the interlayer insulating film including the low dielectric constant layer, the void ( Poisoned beer) is effective. In addition, the resistance value of the wiring can be lowered and stabilized, and the yield of the wiring layer can be improved. Further, since the distribution of resistance is improved, there is an effect that reliability can be improved.
【００６１】また、低誘電率層を含んだ層間絶縁膜の形
成に対し、接続孔のエッチング後のアッシングにおい
て、プラズマ中の酸素イオンの被処理基板への引き込み
電圧として、Ｖｄｃを制御することにより、ポイズンド
ビアを防止できる効果がある。また、配線の抵抗値を低
くかつ安定化することができ、配線層の歩留まりが向上
できる効果がある。さらに、抵抗の分布が良くなること
から信頼性を向上できる効果がある。By controlling Vdc as a voltage for drawing oxygen ions in plasma to the substrate to be processed in ashing after etching the connection hole, in contrast to the formation of the interlayer insulating film including the low dielectric constant layer. , Effective to prevent poisoned via. In addition, the resistance value of the wiring can be lowered and stabilized, and the yield of the wiring layer can be improved. Further, since the distribution of resistance is improved, there is an effect that reliability can be improved.
【００６２】（第２実施例）図６の表において、概略ボ
ーダーレス配線における歩留まり特性と同じ様な下降特
性を有するアッシングレート特性について注目する。(Second Embodiment) In the table of FIG. 6, attention is paid to the ashing rate characteristic having the same falling characteristic as the yield characteristic in the generally borderless wiring.
【００６３】図６の表および図９の本発明のアッシング
レート／ボーダレス配線歩留まり特性グラフより、ボー
ダーレス配線の歩留まりとアッシングレートとの相関か
ら、歩留まりが８５％以上の時のアッシングレートを求
めると６５６．３ｎｍ／分以下である。ボーダーレス配
線の歩留まりを良くするためには、被処理基板のアッシ
ングレートを６５６．３ｎｍ／分以下とするとよいこと
が分かる。From the table of FIG. 6 and the ashing rate / borderless wiring yield characteristic graph of the present invention of FIG. 9, the ashing rate when the yield is 85% or more can be obtained from the correlation between the yield of the borderless wiring and the ashing rate. 656.3 nm / min or less. It can be seen that in order to improve the yield of the borderless wiring, the ashing rate of the substrate to be processed should be 656.3 nm / min or less.
【００６４】方法としては、酸素ラジカルとレジストを
接触させると、ＣＯ2が出来やすいので、その代わり
に、プラズマでＯ2を作り、酸素ラジカルを少なくし
て、アッシングレートをさげる。As a method, when the oxygen radicals and the resist are brought into contact with each other, CO 2 is likely to be formed. Instead, therefore, O 2 is generated by plasma to reduce the oxygen radicals and reduce the ashing rate.
【００６５】このように、プラズマ中の酸素ラジカルを
抑制し、アッシングレートを低くすることによって、低
誘電率層の酸化による変質を防止する。As described above, the oxygen radicals in the plasma are suppressed and the ashing rate is lowered to prevent the deterioration of the low dielectric constant layer due to the oxidation.
【００６６】（第２実施例の効果）第２実施例によれ
ぱ、低誘電率層を含んだ層間の形成に対し、接続孔のエ
ッチング後のアッシングにおいて、プラズマ中の酸素ラ
ジカルを抑制し、アッシングレートを低くすることによ
って、低誘電率層の酸化による変質が防止され、ポイズ
ンドビアを防止できる効果がある。また、配線の抵抗値
を低くかつ安定化することができ、配線層の歩留まりが
向上できる効果がある。さらに、低抗の分布が良くなる
ことから信頼性を向上できる効果がある。(Effect of the Second Embodiment) According to the second embodiment, oxygen radicals in the plasma are suppressed in the ashing after the etching of the contact hole as compared with the formation of the interlayer including the low dielectric constant layer. By lowering the ashing rate, deterioration of the low dielectric constant layer due to oxidation is prevented, and poisoned vias are effectively prevented. In addition, the resistance value of the wiring can be lowered and stabilized, and the yield of the wiring layer can be improved. Further, since the distribution of resistance is improved, the reliability can be improved.
【００６７】（第３実施例）図６の表において、ボーダ
ーレス配線における歩留まり特性と関連する下降特性を
有するガス圧力特性について注目する。(Third Embodiment) In the table of FIG. 6, attention is paid to the gas pressure characteristic having the falling characteristic related to the yield characteristic in the borderless wiring.
【００６８】図６の表および図１０の本発明のガス圧力
対ボーダレス配線歩留まり特性グラフより、ボーダーレ
ス配線の歩留まりとガス圧力との相関から、歩留まりが
８５％以上の時のガス圧力を求めると１０〜３０Ｐａの
範囲内（但し１０Ｐａと３０Ｐａを含む）となる。ポー
ダーレス配線の歩留まりを良くするためには、ガス圧力
を１０〜３０Ｐａの範囲から選択すると所期のボーダー
レス配線の歩留まりになることが分かる。From the table of FIG. 6 and the gas pressure vs. borderless wiring yield characteristic graph of the present invention of FIG. 10, the gas pressure when the yield is 85% or more can be obtained from the correlation between the yield of borderless wiring and the gas pressure. It is within the range of 10 to 30 Pa (including 10 Pa and 30 Pa). It can be seen that in order to improve the yield of the poderless wiring, the gas pressure is selected from the range of 10 to 30 Pa to obtain the desired yield of the borderless wiring.
【００６９】このとき、たとえば、無機ＳＯＧの場合に
は、アッシング時の圧力が高くなるとＳｉ−Ｈ結合が切
れ、Ｓｉ−ＯＨ結合が生じ、この構造変化に起因して、
無機ＳＯＧの誘電率が高くなる。At this time, for example, in the case of inorganic SOG, when the pressure at the time of ashing is increased, the Si—H bond is broken and the Si—OH bond is generated. Due to this structural change,
The dielectric constant of the inorganic SOG becomes high.
【００７０】しかし、本発明のように、プラズマ中のガ
ス圧力を下げて、プラズマ中の酸素ラジカルの量を抑制
（減少）することによって、低誘電率層の酸化による変
質を防止することが可能となる。However, as in the present invention, by lowering the gas pressure in the plasma to suppress (decrease) the amount of oxygen radicals in the plasma, it is possible to prevent alteration of the low dielectric constant layer due to oxidation. Becomes
【００７１】（第３実施例の効果）以上のように第３実
施例によれぱ、低誘電率層を含んだ層間の形成に対し、
接続孔のエッチング後のアッシングにおいて、ガス圧力
を下げることにより、プラズマ中の酸素ラジカルを抑制
し、ポイズンドビアを防止できる効果がある。また、配
線の抵抗値を低くかつ安定化することができ、配線層の
歩留まりが向上できる効果がある。さらに、抵抗の分布
が良くなることから信頼性を向上できる効果がある。(Effects of Third Embodiment) As described above, according to the third embodiment, the formation of the interlayer including the low dielectric constant layer is
In the ashing after the etching of the connection hole, by reducing the gas pressure, oxygen radicals in the plasma can be suppressed, and poisoned via can be prevented. In addition, the resistance value of the wiring can be lowered and stabilized, and the yield of the wiring layer can be improved. Further, since the distribution of resistance is improved, there is an effect that reliability can be improved.
【００７２】（第４実施例）図６の表において、ボーダ
ーレス配線における歩留まり特性と関連する下降特性を
有するオーバーアッシング率特性について注目する。(Fourth Embodiment) In the table of FIG. 6, attention is paid to the over-ashing rate characteristic having the descending characteristic related to the yield characteristic in the borderless wiring.
【００７３】図６の表および図１１の本発明のオーバー
アッシング率／ボーダレス配線歩留まり特性グラフよ
り、ボーダーレス配線の歩留まりとオーバーアッシング
率との相関から、歩留まりが８５％以上の時のオーバー
アッシング率を求めると１００％以下である。ボーダー
レス配線の歩留まりを良くするためには、アッシング処
理時間を発光スペクトルの低下から判定し、低下しきっ
た時点からのオーバーアッシング率を１００％以下とす
るとよいことが分かる。このことは、オーバーアッシン
グ率を下げると、酸素ラジカルが減少し、低誘電率層の
変質が抑制されることになる。From the table of FIG. 6 and the graph of the overashing rate / borderless wiring yield characteristic of the present invention of FIG. 11, the overashing rate when the yield is 85% or more is found from the correlation between the yield of the borderless wiring and the overashing rate. Is 100% or less. In order to improve the yield of the borderless wiring, it is understood that the ashing processing time is determined from the decrease in the emission spectrum, and the overashing rate from the time when the ashing time is completely decreased is 100% or less. This means that if the overashing rate is lowered, oxygen radicals are reduced and the alteration of the low dielectric constant layer is suppressed.
【００７４】前記発光スペクトルとは、ＣＯの発光スペ
クトルであり、燃えるものがなくなると、発光スペクト
ルが変化するので、前記処理時間がわかる。前記オーバ
ーアッシング率の１００％は、実用上の限度を意味す
る。なお、表中のオーバーアッシング率の５０％は測定
上の限界を意味しない。The emission spectrum is the emission spectrum of CO, and the emission spectrum changes when there is nothing to burn, so that the processing time can be known. 100% of the overashing rate means a practical limit. In addition, 50% of the overashing rate in the table does not mean a limit in measurement.
【００７５】（第４実施例の効果）第４実施例によれ
ば、低誘電率層を含んだ層聞絶縁膜の形成に対し、接続
孔のエッチング形成後のアッシングにおいて、過剰なオ
ーバーアッシングによるプラズマ中の酸素ラジカルによ
る低誘電率層の酸化による変質が防止され、ポイズンド
ビアを防止できる効果がある。また、配線の抵抗値を低
くかつ安定化することができ、配線層の歩留まりが向上
できる効果がある。さらに、抵抗の分布が良くなること
から信頼性を向上できる効果がある。(Effects of Fourth Embodiment) According to the fourth embodiment, excessive overashing is caused in the ashing after the etching of the contact hole, as compared with the formation of the interlayer insulating film including the low dielectric constant layer. The deterioration of the low dielectric constant layer due to the oxidation of oxygen radicals in plasma is prevented, and poisoned vias can be prevented. In addition, the resistance value of the wiring can be lowered and stabilized, and the yield of the wiring layer can be improved. Further, since the distribution of resistance is improved, there is an effect that reliability can be improved.
【００７６】（改善点に関する抑制手段）すでに述べた
従来のアッシング法における問題点の改善点（１−１）
〜（１−３）は、以下に示す抑制手段により初期の目的
を達成することができるようになる。
１．以下の（１）〜（３）の特徴について、その抑制態
様を示す。
（１）低誘電率層表面への酸素ラジカルの到達を抑制す
るようにアッシングするとき：
・ （１−１）Ｏ2流量を多くすると、酸素ラジカルの
発生が相対的に少なくなるので、酸素ラジカルの到達を
抑制することができる。
・ （１−２）ガス圧力を下げると、全体の分子量が少
なくなるので、酸素ラジカルの到達を抑制することがで
きる。
・ （１−３）ＲＦパワーを低下させると、酸素ラジカ
ルの発生が少なくなるので、酸素ラジカルの到達を抑制
することができる。
・ （１−４）下部電極温度は格別関係を有しない。
・ （１ー５）陰極降下電圧Ｖｄｃは、酸素ラジカルの
到達と格別関係を有しない。
・ （１−６）オーバーアッシング率を低下することに
より、酸素ラジカルの到達し得る時間を短くすることに
より、酸素ラジカルの到達を抑制することができる。
・ （１−７）アッシングレートを低下することによ
り、酸素ラジカルの量を少なくして、酸素ラジカルの到
達を抑制することができる。
（２）低誘電率層表面に形成される変質層の厚膜化を抑
制するようにアッシングするとき：
・ （２−１）Ｏ2流量を多くすると、酸素ラジカルの
発生が相対的に少なくなるので、酸素ラジカルの到達を
抑制することができる。
・ （２−２）ガス圧力を下げると、全体の分子量が少
なくなるので、酸素ラジカルの到達を抑制することがで
きる。
・ （２−３）ＲＦパワーを低下させると、酸素ラジカ
ルの発生が少なくなるので、酸素ラジカルの到達を抑制
することができる。
・ （２−４）下部電極温度は格別関係を有しない。
・ （２ー５）陰極降下電圧Ｖｄｃは変質層の厚膜化と
格別関係を有しない。
・ （２−６）オーバーアッシング率を低下することに
より、酸素ラジカルの量を少なくして、酸素ラジカルの
到達を抑制することができる。
・ （２−７）アッシングレートを低下することによ
り、酸素ラジカルの量を少なくして、酸素ラジカルの到
達を抑制することができる。
（３）低誘電率層表面に形成される変質層の膜密度を上
げるようにアッシングするとき：
・ （３−１）ガス圧力を低くすると、相対的にプラズ
マ中で発生する酸素イオンの対酸素ラジカル比が大きく
なる。このため、酸素イオンによる変質層形成効果によ
り膜密度を上げることができる。
・ （３−２）ＲＦパワーを上げると、酸素イオンの発
生が多くなり、低誘電体層表面に到達する酸素イオンが
多くなる。従って、酸素イオンによる変質層形成効果に
より膜密度を上げることができる。
・ （３−３）Ｖｄｃを上げると、酸素イオンの低誘電
体層表面への入射エネルギーが大きくなる。従って、酸
素イオンによる変質層形成効果により膜密度を上げるこ
とができる。(Suppressing Means Regarding Improvement Points) Improvement points of the above-mentioned problems in the conventional ashing method (1-1)
With respect to (1-3), the initial purpose can be achieved by the suppressing means described below. 1. With respect to the following features (1) to (3), suppression modes thereof will be shown. (1) When ashing is performed so as to suppress the arrival of oxygen radicals on the surface of the low dielectric constant layer: (1-1) When the O 2 flow rate is increased, the generation of oxygen radicals is relatively reduced. Can be suppressed. (1-2) When the gas pressure is lowered, the molecular weight of the whole is reduced, so that the arrival of oxygen radicals can be suppressed. (1-3) When the RF power is reduced, the generation of oxygen radicals is reduced, so that the arrival of oxygen radicals can be suppressed. -(1-4) The lower electrode temperature has no special relationship. (1-5) The cathode drop voltage Vdc has no special relationship with the arrival of oxygen radicals. (1-6) By reducing the overashing rate, it is possible to suppress the arrival of oxygen radicals by shortening the time that oxygen radicals can reach. (1-7) By decreasing the ashing rate, the amount of oxygen radicals can be reduced and the arrival of oxygen radicals can be suppressed. (2) When ashing is performed so as to suppress thickening of the altered layer formed on the surface of the low dielectric constant layer: (2-1) When the O 2 flow rate is increased, the generation of oxygen radicals is relatively reduced. Therefore, the arrival of oxygen radicals can be suppressed. (2-2) When the gas pressure is lowered, the molecular weight of the whole is reduced, so that the arrival of oxygen radicals can be suppressed. (2-3) When the RF power is reduced, the generation of oxygen radicals is reduced, so that the arrival of oxygen radicals can be suppressed.・ (2-4) Lower electrode temperature has no special relationship. (2-5) Cathode drop voltage Vdc has no special relation with the thickening of the altered layer. (2-6) By decreasing the overashing rate, the amount of oxygen radicals can be reduced and the arrival of oxygen radicals can be suppressed. (2-7) By decreasing the ashing rate, the amount of oxygen radicals can be reduced and the arrival of oxygen radicals can be suppressed. (3) When ashing is performed so as to increase the film density of the altered layer formed on the surface of the low dielectric constant layer: (3-1) When the gas pressure is lowered, oxygen ions against oxygen that are relatively generated in plasma. The radical ratio becomes large. Therefore, the film density can be increased by the effect of forming a deteriorated layer by oxygen ions. (3-2) When the RF power is increased, the number of oxygen ions generated increases, and the number of oxygen ions reaching the surface of the low dielectric layer increases. Therefore, the film density can be increased by the effect of forming an altered layer by oxygen ions. (3-3) Increasing Vdc increases the energy of incidence of oxygen ions on the surface of the low dielectric layer. Therefore, the film density can be increased by the effect of forming an altered layer by oxygen ions.
【００７７】[0077]
【発明の効果】本発明は以下の効果を奏する。The present invention has the following effects.
【００７８】低誘電率層のエッチングに用いたレジスト
マスクをアッシングする工程であって、前記低誘電率層
表面への酸素ラジカルの到達を抑制するようにアッシン
グする手順、または、低誘電率層のエッチングに用いた
レジストマスクをアッシングする工程であって、前記低
誘電率層表面に形成される変質層の膜厚化を抑制するよ
うにアッシングする手順、または、低誘電率層のエッチ
ングに用いたレジストマスクをアッシングする工程であ
って、前記低誘電率層表面に形成される変質層の膜密度
を上げるようにアッシングする手順のいずれかを行う半
導体素子の製造方法としたので、低誘電率層の変質に伴
うポイズンドビアの発生を抑制することができる。In the step of ashing the resist mask used for etching the low dielectric constant layer, ashing is performed so as to suppress the oxygen radicals from reaching the surface of the low dielectric constant layer, or In the step of ashing the resist mask used for etching, the procedure of ashing so as to suppress the film thickness of the altered layer formed on the surface of the low dielectric constant layer, or used for etching the low dielectric constant layer Since the step of ashing the resist mask is a method for manufacturing a semiconductor device, the method includes any one of the steps of ashing so as to increase the film density of the altered layer formed on the surface of the low dielectric constant layer. It is possible to suppress the generation of poisoned via due to the alteration of the.
【００７９】また、上で述べた手順のいずれかを行う半
導体素子の製造方法としたので、低誘電率層の層間絶縁
膜について、膜厚が薄く、膜密度の高い膜を形成でき、
ポイズンドビアの発生を抑制することができる。Since the method for manufacturing a semiconductor element is performed by performing any one of the procedures described above, a thin film having a high film density can be formed as an interlayer insulating film of a low dielectric constant layer.
It is possible to suppress the occurrence of poisoned via.
【図１】本発明の層間に低誘電率層としてＭＳＱ膜を適
用した場合の積層体の製造工程図である。FIG. 1 is a manufacturing process diagram of a laminate in which an MSQ film is applied as a low dielectric constant layer between layers according to the present invention.
【図２】本発明のアッシング装置の構成図である。FIG. 2 is a configuration diagram of an ashing device of the present invention.
【図３】一般的なアッシャー（アッシング装置）を用い
た時の２層配線の接続孔の抵抗特性を示す図である。FIG. 3 is a diagram showing resistance characteristics of a connection hole of a two-layer wiring when a general asher (ashing device) is used.
【図４】本発明のアッシャーを用いた時の２層配線の接
続孔の抵抗特性を示す図である。FIG. 4 is a diagram showing resistance characteristics of connection holes of two-layer wiring when the asher of the present invention is used.
【図５】従来例のポイズンドビアの説明図である。FIG. 5 is an explanatory diagram of a conventional poisoned via.
【図６】本発明の図１の製造工程によって作成した２層
の配線チエーンにおける接続孔の抵抗を１０Ω／個以下
と規格した時の歩留まり関連特性を示す表である。6 is a table showing yield-related characteristics when the resistance of connection holes in a two-layer wiring chain created by the manufacturing process of FIG. 1 of the present invention is specified to be 10 Ω / piece or less.
【図７】従来のボーダー配線とボーダーレス配線の構造
説明図である。FIG. 7 is a structural explanatory view of conventional border wiring and borderless wiring.
【図８】本発明のＶｄｃ／ボーダレス配線歩留まり特性
グラフである。FIG. 8 is a Vdc / borderless wiring yield characteristic graph of the present invention.
【図９】本発明のアッシングレート／ボーダレス配線歩
留まり特性グラフである。FIG. 9 is an ashing rate / borderless wiring yield characteristic graph of the present invention.
【図１０】本発明のガス圧力／ボーダレス配線歩留まり
特性グラフである。FIG. 10 is a gas pressure / borderless wiring yield characteristic graph of the present invention.
【図１１】本発明のオーバーアッシング率／ボーダレス
配線歩留まり特性グラフである。FIG. 11 is an overashing rate / borderless wiring yield characteristic graph of the present invention.
１０、１５ ＳｉＯ2膜 １１、１３、１８、２０、２２ ＴｉＮ膜 １２、２１ Ａｌ膜 １４ ＭＳＱ膜 １６ フォトレジスト膜 １７ 接続孔 １９ Ｗプラグ ２３ ボイド ４０ アッシング装置 ４１ 石英チャンバー ４２ プラズマ ４３ ウエハ ４４ 支持体 ４５ 上部電極 ４６ 下部電極 ４７ ＲＦ電源 ４８ 排気ポンプ10, 15 SiO 2 film 11, 13, 18, 20, 22 TiN film 12, 21 Al film 14 MSQ film 16 Photoresist film 17 Connection hole 19 W plug 23 Void 40 Ashing device 41 Quartz chamber 42 Plasma 43 Wafer 44 Support 45 upper electrode 46 lower electrode 47 RF power source 48 exhaust pump
Claims (19)
トマスクをアッシングする工程であって、前記低誘電率
層表面への酸素ラジカルの到達を抑制するようにアッシ
ングすることを特徴とする半導体素子の製造方法。1. A semiconductor device comprising a step of ashing a resist mask used for etching a low dielectric constant layer, wherein the ashing is performed so as to prevent oxygen radicals from reaching the surface of the low dielectric constant layer. Manufacturing method.
板の陰極降下電圧を制御することによって行うことを特
徴とする請求項１記載の半導体素子の製造方法。2. The method for manufacturing a semiconductor element according to claim 1, wherein the oxygen radicals are suppressed from reaching by controlling the cathode drop voltage of the substrate to be processed.
Ｖの間の値とすることを特徴とする請求項２記載の半導
体素子の製造方法。3. The cathode drop voltage is -330 to -418.
The method for manufacturing a semiconductor device according to claim 2, wherein the value is set to a value between V.
板のアッシングレートを下げることによって行うことを
特徴とする請求項１記載の半導体素子の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the reaching of oxygen radicals is suppressed by lowering the ashing rate of the substrate to be processed.
／分以下とすることを特徴とする請求項４記載の半導休
素子の製造方法。5. The ashing rate is 656.3 nm
5. The method for manufacturing a semiconductor device according to claim 4, wherein the amount is not more than 1 / minute.
下げることによって行うことを特徴とする請求項１記載
の半導体素子の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein the suppression of the oxygen radical arrival is performed by lowering the gas pressure.
ることを特徴とする請求項６記載の半導体素子の製造方
法。7. The method for manufacturing a semiconductor device according to claim 6, wherein the gas pressure is set to a value between 10 and 30 Pa.
板へのオーバーアッシングを下げることによって行うこ
とを特徴とする請求項１記載の半導体素子の製造方法。8. The method of manufacturing a semiconductor element according to claim 1, wherein the oxygen radicals are suppressed from reaching the target substrate by reducing overashing.
とすることを特徴とする請求項８記載の半導体素子の製
造方法。9. The method of manufacturing a semiconductor device according to claim 8, wherein the overashing is 100% or less.
ストマスクをアッシングする工程であって、前記低誘電
率層表面に形成される変質層の厚膜化を抑制するように
アッシングすることを特徴とする半導体素子の製造方
法。10. The step of ashing the resist mask used for etching the low dielectric constant layer, wherein the ashing is performed so as to suppress the thickening of the deteriorated layer formed on the surface of the low dielectric constant layer. And a method for manufacturing a semiconductor device.
基板の陰極降下電圧を制御することによって行うことを
特徴とする請求項１０記載の半導体素子の製造方法。11. The method of manufacturing a semiconductor device according to claim 10, wherein the reaching of the oxygen radicals is suppressed by controlling the cathode drop voltage of the substrate to be processed.
８Ｖの間の値とすることを特徴とする請求項１１記載の
半導体素子の製造方法。12. The cathode fall voltage is set to -330 to -41.
The method of manufacturing a semiconductor device according to claim 11, wherein the value is set to a value between 8V.
基板のアッシングレートを下げることによって行うこと
を特徴とする請求項１０記載の半導体素子の製造方法。13. The method of manufacturing a semiconductor device according to claim 10, wherein the inhibition of the oxygen radical arrival is performed by lowering the ashing rate of the substrate to be processed.
ｍ／分以下とすることを特徴とする請求項１３記載の半
導休素子の製造方法。14. The ashing rate is set to 656.3n.
14. The method for manufacturing a semiconductor device according to claim 13, wherein m / min or less.
を下げることによって行うことを特徴とする請求項１０
記載の半導体素子の製造方法。15. The suppression of the oxygen radical arrival is performed by lowering the gas pressure.
A method for manufacturing the semiconductor device described above.
値とすることを特徴とする請求項１５記載の半導体素子
の製造方法。16. The method of manufacturing a semiconductor device according to claim 15, wherein the gas pressure is set to a value between 10 and 30 Pa.
基板へのオーバーアッシングを下げることによって行う
ことを特徴とする請求項１０記載の半導体素子の製造方
法。17. The method of manufacturing a semiconductor element according to claim 10, wherein the reaching of the oxygen radicals is suppressed by reducing overashing on the substrate to be processed.
下とすることを特徴とする請求項１７記載の半導体素子
の製造方法。18. The method of manufacturing a semiconductor device according to claim 17, wherein the overashing is 100% or less.
ストマスクをアッシングする工程であって、前記低誘電
率層表面に形成される変質層の膜密度を上げるようにア
ッシングすることを特徴とする半導体素子の製造方法。19. A step of ashing a resist mask used for etching a low dielectric constant layer, wherein ashing is performed so as to increase a film density of an altered layer formed on the surface of the low dielectric constant layer. Manufacturing method of semiconductor device.
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| Application Number | Priority Date | Filing Date | Title |
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| JP2002124427A JP2003318157A (en) | 2002-04-25 | 2002-04-25 | Method of manufacturing semiconductor element |
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| Publication Number | Publication Date |
|---|---|
| JP2003318157A true JP2003318157A (en) | 2003-11-07 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508743A (en) * | 2004-08-02 | 2008-03-21 | ラム リサーチ コーポレーション | Method for stripping photoresist from an etched wafer |
| JP2009111324A (en) * | 2007-10-29 | 2009-05-21 | Toshiba Corp | Method of manufacturing semiconductor device |
| JP2010171457A (en) * | 2010-04-22 | 2010-08-05 | Fujitsu Semiconductor Ltd | Method for manufacturing semiconductor device |
-
2002
- 2002-04-25 JP JP2002124427A patent/JP2003318157A/en active Pending
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