JP2003309125A - Bipolar transistor - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a bipolar transistor having a structure for preventing an increase in a collector resistance caused by being thinned by etching a sub- collector layer. <P>SOLUTION: HBT 1 has a substrate 2 composed of a semi-insulating InP, a sub-collector layer 3 formed on the substrate 2, an insertion layer 4 formed on the sub-collector layer 3, a main mesa 10 formed on the insertion layer 4, and an emitter contact mesa 8 formed on the main mesa 10. The main mesa 10 includes a collector layer 5, a base layer 6, and an emitter layer 7. The sub-collector layer 3, the collector layer 5 and the emitter contact mesa 8 are composed of In<SB>x</SB>Ga<SB>1-x</SB>As. The insertion layer 4 and the emitter layer 7 are formed of InP. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、III−Ｖ族化合物
半導体から構成されるバイポーラトランジスタに関す
る。TECHNICAL FIELD The present invention relates to a bipolar transistor composed of a III-V group compound semiconductor.

【０００２】[0002]

【従来の技術】ＩｎＰ基板上に形成されるＩｎＧａＡｓ
／ＩｎＰ系のヘテロ接合バイポーラトランジスタ(Heter
o-junction Bipolar Transistor：ＨＢＴ)は、光通信シ
ステムの増幅器として使用されつつある。このＨＢＴ
は、ｎ⁺型ＩｎＧａＡｓサブコレクタ層、ｎ型ＩｎＧａ
Ａｓコレクタ層、ｐ＋型ＩｎＧａＡｓベース層、ｎ-型
ＩｎＰエミッタ層、およびｎ⁺型エミッタコンタクト層
をこの順にＩｎＰ基板上に形成することにより構成され
る。上記のように、コレクタ層およびサブコレクタ層
は、いずれもＩｎＧａＡｓからなる。2. Description of the Related Art InGaAs formed on an InP substrate
/ InP-based heterojunction bipolar transistor (Heter
o-junction Bipolar Transistor (HBT) is being used as an amplifier in an optical communication system. This HBT
Is an n ⁺ type InGaAs subcollector layer, an n type InGa
The As collector layer, the p + type InGaAs base layer, the n- type InP emitter layer, and the n ⁺ type emitter contact layer are formed in this order on the InP substrate. As described above, both the collector layer and the subcollector layer are made of InGaAs.

【０００３】[0003]

【発明が解決しようとする課題】このようなＨＢＴは、
以下のように製造される。すなわち、先ず、サブコレク
タ層を形成するためのサブコレクタ膜と、コレクタ層を
形成するためのコレクタ膜と、ベース層を形成するため
のベース膜と、エミッタ層を形成するためのエミッタ膜
と、エミッタコンタクト層を形成するためのエミッタコ
ンタクト膜とをこの順にＩｎＰ基板上に成長する。次
に、第１のエッチングマスクを用いてエミッタコンタク
ト膜をエッチングして、所定の形状のエミッタコンタク
ト層を形成する。次いで、第２のエッチングマスクを用
いて、エミッタ膜、ベース膜、およびコレクタ膜をエッ
チングして、エミッタ層、ベース層、およびコレクタ層
を形成する。この後、第３のエッチングマスクを用いて
サブコレクタ膜をエッチングし、サブコレクタ層を形成
するとともに、素子分離を行う。引き続き、エミッタ層
上にエミッタ電極を形成し、ベース層上にベース電極を
形成し、サブコレクタ層上にコレクタ電極を形成する
と、ＨＢＴが完成する。Such an HBT has the following problems.
It is manufactured as follows. That is, first, a subcollector film for forming a subcollector layer, a collector film for forming a collector layer, a base film for forming a base layer, and an emitter film for forming an emitter layer, An emitter contact film for forming an emitter contact layer and an emitter contact film are grown in this order on the InP substrate. Next, the emitter contact film is etched using the first etching mask to form an emitter contact layer having a predetermined shape. Then, the emitter film, the base film, and the collector film are etched using the second etching mask to form the emitter layer, the base layer, and the collector layer. After that, the subcollector film is etched using the third etching mask to form a subcollector layer and element isolation is performed. Subsequently, an HBT is completed by forming an emitter electrode on the emitter layer, forming a base electrode on the base layer, and forming a collector electrode on the subcollector layer.

【０００４】上記の製造手順に関し、本発明者は以下の
問題を見出した。第２のエッチングマスクを用いてコレ
クタ膜をエッチングする際、コレクタ膜とサブコレクタ
膜とはいずれもＩｎＧａＡｓからなるため、コレクタ膜
とサブコレクタ膜との界面でエッチングを停止させるの
が難しい。サブコレクタ層上にコレクタ膜の一部が残っ
ていると、コレクタ電極は、サブコレクタ層に比べて電
子濃度が低いコレクタ膜上に設けられることとなる。そ
のため、コレクタ電極の接触抵抗を十分に下げることが
できなくなる。コレクタ膜を確実に除去するためにはオ
ーバーエッチングが効果的であるが、エッチングし過ぎ
るとサブコレクタ膜が薄くなってしまう。サブコレクタ
膜が薄くなると、十分な厚さを有するサブコレクタ層を
得ることができなくなり、コレクタ抵抗が増大してしま
うこととなる。また、コレクタ膜をエッチングする際に
は、エッチング速度は基板面内で僅かながら異なるた
め、エッチング後、基板面内でのサブコレクタ層の厚さ
が異なってしまう。このため、同一基板から得られるＨ
ＢＴの特性にばらつきが生じてしまうこととなる。Regarding the above manufacturing procedure, the present inventor has found the following problems. When the collector film is etched using the second etching mask, it is difficult to stop the etching at the interface between the collector film and the subcollector film because both the collector film and the subcollector film are made of InGaAs. When a part of the collector film remains on the sub-collector layer, the collector electrode is provided on the collector film having a lower electron concentration than the sub-collector layer. Therefore, the contact resistance of the collector electrode cannot be lowered sufficiently. Over-etching is effective for surely removing the collector film, but if it is over-etched, the sub-collector film becomes thin. If the sub-collector film becomes thin, it becomes impossible to obtain a sub-collector layer having a sufficient thickness, and the collector resistance will increase. Further, when the collector film is etched, the etching rate is slightly different in the substrate surface, so that the thickness of the subcollector layer in the substrate surface is different after etching. Therefore, H obtained from the same substrate
This causes variations in BT characteristics.

【０００５】本発明は、サブコレクタ層がエッチングさ
れて薄くなってしまうことに起因するコレクタ抵抗の増
加を防止できる構造を有するバイポーラトランジスタを
提供することを目的とする。An object of the present invention is to provide a bipolar transistor having a structure capable of preventing an increase in collector resistance due to the subcollector layer being thinned by etching.

【０００６】[0006]

【課題を解決するための手段】本発明に係るバイポーラ
トランジスタは、(１)ＩｎＰ基板と、(２)ＩｎＰ基板上
に設けられたＩｎＧａＡｓサブコレクタ層と、(３)Ｉｎ
ＧａＡｓサブコレクタ層上に設けられたＩｎＧａＡｓコ
レクタ層と、(４)ＩｎＧａＡｓコレクタ層上に設けられ
たＩｎＧａＡｓベース層と、(５)ＩｎＧａＡｓベース層
上に設けられたＩｎＰエミッタ層と、(６)ＩｎＧａＡｓ
サブコレクタ層とＩｎＧａＡｓコレクタ層との間に設け
られたＩｎＰ挿入層と、を備える。A bipolar transistor according to the present invention comprises (1) an InP substrate, (2) an InGaAs subcollector layer provided on the InP substrate, and (3) an InP substrate.
An InGaAs collector layer provided on the GaAs subcollector layer, (4) an InGaAs base layer provided on the InGaAs collector layer, (5) an InP emitter layer provided on the InGaAs base layer, and (6) InGaAs
And an InP insertion layer provided between the subcollector layer and the InGaAs collector layer.

【０００７】上記の構成のバイポーラトランジスタは、
ＩｎＧａＡｓサブコレクタ層とＩｎＧａＡｓコレクタ層
との間にＩｎＰ挿入層を有する。このようなバイポーラ
トランジスタを製造する際には、ＩｎＧａＡｓサブコレ
クタ層を形成するためのサブコレクタ膜と、ＩｎＰ挿入
層を形成するための挿入膜と、ＩｎＧａＡｓコレクタ層
を形成するためのコレクタ膜とがこの順に堆積される。
ここで、コレクタ膜はＩｎＧａＡｓから構成され、挿入
膜はＩｎＰから構成される。コレクタ膜をエッチングし
てコレクタ層を形成するときには、ＩｎＧａＡｓに比べ
ＩｎＰに対するエッチング速度が遅いエッチング液を用
いることにより、挿入膜を殆どエッチングすることな
く、コレクタ膜の不要部のみを除去できる。挿入膜がエ
ッチングされないため、挿入膜の下地であるサブコレク
タ膜もまたエッチングされることはない。したがって、
サブコレクタ膜から形成されるＩｎＧａＡｓサブコレク
タ層の厚さが薄くなってしまうことはない。そのため、
ＩｎＧａＡｓサブコレクタ層がエッチングされて薄くな
ってしまうことに起因するコレクタ抵抗の増加を防止で
きる。The bipolar transistor having the above structure is
An InP insertion layer is provided between the InGaAs subcollector layer and the InGaAs collector layer. When manufacturing such a bipolar transistor, a subcollector film for forming an InGaAs subcollector layer, an insertion film for forming an InP insertion layer, and a collector film for forming an InGaAs collector layer are formed. It is deposited in this order.
Here, the collector film is made of InGaAs and the insertion film is made of InP. When the collector layer is formed by etching the collector film, an etching solution having a slower etching rate for InP than InGaAs is used, so that only the unnecessary portion of the collector film can be removed with almost no etching of the insertion film. Since the insertion film is not etched, the subcollector film, which is the base of the insertion film, is also not etched. Therefore,
The thickness of the InGaAs subcollector layer formed from the subcollector film does not become thin. for that reason,
It is possible to prevent an increase in collector resistance due to the InGaAs subcollector layer being thinned by etching.

【０００８】また、エミッタ層は、ベース層を構成する
ＩｎＧａＡｓよりもエネルギーバンドギャップが大きい
ＩｎＰから構成されることとなるため、正孔がベース層
からエミッタ層の方向に移動するのを抑制できる。故
に、電流増幅率が向上される。Further, since the emitter layer is made of InP having a larger energy band gap than InGaAs forming the base layer, it is possible to suppress the movement of holes from the base layer toward the emitter layer. Therefore, the current amplification factor is improved.

【０００９】また、上記のバイポーラトランジスタは、
(１)ＩｎＰエミッタ層上に設けられたＩｎＧａＡｓエミ
ッタコンタクト層と、(２)ＩｎＧａＡｓエミッタコンタ
クト層上に設けられたエミッタ電極と、(３)ＩｎＰエミ
ッタ層上に設けられ、ＩｎＰエミッタ層を通してＩｎＧ
ａＡｓベース層に接続するベース電極と、(４)ＩｎＰ挿
入層上に設けられ、ＩｎＰ挿入層を通してＩｎＧａＡｓ
サブコレクタ層に接続するコレクタ電極と、を更に備え
る。このようにすれば、エミッタ層を除去してベース上
にベース電極を直接形成し、且つ、挿入層を除去してサ
ブコレクタ層上にコレクタ電極を直接形成する場合に比
べ、製造工程数を低減できる。Further, the bipolar transistor described above is
(1) An InGaAs emitter contact layer provided on the InP emitter layer, (2) an emitter electrode provided on the InGaAs emitter contact layer, (3) provided on the InP emitter layer, and an InG emitter layer
a base electrode connected to the aAs base layer, and (4) provided on the InP insertion layer, and through the InP insertion layer, InGaAs
And a collector electrode connected to the subcollector layer. By doing so, the number of manufacturing steps is reduced as compared with the case where the emitter layer is removed and the base electrode is directly formed on the base, and the insertion layer is removed and the collector electrode is directly formed on the sub-collector layer. it can.

【００１０】また、上記のバイポーラトランジスタは、
(１)ＩｎＰエミッタ層上に設けられたＩｎＧａＡｓエミ
ッタコンタクト層と、(２)ＩｎＧａＡｓエミッタコンタ
クト層上に設けられたエミッタ電極と、(３)ＩｎＰエミ
ッタ層上に設けられ、ＩｎＰエミッタ層を通してＩｎＧ
ａＡｓベース層に接続するベース電極と、(４)ＩｎＰ挿
入層の一部が除去されて露出したＩｎＧａＡｓサブコレ
クタ層上に設けられたコレクタ電極と、を更に備えるよ
うにしてもよい。この場合には、コレクタ抵抗をより低
減できる。Further, the above bipolar transistor is
(1) An InGaAs emitter contact layer provided on the InP emitter layer, (2) an emitter electrode provided on the InGaAs emitter contact layer, (3) provided on the InP emitter layer, and an InG emitter layer
A base electrode connected to the aAs base layer and (4) a collector electrode provided on the InGaAs subcollector layer, which is exposed by removing a part of the InP insertion layer, may be further provided. In this case, the collector resistance can be further reduced.

【００１１】また、挿入層の厚さは１０ｎｍ以上５０ｎ
ｍ以下であると好ましい。このようにすれば、上述のコ
レクタ膜をエッチングする際、挿入層がエッチングされ
ずに残ることを確実にできる。The thickness of the insertion layer is 10 nm or more and 50 n.
It is preferably m or less. By doing this, it is possible to ensure that the insertion layer remains without being etched when the collector film is etched.

【００１２】さらに、挿入層のキャリア濃度は１×１０
¹⁸ｃｍ^-3以上２×１０¹⁹ｃｍ^-3以下であると好ましい。
このようにすれば、挿入層がバイポーラトランジスタを
流れる電流を阻害することがなく、結果として当該バイ
ポーラトランジスタは所望の特性を発揮できる。Further, the carrier concentration of the insertion layer is 1 × 10.
It is preferably ¹⁸ cm ⁻³ or more and 2 × 10 ¹⁹ cm ⁻³ or less.
In this way, the insertion layer does not block the current flowing through the bipolar transistor, and as a result, the bipolar transistor can exhibit desired characteristics.

【００１３】また、上記のバイポーラトランジスタは、
無機絶縁膜を更に備え、無機絶縁膜は、ＩｎＧａＡｓサ
ブコレクタ層、ＩｎＰ挿入層、ＩｎＧａＡｓコレクタ
層、ＩｎＧａＡｓベース層、ＩｎＰエミッタ層、および
ＩｎＧａＡｓエミッタコンタクト層を覆っていると好ま
しい。このようにすれば、上記各層のうち電極または他
の半導体層に接しない部分の半導体面が不動態化される
とともに、バイポーラトランジスタを使用する環境から
のナトリウムや水分の浸入が防止される。Further, the above bipolar transistor is
An inorganic insulating film is further provided, and the inorganic insulating film preferably covers the InGaAs subcollector layer, the InP insertion layer, the InGaAs collector layer, the InGaAs base layer, the InP emitter layer, and the InGaAs emitter contact layer. In this way, the semiconductor surface of each of the layers not in contact with the electrodes or other semiconductor layers is passivated, and sodium and moisture are prevented from entering from the environment where the bipolar transistor is used.

【００１４】上記バイポーラトランジスタは、(１)半導
体基板上にＩｎＧａＡｓから構成されるサブコレクタ膜
を設ける工程と、(２)サブコレクタ膜上に、ＩｎＰから
構成される半導体膜を設ける工程と、(３)この半導体膜
上に、ＩｎＧａＡｓから構成されるコレクタ膜を設ける
工程と、(４)コレクタ膜上に、ＩｎＧａＡｓから構成さ
れるベース膜を設ける工程と、(５)ベース膜上に、Ｉｎ
Ｐから構成されるエミッタ膜を設ける工程と、(６)エミ
ッタ膜をエッチングしてＩｎＰエミッタ層を形成する工
程と、(７)ベース膜をエッチングしてＩｎＧａＡｓベー
ス層を形成する工程と、(８)ＩｎＧａＡｓに比べＩｎＰ
に対するエッチング速度が遅いエッチング液を用いて、
コレクタ膜の一部をエッチングしてＩｎＧａＡｓコレク
タ層を形成するとともに半導体膜を露出させる工程と、
を備える製造方法により製造されることができる。ま
た、上記のエッチング液は、リン酸および過酸化水素を
含むと好適である。In the bipolar transistor, (1) a step of providing a subcollector film made of InGaAs on the semiconductor substrate, and (2) a step of providing a semiconductor film made of InP on the subcollector film, 3) a step of providing a collector film made of InGaAs on this semiconductor film, (4) a step of providing a base film made of InGaAs on the collector film, and (5) a step of forming In on the base film.
A step of providing an emitter film composed of P, (6) a step of etching the emitter film to form an InP emitter layer, (7) a step of etching the base film to form an InGaAs base layer, (8) ) InP compared to InGaAs
Using an etching solution with a slow etching rate for
A step of etching a part of the collector film to form an InGaAs collector layer and exposing the semiconductor film;
Can be manufactured by a manufacturing method including. Further, it is preferable that the above-mentioned etching liquid contains phosphoric acid and hydrogen peroxide.

【００１５】[0015]

【発明の実施の形態】以下、本発明に係るバイポーラト
ランジスタの好適な実施形態について図面を参照しなが
ら説明する。本実施形態では、III−Ｖ族化合物半導体
系のＨＢＴ、特にＩｎＰ基板を用いて製造されるＨＢＴ
について説明する。なお、図面の説明においては、同一
の要素には同一の符号を付し、重複する説明は省略す
る。また、図面においては、ＩｎＰ基板上に成長される
各エピタキシャル層の層厚の比率など、寸法比率は説明
のものとは必ずしも一致していない。また、結晶面方位
および結晶軸方向は、例示的に示されたものであり、結
晶学的に等価な面方位および軸方向を含む。BEST MODE FOR CARRYING OUT THE INVENTION Preferred embodiments of a bipolar transistor according to the present invention will be described below with reference to the drawings. In this embodiment, a III-V compound semiconductor-based HBT, particularly an HBT manufactured using an InP substrate.
Will be described. In the description of the drawings, the same elements will be denoted by the same reference symbols, without redundant description. Further, in the drawings, the dimensional ratios such as the ratio of the layer thickness of each epitaxial layer grown on the InP substrate do not necessarily match those described. The crystal plane orientation and the crystal axis direction are shown as examples, and include crystallographically equivalent plane orientations and axial directions.

【００１６】（第１の実施形態）初めに、第１実施形態
によるＨＢＴの構成について説明する。図１(Ａ)は、第
１実施形態のＨＢＴの平面図である。図１(Ｂ)は、図１
(Ａ)のＩ−Ｉ線に沿った断面図である。このＩ−Ｉ線は
半導体結晶の結晶方位の〔０１−１〕方向に伸びる線で
ある。(First Embodiment) First, the configuration of the HBT according to the first embodiment will be described. FIG. 1A is a plan view of the HBT according to the first embodiment. FIG. 1B is the same as FIG.
It is sectional drawing which followed the II line | wire of (A). The II line is a line extending in the [01-1] direction of the crystal orientation of the semiconductor crystal.

【００１７】図１(Ｂ)を参照すると、ＨＢＴ１は、半絶
縁性ＩｎＰから構成される基板２と、基板２上に形成さ
れたサブコレクタ層３と、サブコレクタ層３上に形成さ
れた挿入層４と、挿入層４上に形成された主要部メサ１
０と、主要部メサ１０上に形成されたエミッタコンタク
トメサ８とを有する。主要部メサ１０は、コレクタ層
５、ベース層６、およびエミッタ層７を含んでいる。Referring to FIG. 1B, the HBT 1 includes a substrate 2 made of semi-insulating InP, a sub-collector layer 3 formed on the substrate 2, and an insertion formed on the sub-collector layer 3. Layer 4 and main part mesa 1 formed on insertion layer 4
0 and an emitter contact mesa 8 formed on the main part mesa 10. The main part mesa 10 includes a collector layer 5, a base layer 6, and an emitter layer 7.

【００１８】サブコレクタ層３、主要部メサ１０に含ま
れる各層４〜６、およびエミッタコンタクトメサ８の材
料、厚さ、添加される不純物、およびキャリア濃度を例
示すると、表１に示す通りである。表１の通り、サブコ
レクタ層３、挿入層４、コレクタ層５、エミッタ層７、
およびエミッタコンタクトメサ８には、ドナー不純物と
してシリコン(Ｓｉ)が添加されている。エミッタ層７
は、不純物が意図的に添加されないＩｎＰから形成され
ている。ベース層６にはアクセプタ不純物として炭素
(Ｃ)が添加されている。アクセプタ不純物として炭素を
用いる場合には、ベース層に添加される不純物の濃度を
最大４．０×１０¹⁹ｃｍ^-3程度とできる。このため、亜
鉛(Ｚｎ)をアクセプタ不純物として用いる場合に比べ、
ベース層６の正孔濃度を高くすることができる。よっ
て、炭素をアクセプタ不純物とすれば、Ｚｎの場合に比
べ、高い電流増幅率を有するＨＢＴを製造することが可
能である。The materials, thicknesses, impurities added, and carrier concentrations of the subcollector layer 3, the layers 4 to 6 included in the main part mesa 10 and the emitter contact mesa 8 are shown in Table 1 below. . As shown in Table 1, the sub-collector layer 3, the insertion layer 4, the collector layer 5, the emitter layer 7,
Silicon (Si) is added to the emitter contact mesa 8 as a donor impurity. Emitter layer 7
Is formed of InP to which impurities are not intentionally added. Carbon is used as an acceptor impurity in the base layer 6.
(C) is added. When carbon is used as the acceptor impurity, the concentration of the impurity added to the base layer can be about 4.0 × 10 ¹⁹ cm ⁻³ at maximum. Therefore, compared with the case where zinc (Zn) is used as an acceptor impurity,
The hole concentration of the base layer 6 can be increased. Therefore, when carbon is used as the acceptor impurity, it is possible to manufacture an HBT having a higher current amplification factor than that of Zn.

【表１】 [Table 1]

【００１９】また、挿入層４およびエミッタ層７はＩｎ
Ｐから構成され、これらを除く他の層またはメサはＩｎ
_xＧａ_1-xＡｓから構成される(以下、ＩｎＧａＡｓと記
す)。このＩｎＧａＡｓのＩｎ組成比ｘはＩｎＰ基板に
対して格子整合するように選択され、好ましくはｘ＝
０．５３である。ここで、格子整合とは半導体層の格子
定数と基板の格子定数との差が概ね−０．１〜＋０．１
％の場合を意味する。The insertion layer 4 and the emitter layer 7 are made of In
The other layers or mesas except P are In
composed of _x Ga _1-x As (hereinafter referred to as InGaAs). The In composition ratio x of this InGaAs is selected so as to be lattice-matched to the InP substrate, and preferably x =
It is 0.53. Here, the lattice matching means that the difference between the lattice constant of the semiconductor layer and the lattice constant of the substrate is approximately -0.1 to +0.1.
% Means the case.

【００２０】図１(Ａ)を参照すると、エミッタコンタク
トメサ８の平面形状は略長方形であり、その長辺は結晶
方位の〔０１１〕方向に伸び、短辺は結晶方位の〔０１
−１〕方向に伸びている。また、エミッタコンタクトメ
サ８の結晶方位〔０１１〕方向に伸びる側面は、図１
(Ｂ)に示される通り、逆メサ状に形成されている。Referring to FIG. 1A, the plane shape of the emitter contact mesa 8 is substantially rectangular, with its long side extending in the [011] direction of the crystal orientation and its short side being [011] of the crystal orientation.
-1] direction. The side surface extending in the crystal orientation [011] direction of the emitter contact mesa 8 is shown in FIG.
As shown in (B), it is formed in an inverted mesa shape.

【００２１】エミッタコンタクトメサ８上にはエミッタ
電極２１が設けられ、エミッタ層７上にはベース電極２
２が設けられ、挿入層４上にはコレクタ電極２３が設け
られている。エミッタ電極２１は、図１(Ａ)に示す通
り、略長方形であり、その幅は１μｍ程度であり、長さ
は１０μｍ〜１００μｍの範囲とできる。ベース電極２
２は２つ設けられており、その間にエミッタコンタクト
メサ８が配置されている。また、ＨＢＴ１ではコレクタ
電極２３は主要部メサ１０の一側面に向かい合うよう設
けられているが、主要部メサ１０が間に配置されるよう
に２つ設けてもよい。これらの電極２１，２２，２３は
いずれも白金(Ｐｔ)、チタン(Ｔｉ)、Ｐｔ、金(Ａｕ)と
いった金属からなる膜を含む。ここで、Ａｕ膜の厚さは
１６０ｎｍ程度とでき、他の金属膜の厚さは２０ｎｍ程
度とできる。これらの金属膜を真空蒸着し熱処理を行う
ことにより、電極２１，２２，２３は形成される。な
お、ベース電極２２は、エミッタ層７上に設けられてい
るが、熱処理中に金属原子がエミッタ層７を通過しベー
ス層６へ拡散するため、ベース層６と実質的に接続され
ている。An emitter electrode 21 is provided on the emitter contact mesa 8 and a base electrode 2 is provided on the emitter layer 7.
2 is provided, and a collector electrode 23 is provided on the insertion layer 4. As shown in FIG. 1A, the emitter electrode 21 is substantially rectangular, its width is about 1 μm, and its length can be in the range of 10 μm to 100 μm. Base electrode 2
Two 2 are provided, and the emitter contact mesa 8 is arranged between them. Further, in the HBT 1, the collector electrode 23 is provided so as to face one side surface of the main part mesa 10, but two collector electrodes 23 may be provided so that the main part mesa 10 is arranged therebetween. Each of these electrodes 21, 22, and 23 includes a film made of a metal such as platinum (Pt), titanium (Ti), Pt, and gold (Au). Here, the Au film can have a thickness of about 160 nm, and the other metal films can have a thickness of about 20 nm. The electrodes 21, 22, and 23 are formed by vacuum deposition of these metal films and heat treatment. Although the base electrode 22 is provided on the emitter layer 7, since metal atoms pass through the emitter layer 7 and diffuse into the base layer 6 during the heat treatment, the base electrode 22 is substantially connected to the base layer 6.

【００２２】図２は、ＨＢＴ１のエネルギーバンド構造
を示す模式図である。図示の通り、エミッタ層７を挟む
エミッタコンタクトメサ８およびベース層６(ＩｎＧａ
Ａｓ)との界面において、伝導帯の下端Ｅ_cおよび価電子
帯の上端Ｅ_vに不連続が生じている。エミッタ層７は、
ＩｎＰから構成されるため、ＩｎＧａＡｓよりもエネル
ギーバンドギャップが大きい。よって、エミッタ層７は
電子および正孔の何れに対しても障壁層となる。しか
し、エミッタ層７の厚さは１０ｎｍ程度であるため、伝
導帯中の電子は、エミッタ層７をトンネルしてエミッタ
コンタクトメサ８からベース層６へ容易に移動できる。
一方、価電子帯中の正孔は、エミッタ層７をトンネルで
きないため、ベース層６からエミッタコンタクトメサ８
へ容易には移動できない。このため、ベース電流が低減
され、ＨＢＴ１の電流増幅率を向上される。FIG. 2 is a schematic diagram showing the energy band structure of HBT1. As shown in the figure, the emitter contact mesa 8 and the base layer 6 (InGa
At the interface with As), discontinuity occurs at the lower end E _c of the conduction band and the upper end E _v of the valence band. The emitter layer 7 is
Since it is composed of InP, it has a larger energy band gap than InGaAs. Therefore, the emitter layer 7 serves as a barrier layer against both electrons and holes. However, since the thickness of the emitter layer 7 is about 10 nm, the electrons in the conduction band can tunnel through the emitter layer 7 and easily move from the emitter contact mesa 8 to the base layer 6.
On the other hand, holes in the valence band cannot tunnel through the emitter layer 7, so the base layer 6 through the emitter contact mesa 8
You cannot move easily to. Therefore, the base current is reduced and the current amplification factor of HBT1 is improved.

【００２３】また、エミッタ層７と同様に挿入層４もま
たＩｎＰで構成されるため、挿入層４を挟むコレクタ層
５およびサブコレクタ層３との界面において、伝導帯の
下端Ｅ_cおよび価電子帯の上端Ｅ_vに不連続が生じてい
る。ＨＢＴ１の動作中には、伝導帯中の電子はコレクタ
層５からサブコレクタ層３へ向かう方向へ移動する。コ
レクタ層５内には図２から分かる通り強い電界があり、
この電界により電子は高い運動エネルギー有することと
なるため、挿入層４により形成される障壁層を容易に乗
り越えることができる。また、電子は挿入層４をトンネ
ルすることも容易である。よって、挿入層４は、電子に
とって障壁としては機能しない。一方、正孔に対して
は、挿入層４は、エミッタ層７と同様、依然として障壁
として働き得る。Since the insertion layer 4 is also made of InP like the emitter layer 7, at the interface between the collector layer 5 and the subcollector layer 3 which sandwich the insertion layer 4, the lower end E _c of the conduction band and the valence electrons. A discontinuity occurs at the upper end E _v of the band. During operation of the HBT 1, electrons in the conduction band move from the collector layer 5 toward the subcollector layer 3. As shown in FIG. 2, there is a strong electric field in the collector layer 5,
This electric field causes the electrons to have high kinetic energy, so that the barrier layer formed by the insertion layer 4 can be easily overcome. Further, electrons can easily tunnel through the insertion layer 4. Therefore, the insertion layer 4 does not function as a barrier for electrons. On the other hand, for holes, the insertion layer 4, like the emitter layer 7, can still serve as a barrier.

【００２４】挿入層４の厚さは１０ｎｍ以上５０ｎｍ以
下であると好ましい。この厚さが１０ｎｍより薄い場合
には、後述するように、コレクタ層５となるべき半導体
膜をエッチングする際に、挿入層４までがエッチングに
より除去されてしまう虞がある。５０ｎｍよりも厚い場
合には、電子のトンネル確率が低下するため、挿入層４
が電子に対する障壁として機能する虞がある。The thickness of the insertion layer 4 is preferably 10 nm or more and 50 nm or less. If the thickness is less than 10 nm, as will be described later, when the semiconductor film to be the collector layer 5 is etched, the insertion layer 4 may be removed by etching. If the thickness is greater than 50 nm, the electron tunneling probability decreases, so the insertion layer 4
May function as a barrier against electrons.

【００２５】また、挿入層４の電子濃度は１．０×１０
¹⁸ｃｍ^-3以上であると好ましい。電子濃度がこれよりも
低いと、挿入層４内では、伝導帯の下端Ｅ_cとフェルミ
準位とのエネルギー差が大きくなるため、伝導帯におけ
る障壁の高さが高くなってしまう。そのため、電子が障
壁を乗り越えることが難しくなり、電子の走行に影響が
生じる。なお、挿入層４の電子濃度の上限値は、ＩｎＧ
ａＡｓにＳｉを添加する場合に達成される上限値とする
ことができる。ＩｎＧａＡｓの電子濃度の上限値は、Ｓ
ｉ添加の場合、２．０×１０¹⁹ｃｍ^-3程度である。The electron density of the insertion layer 4 is 1.0 × 10.
It is preferably ¹⁸ cm ⁻³ or more. If the electron concentration is lower than this, the energy difference between the lower end E _{c of the} conduction band and the Fermi level becomes large in the insertion layer 4, so that the height of the barrier in the conduction band becomes high. Therefore, it becomes difficult for the electrons to get over the barrier, which affects the traveling of the electrons. The upper limit of the electron concentration of the insertion layer 4 is InG.
It can be the upper limit value achieved when Si is added to aAs. The upper limit of the electron concentration of InGaAs is S
In the case of i addition, it is about 2.0 × 10 ¹⁹ cm ⁻³ .

【００２６】以上の通り、ＨＢＴ１は、ＩｎＧａＡｓか
ら構成されるコレクタ層５の下地層として、ＩｎＰから
構成される挿入層４を有する。この挿入層４により奏さ
れる効果は後述する。As described above, the HBT 1 has the insertion layer 4 made of InP as a base layer of the collector layer 5 made of InGaAs. The effect produced by this insertion layer 4 will be described later.

【００２７】（ＨＢＴ１の製造方法）続いて、ＨＢＴ１
の製造方法を説明する。図３(Ａ)〜(Ｃ)、図４(Ａ)〜
(Ｃ)、および図５(Ａ)〜(Ｃ)は、ＨＢＴ１の製造方法を
説明する図である。これらの図は、ＨＢＴ１を半導体結
晶方位の〔０１−１〕方向に沿って切断した面を示す。(Method for manufacturing HBT1) Subsequently, HBT1
The manufacturing method of will be described. 3 (A)-(C), FIG. 4 (A)-
FIG. 5C and FIGS. 5A to 5C are diagrams illustrating a method of manufacturing the HBT1. These figures show a plane obtained by cutting the HBT1 along the [01-1] direction of the semiconductor crystal orientation.

【００２８】（エピタキシャル成長工程）エピタキシャ
ル成長工程について説明する。先ず、半絶縁性のＩｎＰ
からなる基板２を用意する。次いで、図３(Ａ)に示す通
り、基板２の(１００)面上に、サブコレクタ膜３０、挿
入膜４０、コレクタ膜５０、ベース膜６０、エミッタ膜
７０、およびエミッタコンタクト膜８０をこの順にエピ
タキシャル成長する。これらの膜のエピタキシャル成長
には、有機金属化学気相堆積(Metal Organic Chemical
Vapor Deposition：ＭＯＣＶＤ)装置を使用できる。Ｍ
ＯＣＶＤ装置では、原料として、トリエチルガリウム(T
riethyl Gallium：ＴＥＧａ)、トリメチルインジウム(T
rimethyl Indium：ＴＭＩｎ)、アルシン(ＡｓＨ₃)、お
よびホスフィン(ＰＨ₃)を用いることができる。また、
エピタキシャル成長される半導体層の導電型およびキャ
リア濃度の制御のため、ｎ型不純物ドーピング原料とし
てシラン(ＳｉＨ₄)を、ｐ型不純物ドーピング原料とし
て四臭化炭素(ＣＢｒ₄)を用いることができる。(Epitaxial Growth Step) The epitaxial growth step will be described. First, semi-insulating InP
A substrate 2 made of is prepared. Next, as shown in FIG. 3A, the sub-collector film 30, the insertion film 40, the collector film 50, the base film 60, the emitter film 70, and the emitter contact film 80 are arranged in this order on the (100) surface of the substrate 2. Epitaxially grow. Epitaxial growth of these films requires metal organic chemical vapor deposition.
Vapor Deposition (MOCVD) equipment can be used. M
In the OCVD equipment, triethylgallium (T
riethyl Gallium: TEGa), trimethylindium (T
Rimethyl Indium: TMIn), arsine (AsH ₃ ) and phosphine (PH ₃ ) can be used. Also,
In order to control the conductivity type and carrier concentration of the epitaxially grown semiconductor layer, silane (SiH ₄ ) can be used as an n-type impurity doping material and carbon tetrabromide (CBr ₄ ) can be used as a p-type impurity doping material.

【００２９】これらの原料を適宜組み合わせてＭＯＣＶ
Ｄ装置のチャンバに供給し、さらに原料の供給量を適宜
調整することによって、所定の組成比およびキャリア濃
度を有する半導体層が得られる。各半導体層の成長温度
は適宜設定されて良いが、結晶性を考慮すれば、いずれ
の層についても６００℃〜７５０℃が好ましい。MOCV is obtained by appropriately combining these raw materials.
The semiconductor layer having a predetermined composition ratio and carrier concentration can be obtained by supplying the material to the chamber of the D apparatus and adjusting the supply amount of the raw material appropriately. The growth temperature of each semiconductor layer may be appropriately set, but in consideration of crystallinity, 600 ° C. to 750 ° C. is preferable for all layers.

【００３０】ここで、サブコレクタ膜３０は、上述のサ
ブコレクタ層３を実現するための半導体膜である。その
ため、サブコレクタ膜３０の材料、厚さ、およびキャリ
ア濃度は、図２に示すサブコレクタ層３と同様である。
また、コレクタ膜５０およびコレクタ層５と、ベース膜
６０およびベース層６と、エミッタ膜７０およびエミッ
タ層７と、エミッタコンタクト膜８０およびエミッタコ
ンタクトメサ８についても、サブコレクタ膜３０および
サブコレクタ層３と同様の関係を有する。Here, the subcollector film 30 is a semiconductor film for realizing the subcollector layer 3 described above. Therefore, the material, thickness, and carrier concentration of the subcollector film 30 are the same as those of the subcollector layer 3 shown in FIG.
Further, regarding the collector film 50 and the collector layer 5, the base film 60 and the base layer 6, the emitter film 70 and the emitter layer 7, the emitter contact film 80 and the emitter contact mesa 8, the sub-collector film 30 and the sub-collector layer 3 are also included. Have a similar relationship with.

【００３１】（エミッタコンタクトメサ形成工程）図３
(Ｂ)を参照すると、エミッタコンタクト膜８０上にエッ
チングマスク５１が形成されている。エッチングマスク
５１の平面形状は略長方形であり、その長辺は結晶方位
の〔０１１〕方向に伸び、その短辺は結晶方位の〔０１
−１〕方向に伸びている。エッチングマスク５１は、エ
ミッタコンタクト膜８０上にレジスト膜を形成し、所定
のパターンを有するフォトマスクを用いたフォトリソグ
ラフィによりレジスト膜をパターンニングすることによ
り形成される。(Emitter contact mesa forming step) FIG. 3
Referring to (B), an etching mask 51 is formed on the emitter contact film 80. The planar shape of the etching mask 51 is substantially rectangular, with its long sides extending in the [011] direction of the crystal orientation and its short sides being [011] of the crystal orientation.
-1] direction. The etching mask 51 is formed by forming a resist film on the emitter contact film 80 and patterning the resist film by photolithography using a photomask having a predetermined pattern.

【００３２】次に、リン酸(Ｈ₃ＰＯ₄)と過酸化水素水
(Ｈ₂Ｏ₂)と純水(Ｈ₂Ｏ)とがＨ₃ＰＯ₄：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝
５：１：１０の比率で混合された混合液をエッチング液
(以降、エッチング液Ｐとする)として用い、エミッタコ
ンタクト膜８０のエッチングマスクが形成されていない
部分を除去する。このエッチング液ＰのＩｎＰに対する
エッチング速度は、ＩｎＧａＡｓに対するエッチング速
度よりも十分に小さい。そのため、エミッタコンタクト
膜８０がエッチングされてエミッタ膜７０が露出した後
には、エッチングが実質上停止される。これにより、図
３(Ｃ)に示す通り、エミッタコンタクトメサ８が形成さ
れる。Next, phosphoric acid (H ₃ PO ₄ ) and hydrogen peroxide solution
(H ₂ O ₂ ) and pure water (H ₂ O) are H ₃ PO ₄ : H ₂ O ₂ : H ₂ O =
The mixed solution mixed at a ratio of 5: 1: 10 is used as an etching solution.
It is used as (hereinafter, referred to as etching solution P), and the portion of the emitter contact film 80 where the etching mask is not formed is removed. The etching rate of this etching solution P for InP is sufficiently smaller than the etching rate for InGaAs. Therefore, after the emitter contact film 80 is etched and the emitter film 70 is exposed, the etching is substantially stopped. As a result, the emitter contact mesa 8 is formed as shown in FIG.

【００３３】この後、エッチングマスク５１を有機溶剤
により除去すると、エミッタコンタクトメサ形成工程が
終了する。なお、エッチング液Ｐは、ＩｎＧａＡｓに対
して異方性を有しており、特定の結晶方位の方向に速い
エッチング速度を有する。そのため、エミッタコンタク
トメサ８の結晶方位の〔０１１〕方向に沿うエッジに
は、逆メサ状の側面が形成されている。After that, the etching mask 51 is removed by an organic solvent, and the emitter contact mesa forming step is completed. The etching solution P has anisotropy with respect to InGaAs and has a high etching rate in the direction of a specific crystal orientation. Therefore, an inverted mesa side surface is formed on the edge of the emitter contact mesa 8 along the [011] direction of the crystal orientation.

【００３４】（主要部メサ形成工程）図４(Ａ)を参照す
ると、エミッタコンタクトメサ８が設けられたエミッタ
膜７０上にエッチングマスク５２が形成されている。エ
ッチングマスク５２は、略矩形状であり、その矩形の一
対の辺が〔０１１〕方位に沿って伸びている。エッチン
グマスク５２は、エミッタコンタクトメサ８およびエミ
ッタ膜７０上にレジスト膜を形成し、所定のパターンを
有するフォトマスクを用いたフォトリソグラフィにより
レジスト膜をパターンニングすることにより形成され
る。(Main Part Mesa Forming Step) Referring to FIG. 4A, an etching mask 52 is formed on the emitter film 70 provided with the emitter contact mesa 8. The etching mask 52 has a substantially rectangular shape, and a pair of sides of the rectangular shape extends along the [011] direction. The etching mask 52 is formed by forming a resist film on the emitter contact mesa 8 and the emitter film 70, and patterning the resist film by photolithography using a photomask having a predetermined pattern.

【００３５】次いで、エッチングマスク５２を用いてエ
ッチングを行う。このエッチングは２段階に行なわれ
る。先ず、塩酸と純水とのエッチング液をエッチング液
として、エッチングマスクで覆われていない部分のエミ
ッタ膜７０(ｎ型ＩｎＰ)を除去する。このエッチング液
のＩｎＧａＡｓに対するエッチング速度は非常に遅いた
め、エミッタ膜７０が除去されてベース膜６０が露出す
ると、エッチングが実質的に停止される。これにより、
先ず、エミッタ層７が得られる。Next, etching is performed using the etching mask 52. This etching is performed in two steps. First, the emitter film 70 (n-type InP) that is not covered with the etching mask is removed by using an etching solution of hydrochloric acid and pure water as an etching solution. Since the etching rate of this etching solution with respect to InGaAs is very slow, when the emitter film 70 is removed and the base film 60 is exposed, the etching is substantially stopped. This allows
First, the emitter layer 7 is obtained.

【００３６】その後、エッチングマスク５２を残したま
ま、エッチング液Ｐを用いて、ベース膜６０およびコレ
クタ膜５０の所定の部分を除去する。エッチング液Ｐ
は、上述の通り、ＩｎＰに対するエッチング速度が極め
て遅いため、コレクタ膜５０(ＩｎＧａＡｓ)が除去され
て、挿入膜４０(ＩｎＰ)が露出すると、エッチングが実
質的に停止される。よって、コレクタ膜５０の除去され
るべき部分を確実に除去することができ、しかも、エッ
チングが進行するのを防止できる。Thereafter, with the etching mask 52 left, the etching liquid P is used to remove predetermined portions of the base film 60 and the collector film 50. Etching solution P
As described above, since the etching rate for InP is extremely slow, the etching is substantially stopped when the collector film 50 (InGaAs) is removed and the insertion film 40 (InP) is exposed. Therefore, the portion of the collector film 50 to be removed can be surely removed, and further, the progress of etching can be prevented.

【００３７】このエッチングの後、エッチングマスク５
２を除去すると、図４(Ｂ)に示す通り、ベース層６およ
びコレクタ層５が得られる。図示の通り、これらの層
５，６の結晶方位〔０１１〕の方向に伸びるエッジは逆
メサ構造を有する。After this etching, the etching mask 5
When 2 is removed, the base layer 6 and the collector layer 5 are obtained as shown in FIG. As shown in the figure, the edges extending in the crystal orientation [011] of these layers 5 and 6 have an inverted mesa structure.

【００３８】（サブコレクタメサ形成工程）図４(Ｃ)を
参照すると、エミッタコンタクトメサ８、エミッタ層
７、ベース層６、コレクタ層５、および挿入膜４０を覆
うエッチングマスク５３が形成されている。エッチング
マスク５３の平面形状は略矩形状であり、その矩形の一
対の辺が〔０１１〕方位に沿って伸びている。エッチン
グマスク５３は、エッチングマスク５１，３２と同様に
形成される。(Sub-collector mesa forming step) Referring to FIG. 4C, an etching mask 53 is formed to cover the emitter contact mesa 8, the emitter layer 7, the base layer 6, the collector layer 5 and the insertion film 40. . The planar shape of the etching mask 53 is a substantially rectangular shape, and a pair of sides of the rectangle extends along the [011] direction. The etching mask 53 is formed similarly to the etching masks 51 and 32.

【００３９】次いで、エッチングマスク５３を用いてエ
ッチングを行う。このエッチングは２段階に行なわれ
る。先ず、塩酸と純水とのエッチング液をエッチング液
として、エッチングマスクで覆われていない部分の挿入
膜４０(ｎ型ＩｎＰ)を除去する。挿入膜４０が除去され
てサブコレクタ膜３０が露出すると、エッチングが実質
的に停止される。これにより、先ず、挿入層４が得られ
る。Then, etching is performed using the etching mask 53. This etching is performed in two steps. First, the insertion film 40 (n-type InP) not covered with the etching mask is removed by using an etching solution of hydrochloric acid and pure water as an etching solution. When the insertion film 40 is removed and the sub-collector film 30 is exposed, the etching is substantially stopped. Thereby, first, the insertion layer 4 is obtained.

【００４０】その後、エッチングマスク５３を残したま
ま、エッチング液Ｐを用いて、サブコレクタ膜３０の所
定の部分を除去する。サブコレクタ膜３０(ＩｎＧａＡ
ｓ)が除去されて、基板２(ＩｎＰ)が露出すると、エッ
チングが実質的に停止される。よって、サブコレクタ膜
３０の除去されるべき部分を確実に除去することができ
る。エッチング後、エッチングマスク５３を除去する
と、図５(Ａ)に示すように、サブコレクタ層３が形成さ
れる。サブコレクタ層３が形成されることにより、基板
２上に複数個作製されるＨＢＴ１は互いに電気的に分離
される。After that, a predetermined portion of the subcollector film 30 is removed by using the etching liquid P while leaving the etching mask 53. Sub-collector film 30 (InGaA
When s) is removed and the substrate 2 (InP) is exposed, the etching is substantially stopped. Therefore, the portion of the sub-collector film 30 to be removed can be surely removed. When the etching mask 53 is removed after the etching, the subcollector layer 3 is formed as shown in FIG. By forming the subcollector layer 3, a plurality of HBTs 1 formed on the substrate 2 are electrically separated from each other.

【００４１】（電極形成工程）図５(Ｂ)を参照すると、
挿入層４および基板２を覆うマスク層６１が形成されて
いる。マスク層６１は、サブコレクタ層３までが形成さ
れた後、基板２上にレジスト膜を形成し、エミッタコン
タクトメサ８、エミッタ層７、挿入層４の所定の位置に
開口部が形成されるようなパターンを有するフォトマス
クでレジスト膜をパターニングすることにより形成され
る。(Electrode forming step) Referring to FIG. 5B,
A mask layer 61 covering the insertion layer 4 and the substrate 2 is formed. For the mask layer 61, after the sub-collector layer 3 is formed, a resist film is formed on the substrate 2 so that openings are formed at predetermined positions of the emitter contact mesa 8, the emitter layer 7, and the insertion layer 4. It is formed by patterning a resist film with a photomask having a different pattern.

【００４２】マスク層６１が形成された基板２上に真空
蒸着法により金属膜８１を形成する。金属膜８１は、Ｔ
ｉ、Ｐｔ、Ｔｉ、およびＡｕといった金属がこの順に堆
積されて形成される。ここで、Ａｕの厚さは１６０ｎｍ
であり、他の金属の厚さは２０ｎｍとできる。上述の通
り、エミッタコンタクトメサ８は逆メサ状の側面を有し
ているため、当該メサ８の上面の幅は下面よりも広く、
上面は庇状に張り出している。真空蒸着装置内の蒸着源
からの金属原子は当該上面に妨げられるため、エミッタ
層７には金属膜８１は堆積されない領域ができる。この
領域によって、金属膜８１は、図５(Ｃ)に示す通り、エ
ミッタコンタクトメサ８上に堆積された部分(エミッタ
電極２１)と、エミッタ層７上に堆積された部分(ベース
電極２２)とが分離されることとなる。A metal film 81 is formed on the substrate 2 on which the mask layer 61 is formed by a vacuum evaporation method. The metal film 81 is T
Metals such as i, Pt, Ti, and Au are deposited and formed in this order. Here, the thickness of Au is 160 nm
And the thickness of the other metal can be 20 nm. As described above, since the emitter contact mesa 8 has the inverted mesa-shaped side surface, the width of the upper surface of the mesa 8 is wider than that of the lower surface,
The upper surface overhangs like an eaves. Since metal atoms from the vapor deposition source in the vacuum vapor deposition apparatus are blocked by the upper surface, a region where the metal film 81 is not deposited is formed in the emitter layer 7. Due to this region, the metal film 81 has a portion (emitter electrode 21) deposited on the emitter contact mesa 8 and a portion (base electrode 22) deposited on the emitter layer 7, as shown in FIG. 5C. Will be separated.

【００４３】また、ベース層６およびコレクタ層５もま
た逆メサ状の側面を有しているため、ベース層６上に形
成されたエミッタ層７の幅は、コレクタ層５の下面より
も広く、エミッタ層７は庇状に張り出すこととなる。よ
って、挿入層４には金属膜８１は堆積されない領域がで
きる。この領域によって、金属膜８１は、図５(Ｂ)に示
す通り、エミッタ層７上に堆積された部分と、挿入層４
上に堆積された部分とが分離されることとなる。蒸着
後、マスク層６１を除去すると、図６(Ａ)に示す通り、
エミッタ電極２１、ベース電極２２およびコレクタ電極
２３が形成される。Further, since the base layer 6 and the collector layer 5 also have side surfaces in the inverted mesa shape, the width of the emitter layer 7 formed on the base layer 6 is wider than that of the lower surface of the collector layer 5. The emitter layer 7 will overhang like an eaves. Therefore, the insertion layer 4 has a region where the metal film 81 is not deposited. Due to this region, the metal film 81 and the insertion layer 4 and the portion deposited on the emitter layer 7 are formed as shown in FIG.
The portion deposited on top will be separated. When the mask layer 61 is removed after the vapor deposition, as shown in FIG.
An emitter electrode 21, a base electrode 22 and a collector electrode 23 are formed.

【００４４】上述の手順により、各電極２１，２２，２
３を形成すれば、堆積された金属膜をエッチングする工
程を行わなくても、電極２１，２２，２３が確実に分離
される。その上、ベース電極２２をエミッタコンタクト
メサ８に接することなく可能な限り近づけることができ
る。具体的には、エミッタコンタクトメサ８とベース電
極２２との間隔は、０．３μｍ程度とすることも可能で
ある。各電極２１，２２，２３が接触しない程度に、こ
れらの間隔を可能な限り近づければ、ベース−コレクタ
間抵抗が低減される。According to the above procedure, each electrode 21, 22, 2
By forming 3, the electrodes 21, 22 and 23 are reliably separated without performing the step of etching the deposited metal film. Moreover, the base electrode 22 can be brought as close as possible without contacting the emitter contact mesa 8. Specifically, the distance between the emitter contact mesa 8 and the base electrode 22 can be set to about 0.3 μm. The base-collector resistance can be reduced by making these distances as close as possible to the extent that the electrodes 21, 22, 23 do not come into contact with each other.

【００４５】各電極２１，２２，２３が形成された後、
基板２に対して、高純度窒素ガス雰囲気下で４００℃、
約１分間熱処理を行うと、これらの電極２１，２２，２
３のオーム性接触が実現される。なお、ベース電極２２
は、エミッタ層７上に形成されているが、エミッタ層７
の厚さは１０ｎｍ程度であるため、ベース電極２２を構
成する金属原子が熱処理中にエミッタ層７を通過してベ
ース層６まで拡散するため、ベース層６と実質的に接続
することとなる。また、コレクタ電極２３は、挿入層４
上に形成されているが、コレクタ電極２３を構成する金
属原子が熱処理中に挿入層４(約２０ｎｍ)を通過してサ
ブコレクタ層３まで拡散するため、サブコレクタ層３と
実質的に接続することとなる。After the electrodes 21, 22, 23 are formed,
For the substrate 2, 400 ° C. in a high-purity nitrogen gas atmosphere,
After heat treatment for about 1 minute, these electrodes 21, 22, 2
An ohmic contact of 3 is realized. The base electrode 22
Is formed on the emitter layer 7,
Has a thickness of about 10 nm, the metal atoms forming the base electrode 22 pass through the emitter layer 7 and diffuse to the base layer 6 during the heat treatment, so that they are substantially connected to the base layer 6. In addition, the collector electrode 23 is the insertion layer 4
Although formed above, since the metal atoms forming the collector electrode 23 pass through the insertion layer 4 (about 20 nm) and diffuse to the sub-collector layer 3 during the heat treatment, they are substantially connected to the sub-collector layer 3. It will be.

【００４６】（仕上げ工程）次いで、電極２１，２２，
２３の形成まで終了した基板２上に絶縁膜１１をプラズ
マＣＶＤ法により堆積する。絶縁膜１１は、ＳｉＮとい
った無機絶縁物から構成されることができる。このよう
な無機絶縁物から構成される絶縁膜１１により、各層３
〜７およびエミッタコンタクトメサ８の側面が不動態化
されるとともに、外部からのナトリウムや水分の浸入が
防止される。よって、ＨＢＴ１の信頼性が向上される。
次に、所定のリソグラフィおよびエッチングにより、ベ
ース電極２２およびコレクタ電極２３のそれぞれの上に
開口部、すなわちヴィアホールを形成する。次いで、レ
ジスト膜／ＳｉＯ₂膜／レジスト膜といった三層マスク
を形成し、真空蒸着法によりＴｉ、Ｐｔ、およびＡｕと
いった金属からなる金属膜を堆積する。堆積後、三層マ
スクを除去すると、各ヴィアホールが埋め込まれると共
に、各電極２２，２３に接続する引き出し配線３２，３
３が形成される(図６(Ｂ)参照)。(Finishing Process) Next, the electrodes 21, 22,
The insulating film 11 is deposited on the substrate 2 which has been formed up to 23 by the plasma CVD method. The insulating film 11 can be made of an inorganic insulating material such as SiN. Each layer 3 is formed by the insulating film 11 composed of such an inorganic insulator.
7 and the side surfaces of the emitter contact mesa 8 are passivated, and intrusion of sodium and moisture from the outside is prevented. Therefore, the reliability of the HBT 1 is improved.
Next, an opening, that is, a via hole is formed on each of the base electrode 22 and the collector electrode 23 by predetermined lithography and etching. Then, a three-layer mask of resist film / SiO ₂ film / resist film is formed, and a metal film made of a metal such as Ti, Pt, and Au is deposited by a vacuum evaporation method. After the deposition, when the three-layer mask is removed, the via holes are filled and the lead wirings 32, 3 connected to the electrodes 22, 23 are formed.
3 is formed (see FIG. 6B).

【００４７】この後、引き出し配線３２，３３および絶
縁膜１１上に絶縁膜１２をプラズマＣＶＤ法により堆積
する。絶縁膜１２は、絶縁膜１１と同様に、ＳｉＮとい
った無機絶縁物であることができる。このような材料か
ら構成される絶縁膜１２により、完成後のＨＢＴ１の半
導体部および金属部に外部から水分が進入するのが防止
されるため、ＨＢＴ１の信頼性が向上される。次に、当
該絶縁膜１２上にＳＯＧ(Spin-on-glass)膜１３を形成
する。ＳＯＧ膜１３をＲＩＥにより平坦化エッチングし
た後、さらに絶縁膜１４を堆積する。続いて、所定のリ
ソグラフィとエッチングとにより、エミッタ電極２１上
にヴィアホールを形成する。このヴィアホールの形成に
用いたレジストマスクを残したままＡｕを真空蒸着し、
レジストマスクを除去すると、ヴィアホールがＡｕプラ
グ２４で埋め込まれる。この後、引き出し配線３２，３
３と同様の手順により引き出し配線３１を形成する。以
上で、図６(Ｃ)に示すＨＢＴ１が完成する。After that, the insulating film 12 is deposited on the lead wires 32 and 33 and the insulating film 11 by the plasma CVD method. Like the insulating film 11, the insulating film 12 can be an inorganic insulating material such as SiN. The insulating film 12 made of such a material prevents moisture from entering the semiconductor portion and the metal portion of the completed HBT 1 from the outside, so that the reliability of the HBT 1 is improved. Next, an SOG (Spin-on-glass) film 13 is formed on the insulating film 12. After the SOG film 13 is flattened and etched by RIE, an insulating film 14 is further deposited. Then, a via hole is formed on the emitter electrode 21 by predetermined lithography and etching. Au is vacuum-deposited while leaving the resist mask used for forming the via hole,
When the resist mask is removed, the via hole is filled with the Au plug 24. After this, the lead wires 32, 3
The lead wiring 31 is formed by the same procedure as in 3. Through the above steps, the HBT 1 shown in FIG. 6C is completed.

【００４８】上記の製造方法においては、エピタキシャ
ル成長工程において、サブコレクタ膜３０、挿入膜４
０、およびコレクタ膜がこの順に成長される。コレクタ
膜５０はＩｎＧａＡｓで構成され、挿入層４を形成する
ための挿入膜４０はＩｎＰで構成される。よって、ベー
ス膜６０およびコレクタ膜５０をリン酸系のエッチング
液Ｐでエッチングしてベース層６およびコレクタ層５を
形成する際、挿入膜４０が露出したところでエッチング
を実質的に停止できる。そのため、コレクタ膜５０の不
要な部分を確実に除去できる。コレクタ電極２３が形成
されるべき部分にコレクタ膜５０が残ると、コレクタ電
極２３はコレクタ膜５０上に形成されることとなる。こ
の場合、コレクタ膜５０の抵抗率の比較的低いため、コ
レクタ抵抗が増大してしまう。しかし、上記の製造方法
によれば、不要な部分のコレクタ膜５０が確実に除去さ
れるので、コレクタ抵抗の増大を防止できる。In the above manufacturing method, in the epitaxial growth step, the sub-collector film 30 and the insertion film 4 are formed.
0 and the collector film are grown in this order. The collector film 50 is made of InGaAs, and the insertion film 40 for forming the insertion layer 4 is made of InP. Therefore, when the base film 60 and the collector film 50 are etched with the phosphoric acid-based etching solution P to form the base layer 6 and the collector layer 5, the etching can be substantially stopped when the insertion film 40 is exposed. Therefore, the unnecessary portion of the collector film 50 can be reliably removed. If the collector film 50 remains on the portion where the collector electrode 23 is to be formed, the collector electrode 23 will be formed on the collector film 50. In this case, since the collector film 50 has a relatively low resistivity, the collector resistance increases. However, according to the above-described manufacturing method, the collector film 50 in the unnecessary portion is reliably removed, so that increase in collector resistance can be prevented.

【００４９】しかも、第１の実施形態によるＨＢＴ１は
挿入層４を有しているため、サブコレクタ膜３０がエッ
チングされることはない。すなわち、サブコレクタ膜３
０は、当該エッチングにより薄くなることがないため、
サブコレクタ膜３０から所望の厚さを有するサブコレク
タ層３が形成される。サブコレクタ層３が薄くなってし
まうとコレクタ抵抗が増大してしまうが、第１の実施形
態によるＨＢＴ１では、サブコレクタ層３の厚さを所望
の厚さとできるため、コレクタ抵抗の低下が防止され
る。Moreover, since the HBT 1 according to the first embodiment has the insertion layer 4, the subcollector film 30 is not etched. That is, the sub-collector film 3
Since 0 does not become thin due to the etching,
A subcollector layer 3 having a desired thickness is formed from the subcollector film 30. Although the collector resistance increases as the sub-collector layer 3 becomes thinner, the HBT 1 according to the first embodiment can prevent the collector resistance from decreasing because the sub-collector layer 3 can have a desired thickness. It

【００５０】さらに、コレクタ膜５０のエッチングによ
りサブコレクタ膜３０がエッチングされることがないた
め、サブコレクタ膜３０の厚さが基板面内で異なってし
まうという事態を避けることができる。したがって、基
板全面で特性のばらつきの少ないＨＢＴ１が得られる。Furthermore, since the sub-collector film 30 is not etched by the etching of the collector film 50, it is possible to avoid the situation where the thickness of the sub-collector film 30 is different in the plane of the substrate. Therefore, it is possible to obtain the HBT 1 with less variation in characteristics over the entire surface of the substrate.

【００５１】さらにまた、挿入層４は以下の効果を奏す
る。本発明者の研究の結果から、挿入層４が設けられて
いない場合には、サブコレクタ層３からエミッタ層７へ
コレクタ層５の側面およびベース層６の側面を介して流
れるリーク電流は必ずしも無視できないことが分かっ
た。しかし、ＨＢＴ１はサブコレクタ層３およびコレク
タ層５よりもエネルギーバンドギャップが大きい挿入層
４を備えるため、このようなリーク電流が防止される。Furthermore, the insertion layer 4 has the following effects. From the results of the study by the present inventor, when the insertion layer 4 is not provided, the leak current flowing from the sub-collector layer 3 to the emitter layer 7 via the side surface of the collector layer 5 and the side surface of the base layer 6 is always ignored. I knew I couldn't. However, since the HBT 1 includes the insertion layer 4 having a larger energy band gap than the sub-collector layer 3 and the collector layer 5, such leak current is prevented.

【００５２】また、挿入層４が無い場合には、サブコレ
クタ層３上にはＳｉＮといった無機絶縁物から構成され
る絶縁膜１１が直接設けられる。サブコレクタ層３を構
成するＩｎＧａＡｓに絶縁膜１１が直接設けられる場合
には、これらの界面には多数の界面準位が形成される。
ＨＢＴ１は、サブコレクタ層３と絶縁膜１１との間に挿
入層４を有している。絶縁膜１１が挿入層４を構成する
ＩｎＰ上に直接設けられる場合は、ＩｎＧａＡｓ上に直
接設けられる場合に比べ、界面準位密度が低減される。
また、挿入層４を形成するための挿入膜４０は、サブコ
レクタ層３を形成するためのサブコレクタ膜３０と格子
整合している。しかも、これらの膜３０，４０は、ＭＯ
ＣＶＤ装置中で連続的に成長されるため、挿入層４とサ
ブコレクタ層３との界面においては、界面準位は殆ど形
成されない。したがって、挿入層４を設けると、界面準
位を介して流れるリーク電流を低減できる。If the insertion layer 4 is not provided, the insulating film 11 made of an inorganic insulating material such as SiN is directly provided on the subcollector layer 3. When the insulating film 11 is directly provided on the InGaAs forming the subcollector layer 3, many interface states are formed at these interfaces.
The HBT 1 has an insertion layer 4 between the subcollector layer 3 and the insulating film 11. When the insulating film 11 is provided directly on InP forming the insertion layer 4, the interface state density is reduced as compared with the case where it is provided directly on InGaAs.
Further, the insertion film 40 for forming the insertion layer 4 is lattice-matched with the subcollector film 30 for forming the subcollector layer 3. Moreover, these films 30 and 40 are
Since it is continuously grown in the CVD apparatus, almost no interface state is formed at the interface between the insertion layer 4 and the subcollector layer 3. Therefore, by providing the insertion layer 4, the leak current flowing through the interface state can be reduced.

【００５３】（第２の実施形態）続いて、第２の実施形
態によるＨＢＴについて説明する。第２の実施形態のＨ
ＢＴは、コレクタ電極がサブコレクタ層に直接設けられ
ている点を除き、第１の実施形態によるＨＢＴ１と同一
の構成を有する。以下、相違点を中心に第２の実施形態
のＨＢＴを説明する。(Second Embodiment) Next, an HBT according to the second embodiment will be described. H of the second embodiment
The BT has the same configuration as the HBT 1 according to the first embodiment except that the collector electrode is directly provided on the subcollector layer. Hereinafter, the HBT of the second embodiment will be described focusing on the difference.

【００５４】図７は、第２の実施形態のＨＢＴを示す断
面図である。同図の通り、ＨＢＴ１０においては、挿入
層４に開口部４ａが設けられている。そして、この開口
部４ａにおいて、コレクタ電極２３がサブコレクタ層３
に直接形成されている。コレクタ電極２３のオーミック
接触性は、サブコレクタ層３に対し容易に実現されるた
め、ＨＢＴ１に比べ、ＨＢＴ１０ではコレクタ抵抗が更
に低減される。FIG. 7 is a sectional view showing the HBT of the second embodiment. As shown in the figure, in the HBT 10, the insertion layer 4 is provided with the opening 4a. Then, in the opening 4a, the collector electrode 23 is connected to the sub-collector layer 3
It is directly formed on. Since the ohmic contact of the collector electrode 23 is easily realized with respect to the subcollector layer 3, the collector resistance of the HBT 10 is further reduced as compared with the HBT 1.

【００５５】ＨＢＴ１０は以下の通り製造される。すな
わち、第１の実施形態において説明した製造手順に従
い、エピタキシャル成長工程、エミッタコンタクトメサ
形成工程、主要部メサ形成工程、サブコレクタメサ形成
工程を実施する。エピタキシャル工程において、ＨＢＴ
１と同様にＩｎＰから構成される挿入膜４０が設けられ
るため、サブコレクタメサ形成工程の終了後は、ＨＢＴ
１０は図４(Ｂ)に示す構成を有する。この後、第１の実
施形態の電極形成工程で使用したマスク層６１と同様の
マスク層を形成する。このマスク層を用いて、マスク層
の開口部に露出する挿入層をエッチングにより除去す
る。続いて、エミッタ、コレクタ電極およびベース電極
を形成する。以降、仕上げ工程を実施すると、図７に示
すＨＢＴ１０が完成する。The HBT 10 is manufactured as follows. That is, according to the manufacturing procedure described in the first embodiment, the epitaxial growth step, the emitter contact mesa forming step, the main part mesa forming step, and the sub-collector mesa forming step are performed. In the epitaxial process, HBT
Since the insertion film 40 made of InP is provided as in the case of 1, the HBT is formed after the sub-collector mesa formation process is completed.
Reference numeral 10 has the configuration shown in FIG. After that, a mask layer similar to the mask layer 61 used in the electrode forming step of the first embodiment is formed. Using this mask layer, the insertion layer exposed in the opening of the mask layer is removed by etching. Then, an emitter, a collector electrode and a base electrode are formed. After that, when the finishing process is performed, the HBT 10 shown in FIG. 7 is completed.

【００５６】第２の実施形態によるＨＢＴ１０において
も、製造の際、ＩｎＰから構成される挿入層を形成する
ための挿入膜が設けられる。よって、ベース膜およびコ
レクタ膜をエッチングする際、挿入膜４０が露出したと
ころでエッチングを実質的に停止できる。そのため、第
１の実施形態によるＨＢＴ１と同様の効果を奏する。Also in the HBT 10 according to the second embodiment, an insertion film for forming an insertion layer made of InP is provided at the time of manufacturing. Therefore, when the base film and the collector film are etched, the etching can be substantially stopped when the insertion film 40 is exposed. Therefore, the same effect as the HBT 1 according to the first embodiment is obtained.

【００５７】以上、幾つかの実施形態を参照しながら、
本発明に係るバイポーラトランジスタを説明したが、本
発明はこれらに限られることなく、種々に変形可能であ
る。As described above, with reference to some embodiments,
Although the bipolar transistor according to the present invention has been described, the present invention is not limited to these and can be variously modified.

【００５８】エッチングマスク５１は、上述のＨＢＴ１
の製造方法においてはレジストから構成されていたが、
窒化シリコン(以下、ＳｉＮ)といった無機絶縁物から形
成されてよい。ＳｉＮからエッチングマスク５１を形成
する場合には、先ず、化学気相堆積法(Chemical Vapor
Deposition：ＣＶＤ)により、ＳｉＮ膜をエミッタコン
タクト膜８０上に堆積する。次に、ＳｉＮ膜上にレジス
ト膜を形成し、レジスト膜をパターニングしてエッチン
グマスクを形成する。次いで、エッチングマスクを用い
てＳｉＮ膜をＲＩＥによりエッチングし、エッチング
後、エッチングマスクを除去すると、ＳｉＮからなるエ
ッチングマスク５１が形成される。このようなエッチン
グマスク５１を用い、エッチング液Ｐによりエミッタコ
ンタクト膜８０をエッチングしてもエミッタコンタクト
メサ８を形成することができる。The etching mask 51 is the above HBT1.
Although it was composed of resist in the manufacturing method of
It may be formed from an inorganic insulating material such as silicon nitride (hereinafter, SiN). When forming the etching mask 51 from SiN, first, a chemical vapor deposition method (Chemical Vapor Deposition method) is used.
A SiN film is deposited on the emitter contact film 80 by Deposition (CVD). Next, a resist film is formed on the SiN film, and the resist film is patterned to form an etching mask. Then, the SiN film is etched by RIE using the etching mask, and after the etching, the etching mask is removed to form an etching mask 51 made of SiN. The emitter contact mesa 8 can be formed by etching the emitter contact film 80 with the etching solution P using the etching mask 51 as described above.

【００５９】また、エミッタ層７の厚さは、ＨＢＴ１に
おいては１０ｎｍとしたが、これに限らず、５ｎｍ以上
２０ｎｍ以下であると好ましい。５ｎｍ以下であると、
エミッタ領域の厚さが薄くなり過ぎるためにエミッタと
して機能しなくなり、トランジスタ動作が実現されなく
なる。また、エミッタ層７の厚さが２０ｎｍ以上である
と、ベース電極２２を構成する金属原子がベース層６ま
で到達できなくなってしまう。また、ベース電極２２
は、エミッタ層７の一部を除去してベース層６を露出さ
せた後、露出したベース６上に直接設けるようにしても
よい。Further, the thickness of the emitter layer 7 is set to 10 nm in the HBT 1, but the thickness is not limited to this, and is preferably 5 nm or more and 20 nm or less. If it is 5 nm or less,
Since the thickness of the emitter region becomes too thin, it does not function as an emitter and transistor operation cannot be realized. Further, when the thickness of the emitter layer 7 is 20 nm or more, the metal atoms forming the base electrode 22 cannot reach the base layer 6. In addition, the base electrode 22
May be directly provided on the exposed base 6 after the base layer 6 is exposed by removing a part of the emitter layer 7.

【００６０】上記のエッチング液における混合比率は、
例示に過ぎず、適宜変更してよいことは言うまでもな
い。The mixing ratio in the above etching solution is
It is needless to say that this is merely an example and may be changed as appropriate.

【００６１】[0061]

【発明の効果】以上説明したように、本発明によれば、
サブコレクタ層がエッチングされて薄くなってしまうこ
とに起因するコレクタ抵抗の増加を防止できる構造を有
するバイポーラトランジスタが提供される。As described above, according to the present invention,
Provided is a bipolar transistor having a structure capable of preventing an increase in collector resistance due to the subcollector layer being thinned by etching.

【図面の簡単な説明】[Brief description of drawings]

【図１】図１(Ａ)は、第１実施形態のＨＢＴの平面図で
ある。図１(Ｂ)は、図１(Ａ)のＩ−Ｉ線に沿った断面図
である。FIG. 1A is a plan view of an HBT according to a first embodiment. FIG. 1B is a cross-sectional view taken along the line I-I of FIG.

【図２】図２は、第１の実施形態によるＨＢＴのエネル
ギーバンド構造を示す模式図である。FIG. 2 is a schematic diagram showing an energy band structure of the HBT according to the first embodiment.

【図３】図３(Ａ)〜(Ｃ)は、第１の実施形態によるＨＢ
Ｔの製造方法を説明する図である。3A to 3C are HBs according to the first embodiment.
It is a figure explaining the manufacturing method of T.

【図４】図４(Ａ)〜(Ｃ)は、第１の実施形態によるＨＢ
Ｔの製造方法を説明する図である。FIGS. 4A to 4C are HBs according to the first embodiment.
It is a figure explaining the manufacturing method of T.

【図５】図５(Ａ)〜(Ｃ)は、第１の実施形態によるＨＢ
Ｔの製造方法を説明する図である。5A to 5C are HBs according to the first embodiment.
It is a figure explaining the manufacturing method of T.

【図６】図６(Ａ)〜(Ｃ)は、第１の実施形態によるＨＢ
Ｔの製造方法を説明する図である。6A to 6C are HBs according to the first embodiment.
It is a figure explaining the manufacturing method of T.

【図７】図７は、第２の実施形態のＨＢＴを示す断面図
である。FIG. 7 is a sectional view showing an HBT according to a second embodiment.

【符号の説明】[Explanation of symbols]

１，１０・・・ＨＢＴ、２・・・基板、３・・・サブコレクタ
層、４・・・挿入層、４ａ・・・開口部、５・・・コレクタ層、
６・・・ベース層、７・・・エミッタ層、８・・・エミッタコン
タクトメサ、１０・・・主要部メサ、１１，１２，１４・・・
絶縁膜、１３・・・ＳＯＧ膜、２１・・・エミッタ電極、２２
・・・ベース電極、２３・・・コレクタ電極、２４・・・プラ
グ、３０・・・サブコレクタ膜、３１，３２，３３・・・引き
出し配線、４０・・・挿入膜、５０・・・コレクタ膜、６０・・
・ベース膜、６１・・・マスク層、７０・・・エミッタ膜、８
０・・・エミッタコンタクト膜、８１・・・金属膜。1, 10 ... HBT, 2 ... Substrate, 3 ... Sub-collector layer, 4 ... Insertion layer, 4a ... Opening part, 5 ... Collector layer,
6 ... Base layer, 7 ... Emitter layer, 8 ... Emitter contact mesa, 10 ... Main part mesa, 11, 12, 14, ...
Insulating film, 13 ... SOG film, 21 ... Emitter electrode, 22
... Base electrode, 23 ... Collector electrode, 24 ... Plug, 30 ... Sub-collector film, 31, 32, 33 ... Lead wiring, 40 ... Insertion film, 50 ... Collector Membrane, 60 ...
・ Base film, 61 ... Mask layer, 70 ... Emitter film, 8
0 ... Emitter contact film, 81 ... Metal film.

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 ＩｎＰ基板と、 前記ＩｎＰ基板上に設けられたＩｎＧａＡｓサブコレク
タ層と、 前記ＩｎＧａＡｓサブコレクタ層上に設けられたＩｎＧ
ａＡｓコレクタ層と、 前記ＩｎＧａＡｓコレクタ層上に設けられたＩｎＧａＡ
ｓベース層と、 前記ＩｎＧａＡｓベース層上に設けられたＩｎＰエミッ
タ層と、 前記ＩｎＧａＡｓサブコレクタ層と前記ＩｎＧａＡｓコ
レクタ層との間に設けられたＩｎＰ挿入層と、を備える
バイポーラトランジスタ。1. An InP substrate, an InGaAs subcollector layer provided on the InP substrate, and an InG provided on the InGaAs subcollector layer.
aAs collector layer, and InGaA provided on the InGaAs collector layer
A bipolar transistor comprising an s base layer, an InP emitter layer provided on the InGaAs base layer, and an InP insertion layer provided between the InGaAs subcollector layer and the InGaAs collector layer. 【請求項２】 前記ＩｎＰエミッタ層上に設けられたＩ
ｎＧａＡｓエミッタコンタクト層と、 前記ＩｎＧａＡｓエミッタコンタクト層上に設けられた
エミッタ電極と、 前記ＩｎＰエミッタ層上に設けられ、前記ＩｎＰエミッ
タ層を通して前記ＩｎＧａＡｓベース層に接続するベー
ス電極と、 前記ＩｎＰ挿入層上に設けられ、前記ＩｎＰ挿入層を通
して前記ＩｎＧａＡｓサブコレクタ層に接続するコレク
タ電極と、を更に備える請求項１記載のバイポーラトラ
ンジスタ。2. I provided on the InP emitter layer
an nGaAs emitter contact layer, an emitter electrode provided on the InGaAs emitter contact layer, a base electrode provided on the InP emitter layer and connected to the InGaAs base layer through the InP emitter layer, and an InP insertion layer 2. The bipolar transistor according to claim 1, further comprising a collector electrode that is provided on the InP sublayer and connected to the InGaAs subcollector layer through the InP insertion layer. 【請求項３】 前記ＩｎＰエミッタ層上に設けられたＩ
ｎＧａＡｓエミッタコンタクト層と、 前記ＩｎＧａＡｓエミッタコンタクト層上に設けられた
エミッタ電極と、 前記ＩｎＰエミッタ層上に設けられ、前記ＩｎＰエミッ
タ層を通して前記ＩｎＧａＡｓベース層に接続するベー
ス電極と、 前記ＩｎＰ挿入層の一部が除去されて露出した前記Ｉｎ
ＧａＡｓサブコレクタ層上に設けられたコレクタ電極
と、を更に備える請求項１記載のバイポーラトランジス
タ。3. I provided on the InP emitter layer
an nGaAs emitter contact layer, an emitter electrode provided on the InGaAs emitter contact layer, a base electrode provided on the InP emitter layer and connected to the InGaAs base layer through the InP emitter layer, and an InP insertion layer The In that is partially exposed and exposed
The bipolar transistor according to claim 1, further comprising a collector electrode provided on the GaAs subcollector layer. 【請求項４】 前記ＩｎＰ挿入層の厚さは１０ｎｍ以上
５０ｎｍ以下である、請求項１から３のいずれか一項に
記載のバイポーラトランジスタ。4. The bipolar transistor according to claim 1, wherein the thickness of the InP insertion layer is 10 nm or more and 50 nm or less. 【請求項５】 前記ＩｎＰ挿入層のキャリア濃度は１×
１０¹⁸ｃｍ^-3以上２×１０¹⁹ｃｍ^-3以下である、請求項
１から４のいずれか一項に記載のバイポーラトランジス
タ。5. The carrier concentration of the InP insertion layer is 1 ×
The bipolar transistor according to any one of claims 1 to 4, which has a ^{density of} 10 ¹⁸ cm ^-3 or more and 2 x 10 ¹⁹ cm ^-3 or less. 【請求項６】 無機絶縁膜を更に備え、前記無機絶縁膜
は、前記ＩｎＧａＡｓサブコレクタ層、前記ＩｎＰ挿入
層、前記ＩｎＧａＡｓコレクタ層、前記ＩｎＧａＡｓベ
ース層、前記ＩｎＰエミッタ層、および前記ＩｎＧａＡ
ｓエミッタコンタクト層を覆っている、請求項１から５
のいずれか一項に記載のバイポーラトランジスタ。6. An inorganic insulating film is further provided, and the inorganic insulating film comprises the InGaAs subcollector layer, the InP insertion layer, the InGaAs collector layer, the InGaAs base layer, the InP emitter layer, and the InGaA.
6. The s emitter contact layer is covered.
The bipolar transistor according to any one of 1.