JP2003308131A - Clock monitoring device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ディジタル機器等
におけるクロック監視装置に関し、特に、ＤＳＰ（Digi
tal Signal Processor）等を用いたディジタルオーディ
オ機器に適用して良好なクロック監視装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock monitoring device in a digital device or the like, and more particularly to a DSP (Digi
The present invention relates to a good clock monitoring device applied to a digital audio device using a digital signal processor).
【０００２】[0002]
【従来の技術】従来、この種のクロック監視装置として
は、例えば特開平４−３２６４１０号公報に記載されて
いるものがあり、図７のように示される。このクロック
監視装置では、基準クロック７２が定めた一定時間間隔
内に、動作クロック７１がいくつクロックパルスを出し
ているかをカウント回路７３でカウントし、記憶装置７
４に記憶された正常のカウンタ値と比較し、不一致であ
れば動作クロック７１の異常であると判断する。2. Description of the Related Art Conventionally, as this type of clock monitoring device, there is one described in, for example, Japanese Patent Laid-Open No. 4-326410, which is shown in FIG. In this clock monitoring device, the count circuit 73 counts how many clock pulses the operation clock 71 outputs within a fixed time interval defined by the reference clock 72, and the storage device 7
4 is compared with the normal counter value stored in 4, and if they do not match, it is determined that the operation clock 71 is abnormal.
【０００３】[0003]
【発明が解決しようとする課題】しかし、このような従
来のクロック監視装置では、監視対象の動作クロックの
パルスをカウント（パルスの立ち上がりまたは立ち下が
りのみをカウント）しているだけなので、動作クロック
のパルスのローレベルとハイレベルの区間比率（以降、
これはデューティ比と呼ぶ）の監視を行なうことができ
ないという問題があった。However, in such a conventional clock monitoring apparatus, since the pulses of the operation clock to be monitored are only counted (only the rising or falling edges of the pulse are counted), the operation clock Pulse low level and high level section ratio (hereinafter,
This is called a duty ratio), but there is a problem in that it cannot be monitored.
【０００４】また、一定時間間隔内の動作クロックのパ
ルス数をカウントし正常のカウンタ値と比較してクロッ
クを監視しているために、異なる周波数の動作クロック
源が２つある装置、例えば、ＤＳＰのマシンサイクルを
定める一般に数十メガオーダーのクロックと、オーディ
オデータのサンプリング周期を定める一般に数十キロオ
ーダーのクロックを備えるディジタルオーディオ機器な
どにおいて、２つのクロックを同時に監視するにはそれ
ぞれのクロックに監視装置が必要になり、装置構成が煩
雑になるという問題があった。Further, since the number of pulses of the operation clock within a fixed time interval is counted and compared with a normal counter value to monitor the clock, a device having two operation clock sources of different frequencies, for example, a DSP. To monitor two clocks at the same time in a digital audio device, etc., which generally has a clock of several tens of mega orders that determines the machine cycle and a clock of several tens of kilo orders that determines the sampling period of audio data. There is a problem that a device is required and the device configuration becomes complicated.
【０００５】本発明はこのような問題を解決するために
なされたもので、動作クロックの周波数とデューティ比
を同時に監視することができ、異なる２つのクロックで
動作する機器においても容易に２つのクロックを監視す
ることができるクロック監視装置を提供するものであ
る。The present invention has been made to solve such a problem, and it is possible to simultaneously monitor the frequency and duty ratio of an operating clock, and it is easy to use two clocks even in an apparatus operating with two different clocks. And a clock monitoring device capable of monitoring the clock.
【０００６】[0006]
【課題を解決するための手段】本発明のクロック監視装
置は、第１のクロック信号を入力され、前記第１のクロ
ック信号の立ち上がりエッジを検出すると第１の通知信
号を出力し、前記第１のクロック信号の立ち下がりエッ
ジを検出すると第２の通知信号を出力するエッジ検出手
段と、前記第１のクロック信号の周波数の少なくとも２
倍の周波数の第２のクロック信号を入力され、前記第２
のクロック信号のパルス数をカウントし、前記第１の通
知信号を受信した時点のカウント値と、前記第２の通知
信号を受信した時点のカウント値に基づいて前記クロッ
ク信号の異常を検出する異常検出手段とを備える構成を
有している。A clock monitoring device of the present invention receives a first clock signal, outputs a first notification signal when a rising edge of the first clock signal is detected, and outputs the first notification signal. Edge detecting means for outputting a second notification signal when the falling edge of the clock signal is detected, and at least 2 of the frequencies of the first clock signal.
A second clock signal having a doubled frequency is input,
An abnormality in which the number of pulses of the clock signal is counted, and the abnormality of the clock signal is detected based on the count value at the time of receiving the first notification signal and the count value at the time of receiving the second notification signal. And a detecting means.
【０００７】この構成により、第１のクロック信号のパ
ルスのエッジとエッジの間の第２のクロック信号のパル
ス数に基づいてクロック信号の異常が検出されることと
なる。With this configuration, an abnormality of the clock signal is detected based on the number of pulses of the second clock signal between the edges of the pulse of the first clock signal.
【０００８】ここで、前記異常検出手段は、前記第１の
通知信号から前記第２の通知信号までのカウント値と、
前記第１の通知信号から次の前記第１の通知信号までの
カウント値とに基づいて前記第１のクロック信号の異常
を検出する構成とした。[0008] Here, the abnormality detecting means has a count value from the first notification signal to the second notification signal,
The configuration is such that an abnormality of the first clock signal is detected based on the count value from the first notification signal to the next first notification signal.
【０００９】この構成により、第１のクロック信号の１
周期の第２のクロック信号のパルス数と、第１のクロッ
ク信号のハイレベル期間の第２のクロック信号のパルス
数に基づいてクロック信号の異常が検出されることとな
る。With this configuration, 1 of the first clock signal is used.
An abnormality of the clock signal is detected based on the number of pulses of the second clock signal in the cycle and the number of pulses of the second clock signal in the high level period of the first clock signal.
【００１０】また、前記異常検出手段は、前記第２の通
知信号から前記第１の通知信号までのカウント値と、前
記第第２の通知信号から次の前記第２の通知信号までの
カウント値とに基づいて前記第１のクロック信号の異常
を検出する構成とした。Further, the abnormality detecting means has a count value from the second notification signal to the first notification signal and a count value from the second notification signal to the next second notification signal. Based on the above, it is configured to detect the abnormality of the first clock signal.
【００１１】この構成により、第１のクロック信号の１
周期の第２のクロック信号のパルス数と、第１のクロッ
ク信号のローレベル期間の第２のクロック信号のパルス
数に基づいてクロック信号の異常が検出されることとな
る。With this configuration, 1 of the first clock signal is used.
The abnormality of the clock signal is detected based on the number of pulses of the second clock signal in the cycle and the number of pulses of the second clock signal in the low level period of the first clock signal.
【００１２】また、前記異常検出手段は、前記カウント
値が予め設定された正常範囲内に入っているかを判定し
て前記クロック信号の異常を検出する構成とした。Further, the abnormality detecting means is configured to detect the abnormality of the clock signal by judging whether the count value is within a preset normal range.
【００１３】この構成により、第１のクロック信号のパ
ルスのエッジとエッジの間の第２のクロック信号のパル
ス数が正常範囲内に入っているかによりクロック信号の
異常が検出されることとなる。With this configuration, the abnormality of the clock signal is detected depending on whether the number of pulses of the second clock signal between the edges of the pulse of the first clock signal is within the normal range.
【００１４】また、前記異常検出手段が前記クロック信
号の異常を検出したとき、出力信号をミュートするミュ
ート手段を備える構成とした。The abnormality detecting means is provided with a mute means for muting the output signal when the abnormality of the clock signal is detected.
【００１５】この構成により、クロック信号に異常が発
生した場合、出力信号がミュートされ、動作クロック異
常の際の異常音が出力されないこととなる。With this configuration, when an abnormality occurs in the clock signal, the output signal is muted, and no abnormal sound is output when the operation clock is abnormal.
【００１６】本発明のクロック監視方法は、第１のクロ
ック信号の立ち上がりエッジ及び立ち下がりエッジを検
出する工程と、前記第１のクロック信号の周波数の少な
くとも１０００倍の周波数の第２のクロック信号のパル
スの数をカウントする工程と、前記立ち上がりエッジ検
出時の前記カウントの値と前記立ち下がりエッジ検出時
の前記カウントの値とに基づいて前記クロック信号の異
常を検出する工程とを備える構成を有している。The clock monitoring method of the present invention comprises the steps of detecting the rising edge and the falling edge of the first clock signal, and the second clock signal having a frequency of at least 1000 times the frequency of the first clock signal. And a step of counting the number of pulses, and a step of detecting an abnormality of the clock signal based on the count value at the time of detecting the rising edge and the count value at the time of detecting the falling edge. is doing.
【００１７】この構成により、第１のクロック信号のパ
ルスのエッジとエッジの間の第２のクロック信号のパル
ス数に基づいてクロック信号の異常が検出されることと
なる。With this configuration, the abnormality of the clock signal is detected based on the number of pulses of the second clock signal between the edges of the pulse of the first clock signal.
【００１８】[0018]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。図１は本発明の第１の実
施の形態のクロック監視装置を示す図である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a clock monitoring device according to a first embodiment of the present invention.
【００１９】図１に示すように、本実施の形態のクロッ
ク監視装置１０は、クロックＡのエッジを検出してカウ
ンタ回路１２に通知するエッジ検出回路１１と、クロッ
クＢのパルスをカウントするカウンタ回路１２と、クロ
ック正常時のカウンタ値の範囲が記憶されたメモリ１３
と、カウンタ回路１２によるカウンタ値とメモリ１３内
のカウンタ値を比較する比較回路１４とを備えている。As shown in FIG. 1, the clock monitoring apparatus 10 of the present embodiment includes an edge detection circuit 11 that detects the edge of the clock A and notifies the counter circuit 12 and a counter circuit that counts the pulses of the clock B. 12 and a memory 13 that stores the range of counter values when the clock is normal
And a comparison circuit 14 for comparing the counter value of the counter circuit 12 with the counter value in the memory 13.
【００２０】なお、監視対象とする機器はクロックＡと
クロックＢによって動作しており、本発明を実施するた
めにはクロックＢの周波数は、クロックＡの周波数の２
倍あればよいが、クロックＡの周波数より十分大きく
（例えば、クロックＡの周波数を１０kHzとすると、ク
ロックＢの周波数は１０MHz程度）したほうが好まし
い。The equipment to be monitored operates by the clock A and the clock B. To implement the present invention, the frequency of the clock B is 2 times the frequency of the clock A.
Although it may be doubled, it is preferable that the frequency is sufficiently higher than the frequency of the clock A (for example, if the frequency of the clock A is 10 kHz, the frequency of the clock B is about 10 MHz).
【００２１】このようなクロック監視装置１０の動作
は、図２に示すように、まず、エッジ検出回路１１は、
クロックＡの立ち上がりエッジを検出するとカウンタ回
路１２に第１の通知信号を出力する。As shown in FIG. 2, the operation of the clock monitoring apparatus 10 is as follows.
When the rising edge of the clock A is detected, the counter circuit 12 outputs the first notification signal.
【００２２】カウンタ回路１２は、第１の通知信号によ
りカウンタをゼロに設定し、クロックＢのパルスのカウ
ント動作を開始する。The counter circuit 12 sets the counter to zero by the first notification signal, and starts the counting operation of the clock B pulse.
【００２３】エッジ検出回路１１は、クロックＡの立ち
下がりエッジを検出するとカウンタ回路１２に第２の通
知信号を出力する。When the edge detection circuit 11 detects the falling edge of the clock A, it outputs a second notification signal to the counter circuit 12.
【００２４】カウンタ回路１２は、第２の通知信号によ
り、その時点のカウンタ値である第１のカウンタ値を比
較回路１４に出力する。In response to the second notification signal, the counter circuit 12 outputs the first counter value, which is the counter value at that time, to the comparison circuit 14.
【００２５】そして、エッジ検出回路１１は、クロック
Ａの立ち上がりエッジを検出するとカウンタ回路１２に
第１の通知信号を出力する。Then, the edge detection circuit 11 outputs the first notification signal to the counter circuit 12 when detecting the rising edge of the clock A.
【００２６】カウンタ回路１２は、第１の通知信号によ
り、その時点のカウンタ値である第２のカウンタ値を比
較回路１４に出力し、カウンタをゼロに設定し、クロッ
クＢのパルスのカウント動作を開始し、同様なカウント
動作を繰り返す。In response to the first notification signal, the counter circuit 12 outputs the second counter value, which is the counter value at that time, to the comparator circuit 14, sets the counter to zero, and performs the pulse B clock pulse counting operation. Start and repeat similar counting operation.
【００２７】比較回路１４は、クロックＡのハイレベル
区間をクロックＢでカウントした場合の正常なカウンタ
値の範囲を定める下限値と上限値である第１の下限カウ
ンタ値と第１の上限カウンタ値をメモリ１３から読み出
し、第１のカウンタ値が第１の下限カウンタ値以上かつ
第１の上限カウンタ値以下であるか比較する。The comparator circuit 14 includes a first lower limit counter value and a first upper limit counter value which are lower limit values and upper limit values that define a range of normal counter values when the high level section of the clock A is counted by the clock B. Is read from the memory 13 and it is compared whether the first counter value is greater than or equal to the first lower limit counter value and less than or equal to the first upper limit counter value.
【００２８】同様に、クロックＡの１周期区間をクロッ
クＢでカウントした場合の正常なカウンタ値の範囲を定
める下限値と上限値である第２の下限カウンタ値と第２
の上限カウンタ値をメモリ１３から読み出し、第２のカ
ウンタ値が第２の下限カウンタ値以上かつ第２の上限カ
ウンタ値以下であるか比較する。Similarly, the second lower limit counter value and the second lower limit counter value, which are the lower limit value and the upper limit value, which define the range of the normal counter value when the one cycle period of the clock A is counted by the clock B, respectively.
The upper limit counter value of is read from the memory 13, and it is compared whether the second counter value is equal to or more than the second lower limit counter value and is equal to or less than the second upper limit counter value.
【００２９】第１のカウンタ値が正常なカウンタ値の範
囲内に入っていなければ、クロックＡのデューティ比が
異常か、クロックＢが異常であると判断する。If the first counter value is not within the range of the normal counter value, it is determined that the duty ratio of the clock A is abnormal or the clock B is abnormal.
【００３０】第２のカウンタ値が正常なカウンタ値の範
囲内に入っていなければ、クロックＡの周波数が異常
か、クロックＢが異常であると判断する。If the second counter value is not within the range of the normal counter value, it is determined that the frequency of the clock A is abnormal or the clock B is abnormal.
【００３１】図３は、本実施の形態のクロック監視装置
１０のエッジ検出回路１１の処理手順を示すフローチャ
ートである。FIG. 3 is a flow chart showing the processing procedure of the edge detection circuit 11 of the clock monitoring apparatus 10 of this embodiment.
【００３２】エッジ検出回路１１は、クロックＡの立ち
上がりエッジを監視しており（Ｓ３０）、立ち上がりエ
ッジを検出すると、カウンタ回路１２に第１の通知信号
を出力する（Ｓ３１）。The edge detection circuit 11 monitors the rising edge of the clock A (S30), and when detecting the rising edge, outputs the first notification signal to the counter circuit 12 (S31).
【００３３】次いで、エッジ検出回路１１は、クロック
Ａの立ち下がりエッジを監視し（Ｓ３２）、立ち下がり
エッジを検出すると、カウンタ回路１２に第２の通知信
号を出力する（Ｓ３３）。Next, the edge detection circuit 11 monitors the falling edge of the clock A (S32), and when detecting the falling edge, outputs the second notification signal to the counter circuit 12 (S33).
【００３４】このようにすると、Ｓ３１から次のＳ３１
までの間がクロックＡの１周期区間となり、Ｓ３１から
Ｓ３２までの間がクロックＡのハイレベル区間となる。In this way, from S31 to the next S31
Is the period of one cycle of the clock A, and the period from S31 to S32 is the high level period of the clock A.
【００３５】次に、図４は、本実施の形態のクロック監
視装置１０のカウンタ回路１２の処理手順を示すフロー
チャートである。Next, FIG. 4 is a flow chart showing the processing procedure of the counter circuit 12 of the clock monitoring device 10 of the present embodiment.
【００３６】カウンタ回路１２は、エッジ検出回路１１
からの通知信号の入力を待っており（Ｓ４０）、第１の
通知信号が入力されると、カウンタを０にリセットし、
クロックＢのパルスのカウントをスタートする（Ｓ４
１）。The counter circuit 12 includes the edge detection circuit 11
Waiting for the input of the notification signal from (S40), and when the first notification signal is input, the counter is reset to 0,
Start counting the pulses of clock B (S4
1).
【００３７】次いで、カウンタ回路１２は、エッジ検出
回路１１からの第２の通知信号の入力を待ち（Ｓ４
２）、第２の通知信号が入力されると、この時点でのカ
ウンタ値を比較回路１４に出力する（Ｓ４３）。Next, the counter circuit 12 waits for the input of the second notification signal from the edge detection circuit 11 (S4).
2) When the second notification signal is input, the counter value at this point is output to the comparison circuit 14 (S43).
【００３８】次いで、カウンタ回路１２は、エッジ検出
回路１１からの第１の通知信号の入力を待ち（Ｓ４
４）、第１の通知信号が入力されると、この時点でのカ
ウンタ値を比較回路１４に出力し（Ｓ４５）、Ｓ４１に
戻って処理を続ける。Next, the counter circuit 12 waits for the input of the first notification signal from the edge detection circuit 11 (S4).
4) When the first notification signal is input, the counter value at this time is output to the comparison circuit 14 (S45), and the process returns to S41 to continue the processing.
【００３９】このようにすると、Ｓ４３においてクロッ
クＡのハイレベル区間をクロックＢでカウントしたカウ
ンタ値を出力することになり、Ｓ４５においてクロック
Ａの１周期区間をクロックＢでカウントしたカウンタ値
を出力することになる。In this way, the counter value obtained by counting the high level section of the clock A with the clock B is output in S43, and the counter value obtained by counting the one cycle section of the clock A with the clock B is output in S45. It will be.
【００４０】次に、図５は、本実施の形態のクロック監
視装置１０の比較回路１４の処理手順を示すフローチャ
ートである。Next, FIG. 5 is a flow chart showing the processing procedure of the comparison circuit 14 of the clock monitoring apparatus 10 of the present embodiment.
【００４１】比較回路１４は、カウンタ回路１２からの
カウンタ値の入力を待っており（Ｓ５０）、カウンタ値
が入力されると、メモリ１３からクロックＡのハイレベ
ル区間をクロックＢでカウントした場合の正常なカウン
タ値の下限値である第１の下限カウンタ値を読み出し、
入力されたカウンタ値が第１の下限カウンタ値以上であ
るか判定する（Ｓ５１）。The comparator circuit 14 waits for the input of the counter value from the counter circuit 12 (S50). When the counter value is input, the high-level section of the clock A is counted from the memory 13 by the clock B. Read the first lower limit counter value, which is the lower limit value of the normal counter value,
It is determined whether the input counter value is greater than or equal to the first lower limit counter value (S51).
【００４２】入力されたカウンタ値が第１の下限カウン
タ値以上であれば、メモリ１３からクロックＡのハイレ
ベル区間をクロックＢでカウントした場合の正常なカウ
ンタ値の上限値である第１の上限カウンタ値を読み出
し、入力されたカウンタ値が第１の上限カウンタ値以下
であるか判定する（Ｓ５２）。If the input counter value is equal to or larger than the first lower limit counter value, the first upper limit which is the upper limit value of the normal counter value when the high level section of the clock A from the memory 13 is counted by the clock B The counter value is read and it is determined whether the input counter value is equal to or less than the first upper limit counter value (S52).
【００４３】入力されたカウンタ値が第１の上限カウン
タ値以下であれば、カウンタ回路１２からの次のカウン
タ値の入力を待つ（Ｓ５３）。If the input counter value is less than or equal to the first upper limit counter value, the input of the next counter value from the counter circuit 12 is awaited (S53).
【００４４】次いで、比較回路１４は、カウンタ回路１
２からのカウンタ値の入力があると、メモリ１３からク
ロックＡの１周期区間をクロックＢでカウントした場合
の正常なカウンタ値の下限値である第２の下限カウンタ
値を読み出し、入力されたカウンタ値が第２の下限カウ
ンタ値以上であるか判定する（Ｓ５４）。Next, the comparison circuit 14 is connected to the counter circuit 1
When the counter value is input from 2, the second lower limit counter value which is the lower limit value of the normal counter value when one cycle period of the clock A is counted by the clock B is read from the memory 13 and the input counter is read. It is determined whether the value is greater than or equal to the second lower limit counter value (S54).
【００４５】入力されたカウンタ値が第２の下限カウン
タ値以上であれば、メモリ１３からクロックＡの１周期
区間をクロックＢでカウントした場合の正常なカウンタ
値の上限値である第２の上限カウンタ値を読み出し、入
力されたカウンタ値が第２の上限カウンタ値以下である
か判定する（Ｓ５５）。If the input counter value is equal to or larger than the second lower limit counter value, the second upper limit which is the upper limit value of the normal counter value when one cycle period of the clock A is counted by the clock B from the memory 13 The counter value is read, and it is determined whether the input counter value is less than or equal to the second upper limit counter value (S55).
【００４６】入力されたカウンタ値が第２の上限カウン
タ値以下であれば、Ｓ５０に戻って処理を続ける。If the input counter value is less than or equal to the second upper limit counter value, the process returns to S50 to continue the processing.
【００４７】Ｓ５１において入力されたカウンタ値が第
１の下限カウンタ値より小さい場合、Ｓ５２において入
力されたカウンタ値が第１の上限カウンタ値より大きい
場合、Ｓ５４において入力されたカウンタ値が第２の下
限カウンタ値より小さい場合、Ｓ５５において入力され
たカウンタ値が第２の上限カウンタ値より大きい場合
は、クロック異常通知を監視対象となる機器に出力する
（Ｓ５６）。When the counter value input in S51 is smaller than the first lower limit counter value, when the counter value input in S52 is larger than the first upper limit counter value, the counter value input in S54 is the second When it is smaller than the lower limit counter value and when the counter value input in S55 is larger than the second upper limit counter value, the clock abnormality notification is output to the device to be monitored (S56).
【００４８】このように本実施の形態においては、クロ
ックＡの立ち上がりエッジと立ち下がりエッジを検出し
ているので、ハイレベル区間と１周期区間をクロックＢ
でカウントすることができ、クロックＡのデューティ比
を監視することができる。As described above, in this embodiment, since the rising edge and the falling edge of the clock A are detected, the high level section and one cycle section are set to the clock B.
The duty ratio of the clock A can be monitored.
【００４９】また、クロックＡのハイレベル区間や１周
期区間をクロックＢでカウントし、そのカウント値が正
常範囲内か判定しているので、２つのクロックの監視を
容易に行なうことができる。Further, since the high level section or one cycle section of the clock A is counted by the clock B and it is determined whether the count value is within the normal range, it is possible to easily monitor the two clocks.
【００５０】次に、図６は本発明の第２の実施の形態の
ディジタルオーディオ機器のクロック監視装置を示す図
である。なお、本実施の形態は、上述の第１の実施の形
態と略同様に構成されているので、同様な構成には同一
の符号を付して特徴部分のみ説明する。Next, FIG. 6 is a diagram showing a clock monitoring device for digital audio equipment according to a second embodiment of the present invention. Since the present embodiment is configured substantially the same as the above-described first embodiment, the same reference numerals are given to the same configurations and only the characteristic portions will be described.
【００５１】図６に示すように、本実施の形態のクロッ
ク監視装置２０は、比較回路１４からのクロック異常通
知を入力され、クロック異常通知によりディジタルオー
ディオ機器に入力されたディジタルオーディオ信号をミ
ュートするミュート回路２５を備えている。As shown in FIG. 6, the clock monitoring device 20 of the present embodiment receives the clock abnormality notification from the comparison circuit 14 and mutes the digital audio signal input to the digital audio device by the clock abnormality notification. A mute circuit 25 is provided.
【００５２】本実施の形態のディジタルオーディオ機器
は、クロックＡとクロックＢとによって動作しており、
例えば、クロックＡはオーディオデータのサンプリング
クロックで４８kHz程度であり、クロックＢはＤＳＰの
マシンクロックで４０MHz程度である。The digital audio equipment of this embodiment operates by the clock A and the clock B,
For example, the clock A is a sampling clock of audio data having a frequency of about 48 kHz, and the clock B is a DSP machine clock having a frequency of about 40 MHz.
【００５３】このようなクロック監視装置２０におい
て、上述の第１の実施の形態同様にエッジ検出回路１
１、カウンタ回路１２、比較回路１４によってクロック
監視が行なわれ、比較回路１４において動作クロック
（クロックＡ、クロックＢ）の異常が検出されると、ク
ロック異常通知がミュート回路２５に入力される。In such a clock monitoring device 20, as in the first embodiment described above, the edge detection circuit 1
1, the counter circuit 12 and the comparison circuit 14 perform clock monitoring, and when the comparison circuit 14 detects an abnormality in the operation clock (clock A, clock B), a clock abnormality notification is input to the mute circuit 25.
【００５４】ミュート回路２５は、クロック異常通知を
入力されると、ディジタルオーディオ機器に入力された
ディジタルオーディオ信号をミュートしてディジタルオ
ーディオ信号の出力をゼロとする。Upon receiving the clock abnormality notification, the mute circuit 25 mutes the digital audio signal input to the digital audio device and sets the output of the digital audio signal to zero.
【００５５】このように本実施の形態においては、動作
クロックの異常が検出されると、ディジタルオーディオ
信号をミュートしているので、ディジタルオーディオ機
器は無音状態となり、動作クロック異常の際の異常音を
出力しないようにすることができる。As described above, in this embodiment, when the abnormality of the operation clock is detected, the digital audio signal is muted, so that the digital audio device becomes silent, and an abnormal sound is generated when the operation clock is abnormal. You can turn it off.
【００５６】[0056]
【発明の効果】以上説明したように、本発明によれば、
第１のクロック信号の立ち上がりエッジ及び立ち下がり
エッジを検出するとともに、第２のクロック信号のパル
スをカウントし、立ち上がりエッジ検出時のカウント値
と立ち下がりエッジ検出時のカウント値に基づいてクロ
ックの異常を判定することにより、第１のクロック信号
のデューティ比の異常または第１のクロック信号及び第
２のクロック信号の周波数の異常を検出することができ
る。As described above, according to the present invention,
The rising edge and the falling edge of the first clock signal are detected, the pulses of the second clock signal are counted, and the clock error is detected based on the count value at the time of detecting the rising edge and the count value at the time of detecting the falling edge. By determining, it is possible to detect an abnormality in the duty ratio of the first clock signal or an abnormality in the frequencies of the first clock signal and the second clock signal.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の第１の実施の形態のクロック監視装置
を示す概略ブロック図FIG. 1 is a schematic block diagram showing a clock monitoring device according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態のクロック監視装置
のカウンタ計測方法を示すシーケンス図FIG. 2 is a sequence diagram showing a counter measuring method of the clock monitoring device according to the first embodiment of the present invention.
【図３】本発明の第１の実施の形態のクロック監視装置
のエッジ検出回路の処理を示すフローチャートFIG. 3 is a flowchart showing processing of an edge detection circuit of the clock monitoring device according to the first embodiment of the present invention.
【図４】本発明の第１の実施の形態のクロック監視装置
のカウンタ回路の処理を示すフローチャートFIG. 4 is a flowchart showing processing of a counter circuit of the clock monitoring device according to the first embodiment of the present invention.
【図５】本発明の第１の実施の形態のクロック監視装置
の比較回路の処理を示すフローチャートFIG. 5 is a flowchart showing processing of a comparison circuit of the clock monitoring device according to the first embodiment of the present invention.
【図６】本発明の第２の実施の形態のクロック監視装置
を示す概略ブロック図FIG. 6 is a schematic block diagram showing a clock monitoring device according to a second embodiment of the present invention.
【図７】従来のクロック監視装置を示す概略ブロック図FIG. 7 is a schematic block diagram showing a conventional clock monitoring device.
１０ クロック監視装置 １１ エッジ検出回路 １２ カウンタ回路 １３ メモリ １４ 比較回路 ２０ クロック監視装置 ２５ ミュート回路 ７１ 動作クロック ７２ 基準クロック ７３ カウント回路 ７４ 記憶装置 10 Clock monitoring device 11 Edge detection circuit 12 counter circuit 13 memory 14 Comparison circuit 20 clock monitoring device 25 Mute circuit 71 Operation clock 72 Reference clock 73 Count circuit 74 storage
Claims (6)
１のクロック信号の立ち上がりエッジを検出すると第１
の通知信号を出力し、前記第１のクロック信号の立ち下
がりエッジを検出すると第２の通知信号を出力するエッ
ジ検出手段と、前記第１のクロック信号の周波数の少な
くとも２倍の周波数の第２のクロック信号を入力され、
前記第２のクロック信号のパルス数をカウントし、前記
第１の通知信号を受信した時点のカウント値と、前記第
２の通知信号を受信した時点のカウント値に基づいて前
記クロック信号の異常を検出する異常検出手段とを備え
ることを特徴とするクロック監視装置。1. When a first clock signal is input and a rising edge of the first clock signal is detected, the first clock signal is detected.
Of the first clock signal, and an edge detecting means for outputting a second notification signal when a falling edge of the first clock signal is detected, and a second frequency of at least twice the frequency of the first clock signal. Input the clock signal of
The number of pulses of the second clock signal is counted, and an abnormality of the clock signal is detected based on the count value at the time of receiving the first notification signal and the count value at the time of receiving the second notification signal. A clock monitoring device comprising: an abnormality detecting unit for detecting.
号から前記第２の通知信号までのカウント値と、前記第
１の通知信号から次の前記第１の通知信号までのカウン
ト値とに基づいて前記第１のクロック信号の異常を検出
することを特徴とする請求項１に記載のクロック監視装
置。2. The abnormality detecting means includes a count value from the first notification signal to the second notification signal and a count value from the first notification signal to the next first notification signal. The clock monitoring device according to claim 1, wherein an abnormality of the first clock signal is detected based on the above.
号から前記第１の通知信号までのカウント値と、前記第
第２の通知信号から次の前記第２の通知信号までのカウ
ント値とに基づいて前記第１のクロック信号の異常を検
出することを特徴とする請求項１に記載のクロック監視
装置。3. The abnormality detecting means includes a count value from the second notification signal to the first notification signal, and a count value from the second notification signal to the next second notification signal. The clock monitoring device according to claim 1, wherein the abnormality of the first clock signal is detected based on the following.
予め設定された正常範囲内に入っているかを判定して前
記クロック信号の異常を検出することを特徴とする請求
項１から３までのいずれかに記載のクロック監視装置。4. The abnormality detecting means detects abnormality of the clock signal by judging whether or not the count value is within a preset normal range. The clock monitoring device according to any one of claims.
異常を検出したとき、出力信号をミュートするミュート
手段を備えることを特徴とする請求項１から４までのい
ずれかに記載のクロック監視装置。5. The clock monitoring device according to claim 1, further comprising a mute unit for muting an output signal when the abnormality detecting unit detects an abnormality in the clock signal.
及び立ち下がりエッジを検出する工程と、前記第１のク
ロック信号の周波数の少なくとも２倍の周波数の第２の
クロック信号のパルスの数をカウントする工程と、 前記立ち上がりエッジ検出時の前記カウントの値と前記
立ち下がりエッジ検出時の前記カウントの値とに基づい
て前記クロック信号の異常を検出する工程とを備えるこ
とを特徴とするクロック監視方法。6. A step of detecting a rising edge and a falling edge of a first clock signal, and counting the number of pulses of a second clock signal having a frequency of at least twice the frequency of the first clock signal. A clock monitoring method comprising: a step; and a step of detecting an abnormality of the clock signal based on the count value at the time of detecting the rising edge and the count value at the time of detecting the falling edge.
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1936392A1 (en) * | 2006-12-20 | 2008-06-25 | Fujitsu Limited | Automatic frequency monitoring circuit, electronic device, automatic frequency monitoring method and automatic frequency monitoring program |
| JP2008259103A (en) * | 2007-04-09 | 2008-10-23 | Hitachi Ltd | Means for detecting abnormality of carrier wave frequency |
| JP2010061470A (en) * | 2008-09-04 | 2010-03-18 | Denso Corp | Processing device and electronic unit |
| CN101771527A (en) * | 2009-12-16 | 2010-07-07 | 南京弘毅电气自动化有限公司 | Clock extraction device and method for asynchronous communication |
| WO2010142204A1 (en) * | 2009-06-10 | 2010-12-16 | 中兴通讯股份有限公司 | Clock detection method and device |
| JP2019536146A (en) * | 2016-11-01 | 2019-12-12 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | Programmable clock monitor |
-
2002
- 2002-04-16 JP JP2002113755A patent/JP2003308131A/en active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1936392A1 (en) * | 2006-12-20 | 2008-06-25 | Fujitsu Limited | Automatic frequency monitoring circuit, electronic device, automatic frequency monitoring method and automatic frequency monitoring program |
| US8311169B2 (en) | 2006-12-20 | 2012-11-13 | Fujitsu Limited | Automatic frequency monitoring circuit, electronic device, automatic frequency monitoring method, and automatic frequency monitoring program |
| JP2008259103A (en) * | 2007-04-09 | 2008-10-23 | Hitachi Ltd | Means for detecting abnormality of carrier wave frequency |
| JP2010061470A (en) * | 2008-09-04 | 2010-03-18 | Denso Corp | Processing device and electronic unit |
| WO2010142204A1 (en) * | 2009-06-10 | 2010-12-16 | 中兴通讯股份有限公司 | Clock detection method and device |
| JP2012529804A (en) * | 2009-06-10 | 2012-11-22 | 中興通訊股▲ふん▼有限公司 | Clock detection method and apparatus |
| US8451967B2 (en) | 2009-06-10 | 2013-05-28 | Zte Corporation | Method and apparatus for clock checking |
| CN101771527A (en) * | 2009-12-16 | 2010-07-07 | 南京弘毅电气自动化有限公司 | Clock extraction device and method for asynchronous communication |
| JP2019536146A (en) * | 2016-11-01 | 2019-12-12 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | Programmable clock monitor |
| JP7004712B2 (en) | 2016-11-01 | 2022-01-21 | ザイリンクス インコーポレイテッド | Programmable clock monitor |
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