JP2003304521A - Signal processing apparatus and method, and communication system - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、信頼性の高い手法
でデジタル信号を暗号化して伝送可能な信号処理装置、
その方法および通信システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing device capable of encrypting and transmitting a digital signal by a highly reliable method,
The method and communication system.
【０００２】[0002]
【従来の技術】送信側で所定の暗号鍵データを用いてパ
ラレル形式のデジタル信号を暗号化した後にシリアル形
式の信号に変換し、当該シリアル形式の信号を送信し、
受信側で当該シリアル形式の信号をパラレル形式に変換
した後に復号する通信システムがある。このような、通
信システムでは、送信側での上記変換処理で、受信処理
で用いられる同期パターンなどの禁止コードが挿入され
る。このような禁止コードは、デジタル信号内にユーザ
が挿入することが禁止されている。2. Description of the Related Art A transmitting side encrypts a parallel format digital signal using predetermined cryptographic key data, converts it into a serial format signal, and transmits the serial format signal.
There is a communication system in which a signal in the serial format is converted into a parallel format on the receiving side and then decoded. In such a communication system, a prohibition code such as a synchronization pattern used in the receiving process is inserted in the converting process on the transmitting side. Such a prohibition code is prohibited from being inserted into the digital signal by the user.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上述し
た従来の通信システムでは、送信側でデジタル信号を暗
号化した場合に、既存の暗号アルゴリズムを用いると、
暗号化されたデジタル信号に上記禁止コードが生じてし
まう場合がある。この場合には、受信側で上記変換処理
を適切に行えなくなる。また、上記禁止コードを生じな
い独自の暗号アルゴリズムを開発すると、開発負担、並
びにその脆弱性が認められた場合の修正負担が大きいと
いう問題がある。However, in the above-mentioned conventional communication system, when the existing encryption algorithm is used when the digital signal is encrypted at the transmitting side,
The prohibition code may occur in the encrypted digital signal. In this case, the conversion process cannot be properly performed on the receiving side. Further, if an original encryption algorithm that does not generate the prohibition code is developed, there is a problem that the development burden and the correction burden when the vulnerability is recognized are heavy.
【０００４】本発明は、上述した従来技術に鑑みてなさ
れ、小さな開発負担で、暗号化されたデジタル信号内に
所定の禁止コードが生じることを回避できる信号処理装
置、その方法および通信システムを提供することを目的
とする。The present invention has been made in view of the above-mentioned prior art, and provides a signal processing apparatus, a method thereof and a communication system capable of avoiding generation of a predetermined prohibition code in an encrypted digital signal with a small development burden. The purpose is to do.
【０００５】[0005]
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、第１の発
明の信号処理装置は、第１のデジタル信号を暗号化して
第２のデジタル信号を生成する暗号化回路と、予め決め
られた禁止データが前記第２のデジタル信号内に存在す
るか否かを、前記禁止データと同じビット長を持つモジ
ュールを単位として検出し、前記第２のデジタル信号内
に前記禁止データが存在すると判断した場合に、前記第
２のデジタル信号内の前記検出されたモジュールの所定
のビットの論理値を反転した第３のデジタル信号を生成
する第１の信号生成回路と、前記第２のデジタル信号内
の前記禁止コードが検出されたモジュールを識別するモ
ジュール識別信号を生成する第２の信号生成回路と、前
記第３のデジタル信号と前記モジュール識別信号とを関
連付けた送信用の第４のデジタル信号を生成する第３の
信号生成回路とを有する。In order to solve the above-mentioned problems of the prior art and to achieve the above-mentioned object, the signal processing apparatus of the first invention encrypts the first digital signal to generate the second digital signal. And an encryption circuit for generating a digital signal, and whether or not predetermined prohibition data is present in the second digital signal is detected in units of modules having the same bit length as the prohibition data. Generating a third digital signal by inverting a logical value of a predetermined bit of the detected module in the second digital signal when it is determined that the prohibition data is present in the second digital signal. No. 1 signal generating circuit, a second signal generating circuit for generating a module identification signal for identifying a module in which the prohibition code in the second digital signal is detected, and the third digital signal. And a third signal generation circuit for generating a fourth digital signal for transmission which associates the No. and the module identification signal.
【０００６】第１の発明の信号処理装置の作用は以下の
ようになる。暗号化回路、第１のデジタル信号を暗号化
して第２のデジタル信号を生成する。次に、第１の信号
生成回路が、予め決められた禁止データが前記第２のデ
ジタル信号内に存在するか否かを、前記禁止データと同
じビット長を持つモジュールを単位として検出する。そ
して、第１の信号生成回路が、前記第２のデジタル信号
内に前記禁止データが存在すると判断した場合に、前記
第２のデジタル信号内の前記検出されたモジュールの所
定のビットの論理値を反転した第３のデジタル信号を生
成する。次に、第２の信号生成回路が、前記第２のデジ
タル信号内の前記禁止コードが検出されたモジュールを
識別するモジュール識別信号を生成する。次に、第３の
信号生成回路が、前記第３のデジタル信号と前記モジュ
ール識別信号とを関連付けた送信用の第４のデジタル信
号を生成する。The operation of the signal processor of the first invention is as follows. The encryption circuit encrypts the first digital signal to generate a second digital signal. Next, the first signal generation circuit detects whether or not predetermined prohibition data is present in the second digital signal in units of modules having the same bit length as the prohibition data. Then, when the first signal generation circuit determines that the prohibition data is present in the second digital signal, it determines the logical value of the predetermined bit of the detected module in the second digital signal. An inverted third digital signal is generated. Next, the second signal generation circuit generates a module identification signal that identifies the module in which the prohibition code in the second digital signal is detected. Next, the third signal generation circuit generates a fourth digital signal for transmission in which the third digital signal and the module identification signal are associated with each other.
【０００７】第１の発明の信号処理装置は、好ましく
は、前記第１の信号生成回路は、複数の禁止データにつ
いて前記検出を行う。また、第１の発明の信号処理装置
は、好ましくは、前記第２の信号生成回路は、前記所定
ビットの論理値が反転された前記モジュールのアドレス
を示す前記モジュール識別信号を生成する。また、第１
の発明の信号処理装置は、好ましくは、前記第１のデジ
タル信号が、水平走査および垂直走査によりイメージ表
示を行うための信号である場合に、前記第１の信号生成
回路は、単数の画素の画素データを前記モジュールとし
て前記検出を行い、前記第２の信号生成回路は、前記禁
止コードが検出された画素データのアドレスを示す前記
モジュール識別信号を生成し、前記第３の信号生成回路
は、前記第３のデジタル信号の垂直ブランキング期間ま
たは水平ブランキング期間に、前記モジュール識別信号
を多重化して前記第４のデジタル信号を生成する。ま
た、第１の発明の信号処理装置は、好ましくは、前記第
１，第２および第３のデジタル信号は、ベースバンド信
号であり、前記信号生成回路は、複数ビットを単位とし
たパラレル形式の前記第３のデジタル信号を生成し、前
記信号処理装置は、前記パラレル形式の前記第３のデジ
タル信号を、少なくとも一部の前記禁止コードを含む前
記同期パターンが挿入されたシリアル形式のデジタル信
号に変換する変換回路をさらに有する。In the signal processing device of the first invention, preferably, the first signal generation circuit performs the detection for a plurality of prohibited data. Further, in the signal processing device of the first invention, preferably, the second signal generation circuit generates the module identification signal indicating an address of the module in which a logical value of the predetermined bit is inverted. Also, the first
In the signal processing device according to the invention, preferably, when the first digital signal is a signal for displaying an image by horizontal scanning and vertical scanning, the first signal generating circuit includes a single pixel. The pixel data is used as the module to perform the detection, the second signal generation circuit generates the module identification signal indicating the address of the pixel data in which the inhibition code is detected, and the third signal generation circuit During the vertical blanking period or the horizontal blanking period of the third digital signal, the module identification signal is multiplexed to generate the fourth digital signal. Further, in the signal processing device of the first invention, preferably, the first, second and third digital signals are baseband signals, and the signal generation circuit is of a parallel format in which a plurality of bits are a unit. The third digital signal is generated, and the signal processing device converts the parallel third digital signal into a serial digital signal in which the synchronization pattern including at least a part of the prohibition code is inserted. It further has a conversion circuit for converting.
【０００８】第２の発明の信号処理装置は、第１のデジ
タル信号を暗号化して生成され、当該暗号化後に禁止コ
ードが検出されたモジュール内の所定ビットの論理値が
反転された第２のデジタル信号と、前記禁止コードが検
出されたモジュールを識別するためのモジュール識別信
号とが関連付けられた第３のデジタル信号を受信した場
合に、前記第３のデジタル信号から、前記第２のデジタ
ル信号と前記モジュール識別信号とを分離する分離回路
と、前記モジュール識別信号を基に、前記第２のデジタ
ル信号内の送信処理で禁止コードが検出されたモジュー
ルを特定し、当該特定したモジュールの所定のビットの
論理値を反転した第４のデジタル信号を生成する信号生
成回路と、前記第４のデジタル信号を復号する復号回路
とを有する。A signal processing device according to a second aspect of the present invention is a second signal device in which a logical value of a predetermined bit in a module, which is generated by encrypting a first digital signal and in which a prohibition code is detected after the encryption, is inverted. When a third digital signal associated with a digital signal and a module identification signal for identifying the module in which the prohibition code is detected is received, from the third digital signal, the second digital signal And a module identifying signal for separating the module identifying signal and a module for which a prohibition code is detected in the transmission process in the second digital signal based on the module identifying signal, and a predetermined module of the identified module is specified. It has a signal generation circuit for generating a fourth digital signal with the logical value of the bit inverted, and a decoding circuit for decoding the fourth digital signal.
【０００９】第２の発明の信号処理装置の作用は以下の
ようになる。分離回路が、受信された第３のデジタル信
号から、前記第２のデジタル信号と前記モジュール識別
信号とを分離する。次に、信号生成回路が、前記分離さ
れたモジュール識別信号を基に、前記第２のデジタル信
号内の送信処理で禁止コードが検出されたモジュールを
特定し、当該特定したモジュールの所定のビットの論理
値を反転した第４のデジタル信号を生成する。次に復号
回路が、前記第４のデジタル信号を復号する。The operation of the signal processor of the second invention is as follows. A separation circuit separates the second digital signal and the module identification signal from the received third digital signal. Next, the signal generation circuit specifies the module in which the prohibition code is detected in the transmission processing in the second digital signal based on the separated module identification signal, and determines the predetermined bit of the specified module. A fourth digital signal whose logical value is inverted is generated. Next, a decoding circuit decodes the fourth digital signal.
【００１０】第３の発明の信号処理装置は、第１のデジ
タル信号を暗号化して第２のデジタル信号を生成する暗
号化回路と、予め決められた禁止データが前記第２のデ
ジタル信号内に存在するか否かを、前記禁止データと同
じビット長を持つモジュールを単位として検出し、前記
第２のデジタル信号内に前記禁止データが存在すると判
断した場合に、前記第２のデジタル信号内の前記検出さ
れたモジュールとして前記第１のデジタル信号内の対応
するモジュールを用いた第３のデジタル信号を生成する
第１の信号生成回路と、前記第２のデジタル信号内の前
記禁止コードが検出されたモジュールを識別するモジュ
ール識別信号を生成する第２の信号生成回路と、前記第
３のデジタル信号と前記モジュール識別信号とを関連付
けた送信用の第４のデジタル信号を生成する第３の信号
生成回路とを有する。According to a third aspect of the present invention, there is provided a signal processing device which encrypts a first digital signal to generate a second digital signal, and predetermined prohibition data in the second digital signal. Whether or not there is a module having the same bit length as the prohibition data is detected as a unit, and when it is determined that the prohibition data is present in the second digital signal, A first signal generating circuit for generating a third digital signal using the corresponding module in the first digital signal as the detected module; and the prohibition code in the second digital signal is detected. A second signal generation circuit for generating a module identification signal for identifying the module, and a fourth signal transmission circuit that associates the third digital signal with the module identification signal. And a third signal generating circuit for generating a digital signal.
【００１１】第３の発明の信号処理装置の作用は以下の
ようになる。暗号化回路が、第１のデジタル信号を暗号
化して第２のデジタル信号を生成する。次に、第１の信
号生成回路が、予め決められた禁止データが前記第２の
デジタル信号内に存在するか否かを、前記禁止データと
同じビット長を持つモジュールを単位として検出する。
そして、前記第１の信号生成回路が、前記第２のデジタ
ル信号内に前記禁止データが存在すると判断した場合
に、前記第２のデジタル信号内の前記検出されたモジュ
ールとして前記第１のデジタル信号内の対応するモジュ
ールを用いた第３のデジタル信号を生成する。次に、第
２の信号生成回路が、前記第２のデジタル信号内の前記
禁止コードが検出されたモジュールを識別するモジュー
ル識別信号を生成する。次に、第３の信号生成回路が、
前記第３のデジタル信号と前記モジュール識別信号とを
関連付けた送信用の第４のデジタル信号を生成する。The operation of the signal processor of the third invention is as follows. An encryption circuit encrypts the first digital signal to generate a second digital signal. Next, the first signal generation circuit detects whether or not predetermined prohibition data is present in the second digital signal in units of modules having the same bit length as the prohibition data.
When the first signal generation circuit determines that the prohibition data is present in the second digital signal, the first digital signal is detected as the detected module in the second digital signal. Generate a third digital signal using the corresponding module in. Next, the second signal generation circuit generates a module identification signal that identifies the module in which the prohibition code in the second digital signal is detected. Next, the third signal generation circuit
A fourth digital signal for transmission is generated which associates the third digital signal with the module identification signal.
【００１２】第４の発明の信号処理装置は、第１のデジ
タル信号を暗号化して生成され、当該暗号化後に禁止コ
ードが検出されたモジュールとして前記第１のデジタル
信号内の対応するモジュールが用いられた第２のデジタ
ル信号と、前記禁止コードが検出されたモジュールを識
別するためのモジュール識別信号とが関連付けられた第
３のデジタル信号を受信した場合に、前記第３のデジタ
ル信号から、前記第２のデジタル信号と前記モジュール
識別信号とを分離する分離回路と、前記第２のデジタル
信号を復号して第４のデジタル信号を生成する復号回路
と、前記モジュール識別信号を基に、前記第４のデジタ
ル信号内の送信処理で禁止コードが検出されたモジュー
ルを特定し、当該特定したモジュールとして、前記第２
のデジタル信号内の対応するモジュールを用いた第５の
デジタル信号を生成する信号生成回路とを有する。The signal processing device of the fourth invention uses the corresponding module in the first digital signal as a module generated by encrypting the first digital signal and detecting the prohibition code after the encryption. A third digital signal associated with a second digital signal generated from the third digital signal and a module identification signal for identifying the module in which the prohibition code is detected is associated with the third digital signal, A separation circuit that separates a second digital signal and the module identification signal, a decoding circuit that decodes the second digital signal to generate a fourth digital signal, and the decoding circuit based on the module identification signal. The module in which the prohibition code is detected by the transmission processing in the digital signal of 4 is specified, and the second module is specified as the specified module.
And a signal generation circuit for generating a fifth digital signal using the corresponding module in the digital signal of.
【００１３】第４の発明の信号処理装置の作用は以下の
ようになる。分離回路が、前記第３のデジタル信号か
ら、前記第２のデジタル信号と前記モジュール識別信号
とを分離する。次に、復号回路が、前記第２のデジタル
信号を復号して第４のデジタル信号を生成する。次に、
信号生成回路が、前記モジュール識別信号を基に、前記
第４のデジタル信号内の送信処理で禁止コードが検出さ
れたモジュールを特定し、当該特定したモジュールとし
て、前記第２のデジタル信号内の対応するモジュールを
用いた第５のデジタル信号を生成する。The operation of the signal processor of the fourth invention is as follows. A separation circuit separates the second digital signal and the module identification signal from the third digital signal. Next, a decoding circuit decodes the second digital signal to generate a fourth digital signal. next,
A signal generation circuit identifies, based on the module identification signal, a module in which a prohibition code has been detected in the transmission processing in the fourth digital signal, and identifies the module in the second digital signal as the identified module. Generate a fifth digital signal using the module.
【００１４】第５の発明の信号処理方法は、信号処理装
置が行う信号処理方法であって、第１のデジタル信号を
暗号化して第２のデジタル信号を生成し、予め決められ
た禁止データが前記第２のデジタル信号内に存在するか
否かを、前記禁止データと同じビット長を持つモジュー
ルを単位として検出し、前記第２のデジタル信号内に前
記禁止データが存在すると判断した場合に、前記第２の
デジタル信号内の前記検出されたモジュールの所定のビ
ットの論理値を反転した第３のデジタル信号を生成し、
前記第２のデジタル信号内の前記禁止コードが検出され
たモジュールを識別するモジュール識別信号を生成し、
前記第３のデジタル信号と前記モジュール識別信号とを
関連付けた送信用の第４のデジタル信号を生成する。A signal processing method according to a fifth aspect of the present invention is a signal processing method performed by a signal processing device, wherein a first digital signal is encrypted to generate a second digital signal, and predetermined prohibition data is generated. When it is determined whether or not the prohibition data exists in the second digital signal, the module having the same bit length as the prohibition data is detected as a unit, and it is determined that the prohibition data exists in the second digital signal. Generating a third digital signal that is the inversion of the logical value of a predetermined bit of the detected module in the second digital signal,
Generating a module identification signal identifying a module in which the prohibition code in the second digital signal is detected,
A fourth digital signal for transmission is generated which associates the third digital signal with the module identification signal.
【００１５】第６の発明の信号処理方法は、第１のデジ
タル信号を暗号化して生成され、当該暗号化後に禁止コ
ードが検出されたモジュール内の所定ビットの論理値が
反転された第２のデジタル信号と、前記禁止コードが検
出されたモジュールを識別するためのモジュール識別信
号とが関連付けられた第３のデジタル信号を受信した場
合に信号処理装置が行う信号処理方法であって、前記第
３のデジタル信号から、前記第２のデジタル信号と前記
モジュール識別信号とを分離し、前記モジュール識別信
号を基に、前記第２のデジタル信号内の送信処理で禁止
コードが検出されたモジュールを特定し、当該特定した
モジュールの所定のビットの論理値を反転した第４のデ
ジタル信号を生成し、前記第４のデジタル信号を復号す
る。In the signal processing method of the sixth invention, the second digital signal is generated by encrypting the first digital signal, and the logical value of a predetermined bit in the module in which the prohibition code is detected after the encryption is inverted. A signal processing method performed by a signal processing device when a third digital signal in which a digital signal and a module identification signal for identifying a module in which the prohibition code is detected are associated with each other is received. The second digital signal and the module identification signal are separated from the digital signal of, and the module in which the prohibition code is detected in the transmission process in the second digital signal is specified based on the module identification signal. Generating a fourth digital signal by inverting the logical value of a predetermined bit of the specified module, and decoding the fourth digital signal.
【００１６】第７の発明の信号処理方法は、信号処理装
置が行う信号処理方法であって、第１のデジタル信号を
暗号化して第２のデジタル信号を生成し、予め決められ
た禁止データが前記第２のデジタル信号内に存在するか
否かを、前記禁止データと同じビット長を持つモジュー
ルを単位として検出し、前記第２のデジタル信号内に前
記禁止データが存在すると判断した場合に、前記第２の
デジタル信号内の前記検出されたモジュールとして前記
第１のデジタル信号内の対応するモジュールを用いた第
３のデジタル信号を生成し、前記第２のデジタル信号内
の前記禁止コードが検出されたモジュールを識別するモ
ジュール識別信号を生成し、前記第３のデジタル信号と
前記モジュール識別信号とを関連付けた送信用の第４の
デジタル信号を生成する。A signal processing method according to a seventh aspect of the present invention is a signal processing method performed by a signal processing device, wherein a first digital signal is encrypted to generate a second digital signal, and predetermined prohibition data is generated. When it is determined whether or not the prohibition data exists in the second digital signal, the module having the same bit length as the prohibition data is detected as a unit, and it is determined that the prohibition data exists in the second digital signal. Generate a third digital signal using the corresponding module in the first digital signal as the detected module in the second digital signal, and detect the inhibit code in the second digital signal. A module identification signal for identifying the installed module, and generating a fourth digital signal for transmission in which the third digital signal and the module identification signal are associated with each other. To.
【００１７】第８の発明の信号処理方法は、第１のデジ
タル信号を暗号化して生成され、当該暗号化後に禁止コ
ードが検出されたモジュールとして前記第１のデジタル
信号内の対応するモジュールが用いられた第２のデジタ
ル信号と、前記禁止コードが検出されたモジュールを識
別するためのモジュール識別信号とが関連付けられた第
３のデジタル信号を受信した場合に信号処理装置が行う
信号処理方法であって、前記第３のデジタル信号から、
前記第２のデジタル信号と前記モジュール識別信号とを
分離し、前記第２のデジタル信号を復号して第４のデジ
タル信号を生成し、前記モジュール識別信号を基に、前
記第４のデジタル信号内の送信処理で禁止コードが検出
されたモジュールを特定し、当該特定したモジュールと
して、前記第２のデジタル信号内の対応するモジュール
を用いた第５のデジタル信号を生成する。In the signal processing method of the eighth invention, the corresponding module in the first digital signal is used as a module in which the first digital signal is generated by being encrypted and the prohibition code is detected after the encryption. A signal processing method performed by a signal processing device when a third digital signal in which a generated second digital signal and a module identification signal for identifying a module in which the prohibition code is detected are associated with each other is received. Then, from the third digital signal,
The second digital signal and the module identification signal are separated from each other, the second digital signal is decoded to generate a fourth digital signal, and the fourth digital signal is generated based on the module identification signal. The module in which the prohibition code is detected in the transmission process of step 1 is specified, and as the specified module, the fifth digital signal using the corresponding module in the second digital signal is generated.
【００１８】第９の発明の通信システムは、送信装置と
受信装置とを有する通信システムであって、前記送信装
置は、第１のデジタル信号を暗号化して第２のデジタル
信号を生成する暗号化回路と、予め決められた禁止デー
タが前記第２のデジタル信号内に存在するか否かを、前
記禁止データと同じビット長を持つモジュールを単位と
して検出し、前記第２のデジタル信号内に前記禁止デー
タが存在すると判断した場合に、前記第２のデジタル信
号内の前記検出されたモジュールの所定のビットの論理
値を反転した第３のデジタル信号を生成する第１の信号
生成回路と、前記第２のデジタル信号内の前記禁止コー
ドが検出されたモジュールを識別するモジュール識別信
号を生成する第２の信号生成回路と、前記第３のデジタ
ル信号と前記モジュール識別信号とを関連付けた送信用
の第４のデジタル信号を生成する第３の信号生成回路
と、前記第４のデジタル信号を送信する送信回路とを有
する。また、前記受信装置は、前記第４のデジタル信号
を受信する受信回路と、前記受信された第４のデジタル
信号から、前記第３のデジタル信号と前記モジュール識
別信号とを分離する分離回路と、前記モジュール識別信
号を基に、前記第３のデジタル信号内の送信処理で禁止
コードが検出されたモジュールを特定し、当該特定した
モジュールの所定のビットの論理値を反転して前記第２
のデジタル信号を生成する第４の信号生成回路と、前記
第２のデジタル信号を復号して前記第１のデジタル信号
を生成する復号回路とを有する。第９の発明の通信シス
テムは、第１および第２の信号処理装置を組み合わせた
通信システムである。A communication system according to a ninth aspect of the present invention is a communication system having a transmitting device and a receiving device, wherein the transmitting device encrypts the first digital signal to generate a second digital signal. A circuit and whether or not predetermined inhibition data is present in the second digital signal is detected in units of modules having the same bit length as the inhibition data, and is detected in the second digital signal. A first signal generation circuit for generating a third digital signal, which is obtained by inverting the logical value of a predetermined bit of the detected module in the second digital signal when it is determined that there is prohibited data; A second signal generation circuit for generating a module identification signal for identifying a module in which the prohibition code in the second digital signal is detected; the third digital signal and the module; And a third signal generation circuit for generating a fourth digital signal for transmission that associates a Lumpur identification signal, and a transmission circuit for transmitting the fourth digital signal. Further, the reception device includes a reception circuit that receives the fourth digital signal, and a separation circuit that separates the third digital signal and the module identification signal from the received fourth digital signal. On the basis of the module identification signal, the module in which the prohibition code is detected in the transmission processing in the third digital signal is specified, and the logical value of the predetermined bit of the specified module is inverted to obtain the second module.
And a decoding circuit for decoding the second digital signal to generate the first digital signal. A communication system of a ninth invention is a communication system in which the first and second signal processing devices are combined.
【００１９】第１０の発明の通信システムは、送信装置
と受信装置とを有する通信システムであって、前記送信
装置は、第１のデジタル信号を暗号化して第２のデジタ
ル信号を生成する暗号化回路と、予め決められた禁止デ
ータが前記第２のデジタル信号内に存在するか否かを、
前記禁止データと同じビット長を持つモジュールを単位
として検出し、前記第２のデジタル信号内に前記禁止デ
ータが存在すると判断した場合に、前記第２のデジタル
信号内の前記検出されたモジュールとして前記第１のデ
ジタル信号内の対応するモジュールを用いた第３のデジ
タル信号を生成する第１の信号生成回路と、前記第２の
デジタル信号内の前記禁止コードが検出されたモジュー
ルを識別するモジュール識別信号を生成する第２の信号
生成回路と、前記第３のデジタル信号と前記モジュール
識別信号とを関連付けた送信用の第４のデジタル信号を
生成する第３の信号生成回路と、前記第４のデジタル信
号を送信する送信回路とを有する。また、前記受信装置
は、前記第４のデジタル信号を受信する受信回路と、前
記受信された第４のデジタル信号から、前記第３のデジ
タル信号と前記モジュール識別信号とを分離する分離回
路と、前記第３のデジタル信号を復号して第５のデジタ
ル信号を生成する復号回路と、前記モジュール識別信号
を基に、前記第５のデジタル信号内の送信処理で禁止コ
ードが検出されたモジュールを特定し、当該特定したモ
ジュールとして、前記第３のデジタル信号内の対応する
モジュールを用いて前記第１のデジタル信号を生成する
第４の信号生成回路とを有する。A communication system of a tenth invention is a communication system having a transmitter and a receiver, wherein the transmitter encrypts the first digital signal to generate a second digital signal. A circuit and whether predetermined prohibition data is present in the second digital signal,
When the module having the same bit length as the prohibition data is detected as a unit and it is determined that the prohibition data exists in the second digital signal, the module is detected as the detected module in the second digital signal. A first signal generating circuit for generating a third digital signal using a corresponding module in the first digital signal, and a module identification for identifying the module in which the prohibition code in the second digital signal is detected. A second signal generating circuit for generating a signal; a third signal generating circuit for generating a fourth digital signal for transmission in which the third digital signal and the module identification signal are associated with each other; And a transmission circuit for transmitting a digital signal. The receiving device further includes a receiving circuit that receives the fourth digital signal, and a separation circuit that separates the third digital signal and the module identification signal from the received fourth digital signal. A decoding circuit that decodes the third digital signal to generate a fifth digital signal, and a module in which a prohibition code is detected in the transmission process in the fifth digital signal is specified based on the module identification signal. Then, the specified module includes a fourth signal generation circuit that generates the first digital signal by using the corresponding module in the third digital signal.
【００２０】第１１の発明の通信システムは、デジタル
信号を暗号化して送信する送信装置と、前記暗号化され
たデジタル信号を受信して復号し、当該復号したデジタ
ル信号を暗号化してシリアル伝送路を介して送信する受
信装置と、前記シリアル伝送路を介して受信した暗号化
されたデジタル信号を復号して出力する出力装置とを有
する。前記受信装置は、第１のデジタル信号を暗号化し
て第２のデジタル信号を生成する暗号化回路と、予め決
められた禁止データが前記第２のデジタル信号内に存在
するか否かを、前記禁止データと同じビット長を持つモ
ジュールを単位として検出し、前記第２のデジタル信号
内に前記禁止データが存在すると判断した場合に、前記
第２のデジタル信号内の前記検出されたモジュールの所
定のビットの論理値を反転した第３のデジタル信号を生
成する第１の信号生成回路と、前記第２のデジタル信号
内の前記禁止コードが検出されたモジュールを識別する
モジュール識別信号を生成する第２の信号生成回路と、
前記第３のデジタル信号と前記モジュール識別信号とを
関連付けた送信用の第４のデジタル信号を生成する第３
の信号生成回路と、前記第４のデジタル信号を送信する
送信回路とを有する。また、前記出力装置は、前記第４
のデジタル信号を受信する受信回路と、前記受信された
第４のデジタル信号から、前記第３のデジタル信号と前
記モジュール識別信号とを分離する分離回路と、前記モ
ジュール識別信号を基に、前記第３のデジタル信号内の
送信処理で禁止コードが検出されたモジュールを特定
し、当該特定したモジュールの所定のビットの論理値を
反転して第２のデジタル信号を生成する第４の信号生成
回路と、前記第２のデジタル信号を復号して前記第１の
デジタル信号を生成する復号回路と、前記復号された前
記第１のデジタル信号に応じた出力を行う出力手段とを
有する。A communication system according to an eleventh aspect of the present invention is a transmission device for encrypting and transmitting a digital signal, a device for receiving and decoding the encrypted digital signal, encrypting the decoded digital signal, and a serial transmission line. A receiving device for transmitting via the serial transmission path and an output device for decoding and outputting the encrypted digital signal received via the serial transmission path. The receiving device determines whether an encryption circuit that encrypts the first digital signal to generate a second digital signal and whether predetermined prohibition data is present in the second digital signal. If a module having the same bit length as the inhibition data is detected as a unit and it is determined that the inhibition data is present in the second digital signal, a predetermined module of the detected module in the second digital signal is detected. A first signal generating circuit for generating a third digital signal with the logical value of a bit inverted, and a second signal generating circuit for generating a module identification signal for identifying a module in which the prohibition code in the second digital signal is detected. Signal generation circuit of
A third generation of a fourth digital signal for transmission in which the third digital signal and the module identification signal are associated with each other.
And a transmission circuit that transmits the fourth digital signal. Further, the output device is the fourth device.
A receiving circuit for receiving the third digital signal and the module identifying signal from the received fourth digital signal; and a receiving circuit based on the module identifying signal. And a fourth signal generation circuit for specifying a module in which the prohibition code is detected by the transmission process in the digital signal of 3, and inverting a logical value of a predetermined bit of the specified module to generate a second digital signal. A decoding circuit that decodes the second digital signal to generate the first digital signal, and an output unit that outputs according to the decoded first digital signal.
【００２１】第１２の発明の通信システムは、デジタル
信号を暗号化して送信する送信装置と、前記暗号化され
たデジタル信号を受信して復号し、当該復号したデジタ
ル信号を暗号化してシリアル伝送路を介して送信する受
信装置と、前記シリアル伝送路を介して受信した暗号化
されたデジタル信号を復号して出力する出力装置とを有
する。前記受信装置は、第１のデジタル信号を暗号化し
て第２のデジタル信号を生成する暗号化回路と、予め決
められた禁止データが前記第２のデジタル信号内に存在
するか否かを、前記禁止データと同じビット長を持つモ
ジュールを単位として検出し、前記第２のデジタル信号
内に前記禁止データが存在すると判断した場合に、前記
第２のデジタル信号内の前記検出されたモジュールとし
て前記第１のデジタル信号内の対応するモジュールを用
いた第３のデジタル信号を生成する第１の信号生成回路
と、前記第２のデジタル信号内の前記禁止コードが検出
されたモジュールを識別するモジュール識別信号を生成
する第２の信号生成回路と、前記第３のデジタル信号と
前記モジュール識別信号とを関連付けた送信用の第４の
デジタル信号を生成する第３の信号生成回路と、前記第
４のデジタル信号を送信する送信回路とを有する。前記
出力装置は、前記第４のデジタル信号を受信する受信回
路と、前記受信された第４のデジタル信号から、前記第
３のデジタル信号と前記モジュール識別信号とを分離す
る分離回路と、前記第３のデジタル信号を復号して第５
のデジタル信号を生成する復号回路と、前記モジュール
識別信号を基に、前記第５のデジタル信号内の送信処理
で禁止コードが検出されたモジュールを特定し、当該特
定したモジュールとして、前記第３のデジタル信号内の
対応するモジュールを用いて第１のデジタル信号を生成
する第４の信号生成回路と、前記復号された前記第１の
デジタル信号に応じた出力を行う出力手段とを有する。A communication system according to the twelfth aspect of the present invention is a transmission device for encrypting and transmitting a digital signal, a device for receiving and decoding the encrypted digital signal, encrypting the decoded digital signal, and a serial transmission line. A receiving device for transmitting via the serial transmission path and an output device for decoding and outputting the encrypted digital signal received via the serial transmission path. The receiving device determines whether an encryption circuit that encrypts the first digital signal to generate a second digital signal and whether predetermined prohibition data is present in the second digital signal. When the module having the same bit length as the prohibition data is detected as a unit and it is determined that the prohibition data exists in the second digital signal, the first module is detected as the detected module in the second digital signal. A first signal generating circuit for generating a third digital signal using a corresponding module in one digital signal, and a module identification signal for identifying the module in which the prohibition code in the second digital signal is detected And a second signal generating circuit for generating a fourth digital signal for transmission in which the third digital signal and the module identification signal are associated with each other. A 3 and a signal generation circuit, a transmission circuit for transmitting the fourth digital signal. The output device includes a receiving circuit that receives the fourth digital signal, a separation circuit that separates the third digital signal and the module identification signal from the received fourth digital signal, and 5th by decoding the digital signal of 3
Of the decoding circuit that generates the digital signal and the module in which the prohibition code is detected in the transmission process in the fifth digital signal based on the module identification signal, and the third module is specified as the specified module. It has a fourth signal generation circuit for generating a first digital signal by using a corresponding module in the digital signal, and an output means for performing an output according to the decoded first digital signal.
【００２２】[0022]
【発明の実施の形態】〔本発明の背景技術〕図２１は、
本発明の背景技術に係わる通信システム４０１の全体構
成図である。図２１に示すように、通信システム４０１
は、例えば、送信装置２、受信装置４０３およびプロジ
ェクタ装置４０４を有する。通信システム４０１では、
例えば、送信装置２は複数の映画館に映画などのベース
バンド信号を配信するサービスセンタ内に配設され、受
信装置４０３は映画館内の管理室に配設され、プロジェ
クタ装置４０４は例えばスクリーンの裏などに配設され
ている。DETAILED DESCRIPTION OF THE INVENTION [Background Art of the Invention] FIG.
It is the whole communication system 401 lineblock diagram concerning the background art of the present invention. As shown in FIG. 21, a communication system 401
Has a transmitting device 2, a receiving device 403, and a projector device 404, for example. In the communication system 401,
For example, the transmitter 2 is arranged in a service center that distributes baseband signals such as movies to a plurality of movie theaters, the receiver 403 is arranged in a management room in the movie theater, and the projector 404 is, for example, behind a screen. Etc.
【００２３】通信システム４０１では、例えば、映像生
成装置などの外部装置からイメージ（映像）やオーディ
オ（音声）などのコンテンツ信号や補助信号などのベー
スバンド信号Ｓ５が送信装置２に入力される。そして、
送信装置２において、ベースバンド信号Ｓ５がエンコー
ダ１１でエンコードされ、続いて暗号化部１２で暗号化
され、それによって得られたベースバンド信号Ｓ２が受
信装置４０３に無線あるいは有線で送信される。そし
て、受信装置４０３において、受信部２１で受信された
ベースバンド信号Ｓ２が、記憶部２２に格納され、その
後、記憶部２２から読み出されて復号部２３で復号され
る。当該復号によって得られたベースバンド信号Ｓ２３
が、デコーダ２４でデコードされた後に、送信部４２５
でシリアル形式のＨＤ−ＳＤＩ(High Definition bit S
erial Digital Interface)信号Ｓ４０３に変換され、シ
リアル伝送ラインを介して、プロジェクタ装置４０４に
送信力される。そして、プロジェクタ装置４０４におい
て、受信部４３１で受信されたＨＤ−ＳＤＩ信号Ｓ４０
３が映像信号Ｓ３１に変換され、プロジェクタ処理部３
２によって映像信号Ｓ３１に応じた映像が出力部３３か
ら出力される。In the communication system 401, a baseband signal S5 such as a content signal such as an image (video) or audio (voice) or an auxiliary signal is input to the transmitter 2 from an external device such as a video generator. And
In the transmitter 2, the baseband signal S5 is encoded by the encoder 11 and then encrypted by the encryption unit 12, and the baseband signal S2 obtained thereby is wirelessly or wired transmitted to the receiver 403. Then, in the receiving apparatus 403, the baseband signal S2 received by the receiving unit 21 is stored in the storage unit 22, then read from the storage unit 22 and decoded by the decoding unit 23. Baseband signal S23 obtained by the decoding
Is transmitted to the transmission unit 425 after being decoded by the decoder 24.
Serial format HD-SDI (High Definition bit S
The signal is converted into an erial digital interface) signal S403 and transmitted to the projector device 404 via the serial transmission line. Then, in the projector device 404, the HD-SDI signal S40 received by the receiving unit 431 is received.
3 is converted into a video signal S31, and the projector processing unit 3
2, the video corresponding to the video signal S31 is output from the output unit 33.
【００２４】しかしながら、上述した従来の通信システ
ム４０１では、送信装置２から受信装置４０３に送信さ
れるベースバンド信号Ｓ２は暗号化されているが、受信
装置４０３からプロジェクタ装置４０４に送信されるＨ
Ｄ−ＳＤＩ信号Ｓ４０３は暗号化されていない。そのた
め、ＨＤ−ＳＤＩ信号Ｓ４０３が、第三者によって不正
に取得されてしまう場合がある。However, in the above-described conventional communication system 401, the baseband signal S2 transmitted from the transmitting device 2 to the receiving device 403 is encrypted, but H transmitted from the receiving device 403 to the projector device 404.
The D-SDI signal S403 is not encrypted. Therefore, the HD-SDI signal S403 may be illegally acquired by a third party.
【００２５】上述した問題を解決するために、受信装置
４０３の送信部４２５において、暗号化したＨＤ−ＳＤ
Ｉ信号Ｓ４０３をプロジェクタ装置４０４に送信し、プ
ロジェクタ装置４０４の受信部４３１において、上記暗
号化されたＨＤ−ＳＤＩ信号Ｓ４０３を復号することも
考えられる。ここで、ＨＤ−ＳＤＩ信号は、ＳＭＰＴＥ
(Society of Motion Picture and Television Engineer
s)２９２Ｍに規定されている信号であり、ベースバンド
のシリアル信号であるため送信側でパラレル／シリアル
変換を行い、受信側でシリアル／パラレル変換を行う。In order to solve the above-mentioned problem, in the transmitting unit 425 of the receiving device 403, the encrypted HD-SD is encrypted.
It is also conceivable that the I signal S403 is transmitted to the projector apparatus 404 and the receiving unit 431 of the projector apparatus 404 decrypts the encrypted HD-SDI signal S403. Here, the HD-SDI signal is SMPTE.
(Society of Motion Picture and Television Engineer
s) Since it is a signal defined by 292M and is a baseband serial signal, parallel / serial conversion is performed on the transmitting side and serial / parallel conversion is performed on the receiving side.
【００２６】この場合に、受信側のシリアル／パラレル
変換の同期信号として用いられるデータにＥＡＶ（End
of Active Video ）、ＳＡＶ（Start of Active Video
）がある。ＥＡＶおよびＳＡＶは、図２２に示すよう
に、それぞれ１０ビットのＣ（Ｃｂ，Ｃｒ）信号と、１
０ビットのＹ信号とで構成され、それぞれ２０ビットの
４つの信号１，２，３，４で規定されている。そして、
当該信号内の「３ＦＦ ３ＦＦ ０００ ０００ ００
０ ０００」の６０ビットが、同期パターンとして、受
信側でのシリアル／パラレル変換の同期の検出に用いら
れている。しかしながら、既存のアルゴリズムを用いて
ＨＤ−ＳＤＩ信号Ｓ４０３を暗号化した場合に、暗号化
されたＨＤ−ＳＤＩ信号Ｓ４０３内に当該同期パターン
が生じてしまい、受信側での同期処理を適切に行えない
場合があるという問題がある。In this case, the EAV (End) is added to the data used as the synchronization signal for serial / parallel conversion on the receiving side.
of Active Video), SAV (Start of Active Video)
). As shown in FIG. 22, each of EAV and SAV includes a 10-bit C (Cb, Cr) signal and a 1-bit signal.
It is composed of a 0-bit Y signal and is defined by four 20-bit signals 1, 2, 3, and 4. And
“3FF 3FF 000 000 00” in the signal
60 bits of "0000" are used as a synchronization pattern for detecting synchronization of serial / parallel conversion on the receiving side. However, when the HD-SDI signal S403 is encrypted using the existing algorithm, the synchronization pattern is generated in the encrypted HD-SDI signal S403, and the synchronization process cannot be properly performed on the receiving side. There is a problem that sometimes.
【００２７】また、ＨＤ−ＳＤＩ規格では、ＥＡＶ、Ｓ
ＡＶおよびAncillary Data Flag のような特定の決めら
れた位置でしか使用が許可されていない図２２に示す禁
止コードが規定されており、当該禁止コードについても
上述したのと同様の問題がある。In the HD-SDI standard, EAV, S
The prohibition code shown in FIG. 22, which is permitted to be used only at a specific predetermined position such as AV and Ancillary Data Flag, is defined, and the prohibition code also has the same problem as described above.
【００２８】上述した問題を解決するために、既存の暗
号アルゴリズム以外の上記同期パターンを発生しない新
たな暗号アルゴリズムを開発し、当該暗号アルゴリズム
を用いてＨＤ−ＳＤＩ信号Ｓ４０３を暗号化することも
考えられるが、この場合には、暗号の強度を保証するの
が非常に困難であり、脆弱性が見つかった場合に他のア
ルゴリズムに変更することも容易ではない。In order to solve the above-mentioned problem, it may be considered to develop a new encryption algorithm other than the existing encryption algorithm that does not generate the above synchronization pattern and encrypt the HD-SDI signal S403 using the encryption algorithm. However, in this case, it is very difficult to guarantee the encryption strength, and it is not easy to change to another algorithm when a vulnerability is found.
【００２９】以下、本発明の実施形態に係わる通信シス
テムについて説明する。第１実施形態
第１実施形態は、第１，第２，第５，第６，第９および
第１０の発明に対応した実施形態である。図１は、本実
施形態の通信システム１の全体構成図である。図１に示
すように、通信システム１は、例えば、送信装置２、受
信装置３およびプロジェクタ装置４を有する。通信シス
テム１では、例えば、送信装置２は複数の映画館に映画
などのベースバンド信号を配信するサービスセンタ内に
配設され、受信装置３は映画館内の管理室に配設され、
プロジェクタ装置４は例えばスクリーンの裏などに配設
されている。送信装置２は、例えば、エンコーダ１１、
暗号化部１２および送信部１３を有する。受信装置３
は、例えば、受信部２１、記憶部２２、復号部２３、デ
コーダ２４および送信部２５を有する。プロジェクタ装
置４は、例えば、受信部３１、プロジェクタ処理部３２
および出力部３３を有する。ここで、送信部２５が第１
の発明の信号処理装置に対応し、受信部３１が第２の発
明の信号処理装置に対応している。The communication system according to the embodiment of the present invention will be described below. First Embodiment The first embodiment is an embodiment corresponding to the first, second, fifth, sixth, ninth and tenth inventions. FIG. 1 is an overall configuration diagram of a communication system 1 of this embodiment. As shown in FIG. 1, the communication system 1 includes, for example, a transmission device 2, a reception device 3, and a projector device 4. In the communication system 1, for example, the transmission device 2 is arranged in a service center that distributes baseband signals such as movies to a plurality of movie theaters, and the reception device 3 is arranged in a management room in the movie theater.
The projector device 4 is arranged, for example, on the back of the screen. The transmission device 2 includes, for example, an encoder 11,
It has an encryption unit 12 and a transmission unit 13. Receiver 3
Has a reception unit 21, a storage unit 22, a decoding unit 23, a decoder 24, and a transmission unit 25, for example. The projector device 4 includes, for example, a receiving unit 31, a projector processing unit 32.
And an output unit 33. Here, the transmitter 25 is the first
The signal processing device of the second aspect of the invention corresponds, and the receiving unit 31 corresponds to the signal processing device of the second aspect of the invention.
【００３０】送信装置２から受信装置３へは有線あるい
は無線でデジタルのベースバンド信号が伝送される。ま
た、受信装置３からプロジェクタ装置４へは、暗号化さ
れたシリアル形式のＨＤ−ＳＤＩ信号Ｓ３がシリアル伝
送路を介して送信される。通信システム１は、受信装置
３におけるＨＤ−ＳＤＩ信号Ｓ３の送信処理、並びにプ
ロジェクタ装置４におけるＨＤ−ＳＤＩ信号の受信処理
に特徴を有している。A digital baseband signal is transmitted from the transmitter 2 to the receiver 3 by wire or wirelessly. Further, the encrypted HD-SDI signal S3 in the serial format is transmitted from the receiving device 3 to the projector device 4 via the serial transmission path. The communication system 1 is characterized by the process of transmitting the HD-SDI signal S3 in the receiving device 3 and the process of receiving the HD-SDI signal in the projector device 4.
【００３１】通信システム１では、例えば、映像生成装
置などの外部装置からイメージ（映像）やオーディオ
（音声）などのコンテンツ信号や補助信号などのベース
バンド信号Ｓ５が送信装置２に入力される。そして、送
信装置２において、ベースバンド信号Ｓ５がエンコーダ
１１でエンコードされ、続いて暗号化部１２で暗号化さ
れ、それによって得られたベースバンド信号Ｓ２が受信
装置３に送信される。そして、受信装置３において、受
信部２１で受信されたベースバンド信号Ｓ２が、記憶部
２２に格納され、その後、記憶部２２から読み出されて
復号部２３で復号される。当該復号によって得られたベ
ースバンド信号Ｓ２３が、デコーダ２４でデコードされ
た後に、送信部２５で暗号化され、同期パターンなどの
禁止コードを生じないように処理され、続いてシリアル
形式に変換され、ＨＤ−ＳＤＩ(High Definition bit S
erial Digital Interface)信号Ｓ３が生成される。そし
て、当該ＨＤ−ＳＤＩ信号Ｓ３がシリアル伝送路を介し
てプロジェクタ装置４に送信される。また、送信部２５
は、ＨＤ−ＳＤＩ信号Ｓ３内のモジュールのうち送信部
２５において禁止コードを生じないように所定の処理を
行ったモジュールのアドレスデータをＨＤ−ＳＤＩ信号
Ｓ３に多重化してプロジェクタ装置４に送信する。In the communication system 1, for example, a baseband signal S5 such as a content signal such as an image (video) or audio (voice) or an auxiliary signal is input to the transmitting device 2 from an external device such as a video generating device. Then, in the transmitter 2, the baseband signal S5 is encoded by the encoder 11 and then encrypted by the encryption unit 12, and the baseband signal S2 obtained thereby is transmitted to the receiver 3. Then, in the receiving device 3, the baseband signal S2 received by the receiving unit 21 is stored in the storage unit 22, then read from the storage unit 22 and decoded by the decoding unit 23. The baseband signal S23 obtained by the decoding is decoded by the decoder 24, then encrypted by the transmission unit 25, processed so as not to generate a prohibition code such as a synchronization pattern, and then converted into a serial format. HD-SDI (High Definition bit S
erial Digital Interface) signal S3 is generated. Then, the HD-SDI signal S3 is transmitted to the projector device 4 via the serial transmission path. In addition, the transmission unit 25
Among the modules in the HD-SDI signal S3, the address data of the module that has been subjected to a predetermined process in the transmitting unit 25 so as not to generate the prohibition code is multiplexed with the HD-SDI signal S3 and transmitted to the projector device 4.
【００３２】そして、プロジェクタ装置４の受信部３１
において受信されたＨＤ−ＳＤＩ信号Ｓ３を当該ＨＤ−
ＳＤＩ信号Ｓ３に含まれる同期パターンを基にパラレル
形式に変換し、続いて、当該ＨＤ−ＳＤＩ信号Ｓ３から
分離したアドレスデータを基に禁止コードを生じないよ
うに施した処理の逆変換を行い、復号を行って映像信号
Ｓ３１を生成し、プロジェクタ処理部３２が映像信号Ｓ
３１に応じた映像を出力部３３から出力する。本実施形
態では、ＨＤ−ＳＤＩ信号Ｓ３は、イメージ信号、オー
ディオ信号および補助信号の全てをビット信号に置き換
え、同期パターンを付けることで、多様な信号を混在さ
せて送信し、受信側でそれを組み合わせ可能なシリアル
信号である。なお、本実施形態のベースバンド信号およ
びＨＤ−ＳＤＩ信号が、本発明のデジタル信号に対応し
ている。Then, the receiver 31 of the projector device 4
The HD-SDI signal S3 received at
Based on the synchronization pattern included in the SDI signal S3, it is converted into a parallel format, and then the reverse conversion of the processing that is performed so as not to generate a prohibition code is performed based on the address data separated from the HD-SDI signal S3. Decoding is performed to generate the video signal S31, and the projector processing unit 32 causes the video signal S31 to be generated.
An image corresponding to 31 is output from the output unit 33. In the present embodiment, the HD-SDI signal S3 replaces all of the image signal, the audio signal and the auxiliary signal with bit signals and attaches a synchronization pattern to transmit various signals in a mixed manner, and the various signals are transmitted on the receiving side. It is a serial signal that can be combined. The baseband signal and HD-SDI signal of this embodiment correspond to the digital signal of the present invention.
【００３３】通信システム１では、上述したように、送
信部２５において、ベースバンド信号を暗号化して、Ｈ
Ｄ−ＳＤＩ規格で規定された禁止コードを含まないよう
にＨＤ−ＳＤＩ信号Ｓ３を生成することで、受信部３１
においてＨＤ−ＳＤＩ信号Ｓ３に対してＨＤ−ＳＤＩ規
格で規定された処理を適切に行うことができる。In the communication system 1, as described above, the transmitting section 25 encrypts the baseband signal to generate the H
By generating the HD-SDI signal S3 so as not to include the prohibition code defined by the D-SDI standard, the receiving unit 31
In, it is possible to appropriately perform the processing defined by the HD-SDI standard on the HD-SDI signal S3.
【００３４】以下、図１に示す送信部２５および受信部
３１の構成を中心に通信システム１の構成および動作を
詳細に説明する。図２は、図１に示す送信部２５および
受信部３１の構成図である。〔送信部２５〕図２に示す
ように、送信部２５は、例えば、ビット変換回路４１、
暗号化回路２４２、ビット変換回路４３、検出処理回路
４４、１ライン遅延バッファ４５、補助信号生成回路４
６、マルチプレクサ４７およびＰ／Ｓ変換回路４８を有
し、ＨＤ−ＳＤＩ信号Ｓ３を送信する。ここで、送信部
２５が第１の発明の信号処理装置に対応し、暗号化回路
２４２が本発明の暗号化回路に対応し、検出処理回路４
４が本発明の第１の信号生成回路に対応し、補助信号生
成回路４６が本発明の第２の信号生成回路に対応し、マ
ルチプレクサ４７が本発明の第３の信号生成回路に対応
している。Hereinafter, the configuration and operation of the communication system 1 will be described in detail, centering on the configurations of the transmitting unit 25 and the receiving unit 31 shown in FIG. FIG. 2 is a configuration diagram of the transmitter 25 and the receiver 31 shown in FIG. [Transmission Unit 25] As shown in FIG. 2, the transmission unit 25 includes, for example, a bit conversion circuit 41,
Encryption circuit 242, bit conversion circuit 43, detection processing circuit 44, 1-line delay buffer 45, auxiliary signal generation circuit 4
6. It has a multiplexer 47 and a P / S conversion circuit 48, and transmits an HD-SDI signal S3. Here, the transmission unit 25 corresponds to the signal processing device of the first invention, the encryption circuit 242 corresponds to the encryption circuit of the present invention, and the detection processing circuit 4
Reference numeral 4 corresponds to the first signal generating circuit of the present invention, auxiliary signal generating circuit 46 corresponds to the second signal generating circuit of the present invention, and multiplexer 47 corresponds to the third signal generating circuit of the present invention. There is.
【００３５】ビット変換回路４１は、デコーダ２４から
２０ビットのベースバンド信号Ｓ２４を入力し、これを
１２０ビットのベースバンド信号Ｓ４１に変換し、ベー
スバンド信号Ｓ４１を暗号化回路２４２に出力する。暗
号化回路２４２は、例えば、共通鍵ブロック暗号ＡＥＳ
(Advanced Encryption Standard)を用い、ＩＳＯ０８３
７２で規定されたＣＦＢ(Cipher FeedBack)モードでベ
ースバンド信号Ｓ４１を暗号化してベースバンド信号Ｓ
２４２を生成し、ベースバンド信号Ｓ２４２をビット変
換回路４３に出力する。The bit conversion circuit 41 inputs the 20-bit baseband signal S24 from the decoder 24, converts it into a 120-bit baseband signal S41, and outputs the baseband signal S41 to the encryption circuit 242. The encryption circuit 242 uses, for example, the common key block cipher AES.
(Advanced Encryption Standard), ISO083
The baseband signal S41 is encrypted in the CFB (Cipher Feed Back) mode defined by 72, and the baseband signal S is encrypted.
242 and outputs the baseband signal S242 to the bit conversion circuit 43.
【００３６】図３は、暗号化回路２４２の構成図であ
る。図３に示すように、暗号化回路２４２は、例えば、
メモリ２６１、シフトレジスタ２６２、ブロック暗号回
路２６３および加算回路２６４を有する。FIG. 3 is a block diagram of the encryption circuit 242. As shown in FIG. 3, the encryption circuit 242, for example,
It has a memory 261, a shift register 262, a block cipher circuit 263, and an addition circuit 264.
【００３７】メモリ２６１は、ブロック暗号回路２６３
で使用される初期値データＳ２６１ａおよび鍵データＳ
２６１ｂを記憶する。シフトレジスタ２６２は、初期は
そのまま出力するが、次回からは既存のシフトレジスタ
の値を１２０ビットの上位にＭＳＢに向けてシフトし、
加算回路２６４が出力した１２０ビットのベースバンド
信号Ｓ２４２をシフトレジスタ２６２の下位１２０ビッ
トに入力し、１２８ビットのベースバンド信号Ｓ２６２
を生成し、これをブロック暗号回路２６３に出力する。
シフトレジスタ２６２には、初期値として、メモリ２６
１から読み出された初期値データＳ２６１ａが設定され
る。ブロック暗号回路２６３は、シフトレジスタ２６２
から入力したベースバンド信号Ｓ２６２と、メモリ２６
１から読み出された鍵データＳ２６１ｂとを基にブロッ
ク暗号化処理を行ってベースバンド信号Ｓ２６３を生成
する。そして、ベースバンド信号Ｓ２６３の上位１２０
ビットが抽出されて加算回路２６４に出力される。The memory 261 is a block cipher circuit 263.
Initial value data S261a and key data S used in
261b is stored. The shift register 262 outputs the value as it is at the initial stage, but from the next time, the value of the existing shift register is shifted to the upper 120 bits toward the MSB,
The 120-bit baseband signal S242 output from the adder circuit 264 is input to the lower 120 bits of the shift register 262, and the 128-bit baseband signal S262 is input.
Is generated and output to the block cipher circuit 263.
The shift register 262 has a memory 26 as an initial value.
The initial value data S261a read from 1 is set. The block cipher circuit 263 includes a shift register 262.
From the baseband signal S262 input from the memory 26
Block encryption processing is performed on the basis of the key data S261b read from 1 to generate a baseband signal S263. Then, the upper 120 of the baseband signal S263
The bits are extracted and output to the adder circuit 264.
【００３８】加算回路２６４は、ビット変換回路４１か
ら入力したベースバンド信号Ｓ４１と、ベースバンド信
号Ｓ２６３の上位１２０ビットが抽出された信号との排
他的論理和（ＥＸＯＲ）演算を行ってベースバンド信号
Ｓ２４２を生成し、これを後段のビット変換回路４３に
出力する。The adder circuit 264 performs an exclusive OR (EXOR) operation of the baseband signal S41 input from the bit conversion circuit 41 and the signal in which the upper 120 bits of the baseband signal S263 are extracted to perform the baseband signal. S242 is generated and output to the bit conversion circuit 43 in the subsequent stage.
【００３９】ビット変換回路４３は、暗号化回路２４２
から入力した１２０ビットのベースバンド信号Ｓ２４２
を２０ビットのベースバンド信号Ｓ４３に変換し、ベー
スバンド信号Ｓ４３を検出処理回路４４に出力する。The bit conversion circuit 43 is an encryption circuit 242.
120-bit baseband signal S242 input from
Is converted into a 20-bit baseband signal S43, and the baseband signal S43 is output to the detection processing circuit 44.
【００４０】図４は図２に示す検出処理回路４４におけ
る処理を説明するための図、図５は検出処理回路４４の
処理を説明するためフローチャートである。検出処理回
路４４は、ベースバンド信号Ｓ４３が画像信号である場
合に、２０ビットのベースバンド信号Ｓ４３をそれぞれ
１０ビットの色（Ｃ）信号および輝度（Ｙ）に分離し、
それぞれについて並列して以下の処理を行う。すなわ
ち、検出処理回路４４は、暗号化されたベースバンド信
号Ｓ４３を入力し、１０ビットのモジュールを単位とし
てベースバンド信号Ｓ４３内に禁止コードがあるか否か
を検出する。本実施形態では、ＳＤＩ規格で規定された
禁止コードとして、それぞれ１０ビットの「０００」，
「００１」，「００２」，「００３」，「３ＦＣ」，
「３ＦＤ」，「３ＦＥ」，「３ＦＦ」を用いる。なお、
後段のＰ／Ｓ変換回路４８で付加される同期パターン
は、「３ＦＦ ３ＦＦ ０００ ０００ ０００ ００
０」であり、上記禁止コードを含むため、同期パターン
の検出は禁止コードの検出として行うことができる。FIG. 4 is a diagram for explaining the processing in the detection processing circuit 44 shown in FIG. 2, and FIG. 5 is a flowchart for explaining the processing in the detection processing circuit 44. When the baseband signal S43 is an image signal, the detection processing circuit 44 separates the 20-bit baseband signal S43 into a 10-bit color (C) signal and a luminance (Y) signal,
The following processes are performed in parallel for each. That is, the detection processing circuit 44 receives the encrypted baseband signal S43 and detects whether or not there is a prohibition code in the baseband signal S43 in units of 10-bit modules. In the present embodiment, as the prohibition code defined by the SDI standard, 10-bit “000”,
"001", "002", "003", "3FC",
“3FD”, “3FE”, and “3FF” are used. In addition,
The synchronization pattern added by the P / S conversion circuit 48 at the subsequent stage is “3FF 3FF 000 000 000 00”.
Since it is "0", and the prohibition code is included, the synchronization pattern can be detected as the detection of the prohibition code.
【００４１】検出処理回路４４は、ベースバンド信号Ｓ
４３内の禁止コードを検出したモジュールのＭＳＢ(Mos
t Significant Bit)の論理値を反転させてベースバンド
信号Ｓ４４ａを生成し、これを１ライン遅延バッファ４
５に出力する。例えば、図４において、「３ＦＦ」を示
すモジュールＩ１のＭＳＢを反転させて「１ＦＦ」を示
すモジュールＯ１を出力する。また、検出処理回路４４
は、上記禁止コードを検出したモジュールのアドレスを
示すアドレスデータＳ４４ｂを生成し、これを補助信号
生成回路４６に出力する。これは、例えば、図４におい
て、モジュールＩ１のアドレス「Ａ１」を示すアドレス
信号Ｓ４４ｂを出力する。なお、本実施形態では、検出
処理回路４４が、上述したようにモジュール内のＭＳＢ
の論理値を反転させる場合を例示したが、本発明では、
モジュール内のＭＳＢ以外の所定ビットの論理値を反転
させてもよい。The detection processing circuit 44 uses the baseband signal S
MSB (Mos
t Significant Bit) to generate a baseband signal S44a by inverting the logical value of
Output to 5. For example, in FIG. 4, the MSB of the module I1 indicating "3FF" is inverted to output the module O1 indicating "1FF". Further, the detection processing circuit 44
Generates address data S44b indicating the address of the module that detected the prohibition code, and outputs this to the auxiliary signal generation circuit 46. This outputs, for example, the address signal S44b indicating the address "A1" of the module I1 in FIG. In the present embodiment, the detection processing circuit 44 uses the MSB in the module as described above.
Although the case of inverting the logical value of is illustrated, in the present invention,
The logical value of a predetermined bit other than the MSB in the module may be inverted.
【００４２】検出処理回路４４は、ベースバンド信号Ｓ
４３内の禁止コードを検出しないモジュールは、そのま
まベースバンド信号Ｓ４４ａのモジュールとして出力す
る。これは、例えば、図４において、「１８Ｂ」を示す
モジュールＩ０をそのままモジュールＯ０として出力す
る場合である。また、この場合には、アドレスデータＳ
４４ｂの生成および出力は行わない。The detection processing circuit 44 uses the baseband signal S
The module that does not detect the prohibition code in 43 outputs the baseband signal S44a as it is. This is a case where, for example, in FIG. 4, the module I0 indicating "18B" is directly output as the module O0. In this case, the address data S
It does not generate or output 44b.
【００４３】以下、検出処理回路４４が行う処理につい
て図５を参照して説明する。
ステップＳＴ１：検出処理回路４４は、ベースバンド信
号Ｓ４３内の検出対象の１０ビットのモジュールＩ
〔ｎ〕が、１０ビットの禁止コード「０００」と一致す
るか否かを判断し、一致すると判断した場合にはステッ
プＳＴ２の処理に進み、一致しないと判断した場合には
ステップＳＴ３の処理に進む。
ステップＳＴ２：検出処理回路４４は、ベースバンド信
号Ｓ４３内の禁止コード「０００」を示すモジュールの
ＭＳＢの論理値を反転させた「２００」を示すモジュー
ルＯ〔ｎ〕を、ベースバンド信号Ｓ４４ａの対応するモ
ジュールとして出力する。The processing performed by the detection processing circuit 44 will be described below with reference to FIG. Step ST1: The detection processing circuit 44 detects the 10-bit module I to be detected in the baseband signal S43.
It is determined whether or not [n] matches the 10-bit prohibition code “000”. When it is determined that they match, the process proceeds to step ST2, and when it is determined that they do not match, the process proceeds to step ST3. move on. Step ST2: The detection processing circuit 44 corresponds the base band signal S44a to the module O [n] indicating “200” which is the inverted logical value of the MSB of the module indicating the prohibition code “000” in the base band signal S43. Output as a module.
【００４４】ステップＳＴ３：検出処理回路４４は、検
出対象のベースバンド信号Ｓ４３内の検出対象の１０ビ
ットのモジュールＩ〔ｎ〕が、１０ビットの禁止コード
「００１」と一致するか否かを判断し、一致すると判断
した場合にはステップＳＴ４の処理に進み、一致しない
と判断した場合にはステップＳＴ５の処理に進む。
ステップＳＴ４：検出処理回路４４は、ベースバンド信
号Ｓ４３内の禁止コード「００１」を示すモジュールの
ＭＳＢの論理値を反転させた「２０１」を示すモジュー
ルＯ〔ｎ〕を、ベースバンド信号Ｓ４４ａの対応するモ
ジュールとして出力する。Step ST3: The detection processing circuit 44 determines whether or not the 10-bit module I [n] to be detected in the baseband signal S43 to be detected matches the 10-bit prohibition code "001". If it is determined that they match, the process proceeds to step ST4, and if they do not match, the process proceeds to step ST5. Step ST4: The detection processing circuit 44 assigns the module O [n] indicating “201”, which is the inverted logical value of the MSB of the module indicating the prohibition code “001” in the baseband signal S43, to the baseband signal S44a. Output as a module.
【００４５】ステップＳＴ５：検出処理回路４４は、検
出対象のベースバンド信号Ｓ４３内の検出対象の１０ビ
ットのモジュールＩ〔ｎ〕が、１０ビットの禁止コード
「００２」と一致するか否かを判断し、一致すると判断
した場合にはステップＳＴ６の処理に進み、一致しない
と判断した場合にはステップＳＴ７の処理に進む。
ステップＳＴ６：検出処理回路４４は、ベースバンド信
号Ｓ４３内の禁止コード「００２」を示すモジュールの
ＭＳＢの論理値を反転させた「２０２」を示すモジュー
ルＯ〔ｎ〕を、ベースバンド信号Ｓ４４ａの対応するモ
ジュールとして出力する。Step ST5: The detection processing circuit 44 judges whether or not the 10-bit module I [n] to be detected in the baseband signal S43 to be detected matches the 10-bit prohibition code "002". If it is determined that they match, the process proceeds to step ST6, and if it is determined that they do not match, the process proceeds to step ST7. Step ST6: The detection processing circuit 44 associates the module O [n] indicating “202”, which is the inverted logical value of the MSB of the module indicating the prohibition code “002” in the baseband signal S43, with the baseband signal S44a. Output as a module.
【００４６】ステップＳＴ７：検出処理回路４４は、検
出対象のベースバンド信号Ｓ４３内の検出対象の１０ビ
ットのモジュールＩ〔ｎ〕が、１０ビットの禁止コード
「００３」と一致するか否かを判断し、一致すると判断
した場合にはステップＳＴ８の処理に進み、一致しない
と判断した場合にはステップＳＴ９の処理に進む。
ステップＳＴ８：検出処理回路４４は、ベースバンド信
号Ｓ４３内の禁止コード「００３」を示すモジュールの
ＭＳＢの論理値を反転させた「２０３」を示すモジュー
ルＯ〔ｎ〕を、ベースバンド信号Ｓ４４ａの対応するモ
ジュールとして出力する。Step ST7: The detection processing circuit 44 determines whether or not the 10-bit module I [n] to be detected in the baseband signal S43 to be detected matches the 10-bit prohibition code "003". If it is determined that they match, the process proceeds to step ST8, and if it is determined that they do not match, the process proceeds to step ST9. Step ST8: The detection processing circuit 44 associates the module O [n] indicating “203”, which is the inverted logical value of the MSB of the module indicating the prohibition code “003” in the baseband signal S43, with the baseband signal S44a. Output as a module.
【００４７】ステップＳＴ９：検出処理回路４４は、検
出対象のベースバンド信号Ｓ４３内の検出対象の１０ビ
ットのモジュールＩ〔ｎ〕が、１０ビットの禁止コード
「３ＦＣ」と一致するか否かを判断し、一致すると判断
した場合にはステップＳＴ１０の処理に進み、一致しな
いと判断した場合にはステップＳＴ１１の処理に進む。
ステップＳＴ１０：検出処理回路４４は、ベースバンド
信号Ｓ４３内の禁止コード「３ＦＣ」を示すモジュール
のＭＳＢの論理値を反転させた「１ＦＣ」を示すモジュ
ールＯ〔ｎ〕を、ベースバンド信号Ｓ４４ａの対応する
モジュールとして出力する。Step ST9: The detection processing circuit 44 determines whether or not the detection target 10-bit module I [n] in the detection target baseband signal S43 matches the 10-bit prohibition code "3FC". If it is determined that they match, the process proceeds to step ST10, and if it is determined that they do not match, the process proceeds to step ST11. Step ST10: The detection processing circuit 44 assigns the module O [n] indicating “1FC”, which is the inverted logical value of the MSB of the module indicating the prohibition code “3FC” in the baseband signal S43, to the baseband signal S44a. Output as a module.
【００４８】ステップＳＴ１１：検出処理回路４４は、
検出対象のベースバンド信号Ｓ４３内の検出対象の１０
ビットのモジュールＩ〔ｎ〕が、１０ビットの禁止コー
ド「３ＦＤ」と一致するか否かを判断し、一致すると判
断した場合にはステップＳＴ１２の処理に進み、一致し
ないと判断した場合にはステップＳＴ１３の処理に進
む。
ステップＳＴ１２：検出処理回路４４は、ベースバンド
信号Ｓ４３内の禁止コード「３ＦＤ」を示すモジュール
のＭＳＢの論理値を反転させた「１ＦＤ」を示すモジュ
ールＯ〔ｎ〕を、ベースバンド信号Ｓ４４ａの対応する
モジュールとして出力する。Step ST11: The detection processing circuit 44
10 to be detected in the baseband signal S43 to be detected
It is determined whether or not the bit module I [n] matches the 10-bit prohibition code “3FD”. If it is determined that they match, the process proceeds to step ST12. If it is determined that they do not match, the process proceeds to step ST12. Then, the process proceeds to ST13. Step ST12: The detection processing circuit 44 corresponds the module O [n] indicating “1FD”, which is the inverted logical value of the MSB of the module indicating the prohibition code “3FD” in the baseband signal S43, to the baseband signal S44a. Output as a module.
【００４９】ステップＳＴ１３：検出処理回路４４は、
検出対象のベースバンド信号Ｓ４３内の検出対象の１０
ビットのモジュールＩ〔ｎ〕が、１０ビットの禁止コー
ド「３ＦＥ」と一致するか否かを判断し、一致すると判
断した場合にはステップＳＴ１４の処理に進み、一致し
ないと判断した場合にはステップＳＴ１５の処理に進
む。
ステップＳＴ１４：検出処理回路４４は、ベースバンド
信号Ｓ４３内の禁止コード「３ＦＥ」を示すモジュール
のＭＳＢの論理値を反転させた「１ＦＥ」を示すモジュ
ールＯ〔ｎ〕を、ベースバンド信号Ｓ４４ａの対応する
モジュールとして出力する。Step ST13: The detection processing circuit 44
10 to be detected in the baseband signal S43 to be detected
It is determined whether or not the bit module I [n] matches the 10-bit prohibition code “3FE”. If it is determined to be the same, the process proceeds to step ST14, and if not, the step is determined. Then, the process proceeds to ST15. Step ST14: The detection processing circuit 44 corresponds the module O [n] indicating “1FE”, which is the inverted logical value of the MSB of the module indicating the prohibition code “3FE” in the baseband signal S43, to the baseband signal S44a. Output as a module.
【００５０】ステップＳＴ１５：検出処理回路４４は、
検出対象のベースバンド信号Ｓ４３内の検出対象の１０
ビットのモジュールＩ〔ｎ〕が、１０ビットの禁止コー
ド「３ＦＦ」と一致するか否かを判断し、一致すると判
断した場合にはステップＳＴ１６の処理に進み、一致し
ないと判断した場合にはステップＳＴ１７の処理に進
む。
ステップＳＴ１６：検出処理回路４４は、ベースバンド
信号Ｓ４３内の禁止コード「３ＦＦ」を示すモジュール
のＭＳＢの論理値を反転させた「１ＦＦ」を示すモジュ
ールＯ〔ｎ〕を、ベースバンド信号Ｓ４４ａの対応する
モジュールとして出力する。Step ST15: The detection processing circuit 44
10 to be detected in the baseband signal S43 to be detected
It is determined whether or not the bit module I [n] matches the 10-bit prohibition code "3FF". If it is determined that they match, the process proceeds to step ST16. If it is determined that they do not match, the step proceeds to step ST16. Then, the process proceeds to ST17. Step ST16: The detection processing circuit 44 assigns the module O [n] indicating “1FF”, which is the inverted logical value of the MSB of the module indicating the prohibition code “3FF” in the baseband signal S43, to the baseband signal S44a. Output as a module.
【００５１】ステップＳＴ１７：検出処理回路４４は、
ベースバンド信号Ｓ４３内のモジュールＩ〔ｎ〕を、そ
のままベースバンド信号Ｓ４４ａ内の対応するモジュー
ルＯ〔ｎ〕として出力する。
ステップＳＴ１８：検出処理回路４４は、ステップＳＴ
２，ＳＴ４，ＳＴ６，ＳＴ８，ＳＴ１０，ＳＴ１２，Ｓ
Ｔ１４，ＳＴ１６の処理を実行した場合、すなわちベー
スバンド信号Ｓ４３内に禁止コードを検出した場合に、
モジュールＩStep ST17: The detection processing circuit 44
The module I [n] in the baseband signal S43 is output as it is as the corresponding module O [n] in the baseband signal S44a. Step ST18: The detection processing circuit 44 proceeds to step ST
2, ST4, ST6, ST8, ST10, ST12, S
When the processing of T14 and ST16 is executed, that is, when the prohibition code is detected in the baseband signal S43,
Module I
〔０〕のアドレスを示すアドレスデータＳ
４４ｂを生成し、これを補助信号生成回路４６に出力す
る。Address data S indicating the address of [0]
44b and outputs it to the auxiliary signal generation circuit 46.
【００５２】補助信号生成回路４６は、アドレスデータ
Ｓ４４ｂが示すアドレスを含む補助(Ancillary) データ
パケットの補助パケット信号Ｓ４６を生成する。補助パ
ケット信号Ｓ４６は、ＳＭＰＴＥ２９１Ｍで規定され、
後段のマルチプレクサ４７においてベースバンド信号Ｓ
４５の垂直あるいは水平ブランキング期間内に挿入され
る。なお、補助信号生成回路４６は、ＣデータおよびＹ
データのそれぞれについて、補助パケット信号Ｓ４６を
生成する。The auxiliary signal generation circuit 46 generates an auxiliary packet signal S46 of an auxiliary (Ancillary) data packet including the address indicated by the address data S44b. The auxiliary packet signal S46 is defined by SMPTE291M,
In the multiplexer 47 at the subsequent stage, the baseband signal S
It is inserted within 45 vertical or horizontal blanking intervals. The auxiliary signal generation circuit 46 uses the C data and the Y data.
An auxiliary packet signal S46 is generated for each of the data.
【００５３】ＳＭＰＴＥ２９１Ｍでは、補助データパケ
ットとして、タイプ１およびタイプ２が規定されてい
る。本実施形態では、例えば、タイプ２の補助データパ
ケットを用いる。図６は、ＳＭＰＴＥ２９１Ｍのタイプ
２の補助データパケットのフォーマットを説明するため
の図である。図６に示すように、タイプ２の補助データ
パケットは、補助データフラグ、データＩＤ（ＤＩ
Ｄ）、２次デ−タＩＤ（ＳＤＩＤ）、データカウント
（ＤＣ）、ＵＤＷ(User Data Words) 、並びにチェック
サムのフィールドから構成される。補助データフラグ
は、”０００ｈ ３ＦＦｈ ３ＦＦｈ”の固定値であ
る。ＤＩＤ，ＳＤＩＤ、ＤＣの有効データ長８ビットで
あり、９ビット目が１〜８ビット目までの偶数ビットの
パリティであるｅｖｅｎパリティとなり、１０ビット目
が９ビット目の反転値となる。ＵＤＷの有効データ長は
９ビットであり、１０ビット目には９ビット目の反転を
挿入する。チェックサムは、１〜９ビット目までがＤＩ
ＤからＵＤＷのチェックサム値となり、１０ビット目が
９ビット目の反転値となる。ＤＣの有効データ値は、当
該補助データパケット内のＵＷＤの数を示している。本
実施形態では、アドレスデータＳ４４ｂを格納する補助
データパケットのＤＩＤが「２５０ｈ」である。In SMPTE291M, type 1 and type 2 are defined as auxiliary data packets. In this embodiment, for example, a type 2 auxiliary data packet is used. FIG. 6 is a diagram for explaining the format of a type 2 auxiliary data packet of SMPTE 291M. As shown in FIG. 6, the type 2 auxiliary data packet includes an auxiliary data flag, a data ID (DI
D) Secondary data ID (SDID), data count (DC), UDW (User Data Words), and checksum fields. The auxiliary data flag is a fixed value of "000h 3FFh 3FFh". The effective data length of DID, SDID, and DC is 8 bits, the 9th bit is the even parity which is the parity of even bits from the 1st to 8th bits, and the 10th bit is the inverted value of the 9th bit. The effective data length of UDW is 9 bits, and the inversion of the 9th bit is inserted at the 10th bit. The checksum is from bit 1 to bit 9 DI
It becomes a checksum value from D to UDW, and the 10th bit becomes an inverted value of the 9th bit. The DC valid data value indicates the number of UWDs in the auxiliary data packet. In the present embodiment, the DID of the auxiliary data packet storing the address data S44b is "250h".
【００５４】また、本実施形態では、例えば、ベースバ
ンド信号Ｓ４３がイメージデータである場合に、イメー
ジの各ライン毎に当該ライン内の１９２０個の画素の画
素データを図７に示すように、０〜５１１番目、５１２
〜１０２３番目、１０２４〜１５３５番目、並びに１５
３６〜１９１９番目の４つに分類し、補助信号生成回路
４６は、各分類毎に補助データパケットを生成する。こ
のとき、０〜５１１番目の画素のアドレスデータを格納
する補助データパケットの図６に示す２次データＳＤＩ
Ｄの有効データには「０２」を設定する。また、５１２
〜１０２３番目の画素のアドレスデータを格納する補助
データパケットの図６に示す２次データＳＤＩＤの有効
データには「０３」を設定する。また、１０２４〜１５
３５番目の画素のアドレスデータを格納する補助データ
パケットの図６に示す２次データＳＤＩＤの有効データ
には「０４」を設定する。また、１５３６〜１９１９番
目の画素のアドレスデータを格納する補助データパケッ
トの図６に示す２次データＳＤＩＤの有効データには
「０５」を設定する。ＵＷＤの有効データ長が９ビット
である。Further, in the present embodiment, for example, when the baseband signal S43 is image data, the pixel data of 1920 pixels in each line of the image is 0 as shown in FIG. ~ 511th, 512th
-1023rd, 1024-1535th, and 15th
The auxiliary signal generation circuit 46 generates four auxiliary data packets for each classification. At this time, the secondary data SDI shown in FIG. 6 of the auxiliary data packet storing the address data of the 0th to 511th pixels
“02” is set to the valid data of D. Also, 512
"03" is set to the valid data of the secondary data SDID shown in FIG. 6 of the auxiliary data packet which stores the address data of the 1023rd pixel. Also, 1024-15
"04" is set to the valid data of the secondary data SDID shown in FIG. 6 of the auxiliary data packet which stores the address data of the 35th pixel. Also, "05" is set to the valid data of the secondary data SDID shown in FIG. 6 of the auxiliary data packet storing the address data of the 1536th to 1919th pixels. The effective data length of UWD is 9 bits.
【００５５】以下、検出処理回路４４において、対象と
なるライン中の４，９，５００，５１４，５１５，１９
００番目の画素の画素データで禁止コードが検出され、
当該画素データのアドレスを示すアドレスデータＳ４４
ｂが補助信号生成回路４６に出力された場合の処理を説
明する。この場合には、補助信号生成回路４６は、図８
に示す補助パケットデータＡ，Ｂ，Ｃを生成し、当該補
助パケットデータＡ，Ｂ，Ｃの補助パケット信号Ｓ４６
をマルチプレクサ４７に出力する。Thereafter, in the detection processing circuit 44, 4, 9, 500, 514, 515, 19 in the target line are detected.
The inhibition code is detected in the pixel data of the 00th pixel,
Address data S44 indicating the address of the pixel data
The processing when b is output to the auxiliary signal generation circuit 46 will be described. In this case, the auxiliary signal generation circuit 46 operates as shown in FIG.
Of the auxiliary packet data A, B, C shown in FIG.
Is output to the multiplexer 47.
【００５６】図８に示すように、補助パケットデータＡ
は、２次データＳＤＩＤとして「０２」を示す「１０２
ｈ」が格納され、ＤＣとして３個のＵＤＷが格納される
旨を示す「２０３ｈ」が格納され、ＵＤＷ１として画素
のアドレス「４」を示す「２０４ｈ」が格納され、ＵＤ
Ｗ２として画素のアドレス「９」を示す「２０９ｈ」が
格納され、ＵＤＷ３として画素のアドレス「５００」を
示す「１Ｆ４ｈ」が格納されている。また、補助パケッ
トデータＢは、２次データＳＤＩＤとして「０３」を示
す「２０３ｈ」が格納され、ＤＣとして２個のＵＤＷが
格納される旨を示す「１０２ｈ」が格納され、ＵＤＷ１
として画素のアドレス「５１４」に対応する「２（＝５
１４−５１２）」を示す「２０２ｈ」が格納され、ＵＤ
Ｗ２として画素のアドレス「５１５」に対応する「３
（＝５１５−５１２）」を示す「２０３ｈ」が格納され
ている。また、補助パケットデータＣは、２次データＳ
ＤＩＤとして「０５」を示す「２０５ｈ」が格納され、
ＤＣとして１個のＵＤＷが格納される旨を示す「１０１
ｈ」が格納され、ＵＤＷ１として画素のアドレス「１９
００」に対応する「３６４（＝１９００−１５３６）」
を示す「１６Ｃｈ」が格納されている。As shown in FIG. 8, auxiliary packet data A
Is "102" indicating "02" as the secondary data SDID.
“H” is stored, “203h” indicating that three UDWs are stored as DC is stored, “204h” indicating the pixel address “4” is stored as UDW1, and UDW is stored.
"209h" indicating the pixel address "9" is stored as W2, and "1F4h" indicating the pixel address "500" is stored as UDW3. Further, in the auxiliary packet data B, “203h” indicating “03” is stored as the secondary data SDID, “102h” indicating that two UDWs are stored as the DC is stored, and UDW1
As "2 (= 5
14-512) ”indicating“ 202h ”is stored and UD
"3" corresponding to the pixel address "515" as W2
“= 203h” indicating “(515−512)” is stored. Further, the auxiliary packet data C is the secondary data S
“205h” indicating “05” is stored as the DID,
“101” indicating that one UDW is stored as DC
"h" is stored, and the pixel address "19" is stored as UDW1.
"364 (= 1900-1536)" corresponding to "00"
“16Ch” indicating “” is stored.
【００５７】１ライン遅延バッファ４５は、後段のマル
チプレクサ４７において補助パケット信号Ｓ４６が当該
補助パケット信号に対応するラインの直前のブランキン
グ期間でベースバンド信号Ｓ４５に多重化（挿入）され
るように、ベースバンド信号Ｓ４４ａを１ライン分の時
間だけ遅延させたベースバンド信号Ｓ４５をマルチプレ
クサ４７に出力する。The 1-line delay buffer 45 allows the auxiliary packet signal S46 to be multiplexed (inserted) into the baseband signal S45 in the blanking period immediately before the line corresponding to the auxiliary packet signal in the multiplexer 47 at the subsequent stage. A baseband signal S45, which is the baseband signal S44a delayed by one line, is output to the multiplexer 47.
【００５８】マルチプレクサ４７は、ベースバンド信号
Ｓ４５の垂直あるいは水平ブランキグ期間に補助パケッ
ト信号Ｓ４６を多重化してベースバンド信号Ｓ４７を生
成し、これをＰ／Ｓ変換回路４８に出力する。このと
き、マルチプレクサ４７は、補助パケット信号Ｓ４６
を、当該補助パケット信号に対応するラインの直前のブ
ランキング期間でベースバンド信号Ｓ４５に多重化（挿
入）する。The multiplexer 47 multiplexes the auxiliary packet signal S46 during the vertical or horizontal blanking period of the baseband signal S45 to generate the baseband signal S47, which is output to the P / S conversion circuit 48. At this time, the multiplexer 47 has the auxiliary packet signal S46.
Are multiplexed (inserted) into the baseband signal S45 in the blanking period immediately before the line corresponding to the auxiliary packet signal.
【００５９】Ｐ／Ｓ変換回路４８は、パラレル形式のベ
ースバンド信号Ｓ４７をシリアル形式のＨＤ−ＳＤＩ信
号Ｓ３に変換し、これをプロジェクタ装置４に送信す
る。Ｐ／Ｓ変換回路４８は、Ｓ／Ｐ変換回路５１の同期
処理で用いられる上記同期パターンをＨＤ−ＳＤＩ信号
Ｓ３内に挿入する。The P / S conversion circuit 48 converts the parallel format baseband signal S47 into a serial format HD-SDI signal S3, and transmits this to the projector device 4. The P / S conversion circuit 48 inserts the above synchronization pattern used in the synchronization processing of the S / P conversion circuit 51 into the HD-SDI signal S3.
【００６０】以下、図２に示す送信部２５の動作例を説
明する。ビット変換回路４１が、デコーダ２４から２０
ビットのベースバンド信号Ｓ２４を入力し、これを１２
０ビットのベースバンド信号Ｓ４１に変換し、ベースバ
ンド信号Ｓ４１を暗号化回路２４２に出力する。そし
て、暗号化回路２４２が、ＣＦＢモードでベースバンド
信号Ｓ４１を暗号化してベースバンド信号Ｓ２４２を生
成し、ベースバンド信号Ｓ２４２をビット変換回路４３
に出力する。そして、ビット変換回路４３が、暗号化回
路２４２から入力した１２０ビットのベースバンド信号
Ｓ２４２を２０ビットのベースバンド信号Ｓ４３に変換
し、ベースバンド信号Ｓ４３を検出処理回路４４に出力
する。Hereinafter, an operation example of the transmitting unit 25 shown in FIG. 2 will be described. The bit conversion circuit 41 includes the decoders 24 to 20.
Input the bit baseband signal S24 and input it to 12
The baseband signal S41 is converted into a 0-bit baseband signal S41, and the baseband signal S41 is output to the encryption circuit 242. Then, the encryption circuit 242 encrypts the baseband signal S41 in the CFB mode to generate the baseband signal S242, and the baseband signal S242 is converted into the bit conversion circuit 43.
Output to. Then, the bit conversion circuit 43 converts the 120-bit baseband signal S242 input from the encryption circuit 242 into a 20-bit baseband signal S43, and outputs the baseband signal S43 to the detection processing circuit 44.
【００６１】そして、検出処理回路４４が、暗号化され
たベースバンド信号Ｓ４３を入力し、１０ビットのモジ
ュールを単位としてベースバンド信号Ｓ４３内に禁止コ
ードがあるか否かを検出する。そして、検出処理回路４
４が、ベースバンド信号Ｓ４３内の禁止コードを検出し
たモジュールのＭＳＢの論理値を反転させてベースバン
ド信号Ｓ４４ａを生成し、これを１ライン遅延バッファ
４５に出力する。また、検出処理回路４４は、上記禁止
コードを検出したモジュールのアドレスを示すアドレス
データＳ４４ｂを生成し、これを補助信号生成回路４６
に出力する。なお、上述したように、検出処理回路４４
は、ベースバンド信号Ｓ４３内の禁止コードを検出しな
いモジュールは、そのままベースバンド信号Ｓ４４ａの
モジュールとして出力し、この場合には、アドレスデー
タＳ４４ｂの生成および出力は行わない。Then, the detection processing circuit 44 inputs the encrypted baseband signal S43 and detects whether or not there is a prohibition code in the baseband signal S43 in units of 10-bit modules. Then, the detection processing circuit 4
4 inverts the logical value of the MSB of the module that detects the prohibition code in the baseband signal S43 to generate the baseband signal S44a, which is output to the 1-line delay buffer 45. Further, the detection processing circuit 44 generates address data S44b indicating the address of the module that has detected the prohibition code, and uses this to generate the auxiliary signal generation circuit 46.
Output to. Note that, as described above, the detection processing circuit 44
The module that does not detect the inhibit code in the baseband signal S43 outputs the module as the module of the baseband signal S44a as it is, and in this case, the generation and output of the address data S44b are not performed.
【００６２】そして、１ライン遅延バッファ４５が、ベ
ースバンド信号Ｓ４４ａを１ライン分の時間だけ遅延さ
せたベースバンド信号Ｓ４５をマルチプレクサ４７に出
力する。また、補助信号生成回路４６が、検出処理回路
４４から入力したアドレスデータＳ４４ｂを基に、アド
レスデータＳ４４ｂが示すアドレスを含む補助データパ
ケットの補助パケット信号Ｓ４６を生成する。そして、
マルチプレクサ４７が、ベースバンド信号Ｓ４５の垂直
あるいは水平ブランキグ期間に補助パケット信号Ｓ４６
を多重化してベースバンド信号Ｓ４７を生成し、これを
Ｐ／Ｓ変換回路４８に出力する。このとき、マルチプレ
クサ４７は、補助パケット信号Ｓ４６を、当該補助パケ
ット信号に対応するラインの直前のブランキング期間で
ベースバンド信号Ｓ４５に多重化（挿入）する。そし
て、Ｐ／Ｓ変換回路４８は、パラレル形式のベースバン
ド信号Ｓ４７をシリアル形式のＨＤ−ＳＤＩ信号Ｓ３に
変換し、これをプロジェクタ装置４に送信する。このと
き、Ｐ／Ｓ変換回路４８は、プロジェクタ装置４のＳ／
Ｐ変換回路５１の同期処理で用いられる上記同期パター
ンをＨＤ−ＳＤＩ信号Ｓ３内に挿入する。Then, the one-line delay buffer 45 outputs the baseband signal S45, which is the baseband signal S44a delayed by one line, to the multiplexer 47. Further, the auxiliary signal generation circuit 46 generates the auxiliary packet signal S46 of the auxiliary data packet including the address indicated by the address data S44b based on the address data S44b input from the detection processing circuit 44. And
The multiplexer 47 causes the auxiliary packet signal S46 during the vertical or horizontal blanking period of the baseband signal S45.
Are multiplexed to generate a baseband signal S47, which is output to the P / S conversion circuit 48. At this time, the multiplexer 47 multiplexes (inserts) the auxiliary packet signal S46 into the baseband signal S45 in the blanking period immediately before the line corresponding to the auxiliary packet signal. Then, the P / S conversion circuit 48 converts the parallel format baseband signal S47 into a serial format HD-SDI signal S3, and transmits this to the projector device 4. At this time, the P / S conversion circuit 48 controls the S / S of the projector device 4.
The synchronization pattern used in the synchronization process of the P conversion circuit 51 is inserted into the HD-SDI signal S3.
【００６３】〔受信部３１〕図２に示すように、受信部
３１は、例えば、Ｓ／Ｐ変換回路５１、デマルチプレク
サ５２、分離回路５３、データ復元回路５４、ビット変
換回路５５、復号回路２５６およびビット変換回路５７
を有し、ＨＤ−ＳＤＩ信号Ｓ３を受信して処理する。こ
こで、受信部３１が第２の発明の信号処理装置に対応
し、復号回路２５６が本発明の復号回路に対応し、デマ
ルチプレクサ５２および分離回路５３が本発明の分離回
路に対応し、データ復元回路５４が本発明の信号生成回
路に対応している。[Reception Unit 31] As shown in FIG. 2, the reception unit 31 includes, for example, an S / P conversion circuit 51, a demultiplexer 52, a separation circuit 53, a data restoration circuit 54, a bit conversion circuit 55, and a decoding circuit 256. And bit conversion circuit 57
, And receives and processes the HD-SDI signal S3. Here, the receiving unit 31 corresponds to the signal processing device of the second invention, the decoding circuit 256 corresponds to the decoding circuit of the present invention, the demultiplexer 52 and the separation circuit 53 correspond to the separation circuit of the present invention, and the data The restoration circuit 54 corresponds to the signal generation circuit of the present invention.
【００６４】Ｓ／Ｐ変換回路５１は、受信装置３から受
信したシリアル形式のＨＤ−ＳＤＩ信号Ｓ３を、当該Ｈ
Ｄ−ＳＤ信号Ｓ３の同期パターンを基に同期処理を行っ
て、パラレル形式のベースバンド信号Ｓ５１に変換し、
ベースバンド信号Ｓ５１をデマルチプレクサ５２に出力
する。デマルチプレクサ５２は、ベースバンド信号Ｓ５
１を、ベースバンド信号Ｓ５２ａ（Ｓ４５）と、補助パ
ケット信号Ｓ５２ｂ（Ｓ４６）とに分離する。デマルチ
プレクサ５２は、ベースバンド信号Ｓ５２ａをデータ復
元回路５４に出力し、補助パケット信号Ｓ５２ｂを分離
回路５３に出力する。The S / P conversion circuit 51 converts the HD-SDI signal S3 in the serial format received from the receiving device 3 into the H-SDI signal.
A synchronization process is performed based on the synchronization pattern of the D-SD signal S3 to convert it into a parallel format baseband signal S51,
The baseband signal S51 is output to the demultiplexer 52. The demultiplexer 52 receives the baseband signal S5
1 is separated into a baseband signal S52a (S45) and an auxiliary packet signal S52b (S46). The demultiplexer 52 outputs the baseband signal S52a to the data restoration circuit 54 and outputs the auxiliary packet signal S52b to the separation circuit 53.
【００６５】分離回路５３は、補助パケット信号Ｓ５２
ｂ内の補助パケットデータから、アドレスデータを分離
（抽出）し、これをアドレスデータＳ５３としてデータ
復元回路５４に出力する。例えば、図８に示す例では、
分離回路５３は、補助パケットデータＡ，Ｂ，Ｃから、
４，９，５００，５１４，５１５，１９００番目の画素
のアドレスを示すアドレスデータＳ５３をデータ復元回
路５４に出力する。The separation circuit 53 uses the auxiliary packet signal S52.
Address data is separated (extracted) from the auxiliary packet data in b and is output to the data restoration circuit 54 as address data S53. For example, in the example shown in FIG.
The separation circuit 53 extracts the auxiliary packet data A, B, C from
The address data S53 indicating the address of the 4, 9, 500, 514, 515, 1900th pixel is output to the data restoration circuit 54.
【００６６】データ復元回路５４は、ベースバンド信号
Ｓ５２ａおよびアドレスデータＳ５３を入力し、ベース
バンド信号Ｓ５２ａ内のモジュール（画素データ）のう
ち、アドレスデータＳ５３で示されたアドレスのモジュ
ールのＭＳＢの論理値を反転させてベースバンド信号Ｓ
５４を生成し、これをビット変換回路５５に出力する。The data restoration circuit 54 inputs the baseband signal S52a and the address data S53, and among the modules (pixel data) in the baseband signal S52a, the logical value of the MSB of the module of the address indicated by the address data S53. And the baseband signal S
54 is generated and output to the bit conversion circuit 55.
【００６７】例えば、データ復元回路５４は、図９に示
すように、アドレスデータＳ５３が１番目の画素のアド
レス「Ａ１」を示す場合に、ベースバンド信号Ｓ５２ａ
のうち、１番目の画素の画素データのモジュールＩ
〔１〕が示す「１ＦＦ」のＭＳＢを反転させた「３Ｆ
Ｆ」を示すモジュールＯ〔１〕を、ベースバンド信号Ｓ
５４の対応するモジュールとして出力する。For example, if the address data S53 indicates the address "A1" of the first pixel, as shown in FIG. 9, the data restoration circuit 54 outputs the baseband signal S52a.
Module I of the pixel data of the first pixel
"3F" which is the inverted MSB of "1FF" shown in [1]
The module O [1] indicating "F" is connected to the baseband signal S
Output as a corresponding module of 54.
【００６８】以下、データ復元回路５４が行う処理につ
いて図１０を参照して説明する。図１０に示す処理は、
図５に示す検出処理回路４４の処理の逆変換に当たる処
理である。
ステップＳＴ２１：検出処理回路４４は、アドレスデー
タＳ５３が示す単数または複数のアドレス内に、ベース
バンド信号Ｓ５２ａ内の処理対象となるモジュールのア
ドレスが存在するか否かを判断し、存在しないと判断し
た場合にはステップＳＴ２２の処理を示し、存在すると
判断した場合にはステップＳＴ２３の処理に進む。
ステップＳＴ２２：データ復元回路５４は、ベースバン
ド信号Ｓ５２ａ内の検出対象の１０ビットのモジュール
Ｉ〔ｎ〕を、ベースバンド信号Ｓ５４の対応するモジュ
ールＯ〔ｎ〕として出力する。The processing performed by the data restoration circuit 54 will be described below with reference to FIG. The process shown in FIG.
This is processing corresponding to inverse conversion of the processing of the detection processing circuit 44 shown in FIG. Step ST21: The detection processing circuit 44 judges whether or not the address of the module to be processed in the baseband signal S52a exists in the single or plural addresses indicated by the address data S53, and judges that it does not exist. In this case, the process of step ST22 is shown, and when it is determined that it exists, the process proceeds to step ST23. Step ST22: The data restoration circuit 54 outputs the 10-bit module I [n] to be detected in the baseband signal S52a as the corresponding module O [n] of the baseband signal S54.
【００６９】ステップＳＴ２３：検出処理回路４４は、
ベースバンド信号Ｓ５２ａ内の検出対象の１０ビットの
モジュールＩ〔ｎ〕が、コード「２００」と一致するか
否かを判断し、一致すると判断した場合にはステップＳ
Ｔ２４の処理に進み、一致しないと判断した場合にはス
テップＳＴ２５の処理に進む。
ステップＳＴ２４：データ復元回路５４は、ベースバン
ド信号Ｓ５４の対応するモジュールＯ〔ｎ〕として、論
理値「０００」のデータを出力する。
ステップＳＴ２５：検出処理回路４４は、ベースバンド
信号Ｓ５２ａ内の検出対象の１０ビットのモジュールＩ
〔ｎ〕が、コード「２０１」と一致するか否かを判断
し、一致すると判断した場合にはステップＳＴ２６の処
理に進み、一致しないと判断した場合にはステップＳＴ
２７の処理に進む。
ステップＳＴ２６：データ復元回路５４は、ベースバン
ド信号Ｓ５４の対応するモジュールＯ〔ｎ〕として、論
理値「００１」のデータを出力する。Step ST23: The detection processing circuit 44
It is determined whether the 10-bit module I [n] to be detected in the baseband signal S52a matches the code “200”.
When it is determined that they do not match, the process proceeds to step ST25. Step ST24: The data restoration circuit 54 outputs the data of the logical value “000” as the module O [n] corresponding to the baseband signal S54. Step ST25: The detection processing circuit 44 detects the 10-bit module I to be detected in the baseband signal S52a.
It is determined whether or not [n] matches the code “201”. When it is determined that they match, the process proceeds to step ST26, and when it is determined that they do not match, the process proceeds to step ST.
Proceed to the process of 27. Step ST26: The data restoration circuit 54 outputs the data of the logical value “001” as the module O [n] corresponding to the baseband signal S54.
【００７０】ステップＳＴ２７：検出処理回路４４は、
ベースバンド信号Ｓ５２ａ内の検出対象の１０ビットの
モジュールＩ〔ｎ〕が、コード「２０２」と一致するか
否かを判断し、一致すると判断した場合にはステップＳ
Ｔ２８の処理に進み、一致しないと判断した場合にはス
テップＳＴ２９の処理に進む。
ステップＳＴ２８：データ復元回路５４は、ベースバン
ド信号Ｓ５４の対応するモジュールＯ〔ｎ〕として、論
理値「００２」のデータを出力する。
ステップＳＴ２９：検出処理回路４４は、ベースバンド
信号Ｓ５２ａ内の検出対象の１０ビットのモジュールＩ
〔ｎ〕が、コード「２０３」と一致するか否かを判断
し、一致すると判断した場合にはステップＳＴ３０の処
理に進み、一致しないと判断した場合にはステップＳＴ
３１の処理に進む。
ステップＳＴ３０：データ復元回路５４は、ベースバン
ド信号Ｓ５４の対応するモジュールＯ〔ｎ〕として、論
理値「００３」のデータを出力する。Step ST27: The detection processing circuit 44
It is determined whether or not the 10-bit module I [n] to be detected in the baseband signal S52a matches the code “202”.
When it is determined that they do not match, the process proceeds to step ST29. Step ST28: The data restoration circuit 54 outputs the data of the logical value “002” as the module O [n] corresponding to the baseband signal S54. Step ST29: The detection processing circuit 44 causes the 10-bit module I to be detected in the baseband signal S52a.
It is determined whether or not [n] matches the code “203”. When it is determined that they match, the process proceeds to step ST30, and when it is determined that they do not match, the process proceeds to step ST.
Proceed to the process of 31. Step ST30: The data restoration circuit 54 outputs the data of the logical value “003” as the module O [n] corresponding to the baseband signal S54.
【００７１】ステップＳＴ３１：検出処理回路４４は、
ベースバンド信号Ｓ５２ａ内の検出対象の１０ビットの
モジュールＩ〔ｎ〕が、コード「１ＦＣ」と一致するか
否かを判断し、一致すると判断した場合にはステップＳ
Ｔ３２の処理に進み、一致しないと判断した場合にはス
テップＳＴ３３の処理に進む。
ステップＳＴ３２：データ復元回路５４は、ベースバン
ド信号Ｓ５４の対応するモジュールＯ〔ｎ〕として、論
理値「３ＦＣ」のデータを出力する。
ステップＳＴ３３：検出処理回路４４は、ベースバンド
信号Ｓ５２ａ内の検出対象の１０ビットのモジュールＩ
〔ｎ〕が、コード「１ＦＤ」と一致するか否かを判断
し、一致すると判断した場合にはステップＳＴ３４の処
理に進み、一致しないと判断した場合にはステップＳＴ
３５の処理に進む。
ステップＳＴ３４：データ復元回路５４は、ベースバン
ド信号Ｓ５４の対応するモジュールＯ〔ｎ〕として、論
理値「３ＦＤ」のデータを出力する。Step ST31: The detection processing circuit 44
It is determined whether or not the detection target 10-bit module I [n] in the baseband signal S52a matches the code "1FC".
If it is determined that they do not match, the process proceeds to step ST33. Step ST32: The data restoration circuit 54 outputs the data of the logical value “3FC” as the module O [n] corresponding to the baseband signal S54. Step ST33: The detection processing circuit 44 detects the 10-bit module I to be detected in the baseband signal S52a.
It is determined whether or not [n] matches the code “1FD”. When it is determined that they match, the process proceeds to step ST34, and when it is determined that they do not match, the process proceeds to step ST.
Proceed to step 35. Step ST34: The data restoration circuit 54 outputs the data of the logical value “3FD” as the module O [n] corresponding to the baseband signal S54.
【００７２】ステップＳＴ３５：検出処理回路４４は、
ベースバンド信号Ｓ５２ａ内の検出対象の１０ビットの
モジュールＩ〔ｎ〕が、コード「１ＦＥ」と一致するか
否かを判断し、一致すると判断した場合にはステップＳ
Ｔ３６の処理に進み、一致しないと判断した場合にはス
テップＳＴ３７の処理に進む。
ステップＳＴ３６：データ復元回路５４は、ベースバン
ド信号Ｓ５４の対応するモジュールＯ〔ｎ〕として、論
理値「３ＦＥ」のデータを出力する。
ステップＳＴ３７：検出処理回路４４は、ベースバンド
信号Ｓ５２ａ内の検出対象の１０ビットのモジュールＩ
〔ｎ〕が、コード「１ＦＦ」と一致するか否かを判断
し、一致すると判断した場合にはステップＳＴ３８の処
理に進み、一致しないと判断した場合には処理を終了す
る。
ステップＳＴ３８：データ復元回路５４は、ベースバン
ド信号Ｓ５４の対応するモジュールＯ〔ｎ〕として、論
理値「３ＦＦ」のデータを出力する。Step ST35: The detection processing circuit 44
It is determined whether or not the 10-bit module I [n] to be detected in the baseband signal S52a matches the code “1FE”.
When it is determined that they do not match, the process proceeds to step ST37. Step ST36: The data restoration circuit 54 outputs the data of the logical value “3FE” as the module O [n] corresponding to the baseband signal S54. Step ST37: The detection processing circuit 44 causes the 10-bit module I to be detected in the baseband signal S52a.
It is determined whether or not [n] matches the code "1FF". If it is determined that the two match, the process proceeds to step ST38, and if it is determined that they do not match, the process ends. Step ST38: The data restoration circuit 54 outputs the data of the logical value “3FF” as the module O [n] corresponding to the baseband signal S54.
【００７３】ビット変換回路５５は、２０ビットのベー
スバンド信号Ｓ５４を１２０ビットのベースバンド信号
Ｓ５５に変換し、ベースバンド信号Ｓ５５を復号回路２
５６に出力する。The bit conversion circuit 55 converts the 20-bit baseband signal S54 into a 120-bit baseband signal S55 and decodes the baseband signal S55.
Output to 56.
【００７４】復号回路２５６は、例えば、共通鍵ブロッ
ク暗号ＡＥＳを用い、ＩＳＯ０８３７２で規定されたＣ
ＦＢモードで、ベースバンド信号Ｓ５５を復号してベー
スバンド信号Ｓ２５６を生成し、ベースバンド信号Ｓ２
５６をビット変換回路５７に出力する。The decryption circuit 256 uses, for example, the common key block cipher AES, and the C specified by ISO08372.
In the FB mode, the baseband signal S55 is decoded to generate the baseband signal S256, and the baseband signal S2 is generated.
56 is output to the bit conversion circuit 57.
【００７５】図１１は、図２に示す復号回路２５６の構
成図である。図１１に示すように、復号回路２５６は、
例えば、メモリ２７１、シフトレジスタ２７２、ブロッ
ク復号回路２７３および加算回路２７４を有する。メモ
リ２７１は、ブロック復号回路２７３で使用される初期
値データＳ２７１ａおよび鍵データＳ２７１ｂを記憶す
る。シフトレジスタ２７２は、初期はそのまま出力する
が、次回からは既存のシフトレジスタの値を１２０ビッ
ト上位にＭＳＢに向けてシフトして、ビット変換回路５
５から出力されたデジタル信号Ｓ５５の１２０ビットを
下位１２０ビットに入力し、１２８ビットのベースバン
ド信号Ｓ２７２を生成し、これをブロック復号回路２７
３に出力する。シフトレジスタ２７２には、初期値とし
て、メモリ２７１から読み出された初期値データＳ２７
１ａが設定される。ブロック復号回路２７３は、シフト
レジスタ２７２から入力したベースバンド信号Ｓ２７２
と、メモリ２７１から読み出された鍵データＳ２７１ｂ
とを基にブロック復号処理を行ってベースバンド信号Ｓ
２７３を生成する。そして、ベースバンド信号Ｓ２７３
の上位１２０ビットが抽出されて加算回路２７４に出力
される。FIG. 11 is a block diagram of the decoding circuit 256 shown in FIG. As shown in FIG. 11, the decoding circuit 256
For example, the memory 271, the shift register 272, the block decoding circuit 273, and the addition circuit 274 are included. The memory 271 stores initial value data S271a and key data S271b used in the block decryption circuit 273. The shift register 272 outputs the value as it is at the initial stage as it is, but from the next time, the value of the existing shift register is shifted to the upper 120 bits toward the MSB, and the bit conversion circuit 5
120 bits of the digital signal S55 output from the signal No. 5 are input to the lower 120 bits to generate a 128-bit baseband signal S272, which is generated by the block decoding circuit 27.
Output to 3. The shift register 272 stores the initial value data S27 read from the memory 271 as the initial value.
1a is set. The block decoding circuit 273 receives the baseband signal S272 input from the shift register 272.
And the key data S271b read from the memory 271.
Block decoding processing based on
273 is generated. Then, the baseband signal S273
Upper 120 bits of are extracted and output to the adder circuit 274.
【００７６】加算回路２７４は、ビット変換回路５５か
ら入力したベースバンド信号Ｓ５５と、ベースバンド信
号Ｓ２７３の上位１２０ビットが抽出された信号との排
他的論理和（ＥＸＯＲ）演算を行ってベースバンド信号
Ｓ２５６を生成し、これを後段のビット変換回路５７に
出力する。The adder circuit 274 performs an exclusive OR (EXOR) operation of the baseband signal S55 input from the bit conversion circuit 55 and the signal in which the upper 120 bits of the baseband signal S273 is extracted to perform the baseband signal. S256 is generated and output to the bit conversion circuit 57 in the subsequent stage.
【００７７】ビット変換回路５７は、復号回路２５６か
ら入力した１２０ビットのベースバンド信号Ｓ２５６を
２０ビットのベースバンド信号Ｓ３１に変換して出力す
る。The bit conversion circuit 57 converts the 120-bit baseband signal S256 input from the decoding circuit 256 into a 20-bit baseband signal S31 and outputs it.
【００７８】以下、図２に示す受信部３１の動作例を説
明する。Ｓ／Ｐ変換回路５１が、受信装置３から受信し
たシリアル形式のＨＤ−ＳＤＩ信号Ｓ３を、当該ＨＤ−
ＳＤ信号Ｓ３の同期パターンを基に同期処理を行って、
パラレル形式のベースバンド信号Ｓ５１に変換し、ベー
スバンド信号Ｓ５１をデマルチプレクサ５２に出力す
る。そして、デマルチプレクサ５２が、ベースバンド信
号Ｓ５１を、ベースバンド信号Ｓ５２ａ（Ｓ４５）と、
補助パケット信号Ｓ５２ｂ（Ｓ４６）とに分離する。そ
して、デマルチプレクサ５２が、ベースバンド信号Ｓ５
２ａをデータ復元回路５４に出力し、補助パケット信号
Ｓ５２ｂを分離回路５３に出力する。Hereinafter, an operation example of the receiving section 31 shown in FIG. 2 will be described. The S / P conversion circuit 51 converts the HD-SDI signal S3 of the serial format received from the receiving device 3 into the HD-SDI signal S3.
Performs synchronization processing based on the synchronization pattern of the SD signal S3,
The baseband signal S51 is converted into a parallel format baseband signal S51, and the baseband signal S51 is output to the demultiplexer 52. Then, the demultiplexer 52 converts the baseband signal S51 into the baseband signal S52a (S45),
The auxiliary packet signal S52b (S46) is separated. Then, the demultiplexer 52 outputs the baseband signal S5.
2a is output to the data restoration circuit 54, and the auxiliary packet signal S52b is output to the separation circuit 53.
【００７９】そして、分離回路５３が、補助パケット信
号Ｓ５２ｂ内の補助パケットデータから、アドレスデー
タを分離（抽出）し、これをアドレスデータＳ５３とし
てデータ復元回路５４に出力する。そして、データ復元
回路５４が、ベースバンド信号Ｓ５２ａおよびアドレス
データＳ５３を入力し、ベースバンド信号Ｓ５２ａ内の
モジュール（画素データ）のうち、アドレスデータＳ５
３で示されたアドレスのモジュールのＭＳＢの論理値を
反転させてベースバンド信号Ｓ５４を生成し、これをビ
ット変換回路５５に出力する。Then, the separation circuit 53 separates (extracts) the address data from the auxiliary packet data in the auxiliary packet signal S52b, and outputs this to the data restoration circuit 54 as the address data S53. Then, the data restoration circuit 54 inputs the baseband signal S52a and the address data S53, and selects the address data S5 among the modules (pixel data) in the baseband signal S52a.
The logical value of the MSB of the module of the address indicated by 3 is inverted to generate the baseband signal S54, which is output to the bit conversion circuit 55.
【００８０】そして、ビット変換回路５５が、２０ビッ
トのベースバンド信号Ｓ５４を１２０ビットのベースバ
ンド信号Ｓ５５に変換し、ベースバンド信号Ｓ５５を復
号回路２５６に出力する。そして、復号回路２５６が、
ＣＦＢモードで、ベースバンド信号Ｓ５５を復号してベ
ースバンド信号Ｓ２５６を生成し、ベースバンド信号Ｓ
２５６をビット変換回路５７に出力する。そして、ビッ
ト変換回路５７が、復号回路２５６から入力した１２０
ビットのベースバンド信号Ｓ２５６を２０ビットのベー
スバンド信号Ｓ３１に変換して出力する。Then, the bit conversion circuit 55 converts the 20-bit baseband signal S54 into a 120-bit baseband signal S55 and outputs the baseband signal S55 to the decoding circuit 256. Then, the decoding circuit 256
In the CFB mode, the baseband signal S55 is decoded to generate the baseband signal S256,
256 is output to the bit conversion circuit 57. Then, the bit conversion circuit 57 outputs 120 from the decoding circuit 256.
The bit baseband signal S256 is converted into a 20-bit baseband signal S31 and output.
【００８１】以下、図１に示す通信システム１の全体動
作例を説明する。例えば、映像生成装置などの外部装置
からイメージ（映像）やオーディオ（音声）などのコン
テンツ信号や補助信号などのベースバンド信号Ｓ５が送
信装置２に入力される。そして、送信装置２のエンコー
ダ１１において、ベースバンド信号Ｓ５がエンコーダ１
１でエンコードされてベースバンド信号Ｓ１２が生成さ
れ、ベースバンド信号Ｓ１２が送信部１３に出力され
る。An example of the overall operation of the communication system 1 shown in FIG. 1 will be described below. For example, a baseband signal S5 such as a content signal such as an image (video) or audio (voice) or an auxiliary signal is input to the transmission device 2 from an external device such as a video generation device. Then, in the encoder 11 of the transmitter 2, the baseband signal S5 is transmitted to the encoder 1
The baseband signal S12 is encoded by being encoded with 1, and the baseband signal S12 is output to the transmission unit 13.
【００８２】そして、送信部１３が、ベースバンド信号
Ｓ１２を変調して生成したベースバンド信号Ｓ２を、有
線あるいは無線方式で受信装置３に送信する。ベースバ
ンド信号Ｓ２は、受信装置３の受信部２１で受信され、
受信部２１で復調されたベースバンド信号Ｓ２１が記憶
部２２を介して復号部２３に出力される。そして、復号
部２３において、ベースバンド信号Ｓ２１が復号されて
ベースバンド信号Ｓ２３が生成され、ベースバンド信号
Ｓ２３がデコーダ２４に出力される。Then, the transmitting unit 13 transmits the baseband signal S2 generated by modulating the baseband signal S12 to the receiving device 3 in a wired or wireless manner. The baseband signal S2 is received by the receiving unit 21 of the receiving device 3,
The baseband signal S21 demodulated by the receiving unit 21 is output to the decoding unit 23 via the storage unit 22. Then, in the decoding unit 23, the baseband signal S21 is decoded to generate the baseband signal S23, and the baseband signal S23 is output to the decoder 24.
【００８３】そして、デコーダ２４において、ベースバ
ンド信号Ｓ２３がデコードされてベースバンド信号Ｓ２
４が生成され、送信部２５に出力される。そして、送信
部２５において前述した動作が行われて、暗号化された
ＨＤ−ＳＤＩ信号Ｓ３がシリアル伝送路を介してプロジ
ェクタ装置４に送信される。そして、プロジェクタ装置
４の受信部３１において、前述した動作が行われ、ＨＤ
−ＳＤＩ信号Ｓ３が復号されて映像信号Ｓ３１が生成さ
れ、これがプロジェクタ処理部３２に出力される。そし
て、プロジェクタ処理部３２によって映像信号Ｓ３１に
応じた映像が出力部３３から出力される。Then, in the decoder 24, the baseband signal S23 is decoded to obtain the baseband signal S2.
4 is generated and output to the transmission unit 25. Then, the above-described operation is performed in the transmission unit 25, and the encrypted HD-SDI signal S3 is transmitted to the projector device 4 via the serial transmission path. Then, the above-described operation is performed in the receiving unit 31 of the projector device 4, and the HD
-The SDI signal S3 is decoded to generate the video signal S31, which is output to the projector processing unit 32. Then, the projector processing unit 32 outputs an image corresponding to the image signal S31 from the output unit 33.
【００８４】以上説明したように、通信システム１によ
れば、受信装置３において、強度が既に保証されている
共通鍵ブロック暗号ＡＥＳのＣＦＢモードを用いてＨＤ
−ＳＤＩ信号Ｓ３を暗号化しても、当該ＨＤ−ＳＤＩ信
号Ｓ３内に、ＳＤＩ規格の禁止コードおよび同期パター
ンが生じることを効果的に回避できる。このように、Ｈ
Ｄ−ＳＤＩ信号Ｓ３を暗号化することで、受信装置３か
らプロジェクタ装置４に送信されるベースバンド信号自
体を暗号化でき、そのコンテンツデータが不正に取得さ
れることを回避できる。As described above, according to the communication system 1, the receiving apparatus 3 uses the CFB mode of the common key block cipher AES, the strength of which is already guaranteed, to perform HD.
-Even if the SDI signal S3 is encrypted, it is possible to effectively prevent the prohibition code and the synchronization pattern of the SDI standard from occurring in the HD-SDI signal S3. Thus, H
By encrypting the D-SDI signal S3, the baseband signal itself transmitted from the receiving device 3 to the projector device 4 can be encrypted, and the content data can be prevented from being illegally acquired.
【００８５】また、通信システム１では、上述したよう
に、既に強度が保証されている既存の暗号アルゴリズム
を使用することができ、新規にアルゴリズムを開発する
必要がない。また、使用している暗号アルゴリズムに脆
弱性がみつかった場合や、パイレーツ対策として、禁止
コードの発生を抑制する新規の暗号アルゴリズムを用い
た場合でも、他の既存の暗号アルゴリズムに変更するだ
けで、新たな暗号アルゴリズムの開発が不要である。Further, in the communication system 1, as described above, the existing encryption algorithm whose strength is already guaranteed can be used, and it is not necessary to newly develop the algorithm. Also, even if you find a vulnerability in the encryption algorithm you are using, or as a countermeasure against pirates, if you use a new encryption algorithm that suppresses the occurrence of prohibited code, just change to another existing encryption algorithm, There is no need to develop a new cryptographic algorithm.
【００８６】また、通信システム１によれば、プロジェ
クタ装置４がＨＤ−ＳＤＩ規格の通信に対応している場
合に、受信部３１を基板上に搭載し、当該基板をプロジ
ェクタ装置４に装着するだけで、復号機能をプロジェク
タ装置４に追加できる。これは、プロジェクタ装置４
が、他の音声出力装置などであっても同様である。Further, according to the communication system 1, when the projector device 4 is compatible with the communication of the HD-SDI standard, the receiver 31 is mounted on the substrate and the substrate is simply mounted on the projector device 4. Then, the decoding function can be added to the projector device 4. This is the projector device 4
However, the same applies to other audio output devices.
【００８７】また、通信システム１によれば、Ｐ／Ｓ変
換回路４５としてソニー株式会社製のCXG8001 を使用す
ることが可能である。また、Ｓ／Ｐ変換回路５１とし
て、ソニー株式会社製のCXG8002 を使用することが可能
である。さらに、ソニー株式会社製のMultiplex/De-Mul
tiplexデバイスCXD9000 をマルチプレクサ４７、デマル
チプレクサ５２に使用することができる。また、暗号化
回路２４２および検出処理回路４３の前段、並びに復号
回路５３および検出処理回路５４の後段に使用すること
もできる。Further, according to the communication system 1, it is possible to use CXG8001 manufactured by Sony Corporation as the P / S conversion circuit 45. As the S / P conversion circuit 51, it is possible to use CXG8002 manufactured by Sony Corporation. Furthermore, Sony Corporation's Multiplex / De-Mul
The tiplex device CXD9000 can be used for the multiplexer 47 and the demultiplexer 52. It can also be used in the preceding stage of the encryption circuit 242 and the detection processing circuit 43, and in the subsequent stage of the decryption circuit 53 and the detection processing circuit 54.
【００８８】また、通信システム１によれば、簡単な構
成でプロジェクタ装置４に復号機能を持たせることがで
きる。また、通信システム１によれば、プロジェクタ機
能と映像配信機器機能とを分離したため、例えば、映画
館などで、スクリーン裏に配置されたプロジェクタ内に
コンテンツデータを保存しておく必要がなく、スクリー
ンとは離れた場所に一元的にコンテンツデータを管理す
ることが可能となる。すなわち、コンテンツデータを物
理的にセキュアな部屋などに保存することが可能とな
り、より安全性を増すことができる。なお、従来のシス
テムでは、プロジェクタの設置される場所に、暗号化し
た状態でコンテンツデータを保存している。すなわち、
各スクリーン裏に配置されたプロジェクタ装置内にコン
テンツデータが存在し、１つの映画館に複数のスクリー
ンがある場合、コンテンツデータ保存個所が多数存在す
ることになる。According to the communication system 1, the projector device 4 can be provided with the decoding function with a simple structure. Further, according to the communication system 1, since the projector function and the video distribution device function are separated, it is not necessary to store the content data in the projector arranged behind the screen in a movie theater or the like, and It becomes possible to centrally manage the content data in a remote place. That is, the content data can be stored in a physically secure room or the like, and the safety can be further increased. In the conventional system, the content data is stored in an encrypted state in the place where the projector is installed. That is,
When content data exists in the projector device arranged behind each screen and there are a plurality of screens in one movie theater, many content data storage locations exist.
【００８９】第２実施形態
第２実施形態は、第３，第４，第７，第８，第１１およ
び第１２の発明に対応した実施形態である。図１２は、
本実施形態の通信システム１０１の全体構成図である。
図１２に示すように、通信システム１は、例えば、送信
装置２、受信装置１０３およびプロジェクタ装置１０４
を有する。受信装置１０３は、例えば、受信部２１、記
憶部２２、復号部２３、デコーダ２４および送信部１２
５を有する。プロジェクタ装置１０４は、例えば、受信
部１３１、プロジェクタ処理部３２および出力部３３を
有する。図１２において、図１と同じ符号を付した構成
要素は、第１実施形態で説明したものと同じである。通
信システム１０１は、受信装置１０３の送信部１２５、
並びにプロジェクタ装置１０４の受信部１３１が第１実
施形態と異なる。 Second Embodiment The second embodiment is an embodiment corresponding to the third, fourth, seventh, eighth, eleventh and twelfth inventions. Figure 12
It is a whole block diagram of the communication system 101 of this embodiment.
As shown in FIG. 12, the communication system 1 includes, for example, a transmitting device 2, a receiving device 103, and a projector device 104.
Have. The receiving device 103 includes, for example, the receiving unit 21, the storage unit 22, the decoding unit 23, the decoder 24, and the transmitting unit 12.
Have 5. The projector device 104 includes, for example, a reception unit 131, a projector processing unit 32, and an output unit 33. In FIG. 12, constituent elements given the same reference numerals as those in FIG. 1 are the same as those described in the first embodiment. The communication system 101 includes a transmitting unit 125 of the receiving device 103,
In addition, the receiving unit 131 of the projector device 104 is different from that of the first embodiment.
【００９０】受信装置１０３からプロジェクタ装置１０
４へはシリアル伝送路を介してデジタルのベースバンド
信号（本発明のデジタル信号）であるＨＤ−ＳＤＩ信号
Ｓ１０３がシリアル伝送路を介して送信される。From the receiver 103 to the projector 10
An HD-SDI signal S103, which is a digital baseband signal (the digital signal of the present invention), is transmitted to the signal No. 4 via the serial transmission line.
【００９１】以下、図１２に示す送信部１２５および受
信部１３１について詳細に説明する図１３は、図１２に
示す送信部１２５および受信部１３１の構成図である。
図１３において、図２と同じ符号を付した構成要素は、
第１実施形態で説明したものと同じである。The transmission section 125 and the reception section 131 shown in FIG. 12 will be described in detail below. FIG. 13 is a block diagram of the transmission section 125 and the reception section 131 shown in FIG.
13, the components denoted by the same reference numerals as those in FIG.
This is the same as that described in the first embodiment.
【００９２】〔送信部１２５〕図１３に示すように、送
信部１２５は、例えば、ビット変換回路４１、暗号化回
路４２、ビット変換回路４３、検出処理回路１４４、１
ライン遅延バッファ４５、補助信号生成回路１４６、マ
ルチプレクサ４７、Ｐ／Ｓ変換回路４８および遅延回路
１３０を有し、ＨＤ−ＳＤＩ信号Ｓ３を送信する。ここ
で、送信部１２５が第３の発明の信号処理装置に対応
し、暗号化回路４２が本発明の暗号化回路に対応し、検
出処理回路１４４が本発明の第１の信号生成回路に対応
し、補助信号生成回路１４６が本発明の第２の信号生成
回路に対応し、マルチプレクサ４７が本発明の第３の信
号生成回路に対応している。[Transmission Unit 125] As shown in FIG. 13, the transmission unit 125 includes, for example, a bit conversion circuit 41, an encryption circuit 42, a bit conversion circuit 43, a detection processing circuit 144, and a detection processing circuit 144.
It has a line delay buffer 45, an auxiliary signal generation circuit 146, a multiplexer 47, a P / S conversion circuit 48 and a delay circuit 130, and transmits the HD-SDI signal S3. Here, the transmission unit 125 corresponds to the signal processing device of the third invention, the encryption circuit 42 corresponds to the encryption circuit of the present invention, and the detection processing circuit 144 corresponds to the first signal generation circuit of the present invention. However, the auxiliary signal generation circuit 146 corresponds to the second signal generation circuit of the present invention, and the multiplexer 47 corresponds to the third signal generation circuit of the present invention.
【００９３】図１４は、図１３に示す暗号化回路４２の
構成図である。図１４に示すように、暗号化回路４２
は、例えば、ＯＦＢ(Out FeedBack)モードを使用してお
り、ＰＭ系列発生回路６１、加算回路６２、メモリ６
３、乱数発生回路６４および加算回路６６を有する。Ｍ
系列発生回路６１は、Ｍ系列信号Ｓ６１を生成して加算
回路６２に出力する。加算回路６２は、図１３に示すビ
ット変換回路４１から入力したベースバンド信号Ｓ４１
と、攪拌用のＭ系列信号Ｓ６１との排他的論理和（ＥＸ
ＯＲ）演算を行ってベースバンド信号Ｓ６２を生成して
加算回路６６に出力する。FIG. 14 is a block diagram of the encryption circuit 42 shown in FIG. As shown in FIG. 14, the encryption circuit 42
Uses, for example, the OFB (Out Feed Back) mode, and the PM sequence generation circuit 61, the addition circuit 62, and the memory 6 are used.
3, a random number generation circuit 64 and an addition circuit 66. M
The sequence generation circuit 61 generates the M sequence signal S61 and outputs it to the addition circuit 62. The adder circuit 62 receives the baseband signal S41 input from the bit conversion circuit 41 shown in FIG.
And an exclusive OR (EX
OR) operation is performed to generate the baseband signal S62 and output to the adder circuit 66.
【００９４】メモリ６３は、乱数発生回路６４で使用さ
れる初期値データＳ６３ａおよび鍵データＳ６３ｂを記
憶する。乱数発生回路６４は、図１４に示すように、レ
ジスタ６７およびブロック暗号回路６８を有する。乱数
発生回路６４では、レジスタ６７に記憶されたデータＳ
６７とメモリ６３から読み出された鍵データＳ６３ｂと
を基にブロック暗号回路６８がブロック暗号化処理を行
い、その結果であるデータＳ６８の上位所定ビットが抽
出されて加算回路６６に出力される。レジスタ６７に
は、メモリ６３から読み出された初期値データＳ６３ａ
が初期値として格納され、その後、データＳ６８が逐
次、格納される。The memory 63 stores initial value data S63a and key data S63b used in the random number generation circuit 64. As shown in FIG. 14, the random number generation circuit 64 has a register 67 and a block cipher circuit 68. In the random number generation circuit 64, the data S stored in the register 67
The block encryption circuit 68 performs block encryption processing based on 67 and the key data S63b read from the memory 63, and the upper predetermined bits of the resulting data S68 are extracted and output to the addition circuit 66. The register 67 stores the initial value data S63a read from the memory 63.
Is stored as an initial value, and then the data S68 is sequentially stored.
【００９５】加算回路６６は、データＳ６８の上位所定
ビットと、ベースバンド信号Ｓ６２との排他的論理和演
算を行ってベースバンド信号Ｓ４２を生成して図３に示
すビット変換回路４３に出力する。The adder circuit 66 performs an exclusive OR operation of the upper predetermined bits of the data S68 and the baseband signal S62 to generate the baseband signal S42 and outputs it to the bit conversion circuit 43 shown in FIG.
【００９６】遅延回路１３０は、ビット変換回路４１、
暗号化回路４２およびビット変換回路４３における処理
時間だけベースバンド信号Ｓ２４を遅延させたベースバ
ンド信号Ｓ１３０を検出処理回路１４４に出力する。The delay circuit 130 includes a bit conversion circuit 41,
The baseband signal S130 obtained by delaying the baseband signal S24 by the processing time in the encryption circuit 42 and the bit conversion circuit 43 is output to the detection processing circuit 144.
【００９７】図１５は図１３に示す検出処理回路１４４
における処理を説明するための図、図１６は検出処理回
路１４４の処理を説明するためフローチャートである。
検出処理回路１４４は、ベースバンド信号Ｓ４３が画像
信号である場合に、２０ビットのベースバンド信号Ｓ４
３をそれぞれ１０ビットの色（Ｃ）信号および輝度
（Ｙ）に分離し、それぞれについて並列して以下の処理
を行う。すなわち、検出処理回路１４４は、暗号化され
たベースバンド信号Ｓ４３を入力し、１０ビットのモジ
ュールを単位としてベースバンド信号Ｓ４３内に禁止コ
ードがあるか否かを検出する。本実施形態では、ＳＤＩ
規格で規定された禁止コードとして、第１実施形態と同
様、それぞれ１０ビットの「０００」，「００１」，
「００２」，「００３」，「３ＦＣ」，「３ＦＤ」，
「３ＦＥ」，「３ＦＦ」を用いる。検出処理回路１４４
は、ベースバンド信号Ｓ４３内の禁止コードを検出した
モジュールの代わりに、暗号化されていないベースバン
ド信号Ｓ１３０内の対応するモジュールをベースバンド
信号Ｓ１４４ａ内のモジュールとして、１ライン遅延バ
ッファ４５に出力する。例えば、図１５において、暗号
化されたベースバンド信号Ｓ４３内の「３ＦＦ」を示す
モジュールＥ１の代わりに、暗号化されていないベース
バンド信号Ｓ１３０内の対応する「００５」を示すモジ
ュールＸ１を、ベースバンド信号Ｓ１４４ａのモジュー
ルＹ１として出力する。また、検出処理回路１４４は、
当該モジュールの出力と同期したタイミングで、論理値
「１」を示す検出位置データＳ１４４ｂを補助信号生成
回路１４６に出力する。例えば、図１５におけるベース
バンドデータＳ１４４ｂ内のビットｂ１である。FIG. 15 shows the detection processing circuit 144 shown in FIG.
16 is a flow chart for explaining the processing of the detection processing circuit 144.
When the baseband signal S43 is an image signal, the detection processing circuit 144 outputs the 20-bit baseband signal S4.
3 is separated into a 10-bit color (C) signal and a luminance (Y) signal, and the following processes are performed in parallel for each. That is, the detection processing circuit 144 inputs the encrypted baseband signal S43 and detects whether or not there is a prohibition code in the baseband signal S43 in units of 10-bit modules. In this embodiment, the SDI
As the prohibition codes defined by the standard, like the first embodiment, 10-bit “000”, “001”, and
"002", "003", "3FC", "3FD",
"3FE" and "3FF" are used. Detection processing circuit 144
Outputs the corresponding module in the unencrypted baseband signal S130 to the 1-line delay buffer 45 as the module in the baseband signal S144a, instead of the module detecting the prohibition code in the baseband signal S43. . For example, in FIG. 15, instead of the module E1 indicating “3FF” in the encrypted baseband signal S43, the module X1 indicating the corresponding “005” in the unencrypted baseband signal S130 is The band signal S144a is output as the module Y1. Further, the detection processing circuit 144 is
The detection position data S144b indicating the logical value "1" is output to the auxiliary signal generation circuit 146 at the timing synchronized with the output of the module. For example, it is the bit b1 in the baseband data S144b in FIG.
【００９８】検出処理回路１４４は、ベースバンド信号
Ｓ４３内の禁止コードを検出しないモジュールは、その
ままベースバンド信号Ｓ１４４ａのモジュールとして出
力する。例えば、図１５において、暗号化されたベース
バンド信号Ｓ４３内の「１８Ｂ」を示すモジュールＥ０
を、そのままベースバンド信号Ｓ１４４ａのモジュール
Ｙ０として出力する。また、この場合には、論理値
「０」を示す検出位置データＳ１４４ｂを補助信号生成
回路１４６に出力する。The detection processing circuit 144 outputs the module which does not detect the prohibition code in the baseband signal S43 as it is as the module of the baseband signal S144a. For example, in FIG. 15, the module E0 indicating “18B” in the encrypted baseband signal S43.
Is output as the module Y0 of the baseband signal S144a as it is. Further, in this case, the detection position data S144b indicating the logical value "0" is output to the auxiliary signal generation circuit 146.
【００９９】以下、検出処理回路１４４が行う処理につ
いて図１６を参照して説明する。
ステップＳＴ５１：検出処理回路１４４は、ベースバン
ド信号Ｓ４３内の検出対象の１０ビットのモジュールＥ
〔ｎ〕が、１０ビットの禁止コード「０００」と一致す
るか否かを判断し、一致すると判断した場合にはステッ
プＳＴ５９の処理に進み、一致しないと判断した場合に
はステップＳＴ５２の処理に進む。
ステップＳＴ５２：検出処理回路１４４は、ベースバン
ド信号Ｓ４３内の検出対象の１０ビットのモジュールＥ
〔ｎ〕が、１０ビットの禁止コード「００１」と一致す
るか否かを判断し、一致すると判断した場合にはステッ
プＳＴ５９の処理に進み、一致しないと判断した場合に
はステップＳＴ５３の処理に進む。
ステップＳＴ５３：検出処理回路１４４は、ベースバン
ド信号Ｓ４３内の検出対象の１０ビットのモジュールＥ
〔ｎ〕が、１０ビットの禁止コード「００２」と一致す
るか否かを判断し、一致すると判断した場合にはステッ
プＳＴ５９の処理に進み、一致しないと判断した場合に
はステップＳＴ５４の処理に進む。
ステップＳＴ５４：検出処理回路１４４は、ベースバン
ド信号Ｓ４３内の検出対象の１０ビットのモジュールＥ
〔ｎ〕が、１０ビットの禁止コード「００３」と一致す
るか否かを判断し、一致すると判断した場合にはステッ
プＳＴ５９の処理に進み、一致しないと判断した場合に
はステップＳＴ５５の処理に進む。The processing performed by the detection processing circuit 144 will be described below with reference to FIG. Step ST51: The detection processing circuit 144 causes the 10-bit module E to be detected in the baseband signal S43.
It is determined whether or not [n] matches the 10-bit prohibition code “000”. When it is determined that they match, the process proceeds to step ST59. When it is determined that they do not match, the process proceeds to step ST52. move on. Step ST52: The detection processing circuit 144 detects the 10-bit module E to be detected in the baseband signal S43.
It is determined whether or not [n] matches the 10-bit prohibition code “001”. If it is determined that they match, the process proceeds to step ST59. If it is determined that they do not match, the process proceeds to step ST53. move on. Step ST53: The detection processing circuit 144 detects the 10-bit module E to be detected in the baseband signal S43.
It is determined whether or not [n] matches the 10-bit prohibition code "002". If it is determined that they match, the process proceeds to step ST59. If it is determined that they do not match, the process proceeds to step ST54. move on. Step ST54: The detection processing circuit 144 causes the 10-bit module E to be detected in the baseband signal S43.
It is determined whether or not [n] matches the 10-bit prohibition code “003”. If it is determined that they match, the process proceeds to step ST59. If it is determined that they do not match, the process proceeds to step ST55. move on.
【０１００】ステップＳＴ５５：検出処理回路１４４
は、ベースバンド信号Ｓ４３内の検出対象の１０ビット
のモジュールＥ〔ｎ〕が、１０ビットの禁止コード「３
ＦＣ」と一致するか否かを判断し、一致すると判断した
場合にはステップＳＴ５９の処理に進み、一致しないと
判断した場合にはステップＳＴ５６の処理に進む。
ステップＳＴ５６：検出処理回路１４４は、ベースバン
ド信号Ｓ４３内の検出対象の１０ビットのモジュールＥ
〔ｎ〕が、１０ビットの禁止コード「３ＦＤ」と一致す
るか否かを判断し、一致すると判断した場合にはステッ
プＳＴ５９の処理に進み、一致しないと判断した場合に
はステップＳＴ５７の処理に進む。
ステップＳＴ５７：検出処理回路１４４は、ベースバン
ド信号Ｓ４３内の検出対象の１０ビットのモジュールＥ
〔ｎ〕が、１０ビットの禁止コード「３ＦＥ」と一致す
るか否かを判断し、一致すると判断した場合にはステッ
プＳＴ５９の処理に進み、一致しないと判断した場合に
はステップＳＴ５８の処理に進む。
ステップＳＴ５８：検出処理回路１４４は、ベースバン
ド信号Ｓ４３内の検出対象の１０ビットのモジュールＥ
〔ｎ〕が、１０ビットの禁止コード「３ＦＦ」と一致す
るか否かを判断し、一致すると判断した場合にはステッ
プＳＴ５９の処理に進み、一致しないと判断した場合に
はステップＳＴ６１の処理に進む。Step ST55: Detection processing circuit 144
Indicates that the 10-bit module E [n] to be detected in the baseband signal S43 is a 10-bit inhibition code “3.
FC ”, the process proceeds to step ST59 if determined to match, and the process proceeds to step ST56 if determined not to match. Step ST56: The detection processing circuit 144 causes the 10-bit module E to be detected in the baseband signal S43.
It is determined whether or not [n] matches the 10-bit prohibition code “3FD”. If it is determined that they match, the process proceeds to step ST59. If it is determined that they do not match, the process proceeds to step ST57. move on. Step ST57: The detection processing circuit 144 causes the 10-bit module E to be detected in the baseband signal S43.
It is determined whether or not [n] matches the 10-bit prohibition code “3FE”. If they match, the process proceeds to step ST59. If they do not match, the process proceeds to step ST58. move on. Step ST58: The detection processing circuit 144 causes the 10-bit module E to be detected in the baseband signal S43.
It is determined whether or not [n] matches the 10-bit prohibition code “3FF”. When it is determined that they match, the process proceeds to step ST59, and when it is determined that they do not match, the process proceeds to step ST61. move on.
【０１０１】ステップＳＴ５９：当該ステップＳＴ５９
が実行されるのは、ベースバンド信号Ｓ４３内の処理対
象のモジュールが禁止コードの場合である。この場合に
は、検出処理回路１４４は、ベースバンド信号Ｓ４３内
の当該モジュールＥ〔ｎ〕の代わりに、暗号化されてい
ないベースバンド信号Ｓ１３０内の対応するモジュール
Ｘ〔ｎ〕をベースバンド信号Ｓ１４４ａ内のモジュール
Ｙ〔ｎ〕として、１ライン遅延バッファ４５に出力す
る。
ステップＳＴ６０：検出処理回路１４４は、モジュール
Ｙ〔ｎ〕に対応するビットとして論理値「１」を示すビ
ットデータｂ〔ｎ〕を検出位置データＳ１４４ｂとして
補助信号生成回路１４６に出力する。Step ST59: The step ST59
Is executed when the module to be processed in the baseband signal S43 is the prohibition code. In this case, the detection processing circuit 144 replaces the corresponding module X [n] in the unencrypted baseband signal S130 with the baseband signal S144a instead of the module E [n] in the baseband signal S43. It is output to the 1-line delay buffer 45 as the module Y [n]. Step ST60: The detection processing circuit 144 outputs the bit data b [n] indicating the logical value “1” as the bit corresponding to the module Y [n] to the auxiliary signal generation circuit 146 as the detection position data S144b.
【０１０２】ステップＳＴ６１：当該ステップＳＴ６１
が実行されるのは、ベースバンド信号Ｓ４３内の処理対
象のモジュールが禁止コード以外の場合である。この場
合には、検出処理回路１４４は、ベースバンド信号Ｓ４
３内の当該モジュールＥ〔ｎ〕を、ベースバンド信号Ｓ
１３０内の対応するモジュールＹ〔ｎ〕としてそのまま
１ライン遅延バッファ４５に出力する。
ステップＳＴ６２：検出処理回路４４は、モジュールＹ
〔ｎ〕に対応するビットとして論理値「０」を示すビッ
トデータｂ〔ｎ〕を検出位置データＳ１４４ｂとして補
助信号生成回路１４６に出力する。Step ST61: Step ST61
Is executed when the module to be processed in the baseband signal S43 is other than the inhibit code. In this case, the detection processing circuit 144 determines that the baseband signal S4
The module E [n] in 3 to the baseband signal S
It is output to the 1-line delay buffer 45 as it is as the corresponding module Y [n] in 130. Step ST62: The detection processing circuit 44 is the module Y
Bit data b [n] indicating a logical value "0" as a bit corresponding to [n] is output to the auxiliary signal generation circuit 146 as detection position data S144b.
【０１０３】補助信号生成回路１４６は、検出処理回路
１４４から入力した検出位置データＳ１４４ｂを基に、
検出位置信号Ｓ１４６を生成し、これをマルチプレクサ
４７に出力する。補助信号生成回路１４６が生成する検
出位置信号Ｓ１４６は、例えば、図１７（Ａ）に示す補
助データパケットを含んでいる。当該補助データパケッ
トの構成自体は図６と同じであり、ＤＩＤ、ＳＤＩＤ、
ＤＣとチェックサムも第１実施形態で説明のあったもの
と同じになる。但し、ＵＤＷが第１実施形態とは異な
る。検出処理回路１４４の出力する検出位置データＳ１
４４ｂを８ビット毎に、各ＵＤＷ１０ビットの下位８ビ
ットにいれて、９ビット目はパリティを、１０ビット目
は９ビット目を反転する。つまりＵＤＷの有効データ長
は８ビットになる。このＵＤＷ２４０word（個）で１９
２０画素分（０〜１９１９番の画素）のビットマップを
生成する。（２４０×８＝１９２０）
図１７（Ａ）は、第１実施形態の図８に対応する。この
パケット例では０〜１９１９番目の画素のうち、一番最
初の０番目の画素の位置データのみが「１」であとの１
〜１９１９番目の画素の位置データはすべて「０」の例
を示している。ここで、ＵＤＷ１〜２４０が何番目の画
素にあたるかは、例えば、図１７（Ｂ）に示される。The auxiliary signal generation circuit 146, based on the detection position data S144b input from the detection processing circuit 144,
The detection position signal S146 is generated and output to the multiplexer 47. The detected position signal S146 generated by the auxiliary signal generation circuit 146 includes, for example, the auxiliary data packet shown in FIG. The configuration of the auxiliary data packet itself is the same as that of FIG. 6, and the DID, SDID,
The DC and the checksum are the same as those described in the first embodiment. However, the UDW is different from that of the first embodiment. Detection position data S1 output from the detection processing circuit 144
44b is put in every 8 bits in the lower 8 bits of each UDW, and the 9th bit inverts the parity and the 10th bit inverts the 9th bit. That is, the effective data length of UDW is 8 bits. This UDW 240 word (pieces) is 19
A bitmap for 20 pixels (pixels 0 to 1919) is generated. (240 × 8 = 1920) FIG. 17A corresponds to FIG. 8 of the first embodiment. In this packet example, of the 0th to 1919th pixels, only the position data of the first 0th pixel is "1".
The position data of the 1919th pixel are all "0". Here, which pixel the UDW1 to 240 correspond to is shown in, for example, FIG.
【０１０４】マルチプレクサ４７は、検出位置信号Ｓ１
４６を、ベースバンド信号Ｓ４５の垂直または水平ブラ
ンキング期間に多重化（挿入）する。The multiplexer 47 detects the detection position signal S1.
46 is multiplexed (inserted) in the vertical or horizontal blanking period of the baseband signal S45.
【０１０５】以下、図１３に示す送信部１２５の動作例
を説明する。ビット変換回路４１が、デコーダ２４から
２０ビットのベースバンド信号Ｓ２４を入力し、これを
１２０ビットのベースバンド信号Ｓ４１に変換し、ベー
スバンド信号Ｓ４１を暗号化回路４２に出力する。そし
て、暗号化回路４２が、ＯＦＢモードでベースバンド信
号Ｓ４１を暗号化してベースバンド信号Ｓ４２を生成
し、ベースバンド信号Ｓ４２をビット変換回路４３に出
力する。そして、ビット変換回路４３が、暗号化回路４
２から入力した１２０ビットのベースバンド信号Ｓ４２
を２０ビットのベースバンド信号Ｓ４３に変換し、ベー
スバンド信号Ｓ４３を検出処理回路１４４に出力する。Hereinafter, an operation example of the transmitting unit 125 shown in FIG. 13 will be described. The bit conversion circuit 41 inputs the 20-bit baseband signal S24 from the decoder 24, converts it into a 120-bit baseband signal S41, and outputs the baseband signal S41 to the encryption circuit 42. Then, the encryption circuit 42 encrypts the baseband signal S41 in the OFB mode to generate the baseband signal S42, and outputs the baseband signal S42 to the bit conversion circuit 43. Then, the bit conversion circuit 43 causes the encryption circuit 4 to
120-bit baseband signal S42 input from 2
Is converted into a 20-bit baseband signal S43, and the baseband signal S43 is output to the detection processing circuit 144.
【０１０６】また、上述した処理と平行して、遅延回路
１３０から検出処理回路１４４に、ベースバンド信号Ｓ
２４を遅延させたベースバンド信号Ｓ１３０が出力され
る。そして、検出処理回路１４４が、暗号化されたベー
スバンド信号Ｓ４３を入力し、１０ビットのモジュール
を単位としてベースバンド信号Ｓ４３内に禁止コードが
あるか否かを検出する。そして、検出処理回路１４４
が、ベースバンド信号Ｓ４３内の禁止コードを検出した
モジュールの代わりに、暗号化されていないベースバン
ド信号Ｓ１３０内の対応するモジュールをベースバンド
信号Ｓ１４４ａ内のモジュールとして、１ライン遅延バ
ッファ４５に出力する。また、検出処理回路１４４は、
当該モジュールの出力と同期したタイミングで、論理値
「１」を示す検出位置データＳ１４４ｂを補助信号生成
回路１４６に出力する。また、検出処理回路１４４は、
ベースバンド信号Ｓ４３内の禁止コードを検出しないモ
ジュールは、そのままベースバンド信号Ｓ１４４ａのモ
ジュールとして出力する。また、この場合には、論理値
「０」を示す検出位置データＳ１４４ｂを補助信号生成
回路１４６に出力する。Further, in parallel with the above-mentioned processing, the baseband signal S from the delay circuit 130 to the detection processing circuit 144.
A baseband signal S130 obtained by delaying 24 is output. Then, the detection processing circuit 144 inputs the encrypted baseband signal S43 and detects whether or not there is a prohibition code in the baseband signal S43 in units of 10-bit modules. Then, the detection processing circuit 144
Outputs the corresponding module in the unencrypted baseband signal S130 to the 1-line delay buffer 45 as a module in the baseband signal S144a instead of the module detecting the prohibition code in the baseband signal S43. . Further, the detection processing circuit 144 is
The detection position data S144b indicating the logical value "1" is output to the auxiliary signal generation circuit 146 at the timing synchronized with the output of the module. Further, the detection processing circuit 144 is
The module that does not detect the prohibition code in the baseband signal S43 outputs it as it is as the module of the baseband signal S144a. Further, in this case, the detection position data S144b indicating the logical value "0" is output to the auxiliary signal generation circuit 146.
【０１０７】そして、１ライン遅延バッファ４５が、ベ
ースバンド信号Ｓ１４４ａを１ライン分の時間だけ遅延
させたベースバンド信号Ｓ４５をマルチプレクサ４７に
出力する。また、補助信号生成回路１４６が、検出処理
回路１４４から入力した検出位置データＳ１４４ｂを基
に、当該検出位置データＳ１４４ｂがビットデータを含
む補助データパケットの補助パケット信号Ｓ１４６を生
成する。そして、マルチプレクサ４７が、ベースバンド
信号Ｓ４５の垂直あるいは水平ブランキング期間に補助
パケット信号Ｓ１４６を多重化してベースバンド信号Ｓ
４７を生成し、これをＰ／Ｓ変換回路４８に出力する。
このとき、マルチプレクサ４７は、補助パケット信号Ｓ
１４６を、当該補助パケット信号に対応するラインの直
前のブランキング期間でベースバンド信号Ｓ４５に多重
化（挿入）する。そして、Ｐ／Ｓ変換回路４８は、パラ
レル形式のベースバンド信号Ｓ４７をシリアル形式のＨ
Ｄ−ＳＤＩ信号Ｓ３に変換し、これをプロジェクタ装置
１０４に送信する。このとき、Ｐ／Ｓ変換回路４８は、
プロジェクタ装置１０４のＳ／Ｐ変換回路５１の同期処
理で用いられる上記同期パターンをＨＤ−ＳＤＩ信号Ｓ
３内に挿入する。Then, the 1-line delay buffer 45 outputs the baseband signal S45 obtained by delaying the baseband signal S144a by the time for one line to the multiplexer 47. Further, the auxiliary signal generation circuit 146 generates the auxiliary packet signal S146 of the auxiliary data packet in which the detected position data S144b includes bit data, based on the detected position data S144b input from the detection processing circuit 144. Then, the multiplexer 47 multiplexes the auxiliary packet signal S146 during the vertical or horizontal blanking period of the baseband signal S45 to generate the baseband signal S45.
47 is generated and output to the P / S conversion circuit 48.
At this time, the multiplexer 47 determines that the auxiliary packet signal S
146 is multiplexed (inserted) into the baseband signal S45 in the blanking period immediately before the line corresponding to the auxiliary packet signal. Then, the P / S conversion circuit 48 converts the baseband signal S47 in parallel format to H in serial format.
The D-SDI signal S3 is converted and transmitted to the projector device 104. At this time, the P / S conversion circuit 48
The above-mentioned synchronization pattern used in the synchronization processing of the S / P conversion circuit 51 of the projector device 104 is the HD-SDI signal S.
Insert in 3.
【０１０８】〔受信部１３１〕図１３に示すように、受
信部１３１は、例えば、Ｓ／Ｐ変換回路５１、デマルチ
プレクサ１５２、分離回路１５３、データ復元回路１５
４、ビット変換回路５５、復号回路５６、ビット変換回
路５７および遅延回路１３２を有し、ＨＤ−ＳＤＩ信号
Ｓ１０３を受信して処理する。受信部１３１は、第４の
発明の信号処理装置に対応し、分離回路１５３が本発明
の分離回路に対応し、復号回路５６が本発明の復号回路
に対応し、データ復元回路１５４が本発明の信号生成回
路に対応している。[Reception Unit 131] As shown in FIG. 13, the reception unit 131 includes, for example, an S / P conversion circuit 51, a demultiplexer 152, a separation circuit 153, and a data restoration circuit 15.
4, it has a bit conversion circuit 55, a decoding circuit 56, a bit conversion circuit 57 and a delay circuit 132, and receives and processes the HD-SDI signal S103. The receiving unit 131 corresponds to the signal processing device of the fourth invention, the separation circuit 153 corresponds to the separation circuit of the present invention, the decoding circuit 56 corresponds to the decoding circuit of the present invention, and the data restoration circuit 154 corresponds to the present invention. It corresponds to the signal generation circuit of.
【０１０９】図１８は、図１３に示す復号回路５６の構
成図である。図１８に示すように、復号回路５６は、例
えば、Ｍ系列発生回路７１、加算回路７２、メモリ７
３、乱数発生回路７４および加算回路７６を有する。Ｍ
系列発生回路７１は、Ｍ系列信号Ｓ７１を生成して加算
回路７２に出力する。加算回路７２は、図１３に示すビ
ット変換回路５５から入力したベースバンド信号Ｓ５５
と、攪拌用のＭ系列信号Ｓ７１との排他的論理和（ＥＸ
ＯＲ）演算を行ってベースバンド信号Ｓ７２を生成して
加算回路７６に出力する。FIG. 18 is a block diagram of the decoding circuit 56 shown in FIG. As shown in FIG. 18, the decoding circuit 56 includes, for example, an M sequence generation circuit 71, an addition circuit 72, and a memory 7.
3, a random number generation circuit 74 and an addition circuit 76. M
The sequence generation circuit 71 generates the M sequence signal S71 and outputs it to the addition circuit 72. The adder circuit 72 receives the baseband signal S55 input from the bit conversion circuit 55 shown in FIG.
And an exclusive OR (EX
OR) operation is performed to generate the baseband signal S72 and output to the adder circuit 76.
【０１１０】メモリ７３は、乱数発生回路７４で使用さ
れる初期値データＳ７３ａおよび鍵データＳ７３ｂを記
憶する。乱数発生回路７４は、レジスタ７７およびブロ
ック復号回路７８を有する。乱数発生回路７４では、レ
ジスタ７７に記憶されたデータＳ７７とメモリ７３から
読み出された鍵データＳ７３ｂとを基にブロック復号回
路７８がブロック暗号処理を行い、その結果であるデー
タＳ７８の上位所定ビットが抽出されて加算回路７６に
出力される。レジスタ７７には、メモリ７３から読み出
された初期値データＳ７３ａが初期値として格納され、
その後、データＳ７８が逐次、格納される。The memory 73 stores initial value data S73a and key data S73b used in the random number generation circuit 74. The random number generation circuit 74 has a register 77 and a block decoding circuit 78. In the random number generation circuit 74, the block decryption circuit 78 performs block cipher processing based on the data S77 stored in the register 77 and the key data S73b read from the memory 73, and the upper predetermined bits of the data S78 as the result of the block encryption processing. Is extracted and output to the adder circuit 76. Initial value data S73a read from the memory 73 is stored in the register 77 as an initial value,
Then, the data S78 is sequentially stored.
【０１１１】加算回路７６は、データＳ７８の上位所定
ビットと、ベースバンド信号Ｓ７２との排他的論理和演
算を行ってベースバンド信号Ｓ７２を生成して図１３に
示すビット変換回路５７に出力する。The adder circuit 76 performs an exclusive OR operation of the upper predetermined bits of the data S78 and the baseband signal S72 to generate the baseband signal S72 and outputs it to the bit conversion circuit 57 shown in FIG.
【０１１２】遅延回路１３２は、ビット変換回路５５、
復号回路５６およびビット変換回路５７における処理時
間だけベースバンド信号Ｓ１５２ａを遅延させたベース
バンド信号Ｓ１３２をデータ復元回路１５４に出力す
る。分離回路１５３は、検出位置信号Ｓ１５２ｂから、
検出位置データＳ１５３（Ｓ１４４ｂ）を分離（抽出）
し、これをデータ復元回路１５４に出力する。The delay circuit 132 includes a bit conversion circuit 55,
The baseband signal S132 obtained by delaying the baseband signal S152a by the processing time in the decoding circuit 56 and the bit conversion circuit 57 is output to the data restoration circuit 154. The separation circuit 153 receives the detection position signal S152b from
Separation (extraction) of detected position data S153 (S144b)
Then, this is output to the data restoration circuit 154.
【０１１３】データ復元回路１５４は、復号後のベース
バンド信号Ｓ５７と、復号前のベースバンド信号Ｓ１３
２と、検出位置データＳ１５３とを入力し、送信部１２
５におけるベースバンド信号Ｓ２４と同じベースバンド
信号Ｓ３１を復元して後段のプロジェクタ処理部３２に
出力する。The data restoration circuit 154 receives the baseband signal S57 after decoding and the baseband signal S13 before decoding.
2 and the detected position data S153 are input, and the transmission unit 12
The same baseband signal S31 as the baseband signal S24 in 5 is restored and output to the projector processing unit 32 in the subsequent stage.
【０１１４】図１９はデータ復元回路１５４の処理を説
明するための図、図２０はデータ復元回路１５４の処理
を説明するためのフローチャートである。以下、データ
復元回路１５４の処理を、図２０を参照して説明する。
ステップＳＴ７１：データ復元回路１５４は、位置検出
データＳ１５３において処理対象となるモジュールに対
応するビットデータｂ〔ｎ〕が、論理値「０」を示すか
否かを判断し、論理値「０」を示すと判断した場合には
ステップＳＴ７２の処理に進み、論理値「１」を示すと
判断した場合にはステップＳＴ７３の処理に進む。FIG. 19 is a diagram for explaining the processing of the data restoration circuit 154, and FIG. 20 is a flowchart for explaining the processing of the data restoration circuit 154. The processing of the data restoration circuit 154 will be described below with reference to FIG. Step ST71: The data restoration circuit 154 determines whether or not the bit data b [n] corresponding to the module to be processed in the position detection data S153 indicates a logical value “0”, and sets the logical value “0”. If it is determined that the logical value is "1", the process proceeds to step ST72. If it is determined that the logical value is "1", the process proceeds to step ST73.
【０１１５】ステップＳＴ７２：データ復元回路１５４
は、ベースバンド信号Ｓ３１内のモジュールＸ〔ｎ〕と
して、復号後のベースバンド信号Ｓ５７内の対応するモ
ジュールＤ〔ｎ〕を出力する。これは、図１９におい
て、モジュールＸ０として、復号後のモジュールＤ０を
用いる場合である。
ステップＳＴ７３：データ復元回路１５４は、ベースバ
ンド信号Ｓ３１内のモジュールＸ〔ｎ〕として、復号前
のベースバンド信号Ｓ１３２内の対応するモジュールＹ
〔ｎ〕を出力する。これは、図１９において、モジュー
ルＸ１として、復号前のモジュールＹ１を用いる場合で
ある。Step ST72: Data restoration circuit 154
Outputs the corresponding module D [n] in the decoded baseband signal S57 as the module X [n] in the baseband signal S31. This is a case where the decoded module D0 is used as the module X0 in FIG. Step ST73: The data restoration circuit 154 sets the corresponding module Y in the baseband signal S132 before decoding as the module X [n] in the baseband signal S31.
Output [n]. This is a case where the module Y1 before decoding is used as the module X1 in FIG.
【０１１６】以下、図１３に示す受信部１３１の動作例
を説明する。Ｓ／Ｐ変換回路５１が、受信装置１０３か
ら受信したシリアル形式のＨＤ−ＳＤＩ信号Ｓ１０３
を、当該ＨＤ−ＳＤ信号Ｓ１０３の同期パターンを基に
同期処理を行って、パラレル形式のベースバンド信号Ｓ
５１に変換し、ベースバンド信号Ｓ５１をデマルチプレ
クサ１５２に出力する。そして、デマルチプレクサ１５
２が、ベースバンド信号Ｓ５１を、ベースバンド信号Ｓ
１５２ａ（Ｓ４５）と、位置検出信号Ｓ１５２ｂ（Ｓ１
４６）とに分離する。そして、デマルチプレクサ１５２
が、ベースバンド信号Ｓ１５２ａをビット変換回路５５
および遅延回路１３２に出力し、位置検出信号Ｓ１５２
ｂを分離回路１５３に出力する。Hereinafter, an operation example of the receiver 131 shown in FIG. 13 will be described. The S / P conversion circuit 51 receives the serial format HD-SDI signal S103 received from the receiving device 103.
By performing a synchronization process on the basis of the synchronization pattern of the HD-SD signal S103 to obtain a parallel format baseband signal S.
51 and outputs the baseband signal S51 to the demultiplexer 152. Then, the demultiplexer 15
2 transfers the baseband signal S51 to the baseband signal S
152a (S45) and position detection signal S152b (S1
46) and separate. Then, the demultiplexer 152
However, the baseband signal S152a is converted into the bit conversion circuit 55.
And the delay circuit 132 to output the position detection signal S152.
b is output to the separation circuit 153.
【０１１７】そして、分離回路１５３が、位置検出信号
Ｓ１５２ｂ内の補助パケットデータから、位置検出デー
タを分離（抽出）し、これを位置検出データＳ１５３と
してデータ復元回路１５４に出力する。それと並行し
て、ビット変換回路５５が、２０ビットのベースバンド
信号Ｓ１５２ａを１２０ビットのベースバンド信号Ｓ５
５に変換する。そして、復号回路５６が、ベースバンド
信号Ｓ５５を復号してベースバンド信号Ｓ５６を生成す
る。そして、ビット変換回路５７が、１２０ビットのベ
ースバンド信号Ｓ５６を２０ビットのベースバンド信号
Ｓ５７に変換してデータ復元回路１５４に出力する。Then, the separation circuit 153 separates (extracts) the position detection data from the auxiliary packet data in the position detection signal S152b, and outputs this to the data restoration circuit 154 as the position detection data S153. At the same time, the bit conversion circuit 55 converts the 20-bit baseband signal S152a into the 120-bit baseband signal S5.
Convert to 5. Then, the decoding circuit 56 decodes the baseband signal S55 to generate the baseband signal S56. Then, the bit conversion circuit 57 converts the 120-bit baseband signal S56 into a 20-bit baseband signal S57 and outputs it to the data restoration circuit 154.
【０１１８】そして、データ復元回路１５４が、復号後
のベースバンド信号Ｓ５７と、復号前のベースバンド信
号Ｓ１３２と、検出位置データＳ１５３とを入力し、送
信部１２５におけるベースバンド信号Ｓ２４と同じベー
スバンド信号Ｓ３１を復元して後段のプロジェクタ処理
部３２に出力する。Then, the data restoration circuit 154 inputs the baseband signal S57 after decoding, the baseband signal S132 before decoding, and the detected position data S153, and inputs the same baseband signal as the baseband signal S24 in the transmitting section 125. The signal S31 is restored and output to the projector processing unit 32 in the subsequent stage.
【０１１９】通信システム１０１の全体動作例は、上述
した送信部１２５および受信部１３１の動作を除いて、
第１実施形態の通信システム１の全体動作例と同じであ
る。通信システム１０１によっても、第１実施形態の通
信システム１と同様の効果が得られる。An example of the overall operation of the communication system 101 is the same as that of the transmitting section 125 and the receiving section 131 described above except that
This is the same as the overall operation example of the communication system 1 of the first embodiment. The communication system 101 can also obtain the same effect as that of the communication system 1 of the first embodiment.
【０１２０】本発明は上述した実施形態には限定されな
い。例えば、本発明では、第１実施形態の通信システム
１において、アドレスデータＳ４４ｂを用いるのではな
く、第２実施形態の位置検出データを用いてもよい。ま
た、本発明では、第２実施形態の通信システム１０１に
おいて、位置検出データＳ１４４ｂを用いるのではな
く、第１実施形態のアドレスデータを用いてもよい。The present invention is not limited to the above embodiments. For example, in the present invention, the communication system 1 of the first embodiment may use the position detection data of the second embodiment instead of using the address data S44b. Further, in the present invention, in the communication system 101 of the second embodiment, the address data of the first embodiment may be used instead of using the position detection data S144b.
【０１２１】また、第１実施形態の検出処理回路４４で
行ったＭＳＢの反転処理を第２実施形態の検出処理回路
１４４で採用してもよいし、第２実施形態の検出処理回
路１４４で行った暗号スルーの処理を第１実施形態の検
出処理回路４４で採用してもよい。Further, the MSB inversion processing performed in the detection processing circuit 44 of the first embodiment may be adopted in the detection processing circuit 144 of the second embodiment, or may be performed in the detection processing circuit 144 of the second embodiment. The encryption through processing may be adopted in the detection processing circuit 44 of the first embodiment.
【０１２２】また、実施形態では、暗号化回路４２，１
４２および復号回路５６，１５６の暗号化方式として、
共通鍵ブロック暗号のＡＥＳを挙げていたが、ＡＥＳ以
外にもＤＥＳ(Data Encryption Standard)やトリプルＤ
ＥＳなどの共通鍵暗号も同じように使用してもよい。な
お、この場合には、６０ビットのベースバンド信号を用
いて暗号化処理および復号処理を行う。Further, in the embodiment, the encryption circuits 42, 1
42 and the decryption circuits 56 and 156 as encryption methods,
Although AES of common key block cipher was mentioned, DES (Data Encryption Standard) and triple D other than AES
Common key cryptography such as ES may be used as well. In this case, the encryption process and the decryption process are performed using the 60-bit baseband signal.
【０１２３】また、上述した実施形態では、受信装置お
よびプロジェクタ装置に本発明を適用した場合を例示し
たが、ベースバンド信号を暗号化して送信し、暗号化後
のベースバンド信号内に禁止コードが生じないようにす
る必要がある装置であれば、その他の装置についても本
発明を適用可能である。なお、本発明のベースバンド信
号は、映像信号の他に、音声信号や制御信号などの信号
でもよい。Further, in the above-described embodiment, the case where the present invention is applied to the receiving device and the projector device has been exemplified, but the baseband signal is encrypted and transmitted, and the prohibition code is included in the encrypted baseband signal. The present invention can be applied to other devices as long as the device needs to be prevented from occurring. The baseband signal of the present invention may be a signal such as an audio signal or a control signal in addition to the video signal.
【０１２４】また、上述した実施形態では、暗号化回路
１４２および復号回路１５６の暗号および復号方式とし
て、ＣＦＢモードを用いた場合を例示したが、ＯＦＢモ
ードを用いてもよい。また、暗号化回路４２および復号
回路５６の暗号および復号方式として、ＯＦＢモードを
用いた場合を例示したが、ＣＦＢモードを用いてもよ
い。In the above embodiment, the CFB mode is used as the encryption / decryption method of the encryption circuit 142 and the decryption circuit 156, but the OFB mode may be used. Further, the case where the OFB mode is used as the encryption and decryption method of the encryption circuit 42 and the decryption circuit 56 is illustrated, but the CFB mode may be used.
【０１２５】[0125]
【発明の効果】以上説明したように、本発明によれば、
小さな開発負担で、暗号化され伝送されるデジタル信号
内に所定の禁止コードが生じることを回避できる信号処
理装置、その方法および通信システムを提供することが
できる。As described above, according to the present invention,
It is possible to provide a signal processing device, a method thereof, and a communication system capable of avoiding generation of a predetermined prohibition code in an encrypted digital signal to be transmitted with a small development burden.
【図１】図１は、本発明の第１実施形態の通信システム
の全体構成図である。FIG. 1 is an overall configuration diagram of a communication system according to a first embodiment of the present invention.
【図２】図２は、図１に示す受信装置の送信部（ＨＤ−
ＳＤＩ）およびプロジェクタ装置の受信部（ＨＤ−ＳＤ
Ｉ）の構成図である。FIG. 2 is a transmission unit (HD-) of the receiving apparatus shown in FIG.
SDI) and the receiver of the projector device (HD-SD
It is a block diagram of I).
【図３】図３は、図２に示す暗号化回路の構成図であ
る。FIG. 3 is a block diagram of the encryption circuit shown in FIG.
【図４】図４は、図２に示す送信部の検出処理回路にお
ける処理の一例を説明するための図である。FIG. 4 is a diagram for explaining an example of processing in a detection processing circuit of the transmission unit shown in FIG.
【図５】図５は、図４に示す処理を説明するためのフロ
ーチャートである。5 is a flow chart for explaining the processing shown in FIG.
【図６】図６は、図２に示す検出処理回路が生成する補
助データパケットを説明するための図である。6 is a diagram for explaining an auxiliary data packet generated by the detection processing circuit shown in FIG.
【図７】図７は、図２に示す補助信号生成回路における
補助データパケットの生成方法を説明するための図であ
る。7 is a diagram for explaining a method of generating an auxiliary data packet in the auxiliary signal generation circuit shown in FIG.
【図８】図８は、図２に示す補助信号生成回路における
補助データパケットの生成方法を説明するための図であ
る。FIG. 8 is a diagram for explaining a method of generating an auxiliary data packet in the auxiliary signal generation circuit shown in FIG.
【図９】図９は、図２に示すデータ復元回路の処理を説
明するための図である。9 is a diagram for explaining the processing of the data restoration circuit shown in FIG.
【図１０】図１０は、図２に示すデータ復元回路の処理
を説明するためのフローチャートである。FIG. 10 is a flowchart for explaining the processing of the data restoration circuit shown in FIG.
【図１１】図１１は、図２に示す復号回路の構成図であ
る。11 is a configuration diagram of the decoding circuit shown in FIG.
【図１２】図１２は、本発明の第２実施形態の通信シス
テムの全体構成図である。FIG. 12 is an overall configuration diagram of a communication system according to a second embodiment of the present invention.
【図１３】図１３は、図１２に示す受信装置の送信部
（ＨＤ−ＳＤＩ）およびプロジェクタ装置の受信部（Ｈ
Ｄ−ＳＤＩ）の構成図である。FIG. 13 is a transmission unit (HD-SDI) of the reception device and a reception unit (H of the projector device shown in FIG. 12;
It is a block diagram of D-SDI).
【図１４】図１４は、図１３に示す暗号化回路の構成図
である。FIG. 14 is a configuration diagram of the encryption circuit shown in FIG. 13.
【図１５】図１５は、図１３に示す送信部の検出処理回
路における処理の一例を説明するための図である。15 is a diagram for explaining an example of processing in the detection processing circuit of the transmission unit shown in FIG.
【図１６】図１６は、図１５に示す処理を説明するため
のフローチャートである。16 is a flowchart for explaining the process shown in FIG.
【図１７】図１７は、本発明の第２実施形態における補
助データパケットを説明するための図である。FIG. 17 is a diagram for explaining an auxiliary data packet according to the second embodiment of the present invention.
【図１８】図１８は、図１３に示す復号回路の構成図で
ある。FIG. 18 is a configuration diagram of the decoding circuit shown in FIG. 13.
【図１９】図１９は、図１２に示す受信部のデータ復元
回路の処理を説明するための図である。19 is a diagram for explaining the processing of the data restoration circuit of the reception unit shown in FIG.
【図２０】図２０は、図１２に示す受信部のデータ復元
回路の処理を説明するためフローチャートである。20 is a flowchart for explaining the processing of the data restoration circuit of the reception unit shown in FIG.
【図２１】図２１は、従来技術に係わる通信システムの
全体構成図である。FIG. 21 is an overall configuration diagram of a communication system according to a conventional technique.
【図２２】図２２は、ＳＤＩ規格の同期信号を説明する
ための図である。FIG. 22 is a diagram for explaining a synchronization signal of the SDI standard.
【図２３】図２３は、ＳＤＩ規格の禁止コードを説明す
るための図である。FIG. 23 is a diagram for explaining a prohibition code of the SDI standard.
１，１０１…通信システム、２…送信装置、３，１０３
…受信装置、４，１０４…プロジェクタ装置、１１…エ
ンコーダ、１２…暗号化部、１３…送信部、２１…受信
部、２２…記憶部、２３…復号部、２４…デコーダ、２
５，１２５…送信部、３１，１３１…受信部、３２…プ
ロジェクタ処理部1, 101 ... Communication system, 2 ... Transmission device, 3, 103
... Reception device, 4,104 ... Projector device, 11 ... Encoder, 12 ... Encryption unit, 13 ... Transmission unit, 21 ... Reception unit, 22 ... Storage unit, 23 ... Decryption unit, 24 ... Decoder, 2
5, 125 ... Transmitting unit, 31, 131 ... Receiving unit, 32 ... Projector processing unit
Claims (25)
ジタル信号を生成する暗号化回路と、予め決められた禁
止データが前記第２のデジタル信号内に存在するか否か
を、 前記禁止データと同じビット長を持つモジュールを単位
として検出し、前記第２のデジタル信号内に前記禁止デ
ータが存在すると判断した場合に、前記第２のデジタル
信号内の前記検出されたモジュールの所定のビットの論
理値を反転した第３のデジタル信号を生成する第１の信
号生成回路と、 前記第２のデジタル信号内の前記禁止コードが検出され
たモジュールを識別するモジュール識別信号を生成する
第２の信号生成回路と、 前記第３のデジタル信号と前記モジュール識別信号とを
関連付けた送信用の第４のデジタル信号を生成する第３
の信号生成回路とを有する信号処理装置。1. An encryption circuit for encrypting a first digital signal to generate a second digital signal, and determining whether predetermined prohibition data is present in the second digital signal. If a module having the same bit length as the inhibition data is detected as a unit and it is determined that the inhibition data is present in the second digital signal, a predetermined module of the detected module in the second digital signal is detected. A first signal generation circuit for generating a third digital signal with the logical value of the bit inverted, and a second signal generation circuit for generating a module identification signal for identifying the module in which the prohibition code in the second digital signal is detected. And a third signal generation circuit for generating a fourth digital signal for transmission in which the third digital signal and the module identification signal are associated with each other.
And a signal processing circuit having the signal generating circuit.
ータについて前記検出を行う請求項１に記載の信号処理
装置。2. The signal processing device according to claim 1, wherein the first signal generation circuit performs the detection for a plurality of prohibited data.
トの論理値が反転された前記モジュールのアドレスを示
す前記モジュール識別信号を生成する請求項１に記載の
信号処理装置。3. The signal processing device according to claim 1, wherein the second signal generation circuit generates the module identification signal indicating the address of the module in which the logical value of the predetermined bit is inverted.
び垂直走査によりイメージ表示を行うための信号である
場合に、 前記第１の信号生成回路は、画素の画素データを前記モ
ジュールとして前記検出を行い、 前記第２の信号生成回路は、前記禁止コードが検出され
た画素データのアドレスを示す前記モジュール識別信号
を生成し、 前記第３の信号生成回路は、前記第３のデジタル信号の
垂直ブランキング期間または水平ブランキング期間に、
前記モジュール識別信号を多重化して前記第４のデジタ
ル信号を生成する請求項１に記載の信号処理装置。4. When the first digital signal is a signal for displaying an image by horizontal scanning and vertical scanning, the first signal generating circuit detects the pixel data of a pixel as the module. The second signal generation circuit generates the module identification signal indicating an address of pixel data in which the prohibition code is detected, and the third signal generation circuit generates a vertical signal of the third digital signal. During the blanking period or horizontal blanking period,
The signal processing device according to claim 1, wherein the module identification signal is multiplexed to generate the fourth digital signal.
データからなり、各ビットデータが当該ビットデータに
対応するモジュールの前記所定ビットの論理値が反転さ
れたか否かを示す前記モジュール識別信号を生成する請
求項１に記載の信号処理装置。5. The second signal generation circuit comprises a plurality of bit data, and the module identification indicating whether or not the logical value of the predetermined bit of the module corresponding to each bit data is inverted. The signal processing device according to claim 1, which generates a signal.
したパラレル形式の前記第３のデジタル信号を生成し、 前記信号処理装置は、 前記パラレル形式の前記第３のデジタル信号を、少なく
とも一部の前記禁止コードを含む前記同期パターンが挿
入されたシリアル形式のデジタル信号に変換する変換回
路をさらに有する請求項１に記載の信号処理装置。6. The signal generation circuit generates the third digital signal in parallel format in units of a plurality of bits, and the signal processing device includes at least one of the third digital signals in parallel format. The signal processing device according to claim 1, further comprising a conversion circuit that converts the serial pattern digital signal into which the synchronization pattern including the prohibition code is inserted.
れ、当該暗号化後に禁止コードが検出されたモジュール
内の所定ビットの論理値が反転された第２のデジタル信
号と、前記禁止コードが検出されたモジュールを識別す
るためのモジュール識別信号とが関連付けられた第３の
デジタル信号を受信した場合に、 前記第３のデジタル信号から、前記第２のデジタル信号
と前記モジュール識別信号とを分離する分離回路と、 前記モジュール識別信号を基に、前記第２のデジタル信
号内の送信処理で禁止コードが検出されたモジュールを
特定し、当該特定したモジュールの所定のビットの論理
値を反転した第４のデジタル信号を生成する信号生成回
路と、 前記第４のデジタル信号を復号する復号回路とを有する
信号処理装置。7. A second digital signal generated by encrypting a first digital signal, wherein the logical value of a predetermined bit in the module in which the prohibition code is detected after the encryption is inverted, and the prohibition code are Separating the second digital signal and the module identification signal from the third digital signal when a third digital signal associated with a module identification signal for identifying the detected module is received. Based on the separation circuit and the module identification signal, the module in which the prohibition code is detected in the transmission process in the second digital signal is specified, and the logical value of the predetermined bit of the specified module is inverted. A signal processing device having a signal generation circuit for generating a fourth digital signal, and a decoding circuit for decoding the fourth digital signal.
び垂直走査によりイメージ表示を行うための信号である
場合に、 前記分離回路は、前記第３のデジタル信号の垂直ブラン
キング期間または水平ブランキング期間に多重化された
前記モジュール識別信号を分離する請求項７に記載の信
号処理装置。8. When the first digital signal is a signal for displaying an image by horizontal scanning and vertical scanning, the separation circuit includes a vertical blanking period or a horizontal blanking period of the third digital signal. The signal processing device according to claim 7, wherein the module identification signals multiplexed in a ranking period are separated.
挿入された同期パター ンを基に、パラレル形式のデジタル信号に変換して前記
分離回路に供給する変換回路をさらに有する請求項７に
記載の信号処理装置。9. The signal processing device converts the third digital signal into a parallel digital signal based on a synchronization pattern inserted in the third digital signal and supplies the digital signal to the separation circuit. The signal processing device according to claim 7, further comprising a conversion circuit.
デジタル信号を生成する暗号化回路と、 予め決められた禁止データが前記第２のデジタル信号内
に存在するか否かを、前記禁止データと同じビット長を
持つモジュールを単位として検出し、前記第２のデジタ
ル信号内に前記禁止データが存在すると判断した場合
に、前記第２のデジタル信号内の前記検出されたモジュ
ールとして前記第１のデジタル信号内の対応するモジュ
ールを用いた第３のデジタル信号を生成する第１の信号
生成回路と、 前記第２のデジタル信号内の前記禁止コードが検出され
たモジュールを識別するモジュール識別信号を生成する
第２の信号生成回路と、 前記第３のデジタル信号と前記モジュール識別信号とを
関連付けた送信用の第４のデジタル信号を生成する第３
の信号生成回路とを有する信号処理装置。10. An encryption circuit for encrypting a first digital signal to generate a second digital signal, and determining whether or not predetermined prohibition data is present in the second digital signal. When the module having the same bit length as the prohibition data is detected as a unit and it is determined that the prohibition data exists in the second digital signal, the first module is detected as the detected module in the second digital signal. A first signal generation circuit for generating a third digital signal using a corresponding module in one digital signal; and a module identification signal for identifying a module in which the prohibition code in the second digital signal is detected. And a second signal generation circuit for generating, and a fourth digital signal for transmission in which the third digital signal and the module identification signal are associated with each other. 3
And a signal processing circuit having the signal generating circuit.
データについて前記検出を行う請求項１０に記載の信号
処理装置。11. The signal processing device according to claim 10, wherein the first signal generation circuit performs the detection for a plurality of prohibited data.
デジタル信号内の対応するモジュールを用いた前記第３
のデジタル信号内のモジュールのアドレスを示す前記モ
ジュール識別信号を生成する請求項１０に記載の信号処
理装置。12. The second signal generating circuit comprises the third module using a corresponding module in the first digital signal.
11. The signal processing device according to claim 10, wherein the module identification signal indicating an address of a module in the digital signal is generated.
よび垂直走査によりイメージ表示を行うための信号であ
る場合に、 前記第１の信号生成回路は、画素の画素データを前記モ
ジュールとして前記検出を行い、 前記第２の信号生成回路は、前記禁止コードが検出され
た画素データのアドレスを示す前記モジュール識別信号
を生成し、 前記第３の信号生成回路は、前記第３のデジタル信号の
垂直ブランキング期間または水平ブランキング期間に、
前記モジュール識別信号を多重化して前記第４のデジタ
ル信号を生成する請求項１０に記載の信号処理装置。13. When the first digital signal is a signal for displaying an image by horizontal scanning and vertical scanning, the first signal generating circuit detects the pixel data of a pixel as the module. The second signal generation circuit generates the module identification signal indicating an address of pixel data in which the prohibition code is detected, and the third signal generation circuit generates a vertical signal of the third digital signal. During the blanking period or horizontal blanking period,
The signal processing device according to claim 10, wherein the module identification signal is multiplexed to generate the fourth digital signal.
トデータからなり、各ビットデータが当該ビットデータ
に対応するモジュールとして、前記第１のデジタル信号
内のモジュールが用いられたか否かを示す前記モジュー
ル識別信号を生成する請求項１０に記載の信号処理装
置。14. The second signal generation circuit comprises a plurality of bit data, and whether or not the module in the first digital signal is used as a module in which each bit data corresponds to the bit data. The signal processing device according to claim 10, which generates the module identification signal indicating.
れ、当該暗号化後に禁止コードが検出されたモジュール
として前記第１のデジタル信号内の対応するモジュール
が用いられた第２のデジタル信号と、前記禁止コードが
検出されたモジュールを識別するためのモジュール識別
信号とが関連付けられた第３のデジタル信号を受信した
場合に、 前記第３のデジタル信号から、前記第２のデジタル信号
と前記モジュール識別信号とを分離する分離回路と、 前記第２のデジタル信号を復号して第４のデジタル信号
を生成する復号回路と、 前記モジュール識別信号を基に、前記第４のデジタル信
号内の送信処理で禁止コードが検出されたモジュールを
特定し、当該特定したモジュールとして、前記第２のデ
ジタル信号内の対応するモジュールを用いた第５のデジ
タル信号を生成する信号生成回路とを有する信号処理装
置。15. A second digital signal generated by encrypting a first digital signal, wherein the corresponding module in the first digital signal is used as the module in which the prohibition code is detected after the encryption. When a third digital signal associated with a module identification signal for identifying the module in which the prohibition code is detected is received, from the third digital signal, the second digital signal and the module A separation circuit for separating an identification signal, a decoding circuit for decoding the second digital signal to generate a fourth digital signal, and a transmission process in the fourth digital signal based on the module identification signal. Specifies the module in which the prohibition code is detected, and uses the corresponding module in the second digital signal as the specified module. And fifth signal processing device and a signal generating circuit for generating a digital signal.
よび垂直走査によりイメージ表示を行うための信号であ
る場合に、 前記分離回路は、前記第３のデジタル信号の垂直ブラン
キング期間または水平ブランキング期間に多重化された
前記モジュール識別信号を分離する請求項１５に記載の
信号処理装置。16. When the first digital signal is a signal for displaying an image by horizontal scanning and vertical scanning, the separation circuit includes a vertical blanking period or a horizontal blanking period of the third digital signal. The signal processing device according to claim 15, wherein the module identification signals multiplexed in a ranking period are separated.
ル信号を、当該第３のデジタル信号に挿入された同期パ
ターンを基に、パラレル形式のデジタル信号に変換して
前記分離回路に供給する変換回路をさらに有する請求項
１５に記載の信号処理装置。17. The signal processing device converts the third digital signal into a parallel format digital signal based on a synchronization pattern inserted in the third digital signal and supplies the digital signal to the separation circuit. The signal processing device according to claim 15, further comprising a conversion circuit.
て、 第１のデジタル信号を暗号化して第２のデジタル信号を
生成し、 予め決められた禁止データが前記第２のデジタル信号内
に存在するか否かを、 前記禁止データと同じビット長を持つモジュールを単位
として検出し、 前記第２のデジタル信号内に前記禁止データが存在する
と判断した場合に、前 記第２のデジタル信号内の前記検出されたモジュールの
所定のビットの論理値を反転した第３のデジタル信号を
生成し、 前記第２のデジタル信号内の前記禁止コードが検出され
たモジュールを識別するモジュール識別信号を生成し、 前記第３のデジタル信号と前記モジュール識別信号とを
関連付けた送信用の第４のデジタル信号を生成する信号
処理方法。18. A signal processing method performed by a signal processing device, wherein a first digital signal is encrypted to generate a second digital signal, and predetermined prohibition data is contained in the second digital signal. Whether or not there is a module having the same bit length as the prohibition data is detected as a unit, and when it is determined that the prohibition data is present in the second digital signal, Generating a third digital signal by inverting a logical value of a predetermined bit of the detected module, and generating a module identification signal for identifying a module in which the prohibition code in the second digital signal is detected, A signal processing method for generating a fourth digital signal for transmission in which the third digital signal and the module identification signal are associated with each other.
れ、当該暗号化後に禁止コードが検出されたモジュール
内の所定ビットの論理値が反転された第２のデジタル信
号と、前記禁止コードが検出されたモジュールを識別す
るためのモジュール識別信号とが関連付けられた第３の
デジタル信号を受信した場合に信号処理装置が行う信号
処理方法であって、 前記第３のデジタル信号から、前記第２のデジタル信号
と前記モジュール識別信号とを分離し、 前記モジュール識別信号を基に、前記第２のデジタル信
号内の送信処理で禁止コードが検出されたモジュールを
特定し、 当該特定したモジュールの所定のビットの論理値を反転
した第４のデジタル信号を生成し、 前記第４のデジタル信号を復号する信号処理方法。19. A second digital signal generated by encrypting a first digital signal, wherein the logical value of a predetermined bit in a module in which the prohibition code is detected after the encryption is inverted, and the prohibition code. A signal processing method performed by a signal processing device when a third digital signal associated with a module identification signal for identifying a detected module is received, comprising: Of the digital signal and the module identification signal are separated, and based on the module identification signal, the module in which the prohibition code is detected by the transmission process in the second digital signal is specified, and the specified module of the specified module is specified. A signal processing method for generating a fourth digital signal, in which a logical value of a bit is inverted, and decoding the fourth digital signal.
て、 第１のデジタル信号を暗号化して第２のデジタル信号を
生成し、 予め決められた禁止データが前記第２のデジタル信号内
に存在するか否かを、前記禁止データと同じビット長を
持つモジュールを単位として検出し、 前記第２のデジタル信号内に前記禁止データが存在する
と判断した場合に、前記第２のデジタル信号内の前記検
出されたモジュールとして前記第１のデジタル信号内の
対応するモジュールを用いた第３のデジタル信号を生成
し、 前記第２のデジタル信号内の前記禁止コードが検出され
たモジュールを識別するモジュール識別信号を生成し、 前記第３のデジタル信号と前記モジュール識別信号とを
関連付けた送信用の第４のデジタル信号を生成する信号
処理方法。20. A signal processing method performed by a signal processing device, comprising: encrypting a first digital signal to generate a second digital signal, wherein predetermined prohibition data is contained in the second digital signal. Whether or not there is a module having the same bit length as the inhibition data is detected as a unit, and when it is determined that the inhibition data is present in the second digital signal, the presence of the inhibition data in the second digital signal Module identification for generating a third digital signal using the corresponding module in the first digital signal as the detected module and identifying the module in which the prohibition code in the second digital signal is detected. A signal processing method for generating a signal and generating a fourth digital signal for transmission in which the third digital signal and the module identification signal are associated with each other.
れ、当該暗号化後に禁止コードが検出されたモジュール
として前記第１のデジタル信号内の対応するモジュール
が用いられた第２のデジタル信号と、前記禁止コードが
検出されたモジュールを識別するためのモジュール識別
信号とが関連付けられた第３のデジタル信号を受信した
場合に信号処理装置が行う信号処理方法であって、 前記第３のデジタル信号から、前記第２のデジタル信号
と前記モジュール識別信号とを分離し、 前記第２のデジタル信号を復号して第４のデジタル信号
を生成し、 前記モジュール識別信号を基に、前記第４のデジタル信
号内の送信処理で禁止コードが検出されたモジュールを
特定し、 当該特定したモジュールとして、前記第２のデジタル信
号内の対応するモジュ ールを用いた第５のデジタル信号を生成する信号処理方
法。21. A second digital signal generated by encrypting a first digital signal, wherein the corresponding module in the first digital signal is used as the module in which the prohibition code is detected after the encryption. A signal processing method performed by a signal processing device when receiving a third digital signal associated with a module identification signal for identifying a module in which the prohibition code is detected, the third digital signal The second digital signal and the module identification signal are separated from each other, the second digital signal is decoded to generate a fourth digital signal, and the fourth digital signal is generated based on the module identification signal. The module in which the prohibition code is detected by the transmission process in the signal is specified, and as the specified module, the corresponding module in the second digital signal is identified. A signal processing method for generating a fifth digital signal using a module.
テムであって、 前記送信装置は、 第１のデジタル信号を暗号化して第２のデジタル信号を
生成する暗号化回路と、 予め決められた禁止データが前記第２のデジタル信号内
に存在するか否かを、前記禁止データと同じビット長を
持つモジュールを単位として検出し、前記第２のデジタ
ル信号内に前記禁止データが存在すると判断した場合
に、前記第２のデジタル信号内の前記検出されたモジュ
ールの所定のビットの論理値を反転した第３のデジタル
信号を生成する第１の信号生成回路と、 前記第２のデジタル信号内の前記禁止コードが検出され
たモジュールを識別するモジュール識別信号を生成する
第２の信号生成回路と、 前記第３のデジタル信号と前記モジュール識別信号とを
関連付けた送信用の第４のデジタル信号を生成する第３
の信号生成回路と、前記第４のデジタル信号を送信する
送信回路と を有し、 前記受信装置は、 前記第４のデジタル信号を受信する受信回路と、 前記受信された第４のデジタル信号から、前記第３のデ
ジタル信号と前記モジュール識別信号とを分離する分離
回路と、 前記モジュール識別信号を基に、前記第３のデジタル信
号内の送信処理で禁止コードが検出されたモジュールを
特定し、当該特定したモジュールの所定のビットの論理
値を反転して前記第２のデジタル信号を生成する第４の
信号生成回路と、 前記第２のデジタル信号を復号して前記第１のデジタル
信号を生成する復号回路とを有する通信システム。22. A communication system having a transmitter and a receiver, wherein the transmitter has an encryption circuit for encrypting a first digital signal to generate a second digital signal, and the predetermined encryption circuit. Whether or not the prohibition data exists in the second digital signal is detected in units of modules having the same bit length as the prohibition data, and it is determined that the prohibition data exists in the second digital signal. A first signal generating circuit that generates a third digital signal by inverting a logical value of a predetermined bit of the detected module in the second digital signal; A second signal generation circuit for generating a module identification signal for identifying the module in which the prohibition code is detected; and a third digital signal and the module identification signal for association. Third generating a digit fourth digital signal for transmission
A signal generating circuit and a transmitting circuit for transmitting the fourth digital signal, wherein the receiving device includes a receiving circuit for receiving the fourth digital signal, and a receiving circuit for receiving the fourth digital signal. A separation circuit that separates the third digital signal and the module identification signal; and, based on the module identification signal, identifies a module in which a prohibition code is detected in a transmission process in the third digital signal, A fourth signal generating circuit for inverting a logical value of a predetermined bit of the identified module to generate the second digital signal; and decoding the second digital signal to generate the first digital signal. Communication system having a decoding circuit for performing.
テムであって、 前記送信装置は、 第１のデジタル信号を暗号化して第２のデジタル信号を
生成する暗号化回路と、 予め決められた禁止データが前記第２のデジタル信号内
に存在するか否かを、前記禁止データと同じビット長を
持つモジュールを単位として検出し、前記第２のデジタ
ル信号内に前記禁止データが存在すると判断した場合
に、前記第２のデジタル信号内の前記検出されたモジュ
ールとして前記第１のデジタル信号内の対応するモジュ
ールを用いた第３のデジタル信号を生成する第１の信号
生成回路と、 前記第２のデジタル信号内の前記禁止コードが検出され
たモジュールを識別するモジュール識別信号を生成する
第２の信号生成回路と、 前記第３のデジタル信号と前記モジュール識別信号とを
関連付けた送信用の第４のデジタル信号を生成する第３
の信号生成回路と、 前記第４のデジタル信号を送信する送信回路と を有し、 前記受信装置は、 前記第４のデジタル信号を受信する受信回路と、 前記受信された第４のデジタル信号から、前記第３のデ
ジタル信号と前記モジュール識別信号とを分離する分離
回路と、 前記第３のデジタル信号を復号して第５のデジタル信号
を生成する復号回路と、 前記モジュール識別信号を基に、前記第５のデジタル信
号内の送信処理で禁止コードが検出されたモジュールを
特定し、当該特定したモジュールとして、前記第３のデ
ジタル信号内の対応するモジュールを用いて前記第１の
デジタル信号を生成する第４の信号生成回路とを有する
通信システム。23. A communication system having a transmitter and a receiver, wherein the transmitter has an encryption circuit for encrypting a first digital signal to generate a second digital signal, and the encryption circuit is predetermined. Whether or not the prohibition data exists in the second digital signal is detected in units of modules having the same bit length as the prohibition data, and it is determined that the prohibition data exists in the second digital signal. A first signal generating circuit for generating a third digital signal using the corresponding module in the first digital signal as the detected module in the second digital signal; A second signal generation circuit for generating a module identification signal for identifying a module in which the prohibition code is detected in the digital signal, Third generating a fourth digital signal for transmission that associates the Joule identification signal
A signal generating circuit and a transmitting circuit that transmits the fourth digital signal, the receiving device includes a receiving circuit that receives the fourth digital signal, and a receiving circuit that receives the fourth digital signal. A separation circuit that separates the third digital signal and the module identification signal, a decoding circuit that decodes the third digital signal to generate a fifth digital signal, and based on the module identification signal, The module in which the prohibition code is detected in the transmission process in the fifth digital signal is specified, and the corresponding module in the third digital signal is used as the specified module to generate the first digital signal. And a fourth signal generation circuit for performing communication.
装置と、 前記暗号化されたデジタル信号を受信して復号し、当該
復号したデジタル信号を暗号化してシリアル伝送路を介
して送信する受信装置と、 前記シリアル伝送路を介して受信した暗号化されたデジ
タル信号を復号して出力する出力装置とを有し、 前記受信装置は、 第１のデジタル信号を暗号化して第２のデジタル信号を
生成する暗号化回路と、 予め決められた禁止データが前記第２のデジタル信号内
に存在するか否かを、前記禁止データと同じビット長を
持つモジュールを単位として検出し、前記第２のデジタ
ル信号内に前記禁止データが存在すると判断した場合
に、前記第２のデジタル信号内の前記検出されたモジュ
ールの所定のビットの論理値を反転した第３のデジタル
信号を生成する第１の信号生成回路と、 前記第２のデジタル信号内の前記禁止コードが検出され
たモジュールを識別するモジュール識別信号を生成する
第２の信号生成回路と、 前記第３のデジタル信号と前記モジュール識別信号とを
関連付けた送信用の第４のデジタル信号を生成する第３
の信号生成回路と、 前記第４のデジタル信号を送信する送信回路と を有し、 前記出力装置は、 前記第４のデジタル信号を受信する受信回路と、 前記受信された第４のデジタル信号から、前記第３のデ
ジタル信号と前記モジュール識別信号とを分離する分離
回路と、 前記モジュール識別信号を基に、前記第３のデジタル信
号内の送信処理で禁止コードが検出されたモジュールを
特定し、当該特定したモジュールの所定のビットの論理
値を反転して第２のデジタル信号を生成する第４の信号
生成回路と、 前記第２のデジタル信号を復号して前記第１のデジタル
信号を生成する復号回路と、 前記復号された前記第１のデジタル信号に応じた出力を
行う出力手段とを有する通信システム。24. A transmitting device for encrypting and transmitting a digital signal, and a receiving device for receiving and decrypting the encrypted digital signal, encrypting the decrypted digital signal and transmitting it via a serial transmission path. And an output device for decoding and outputting the encrypted digital signal received via the serial transmission path, wherein the receiving device encrypts the first digital signal and outputs the second digital signal. An encryption circuit to be generated, and whether or not predetermined prohibition data exists in the second digital signal is detected in units of modules having the same bit length as the prohibition data, and the second digital signal is detected. A third digital signal obtained by inverting the logical value of a predetermined bit of the detected module in the second digital signal when it is determined that the inhibit data is present in the signal. A first signal generation circuit for generating a signal, a second signal generation circuit for generating a module identification signal for identifying a module in which the prohibition code in the second digital signal is detected, and the third digital signal A third generating a fourth digital signal for transmission that associates the signal with the module identification signal
A signal generating circuit and a transmitting circuit that transmits the fourth digital signal, the output device includes a receiving circuit that receives the fourth digital signal, and a receiving circuit that receives the fourth digital signal. A separation circuit that separates the third digital signal and the module identification signal; and, based on the module identification signal, identifies a module in which a prohibition code is detected in a transmission process in the third digital signal, A fourth signal generation circuit that inverts a logical value of a predetermined bit of the identified module to generate a second digital signal, and decodes the second digital signal to generate the first digital signal. A communication system comprising: a decoding circuit; and an output unit that outputs according to the decoded first digital signal.
装置と、 前記暗号化されたデジタル信号を受信して復号し、当該
復号したデジタル信号を暗号化してシリアル伝送路を介
して送信する受信装置と、 前記シリアル伝送路を介して受信した暗号化されたデジ
タル信号を復号して出力する出力装置とを有し、 前記受信装置は、 第１のデジタル信号を暗号化して第２のデジタル信号を
生成する暗号化回路と、 予め決められた禁止データが前記第２のデジタル信号内
に存在するか否かを、前記禁止データと同じビット長を
持つモジュールを単位として検出し、前記第２のデジタ
ル信号内に前記禁止データが存在すると判断した場合
に、前記第２のデジタル信号内の前記検出されたモジュ
ールとして前記第１のデジタル信号内の対応するモジュ
ールを用いた第３のデジタル信号を生成する第１の信号
生成回路と、 前記第２のデジタル信号内の前記禁止コードが検出され
たモジュールを識別するモジュール識別信号を生成する
第２の信号生成回路と、 前記第３のデジタル信号と前記モジュール識別信号とを
関連付けた送信用の第４のデジタル信号を生成する第３
の信号生成回路と、 前記第４のデジタル信号を送信する送信回路と を有し、 前記出力装置は、 前記第４のデジタル信号を受信する受信回路と、 前記受信された第４のデジタル信号から、前記第３のデ
ジタル信号と前記モジュール識別信号とを分離する分離
回路と、 前記第３のデジタル信号を復号して第５のデジタル信号
を生成する復号回路と、 前記モジュール識別信号を基に、前記第５のデジタル信
号内の送信処理で禁止コードが検出されたモジュールを
特定し、当該特定したモジュールとして、前記第３のデ
ジタル信号内の対応するモジュールを用いて第１のデジ
タル信号を生成する第４の信号生成回路と、 前記復号された前記第１のデジタル信号に応じた出力を
行う出力手段とを有する通信システム。25. A transmitting device for encrypting and transmitting a digital signal, and a receiving device for receiving and decrypting the encrypted digital signal, encrypting the decrypted digital signal and transmitting it via a serial transmission path. And an output device for decoding and outputting the encrypted digital signal received via the serial transmission path, wherein the receiving device encrypts the first digital signal and outputs the second digital signal. An encryption circuit to be generated, and whether or not predetermined prohibition data exists in the second digital signal is detected in units of modules having the same bit length as the prohibition data, and the second digital signal is detected. When it is determined that the prohibition data is present in the signal, the detected module in the second digital signal corresponds to the corresponding module in the first digital signal. A first signal generating circuit for generating a third digital signal using a module, and a second signal generating circuit for generating a module identification signal for identifying a module in which the prohibition code in the second digital signal is detected. A third circuit for generating a fourth digital signal for transmission in which the circuit is associated with the third digital signal and the module identification signal.
A signal generating circuit and a transmitting circuit that transmits the fourth digital signal, the output device includes a receiving circuit that receives the fourth digital signal, and a receiving circuit that receives the fourth digital signal. A separation circuit that separates the third digital signal and the module identification signal, a decoding circuit that decodes the third digital signal to generate a fifth digital signal, and based on the module identification signal, The module in which the prohibition code is detected in the transmission process in the fifth digital signal is specified, and the corresponding module in the third digital signal is used as the specified module to generate the first digital signal. A communication system comprising: a fourth signal generation circuit; and an output unit that outputs according to the decoded first digital signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002106204A JP2003304521A (en) | 2002-04-09 | 2002-04-09 | Signal processing apparatus and method, and communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002106204A JP2003304521A (en) | 2002-04-09 | 2002-04-09 | Signal processing apparatus and method, and communication system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003304521A true JP2003304521A (en) | 2003-10-24 |
Family
ID=29390592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002106204A Pending JP2003304521A (en) | 2002-04-09 | 2002-04-09 | Signal processing apparatus and method, and communication system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003304521A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7474236B2 (en) | 2003-12-26 | 2009-01-06 | Sony Corporation | Method of and apparatus for transmitting digital data |
| JP2009244302A (en) * | 2008-03-28 | 2009-10-22 | Toshiba Corp | Encryption device, decryption device, data protection system, data protection method, encryption program, decryption program |
| JP4755691B2 (en) * | 2006-09-29 | 2011-08-24 | 株式会社メディアグローバルリンクス | High-quality compressed video transmission system |
| US9369496B2 (en) | 2003-12-01 | 2016-06-14 | Interdigital Technology Corporation | Session initiation protocol (SIP) based user initiated handoff |
-
2002
- 2002-04-09 JP JP2002106204A patent/JP2003304521A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9369496B2 (en) | 2003-12-01 | 2016-06-14 | Interdigital Technology Corporation | Session initiation protocol (SIP) based user initiated handoff |
| US7474236B2 (en) | 2003-12-26 | 2009-01-06 | Sony Corporation | Method of and apparatus for transmitting digital data |
| JP4755691B2 (en) * | 2006-09-29 | 2011-08-24 | 株式会社メディアグローバルリンクス | High-quality compressed video transmission system |
| JP2009244302A (en) * | 2008-03-28 | 2009-10-22 | Toshiba Corp | Encryption device, decryption device, data protection system, data protection method, encryption program, decryption program |
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