JP2003303972A - 絶縁ゲート薄膜トランジスタとその制御方法 - Google Patents
絶縁ゲート薄膜トランジスタとその制御方法Info
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Abstract
(57)【要約】
【課題】 完全空乏形のＳＯＩなどの第１、第２の主面
間でキャリアが空乏する半導体薄膜に形成された絶縁ゲ
ートトランジスタのゲート閾値電圧を電子制御する。 【解決手段】 前記半導体薄膜に接して逆導電形の第３
の半導体領域を設け、該半導体領域から逆導電形のキャ
リアを前記半導体薄膜へ供給する、ないしは前記半導体
薄膜から逆導電形のキャリアを前記第３の半導体領域へ
引き抜くことにより前記半導体薄膜中のキャリア量を制
御する。
間でキャリアが空乏する半導体薄膜に形成された絶縁ゲ
ートトランジスタのゲート閾値電圧を電子制御する。 【解決手段】 前記半導体薄膜に接して逆導電形の第３
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リアを前記半導体薄膜へ供給する、ないしは前記半導体
薄膜から逆導電形のキャリアを前記第３の半導体領域へ
引き抜くことにより前記半導体薄膜中のキャリア量を制
御する。
Description
【０００１】
【発明の属する技術分野】絶縁ゲート型電界効果トラン
ジスタおよびその集積回路、特にSOI（Semiconductor O
n Insulator）、SON（Semiconductor On Nothing）等の
薄膜半導体をチャネル形成領域として有する技術分野に
関する。前記半導体薄膜は絶縁基板の上に形成されてい
る場合（SOI）、中空状態でその両端を基板で保持され
ている場合（SON）、基板に一端が接続されている突起
状の形状を有する場合等がある。
ジスタおよびその集積回路、特にSOI（Semiconductor O
n Insulator）、SON（Semiconductor On Nothing）等の
薄膜半導体をチャネル形成領域として有する技術分野に
関する。前記半導体薄膜は絶縁基板の上に形成されてい
る場合（SOI）、中空状態でその両端を基板で保持され
ている場合（SON）、基板に一端が接続されている突起
状の形状を有する場合等がある。
【０００２】
【従来の技術】非動作時にゲート閾値電圧の絶対値を大
きく保ち、トランジスタの漏洩電流を抑制し、動作時に
ゲート閾値電圧の絶対値を小さく制御することによって
高速、低スタンバイ消費電力を実現する方法としてダイ
ナミック閾値電圧制御法と呼ばれる方法が提案されてい
る。
きく保ち、トランジスタの漏洩電流を抑制し、動作時に
ゲート閾値電圧の絶対値を小さく制御することによって
高速、低スタンバイ消費電力を実現する方法としてダイ
ナミック閾値電圧制御法と呼ばれる方法が提案されてい
る。
【０００３】このダイナミック閾値電圧制御法は、半導
体基板に形成されたバルクMOSトランジスタの場合はウ
エルとゲート電極を接続、部分空乏SOIMOSトランジスタ
の場合にはボディ（body）とゲート電極を接続して信号
の入力端子することによって実現している（文献１：F.
Assadeargi、他、著、鄭 Dynamic Threshold VoltageMO
SFET (DTMOS) for Very Low Voltage Operation （超低
電圧動作のためのダイナミック閾値電圧MOS型電界効果
トランジスタ（DTMOS）煤AIEEE Electron Device Lette
rs、Vol. 15、No.12、p.510-512、December、1994 (１
９９４年１２月発行、アメリカ電気電子学会電子装置レ
ター誌、１５巻１２号、５１０〜５１２頁)参照）。
体基板に形成されたバルクMOSトランジスタの場合はウ
エルとゲート電極を接続、部分空乏SOIMOSトランジスタ
の場合にはボディ（body）とゲート電極を接続して信号
の入力端子することによって実現している（文献１：F.
Assadeargi、他、著、鄭 Dynamic Threshold VoltageMO
SFET (DTMOS) for Very Low Voltage Operation （超低
電圧動作のためのダイナミック閾値電圧MOS型電界効果
トランジスタ（DTMOS）煤AIEEE Electron Device Lette
rs、Vol. 15、No.12、p.510-512、December、1994 (１
９９４年１２月発行、アメリカ電気電子学会電子装置レ
ター誌、１５巻１２号、５１０〜５１２頁)参照）。
【０００４】なお、部分空乏SOIとは、空乏層が半導体
薄膜の厚さ方向に部分的にしか広がらない、中性領域を
有するSOIを呼び、PD（Partially Depleted）SOIと略記
する。また、ボディはチャネルが形成される上記半導体
薄膜を簡略化した呼び名である。
薄膜の厚さ方向に部分的にしか広がらない、中性領域を
有するSOIを呼び、PD（Partially Depleted）SOIと略記
する。また、ボディはチャネルが形成される上記半導体
薄膜を簡略化した呼び名である。
【０００５】
【発明が解決しようとする課題】一方、空乏層が半導体
薄膜の厚み方向全体に広がるほどの厚みと不純物濃度の
組み合わせを有するSOIはFD（Fully Depleted）S OIと
呼ばれる。このFDSOIでは、あるゲート電圧範囲ではゲ
ート下のbodyが厚み方向全体に空乏し、中性領域が存在
しない為にボディとゲート接続してオン信号を入力して
も、バルクMOSないしPDSOIMOSの様にはトランジスタの
閾値電圧の絶対値は制御され難い。これはボディが空乏
しているとソースとチャネルが形成される部分のボディ
とが順バイアスされ難いからである。
薄膜の厚み方向全体に広がるほどの厚みと不純物濃度の
組み合わせを有するSOIはFD（Fully Depleted）S OIと
呼ばれる。このFDSOIでは、あるゲート電圧範囲ではゲ
ート下のbodyが厚み方向全体に空乏し、中性領域が存在
しない為にボディとゲート接続してオン信号を入力して
も、バルクMOSないしPDSOIMOSの様にはトランジスタの
閾値電圧の絶対値は制御され難い。これはボディが空乏
しているとソースとチャネルが形成される部分のボディ
とが順バイアスされ難いからである。
【０００６】２つの導電ゲートで半導体をゲート絶縁膜
を介して挟み込む構造の絶縁ゲートトランジスタは１９
３５年にO.Heilが英国特許を取得している。しかしこの
構造のトランジスタが微小チャネルのトランジスタとし
て有利であることは示唆だにされていなかった。
を介して挟み込む構造の絶縁ゲートトランジスタは１９
３５年にO.Heilが英国特許を取得している。しかしこの
構造のトランジスタが微小チャネルのトランジスタとし
て有利であることは示唆だにされていなかった。
【０００７】これに対して、近年実用されて来た片側ゲ
ートのMOSトランスタ微細化の限界を破るトランジスタ
構造として、空乏する（FD）半導体薄膜をゲート絶縁膜
を介して第１の導電ゲートと第３の導電ゲートで挟み込
む構造のトランジスタが、ＸＭＯＳトランジスタという
呼称で始めて発明者の１人から提案された（文献２：T.
Sekigawa、Y.Hayashi、K.Ishii、S.Fujita著店MOS Tran
sistor for a 3D-IC煤A17th Conference on Solid Stat
e Devices and Materials, Tokyo, 1985、Final Progra
m and Late News Abstract、C-3-9 LN、p.14-16。 文
献３：林 著、「０．０２５・克梠繧ノも対応できるデ
バイス設計の指針」日経マイクロデバイス１９８８年７
月号、ｐ．１２１〜１２５、参照）。最近はダブルゲー
トMOSトランジスタという呼称で微細化に対する開発成
果が数多く発表されている。
ートのMOSトランスタ微細化の限界を破るトランジスタ
構造として、空乏する（FD）半導体薄膜をゲート絶縁膜
を介して第１の導電ゲートと第３の導電ゲートで挟み込
む構造のトランジスタが、ＸＭＯＳトランジスタという
呼称で始めて発明者の１人から提案された（文献２：T.
Sekigawa、Y.Hayashi、K.Ishii、S.Fujita著店MOS Tran
sistor for a 3D-IC煤A17th Conference on Solid Stat
e Devices and Materials, Tokyo, 1985、Final Progra
m and Late News Abstract、C-3-9 LN、p.14-16。 文
献３：林 著、「０．０２５・克梠繧ノも対応できるデ
バイス設計の指針」日経マイクロデバイス１９８８年７
月号、ｐ．１２１〜１２５、参照）。最近はダブルゲー
トMOSトランジスタという呼称で微細化に対する開発成
果が数多く発表されている。
【０００８】この構造のトランジスタは第３の導電ゲー
トの電位で、第１のゲートから見たゲート閾値電圧を可
変とすることができることが知られているが、第３の導
電ゲートの電位を固定するとsub-threshold slope が大
きくなり、オン、オフの遷移電圧が大きくなり、スイッ
チ効率が悪くなるという欠点がある。またこの第３の導
電ゲート電位だけで閾値電圧の制御をする方法は閾値電
圧変化の範囲に限界があるという欠点がある。またこの
方法はＳＯＩ構造などでは第３の導電ゲートが半導体薄
膜の裏側に位置する為に、個々のトランジスタの第３の
導電ゲートから電気接続配線を取り出す部分の面積と工
程が余分に必要であると問題視されていた。
トの電位で、第１のゲートから見たゲート閾値電圧を可
変とすることができることが知られているが、第３の導
電ゲートの電位を固定するとsub-threshold slope が大
きくなり、オン、オフの遷移電圧が大きくなり、スイッ
チ効率が悪くなるという欠点がある。またこの第３の導
電ゲート電位だけで閾値電圧の制御をする方法は閾値電
圧変化の範囲に限界があるという欠点がある。またこの
方法はＳＯＩ構造などでは第３の導電ゲートが半導体薄
膜の裏側に位置する為に、個々のトランジスタの第３の
導電ゲートから電気接続配線を取り出す部分の面積と工
程が余分に必要であると問題視されていた。
【０００９】本発明はFDSOIでも非動作時と動作時でゲ
ート閾値電圧を電子的に制御して変化させる技術とそれ
を実現するトランジスタを提供する。さらに本発明で
は、ダブルゲートＭＯＳトランジスタに代表される、第
１の導電ゲートと第３の導電ゲートで空乏する半導体薄
膜をゲート絶縁膜を介して挟み込む構造の絶縁ゲートト
ランジスタにおいて、第３の導電ゲートの電位を変化さ
せなくともゲート閾値電圧を電子制御することのできる
技術とトランジスタを提供する。
ート閾値電圧を電子的に制御して変化させる技術とそれ
を実現するトランジスタを提供する。さらに本発明で
は、ダブルゲートＭＯＳトランジスタに代表される、第
１の導電ゲートと第３の導電ゲートで空乏する半導体薄
膜をゲート絶縁膜を介して挟み込む構造の絶縁ゲートト
ランジスタにおいて、第３の導電ゲートの電位を変化さ
せなくともゲート閾値電圧を電子制御することのできる
技術とトランジスタを提供する。
【００１０】
【課題を解決する為の手段】この為に本発明では、図１
に断面の1例を示すように、第１の主面１０１と該第１
の主面に対向する第2の主面１０２を有する半導体薄膜
１００と、該半導体薄膜第1主面上に設けられた第1のゲ
ート絶縁膜２１０と、該第1のゲート絶縁膜上に設けら
れた第1の導電ゲート３１０と、該第1の導電ゲートを挟
んで離間され該第1の導電ゲートから絶縁され前記半導
体薄膜１００と接して設けられた互いに対向して離間す
る第1の導電形の第１の半導体領域１１０と第２の半導
体領域１２０と、前記半導体薄膜と接して設けられ逆導
電形の第３の半導体領域（図示せず）とを有する。
に断面の1例を示すように、第１の主面１０１と該第１
の主面に対向する第2の主面１０２を有する半導体薄膜
１００と、該半導体薄膜第1主面上に設けられた第1のゲ
ート絶縁膜２１０と、該第1のゲート絶縁膜上に設けら
れた第1の導電ゲート３１０と、該第1の導電ゲートを挟
んで離間され該第1の導電ゲートから絶縁され前記半導
体薄膜１００と接して設けられた互いに対向して離間す
る第1の導電形の第１の半導体領域１１０と第２の半導
体領域１２０と、前記半導体薄膜と接して設けられ逆導
電形の第３の半導体領域（図示せず）とを有する。
【００１１】さらに、前記半導体薄膜１００は第1の導
電ゲート下の第１および第２の半導体領域の間で前記第
１の主面１０１と前記第２の主面１０２間のキャリアが
空乏する第１の導電ゲート電位が存在する絶縁ゲート薄
膜トランジスタにおいて、第３の導電形の領域から、前
記薄膜へ逆導電形のキャリア２を注入して後、前記導電
ゲートへ第1の電位を加えて、前記第１の半導体領域と
前記第２の半導体領域とに挟まれる前記半導体薄膜表面
に第１の導電形のチャネル１を誘起する方法をとる。以
後、本発明では前記第１の主面前記第２の主面間の距離
を前記半導体薄膜の厚さと呼ぶ。
電ゲート下の第１および第２の半導体領域の間で前記第
１の主面１０１と前記第２の主面１０２間のキャリアが
空乏する第１の導電ゲート電位が存在する絶縁ゲート薄
膜トランジスタにおいて、第３の導電形の領域から、前
記薄膜へ逆導電形のキャリア２を注入して後、前記導電
ゲートへ第1の電位を加えて、前記第１の半導体領域と
前記第２の半導体領域とに挟まれる前記半導体薄膜表面
に第１の導電形のチャネル１を誘起する方法をとる。以
後、本発明では前記第１の主面前記第２の主面間の距離
を前記半導体薄膜の厚さと呼ぶ。
【００１２】なお、図１では第３の半導体領域は図示さ
れていないが、たとえば半導体薄膜１００は紙面に垂直
方向へ延在し、その延在部分に接触して第３の半導体領
域が設けられる。図１では半導体薄膜１００は絶縁層２
０を表面に設けた基板１０に支持されている。通常基板
１０はシリコン、絶縁層２０はシリコン酸化膜が多い。
この表面に絶縁層を設けた支持基板は絶縁基板と呼ばれ
ている。支持基板は石英基板のような全部が絶縁材料で
できている絶縁基板も可能となっている。また半導体薄
膜の一端、または第１の半導体領域ないしは第２の半導
体領域ないしは第３の半導体領域の１端が基板に支持さ
れた構造（実施例後述）でも実施可能である。
れていないが、たとえば半導体薄膜１００は紙面に垂直
方向へ延在し、その延在部分に接触して第３の半導体領
域が設けられる。図１では半導体薄膜１００は絶縁層２
０を表面に設けた基板１０に支持されている。通常基板
１０はシリコン、絶縁層２０はシリコン酸化膜が多い。
この表面に絶縁層を設けた支持基板は絶縁基板と呼ばれ
ている。支持基板は石英基板のような全部が絶縁材料で
できている絶縁基板も可能となっている。また半導体薄
膜の一端、または第１の半導体領域ないしは第２の半導
体領域ないしは第３の半導体領域の１端が基板に支持さ
れた構造（実施例後述）でも実施可能である。
【００１３】一方本発明の第2の方法では、前記半導体
薄膜が前記第１の半導体領域と前記第２の半導体領域と
に挟まれる部分に逆導電形のキャリアを前記逆導電形の
第３の半導体領域から供給または第３の半導体領域へ吸
収して、前記半導体薄膜に蓄積される逆導電形のキャリ
アの量を一定時間制御して第１の導電ゲートから見たゲ
ート閾値電圧を制御する。この方法は第１の導電ゲート
と第３の導電ゲートで空乏する半導体薄膜をゲート絶縁
膜を介して挟み込む構造の絶縁ゲートトランジスタに適
用して好適である。
薄膜が前記第１の半導体領域と前記第２の半導体領域と
に挟まれる部分に逆導電形のキャリアを前記逆導電形の
第３の半導体領域から供給または第３の半導体領域へ吸
収して、前記半導体薄膜に蓄積される逆導電形のキャリ
アの量を一定時間制御して第１の導電ゲートから見たゲ
ート閾値電圧を制御する。この方法は第１の導電ゲート
と第３の導電ゲートで空乏する半導体薄膜をゲート絶縁
膜を介して挟み込む構造の絶縁ゲートトランジスタに適
用して好適である。
【００１４】上記逆導電形のキャリアが注入された半導
体薄膜に第1の導電形のチャネルを誘起する為に必要な
ゲート電圧は、前記注入された逆導電形キャリア数また
は電荷に対応するゲート電圧分だけ少なくて済む。即
ち、等価的にゲート閾値電圧がデプレッション側にシフ
トしたことになる。ゲート閾値電圧がエンハンスメント
形の範囲で変化する時は、ゲート閾値電圧の絶対値が減
少したことになる。
体薄膜に第1の導電形のチャネルを誘起する為に必要な
ゲート電圧は、前記注入された逆導電形キャリア数また
は電荷に対応するゲート電圧分だけ少なくて済む。即
ち、等価的にゲート閾値電圧がデプレッション側にシフ
トしたことになる。ゲート閾値電圧がエンハンスメント
形の範囲で変化する時は、ゲート閾値電圧の絶対値が減
少したことになる。
【００１５】本発明では前記逆導電形キャリアを前記半
導体薄膜へ注入するために、ないしは前記逆導電形キャ
リアを前記半導体薄膜から引き出す為に、半導体薄膜へ
該半導体薄膜より不純物濃度の高い逆導電形の第３の半
導体領域を設ける。この第３の半導体領域と第１ないし
は第２の半導体領域とを順方向バイアスすると半導体薄
膜へ逆導電形のキャリアが注入される。この逆導電形キ
ャリアは注入後前記半導体薄膜へ蓄積されるが、連続的
に供給されなければキャリアのライフタイム経過後蓄積
量は減少しやがて消滅する。
導体薄膜へ注入するために、ないしは前記逆導電形キャ
リアを前記半導体薄膜から引き出す為に、半導体薄膜へ
該半導体薄膜より不純物濃度の高い逆導電形の第３の半
導体領域を設ける。この第３の半導体領域と第１ないし
は第２の半導体領域とを順方向バイアスすると半導体薄
膜へ逆導電形のキャリアが注入される。この逆導電形キ
ャリアは注入後前記半導体薄膜へ蓄積されるが、連続的
に供給されなければキャリアのライフタイム経過後蓄積
量は減少しやがて消滅する。
【００１６】一方、半導体薄膜には、その表面電位によ
っては、熱発生した逆導電形キャリア、高電界領域での
雪崩増倍などで発生した逆導電形キャリアが蓄積して、
第１の導電ゲートから見たゲート閾値電圧を変えてしま
うことがある。この意図しないのに蓄積する逆導電形キ
ャリアを第３の半導体領域へ引き抜くことにより、ゲー
ト閾値電圧を意図する値に制御する事ができる。この為
にはこの第３の半導体領域と第１ないしは第２の半導体
領域間をほぼゼロバイアスないしは逆バイアスする。
っては、熱発生した逆導電形キャリア、高電界領域での
雪崩増倍などで発生した逆導電形キャリアが蓄積して、
第１の導電ゲートから見たゲート閾値電圧を変えてしま
うことがある。この意図しないのに蓄積する逆導電形キ
ャリアを第３の半導体領域へ引き抜くことにより、ゲー
ト閾値電圧を意図する値に制御する事ができる。この為
にはこの第３の半導体領域と第１ないしは第２の半導体
領域間をほぼゼロバイアスないしは逆バイアスする。
【００１７】さらに本発明の方法および絶縁ゲートトラ
ンジスタによれば、第３の半導体領域の電位で前記ゲー
ト閾値電圧を制御することもできる。この方法は第１の
導電ゲートと第３の導電ゲートでゲート絶縁膜を介して
空乏する半導体薄膜を挟み込む構造の絶縁ゲートトラン
ジスタに適用すると、第３の導電ゲートの電位に対する
第３の半導体領域の電位の相対的な関係で逆導電形キャ
リアの半導体薄膜内への蓄積量を制御することにより、
第１の導電ゲートから見たゲート閾値電圧を定常的に制
御することが可能である。
ンジスタによれば、第３の半導体領域の電位で前記ゲー
ト閾値電圧を制御することもできる。この方法は第１の
導電ゲートと第３の導電ゲートでゲート絶縁膜を介して
空乏する半導体薄膜を挟み込む構造の絶縁ゲートトラン
ジスタに適用すると、第３の導電ゲートの電位に対する
第３の半導体領域の電位の相対的な関係で逆導電形キャ
リアの半導体薄膜内への蓄積量を制御することにより、
第１の導電ゲートから見たゲート閾値電圧を定常的に制
御することが可能である。
【００１８】
【発明の実施の形態】本発明を有効に実施する為の一形
態として、前記第３の半導体領域から前記半導体薄膜の
チャネルが形成される部位まで逆導電形のキャリアが到
達するないしは該部位から前記第３の半導体領域までキ
ャリアを引き抜くために、前記半導体薄膜が前記第１の
半導体領域と前記第２の半導体領域とに挟まれる部分か
ら逆導電形のキャリアの拡散距離以内に第３の半導体領
域の端部を設ける。
態として、前記第３の半導体領域から前記半導体薄膜の
チャネルが形成される部位まで逆導電形のキャリアが到
達するないしは該部位から前記第３の半導体領域までキ
ャリアを引き抜くために、前記半導体薄膜が前記第１の
半導体領域と前記第２の半導体領域とに挟まれる部分か
ら逆導電形のキャリアの拡散距離以内に第３の半導体領
域の端部を設ける。
【００１９】本発明を有効に実施するトランジスタの更
に他の形態として、図２に示す様に、前記第1の半導体
領域１１０と前記第２の半導体領域１２０とで挟まれる
前記半導体薄膜部分１０３と前記逆導電形の第３の半導
体領域１３０の間に前記半導体薄膜は延在しており、前
記半導体薄膜の該延在部分上１０４に、第２のゲート絶
縁膜２２０とその上にた第２の導電ゲート３２０を設け
た絶縁ゲートトランジスタとする。
に他の形態として、図２に示す様に、前記第1の半導体
領域１１０と前記第２の半導体領域１２０とで挟まれる
前記半導体薄膜部分１０３と前記逆導電形の第３の半導
体領域１３０の間に前記半導体薄膜は延在しており、前
記半導体薄膜の該延在部分上１０４に、第２のゲート絶
縁膜２２０とその上にた第２の導電ゲート３２０を設け
た絶縁ゲートトランジスタとする。
【００２０】図２（ａ）は本発明の前記実施例の平面
図、図２（ｂ）は平面図のＸ−Ｘ’に沿った断面図であ
る。図において１０は支持基板、２０は支持基板１０と
半導体薄膜を絶縁する絶縁膜、１１３、１２３、１３３
はそれぞれ前記第１、第２、第３半導体領域への配線用
コンタクト、２１０は第１のゲート絶縁膜、４００は配
線下に設けられるいわゆるフィールド絶縁膜、４１０は
第１の導電ゲート上に設けられた絶縁膜、４２１は第１
の導電ゲートと第２の導電ゲートとを絶縁するゲート間
絶縁膜、４１３は第３の半導体領域等の上に設けられた
絶縁膜、３１３、３２３はそれぞれ第１、第２の導電ゲ
ートへの配線用コンタクトである。
図、図２（ｂ）は平面図のＸ−Ｘ’に沿った断面図であ
る。図において１０は支持基板、２０は支持基板１０と
半導体薄膜を絶縁する絶縁膜、１１３、１２３、１３３
はそれぞれ前記第１、第２、第３半導体領域への配線用
コンタクト、２１０は第１のゲート絶縁膜、４００は配
線下に設けられるいわゆるフィールド絶縁膜、４１０は
第１の導電ゲート上に設けられた絶縁膜、４２１は第１
の導電ゲートと第２の導電ゲートとを絶縁するゲート間
絶縁膜、４１３は第３の半導体領域等の上に設けられた
絶縁膜、３１３、３２３はそれぞれ第１、第２の導電ゲ
ートへの配線用コンタクトである。
【００２１】以下、第１の導電形がn形、逆導電形がp形
とした場合で動作を説明する。第1の導電形がp形の場合
は、符号変化方向が逆になるが原理、効果は変らない。
第１の導電ゲートへゼロ近傍の低電位から第1の正電位
へ遷移するオン電圧が加えられる前に、第３のp形半導
体領域を第２の正電位とし第２の導電ゲートはゼロ近傍
の低電位または負電位として第２の導電ゲート下の半導
体薄膜へpチャネルを誘起して第1の導電ゲート下の半導
体薄膜内へ該ｐチャネルを介して逆導電形キャリアであ
る正孔を注入する。
とした場合で動作を説明する。第1の導電形がp形の場合
は、符号変化方向が逆になるが原理、効果は変らない。
第１の導電ゲートへゼロ近傍の低電位から第1の正電位
へ遷移するオン電圧が加えられる前に、第３のp形半導
体領域を第２の正電位とし第２の導電ゲートはゼロ近傍
の低電位または負電位として第２の導電ゲート下の半導
体薄膜へpチャネルを誘起して第1の導電ゲート下の半導
体薄膜内へ該ｐチャネルを介して逆導電形キャリアであ
る正孔を注入する。
【００２２】ここで、第２の正電位は第２の導電ゲート
の電位との差分が第2導電ゲートの逆導電形キャリアに
たいする（この例ではｐチャネル）閾値電圧Vthrの絶対
値より大きくなるよう設定する。第１の導電ゲートの電
位がゼロ近傍の低電位であれば、第１および第２の半導
体領域の間の半導体薄膜にも、第１の導電ゲート下で、
正孔が注入され広がる。正孔はnチャネルのドレイン領
域、ソース領域となる第１および第２の半導体領域を結
ぶ方向と直角方向へ広がる。ｎチャネルのチャネル幅が
広いトランジスタで正孔注入時間を短縮する為には、例
えば、図３に示す様に、第２の半導体領域を分割して、
その間に第３の半導体領域を配置することができる。ま
たこの配置を図の横方向に繰り返して第３の半導体領域
を複数個設けることができる。
の電位との差分が第2導電ゲートの逆導電形キャリアに
たいする（この例ではｐチャネル）閾値電圧Vthrの絶対
値より大きくなるよう設定する。第１の導電ゲートの電
位がゼロ近傍の低電位であれば、第１および第２の半導
体領域の間の半導体薄膜にも、第１の導電ゲート下で、
正孔が注入され広がる。正孔はnチャネルのドレイン領
域、ソース領域となる第１および第２の半導体領域を結
ぶ方向と直角方向へ広がる。ｎチャネルのチャネル幅が
広いトランジスタで正孔注入時間を短縮する為には、例
えば、図３に示す様に、第２の半導体領域を分割して、
その間に第３の半導体領域を配置することができる。ま
たこの配置を図の横方向に繰り返して第３の半導体領域
を複数個設けることができる。
【００２３】なお、図３では前記第1の導電ゲートと第
２の導電ゲートが連続している例を示したが、図２の構
造においても前記第1の導電ゲートと第２の導電ゲート
が連続して入力端子の数およびトランジスタの占有面積
を減少することも可能である。ただし、第１の導電ゲー
トと第２の導電ゲートが連続している時は、逆導電形キ
ャリア注入のための第３領域の電位範囲および連続ゲー
トの電位範囲は分離されているときと比較して限定され
る。更に第1のゲート絶縁膜と第２のゲート絶縁膜を共
通として製造工程の短縮を図ることもできる。
２の導電ゲートが連続している例を示したが、図２の構
造においても前記第1の導電ゲートと第２の導電ゲート
が連続して入力端子の数およびトランジスタの占有面積
を減少することも可能である。ただし、第１の導電ゲー
トと第２の導電ゲートが連続している時は、逆導電形キ
ャリア注入のための第３領域の電位範囲および連続ゲー
トの電位範囲は分離されているときと比較して限定され
る。更に第1のゲート絶縁膜と第２のゲート絶縁膜を共
通として製造工程の短縮を図ることもできる。
【００２４】図２では第３の半導体領域は延在した半導
体薄膜に接していたが、図４に示す様に、第１及び第２
の半導体領域に挟まれる部分の半導体薄膜に接していて
も本発明の方法を実施することができる。この場合は第
３の領域は第１ないしは第２の半導体領域と接触する確
率が大きくなり接合容量が大きくなる欠点はある。
体薄膜に接していたが、図４に示す様に、第１及び第２
の半導体領域に挟まれる部分の半導体薄膜に接していて
も本発明の方法を実施することができる。この場合は第
３の領域は第１ないしは第２の半導体領域と接触する確
率が大きくなり接合容量が大きくなる欠点はある。
【００２５】前記半導体薄膜の該延在部分１０４の第３
の半導体領域からの逆導電形キャリアの通路に第１の導
電形の不純物添加部分（前記半導体薄膜へすでに逆導電
形不純物が添加されている場合）または不純物の高不純
物濃度部分を形成して逆導電形キャリアが第３の半導体
領域への逆流を防ぐ障壁を形成することができる。これ
により第２の導電ゲートからみた逆導電形キャリア通路
のゲート閾値電圧がエンハンスメント側へシフトする。
の半導体領域からの逆導電形キャリアの通路に第１の導
電形の不純物添加部分（前記半導体薄膜へすでに逆導電
形不純物が添加されている場合）または不純物の高不純
物濃度部分を形成して逆導電形キャリアが第３の半導体
領域への逆流を防ぐ障壁を形成することができる。これ
により第２の導電ゲートからみた逆導電形キャリア通路
のゲート閾値電圧がエンハンスメント側へシフトする。
【００２６】本発明を有効に実施するトランジスタの更
に他の形態として、図５に示す様に、第１の主面１０１
と該第１の主面に対向する第2の主面１０２を有する半
導体薄膜１０３＋１０４と、該半導体薄膜第1主面上に
設けられた第1のゲート絶縁膜２１０と、該第1ゲート絶
縁膜上に設けられた第1の導電ゲート３１０と、該第1の
導電ゲートを挟んで離間され該第1の導電ゲートから絶
縁され前記半導体薄膜と接して設けられた互いに対向し
て離間する第1の導電形の第１の半導体領域１１０と第
２の半導体領域１２０と、前記半導体薄膜と接して設け
られた逆導電形の第３の半導体領域１３０と、前記第1
の半導体領域と前記第２の半導体領域とで挟まれる前記
半導体薄膜部分１０３の前記第２の主面に更に設けられ
た第３のゲート絶縁膜２３０と該ゲート絶縁膜に接して
設けられた第３の導電ゲート３３０とから少なくとも構
成されたことを特徴とする絶縁ゲートトランジスタが好
都合である。
に他の形態として、図５に示す様に、第１の主面１０１
と該第１の主面に対向する第2の主面１０２を有する半
導体薄膜１０３＋１０４と、該半導体薄膜第1主面上に
設けられた第1のゲート絶縁膜２１０と、該第1ゲート絶
縁膜上に設けられた第1の導電ゲート３１０と、該第1の
導電ゲートを挟んで離間され該第1の導電ゲートから絶
縁され前記半導体薄膜と接して設けられた互いに対向し
て離間する第1の導電形の第１の半導体領域１１０と第
２の半導体領域１２０と、前記半導体薄膜と接して設け
られた逆導電形の第３の半導体領域１３０と、前記第1
の半導体領域と前記第２の半導体領域とで挟まれる前記
半導体薄膜部分１０３の前記第２の主面に更に設けられ
た第３のゲート絶縁膜２３０と該ゲート絶縁膜に接して
設けられた第３の導電ゲート３３０とから少なくとも構
成されたことを特徴とする絶縁ゲートトランジスタが好
都合である。
【００２７】図５（ａ）は前記実施例の絶縁ゲートトラ
ンジスタの平面図、図５（ｂ）は平面図Ｘ−Ｘ’ に沿
った断面図。図において１０は支持基板、２０は支持基
板１０表面の絶縁膜、１１３、１２３はそれぞれ第１、
第２の半導体領域への配線用コンタクト、１３３は該第
３の半導体領域への配線用コンタクト、４００は配線下
に設けられるいわゆるフィールド絶縁膜、４３１は第１
の導電ゲート上に設けられた絶縁膜、４１３は第３の半
導体領域等の上に設けられた絶縁膜、４３３は第３のゲ
ート導電膜上に設けられた絶縁膜、３１３は第１の導電
ゲートへの配線用コンタクト、３３３は必要に応じて設
けられる第３の導電ゲートへの配線用コンタクトであ
る。図５では第３の導電ゲート３３０が第３の半導体領
域１３０まで第３のゲート絶縁膜２３０を介して延在す
る場合の具体例が示されているが、第３の導電ゲートは
そこまで延在する必要は必ずしもない。
ンジスタの平面図、図５（ｂ）は平面図Ｘ−Ｘ’ に沿
った断面図。図において１０は支持基板、２０は支持基
板１０表面の絶縁膜、１１３、１２３はそれぞれ第１、
第２の半導体領域への配線用コンタクト、１３３は該第
３の半導体領域への配線用コンタクト、４００は配線下
に設けられるいわゆるフィールド絶縁膜、４３１は第１
の導電ゲート上に設けられた絶縁膜、４１３は第３の半
導体領域等の上に設けられた絶縁膜、４３３は第３のゲ
ート導電膜上に設けられた絶縁膜、３１３は第１の導電
ゲートへの配線用コンタクト、３３３は必要に応じて設
けられる第３の導電ゲートへの配線用コンタクトであ
る。図５では第３の導電ゲート３３０が第３の半導体領
域１３０まで第３のゲート絶縁膜２３０を介して延在す
る場合の具体例が示されているが、第３の導電ゲートは
そこまで延在する必要は必ずしもない。
【００２８】本発明の上記実施形態をより効果的に実施
する為には、前記半導体薄膜が前記第１の半導体領域と
前記第２の半導体領域とに挟まれる部分から逆導電形の
キャリアの拡散距離以内に第３の半導体領域の端部を設
け、第１及び第２の半導体領域の間の半導体薄膜のチャ
ネルが形成される部位に逆導電形のキャリアの到達を確
実とする。
する為には、前記半導体薄膜が前記第１の半導体領域と
前記第２の半導体領域とに挟まれる部分から逆導電形の
キャリアの拡散距離以内に第３の半導体領域の端部を設
け、第１及び第２の半導体領域の間の半導体薄膜のチャ
ネルが形成される部位に逆導電形のキャリアの到達を確
実とする。
【００２９】または、前記第３の導電ゲートは第３のゲ
ート絶縁膜を介して、前記第３の半導体領域まで延在す
ることができる。第３のゲート下に誘起されたチャネル
または空乏層を通して第３の半導体領域から逆導電形の
キャリアは第１及び第２の半導体領域の間の半導体薄膜
中に供給されるし、該部分の半導体薄膜中から逆導電形
キャリアは第３の半導体領域へ引き抜くことが可能であ
る。
ート絶縁膜を介して、前記第３の半導体領域まで延在す
ることができる。第３のゲート下に誘起されたチャネル
または空乏層を通して第３の半導体領域から逆導電形の
キャリアは第１及び第２の半導体領域の間の半導体薄膜
中に供給されるし、該部分の半導体薄膜中から逆導電形
キャリアは第３の半導体領域へ引き抜くことが可能であ
る。
【００３０】以下、第１の導電形がn形、逆導電形がp形
とした場合で動作を説明する。第1の導電形がp形の場合
は、符号変化方向が逆になるが原理、効果は変らない。
第2の半導体領域の電位が０V、第３の半導体領域の電位
が０Vの時に第１の導電ゲートの閾値電圧はVth10、第３
の導電ゲートの逆導電形キャリアにたいする閾値電圧は
Vthr30とする（第１、第３の導電ゲートが共に丁度閾値
電圧となるようなバイアス条件の時）。
とした場合で動作を説明する。第1の導電形がp形の場合
は、符号変化方向が逆になるが原理、効果は変らない。
第2の半導体領域の電位が０V、第３の半導体領域の電位
が０Vの時に第１の導電ゲートの閾値電圧はVth10、第３
の導電ゲートの逆導電形キャリアにたいする閾値電圧は
Vthr30とする（第１、第３の導電ゲートが共に丁度閾値
電圧となるようなバイアス条件の時）。
【００３１】たとえば第３の導電ゲートをVthr30−１V
にバイアスし、第３の半導体領域の電圧V3を−１Vにバ
イアスしたとき、第１の導電ゲートのゲート閾値電圧V
th1は増加してVth1_-1となる。このあと、第３の半導体
領域の電圧V3を０Vないしは大きな電流が流れない程度
の第2の半導体領域に対する順方向電圧の範囲で変化さ
せたとき、第１の導電ゲートのゲート閾値電圧Vth1のVt
h1_-1からの変化分トVth1はトV3*（k3*t1／(k1*t3+ d)）
となる。
にバイアスし、第３の半導体領域の電圧V3を−１Vにバ
イアスしたとき、第１の導電ゲートのゲート閾値電圧V
th1は増加してVth1_-1となる。このあと、第３の半導体
領域の電圧V3を０Vないしは大きな電流が流れない程度
の第2の半導体領域に対する順方向電圧の範囲で変化さ
せたとき、第１の導電ゲートのゲート閾値電圧Vth1のVt
h1_-1からの変化分トVth1はトV3*（k3*t1／(k1*t3+ d)）
となる。
【００３２】ここで、t1、k1はそれぞれ第１のゲート絶
縁膜の厚さおよび誘電率、t3、k3はそれぞれ第３のゲー
ト絶縁膜の厚さ及び誘電率、d、痰ヘ半導体薄膜の厚さお
よび１より小さい数であり、トV3はV3の変化分、*は積、
／は商を表す。このように、第３の導電ゲートの電圧を
変化させなくとも、第３の半導体領域の電位で第１の導
電ゲートのゲート閾値電圧は変化させる事ができる。
縁膜の厚さおよび誘電率、t3、k3はそれぞれ第３のゲー
ト絶縁膜の厚さ及び誘電率、d、痰ヘ半導体薄膜の厚さお
よび１より小さい数であり、トV3はV3の変化分、*は積、
／は商を表す。このように、第３の導電ゲートの電圧を
変化させなくとも、第３の半導体領域の電位で第１の導
電ゲートのゲート閾値電圧は変化させる事ができる。
【００３３】従来のトランジスタでは第３の導電ゲート
の電圧がVthr30を超えて、逆導電形のキャリアを更に半
導体薄膜に誘起する方向（逆導電形がp形の場合は負の
方向）にバイアスしても、第１の導電ゲートからみたゲ
ート閾値電圧は殆ど変化しなかったが、本発明の逆導電
形の第３の半導体領域の電位により更に変化の範囲を広
げることができる。
の電圧がVthr30を超えて、逆導電形のキャリアを更に半
導体薄膜に誘起する方向（逆導電形がp形の場合は負の
方向）にバイアスしても、第１の導電ゲートからみたゲ
ート閾値電圧は殆ど変化しなかったが、本発明の逆導電
形の第３の半導体領域の電位により更に変化の範囲を広
げることができる。
【００３４】また第３の導電ゲートが上記Vthr30近傍な
いしはVthr30を超えて、逆導電形のキャリアを更に半導
体薄膜に誘起する方向にバイアスされている場合は、第
１の導電ゲートと第３の半導体領域を接続して信号をゲ
ートへ入力しても、Vth制御は可能である。
いしはVthr30を超えて、逆導電形のキャリアを更に半導
体薄膜に誘起する方向にバイアスされている場合は、第
１の導電ゲートと第３の半導体領域を接続して信号をゲ
ートへ入力しても、Vth制御は可能である。
【００３５】上記の実施の形態を示す例で、第３導電ゲ
ートが逆導電形の半導体である時は、半導体薄膜の第2
の主面表面へ逆導電形のキャリアが誘起される方向の組
み込み電圧を有するので、第３の導電ゲートをバイアス
する必要がなくなる。また、第３の導電ゲートが無い場
合は、完全空乏形のSOI、SONは半導体薄膜の不純物濃度
が小さくかつ膜厚がちいさいので、ゲート閾値電圧を従
来の様に、ゲートを第1の導電形の半導体とし、チャネ
ルを形成する半導体を逆導電形としてその不純物濃度で
エンハンスメント側に設定するのは難しい。
ートが逆導電形の半導体である時は、半導体薄膜の第2
の主面表面へ逆導電形のキャリアが誘起される方向の組
み込み電圧を有するので、第３の導電ゲートをバイアス
する必要がなくなる。また、第３の導電ゲートが無い場
合は、完全空乏形のSOI、SONは半導体薄膜の不純物濃度
が小さくかつ膜厚がちいさいので、ゲート閾値電圧を従
来の様に、ゲートを第1の導電形の半導体とし、チャネ
ルを形成する半導体を逆導電形としてその不純物濃度で
エンハンスメント側に設定するのは難しい。
【００３６】この場合、第1の導電ゲートを逆導電形の
半導体とすればエンハンスメント形とする事が容易であ
る。また、第２の導電ゲートを逆導電形とした時は、第
２の導電ゲートに電源電圧と逆極性の電圧を印加しなく
てもその下の半導体薄膜に逆導電形のキャリアはとおり
やすくなり、本発明の方法を確実に実現し易くなる。こ
れらの導電ゲートに使用する半導体はシリコン、または
シリコンゲルマニュウムが好適である。特にp形シリコ
ンゲルマニュウムはシリコンｎチャネル絶縁ゲートトラ
ンジスタの好適な閾値電圧を実現する。
半導体とすればエンハンスメント形とする事が容易であ
る。また、第２の導電ゲートを逆導電形とした時は、第
２の導電ゲートに電源電圧と逆極性の電圧を印加しなく
てもその下の半導体薄膜に逆導電形のキャリアはとおり
やすくなり、本発明の方法を確実に実現し易くなる。こ
れらの導電ゲートに使用する半導体はシリコン、または
シリコンゲルマニュウムが好適である。特にp形シリコ
ンゲルマニュウムはシリコンｎチャネル絶縁ゲートトラ
ンジスタの好適な閾値電圧を実現する。
【００３７】
【実施例】図６は本発明の１実施例のCMOSインバータの
等価回路図である。１１３ｎおよび１１３ｐ、１２３ｎ
および１２３ｐ、１３３ｎおよび１３３ｐ、３１３ｎお
よび３１３ｐはそれぞれｎチャネルMOSトランジスタお
よびｐチャネルMOSトランジスタのドレイン端子、ソー
ス端子、制御端子、第１のゲート端子、第２のゲート端
子である。該制御端子はそれぞれ、ｎチャネルMOSトラ
ンジスタ、pチャネルMOSトランジスタの第３の半導体領
域に接続されている。なお、図においてＩＮは入力端
子、OUTは出力端子、Ctrl_nおよびCtrl_pはｎチャネル
およびｐチャネルトランジスタのVth制御端子であり、V
ddは電源電圧端子、Vssは低いほうの電源電圧端子で、
ディジタル回路では、通常接地電位とする。
等価回路図である。１１３ｎおよび１１３ｐ、１２３ｎ
および１２３ｐ、１３３ｎおよび１３３ｐ、３１３ｎお
よび３１３ｐはそれぞれｎチャネルMOSトランジスタお
よびｐチャネルMOSトランジスタのドレイン端子、ソー
ス端子、制御端子、第１のゲート端子、第２のゲート端
子である。該制御端子はそれぞれ、ｎチャネルMOSトラ
ンジスタ、pチャネルMOSトランジスタの第３の半導体領
域に接続されている。なお、図においてＩＮは入力端
子、OUTは出力端子、Ctrl_nおよびCtrl_pはｎチャネル
およびｐチャネルトランジスタのVth制御端子であり、V
ddは電源電圧端子、Vssは低いほうの電源電圧端子で、
ディジタル回路では、通常接地電位とする。
【００３８】図７は図６の回路を半導体集積回路とした
例で、図７（ａ）はその平面図、図７（ｂ）は（ａ）の
鎖線Ｘ−Ｘ’ で切断した時の断面図である。
例で、図７（ａ）はその平面図、図７（ｂ）は（ａ）の
鎖線Ｘ−Ｘ’ で切断した時の断面図である。
【００３９】１０は支持基板で、この場合はｎ形シリコ
ン（１００）面高抵抗ウエファーである。２０は１００
nm厚のシリコン酸化膜、１０３ｎおよび１０３ｐ、１０
４ｎおよび１０４ｐ、１１０ｎおよび１１０ｐ、１２０
ｎおよび１２０ｐ、１３０ｎおよび１３０ｐ、２１０ｎ
および２１０ｐ、２２０ｎおよび２２０ｐ、３１０ｎお
よび３１０ｐ、３２０ｎおよび３２０ｐはそれぞれｎチ
ャネルMOSトランジスタおよびｐチャネルMOSトランジス
タのチャネルが形成される約３０nm厚の半導体薄膜部
分、逆道電形のキャリアの通路となる該半導体薄膜の延
在部、ドレイン（第1の半導体領域）、ソース（第２の
半導体領域）、逆導電形の第3の半導体領域、２．７nm
厚の第1のゲート窒化酸化膜、第２のゲート窒化酸化
膜、第1の導電ゲートおよびそれと連続した第２の導電
ゲートである。第1導電ゲートの長さは100nmであり、本
実施例ではシリコン薄膜とシリコン・ゲルマニュウム薄
膜の多層膜で構成される。第1、第２、第３の半導体領
域は半導体薄膜の上にエピタキシャル成長した半導体膜
も含んで構成されている。
ン（１００）面高抵抗ウエファーである。２０は１００
nm厚のシリコン酸化膜、１０３ｎおよび１０３ｐ、１０
４ｎおよび１０４ｐ、１１０ｎおよび１１０ｐ、１２０
ｎおよび１２０ｐ、１３０ｎおよび１３０ｐ、２１０ｎ
および２１０ｐ、２２０ｎおよび２２０ｐ、３１０ｎお
よび３１０ｐ、３２０ｎおよび３２０ｐはそれぞれｎチ
ャネルMOSトランジスタおよびｐチャネルMOSトランジス
タのチャネルが形成される約３０nm厚の半導体薄膜部
分、逆道電形のキャリアの通路となる該半導体薄膜の延
在部、ドレイン（第1の半導体領域）、ソース（第２の
半導体領域）、逆導電形の第3の半導体領域、２．７nm
厚の第1のゲート窒化酸化膜、第２のゲート窒化酸化
膜、第1の導電ゲートおよびそれと連続した第２の導電
ゲートである。第1導電ゲートの長さは100nmであり、本
実施例ではシリコン薄膜とシリコン・ゲルマニュウム薄
膜の多層膜で構成される。第1、第２、第３の半導体領
域は半導体薄膜の上にエピタキシャル成長した半導体膜
も含んで構成されている。
【００４０】以下に本実施例の製造工程を、図８（ａ）
〜（ｇ）、図７（ｂ）の断面図を用いて示す。 （ａ）高抵抗シリコンウエファーを支持基板１０としそ
の上に約１００nm厚のシリコン酸化膜２０とｎ形不純物
濃度約4ｘ１０17原子／cc程度で約３５nm厚のシリコン
薄膜１００を積層したSOI基板を用意する。 （ｂ）このSOI上に熱酸化により約７nmの酸化膜４１を
成長させ、更に約５０nmのシリコン窒化膜４２をCVDに
より堆積させる。その後、公知のフォトリソグラフィに
よりトランジスタ部分のシリコン薄膜を残す為のフォト
レジストパターン５１を形成する。 （ｃ）上記フォトレジストパターン５１をマスクとし
て、対シリコン酸化膜選択比を持ったエッチング条件で
シリコン窒化膜をエッチングする。フォトレジストを除
去、基板表面をクリーニングして、シリコン窒化膜が除
去された部分のシリコン酸化膜露出面に更に約６０nmの
シリコン酸化膜４０1が成長するまでパイロジェニック
酸化により酸化する。この工程により、個々のトランジ
スタ単位にシリコン薄膜１００が分離される。このシリ
コン薄膜の分離には公知のSTI（shallow trench isolat
ion）技術を用いることもできる。
〜（ｇ）、図７（ｂ）の断面図を用いて示す。 （ａ）高抵抗シリコンウエファーを支持基板１０としそ
の上に約１００nm厚のシリコン酸化膜２０とｎ形不純物
濃度約4ｘ１０17原子／cc程度で約３５nm厚のシリコン
薄膜１００を積層したSOI基板を用意する。 （ｂ）このSOI上に熱酸化により約７nmの酸化膜４１を
成長させ、更に約５０nmのシリコン窒化膜４２をCVDに
より堆積させる。その後、公知のフォトリソグラフィに
よりトランジスタ部分のシリコン薄膜を残す為のフォト
レジストパターン５１を形成する。 （ｃ）上記フォトレジストパターン５１をマスクとし
て、対シリコン酸化膜選択比を持ったエッチング条件で
シリコン窒化膜をエッチングする。フォトレジストを除
去、基板表面をクリーニングして、シリコン窒化膜が除
去された部分のシリコン酸化膜露出面に更に約６０nmの
シリコン酸化膜４０1が成長するまでパイロジェニック
酸化により酸化する。この工程により、個々のトランジ
スタ単位にシリコン薄膜１００が分離される。このシリ
コン薄膜の分離には公知のSTI（shallow trench isolat
ion）技術を用いることもできる。
【００４１】熱燐酸系のエッチング液でシリコン窒化膜
４２を除去し、緩衝弗酸系のエッチング液でシリコン酸
化膜４１を除去してシリコン薄膜１００の表面を露出す
る。シリコン薄膜１００の表面に熱酸化により２．７nm
厚のシリコン酸化膜２００を形成する。その後、ECR
（電子サイクロトロン共鳴：Electron Cyclotron Reson
ance）、ICP（誘導結合プラズマ：Inductively Coupled
Plasma）などの高密度プラズマ装置を用いて、窒素ガ
ス、水素ガス、キセノンガスのプラズマから窒素ラディ
カルを基板表面へ導き基板温度４００℃にて窒化率５〜
７％の表面窒化を行う。その後高純度窒素ガス雰囲気搬
送を行い８００℃窒素中で熱処理を行い、表面欠陥をア
ニールする。この窒化したシリコン酸化膜が第１及び第
２のゲート酸化膜として使われる。 （ｄ）次に導電ゲート薄膜３００を堆積する。初期の約
１０nmは純シリコン薄膜３０１の堆積を行い、ついで約
６０％ゲルマニュウムを含む硼素ドープシリコンゲルマ
ニュウム薄膜３０２の堆積を２００nm行なう。更に約５
０nmの硼素ドープシリコン薄膜３０３の堆積を行う。原
料ガスとしてはモノシラン（mono-silane：SiH4）、水
素化ゲルマニュウム（germane：GeH4）、ジボラン（di-
borane：B2H6）を使う。更にその上に約１００nmのシリ
コン窒化膜４３を堆積する。
４２を除去し、緩衝弗酸系のエッチング液でシリコン酸
化膜４１を除去してシリコン薄膜１００の表面を露出す
る。シリコン薄膜１００の表面に熱酸化により２．７nm
厚のシリコン酸化膜２００を形成する。その後、ECR
（電子サイクロトロン共鳴：Electron Cyclotron Reson
ance）、ICP（誘導結合プラズマ：Inductively Coupled
Plasma）などの高密度プラズマ装置を用いて、窒素ガ
ス、水素ガス、キセノンガスのプラズマから窒素ラディ
カルを基板表面へ導き基板温度４００℃にて窒化率５〜
７％の表面窒化を行う。その後高純度窒素ガス雰囲気搬
送を行い８００℃窒素中で熱処理を行い、表面欠陥をア
ニールする。この窒化したシリコン酸化膜が第１及び第
２のゲート酸化膜として使われる。 （ｄ）次に導電ゲート薄膜３００を堆積する。初期の約
１０nmは純シリコン薄膜３０１の堆積を行い、ついで約
６０％ゲルマニュウムを含む硼素ドープシリコンゲルマ
ニュウム薄膜３０２の堆積を２００nm行なう。更に約５
０nmの硼素ドープシリコン薄膜３０３の堆積を行う。原
料ガスとしてはモノシラン（mono-silane：SiH4）、水
素化ゲルマニュウム（germane：GeH4）、ジボラン（di-
borane：B2H6）を使う。更にその上に約１００nmのシリ
コン窒化膜４３を堆積する。
【００４２】上記初期の純シリコン薄膜の堆積は事後の
シリコンゲルマニュウム薄膜の組成均一化、ミクロ膜厚
分布の平坦化の為に行われる。この後の製造工程の温度
と時間でゲルマニュウム、硼素が拡散するのでゲート導
電膜としての電気特性は硼素ドープシリコンゲルマニュ
ウムとして扱うことができる。
シリコンゲルマニュウム薄膜の組成均一化、ミクロ膜厚
分布の平坦化の為に行われる。この後の製造工程の温度
と時間でゲルマニュウム、硼素が拡散するのでゲート導
電膜としての電気特性は硼素ドープシリコンゲルマニュ
ウムとして扱うことができる。
【００４３】ArFリソグラフィ、電子ビームリソグラフ
ィ等の公知技術により上記シリコン窒化膜／導電ゲート
薄膜上にゲート長約１００nmのゲート長を有する導電ゲ
ートのホトレジストパターンを形成し、それをマスクと
してシリコン窒化膜、シリコン、シリコンゲルマニュウ
ム、シリコンの順番にRIE技術によりエッチングを行
う。
ィ等の公知技術により上記シリコン窒化膜／導電ゲート
薄膜上にゲート長約１００nmのゲート長を有する導電ゲ
ートのホトレジストパターンを形成し、それをマスクと
してシリコン窒化膜、シリコン、シリコンゲルマニュウ
ム、シリコンの順番にRIE技術によりエッチングを行
う。
【００４４】ホトリソグラフィにより形状加工されたホ
トレジストとシリコン窒化膜／導電ゲート薄膜とを選択
マスクとして用いて、それぞれ、ｎ形ドレインのエクス
テンション領域（１１４ｎ）、ソースのエクステンショ
ン領域（１２４ｎ）、ｎ形第3の領域のエクステンショ
ン領域（１３４ｐ）およびｐ形ドレインのエクステンシ
ョン領域（１１４ｐ）、ソースのエクステンション領域
（１２４ｐ）、p形第3の領域のエクステンション領域
（１３４ｎ）を選択的に低加速（硼素約４KeV、砒素約
１５KeV）イオン注入により形成する。注入ドーズは不
純物濃度が約１０1 9原子／ccとなる値を選択する（約３
ｘ１０13）。 （ｅ）公知のゲートサイドウオール絶縁膜プロセスによ
り第１、第２ゲートの側面に約４０nm厚の絶縁膜サイド
ウール４０３を形成する。ソース、ドレイン部分の表面
の酸化膜をウエットエッチして、シリコン薄膜表面を水
素終端面とする。その後選択エピタキシャル技術によ
り、ドレイン（１１０ｎ、１１０ｐ）、ソース（１２０
ｎ、１２０ｐ）、第3の半導体領域（１３０ｐ、１３０
ｎ）となる半導体薄膜１００の部分へ約７０nmの結晶シ
リコン層１０５を選択成長する。 （ｆ）ホトリソグラフィにより形状加工されたホトレジ
ストおよび前記絶縁膜サイドウオール４０３をマスクと
して用いて、それぞれ、ｎチャネルのドレイン（１１０
ｎ）、ソース（１２０ｎ）、ｐチャネル第３の半導体領
域（ｎ形）（１３０ｐ）、およびｐチャネルのドレイン
（１１０ｐ）、ソース（１２０ｐ）、ｎチャネル第３の
半導体領域（p形）（１３０ｎ）、を形成する砒素、硼
素のイオン注入を行う。不純物イオンは選択エピタキシ
ャルされた結晶シリコン層だけでなく、下地のSOI半導
体薄膜の各部分へも導入され、注入ドーズは不純物濃度
が砒素で約１０21原子／cc、硼素で約１０20原子／ccと
なる値を選択する。 （ｇ）導電ゲート薄膜（３００）上のシリコン窒化膜４
３を熱燐酸等でウエットエッチして、洗浄後、ニッケル
を約20nm蒸着し、シンターを行い、絶縁膜上の未反応の
ニッケルを酸でエッチして、ニッケルシリサイド層を残
し、更に高温でシンターしてドレイン上に１１０ｎｓ、
１１０ｐｓ、ソース上に１２０ｎｓ、１２０ｐｓ、第３
の半導体領域上に１３０ｎｓ、１３０ｐｓのシリサイド
層、ゲート上にシリサイド層３１０ｎｓ、３２０ｎｓ、
３１０ｐｓ、３２０ｐｓを形成する。
トレジストとシリコン窒化膜／導電ゲート薄膜とを選択
マスクとして用いて、それぞれ、ｎ形ドレインのエクス
テンション領域（１１４ｎ）、ソースのエクステンショ
ン領域（１２４ｎ）、ｎ形第3の領域のエクステンショ
ン領域（１３４ｐ）およびｐ形ドレインのエクステンシ
ョン領域（１１４ｐ）、ソースのエクステンション領域
（１２４ｐ）、p形第3の領域のエクステンション領域
（１３４ｎ）を選択的に低加速（硼素約４KeV、砒素約
１５KeV）イオン注入により形成する。注入ドーズは不
純物濃度が約１０1 9原子／ccとなる値を選択する（約３
ｘ１０13）。 （ｅ）公知のゲートサイドウオール絶縁膜プロセスによ
り第１、第２ゲートの側面に約４０nm厚の絶縁膜サイド
ウール４０３を形成する。ソース、ドレイン部分の表面
の酸化膜をウエットエッチして、シリコン薄膜表面を水
素終端面とする。その後選択エピタキシャル技術によ
り、ドレイン（１１０ｎ、１１０ｐ）、ソース（１２０
ｎ、１２０ｐ）、第3の半導体領域（１３０ｐ、１３０
ｎ）となる半導体薄膜１００の部分へ約７０nmの結晶シ
リコン層１０５を選択成長する。 （ｆ）ホトリソグラフィにより形状加工されたホトレジ
ストおよび前記絶縁膜サイドウオール４０３をマスクと
して用いて、それぞれ、ｎチャネルのドレイン（１１０
ｎ）、ソース（１２０ｎ）、ｐチャネル第３の半導体領
域（ｎ形）（１３０ｐ）、およびｐチャネルのドレイン
（１１０ｐ）、ソース（１２０ｐ）、ｎチャネル第３の
半導体領域（p形）（１３０ｎ）、を形成する砒素、硼
素のイオン注入を行う。不純物イオンは選択エピタキシ
ャルされた結晶シリコン層だけでなく、下地のSOI半導
体薄膜の各部分へも導入され、注入ドーズは不純物濃度
が砒素で約１０21原子／cc、硼素で約１０20原子／ccと
なる値を選択する。 （ｇ）導電ゲート薄膜（３００）上のシリコン窒化膜４
３を熱燐酸等でウエットエッチして、洗浄後、ニッケル
を約20nm蒸着し、シンターを行い、絶縁膜上の未反応の
ニッケルを酸でエッチして、ニッケルシリサイド層を残
し、更に高温でシンターしてドレイン上に１１０ｎｓ、
１１０ｐｓ、ソース上に１２０ｎｓ、１２０ｐｓ、第３
の半導体領域上に１３０ｎｓ、１３０ｐｓのシリサイド
層、ゲート上にシリサイド層３１０ｎｓ、３２０ｎｓ、
３１０ｐｓ、３２０ｐｓを形成する。
【００４５】配線用層間絶縁膜４４０をシリコン酸化膜
のＣＶＤにより表面に形成し、必要な部分にコンタクホ
ールを開け、窒化チタン、タングステン等によりコンタ
クトプラグ５００を形成、アルミニュウム薄膜を蒸着、
フォトリソグラフィとＲＩＥ（reactive ion etching）
により配線パターンを形成して第１層配線６００を得る
（図７（ｂ）の状態まで形成される）。その後、必要に
応じて更に層間絶縁膜形成、銅配線形成などによる多層
配線を形成し、最後にパッシベーション膜を形成する。
のＣＶＤにより表面に形成し、必要な部分にコンタクホ
ールを開け、窒化チタン、タングステン等によりコンタ
クトプラグ５００を形成、アルミニュウム薄膜を蒸着、
フォトリソグラフィとＲＩＥ（reactive ion etching）
により配線パターンを形成して第１層配線６００を得る
（図７（ｂ）の状態まで形成される）。その後、必要に
応じて更に層間絶縁膜形成、銅配線形成などによる多層
配線を形成し、最後にパッシベーション膜を形成する。
【００４６】上記のように形成したCMOS回路でｎチャネ
ルトランジスタのゲート閾値電圧は第３の半導体領域の
電圧が０Vの場合は約０．２３V、pチャネルトランジス
タのゲート閾値電圧は約−０．２Vとなる。
ルトランジスタのゲート閾値電圧は第３の半導体領域の
電圧が０Vの場合は約０．２３V、pチャネルトランジス
タのゲート閾値電圧は約−０．２Vとなる。
【００４７】上記インバータ回路の場合は、入力信号が
０VからVddまで変化する１０ピコ秒のオーダー以上前に
ｎチャネルトランジスタの第３の半導体領域に０．４V
以上Vddまでの電圧を与えておけば、ｎチャネルトラン
ジスタのVthは約０Vとなり、Vddが０．４V程度でも充分
に大きな駆動能力を有する。
０VからVddまで変化する１０ピコ秒のオーダー以上前に
ｎチャネルトランジスタの第３の半導体領域に０．４V
以上Vddまでの電圧を与えておけば、ｎチャネルトラン
ジスタのVthは約０Vとなり、Vddが０．４V程度でも充分
に大きな駆動能力を有する。
【００４８】逆に入力信号がV ddから０Vまで変化する
ときは、その１０ピコ秒のオーダー以上前にpチャネル
トランジスタの第３の半導体領域にVdd−０．４V程度以
下０Vまでの電圧を与えておけば、pチャネルトランジス
タのVthは約０Vとなり、充分に大きな駆動能力を有す
る。
ときは、その１０ピコ秒のオーダー以上前にpチャネル
トランジスタの第３の半導体領域にVdd−０．４V程度以
下０Vまでの電圧を与えておけば、pチャネルトランジス
タのVthは約０Vとなり、充分に大きな駆動能力を有す
る。
【００４９】前記半導体薄膜の該延在部分１０４の第３
の半導体領域からの逆導電形キャリアの通路に第１の導
電形の不純物添加部分（前記半導体薄膜へすでに逆導電
形不純物が添加されている場合）または不純物の高不純
物濃度部分を形成して逆導電形キャリアが第３の半導体
領域への逆流を防ぐ障壁を形成することができる。これ
により第２の導電ゲートからみた逆導電形キャリア通路
のゲート閾値電圧がエンハンスメント側へシフトする。
の半導体領域からの逆導電形キャリアの通路に第１の導
電形の不純物添加部分（前記半導体薄膜へすでに逆導電
形不純物が添加されている場合）または不純物の高不純
物濃度部分を形成して逆導電形キャリアが第３の半導体
領域への逆流を防ぐ障壁を形成することができる。これ
により第２の導電ゲートからみた逆導電形キャリア通路
のゲート閾値電圧がエンハンスメント側へシフトする。
【００５０】上記実施例では、p形第３の領域のエクス
テンション領域１３４ｎの代わりに、約３ｘ１０12 個
／cm2ドーズの砒素を注入すれば、ｎチャネルＭＯＳト
ランジスタの半導体薄膜延在部分の正孔の通路に不純物
濃度の異なる（この場合は高不純物濃度）部分が形成さ
れるので正孔に対するゲート閾値電圧は約−０．４Vと
なり第１のチャネル形成半導体薄膜部分の正孔に対する
ゲート閾値電圧よりエンハンスメント側にシフトする
為、第１のチャネル形成半導体薄膜部分に注入された正
孔に対するバリアとなり、ｎチャネルを誘起する第１の
導電ゲートの電圧で、正孔が第３の半導体領域１３０ｐ
へ押し戻され難くなる。
テンション領域１３４ｎの代わりに、約３ｘ１０12 個
／cm2ドーズの砒素を注入すれば、ｎチャネルＭＯＳト
ランジスタの半導体薄膜延在部分の正孔の通路に不純物
濃度の異なる（この場合は高不純物濃度）部分が形成さ
れるので正孔に対するゲート閾値電圧は約−０．４Vと
なり第１のチャネル形成半導体薄膜部分の正孔に対する
ゲート閾値電圧よりエンハンスメント側にシフトする
為、第１のチャネル形成半導体薄膜部分に注入された正
孔に対するバリアとなり、ｎチャネルを誘起する第１の
導電ゲートの電圧で、正孔が第３の半導体領域１３０ｐ
へ押し戻され難くなる。
【００５１】上記の実施例において、ｎチャネルＭＯＳ
トランジスタの導電ゲートをｐ形シリコン、第１のチャ
ネル形成半導体薄膜部分をｎ形とし不純物濃度を４ｘ１
０17 個／cc、ｐチャネルＭＯＳトランジスタの導電ゲー
トをｎ形シリコン、第１のチャネル形成半導体薄膜部分
をｐ形とし不純物濃度を４ｘ１０17個／ccとすることに
より第３の半導体領域の電位が０Vの時のゲート閾値電
圧はｎチャネル０．４８V、pチャネル−０．４８Vとな
り、第３の半導体領域へｎチャネル０．４Ｖ以上、ｐチ
ャネルVdd−０．４V以下の電圧をゲート信号入力前に加
えることにより絶対値にして０．１V程度のゲート閾値
電圧となるので、電源電圧０．６V程度でも高速でかつ
リーク電流の非常に小さいCMOSLSIが得られる。
トランジスタの導電ゲートをｐ形シリコン、第１のチャ
ネル形成半導体薄膜部分をｎ形とし不純物濃度を４ｘ１
０17 個／cc、ｐチャネルＭＯＳトランジスタの導電ゲー
トをｎ形シリコン、第１のチャネル形成半導体薄膜部分
をｐ形とし不純物濃度を４ｘ１０17個／ccとすることに
より第３の半導体領域の電位が０Vの時のゲート閾値電
圧はｎチャネル０．４８V、pチャネル−０．４８Vとな
り、第３の半導体領域へｎチャネル０．４Ｖ以上、ｐチ
ャネルVdd−０．４V以下の電圧をゲート信号入力前に加
えることにより絶対値にして０．１V程度のゲート閾値
電圧となるので、電源電圧０．６V程度でも高速でかつ
リーク電流の非常に小さいCMOSLSIが得られる。
【００５２】一方、図５において第１の導電ゲートをｎ
形シリコンとし、第３の導電ゲートをｐ形シリコンとす
ると、ｎチャネルトランジスタのVthは約０．２５Ｖと
なり、ｐチャネルトランジスタのVthは約−０．２５Ｖ
となる。第１の導電ゲートをｐ形シリコンとし、第３の
導電ゲートをｎ形シリコンとしても、ｎチャネルトラン
ジスタのVthは約０．２５Ｖとなり、ｐチャネルトラン
ジスタのVthは約−０．２５Ｖとなる。この様に設計す
る事で、半導体薄膜中の逆導電形のキャリア濃度を第３
の半導体領域の電位で定常的に制御可能である。
形シリコンとし、第３の導電ゲートをｐ形シリコンとす
ると、ｎチャネルトランジスタのVthは約０．２５Ｖと
なり、ｐチャネルトランジスタのVthは約−０．２５Ｖ
となる。第１の導電ゲートをｐ形シリコンとし、第３の
導電ゲートをｎ形シリコンとしても、ｎチャネルトラン
ジスタのVthは約０．２５Ｖとなり、ｐチャネルトラン
ジスタのVthは約−０．２５Ｖとなる。この様に設計す
る事で、半導体薄膜中の逆導電形のキャリア濃度を第３
の半導体領域の電位で定常的に制御可能である。
【００５３】第３の半導体領域のソースに対する電位が
０Vの時はVthの絶対値はほぼ０．２５Vであり、０．４V
の時は０．０５Vである。また第３の半導体領域に印加
する制御信号の時間間隔に関係なく電子制御可能であ
る。半導体薄膜の不純物濃度はゼロが望ましく、厚さは
ゲート長の約１／３以下がパンチスルーを避ける為に望
ましい。２０nm長のゲートであれば半導体薄膜の厚さは
７nmまたはそれ以下が望ましい。ゲート絶縁膜は第１の
ゲート絶縁膜も第３のゲート絶縁膜も表面窒化した約２
nm厚のシリコン酸化膜が望ましい。この実施例のトラン
ジスタでインバータ、NAND、NOR回路を構成すれば、ス
タンバイ電流が小さくかつ駆動電流の大きい回路が０．
４Vの電源電圧でも動作する。
０Vの時はVthの絶対値はほぼ０．２５Vであり、０．４V
の時は０．０５Vである。また第３の半導体領域に印加
する制御信号の時間間隔に関係なく電子制御可能であ
る。半導体薄膜の不純物濃度はゼロが望ましく、厚さは
ゲート長の約１／３以下がパンチスルーを避ける為に望
ましい。２０nm長のゲートであれば半導体薄膜の厚さは
７nmまたはそれ以下が望ましい。ゲート絶縁膜は第１の
ゲート絶縁膜も第３のゲート絶縁膜も表面窒化した約２
nm厚のシリコン酸化膜が望ましい。この実施例のトラン
ジスタでインバータ、NAND、NOR回路を構成すれば、ス
タンバイ電流が小さくかつ駆動電流の大きい回路が０．
４Vの電源電圧でも動作する。
【００５４】上記実施例での第３の半導体領域への制御
信号は、２段前のインバータ、NOR、またはNAN Dの出力
で駆動する事ができる。このときはpチャネル、ｎチャ
ネルトランジスタ両方の第３の半導体領域からの配線を
接続して１つの制御信号でインバータなどのVth制御が
可能である。
信号は、２段前のインバータ、NOR、またはNAN Dの出力
で駆動する事ができる。このときはpチャネル、ｎチャ
ネルトランジスタ両方の第３の半導体領域からの配線を
接続して１つの制御信号でインバータなどのVth制御が
可能である。
【００５５】複数個のトランジスタで構成される回路グ
ループのグループ制御を行う時はグループ内のｎチャネ
ルトランジスタ、pチャネルトランジスタそれぞれの第
３半導体領域からの配線をｎチャネル毎、pチャネルご
とに接続して制御信号を与える事により、スタンバイ電
力および回路のスイッチ速度を制御する事ができる。
ループのグループ制御を行う時はグループ内のｎチャネ
ルトランジスタ、pチャネルトランジスタそれぞれの第
３半導体領域からの配線をｎチャネル毎、pチャネルご
とに接続して制御信号を与える事により、スタンバイ電
力および回路のスイッチ速度を制御する事ができる。
【００５６】なお本発明では、半導体薄膜はシリコン単
結晶薄膜の他にシリコンゲルマニュウム単結晶薄膜、歪
シリコン／シリコンゲルマニュウムの多層膜の場合、ゲ
ート絶縁膜はシリコン酸化膜の他に、シリコン窒化酸化
膜、シリコン窒化膜、アルミナ、ハフニュウム酸化膜お
よびそのシリコン混合物、ジルコニウム酸化物およびそ
のシリコン混合物等の場合、導電ゲートはポリシリコン
ないしシリコンゲルマニウム以外のタングステン、窒化
チタン、チタン／窒化チタン多層膜などの場合、第1、
第２,第3の半導体領域が半導体薄膜内部だけでなく、そ
の上に積み上げられている構造の場合、更に金属シリサ
イドまたは金属薄膜が積層されている場合など、当業者
が容易に変形できる範囲で本発明は実施可能である。
結晶薄膜の他にシリコンゲルマニュウム単結晶薄膜、歪
シリコン／シリコンゲルマニュウムの多層膜の場合、ゲ
ート絶縁膜はシリコン酸化膜の他に、シリコン窒化酸化
膜、シリコン窒化膜、アルミナ、ハフニュウム酸化膜お
よびそのシリコン混合物、ジルコニウム酸化物およびそ
のシリコン混合物等の場合、導電ゲートはポリシリコン
ないしシリコンゲルマニウム以外のタングステン、窒化
チタン、チタン／窒化チタン多層膜などの場合、第1、
第２,第3の半導体領域が半導体薄膜内部だけでなく、そ
の上に積み上げられている構造の場合、更に金属シリサ
イドまたは金属薄膜が積層されている場合など、当業者
が容易に変形できる範囲で本発明は実施可能である。
【００５７】また第１、第２、第３の半導体領域は半導
体薄膜に「接する」と記載されているが、該半導体薄膜
中に不純物原子を導入して形成しても、該半導体薄膜上
に堆積して形成しても結果として接する状態が形成され
ていればよい。
体薄膜に「接する」と記載されているが、該半導体薄膜
中に不純物原子を導入して形成しても、該半導体薄膜上
に堆積して形成しても結果として接する状態が形成され
ていればよい。
【００５８】
【発明の効果】本発明はPDSOIにも適用することができ
るが、FDSOIに適用してFDSOIでは従来実現が困難であっ
た効果を享受できる。
るが、FDSOIに適用してFDSOIでは従来実現が困難であっ
た効果を享受できる。
【００５９】本発明によれば、PDSOIおよびバルク絶縁
ゲートトランジスタだけでなく、FDSOI、FDSON絶縁ゲー
トトランジスタのVthの電子制御が可能となる。
ゲートトランジスタだけでなく、FDSOI、FDSON絶縁ゲー
トトランジスタのVthの電子制御が可能となる。
【００６０】さらに、従来型MOSトランジスタの微細化
限界より更に微細化可能な、いわゆるニ重ゲート絶縁ゲ
ートトランジスタのゲート閾値電子制御範囲を拡大でき
る。ニ重ゲート絶縁ゲートトランジスタの第3の導電ゲ
ートが下部に位置している場合には、第３の導電ゲート
から個々のトランジスタに対する接続を取らずに、第３
の半導体領域の電位を変化させるだけで、ゲート閾値電
圧の制御が可能である。FDSOIはチャネルが誘起される
半導体薄膜の不純物濃度をPDSOIより少なく設定できる
ので、より大きなチャネル移動度のトランジスタのVth
電子制御を本発明により実現できる。
限界より更に微細化可能な、いわゆるニ重ゲート絶縁ゲ
ートトランジスタのゲート閾値電子制御範囲を拡大でき
る。ニ重ゲート絶縁ゲートトランジスタの第3の導電ゲ
ートが下部に位置している場合には、第３の導電ゲート
から個々のトランジスタに対する接続を取らずに、第３
の半導体領域の電位を変化させるだけで、ゲート閾値電
圧の制御が可能である。FDSOIはチャネルが誘起される
半導体薄膜の不純物濃度をPDSOIより少なく設定できる
ので、より大きなチャネル移動度のトランジスタのVth
電子制御を本発明により実現できる。
【００６１】本発明によれば、逆導電形キャリアの注入
時にのみ第３の半導体領域から電流が流れ、定常的には
キャリア再結合電流程度の電流しか必要としない。本発
明の逆導電形半導体の導電ゲートを用いれば、スタンバ
イ時のゲート閾値電圧をエンハンスメンと側に大きく実
現可能であるので、完全空乏形SOIの絶縁ゲートトラン
ジスタでもオン電流が大きくかつオフ電流の小さい条件
の両立したトランジスタが実現できる。
時にのみ第３の半導体領域から電流が流れ、定常的には
キャリア再結合電流程度の電流しか必要としない。本発
明の逆導電形半導体の導電ゲートを用いれば、スタンバ
イ時のゲート閾値電圧をエンハンスメンと側に大きく実
現可能であるので、完全空乏形SOIの絶縁ゲートトラン
ジスタでもオン電流が大きくかつオフ電流の小さい条件
の両立したトランジスタが実現できる。
【図１】本発明の絶縁ゲート薄膜トランジスタのゲート
閾値電圧制御方法の原理を示す断面図である。
閾値電圧制御方法の原理を示す断面図である。
【図２】SOI基板に形成された本発明の１実施例の絶縁
ゲート薄膜トランジスタ。（ａ）平面図および（ｂ）断
面図である。
ゲート薄膜トランジスタ。（ａ）平面図および（ｂ）断
面図である。
【図３】第３の半導体領域が複数の第２の半導体領域の
間に挟まれ、第２の導電ゲートが第１の導電ゲートと連
続となっている本発明の１実施例の平面図である。
間に挟まれ、第２の導電ゲートが第１の導電ゲートと連
続となっている本発明の１実施例の平面図である。
【図４】第３の半導体領域が第１及び第２の半導体領域
に挟まれる部分の半導体薄膜に接しており、第２の導電
ゲートが第１の導電ゲートと連続でかつ第２のゲート絶
縁膜が第１のゲート絶縁膜と共通である、本発明の１実
施例の平面図である。
に挟まれる部分の半導体薄膜に接しており、第２の導電
ゲートが第１の導電ゲートと連続でかつ第２のゲート絶
縁膜が第１のゲート絶縁膜と共通である、本発明の１実
施例の平面図である。
【図５】第１の主面側に第１の導電ゲート、第２の主面
側に第３の導電ゲートを有する、絶縁ゲートトランジス
タに本発明を適用した場合の（a）平面図、（ｂ）断面
図である。
側に第３の導電ゲートを有する、絶縁ゲートトランジス
タに本発明を適用した場合の（a）平面図、（ｂ）断面
図である。
【図６】本発明をCMOSインバータへ適用した１実施例の
等価回路図である。
等価回路図である。
【図７】（ａ）は図６のインバータの平面図、（ｂ）は
（ａ）の平面図でＸ−Ｘ’ 線で切断した場合の断面図
である。
（ａ）の平面図でＸ−Ｘ’ 線で切断した場合の断面図
である。
【図８】（ａ）〜（ｇ）は図７に示した実施例の製造工
程例を示す。
程例を示す。
１ 第１の導電形のチャネルのキャリア
２ 逆導電形のキャリア
１０ 支持基板
２０ 支持基板上の絶縁層
１００、１０３、１０４ 半導体薄膜
１０５ 選択エピタキシャル成長した結晶シリコン層
１０１ 第１の主面
１０２ 第２の主面
１１０ 第１の半導体領域
１２０ 第２の半導体領域
１３０ 逆導電形の第３の半導体領域
２１０ 第１のゲート絶縁膜
２２０ 第２のゲート絶縁膜
２３０ 第３のゲート絶縁膜
３１０ 第１の導電ゲート
３２０ 第２の導電ゲート
３３０ 第３の導電ゲート
１１０ｎｓ、１１０ｐｓ、１２０ｎｓ、１２０ｐｓ、１
３０ｎｓ、１３０ｐｓ、３１０ｎｓ、３１０ｐｓ、３２
０ｎｓ、３１０ｐｓ シリサイド層 ４００、４０１、４３１、４１３、４３３ 絶縁膜 ４０３ 絶縁サイドウオール・ゲートスペーサー
３０ｎｓ、１３０ｐｓ、３１０ｎｓ、３１０ｐｓ、３２
０ｎｓ、３１０ｐｓ シリサイド層 ４００、４０１、４３１、４１３、４３３ 絶縁膜 ４０３ 絶縁サイドウオール・ゲートスペーサー
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年５月１０日（２００２．５．１
０）
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】このダイナミック閾値電圧制御法は、半導
体基板に形成されたバルクMOSトランジスタの場合はウ
エルとゲート電極を接続、部分空乏SOIMOSトランジスタ
場合にはボディ（body）とゲート電極を接続して信号の
入力端子することによって実現している（文献１：F.As
sadeargi、他、著、“A Dynamic Threshold Voltage MO
SFET (DTMOS) for Very Low Voltage Operation （超低
電圧動作のためのダイナミック閾値電圧MOS型電界効果
トランジスタ（DTMOS）”IEEE Electron Device Letter
s、Vol. 15、No.12、p.510-512、December、1994 (１９
９４年１２月発行、アメリカ電気電子学会電子装置レタ
ー誌、１５巻１２号、５１０〜５１２頁)参照）。
体基板に形成されたバルクMOSトランジスタの場合はウ
エルとゲート電極を接続、部分空乏SOIMOSトランジスタ
場合にはボディ（body）とゲート電極を接続して信号の
入力端子することによって実現している（文献１：F.As
sadeargi、他、著、“A Dynamic Threshold Voltage MO
SFET (DTMOS) for Very Low Voltage Operation （超低
電圧動作のためのダイナミック閾値電圧MOS型電界効果
トランジスタ（DTMOS）”IEEE Electron Device Letter
s、Vol. 15、No.12、p.510-512、December、1994 (１９
９４年１２月発行、アメリカ電気電子学会電子装置レタ
ー誌、１５巻１２号、５１０〜５１２頁)参照）。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】これに対して、近年実用されて来た片側ゲ
ートのMOSトランスタ微細化の限界を破るトランジスタ
構造として、空乏する（FD）半導体薄膜をゲート絶縁膜
を介して第１の導電ゲートと第３の導電ゲートで挟み込
む構造のトランジスタが、ＸＭＯＳトランジスタという
呼称で始めて発明者の１人から提案された（文献２：T.
Sekigawa、Y.Hayashi、K.Ishii、S.Fujita著“MOS Tran
sistor for a 3D-IC”A17th Conference on Solid Stat
e Devices and Materials, Tokyo, 1985、Final Progra
m and Late News Abstract、C-3-9 LN、p.14-16。 文
献３：林 著、「０．０２５μｍ時代にも対応できるデ
バイス設計の指針」日経マイクロデバイス１９８８年７
月号、ｐ．１２１〜１２５、参照）。最近はダブルゲー
トMOSトランジスタという呼称で微細化に対する開発成
果が数多く発表されている。
ートのMOSトランスタ微細化の限界を破るトランジスタ
構造として、空乏する（FD）半導体薄膜をゲート絶縁膜
を介して第１の導電ゲートと第３の導電ゲートで挟み込
む構造のトランジスタが、ＸＭＯＳトランジスタという
呼称で始めて発明者の１人から提案された（文献２：T.
Sekigawa、Y.Hayashi、K.Ishii、S.Fujita著“MOS Tran
sistor for a 3D-IC”A17th Conference on Solid Stat
e Devices and Materials, Tokyo, 1985、Final Progra
m and Late News Abstract、C-3-9 LN、p.14-16。 文
献３：林 著、「０．０２５μｍ時代にも対応できるデ
バイス設計の指針」日経マイクロデバイス１９８８年７
月号、ｐ．１２１〜１２５、参照）。最近はダブルゲー
トMOSトランジスタという呼称で微細化に対する開発成
果が数多く発表されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】たとえば第３の導電ゲートをVthr30−１V
にバイアスし、第３の半導体領域の電圧V3を−１Vにバ
イアスしたとき、第１の導電ゲートのゲート閾値電圧V
th1は増加してVth1_-1となる。このあと、第３の半導体
領域の電圧V3を０Vないしは大きな電流が流れない程度
の第2の半導体領域に対する順方向電圧の範囲で変化さ
せたとき、第１の導電ゲートのゲート閾値電圧Vth1のVt
h1_-1からの変化分ΔVth1はΔV3*（k3*t1／(k1*t3+α*
d)）となる。
にバイアスし、第３の半導体領域の電圧V3を−１Vにバ
イアスしたとき、第１の導電ゲートのゲート閾値電圧V
th1は増加してVth1_-1となる。このあと、第３の半導体
領域の電圧V3を０Vないしは大きな電流が流れない程度
の第2の半導体領域に対する順方向電圧の範囲で変化さ
せたとき、第１の導電ゲートのゲート閾値電圧Vth1のVt
h1_-1からの変化分ΔVth1はΔV3*（k3*t1／(k1*t3+α*
d)）となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】ここで、t1、k1はそれぞれ第１のゲート絶
縁膜の厚さおよび誘電率、t3、k3はそれぞれ第３のゲー
ト絶縁膜の厚さ及び誘電率、d、痰ヘ半導体薄膜の厚さお
よび１より小さい数であり、ΔV3はV3の変化分、*は
積、／は商を表す。このように、第３の導電ゲートの電
圧を変化させなくとも、第３の半導体領域の電位で第１
の導電ゲートのゲート閾値電圧は変化させる事ができ
る。
縁膜の厚さおよび誘電率、t3、k3はそれぞれ第３のゲー
ト絶縁膜の厚さ及び誘電率、d、痰ヘ半導体薄膜の厚さお
よび１より小さい数であり、ΔV3はV3の変化分、*は
積、／は商を表す。このように、第３の導電ゲートの電
圧を変化させなくとも、第３の半導体領域の電位で第１
の導電ゲートのゲート閾値電圧は変化させる事ができ
る。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092
(72)発明者 長谷川 尚
千葉県千葉市美浜区中瀬１丁目８番地 セ
イコーインスツルメンツ株式会社内
(72)発明者 吉田 宜史
千葉県千葉市美浜区中瀬１丁目８番地 セ
イコーインスツルメンツ株式会社内
(72)発明者 小山内 潤
千葉県千葉市美浜区中瀬１丁目８番地 セ
イコーインスツルメンツ株式会社内
Ｆターム(参考） 5F048 AB04 AC04 BA05 BA14 BA16
BB02 BB05 BB11 BB14 BB18
BC01 BC06 BC11 BD01 BD04
BD06 BD09 BE09 BF11 BG13
BG14 DA25
5F110 AA08 BB04 BB20 CC02 DD03
DD05 DD13 EE01 EE04 EE05
EE08 EE14 EE15 EE31 EE42
FF01 FF02 FF03 FF04 FF23
FF26 GG01 GG02 GG19 GG25
GG60 HJ01 HJ04 HJ13 HK05
HK40 HL01 HL03 HL04 HL22
HM15 NN03 NN23 NN66
Claims (21)
- 【請求項１】 第１の主面と該第１の主面に対向する第
2の主面を有する半導体薄膜と、該半導体薄膜第1主面上
に設けられた第1のゲート絶縁膜と、該第1のゲート絶縁
膜上に設けられた第1の導電ゲートと、該第1の導電ゲー
トを挟んで離間され該第1の導電ゲートから絶縁され前
記半導体薄膜と接して設けられた互いに対向して離間す
る第1の導電形の第１の半導体領域と第２の半導体領域
と、前記半導体薄膜と接して設けられ逆導電形の第３の
半導体領域とを有し、さらに、前記半導体薄膜は第1の
導電ゲート下の第１および第２の半導体領域の間で前記
第１の主面と前記第２の主面間のキャリアが空乏する第
１の導電ゲート電位が存在する膜厚と不純物濃度関係を
有する絶縁ゲート薄膜トランジスタにおいて、 前記逆導電形の第３の半導体領域から、前記薄膜へ逆導
電形のキャリアを注入して後、 前記導電ゲートへ第1の電位を加えて、前記第１の半導
体領域と前記第２の半導体領域とに挟まれる前記半導体
薄膜表面に第１の導電形のチャネルを誘起することを特
徴とする絶縁ゲートトランジスタの制御方法。 - 【請求項２】 第１の主面と該第１の主面に対向する第
2の主面を有する半導体薄膜と、該半導体薄膜第1主面上
に設けられた第1のゲート絶縁膜と、該第1のゲート絶縁
膜上に設けられた第1の導電ゲートと、該第1の導電ゲー
トを挟んで離間され該第1の導電ゲートから絶縁され前
記半導体薄膜と接して設けられた互いに対向して離間す
る第1の導電形の第１の半導体領域と第２の半導体領域
と、前記半導体薄膜と接して設けられ逆導電形の第３の
半導体領域とを有し、さらに、前記半導体薄膜は第1の
導電ゲート下の第１および第２の半導体領域の間で前記
第１の主面と前記第２の主面間のキャリアが空乏する第
１の導電ゲート電位が存在する膜厚と不純物濃度関係を
有する絶縁ゲート薄膜トランジスタにおいて、 前記逆導電形の第３の半導体領域へ、前記薄膜へ蓄積さ
れた逆導電形のキャリアを引き抜くことにより、ゲート
閾値電圧を所期の値に制御することを特徴とする、絶縁
ゲートトランジスタの制御方法。 - 【請求項３】 前記請求項１ないし２記載の絶縁ゲート
薄膜トランジスタにおいて、前記半導体薄膜が前記第1
の半導体領域と前記第２の半導体領域とで挟まれる部分
から逆導電形のキャリアの拡散距離以内にその端部を設
けた、ことを特徴とする、請求項１ないしは２の方法を
実現する絶縁ゲートトランジスタ。 - 【請求項４】 前記請求項１ないし２記載の絶縁ゲート
薄膜トランジスタにおいて、前記半導体薄膜が前記第1
の半導体領域と前記第２の半導体領域とで挟まれる部分
と前記逆導電形の第３の半導体領域の間に前記半導体薄
膜は延在しており、前記半導体薄膜の該延在部分上に更
に第２のゲート絶縁膜とその上に設けられた第２の導電
ゲートを設けた、ことを特徴とした請求項１ないしは２
記載の方法を実現する絶縁ゲートトランジスタ。 - 【請求項５】 前記第1の導電ゲートと第２の導電ゲー
トは連続していることを特徴とする請求項４記載の絶縁
ゲートトランジスタ。 - 【請求項６】 前記第３の半導体領域は、前記半導体薄
膜が前記第1の半導体領域と前記第２の半導体領域とで
挟まれる部分と接しており、前記第２のゲート絶縁膜お
よび第２の導電ゲートは前記第１のゲート絶縁膜および
前記第1の導電ゲートと共通となっていること、を特徴
とする請求項４記載の絶縁ゲートトランジスタ。 - 【請求項７】 前記第２の半導体領域は複数個第１の半
導体領域と対向して設けられており、前記第３の半導体
領域は該複数個の第２の半導体領域間に設けられてい
る、ことを特徴とする請求項４記載の絶縁ゲートトラン
ジスタ。 - 【請求項８】 請求項１記載の絶縁ゲート薄膜トランジ
スタの前記半導体薄膜が前記第1の半導体領域と前記第
２の半導体領域とで挟まれる部分で、前記第２の主面に
設けられた第３のゲート絶縁膜と、該ゲート絶縁膜に接
して設けられた第３の導電ゲートと、から更に構成され
た請求項１ないし２記載の方法を実現する絶縁ゲートト
ランジスタ。 - 【請求項９】 第１の主面と該第１の主面に対向する第
2の主面を有する半導体薄膜と、該半導体薄膜第1主面上
に設けられた第1のゲート絶縁膜と、該第1のゲート絶縁
膜上に設けられた第1の導電ゲートと、該第1の導電ゲー
トを挟んで離間され該第1の導電ゲートから絶縁され前
記半導体薄膜と接して設けられた互いに対向して離間す
る第1の導電形の第１の半導体領域と第２の半導体領域
と、前記半導体薄膜と接して設けられた逆導電形の第３
の半導体領域と、前記半導体薄膜が前記第1の半導体領
域と前記第２の半導体領域とで挟まれる部分の前記第２
の主面に更に設けられた第３のゲート絶縁膜と該ゲート
絶縁膜に接して設けられた第３の導電ゲートとから少な
くとも構成され、 該第３の半導体領域を前記半導体薄膜が前記第1の半導
体領域と前記第２の半導体領域とで挟まれる部分から逆
導電形のキャリアの拡散距離以内にその端部を設け、 該第３の半導体領域の電位により第1の導電ゲートから
見たゲート閾値電圧を制御することを特徴とする絶縁ゲ
ートトランジスタ。 - 【請求項１０】 第１の主面と該第１の主面に対向する
第2の主面を有する半導体薄膜と、該半導体薄膜第1主面
上に設けられた第1のゲート絶縁膜と、該第1のゲート絶
縁膜上に設けられた第1の導電ゲートと、該第1の導電ゲ
ートを挟んで離間され該第1の導電ゲートから絶縁され
前記半導体薄膜と接して設けられた互いに対向して離間
する第1の導電形の第１の半導体領域と第２の半導体領
域と、前記半導体薄膜と接して設けられた逆導電形の第
３の半導体領域と、前記半導体薄膜が前記第1の半導体
領域と前記第２の半導体領域とで挟まれる部分の前記第
２の主面に更に設けられた第３のゲート絶縁膜と該ゲー
ト絶縁膜に接して設けられた第３の導電ゲートとから少
なくとも構成され、 前記第３の導電ゲートを前記第３の半導体領域まで前記
第３のゲート絶縁膜を介して延在させその一部と重畳さ
せることにより第３の半導体領域の電位により第1の導
電ゲートから見たゲート閾値電圧を制御することを特徴
とする絶縁ゲートトランジスタ。 - 【請求項１１】 前記半導体薄膜は絶縁基板上に設けら
れていることを特徴とする請求項３，４，５，６，７，
８，９ないし１０記載の絶縁ゲートトランジスタ。 - 【請求項１２】 前記第３の導電ゲートは前記半導体薄
膜を支持する基板の表面部分と共通であることを特徴と
する請求項８、９ないし１０記載の絶縁ゲートトランジ
スタ。 - 【請求項１３】 前記半導体薄膜は少なくともその１端
が基板に支持されていることを特徴とする請求項３，
４，５，６，７，８，９ないし１０記載の絶縁ゲートト
ランジスタ。 - 【請求項１４】 前記第１の導電ゲートが逆導電形のシ
リコンで形成されたことを特徴とする請求項３、４、
５、６、７、８、９、１０、１１、１２ないし１３項記
載の絶縁ゲートトランジスタ。 - 【請求項１５】 前記第２の導電ゲートが逆導電形のシ
リコンで形成されたことを特徴とする請求項３、４、
５、６、７、８、９、１０、１１、１２ないし１３項記
載の絶縁ゲートトランジスタ。 - 【請求項１６】 前記第３の導電ゲートが逆導電形のシ
リコンで形成されたことを特徴とする請求項３、４、
５、６、７、８、９、１０、１１、１２ないし１３項記
載の絶縁ゲートトランジスタ。 - 【請求項１７】 前記導電ゲートが逆導電形のシリコン
ゲルマニュウムで形成されたことを特徴とする請求項１
４，１５ないしは１６項記載の絶縁ゲートトランジス
タ。 - 【請求項１８】 前記第１及び第２の導電ゲートが平均
して４5〜６０％のゲルマニュウムを含むｐ形シリコン
ゲルマニュウムで形成され、前記半導体薄膜が前記第1
の半導体領域と前記第２の半導体領域とで挟まれる部分
は１．２ｘ１０12〜１．６ｘ１０12個／cm2 のｎ形不純
物を含む事を特徴とする請求項３、４、５、６、７、
８、９、１０、１１、１２ないし１３項記載の絶縁ゲー
トトランジスタ。OLE_LINK2 - 【請求項１９】 前記第１及び第２の導電ゲートが平均
して４５〜６０％のゲルマニュウムを含むｐ形シリコン
ゲルマニュウム層とシリコン層の多層膜で形成され、前
記半導体薄膜が前記第1の半導体領域と前記第２の半導
体領域とで挟まれる部分は１．２ｘ１０12〜１．６ｘ１
０12個／cm2 のｎ形不純物を含む事を特徴とする請求項
３、４、５、６、７、８、９、１０、１１、１２ないし
１３項記載の絶縁ゲートトランジスタ。 - 【請求項２０】 前記逆導電形の第３の半導体領域への
前記半導体薄膜の該延在部分に、前記半導体薄膜が前記
第1の半導体領域と前記第２の半導体領域とで挟まれる
部分より高不純物濃度部分を設けることを特徴とする請
求項３、４、５、６、７、８、９、１０、１１、１２な
いし１３項記載の絶縁ゲートトランジスタ。 - 【請求項２１】 前記半導体薄膜に逆導電形の不純物が
添加されており、前記逆導電形の第３の半導体領域への
前記半導体薄膜の該延在部分に第１の導電形不純物添加
部分を設けることを特徴とする請求項３、４、５、６、
７、８、９、１０、１１、１２ないし１３項記載の絶縁
ゲートトランジスタ。
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