JP2003303835A - Manufacturing method of thin film transistor substrate and liquid crystal display - Google Patents
Manufacturing method of thin film transistor substrate and liquid crystal displayInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は例えば液晶表示装置
で使用される薄膜トランジスタ基板の製造方法及び液晶
表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor substrate used in a liquid crystal display device and a liquid crystal display device.
【０００２】[0002]
【従来の技術】最近では、液晶表示装置の大型化や高精
細化に伴い、アクティブマトリクス駆動を行う液晶表示
装置の開発が盛んに行われている。アクティブマトリク
ス駆動を行う液晶表示装置では、液晶が薄膜トランジス
タ基板とカラーフィルタ基板の間に封入されており、電
圧を印加することにより液晶の光透過状態を変化させて
表示を行う。薄膜トランジスタ基板は、ゲートバスライ
ンと、ドレインバスラインとがマトリクス状に配置さ
れ、ゲートバスラインとドレインバスラインとの交差部
に薄膜トランジスタ及び画素電極が配置される。2. Description of the Related Art Recently, liquid crystal display devices for active matrix driving have been actively developed in accordance with the increase in size and definition of liquid crystal display devices. In a liquid crystal display device that performs active matrix driving, liquid crystal is enclosed between a thin film transistor substrate and a color filter substrate, and a light transmission state of the liquid crystal is changed by applying a voltage to perform display. The thin film transistor substrate has gate bus lines and drain bus lines arranged in a matrix, and thin film transistors and pixel electrodes are arranged at the intersections of the gate bus lines and drain bus lines.
【０００３】薄膜トランジスタ基板の製造においては、
ゲートバスライン及びゲート電極が透明な絶縁板の上に
最初に形成され、第１のフォトマスクを使用して所定の
形状にパターニングされる。その上に絶縁層が形成さ
れ、それから薄膜トランジスタを構成するための半導体
膜が形成され、さらにその上に、チャネル保護膜が形成
される。チャネル保護膜はゲート電極の上にのみ存在す
るように第２のフォトマスクを使用して所定の形状にパ
ターニングされる。それから、オーミックコンタクト
層、並びにドレインバスライン、ドレイン電極及びソー
ス電極を形成するための導電体層が形成され、第３のフ
ォトマスクを使用して薄膜トランジスタの形状にパター
ニングされる。そして最終保護膜が形成され、画素電極
を薄膜トランジスタのゲート電極に接続するためのコン
タクトホールが第４のフォトマスクを使用して最終保護
膜に形成される。その後、画素電極の材料層（例えばＩ
ＴＯ）が成膜され、第５のフォトマスクを使用して所定
の形状にパターニングされる。In manufacturing a thin film transistor substrate,
A gate bus line and a gate electrode are first formed on a transparent insulating plate and patterned into a predetermined shape using a first photomask. An insulating layer is formed thereon, a semiconductor film for forming a thin film transistor is formed thereon, and a channel protective film is further formed thereon. The channel protection film is patterned into a predetermined shape by using the second photomask so that it exists only on the gate electrode. Then, an ohmic contact layer and a conductor layer for forming a drain bus line, a drain electrode and a source electrode are formed and patterned into a thin film transistor shape using a third photomask. Then, a final protective film is formed, and a contact hole for connecting the pixel electrode to the gate electrode of the thin film transistor is formed in the final protective film using the fourth photomask. Then, the material layer of the pixel electrode (for example, I
TO) is deposited and patterned into a predetermined shape using a fifth photomask.
【０００４】画素電極の形成に際しては、従来は無機系
のエッチャント（例えばリン酸、硝酸、塩化第２鉄やそ
の他のハーゲン系の塩化水素酸、フッ化水素酸、臭化水
素酸、ヨウ水素酸等）を用いていた。また、有機系のエ
ッチャントとして、シュウ酸溶液を使用することが特許
文献１に記載されている。In forming a pixel electrode, conventionally, an inorganic etchant (for example, phosphoric acid, nitric acid, ferric chloride or other Hagen-based hydrochloric acid, hydrofluoric acid, hydrobromic acid, hydroiodic acid) is used. Etc.) was used. Further, Patent Document 1 describes that an oxalic acid solution is used as an organic etchant.
【特許文献１】特開平４−４８６３１号公報[Patent Document 1] Japanese Unexamined Patent Publication No. 4-48631
【０００５】[0005]
【発明が解決しようとする課題】上記したように、薄膜
トランジスタ基板の製造においては、フォトマスクを使
用して各パターニング工程を行う。各パターニング工程
は、フォトマスクとなるレジストの塗布、マスクを使用
したレジストの露光、レジストのエッチング、こうして
形成されたフォトマスクを使用した所定のプロセス、及
びフォトマスクの剥離を含む。従来はフォトマスクを使
用したパターニング工程が多い（上記例の場合には５個
のフォトマスクを使用している）ために、工程数が多
く、生産性が低いばかりでなく、歩留りの低下にもつな
がっていた。As described above, in manufacturing a thin film transistor substrate, each patterning process is performed using a photomask. Each patterning step includes application of a resist that becomes a photomask, exposure of the resist using the mask, etching of the resist, a predetermined process using the photomask thus formed, and peeling of the photomask. Conventionally, there are many patterning processes using photomasks (in the case of the above example, five photomasks are used), so the number of processes is large and not only the productivity is low, but also the yield is reduced. It was connected.
【０００６】画素電極の形成に際して無機系のエッチャ
ントを使用する場合には、オーバーエッチングになりや
すく、あるいは画素電極の材料層とその下地にある材料
層とのエッチングの選択性に問題があり、画素電極のエ
ッチング時に絶縁膜やドレインバスライン等を傷つけ可
能性があった。シュウ酸溶液等の有機系のエッチャント
を使用するとこれらの問題点はある程度解決されるが、
それでも画素電極の寸法精度が十分ではない等の問題点
が残っており、さらに確実なエッチングを行うことが求
められている。When an inorganic etchant is used for forming the pixel electrode, overetching is likely to occur or there is a problem in the selectivity of etching between the material layer of the pixel electrode and the material layer underlying the pixel electrode. There was a possibility that the insulating film, the drain bus line, etc. were damaged during the etching of the electrodes. These problems can be solved to some extent by using an organic etchant such as an oxalic acid solution,
However, there still remain problems such as insufficient dimensional accuracy of the pixel electrode, and more reliable etching is required.
【０００７】本発明の目的は、製造工程を簡単化できる
薄膜トランジスタ基板の製造方法及び液晶表示装置を提
供することである。本発明の他の目的は、画素電極を確
実に形成できる薄膜トランジスタ基板の製造方法及び液
晶表示装置を提供することである。An object of the present invention is to provide a method of manufacturing a thin film transistor substrate and a liquid crystal display device which can simplify the manufacturing process. Another object of the present invention is to provide a method for manufacturing a thin film transistor substrate and a liquid crystal display device, which can surely form pixel electrodes.
【０００８】[0008]
【課題を解決するための手段】本発明による薄膜トラン
ジスタ基板の製造方法は、画素電極１８の材料層を非晶
質状態で成膜する工程と、該画素電極１８の材料層を有
機系の酸によってエッチングする工程と、エッチング後
に非晶質状態の画素電極１８を結晶状態にするために熱
処理を行う工程とを含むことを特徴とする。この方法に
よれば、画素電極のエッチングが、より確実に達成さ
れ、画素電極の下地を傷つけることなく、画素電極の望
ましい所定の形状に仕上がる。また、本発明による薄膜
トランジスタ基板の製造方法は、絶縁透明性基板上に形
成される第一の電極層であるゲートバスラインと前記ゲ
ートバスライン上に形成される第一の絶縁層であるゲー
ト絶縁膜、前記ゲートバスラインと交差して前記ゲート
絶縁膜上に配置された第二の電極層であるドレインバス
ラインと、前記ゲートバスラインと前記ドレインバスラ
インとの交差部に配置された薄膜トランジスタ及び前記
薄膜トランジスタ上に形成された第二の絶縁層である保
護膜上に形成される第三の電極層である透明画素電極が
前記第二の絶縁膜に形成されたコンタクトホールを介し
て前記薄膜トランジスタと電気的に接続される薄膜トラ
ンジスタ基板の製造方法において、前記透明画素電極の
材料層を非晶質状態で成膜する工程と、前記透明画素電
極の材料層を有機系の酸によってエッチングする工程
と、エッチング後に非晶質状態の前記透明画素電極を結
晶状態にするために熱処理を行うことを特徴とする。こ
の方法によれば、優れた膜質の画素電極を得ることがで
きる。A method of manufacturing a thin film transistor substrate according to the present invention comprises a step of forming a material layer of a pixel electrode 18 in an amorphous state and a step of forming the material layer of the pixel electrode 18 with an organic acid. The method is characterized by including a step of etching and a step of performing heat treatment for making the pixel electrode 18 in an amorphous state into a crystalline state after etching. According to this method, the etching of the pixel electrode can be achieved more reliably, and the desired predetermined shape of the pixel electrode is finished without damaging the base of the pixel electrode. In addition, the method of manufacturing a thin film transistor substrate according to the present invention includes a gate bus line that is a first electrode layer formed on an insulating transparent substrate and a gate insulating layer that is a first insulating layer formed on the gate bus line. A film, a drain bus line which is a second electrode layer arranged on the gate insulating film so as to intersect with the gate bus line, and a thin film transistor arranged at an intersection of the gate bus line and the drain bus line, A transparent pixel electrode, which is a third electrode layer formed on a protective film that is a second insulating layer formed on the thin film transistor, and the thin film transistor, through a contact hole formed in the second insulating film. In the method of manufacturing an electrically connected thin film transistor substrate, a step of forming a material layer of the transparent pixel electrode in an amorphous state, Etching the material layer of the pixel electrode by an acid organic, and performing heat treatment of the transparent pixel electrode of the amorphous state to the crystalline state after the etching. According to this method, a pixel electrode having an excellent film quality can be obtained.
【０００９】[0009]
【実施例】図１は本発明の実施例の薄膜トランジスタ基
板１０を示す平面図であり、薄膜トランジスタ基板１０
に形成されるアクティブマトリクスを示している。図２
は図１の線II─IIに沿った断面図、図３は図１の線III
─III に沿った断面図である。この薄膜トランジスタ基
板１０は、液晶表示装置に使用される。この場合、液晶
が薄膜トランジスタ基板１０とカラーフィルタ基板（図
示せず）との間に封入される。薄膜トランジスタ基板１
０は図１に示すアクティブマトリクスと配向膜とを含む
が、配向膜はここでは省略されている。1 is a plan view showing a thin film transistor substrate 10 according to an embodiment of the present invention.
The active matrix formed in FIG. Figure 2
1 is a sectional view taken along line II-II in FIG. 1, and FIG. 3 is line III in FIG.
─III is a cross-sectional view taken along line III. The thin film transistor substrate 10 is used in a liquid crystal display device. In this case, the liquid crystal is sealed between the thin film transistor substrate 10 and the color filter substrate (not shown). Thin film transistor substrate 1
Reference numeral 0 includes the active matrix and the alignment film shown in FIG. 1, but the alignment film is omitted here.
【００１０】図１から図３において、薄膜トランジスタ
基板１０に形成されたアクティブマトリクスは、マトリ
クス状に配置されたゲートバスライン１２とドレインバ
スライン１４と、ゲートバスライン１２とドレインバス
ライン１４との交差部に配置された薄膜トランジスタ１
６と画素電極１８とからなるものである。1 to 3, the active matrix formed on the thin film transistor substrate 10 includes a gate bus line 12 and a drain bus line 14, and an intersection of the gate bus line 12 and the drain bus line 14 arranged in a matrix. Thin film transistor 1 arranged in the lower part
6 and the pixel electrode 18.
【００１１】薄膜トランジスタ１６は、ゲート電極２０
と、ゲート絶縁膜２２と、半導体膜２４と、チャネル保
護膜２６と、オーミックコンタクト層２８と、ドレイン
電極３０と、ソース電極３２とからなる。画素電極１８
はパッシベーション膜（絶縁膜）３４に設けたコンタク
トホール３６を介してソース電極３２に接続される。ゲ
ートバスライン１２及びゲート電極２２はガラス等の透
明な絶縁板４０上に一体的に形成され（図５）、例えば
アルミニウムとチタンの２層構造からなる。ドレインバ
スライン１４はドレイン電極３０及びソース電極３２と
一体的に形成され、ソース電極３２はドレイン電極３０
から分離される。さらに、蓄積容量電極４２がドレイン
バスライン１４と同じ材料層として形成される。蓄積容
量電極４２はパッシベーション膜３４に設けたコンタク
トホール４４を介して画素電極１８に接続される。The thin film transistor 16 has a gate electrode 20.
A gate insulating film 22, a semiconductor film 24, a channel protective film 26, an ohmic contact layer 28, a drain electrode 30, and a source electrode 32. Pixel electrode 18
Is connected to the source electrode 32 through a contact hole 36 formed in the passivation film (insulating film) 34. The gate bus line 12 and the gate electrode 22 are integrally formed on a transparent insulating plate 40 such as glass (FIG. 5) and have a two-layer structure of aluminum and titanium, for example. The drain bus line 14 is integrally formed with the drain electrode 30 and the source electrode 32, and the source electrode 32 is the drain electrode 30.
Separated from. Further, the storage capacitor electrode 42 is formed as the same material layer as the drain bus line 14. The storage capacitor electrode 42 is connected to the pixel electrode 18 via a contact hole 44 provided in the passivation film 34.
【００１２】図３に示されるように、ゲートバスライン
１２及びゲート電極２０は一体的に形成されており、半
導体膜２４はゲート電極２２の上方及びゲートバスライ
ン１２の上方に形成されている。また、チャネル保護膜
２６は半導体膜２４の上にゲート電極２０と同じパター
ンで形成されている。素子分離用穴５０が、ゲートバス
ライン１２上で薄膜トランジスタ１０に近い位置に、パ
ッシベーション膜３４、チャネル保護膜２６、半導体膜
２４、及びゲート絶縁膜２２に形成され、それによっ
て、隣接する薄膜トランジスタ１０が互いに分離されて
いる。As shown in FIG. 3, the gate bus line 12 and the gate electrode 20 are integrally formed, and the semiconductor film 24 is formed above the gate electrode 22 and above the gate bus line 12. The channel protection film 26 is formed on the semiconductor film 24 in the same pattern as the gate electrode 20. A device isolation hole 50 is formed in the passivation film 34, the channel protection film 26, the semiconductor film 24, and the gate insulating film 22 at a position close to the thin film transistor 10 on the gate bus line 12, whereby an adjacent thin film transistor 10 is formed. Separated from each other.
【００１３】図４は薄膜トランジスタ基板１０の製造手
順を示す図である。図４（Ａ）において、ガラス等の透
明な絶縁板４０上にチタン及びアルミニウムをスパッタ
により蒸着してゲートバスライン１２及びゲート電極２
０を成膜し、フォトマスクを使用し、図５（Ａ）に示さ
れるような形状にパターニングする。FIG. 4 is a diagram showing a manufacturing procedure of the thin film transistor substrate 10. In FIG. 4A, titanium and aluminum are deposited by sputtering on a transparent insulating plate 40 such as glass to form the gate bus line 12 and the gate electrode 2.
0 is formed into a film, and is patterned into a shape as shown in FIG.
【００１４】図４（Ｂ）に示されるように、プラズマＣ
ＶＤにて、窒化シリコンからなるゲート絶縁膜２２、及
びアモルファスシリコンからなる半導体膜２４、及び窒
化シリコンからなるチャネル保護膜２６をそれぞれ成膜
する。そこで、矢印で示されるように紫外線を照射しな
がら、ゲート電極２０及びゲートバスライン１２をマス
クとして背面露光を行う。As shown in FIG. 4B, plasma C
A gate insulating film 22 made of silicon nitride, a semiconductor film 24 made of amorphous silicon, and a channel protection film 26 made of silicon nitride are formed by VD. Therefore, backside exposure is performed using the gate electrode 20 and the gate bus line 12 as a mask while irradiating ultraviolet rays as shown by the arrow.
【００１５】図４（Ｃ）に示されるように、それから、
チャネル保護膜２６の紫外線の当たった部分を溶解させ
るエッチャントを用いて、エッチングを行う。すると、
チャネル保護膜２６はゲートバスライン１２及びゲート
電極２０に整列するパターンで形成される。半導体膜２
４は全面的な膜として残っている。このように本発明で
はチャネル保護膜２６の形成工程ではフォトマスクを使
用しないので、従来のようにこの工程でフォトマスクを
使用した場合よりも工程が簡単になる。Then, as shown in FIG. 4C,
Etching is performed using an etchant that dissolves the portion of the channel protective film 26 exposed to ultraviolet light. Then,
The channel protection film 26 is formed in a pattern aligned with the gate bus line 12 and the gate electrode 20. Semiconductor film 2
4 remains as a full-scale film. As described above, in the present invention, since the photomask is not used in the step of forming the channel protective film 26, the step becomes simpler than the case where the photomask is used in this step as in the conventional case.
【００１６】次に、図４（Ｄ）に示されるように、（ｎ
+ ａ−Ｓｉ）からなるオーミックコンタクト層２８、及
びクロムからなるドレインバスライン１４、ドレイン電
極３０及びソース電極３２を成膜する。そこで、フォト
レジストを用いてエッチングを行い、ドレインバスライ
ン１２、ドレイン電極３０、ソース電極３２、オーミッ
クコンタクト層２８、及び半導体膜２４を、個々の素子
に対応する所定の形状に形成する。ここで、ゲートバス
ライン１２上にはチャネル保護膜２６の層が存在するの
で、ゲートバスライン１２上の半導体膜２４はエッチン
グされない。つまり、半導体膜２４はゲートバスライン
１２及びゲート電極２０上に図５（Ｂ）のハッチングし
た形状で残り、隣接する薄膜トランジスタ１６を電気的
に接続していることになる。Next, as shown in FIG.
The ohmic contact layer 28 made of + a-Si), the drain bus line 14 made of chromium, the drain electrode 30, and the source electrode 32 are formed. Therefore, etching is performed using a photoresist to form the drain bus line 12, the drain electrode 30, the source electrode 32, the ohmic contact layer 28, and the semiconductor film 24 in a predetermined shape corresponding to each element. Here, since the layer of the channel protection film 26 exists on the gate bus line 12, the semiconductor film 24 on the gate bus line 12 is not etched. That is, the semiconductor film 24 remains on the gate bus line 12 and the gate electrode 20 in the hatched shape of FIG. 5B, and electrically connects the adjacent thin film transistors 16.
【００１７】次に、図４（Ｅ）に示されるように、窒化
シリコン膜からなるパッシベーション膜３４を形成し、
フォトマスクを用いてエッチングし、このパッシベーシ
ョン膜３４にコンタクトホール３６、４４、及び素子分
離用穴５０を形成する。このエッチャントは、パッシベ
ーション膜３４、チャネル保護膜２６、半導体膜２４、
及びゲート絶縁膜２２を溶解できるものであり、例えば
フッ素系のエッチャントを用いてドライエッチングす
る。Next, as shown in FIG. 4E, a passivation film 34 made of a silicon nitride film is formed,
Etching is performed using a photomask to form contact holes 36 and 44 and element isolation holes 50 in this passivation film 34. This etchant includes a passivation film 34, a channel protection film 26, a semiconductor film 24,
The gate insulating film 22 can be dissolved, and dry etching is performed using, for example, a fluorine-based etchant.
【００１８】このようにして、素子分離用穴５０が図５
（Ｃ）及び図３に示されるように形成され、ゲートバス
ライン１２上にあった半導体膜２４が切断されるので、
隣接する薄膜トランジスタ１６が互いに分離されること
になる。また、このときに使用するフォトマスクはゲー
ト端子及びドレイン端子のための穴（図示せず）あけも
同時に行うことができるようになっている。最後に図２
に示されるように、ＩＴＯからなる画素電極１８を成膜
し、フォトマスクを用いてエッチングし、画素電極１８
を所定の形状に仕上げる。In this way, the element isolation hole 50 is formed as shown in FIG.
Since the semiconductor film 24 formed as shown in (C) and FIG. 3 and on the gate bus line 12 is cut,
Adjacent thin film transistors 16 are separated from each other. In addition, the photomask used at this time can simultaneously open holes (not shown) for the gate terminal and the drain terminal. Finally Figure 2
, The pixel electrode 18 made of ITO is formed, and the pixel electrode 18 is etched using a photomask.
To a desired shape.
【００１９】図６は本発明の実施例を示す図である。こ
の実施例でも、前の実施例と同様に素子分離用穴５０が
形成されており、基本的に前の実施例と同様の特徴を備
えている。ただし、前の実施例では蓄積容量電極４２が
画素電極１８のほぼ中央にあったのに対して、この実施
例では蓄積容量電極４２が画素電極１８の端部にゲート
バスライン１２と重なるような位置に形成されている。
蓄積容量電極４２はドレインバスライン１４と同じ材料
層として形成され、パッシベーション膜３４に設けたコ
ンタクトホール４４を介して画素電極１８に接続され
る。この場合、蓄積容量電極４２は素子分離用穴５０と
干渉しないように形成される。FIG. 6 is a diagram showing an embodiment of the present invention. Also in this embodiment, the element isolation holes 50 are formed as in the previous embodiment, and basically have the same characteristics as the previous embodiment. However, in the previous embodiment, the storage capacitor electrode 42 was substantially in the center of the pixel electrode 18, whereas in this embodiment the storage capacitor electrode 42 overlaps the gate bus line 12 at the end of the pixel electrode 18. Is formed in position.
The storage capacitor electrode 42 is formed as the same material layer as the drain bus line 14, and is connected to the pixel electrode 18 through a contact hole 44 provided in the passivation film 34. In this case, the storage capacitor electrode 42 is formed so as not to interfere with the element isolation hole 50.
【００２０】図７は本発明の実施例を示す図であり、画
素電極１８の形成のためにエッチング工程にあるところ
を示している。この実施例の原理は図１から図６の実施
例と同様な薄膜トランジスタ基板１０に適用されること
ができ、あるいはチャネル保護膜２６をフォトマスクを
使用して形成したその他の薄膜トランジスタ基板にも適
用されることができる。FIG. 7 is a diagram showing an embodiment of the present invention, showing an etching process for forming the pixel electrode 18. The principle of this embodiment can be applied to the thin film transistor substrate 10 similar to the embodiments of FIGS. 1 to 6, or to other thin film transistor substrates in which the channel protective film 26 is formed using a photomask. You can
【００２１】図７では、薄膜トランジスタ基板１０はア
クティブマトリクスを含むものであり、薄膜トランジス
タ１６は、ゲート電極２０と、ゲート絶縁膜２２と、半
導体膜２４と、チャネル保護膜２６と、オーミックコン
タクト層２８と、ドレイン電極３０と、ソース電極３２
とからなる。画素電極１８はパッシベーション膜３４に
設けたコンタクトホールを介してソース電極３２に接続
される。図７では、ドレイン電極３０及びソース電極３
２（及びドレインバスライン）は、チタン、アルミニウ
ム、及びチタンの３層構造である。In FIG. 7, the thin film transistor substrate 10 includes an active matrix, and the thin film transistor 16 includes a gate electrode 20, a gate insulating film 22, a semiconductor film 24, a channel protective film 26, and an ohmic contact layer 28. , Drain electrode 30 and source electrode 32
Consists of. The pixel electrode 18 is connected to the source electrode 32 via a contact hole provided in the passivation film 34. In FIG. 7, the drain electrode 30 and the source electrode 3
2 (and the drain bus line) has a three-layer structure of titanium, aluminum, and titanium.
【００２２】図７は、ＩＴＯからなる画素電極１８の材
料層がパッシベーション膜３４上に成膜され、画素電極
１８を所定の形状に形成するためのフォトマスク６０が
形成されており、エッチャント６２中に浸されていると
ころを示している。エッチング槽には超音波発生装置６
４が取りつけられており、３０〜３５ＫＨｚ以上の超音
波周波数でエッチャント６２を振動させつつエッチング
を行うようになっている。また、エッチャント６２は５
０℃以下の温度に維持されるようになっている。In FIG. 7, a material layer of the pixel electrode 18 made of ITO is formed on the passivation film 34, and a photomask 60 for forming the pixel electrode 18 into a predetermined shape is formed. It is shown being dipped in. Ultrasonic generator 6 in the etching tank
No. 4 is attached, and etching is performed while vibrating the etchant 62 at an ultrasonic frequency of 30 to 35 KHz or higher. Also, the etchant 62 is 5
The temperature is maintained below 0 ° C.
【００２３】この実施例の特徴の一つは、画素電極１８
の材料層を非晶質状態で成膜することにある。画素電極
１８の材料層を非晶質状態で成膜するためには、ＩＴＯ
を室温（特別に加熱しない状態）で水又は酸素を注入し
ながらスパッタリングするとよいことが確認されてい
る。One of the features of this embodiment is that the pixel electrode 18
The material layer is formed in an amorphous state. To form the material layer of the pixel electrode 18 in an amorphous state, ITO is used.
It has been confirmed that sputtering can be performed at room temperature (without special heating) while injecting water or oxygen.
【００２４】次に、フォトマスク６０を形成する際に、
露光及びエッチングした後のレジストのポストベークの
温度を、画素電極１８の材料層が非晶質状態から結晶状
態に転移する温度以下で行うことが必要である。ＩＴＯ
の結晶化の転移点は１５０〜２００℃であるから、フォ
トマスク６０のポストベークは１１０℃程度で行うのが
好ましい。このようにして、フォトマスク６０をエッチ
ングにかけるまで非晶質状態に維持する。Next, when forming the photomask 60,
It is necessary to perform the post-baking temperature of the resist after the exposure and etching at a temperature not higher than the temperature at which the material layer of the pixel electrode 18 transitions from the amorphous state to the crystalline state. ITO
Since the crystallization transition point of (1) is 150 to 200 ° C., the post-baking of the photomask 60 is preferably performed at about 110 ° C. In this way, the photomask 60 is maintained in an amorphous state until it is subjected to etching.
【００２５】次に、エッチングに際しては、有機系の酸
によってエッチングする。好ましいエッチャント６２は
シュウ酸であり、カルボン基（−ＣＯＯＨ）をもつその
他の有機酸、例えば、マロン酸、マレイン酸、クエン
酸、酢酸、サリチル酸、マルキル酢酸等、及びその誘導
体も使用できる。有機系の酸からなるエッチャント６２
を使用することにより、画素電極１８をその下地層に対
して選択性よくエッチングすることができ、その下地層
であるパッシベーション膜３４やドレインバスライン１
４を傷めることがなくなり、低抵抗を実現できるアルミ
ニウムをドレインバスライン１４のために使用できるよ
うになった。Next, in etching, an organic acid is used for etching. A preferred etchant 62 is oxalic acid, and other organic acids having a carboxylic group (—COOH), such as malonic acid, maleic acid, citric acid, acetic acid, salicylic acid, and malkylacetic acid, and derivatives thereof can also be used. Etchant 62 consisting of organic acid
Is used, the pixel electrode 18 can be etched with high selectivity with respect to the underlying layer, and the passivation film 34 and the drain bus line 1 which are the underlying layer can be etched.
It is possible to use aluminum for the drain bus line 14 because aluminum which can realize low resistance is not damaged.
【００２６】さらに、エッチングに際して、有機系の酸
からなるエッチャント６２の温度を５０℃以下に維持し
ながら、非晶質状態のＩＴＯにエッチングすることによ
って、高いエッチングレートで、サイドエッチングのな
い、フォトマスク６０とほとんど一致した形状で画素電
極１８をパターニングできることが分かった。このた
め、エッチング工程をよりスムーズに実施できるととも
に、下地層への影響はますます小さくなった。Further, during the etching, the amorphous ITO is etched while maintaining the temperature of the etchant 62 made of an organic acid at 50 ° C. or lower, so that a high etching rate and no photo-etching can be obtained. It has been found that the pixel electrode 18 can be patterned in a shape that substantially matches the mask 60. For this reason, the etching process can be performed more smoothly, and the influence on the underlayer is further reduced.
【００２７】さらに、エッチング後に非晶質状態の画素
電極１８を結晶状態にするために熱処理を行う。上記し
たように、ＩＴＯの結晶化の転移点は１５０〜２００℃
であるから、実施例においては２００℃で熱処理を行っ
た。これによって、品質の優れた画素電極１８を形成で
きた。液晶表示装置は、上記した薄膜トランジスタ基板
の製造方法を用いて製造される。Further, after the etching, heat treatment is performed to bring the amorphous pixel electrode 18 into a crystalline state. As described above, the transition point of crystallization of ITO is 150 to 200 ° C.
Therefore, in the example, the heat treatment was performed at 200 ° C. As a result, the pixel electrode 18 having excellent quality could be formed. The liquid crystal display device is manufactured using the above-described manufacturing method of the thin film transistor substrate.
【００２８】[0028]
【発明の効果】以上説明したように、本発明によれば、
製造工程を簡単化でき、あるいは画素電極を確実に且つ
高いスループットで形成することができる。As described above, according to the present invention,
The manufacturing process can be simplified, or the pixel electrode can be reliably formed with high throughput.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の実施例の薄膜トランジスタ基板を示す
平面図である。FIG. 1 is a plan view showing a thin film transistor substrate of an embodiment of the present invention.
【図２】図１の線II─IIに沿った断面図である。FIG. 2 is a sectional view taken along the line II-II in FIG.
【図３】図１の線III ─III に沿った断面図である。3 is a cross-sectional view taken along the line III-III in FIG.
【図４】図１の薄膜トランジスタ基板の製造手順を示す
図である。FIG. 4 is a diagram showing a manufacturing procedure of the thin film transistor substrate of FIG.
【図５】素子分離用穴の特徴を説明する図である。FIG. 5 is a diagram for explaining the features of element isolation holes.
【図６】本発明の実施例の薄膜トランジスタ基板を示す
平面図である。FIG. 6 is a plan view showing a thin film transistor substrate according to an embodiment of the present invention.
【図７】本発明の実施例の薄膜トランジスタ基板のエッ
チングを示す図である。FIG. 7 is a diagram showing etching of a thin film transistor substrate according to an embodiment of the present invention.
１０…薄膜トランジスタ基板 １２…ドレインバスライン １４…ゲートバスライン １６…薄膜トランジスタ １８…画素電極 ２４…半導体膜 ２６…チャネル保護膜 ３４…パッシベーション膜（絶縁膜） ３６…コンタクトホール ５０…素子分離用穴 10 ... Thin-film transistor substrate 12 ... Drain bus line 14 ... Gate bus line 16 ... Thin film transistor 18 ... Pixel electrode 24 ... Semiconductor film 26 ... Channel protective film 34 ... Passivation film (insulating film) 36 ... Contact hole 50 ... Element separation hole
───────────────────────────────────────────────────── フロントページの続き (72)発明者 廣田 四郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田中 義規 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 井上 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星野 淳之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡辺 和広 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 喜田 哲也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 Ｆターム(参考） 2H092 HA04 JA26 JA28 JA34 JB22 JB31 MA05 MA18 MA19 MA29 NA27 NA29 5F110 AA16 BB01 CC07 DD02 EE03 EE04 EE14 EE44 FF03 FF30 GG02 GG15 GG45 HK04 HK09 HK21 NN02 NN12 NN24 NN35 NN72 NN73 QQ01 QQ12 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Shiro Hirota 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Within Fujitsu Limited (72) Inventor Yoshinori Tanaka 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Within Fujitsu Limited (72) Inventor Jun Inoue 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Within Fujitsu Limited (72) Inventor Atsushi Hoshino 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Within Fujitsu Limited (72) Inventor Kazuhiro Watanabe 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Within Fujitsu Limited (72) Inventor Tetsuya Kida 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Within Fujitsu Limited F-term (reference) 2H092 HA04 JA26 JA28 JA34 JB22 JB31 MA05 MA18 MA19 MA29 NA27 NA29 5F110 AA16 BB01 CC07 DD02 EE03 EE04 EE14 EE44 FF03 FF30 GG02 GG15 GG45 HK04 HK09 HK21 NN02 NN12 NN24 NN35 NN72 NN73 QQ01 QQ12
Claims (7)
ンと交差して配置されたドレインバスラインと、該ゲー
トバスラインと該ドレインバスラインとの交差部に配置
された薄膜トランジスタ及び画素電極とからなる薄膜ト
ランジスタ基板の製造方法において、 画素電極の材料層を非晶質状態で成膜する工程と、 該画素電極の材料層を有機系の酸によってエッチングす
る工程と、 エッチング後に非晶質状態の画素電極を結晶状態にする
ために熱処理を行う工程とを含むことを特徴とする薄膜
トランジスタ基板の製造方法。1. A gate bus line, a drain bus line arranged so as to intersect with the gate bus line, and a thin film transistor and a pixel electrode arranged at an intersection of the gate bus line and the drain bus line. In the method of manufacturing a thin film transistor substrate, a step of forming a material layer of a pixel electrode in an amorphous state, a step of etching the material layer of the pixel electrode with an organic acid, and a pixel electrode in an amorphous state after etching And a step of performing heat treatment to bring the film into a crystalline state.
極層であるゲートバスラインと前記ゲートバスライン上
に形成される第一の絶縁層であるゲート絶縁膜、前記ゲ
ートバスラインと交差して前記ゲート絶縁膜上に配置さ
れた第二の電極層であるドレインバスラインと、前記ゲ
ートバスラインと前記ドレインバスラインとの交差部に
配置された薄膜トランジスタ及び前記薄膜トランジスタ
上に形成された第二の絶縁層である保護膜上に形成され
る第三の電極層である透明画素電極が前記第二の絶縁膜
に形成されたコンタクトホールを介して前記薄膜トラン
ジスタと電気的に接続される薄膜トランジスタ基板の製
造方法において、前記透明画素電極の材料層を非晶質状
態で成膜する工程と、前記透明画素電極の材料層を有機
系の酸によってエッチングする工程と、エッチング後に
非晶質状態の前記透明画素電極を結晶状態にするために
熱処理を行うことを特徴とする薄膜トランジスタ基板の
製造方法。2. A gate bus line which is a first electrode layer formed on an insulating transparent substrate, a gate insulating film which is a first insulating layer formed on the gate bus line, and the gate bus line. A drain bus line that is a second electrode layer that intersects and is disposed on the gate insulating film, a thin film transistor disposed at an intersection of the gate bus line and the drain bus line, and the thin film transistor formed on the thin film transistor. A thin film transistor in which a transparent pixel electrode, which is a third electrode layer formed on a protective film which is a second insulating layer, is electrically connected to the thin film transistor through a contact hole formed in the second insulating film. In the method of manufacturing a substrate, a step of forming a material layer of the transparent pixel electrode in an amorphous state, and etching the material layer of the transparent pixel electrode with an organic acid. A method of manufacturing a thin film transistor substrate, which comprises a step of etching and a heat treatment for making the transparent pixel electrode in an amorphous state into a crystalline state after etching.
も一方の材料にＡｌが含まれることを特徴とする、請求
項１又は２に記載の薄膜トランジスタ基板の製造方法。3. The method of manufacturing a thin film transistor substrate according to claim 1, wherein the material of at least one of the first and second electrodes contains Al.
３の１項に記載の薄膜トランジスタ基板の製造方法。4. The method of manufacturing a thin film transistor substrate according to claim 1, wherein the organic acid is oxalic acid.
ング液の温度を５０℃以下に維持することを特徴とする
請求項１から４の１項に記載の薄膜トランジスタ基板の
製造方法。5. The method of manufacturing a thin film transistor substrate according to claim 1, wherein ultrasonic waves are added during etching and the temperature of the etching solution is maintained at 50 ° C. or lower.
ほとんど同じパターンの画素電極である、請求項１から
５の１項に記載の薄膜トランジスタ基板の製造方法。6. The method of manufacturing a thin film transistor substrate according to claim 1, wherein the pixel electrode has substantially the same pattern as a photomask without side etching.
ランジスタ基板の製造方法を用いて製造される液晶表示
装置。7. A liquid crystal display device manufactured by using the method of manufacturing the thin film transistor substrate according to claim 1. Description:
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