JP2003297866A - Method of manufacturing flip chip type ic - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、回路基板へのフェ
ースダウンボンディングに用いられるフリップチップ型
ＩＣの製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flip chip type IC used for face down bonding on a circuit board.
【０００２】[0002]
【従来の技術】従来より、回路パターンを有した回路基
板の上面に、ＩＣをフェースダウンボンディングするこ
と、即ち、ＩＣの集積回路が形成された面を回路基板と
対向させた状態でＩＣを回路基板上に実装することが行
なわれている。2. Description of the Related Art Conventionally, an IC is face-down bonded onto the upper surface of a circuit board having a circuit pattern, that is, the IC is circuited with the surface of the IC on which the integrated circuit is formed facing the circuit board. It is mounted on a board.
【０００３】かかるフェースダウンボンディングに用い
られるＩＣはフリップチップ型ＩＣと呼ばれ、その端子
を回路基板上の回路パターンに対し半田を介して接続さ
せるようにしたものが一般的であった。An IC used for such face-down bonding is called a flip-chip type IC, and its terminals are generally connected to a circuit pattern on a circuit board via solder.
【０００４】このような従来のフリップチップ型ＩＣと
しては、例えば図４に示す如く、集積回路が設けられて
いるシリコン基板２１の一主面に、ニッケル等から成る
複数個のバリアメタル層２２を、またバリアメタル層２
２の存在しない領域に窒化珪素等から成るパッシベーシ
ョン層２３をそれぞれ被着させるとともに、バリアメタ
ル層２２上に略球状の半田バンプ２４を選択的に形成し
た構造のものが知られており、かかるフリップチップ型
ＩＣを回路基板上に実装する場合は、フリップチップ型
ＩＣの半田バンプ２４が回路基板上の対応する回路パタ
ーンと対向するようにしてフリップチップ型ＩＣを回路
基板上に載置させ、しかる後、半田バンプ２４を高温で
加熱・溶融させることによってフリップチップ型ＩＣの
バリアメタル層２２が回路基板上の回路パターンに半田
接合される。In such a conventional flip-chip type IC, for example, as shown in FIG. 4, a plurality of barrier metal layers 22 made of nickel or the like are provided on one main surface of a silicon substrate 21 on which an integrated circuit is provided. , Again barrier metal layer 2
There is known a structure in which a passivation layer 23 made of silicon nitride or the like is deposited on a region where 2 does not exist and a substantially spherical solder bump 24 is selectively formed on the barrier metal layer 22. When the chip type IC is mounted on the circuit board, the flip chip type IC is placed on the circuit board so that the solder bumps 24 of the flip chip type IC face the corresponding circuit patterns on the circuit board. Then, the solder bumps 24 are heated and melted at a high temperature, so that the barrier metal layer 22 of the flip-chip type IC is solder-bonded to the circuit pattern on the circuit board.
【０００５】そして上述のフリップチップ型ＩＣは、通
常、複数個の区画に区分されたシリコンウェハを、隣接
する区画間に形成されたスクライブラインに沿ってダイ
シングすることで一度に複数個のフリップチップ型ＩＣ
を製造する“複数個取り”の手法により製作されてい
る。The above-mentioned flip-chip type IC is usually a plurality of flip-chip ICs at one time by dicing a silicon wafer divided into a plurality of sections along scribe lines formed between adjacent sections. Type IC
It is manufactured by the "plurality" method of manufacturing.
【０００６】この“複数個取り”では、まず、（１）シ
リコンウェハの一主面を複数個の区画に区分するととも
に、該各区画の内側で隣接する区画との境界部近傍に複
数個のバリアメタル層２２を、該バリアメタル層２２の
存在しない領域にパッシベーション層２３をそれぞれ被
着させ、（２）次に前記境界部に位置するパッシベーシ
ョン層２３を境界部に沿って帯状に除去することで隣接
する区画間に溝状のスクライブラインを幅広に形成し、
（３）次にバリアメタル層２２上に、従来周知のスクリ
ーン印刷等によって半田ペーストを印刷・塗布し、更に
これをリフローすることによってバリアメタル層２３上
に半田バンプ２４を形成し、（４）最後にシリコンウェ
ハをスクライブラインに沿ってダイシングし、シリコン
ウェハを区画毎に分割することによって複数個のフリッ
プチップ型ＩＣが同時に得られる。In this "plurality of pieces", first, (1) one main surface of a silicon wafer is divided into a plurality of sections, and a plurality of sections are provided in the vicinity of a boundary between adjacent sections inside each section. The barrier metal layer 22 is coated with a passivation layer 23 in a region where the barrier metal layer 22 does not exist, and then (2) the passivation layer 23 located at the boundary is stripped along the boundary. Form a groove-shaped scribe line wide between adjacent sections with
(3) Next, a solder paste is printed / applied on the barrier metal layer 22 by conventionally known screen printing or the like, and the solder paste is further reflowed to form solder bumps 24 on the barrier metal layer 23. (4) Finally, the silicon wafer is diced along the scribe lines, and the silicon wafer is divided into sections to obtain a plurality of flip-chip type ICs at the same time.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上述し
た従来のフリップチップ型ＩＣにおいては、バリアメタ
ル層２２がスクライブラインの近傍に配されていること
から、その製造に際してバリアメタル層２２上に半田ペ
ーストを塗布したとき、半田ペーストの一部がスクライ
ブラインの内部に流れ込んでしまうことがある。その場
合、半田ペーストの塗布量が大となってバリアメタル層
２２上に設けられる半田バンプ２４の体積が過度に大き
くなる不都合があり、かかるフリップチップ型ＩＣを回
路基板上に搭載した場合、半田バンプ２４の体積バラツ
キに起因したフリップチップ型ＩＣの搭載不良が誘発さ
れる欠点を有していた。However, in the above-mentioned conventional flip-chip type IC, since the barrier metal layer 22 is disposed in the vicinity of the scribe line, the solder paste is formed on the barrier metal layer 22 during the manufacturing thereof. When applied, a part of the solder paste may flow into the scribe line. In that case, there is a disadvantage that the amount of the solder paste applied becomes large and the volume of the solder bumps 24 provided on the barrier metal layer 22 becomes excessively large. When such a flip-chip type IC is mounted on a circuit board, the solder bumps are not soldered. There is a drawback that mounting failure of the flip chip type IC is caused due to the volume variation of the bumps 24.
【０００８】本発明は上記欠点に鑑み案出されたもの
で、その目的は、バリアメタル層上に所望する体積の半
田バンプを形成することにより、回路基板上へ良好にフ
ェースダウンボンディングすることができるフリップチ
ップ型ＩＣを得ることが可能なフリップチップ型ＩＣの
製造方法を提供することにある。The present invention has been devised in view of the above-mentioned drawbacks, and an object of the present invention is to form a desired volume of solder bumps on a barrier metal layer, thereby facilitating face-down bonding on a circuit board. It is an object of the present invention to provide a method for manufacturing a flip-chip type IC capable of obtaining a possible flip-chip type IC.
【０００９】[0009]
【課題を解決するための手段】本発明のフリップチップ
型ＩＣの製造方法は、シリコンウェハの一主面を複数個
の区画に区分するとともに、該各区画の内側で隣接する
区画との境界部近傍に複数個のバリアメタル層を被着さ
せ、該バリアメタル層の存在しない領域にパッシベーシ
ョン層を被着させる工程と、前記境界部の幅方向の両端
に位置するパッシベーション層を境界部に沿って帯状に
除去することで隣接する区画間に一対の溝を形成する工
程と、前記バリアメタル層上から一対の溝間に位置する
パッシベーション層上にかけて半田ペーストを孔版印刷
にて印刷・塗布し、これをリフローすることによってバ
リアメタル層上に半田バンプを形成する工程と、前記シ
リコンウェハを一対の溝間でダイシングし、シリコンウ
ェハを区画毎に分割することにより複数個のフリップチ
ップ型ＩＣを得る工程と、を含むことを特徴とするもの
である。According to a method of manufacturing a flip-chip type IC of the present invention, one main surface of a silicon wafer is divided into a plurality of sections, and the boundary between adjacent sections inside each section. A step of depositing a plurality of barrier metal layers in the vicinity and depositing a passivation layer in a region where the barrier metal layer does not exist; and a step of applying passivation layers located at both ends in the width direction of the boundary part along the boundary part. A step of forming a pair of grooves between adjacent sections by removing in a strip shape, and a solder paste is printed and applied by stencil printing on the passivation layer located between the barrier metal layer and the pair of grooves, Forming a solder bump on the barrier metal layer by reflowing, and dicing the silicon wafer between a pair of grooves to divide the silicon wafer into sections. It is characterized in that comprises the steps of obtaining a plurality of flip-chip type IC, and by.
【００１０】また本発明のフリップチップ型ＩＣの製造
方法は、前記溝の幅が５μｍ〜３０μｍであることを特
徴とするものである。The method of manufacturing a flip chip type IC of the present invention is characterized in that the width of the groove is 5 μm to 30 μm.
【００１１】本発明のフリップチップ型ＩＣの製造方法
によれば、シリコンウェハ一主面の隣接する区画間に、
パッシベーション層の一部を除去して一対の溝を形成
し、この２つの溝間でシリコンウェハをダイシングする
ことによってフリップチップ型ＩＣを多数個取りするよ
うにしたことから、半田バンプの形成にあたってバリア
メタル層上に半田ペーストを塗布した際、半田ペースト
の一部が区画の外側へ向かって流れようとしても、その
流れは隣接する区画間に設けた一対の溝のうち手前の溝
によって良好に堰き止められ、半田ペーストが溝よりも
外側へ拡がろうとするのを有効に防止することができ
る。従って、各バリアメタル層上に塗布される半田ペー
ストの体積は略等しく制御されるようになり、半田バン
プの大きさも略一定として、回路基板へのフェースダウ
ンボンディングに必要な所望体積の半田バンプを備えた
フリップチップ型ＩＣを得ることができるようになる。According to the method of manufacturing a flip-chip type IC of the present invention, between the adjacent sections of the main surface of the silicon wafer,
A part of the passivation layer is removed to form a pair of grooves, and a silicon wafer is diced between the two grooves to obtain a large number of flip-chip type ICs. When the solder paste is applied on the metal layer, even if part of the solder paste tries to flow toward the outside of the compartment, the flow is well damped by the front groove of the pair of grooves provided between the adjacent compartments. It is possible to effectively prevent the solder paste from spreading out of the groove. Therefore, the volume of the solder paste applied on each barrier metal layer is controlled to be substantially equal, and the size of the solder bump is also made substantially constant, so that the solder bump having a desired volume necessary for face-down bonding to the circuit board is formed. It becomes possible to obtain a flip-chip type IC provided with the IC.
【００１２】[0012]
【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。図１は本発明の製造方法によって製
作したフリップチップ型ＩＣの断面図であり、図中の１
はシリコン基板、２は回路パターン、３はバリアメタル
層、４はパッシベーション層、５は半田バンプである。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described below in detail with reference to the accompanying drawings. FIG. 1 is a sectional view of a flip-chip type IC manufactured by the manufacturing method of the present invention.
Is a silicon substrate, 2 is a circuit pattern, 3 is a barrier metal layer, 4 is a passivation layer, and 5 is a solder bump.
【００１３】前記シリコン基板１は、単結晶シリコンか
ら成り、その一主面には半導体素子（図示せず）やアル
ミニウム等から成る回路パターン２が高密度に形成さ
れ、この回路パターン２上には複数個のバリアメタル層
３が、またバリアメタル層３の存在しない領域にはパッ
シベーション層４がそれぞれ被着・形成されている。The silicon substrate 1 is made of single crystal silicon, and a circuit pattern 2 made of a semiconductor element (not shown), aluminum or the like is densely formed on one main surface thereof, and the circuit pattern 2 is formed on the circuit pattern 2. A plurality of barrier metal layers 3 are deposited and a passivation layer 4 is deposited and formed in regions where the barrier metal layers 3 do not exist.
【００１４】前記シリコン基板１は、半導体素子や回路
パターン２，バリアメタル層３，パッシベーション層４
等を支持するための支持母材として機能するものであ
る。The silicon substrate 1 includes a semiconductor element, a circuit pattern 2, a barrier metal layer 3, and a passivation layer 4.
It functions as a support base material for supporting the above.
【００１５】また前記シリコン基板１上のバリアメタル
層３は、例えば、シリコン基板１側から亜鉛（Ｚｎ）、
ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層させた３層
構造を有し、フリップチップ型ＩＣを回路基板上に実装
する際、バリアメタル層３上に設けられる半田バンプ５
の溶融に伴って回路パターン２を形成するアルミニウム
等に半田食われが生じるのを有効に防止する作用を為
す。The barrier metal layer 3 on the silicon substrate 1 is, for example, zinc (Zn) from the silicon substrate 1 side.
Solder bumps 5 having a three-layer structure in which nickel (Ni) and gold (Au) are sequentially stacked and provided on the barrier metal layer 3 when the flip-chip type IC is mounted on the circuit board.
This effectively prevents solder erosion from occurring in the aluminum or the like forming the circuit pattern 2 due to the melting.
【００１６】尚、前記バリアメタル層３の厚みは、全体
で例えば１μｍ〜４μｍに設定される。The thickness of the barrier metal layer 3 is set to, for example, 1 μm to 4 μm as a whole.
【００１７】一方、前記パッシベーション層４は、シリ
コン基板一主面の半導体素子や回路パターン２を大気と
良好に遮断することで、半導体素子や回路パターン２が
大気中に含まれている水分等の接触により腐食されるの
を有効に防止するためのものであり、例えば、窒化珪素
（Ｓｉ3Ｎ4）等の封止性に優れた電気絶縁材料により形
成され、その厚みは例えば０．５μｍ〜１．５μｍに設
定される。On the other hand, the passivation layer 4 satisfactorily shields the semiconductor element and the circuit pattern 2 on the one main surface of the silicon substrate from the atmosphere, thereby preventing the semiconductor element and the circuit pattern 2 from containing moisture and the like contained in the atmosphere. It is for effectively preventing corrosion by contact, and is formed of, for example, an electrically insulating material having an excellent sealing property such as silicon nitride (Si 3 N 4 ) and has a thickness of, for example, 0.5 μm to It is set to 1.5 μm.
【００１８】そして、先に述べたバリアメタル層３の各
上面には略球状の半田バンプ５が個々に形成される。前
記半田バンプ５は、錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃ
ｕ）とを９６．５：３．０：０．５の比率で溶融・固化
させた金属接合用の合金であり、フリップチップ型ＩＣ
を回路基板上に実装する際、炉の中で加熱されることに
よって溶融し、フリップチップ型ＩＣを回路基板上にフ
ェースダウンボンディングする際、フリップチップ型Ｉ
Ｃの回路パターン２と回路基板上の回路パターンとを半
田接合させるようになっている。Then, a substantially spherical solder bump 5 is individually formed on each upper surface of the barrier metal layer 3 described above. The solder bumps 5 are made of tin (Sn), silver (Ag), copper (C).
u) and 96.5: 3.0: 0.5 are melted and solidified alloys for metal joining, which are flip chip type ICs.
When mounted on a circuit board, it is melted by being heated in a furnace, and when the flip-chip type IC is face-down bonded on the circuit board, the flip-chip type I
The C circuit pattern 2 and the circuit pattern on the circuit board are soldered to each other.
【００１９】尚、上述した半田バンプ５やパッシベーシ
ョン層４の表面には、図示しないロジン系のフラックス
等が薄く被着され、このフラックスによって、回路基板
に対する半田付けの際、金属表面が清浄され、金属表面
が酸化膜の存在しない良好な状態に維持される。The surface of the solder bumps 5 and the passivation layer 4 described above is thinly coated with a rosin-based flux or the like (not shown), and the flux cleans the metal surface during soldering to the circuit board. The metal surface is kept in a good condition without any oxide film.
【００２０】かくして上述したフリップチップ型ＩＣ
は、その一主面に設けられている多数の半田バンプ５が
回路基板上の対応する回路パターンと対向するようにし
て回路基板上に載置させ、しかる後、半田バンプ５を高
温で加熱・溶融させるとともに、該溶融した半田を回路
基板上の回路パターン等に半田接合させることによって
回路基板上に実装される。Thus, the flip chip type IC described above
Is placed on the circuit board so that a large number of solder bumps 5 provided on one main surface thereof face the corresponding circuit patterns on the circuit board, and then the solder bumps 5 are heated at a high temperature. It is mounted on the circuit board by melting and soldering the melted solder to a circuit pattern or the like on the circuit board.
【００２１】次に上述したフリップチップ型ＩＣの製造
方法について図２及び図３を用いて説明する。Next, a method of manufacturing the above flip-chip type IC will be described with reference to FIGS.
【００２２】（１）まずシリコンウェハ１ａを準備し、
その一主面に、図２（ａ）に示す如く、半導体素子や回
路パターン２，パッシベーション層４等をそれぞれ形成
する。(1) First, a silicon wafer 1a is prepared,
As shown in FIG. 2A, a semiconductor element, a circuit pattern 2, a passivation layer 4, etc. are respectively formed on the one main surface.
【００２３】前記シリコンウェハ１ａは、まず従来周知
のチョコラルスキー法（引き上げ法）等によって単結晶
シリコンのインゴット（塊）を形成し、これを所定厚み
にスライスした上、表面を研磨することによって製作さ
れる。The silicon wafer 1a is manufactured by first forming an ingot (lump) of single crystal silicon by the well-known Czochralski method (pulling method) or the like, slicing this into a predetermined thickness, and polishing the surface. To be done.
【００２４】かかるシリコンウェハ１ａは、その一主面
が、後述する一対の溝７ａ，７ｂによって、マトリクス
状に配された複数個の区画に区分されるようになってお
り、各区画内に上述した半導体素子、回路パターン２及
びパッシベーション層４がそれぞれ形成される。One main surface of the silicon wafer 1a is divided into a plurality of compartments arranged in a matrix by a pair of grooves 7a and 7b which will be described later. The semiconductor element, the circuit pattern 2 and the passivation layer 4 are formed respectively.
【００２５】また前記シリコンウェハ１ａの一主面上に
設けられる半導体素子及び回路パターン２は従来周知の
半導体製造技術、薄膜形成技術、フォトエッチング技術
等を採用することによってシリコンウェハ１ａの一主面
に高密度にパターン形成される。The semiconductor element and the circuit pattern 2 provided on the one main surface of the silicon wafer 1a are formed by adopting conventionally known semiconductor manufacturing technology, thin film forming technology, photoetching technology or the like. Is densely patterned.
【００２６】一方、前記パッシベーション層４は、従来
周知の薄膜形成技術、例えば、真空蒸着法やスパッタリ
ング法等を採用し、シリコンウェハ１ａの一主面全域に
わたり窒化珪素等の電気絶縁材料を例えば２μｍ〜５μ
ｍの厚みに被着させることによって形成される。On the other hand, the passivation layer 4 is formed by a well-known thin film forming technique such as a vacuum deposition method or a sputtering method, and is made of an electrically insulating material such as silicon nitride having a thickness of, for example, 2 μm over one main surface of the silicon wafer 1a. ~ 5μ
It is formed by depositing to a thickness of m.
【００２７】（２）次に図２（ｂ）に示す如く、前記パ
ッシベーション層４を従来周知のフォトリソグラフィー
及びエッチング技術を採用することによって所定パター
ンに加工する。(2) Next, as shown in FIG. 2B, the passivation layer 4 is processed into a predetermined pattern by adopting conventionally known photolithography and etching techniques.
【００２８】前記パッシベーション層４は、後述するバ
リアメタル層３の形成部位に穴あけを行うとともに、隣
接する区画間で境界部の幅方向両端部を帯状にエッチン
グ除去することによってパターン形成され、これによっ
てパッシベーション層４には、隣接する区画間の境界部
に沿った一対の溝７ａ，７ｂ（図３参照）と、バリアメ
タル層３の形成部位に複数個の開口とがそれぞれ形成さ
れる。The passivation layer 4 is formed by forming a hole in a portion where a barrier metal layer 3 to be described later is formed and by patterning by etching away both ends in the width direction of the boundary between adjacent sections, thereby forming a pattern. The passivation layer 4 is formed with a pair of grooves 7a and 7b (see FIG. 3) along the boundary between adjacent sections, and a plurality of openings at the formation site of the barrier metal layer 3.
【００２９】このようなパッシベーション層４の溝７
ａ，７ｂは、その幅寸法が例えば５μｍ〜３０μｍに設
定され、この２つの溝７ａ，７ｂ間には３０μｍ〜９０
μｍの間隔が設けられる。The groove 7 of the passivation layer 4 as described above.
The width dimensions of the a and 7b are set to, for example, 5 μm to 30 μm, and the gap between the two grooves 7a and 7b is 30 μm to 90 μm.
A spacing of μm is provided.
【００３０】（３）次に上述したパッシベーション層４
の開口の内側にバリアメタル層３を形成する。(3) Next, the passivation layer 4 described above
A barrier metal layer 3 is formed inside the opening.
【００３１】前記バリアメタル層３は、従来周知の無電
解めっき等を採用し、開口の内側に露出した回路パター
ン２上にＺｎ、Ｎｉ及びＡｕを順次被着させることによ
って全体が略円柱状をなすように形成される。The barrier metal layer 3 is formed in a generally cylindrical shape by adopting conventionally known electroless plating or the like, and sequentially depositing Zn, Ni, and Au on the circuit pattern 2 exposed inside the opening. It is shaped like an eggplant.
【００３２】尚、このようなバリアメタル層３は、その
多くが隣接する区画との境界部近傍に該境界部に沿って
配置されることとなる。Many of such barrier metal layers 3 are arranged in the vicinity of the boundary with the adjacent partition along the boundary.
【００３３】（４）次に図２（ｃ）に示す如く、半田ペ
ースト５’を孔版印刷にてバリアメタル層３上に印刷・
塗布し、これをリフローする。(4) Next, as shown in FIG. 2C, solder paste 5'is printed on the barrier metal layer 3 by stencil printing.
Apply and reflow.
【００３４】前記半田ペースト５’としては、粒径２μ
ｍ〜１２μｍの多数の半田粒子にロジン系フラックス、
イソプロピルアルコール（ＩＰＡ）等の有機溶剤を添加
・混合して、所定の粘度に調整したものが用いられ、ま
た孔版印刷に用いる孔版としては、例えばステンレス鋼
等で形成されたメタルマスク等が用いられる。かかる孔
版には、バリアメタル層３のパターンに対応して、該パ
ターンよりも一回り大きく形成された複数個のパターン
孔が形成されており、これらのパターン孔は従来周知の
フォトエッチングやレーザー加工等を採用することによ
って高精度に穿設される。The solder paste 5'has a particle size of 2 μm.
rosin-based flux on many solder particles of m to 12 μm,
An organic solvent such as isopropyl alcohol (IPA) is added and mixed to have a predetermined viscosity, and a stencil used for stencil printing is, for example, a metal mask made of stainless steel or the like. . A plurality of pattern holes, which are slightly larger than the pattern, are formed in the stencil corresponding to the pattern of the barrier metal layer 3. These pattern holes are conventionally well-known photoetching or laser processing. By adopting the above, etc., it is drilled with high precision.
【００３５】前記半田ペースト５’をシリコンウェハ１
ａ上に塗布する際は、まず（３）の工程で得たバリアメ
タル層付のシリコンウェハ１ａを孔版印刷機のステージ
に載置・固定し、次に上述の孔版を、個々のパターン孔
が対応するバリアメタル層３上に位置するようにしてシ
リコンウェハ１ａ上に配設し、しかる後、孔版上に配置
されたスキージを半田ペースト５’と共に移動させるこ
とにより半田ペースト５’が孔版のパターン孔を介して
バリアメタル層３上からその周辺、具体的には、バリア
メタル層３上から一対の溝７ａ，７ｂ間に位置するパッ
シベーション層４上にかけて印刷・塗布される。The solder paste 5'is applied to the silicon wafer 1
When coating on a, first, the silicon wafer 1a with a barrier metal layer obtained in the step (3) is placed and fixed on the stage of a stencil printer, and then the above-mentioned stencil is formed into individual pattern holes. The solder paste 5 ′ is arranged on the silicon wafer 1a so as to be positioned on the corresponding barrier metal layer 3, and then the squeegee arranged on the stencil is moved together with the solder paste 5 ′ so that the solder paste 5 ′ is a stencil pattern. Printing and coating are performed from above the barrier metal layer 3 through the holes, specifically, from above the barrier metal layer 3 to the passivation layer 4 located between the pair of grooves 7a and 7b.
【００３６】ここで、シリコンウェハ１ａ上に塗布した
半田ペースト５’の一部が区画の外側へ向かって流れよ
うとしても、その流れは手前の溝７ａ（もしくは７ｂ）
によって良好に堰き止められ、半田ペースト５’が手前
の溝７ａ（もしくは７ｂ）よりも外側へ拡がろうとする
のを有効に防止することができる。Here, even if a part of the solder paste 5'applied on the silicon wafer 1a tries to flow toward the outside of the compartment, the flow thereof is the groove 7a (or 7b) in the front.
It is possible to effectively prevent the solder paste 5 ′ from spreading to the outside of the groove 7a (or 7b) on the front side by effectively damming the solder paste 5 ′.
【００３７】また上記半田ペースト５’のリフローは、
例えば２３０℃〜２６０℃の温度で行なわれ、これによ
って半田ペースト５’中の有機溶剤が蒸発するとともに
半田粒子同士が相互に溶融・結合し、各バリアメタル層
３上に図２（ｄ）に示す如き略球状の半田バンプ５が形
成される。The reflow of the solder paste 5'is
For example, it is performed at a temperature of 230 ° C. to 260 ° C. As a result, the organic solvent in the solder paste 5 ′ is evaporated and the solder particles are melted and bonded to each other, and each of the barrier metal layers 3 is shown in FIG. As shown, a substantially spherical solder bump 5 is formed.
【００３８】これにより、シリコンウェハ１ａの一主面
上には、回路基板へのフェースダウンボンディングに必
要な所望体積の半田バンプ５が形成されることとなる。As a result, the solder bumps 5 having a desired volume necessary for face-down bonding to the circuit board are formed on one main surface of the silicon wafer 1a.
【００３９】（５）そして最後に、図２（ｅ）に示す如
く、シリコンウェハ１ａを一対の溝７ａ、７ｂ間でダイ
シングする。(5) And finally, as shown in FIG. 2 (e), the silicon wafer 1a is diced between the pair of grooves 7a, 7b.
【００４０】このダイシングは、例えば、回転可能に支
持されたダイヤモンドブレードを具備するカッティング
装置等を用いて行なわれ、これによりシリコンウェハ１
ａが区画毎に分割されて、複数個のフリップチップ型Ｉ
Ｃが同時に得られる。This dicing is performed by using, for example, a cutting device equipped with a rotatably supported diamond blade, whereby the silicon wafer 1
a is divided into sections, and a plurality of flip chip type I
C is obtained at the same time.
【００４１】尚、本発明は上述の実施形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲において
種々の変更、改良等が可能である。The present invention is not limited to the above-described embodiment, and various changes and improvements can be made without departing from the gist of the present invention.
【００４２】例えば、上述の実施形態においては、孔版
としてメタルマスクを用いるようにしたが、これに代え
て、ポリエステル樹脂等で形成された他のスクリーン版
を用いても構わない。For example, in the above-described embodiment, the metal mask is used as the stencil, but instead of this, another screen plate made of polyester resin or the like may be used.
【００４３】[0043]
【発明の効果】本発明のフリップチップ型ＩＣの製造方
法によれば、シリコンウェハ一主面の隣接する区画間
に、パッシベーション層の一部を除去して一対の溝を形
成し、この２つの溝間でシリコンウェハをダイシングす
ることによってフリップチップ型ＩＣを多数個取りする
ようにしたことから、半田バンプの形成にあたってバリ
アメタル層上に半田ペーストを塗布した際、半田ペース
トの一部が区画の外側へ向かって流れようとしても、そ
の流れは隣接する区画間に設けた一対の溝のうち手前の
溝によって良好に堰き止められ、半田ペーストが溝より
も外側へ拡がろうとするのを有効に防止することができ
る。従って、各バリアメタル層上に塗布される半田ペー
ストの体積は略等しく制御されるようになり、半田バン
プの大きさも略一定として、回路基板へのフェースダウ
ンボンディングに必要な所望体積の半田バンプを備えた
フリップチップ型ＩＣを得ることができるようになる。According to the method of manufacturing a flip chip type IC of the present invention, a pair of grooves are formed by removing a part of the passivation layer between adjacent sections of the main surface of the silicon wafer. Since a large number of flip-chip type ICs are obtained by dicing a silicon wafer between the grooves, when the solder paste is applied on the barrier metal layer to form the solder bumps, a part of the solder paste is divided into partitions. Even if it tries to flow outward, the flow is effectively blocked by the front groove of the pair of grooves provided between the adjacent compartments, and the solder paste effectively tries to spread outside the groove. Can be prevented. Therefore, the volume of the solder paste applied on each barrier metal layer is controlled to be substantially equal, and the size of the solder bump is also made substantially constant, so that the solder bump having a desired volume necessary for face-down bonding to the circuit board is formed. It becomes possible to obtain a flip-chip type IC provided with the IC.
【図１】本発明の製造方法によって製作したフリップチ
ップ型ＩＣの断面図である。FIG. 1 is a cross-sectional view of a flip-chip type IC manufactured by a manufacturing method of the present invention.
【図２】（ａ）〜（ｅ）は半田バンプ５の形成方法を説
明するための工程毎の断面図である。2A to 2E are cross-sectional views in each step for explaining a method of forming the solder bump 5.
【図３】本発明の製造方法に用いられるシリコンウェハ
１ａの平面図である。FIG. 3 is a plan view of a silicon wafer 1a used in the manufacturing method of the present invention.
【図４】従来のフリップチップ型ＩＣの断面図である。FIG. 4 is a cross-sectional view of a conventional flip chip type IC.
１・・・シリコン基板 １ａ・・・シリコンウェハ ２・・・回路パターン ３・・・バリアメタル層 ４・・・パッシベーション層 ５・・・半田バンプ ５’・・・半田ペースト ７ａ、７ｂ・・・一対の溝 1 ... Silicon substrate 1a: Silicon wafer 2 ... Circuit pattern 3 ... Barrier metal layer 4 ... passivation layer 5 ... Solder bump 5 '... solder paste 7a, 7b ... a pair of grooves
Claims (2)
区分するとともに、該各区画の内側で隣接する区画との
境界部近傍に複数個のバリアメタル層を被着させ、該バ
リアメタル層の存在しない領域にパッシベーション層を
被着させる工程と、 前記境界部の幅方向の両端に位置するパッシベーション
層を境界部に沿って帯状に除去することで隣接する区画
間に一対の溝を形成する工程と、 前記バリアメタル層上から一対の溝間に位置するパッシ
ベーション層上にかけて半田ペーストを孔版印刷にて印
刷・塗布し、これをリフローすることによってバリアメ
タル層上に半田バンプを形成する工程と、 前記シリコンウェハを一対の溝間でダイシングし、シリ
コンウェハを区画毎に分割することにより複数個のフリ
ップチップ型ＩＣを得る工程と、を含むフリップチップ
型ＩＣの製造方法。1. A main surface of a silicon wafer is divided into a plurality of sections, and a plurality of barrier metal layers are deposited in the vicinity of boundaries between adjacent sections on the inside of each section. Forming a pair of grooves between adjacent sections by depositing a passivation layer in a region where no layer exists, and removing the passivation layers located at both ends in the width direction of the boundary section along the boundary section in a band shape. And a step of forming a solder bump on the barrier metal layer by printing and applying a solder paste by stencil printing on the passivation layer located between the pair of grooves from above the barrier metal layer and reflowing the paste. And dicing the silicon wafer between a pair of grooves and dividing the silicon wafer into sections to obtain a plurality of flip-chip type ICs. Method of manufacturing a flip chip type IC including.
を特徴とする請求項１に記載のフリップチップ型ＩＣの
製造方法。2. The method for manufacturing a flip-chip type IC according to claim 1, wherein the width of the groove is 5 μm to 30 μm.
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