JP2003297090A - Current sense amplifier circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a current sense amplifier circuit in which low voltage operation can be performed and a current of a memory cell stored in multi-state can be detected. <P>SOLUTION: This circuit has such constitution that an output of a source follower circuit SF consisting of a N type MOS transistor and a bias current circuit is given to gates of a pair of P type MOS transistors TP1 TP2, TP3 of which gates are connected mutually, as a circuit giving a memory cell current to a current discriminating section, also, a plurality of current discriminating sections C21, C22, C23 having reference current circuits Iref1, Iref2, Iref3 are provided for each different reference current quantity. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体記憶装置に
おける電流センスアンプ回路に関し、特に不揮発性半導
体記憶装置のメモリセルの電流を検知するための電流セ
ンスアンプ回路の改良を図ったものに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current sense amplifier circuit in a semiconductor memory device, and more particularly to an improved current sense amplifier circuit for detecting a current in a memory cell of a nonvolatile semiconductor memory device. is there.

【０００２】[0002]

【従来の技術】従来、この種の装置として、特開２００
１−２５０３９１号公報に示された電流センスアンプが
あった。図９は、上記公開公報に開示された、不揮発性
半導体記憶装置における、従来の電流センスアンプ回路
の一構成例を簡略化して示している。図９において、Ｍ
１及びＭ２はＰ型ＭＯＳトランジスタであり、夫々のソ
ースは電源ＶＤＤに接続され、トランジスタＭ１及びＭ
２のゲートはともにトランジスタＭ１のドレインである
ノードＶ２に接続されカレントミラー回路ＣＭを構成し
ている。2. Description of the Related Art Conventionally, as an apparatus of this type, Japanese Patent Laid-Open No.
There was a current sense amplifier shown in Japanese Patent Laid-Open No. 1-250391. FIG. 9 shows a simplified example of the configuration of a conventional current sense amplifier circuit in the nonvolatile semiconductor memory device disclosed in the above publication. In FIG. 9, M
1 and M2 are P-type MOS transistors, the sources of which are connected to the power supply VDD and the transistors M1 and M2.
The two gates are both connected to the node V2 which is the drain of the transistor M1 to form a current mirror circuit CM.

【０００３】Ｍ３はＮ型ＭＯＳトランジスタであり、ノ
ードＶ１はそのソースであり、ドレインはノードＶ２に
接続されている。Ｘ１はインバータ回路であり、入力は
ノードＶ１に、出力はトランジスタＭ３のゲートにそれ
ぞれ接続され、トランジスタＭ３と共に電圧クランプ回
路Ｃ１を構成している。ＭＣはデータの読出しのために
選択されたメモリセル（フローティング・ゲート型メモ
リセル）を示し、そのソースは接地電位ＶＳＳに接続さ
れ、制御ゲートは図示しないワード線駆動回路に接続さ
れ、ドレインは図示しないカラム選択回路を介してノー
ドＶ１に接続されている。M3 is an N-type MOS transistor, node V1 is its source, and its drain is connected to node V2. X1 is an inverter circuit, the input of which is connected to the node V1 and the output of which is connected to the gate of the transistor M3, which constitutes a voltage clamp circuit C1 together with the transistor M3. MC indicates a memory cell (floating gate type memory cell) selected for reading data, its source is connected to the ground potential VSS, its control gate is connected to a word line drive circuit (not shown), and its drain is shown. Not connected to the node V1 via the column selection circuit.

【０００４】Irefは参照電流回路を示し、トランジスタ
Ｍ２のドレインであるノードＶ３と、接地電位ＶＳＳと
の間に接続されている。Ｂ１はバッファ回路を示し、入
力はノードＶ３に接続され、出力をこのセンスアンプ回
路の出力端Ｖｏとしている。Iref represents a reference current circuit, which is connected between the node V3 which is the drain of the transistor M2 and the ground potential VSS. B1 indicates a buffer circuit, whose input is connected to the node V3 and whose output is the output terminal Vo of this sense amplifier circuit.

【０００５】上記構成の従来の電流センスアンプ回路を
用いた半導体記憶装置において、メモリセルＭＣにはデ
ータが記録・保持されており、読出し動作時には制御ゲ
ート及びドレインに電圧を加えることにより、記録され
たデータの値に応じて電流を流す状態と電流を流さない
状態との間で状態が変化することでデータが読み出され
る。In the semiconductor memory device using the conventional current sense amplifier circuit having the above structure, data is recorded / held in the memory cell MC, and is recorded by applying a voltage to the control gate and drain during the read operation. The data is read by changing the state between the state in which the current flows and the state in which the current does not flow according to the value of the data.

【０００６】インバータＸ１はノードＶ１の電位（以下
では、ノードＶ１の電位についてもＶ１と表記する）に
応じて、Ｎ型ＭＯＳトランジスタＭ３を制御し、その働
きにより電位Ｖ１が制御される。即ち、ノードＶ１の電
位がインバータＸ１の論理閾値電位より低い場合、イン
バータＸ１は「Ｈ」レベルを出力し、Ｎ型ＭＯＳトラン
ジスタＭ３がオンされ、ノードＶ１はチャージされる。
また、電位Ｖ１がインバータＸ１の論理閾値電位より高
い場合、インバータＸ１は「Ｌ」レベルを出力し、Ｎ型
ＭＯＳトランジスタＭ３がオフされ、チャージを停止す
る。従って、インバータＸ１は、電位Ｖ１を凡そインバ
ータＸ１の論理閾値電圧に等しくなるようにクランプす
る役割を持っている（以後、この電位をクランプＶｃと
表記する）。The inverter X1 controls the N-type MOS transistor M3 according to the potential of the node V1 (hereinafter, the potential of the node V1 is also referred to as V1), and the action thereof controls the potential V1. That is, when the potential of the node V1 is lower than the logic threshold potential of the inverter X1, the inverter X1 outputs "H" level, the N-type MOS transistor M3 is turned on, and the node V1 is charged.
When the potential V1 is higher than the logical threshold potential of the inverter X1, the inverter X1 outputs the “L” level, the N-type MOS transistor M3 is turned off, and the charging is stopped. Therefore, the inverter X1 has a role of clamping the potential V1 so as to be approximately equal to the logical threshold voltage of the inverter X1 (hereinafter, this potential is referred to as a clamp Vc).

【０００７】上記動作により電位Ｖ１が一定に保持さ
れ、メモリセルＭＣに、電流を流す状態にデータが記録
されている場合、メモリセル電流Icellは、Ｎ型ＭＯＳ
トランジスタＭ３を介して、Ｐ型トランジスタＭ１より
供給される。このとき、上記のトランジスタＭ１とＭ２
から成るカレントミラー回路ＣＭの働きにより、Ｐ型Ｍ
ＯＳトランジスタＭ１のドレイン電流、即ちメモリセル
電流Icellと等量の電流（以後、メモリセルの電流量をI
cellと表記する）をトランジスタＭ２が流すように動作
する。By the above operation, when the potential V1 is held constant and the data is recorded in the memory cell MC in a state where the current flows, the memory cell current Icell is the N-type MOS.
It is supplied from the P-type transistor M1 via the transistor M3. At this time, the above-mentioned transistors M1 and M2
By the action of the current mirror circuit CM consisting of
The drain current of the OS transistor M1, that is, a current equal to the memory cell current Icell (hereinafter, the current amount of the memory cell is I
(denoted as cell) operates so that the transistor M2 flows.

【０００８】参照電流回路Irefは、所定量の参照電流
（以後、参照電流回路Irefから供給される参照電流もIr
efと表記する）を流すように動作し、具体例としては、
ゲートに所定の電圧を加えたＮ型ＭＯＳトランジスタに
よって構成されている。そのため電位Ｖ３が或るレベル
を越える領域では定電流源として働く。よって、ノード
Ｖ３の電位は、トランジスタＭ２のドレイン電流、即ち
メモリセル電流Icellと参照電流Irefとにより定まり、
メモリセル電流Icellが参照電流Irefより少ない場合に
電位Ｖ３は低下し、逆にメモリセル電流Icellが参照電
流Irefより多い場合には高くなる。バッファ回路Ｂ１
は、上記ノードＶ３の電位を受けて、読出し結果を出力
する。The reference current circuit Iref has a predetermined amount of reference current (hereinafter, the reference current supplied from the reference current circuit Iref is also Ir.
ef)).
It is composed of an N-type MOS transistor having a gate applied with a predetermined voltage. Therefore, it works as a constant current source in the region where the potential V3 exceeds a certain level. Therefore, the potential of the node V3 is determined by the drain current of the transistor M2, that is, the memory cell current Icell and the reference current Iref,
The potential V3 decreases when the memory cell current Icell is smaller than the reference current Iref, and conversely increases when the memory cell current Icell is larger than the reference current Iref. Buffer circuit B1
Receives the potential of the node V3 and outputs the read result.

【０００９】以上により、従来の電流センスアンプ回路
はメモリセル電流Icellと参照電流Irefとの比較を行
い、読出しの結果としてIcell>Irefの場合、即ちメモリ
セルが電流を流す状態となるようにデータが記録されて
いる場合には「Ｈ」を出力し、Icell<Irefの場合、即ち
メモリセルが電流を流さない状態となるようにデータが
記録されている場合には「Ｌ」を出力する。As described above, the conventional current sense amplifier circuit compares the memory cell current Icell with the reference current Iref, and if Icell> Iref as a result of the reading, that is, the memory cell is in a state in which a current flows. "H" is output when is recorded, and "L" is output when Icell <Iref, that is, when data is recorded so that the memory cell does not flow current.

【００１０】[0010]

【発明が解決しようとする課題】以上で説明したよう
に、従来の電流センスアンプ回路では、トランジスタＭ
１はダイオード接続されているため、メモリセル電流を
供給するためにトランジスタＭ１のゲートと同電位とな
るノードＶ２はＶＤＤ−｜Vtp｜以下の電位である必要
がある。ここでＶｔｐはＰ型ＭＯＳトランジスタＭ１の
閾値電圧である。一方、メモリセルＭＣの読出しのため
ノードＶ１は、電圧クランプ回路の働きによりクランプ
電位Ｖｃとなることから、ノードＶ２はクランプ電位Ｖ
ｃより高い電位である必要がある。従って、ノードＶ２
の動作範囲は、Vc＜V2＜VDD−|Vtp|であることが必要条
件となる。As described above, in the conventional current sense amplifier circuit, the transistor M
Since 1 is diode-connected, the node V2, which has the same potential as the gate of the transistor M1 in order to supply the memory cell current, must have a potential of VDD− | Vtp | or less. Here, Vtp is the threshold voltage of the P-type MOS transistor M1. On the other hand, the node V1 is set to the clamp potential Vc by the action of the voltage clamp circuit for reading the memory cell MC, and therefore the node V2 is set to the clamp potential Vc.
The potential must be higher than c. Therefore, the node V2
The operating condition of is required to be Vc <V2 <VDD− | Vtp |.

【００１１】以上のことから、従来の電流センスアンプ
回路では、電源電圧ＶＤＤが低い場合、特に１．６Vを
下回る場合において、ノードＶ２の動作範囲が極めて狭
くなり良好な回路動作が得にくい状況にあった。本発明
は、上記問題点を解決するためになされたもので、低い
電源電圧での動作が要求される場合であっても、良好な
回路動作が可能な電流センスアンプ回路を提供すること
を目的としている。From the above, in the conventional current sense amplifier circuit, when the power supply voltage VDD is low, particularly below 1.6 V, the operating range of the node V2 becomes extremely narrow and it is difficult to obtain a good circuit operation. there were. The present invention has been made to solve the above problems, and an object of the present invention is to provide a current sense amplifier circuit that can perform good circuit operation even when operation at a low power supply voltage is required. I am trying.

【００１２】[0012]

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に記載の電流センスアンプ回路
は、半導体記憶装置のメモリセルの電流を検知する電流
センスアンプ回路において、互いにゲート同士が接続さ
れ、一方のＭＯＳトランジスタのドレイン側より前記半
導体記憶装置のメモリセルに電流を供給する同一導電型
のＭＯＳトランジスタ対と、前記一方のＭＯＳトランジ
スタのドレイン側のノードを入力、前記ＭＯＳトランジ
スタ対のゲートを出力とし、該ＭＯＳトランジスタ対の
ゲートの電圧をＭＯＳトランジスタのしきい値電圧分降
圧するソースフォロア回路と、前記ＭＯＳトランジスタ
対の他方のトランジスタが供給する、前記メモリセルに
流れる電流に略等しい電流と、参照電流との大小を判定
し、該判定結果に基づいて前記メモリセルの内容に応じ
たデータを出力する電流判定部とを備えたことを特徴と
するものである。In order to solve the above problems, a current sense amplifier circuit according to a first aspect of the present invention is a current sense amplifier circuit for detecting a current of a memory cell of a semiconductor memory device. A pair of MOS transistors of the same conductivity type whose gates are connected to each other and supply a current from the drain side of one MOS transistor to the memory cell of the semiconductor memory device, and a node on the drain side of the one MOS transistor are input. A source follower circuit which outputs the gate of the transistor pair and lowers the voltage of the gate of the MOS transistor pair by the threshold voltage of the MOS transistor, and a current flowing through the memory cell, which is supplied by the other transistor of the MOS transistor pair. Is compared with the reference current and the magnitude of the reference current is determined. There are is characterized in that a current determination unit for outputting data corresponding to the contents of the memory cell.

【００１３】また、本発明の請求項２に記載の電流セン
スアンプ回路は、請求項１記載の電流センスアンプ回路
において、前記ＭＯＳトランジスタ対は、第１導電型の
ＭＯＳトランジスタから成り、前記ソースフォロア回路
は、ゲートが前記一方のＭＯＳトランジスタのドレイン
側のノードに接続された第２導電型のＭＯＳトランジス
タと、該第２導電型のＭＯＳトランジスタのソース側に
バイアス電流を流すバイアス電流回路とから成り、前記
電流判定部は、前記ＭＯＳトランジスタ対の他方のＭＯ
Ｓトランジスタと、該他方のＭＯＳトランジスタのドレ
イン側のノードに前記参照電流を流す参照電流回路と、
前記他方のＭＯＳトランジスタのドレイン側のノードに
流れる電流に応じたデータを出力するバッファ回路とか
ら成ることを特徴とするものである。Further, a current sense amplifier circuit according to a second aspect of the present invention is the current sense amplifier circuit according to the first aspect, wherein the MOS transistor pair is composed of a first conductivity type MOS transistor. The circuit includes a second-conductivity-type MOS transistor whose gate is connected to the drain-side node of the one MOS-transistor, and a bias current circuit for supplying a bias current to the source-side of the second-conductivity-type MOS transistor. , The current determination unit is configured to detect the other MO of the MOS transistor pair.
An S transistor, and a reference current circuit for supplying the reference current to a node on the drain side of the other MOS transistor,
And a buffer circuit for outputting data according to a current flowing through the drain side node of the other MOS transistor.

【００１４】また、本発明の請求項３に記載の電流セン
スアンプ回路は、半導体記憶装置のメモリセルの電流を
検知する電流センスアンプ回路において、互いにゲート
同士が接続され、一方のＭＯＳトランジスタのドレイン
側より前記半導体記憶装置のメモリセルに電流を供給す
る同一導電型のＭＯＳトランジスタ対と、前記一方のＭ
ＯＳトランジスタのドレイン側のノードを入力、前記Ｍ
ＯＳトランジスタ対のゲートを出力とし、該ＭＯＳトラ
ンジスタ対のゲートの電圧をＭＯＳトランジスタのしき
い値電圧分降圧するゲート降圧回路と、前記ＭＯＳトラ
ンジスタ対の他方のトランジスタが供給する、前記メモ
リセルに流れる電流に略等しい電流と、参照電流との大
小を判定し、該判定結果に基づいて前記メモリセルの内
容に応じたデータを出力する電流判定部とを備えたこと
を特徴とするものである。In the current sense amplifier circuit according to the third aspect of the present invention, in the current sense amplifier circuit for detecting the current of the memory cell of the semiconductor memory device, the gates are connected to each other and the drain of one MOS transistor is connected. A MOS transistor pair of the same conductivity type that supplies a current from the side to the memory cell of the semiconductor memory device, and the one M
Input the node on the drain side of the OS transistor to the M
A gate step-down circuit that outputs the gate of the OS transistor pair and steps down the voltage of the gate of the MOS transistor pair by the threshold voltage of the MOS transistor, and flows to the memory cell supplied by the other transistor of the MOS transistor pair. The present invention is characterized by comprising a current judging section for judging the magnitude of a current substantially equal to the current and a reference current and outputting data according to the contents of the memory cell based on the judgment result.

【００１５】また、本発明の請求項４に記載の電流セン
スアンプ回路は、請求項３記載の電流センスアンプ回路
において、前記ＭＯＳトランジスタ対は、第１導電型の
ＭＯＳトランジスタから成り、前記ゲート降圧回路は、
ダイオード接続され、ゲートが前記ＭＯＳトランジスタ
対のゲートに接続された第１導電型のＭＯＳトランジス
タと、該第１導電型のＭＯＳトランジスタのソース側に
バイアス電流を流すバイアス電流回路とから成り、前記
電流判定部は、前記ＭＯＳトランジスタ対の他方のＭＯ
Ｓトランジスタと、該他方のＭＯＳトランジスタのドレ
イン側のノードに前記参照電流を流す参照電流回路と、
前記他方のＭＯＳトランジスタのドレイン側のノードに
流れる電流に応じたデータを出力するバッファ回路とか
ら成ることを特徴とするものである。A current sense amplifier circuit according to a fourth aspect of the present invention is the current sense amplifier circuit according to the third aspect, wherein the MOS transistor pair is composed of a first conductivity type MOS transistor, and the gate step-down circuit is provided. The circuit is
The current is composed of a first-conductivity-type MOS transistor, which is diode-connected and whose gate is connected to the gates of the MOS transistor pair, and a bias current circuit for supplying a bias current to the source side of the first-conductivity-type MOS transistor. The determination unit is configured to detect the other MO of the MOS transistor pair.
An S transistor, and a reference current circuit for supplying the reference current to a node on the drain side of the other MOS transistor,
And a buffer circuit for outputting data according to a current flowing through the drain side node of the other MOS transistor.

【００１６】また、本発明の請求項５に記載の電流セン
スアンプ回路は、請求項１または３記載の電流センスア
ンプ回路において、前記メモリセルは多値のメモリセル
であり、前記電流判定部と同一の構成であって、各々異
なる判定電流量を有する複数の電流判定部をさらに備え
たことを特徴とするものである。A current sense amplifier circuit according to a fifth aspect of the present invention is the current sense amplifier circuit according to the first or third aspect, wherein the memory cell is a multi-valued memory cell, and The present invention is characterized in that a plurality of current determination units having the same configuration and different determination current amounts are further provided.

【００１７】また、本発明の請求項６に記載の電流セン
スアンプ回路は、請求項５記載の電流センスアンプ回路
において、少なくとも１つを除く前記各電流判定部の参
照電流回路は、イネーブル信号により動作が制御される
ものであり、上記イネーブル信号として当該電流判定部
以外の電流判定部の出力を用いたことを特徴とするもの
である。The current sense amplifier circuit according to a sixth aspect of the present invention is the current sense amplifier circuit according to the fifth aspect, wherein the reference current circuit of each of the current determination units except at least one of the current sense amplifier circuits uses an enable signal. The operation is controlled, and the output of a current determination unit other than the current determination unit is used as the enable signal.

【００１８】また、本発明の請求項７に記載の電流セン
スアンプ回路は、半導体記憶装置のメモリセルの電流を
検知する電流センスアンプ回路において、ソースを電源
電位に接続し、互いのゲートを接続した第１及び第２の
第１導電型ＭＯＳトランジスタと、ソースを電源電位に
接続し、ゲートを前記第１の第１導電型ＭＯＳトランジ
スタのドレインに接続し、ドレインを前記第１及び第２
の第１導電型ＭＯＳトランジスタのゲートに接続した第
１の第２導電型ＭＯＳトランジスタと、前記第１の第２
導電型ＭＯＳトランジスタのソースと接地電位との間に
接続され、バイアス電流を流す第１のバイアス電流回路
と、前記第２の第１導電型ＭＯＳトランジスタのドレイ
ンと接地電位との間に接続され、参照電流を流す参照電
流回路と、入力を前記第２の第１導電型ＭＯＳトランジ
スタのドレインとし、センス結果の出力を行うバッファ
回路とを備え、メモリセルアレイ上の読み出し対象とな
った選択メモリセルのビット線が、列選択回路を介して
前記第１の第１導電型ＭＯＳトランジスタのドレインに
接続されており、上記バッファ回路は、前記参照電流回
路の電流量と前記第１の第１導電型ＭＯＳトランジスタ
を流れる電流量とを比較し、該比較結果に応じて前記選
択メモリセルのデータを読み出すことを特徴とするもの
である。According to a seventh aspect of the present invention, in the current sense amplifier circuit for detecting the current of the memory cell of the semiconductor memory device, the source is connected to the power supply potential and the gates are connected to each other. The first and second first-conductivity-type MOS transistors, the source is connected to the power supply potential, the gate is connected to the drain of the first-first-conductivity-type MOS transistor, and the drain is the first and the second.
A first second conductivity type MOS transistor connected to the gate of the first conductivity type MOS transistor;
A first bias current circuit connected between the source of the conductivity type MOS transistor and the ground potential and flowing a bias current; and a drain of the second first conductivity type MOS transistor and the ground potential, A reference current circuit for supplying a reference current, and a buffer circuit for inputting the drain of the second first-conductivity-type MOS transistor as an input and outputting a sense result are provided. A bit line is connected to the drain of the first first-conductivity-type MOS transistor through a column selection circuit, and the buffer circuit includes a current amount of the reference current circuit and the first first-conductivity-type MOS transistor. It is characterized in that the amount of current flowing through the transistor is compared and the data of the selected memory cell is read out according to the comparison result.

【００１９】また、本発明の請求項８に記載の電流セン
スアンプ回路は、請求項７に記載の電流センスアンプ回
路において、前記第１の第１導電型ＭＯＳトランジスタ
と前記列選択回路との間にクランプ回路を備え、該クラ
ンプ回路は、ソースを前記列選択回路に接続し、ドレイ
ンを前記第１の第１導電型ＭＯＳトランジスタのドレイ
ンに接続した第２の第２導電型ＭＯＳトランジスタと、
入力が前記第２の第２導電型ＭＯＳトランジスタのソー
スに接続され、出力が前記第２の第２導電型ＭＯＳトラ
ンジスタのゲートに接続されたインバータ回路とから成
り、該クランプ回路により前記選択メモリセルのビット
線電圧がクランプされることを特徴とするものである。Further, the current sense amplifier circuit according to claim 8 of the present invention is the current sense amplifier circuit according to claim 7, wherein the current sense amplifier circuit is provided between the first first conductivity type MOS transistor and the column selection circuit. A second second conductivity type MOS transistor having a source connected to the column selection circuit and a drain connected to the drain of the first first conductivity type MOS transistor;
An input circuit connected to the source of the second second conductivity type MOS transistor and an output connected to the gate of the second second conductivity type MOS transistor; and the selected memory cell by the clamp circuit. It is characterized in that the bit line voltage is clamped.

【００２０】また、本発明の請求項９に記載の電流セン
スアンプ回路は、請求項７に記載の電流センスアンプ回
路において、前記第１の第１導電型ＭＯＳトランジスタ
のゲート幅を大きく設定することを特徴とするものであ
る。According to a ninth aspect of the present invention, in the current sense amplifier circuit according to the seventh aspect, the gate width of the first first conductivity type MOS transistor is set to be large. It is characterized by.

【００２１】また、本発明の請求項１０に記載の電流セ
ンスアンプ回路は、請求項７に記載の電流センスアンプ
回路において、前記第２の第１導電型ＭＯＳトランジス
タのドレインと接地電位との間に接続された第２のバイ
アス電流回路を備え、該第２のバイアス電流回路が流す
バイアス電流量を、（前記第１のバイアス電流回路のバ
イアス電流量）・（前記第１の第１導電型ＭＯＳトラン
ジスタの利得係数）／（前記第１の第２導電型ＭＯＳト
ランジスタの利得係数）としたことを特徴とするもので
ある。According to a tenth aspect of the present invention, there is provided the current sense amplifier circuit according to the seventh aspect, wherein the drain of the second first conductivity type MOS transistor is connected to the ground potential. And a second bias current circuit connected to the second bias current circuit, wherein the amount of bias current flowed by the second bias current circuit is (bias current amount of the first bias current circuit). (The first first conductivity type). The gain coefficient of the MOS transistor) / (gain coefficient of the first second conductivity type MOS transistor).

【００２２】また、本発明の請求項１１に記載の電流セ
ンスアンプ回路は、請求項７に記載の電流センスアンプ
回路において、前記第２の第１導電型ＭＯＳトランジス
タと前記参照電流回路と前記バッファ回路から成る電流
判定部を、前記第１の第１導電型ＭＯＳトランジスタの
ゲートに対して複数設けたことを特徴とするものであ
る。According to an eleventh aspect of the present invention, in the current sense amplifier circuit according to the seventh aspect, the second first conductivity type MOS transistor, the reference current circuit and the buffer are provided. The present invention is characterized in that a plurality of current determination sections each comprising a circuit are provided for the gate of the first first conductivity type MOS transistor.

【００２３】また、本発明の請求項１２に記載の電流セ
ンスアンプ回路は、請求項１１に記載の電流センスアン
プ回路において、前記各電流判定部の前記参照電流回路
の参照電流量、或いは、前記第２の第１導電型ＭＯＳト
ランジスタの利得係数が夫々異なることを特徴とするも
のである。A current sense amplifier circuit according to a twelfth aspect of the present invention is the current sense amplifier circuit according to the eleventh aspect, wherein the reference current amount of the reference current circuit of each of the current determination units or the It is characterized in that the gain coefficients of the second first conductivity type MOS transistors are different from each other.

【００２４】また、本発明の請求項１３に記載の電流セ
ンスアンプ回路は、請求項１２に記載の電流センスアン
プ回路において、少なくとも１つを除く前記各電流判定
部の前記参照電流回路はイネーブル信号によって動作が
制御され、該イネーブル信号として、判定する前記選択
メモリセルの電流量が次に大きい前記電流判定部の出力
信号を使用することを特徴とするものである。According to a thirteenth aspect of the present invention, in the current sense amplifier circuit according to the twelfth aspect, the reference current circuit of each of the current determination units except at least one of the reference current circuits is an enable signal. The operation is controlled by, and the output signal of the current determination unit having the second largest current amount of the selected memory cell to be determined is used as the enable signal.

【００２５】また、本発明の請求項１４に記載の電流セ
ンスアンプ回路は、請求項１２に記載の電流センスアン
プ回路において、前記各電流判定部の判定結果に対し所
定の論理演算を行う論理回路を備え、少なくとも１つを
除く前記各電流判定部における前記参照電流回路はイネ
ーブル信号によって動作が制御され、前記論理回路は、
前記各電流判定部の出力信号に基づいて前記イネーブル
信号を出力することを特徴とするものである。According to a fourteenth aspect of the present invention, in the current sense amplifier circuit according to the twelfth aspect, a logic circuit for performing a predetermined logical operation on the determination result of each of the current determination sections. The operation of the reference current circuit in each of the current determination units except at least one is controlled by an enable signal, and the logic circuit is
The enable signal is output based on the output signal of each current determination unit.

【００２６】また、本発明の請求項１５に記載の電流セ
ンスアンプ回路は、半導体記憶装置の電流を検知する電
流センスアンプ回路において、ソースを電源電位に接続
し、互いのゲートを接続した第１及び第２の第１導電型
ＭＯＳトランジスタと、ソースを前記第１の第１導電型
ＭＯＳトランジスタのドレインに接続し、ゲート及びド
レインを前記第１及び第２の第１導電型ＭＯＳトランジ
スタのゲートに接続した第３の第１導電型ＭＯＳトラン
ジスタと、前記第３の第１導電型ＭＯＳトランジスタの
ドレインと接地電位との間に接続されバイアス電流を流
す第１のバイアス電流回路と、前記第２の第１導電型Ｍ
ＯＳトランジスタのドレインと接地電位との間に接続さ
れ参照電流を流す参照電流回路と、入力を前記第２の第
１導電型ＭＯＳトランジスタのドレインとし、センス結
果の出力を行うバッファ回路とを備え、メモリセルアレ
イ上の読み出し対象となった選択メモリセルのビット線
が、列選択回路を介して前記第１の第１導電型ＭＯＳト
ランジスタのドレインに接続されており、前記バッファ
回路は、前記参照電流回路の電流量と前記第１の第１導
電型ＭＯＳトランジスタを流れる電流量とを比較し、該
比較結果に基づいて前記選択メモリセルのデータを読み
出すことを特徴とするものである。According to a fifteenth aspect of the present invention, in the current sense amplifier circuit for detecting the current of the semiconductor memory device, the source is connected to the power supply potential and the gates of the two are connected to each other. And a second first-conductivity-type MOS transistor, a source connected to the drain of the first first-conductivity-type MOS transistor, and a gate and a drain connected to the gates of the first and second first-conductivity-type MOS transistors. A connected third first-conductivity-type MOS transistor, a first bias current circuit connected between the drain of the third first-conductivity-type MOS transistor, and a ground potential, and flowing a bias current; and the second bias current circuit. First conductivity type M
A reference current circuit connected between the drain of the OS transistor and the ground potential for supplying a reference current; and a buffer circuit for inputting the drain of the second first-conductivity-type MOS transistor and outputting a sensing result. A bit line of a selected memory cell that is a read target on the memory cell array is connected to a drain of the first first-conductivity-type MOS transistor via a column selection circuit, and the buffer circuit includes the reference current circuit. Is compared with the amount of current flowing through the first first-conductivity-type MOS transistor, and the data of the selected memory cell is read based on the comparison result.

【００２７】また、本発明の請求項１６に記載の電流セ
ンスアンプ回路は、請求項１５に記載の電流センスアン
プ回路において、前記第１の第１導電型ＭＯＳトランジ
スタと前記列選択回路との間にクランプ回路を備え、前
記クランプ回路は、ソースを前記列選択回路に接続し、
ドレインを前記第１の第１導電型ＭＯＳトランジスタの
ドレインに接続した第２の第２導電型ＭＯＳトランジス
タと、入力が前記第２の第２導電型ＭＯＳトランジスタ
のソースに接続され、出力が前記第２の第２導電型ＭＯ
Ｓトランジスタのゲートに接続されたインバータ回路と
から成り、該クランプ回路により前記選択メモリセルの
ビット線電圧がクランプされることを特徴とする電流セ
ンスアンプ回路。A current sense amplifier circuit according to a sixteenth aspect of the present invention is the current sense amplifier circuit according to the fifteenth aspect, wherein the current sense amplifier circuit is provided between the first first conductivity type MOS transistor and the column selection circuit. A clamp circuit, wherein the clamp circuit has a source connected to the column selection circuit,
A second second-conductivity-type MOS transistor having a drain connected to the drain of the first first-conductivity-type MOS transistor; an input connected to the source of the second second-conductivity-type MOS transistor; Second second conductivity type MO
A current sense amplifier circuit comprising an inverter circuit connected to the gate of an S-transistor, wherein the clamp circuit clamps the bit line voltage of the selected memory cell.

【００２８】また、本発明の請求項１７に記載の電流セ
ンスアンプ回路は、請求項１５に記載の電流センスアン
プ回路において、前記第２の第１導電型ＭＯＳトランジ
スタのドレインと接地電位との間に接続され、前記第１
のバイアス回路と等しいバイアス電流を流す第２のバイ
アス回路を備え、前記第３の第１導電型ＭＯＳトランジ
スタのゲート幅を大きく設定することを特徴とするもの
である。A current sense amplifier circuit according to a seventeenth aspect of the present invention is the current sense amplifier circuit according to the fifteenth aspect, wherein the drain of the second first conductivity type MOS transistor is connected to the ground potential. Connected to the first
A second bias circuit for supplying a bias current equal to that of the second bias circuit, and the gate width of the third first-conductivity-type MOS transistor is set large.

【００２９】また、本発明の請求項１８に記載の電流セ
ンスアンプ回路は、請求項１５に記載の電流センスアン
プ回路において、前記第２の第１導電型ＭＯＳトランジ
スタのドレインと接地電位の間に接続された第２のバイ
アス電流回路を備え、該第２のバイアス電流回路が流す
バイアス電流量を、（前記第１のバイアス電流回路のバ
イアス電流量）・［１＋（前記第１の第１導電型ＭＯＳ
トランジスタの利得係数）／（前記第３の第１導電型Ｍ
ＯＳトランジスタの利得係数）］としたことを特徴とす
るものである。According to an eighteenth aspect of the present invention, in the current sense amplifier circuit according to the fifteenth aspect, the current sense amplifier circuit is provided between the drain of the second first conductivity type MOS transistor and the ground potential. A second bias current circuit connected to the second bias current circuit is provided, and a bias current amount supplied by the second bias current circuit is calculated as (bias current amount of the first bias current circuit) · [1+ (the first first conductivity type). Type MOS
Gain factor of transistor) / (third first conductivity type M)
The gain coefficient of the OS transistor)]].

【００３０】また、本発明の請求項１９に記載の電流セ
ンスアンプ回路は、請求項１８に記載の電流センスアン
プ回路において、前記第１の第１導電型ＭＯＳトランジ
スタと前記第３の第１導電型ＭＯＳトランジスタとの利
得係数を等しくし、前記第２のバイアス電流回路のバイ
アス電流量を２・（前記第１のバイアス電流回路のバイ
アス電流量）としたことを特徴とするものである。According to a nineteenth aspect of the present invention, in the current sense amplifier circuit according to the eighteenth aspect, the first first conductivity type MOS transistor and the third first conductivity type MOS transistor are provided. Type MOS transistors are made equal in gain coefficient, and the amount of bias current of the second bias current circuit is 2 · (the amount of bias current of the first bias current circuit).

【００３１】また、本発明の請求項２０に記載の電流セ
ンスアンプ回路は、請求項１５に記載の電流センスアン
プ回路において、前記第２の第１導電型ＭＯＳトランジ
スタと、前記参照電流回路と、前記第２のバイアス電流
回路と、前記バッファ回路とから成る電流判定部を、前
記第１の第１導電型ＭＯＳトランジスタのゲートに対し
て複数設けたことを特徴とするものである。According to a twentieth aspect of the present invention, in the current sense amplifier circuit according to the fifteenth aspect, the second first conductivity type MOS transistor, the reference current circuit, and The present invention is characterized in that a plurality of current determining sections each including the second bias current circuit and the buffer circuit are provided for the gate of the first first conductivity type MOS transistor.

【００３２】また、本発明の請求項２１に記載の電流セ
ンスアンプ回路は、請求項２０に記載の電流センスアン
プ回路において、前記各電流判定部の前記参照電流回路
の参照電流量、或いは、前記第２の第１導電型ＭＯＳト
ランジスタの利得係数が夫々異なることを特徴とするも
のである。A current sense amplifier circuit according to a twenty-first aspect of the present invention is the current sense amplifier circuit according to the twentieth aspect, wherein the reference current amount of the reference current circuit of each of the current judging sections or the reference current amount of the reference current circuit. It is characterized in that the gain coefficients of the second first conductivity type MOS transistors are different from each other.

【００３３】また、本発明の請求項２２に記載の電流セ
ンスアンプ回路は、請求項２１に記載の電流センスアン
プ回路において、少なくとも１つを除く前記各電流判定
部の前記参照電流回路はイネーブル信号によって動作が
制御され、該イネーブル信号として、判定する前記選択
メモリセルの電流量が次に大きい前記電流判定部の出力
信号を使用することを特徴とするものである。According to a twenty-second aspect of the present invention, in the current sense amplifier circuit according to the twenty-first aspect, the reference current circuit of each of the current determination sections except at least one of the reference current circuits is an enable signal. The operation is controlled by, and the output signal of the current determination unit having the second largest current amount of the selected memory cell to be determined is used as the enable signal.

【００３４】また、本発明の請求項２３に記載の電流セ
ンスアンプ回路は、請求項２１に記載の電流センスアン
プ回路において、前記各電流判定部の判定結果に対し所
定の論理演算を行う論理回路を備え、少なくとも１つを
除く前記各電流判定部における前記参照電流回路はイネ
ーブル信号によって動作が制御され、前記論理回路は、
前記各電流判定部の出力信号に基づいて前記イネーブル
信号を出力することを特徴とするものである。According to a twenty-third aspect of the present invention, in the current sense amplifier circuit according to the twenty-first aspect, a logic circuit for performing a predetermined logical operation on the determination result of each of the current determination sections. The operation of the reference current circuit in each of the current determination units except at least one is controlled by an enable signal, and the logic circuit is
The enable signal is output based on the output signal of each current determination unit.

【００３５】[0035]

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１ないし図８を用いて説明する。 （実施の形態１）以下に、本発明の請求項１，２，７，
８，９，１０に対応する実施の形態１にかかる電流セン
スアンプ回路について図１を用いて説明する。図１は本
実施の形態１による電流センスアンプ回路を示す回路図
である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to FIGS. (Embodiment 1) The following are claims 1, 2, 7,
The current sense amplifier circuit according to the first embodiment corresponding to 8, 9, and 10 will be described with reference to FIG. FIG. 1 is a circuit diagram showing a current sense amplifier circuit according to the first embodiment.

【００３６】図１において、Ｍ１及びＭ２はともにＰ型
ＭＯＳトランジスタ（第１及び第２の第１導電型ＭＯＳ
トランジスタ）であり、夫々のソースは電源ＶＤＤ（電
源電位）に接続され、トランジスタＭ１とトランジスタ
Ｍ２のゲートは互いに接続されてＭＯＳトランジスタ対
ＴＰを構成しており、このゲートをノードＶ４としてい
る。In FIG. 1, M1 and M2 are both P-type MOS transistors (first and second first conductivity type MOS transistors).
Transistors), their sources are connected to a power supply VDD (power supply potential), and the gates of the transistors M1 and M2 are connected to each other to form a MOS transistor pair TP, and this gate is a node V4.

【００３７】Ｍ３はＮ型ＭＯＳトランジスタ（第２の第
２導電型ＭＯＳトランジスタ）であり、そのソースはノ
ードＶ１となっており、ドレインはトランジスタＭ１の
ドレインであるノードＶ２に接続されている。Ｘ１はイ
ンバータ回路であり、ノードＶ１を入力とし、出力はト
ランジスタＭ３のゲートに接続され、トランジスタＭ３
と共に電圧クランプ回路（クランプ回路）Ｃ１を形成し
ている。ＭＣはデータの読出しのために選択されたメモ
リセル（選択メモリセル）を示し、ソースは接地電位Ｖ
ＳＳに接続され、制御ゲートは図示されていないワード
線駆動回路に接続され、ドレインは図示されていないカ
ラム選択回路を介してノードＶ１に接続されている。M3 is an N-type MOS transistor (second second conductivity type MOS transistor), the source of which is the node V1 and the drain of which is connected to the node V2 which is the drain of the transistor M1. X1 is an inverter circuit, which receives the node V1 as an input, the output of which is connected to the gate of the transistor M3, and the transistor M3.
Together with this, a voltage clamp circuit (clamp circuit) C1 is formed. MC indicates a memory cell (selected memory cell) selected for reading data, and the source is the ground potential V.
It is connected to SS, the control gate is connected to a word line drive circuit (not shown), and the drain is connected to the node V1 via a column selection circuit (not shown).

【００３８】Ｉｒｅｆは参照電流回路を示し、トランジ
スタＭ２のドレインであるノードＶ３と接地電位ＶＳＳ
との間に接続されている。Ｍ４はＮ型ＭＯＳトランジス
タ（第１の第２導電型ＭＯＳトランジスタ）であり、ゲ
ートはノードＶ２に、ドレインは電源ＶＤＤに、ソース
はトランジスタＭ１及びＭ２のゲートであるノードＶ４
に、それぞれ接続されている。また、ＩＢはバイアス電
流回路（第１のバイアス電流回路）であり、ノードＶ４
と接地電位ＶＳＳとの間に設置されている。これらＮ型
ＭＯＳトランジスタＭ４およびバイアス電流回路ＩＢ
は、ソースフォロア回路ＳＦを構成しており、ＭＯＳト
ランジスタ対ＴＰのゲートの電圧をＭＯＳトランジスタ
のしきい値分降圧する。Reference symbol Iref indicates a reference current circuit, which is the drain of the transistor M2 and the node V3 and the ground potential VSS.
Is connected between and. M4 is an N-type MOS transistor (first conductivity type MOS transistor), the gate is the node V2, the drain is the power supply VDD, and the source is the node V4 which is the gate of the transistors M1 and M2.
, Respectively. Further, IB is a bias current circuit (first bias current circuit), which is a node V4.
And the ground potential VSS. These N-type MOS transistor M4 and bias current circuit IB
Constitutes a source follower circuit SF, and lowers the voltage of the gate of the MOS transistor pair TP by the threshold value of the MOS transistor.

【００３９】Ｂ１はバッファ回路を示し、入力はノード
Ｖ３に接続され、出力をセンスアンプ回路の出力端Ｖｏ
としている。また、トランジスタＭ２と参照電流回路Ir
efとバッファ回路Ｂ１とは、電流判定部Ｃ２を構成して
おり、ＭＯＳトランジスタ対ＴＰのトランジスタＭ２が
供給する、メモリセルＭＣに流れる電流に略等しい電流
の値と、所定の参照電流の値を比較して大小を判定し、
その判定結果に基づきメモリセルＭＣの内容に応じたデ
ータを出力する。B1 represents a buffer circuit, the input of which is connected to the node V3 and the output of which is the output terminal Vo of the sense amplifier circuit.
I am trying. In addition, the transistor M2 and the reference current circuit Ir
The ef and the buffer circuit B1 configure a current determination unit C2, and a current value substantially equal to the current flowing in the memory cell MC supplied by the transistor M2 of the MOS transistor pair TP and a predetermined reference current value. Compare and judge the size,
Based on the determination result, data corresponding to the content of the memory cell MC is output.

【００４０】以上のように構成された実施の形態１の電
流センスアンプ回路を用いた半導体記憶装置について、
以下にその動作を説明する。メモリセルＭＣ（フローテ
ィング・ゲート型メモリセル）にはデータが記録・保持
されており、読出し動作時にはその制御ゲート及びドレ
インに電圧を加えることにより、記録されたデータに応
じて電流を流す状態、または電流を流さない状態のいず
れかの状態になり、メモリセルＭＣに記録されているデ
ータが読み出される。電圧クランプ回路Ｃ１は、前述の
従来の技術で説明した通り、ノードＶ１をクランプ電位
Ｖｃに保持するように働き、メモリセルIcellの電流
（以後、Icellと表記する）はトランジスタＭ３を介し
てトランジスタＭ１より供給される。Regarding the semiconductor memory device using the current sense amplifier circuit of the first embodiment configured as described above,
The operation will be described below. Data is recorded / held in a memory cell MC (floating gate type memory cell), and a voltage is applied to the control gate and drain of the memory cell MC at the time of read operation to cause a current to flow according to the recorded data, or Either of the states in which no current flows is made, and the data recorded in the memory cell MC is read. The voltage clamp circuit C1 functions to hold the node V1 at the clamp potential Vc, as described in the above-mentioned conventional technique, and the current of the memory cell Icell (hereinafter referred to as Icell) passes through the transistor M3 and the transistor M1. Supplied by.

【００４１】ソースフォロア回路ＳＦでは、ノードＶ４
は凡そＶ４＝Ｖ２−Vtn（ノードＶ４の電位をＶ４、ノ
ードＶ２の電位をＶ２とも表記する。また、VtnはＮ型
ＭＯＳトランジスタの閾値電圧である。）であり、これ
をトランジスタＭ１が電流を流すためのゲートの条件
（Ｖ４≦VDD−|Vtp|）（VtpはＰ型ＭＯＳトランジスタ
の閾値電圧）に適用すると、Ｖ２≦VDD−|Vtp|+Vtnとな
り、トランジスタＭ１はノードＶ２が電源電圧ＶＤＤに
近いレベルから電流を流すことが分かる。このことか
ら、従来例に比べノードＶ２の動作範囲がVtnだけ拡大
されるため、従来例に比べより低電圧での動作が可能と
なる。In the source follower circuit SF, the node V4
Is approximately V4 = V2-Vtn (the potential of the node V4 is also referred to as V4 and the potential of the node V2 is also referred to as V2. Vtn is the threshold voltage of the N-type MOS transistor), and the transistor M1 supplies the current. When applied to the condition of the gate for flowing (V4 ≦ VDD− | Vtp |) (Vtp is the threshold voltage of the P-type MOS transistor), V2 ≦ VDD− | Vtp | + Vtn, and the node V2 of the transistor M1 has the power supply voltage VDD. It can be seen that current flows from a level close to. As a result, the operating range of the node V2 is expanded by Vtn as compared with the conventional example, so that it is possible to operate at a lower voltage than the conventional example.

【００４２】また、電流判定部Ｃ２について、トランジ
スタＭ２はトランジスタＭ１のゲート及びソースと共通
であるので、トランジスタＭ２にはトランジスタＭ１と
略等しい電流が流れる。なお、厳密には等しくないが、
この点については後に述べる。Further, in the current judging section C2, since the transistor M2 is common to the gate and source of the transistor M1, a current substantially equal to that of the transistor M1 flows through the transistor M2. Although not exactly equal,
This point will be described later.

【００４３】また、参照電流回路Irefは、例えばゲート
に所定の電圧を加えたＮ型ＭＯＳトランジスタにより構
成され、所定量の参照電流（この参照電流量についても
Irefと表記する）を流すように動作する。これにより、
参照電流回路Irefは、ノードＶ３の電位が所定のレベル
を下回る場合を除き、定電流源として働く。このよう
に、ノードＶ３の電位は、トランジスタＭ２のドレイン
電流、即ちメモリセル電流Icellと参照電流Irefとを比
較することにより決定され、Icell>Irefの場合は高くな
り、Icell<Irefの場合は低下する。バッファ回路Ｂ１
は、上記ノードＶ３の電位を受けてメモリセルＭＣから
読み出したデータを出力し、その出力ＶｏはIcell>Iref
の場合には「Ｈ」、Icell<Irefの場合には「Ｌ」とな
る。The reference current circuit Iref is composed of, for example, an N-type MOS transistor having a gate to which a predetermined voltage is applied, and has a predetermined amount of reference current (also regarding this reference current amount).
Iref) will operate. This allows
The reference current circuit Iref functions as a constant current source except when the potential of the node V3 falls below a predetermined level. As described above, the potential of the node V3 is determined by comparing the drain current of the transistor M2, that is, the memory cell current Icell and the reference current Iref, and becomes higher when Icell> Iref and lowers when Icell <Iref. To do. Buffer circuit B1
Outputs the data read from the memory cell MC in response to the potential of the node V3, and the output Vo is Icell> Iref
In the case of, "H", and in the case of Icell <Iref, it becomes "L".

【００４４】より詳しい解析によれば、トランジスタＭ
２を流れる電流Ｉｍ２は、Icell+IB・βｐ/βｎ（βｐ
はトランジスタＭ１の利得係数、βｎはトランジスタＭ
４の利得係数）となり、カレントミラー回路の動作から
のずれが生じていることが分かる。このずれを低減する
ために、βｐに対してβｎを大きくする、即ちトランジ
スタＭ４のＷ／Ｌ（Ｗはトランジスタのゲート幅、Ｌは
トランジスタのゲート長）をトランジスタＭ１に対して
大きくすることは有意である。これは、参照電流を参照
セルより生成させる場合において電流比較の精度向上に
貢献する。なお、参照電流Irefに対して上記のずれを加
えておき、ずれの電流を打消すことも可能である。According to a more detailed analysis, the transistor M
The current Im2 flowing through 2 is Icell + IB · βp / βn (βp
Is the gain coefficient of the transistor M1, βn is the transistor M
It can be seen that there is a deviation from the operation of the current mirror circuit. In order to reduce this deviation, it is significant to increase βn with respect to βp, that is, increase W / L of the transistor M4 (W is the gate width of the transistor, L is the gate length of the transistor) with respect to the transistor M1. Is. This contributes to improving the accuracy of current comparison when the reference current is generated from the reference cell. It is also possible to cancel the current deviation by adding the above deviation to the reference current Iref.

【００４５】このような本実施の形態１による電流セン
スアンプ回路では、ゲートを共通に接続したＰ型ＭＯＳ
トランジスタＭ１，Ｍ２のゲート電位をＮ型ＭＯＳトラ
ンジスタＭ４のしきい値分降圧するソースフォロア回路
ＳＦを設けることにより、Ｐ型ＭＯＳトランジスタＭ１
のドレインである、メモリセルＭＣに連なるノードＶ
２、の動作範囲をＮ型ＭＯＳトランジスタＭ４のしきい
値に相当する分、電源電圧側に上昇させるようにしたの
で、このＮ型ＭＯＳトランジスタＭ４のしきい値に相当
する分、半導体記憶装置の読出しの低電圧動作を実現す
ることが可能となる。In the current sense amplifier circuit according to the first embodiment as described above, the P-type MOS transistors whose gates are commonly connected are used.
By providing the source follower circuit SF that lowers the gate potentials of the transistors M1 and M2 by the threshold value of the N-type MOS transistor M4, the P-type MOS transistor M1 is provided.
The node V connected to the memory cell MC, which is the drain of the
Since the operating range of 2 is raised to the power supply voltage side by the amount corresponding to the threshold value of the N-type MOS transistor M4, the semiconductor memory device has a threshold value corresponding to the threshold value of the N-type MOS transistor M4. It becomes possible to realize a low voltage operation for reading.

【００４６】（実施の形態２）以下に、本発明の請求項
３，４，１５，１６，１７，１８，１９に対応する実施
の形態２にかかる電流センスアンプ回路について図２を
用いて説明する。図２は本実施の形態２による電流セン
スアンプ回路の回路図である。なお、図において、図１
と同一または相当する構成要素については同じ記号を用
いるものとする。(Second Embodiment) A current sense amplifier circuit according to a second embodiment corresponding to claims 3, 4, 15, 16, 17, 18, and 19 of the present invention will be described below with reference to FIG. To do. FIG. 2 is a circuit diagram of the current sense amplifier circuit according to the second embodiment. In addition, in FIG.
The same symbols will be used for the same or corresponding components.

【００４７】Ｍ１及びＭ２はともにＰ型ＭＯＳトランジ
スタであり、夫々のソースは電源ＶＤＤに接続され、ト
ランジスタＭ１とトランジスタＭ２のゲートは互いに接
続されてＭＯＳトランジスタ対ＴＰを構成しており、こ
のゲートをノードＶ４としている。Ｍ３はＮ型ＭＯＳト
ランジスタであり、そのソースはノードＶ１となってお
り、ドレインはトランジスタＭ１のドレインであるノー
ドＶ２に接続されている。Both M1 and M2 are P-type MOS transistors, each source is connected to the power supply VDD, and the gates of the transistors M1 and M2 are connected to each other to form a MOS transistor pair TP. The node is V4. M3 is an N-type MOS transistor, its source is the node V1, and its drain is connected to the node V2 which is the drain of the transistor M1.

【００４８】Ｘ１はインバータ回路であり、ノードＶ１
を入力とし、出力はトランジスタＭ３のゲートに接続さ
れ、トランジスタＭ３と共に電圧クランプ回路Ｃ１を形
成している。ＭＣはデータの読出しのために選択された
メモリセルを示し、ソースは接地電位ＶＳＳに接続さ
れ、制御ゲートは図示されていないワード線駆動回路に
接続され、ドレインは図示されていないカラム選択回路
を介してノードＶ１に接続されている。X1 is an inverter circuit, and node V1
Is input and the output is connected to the gate of the transistor M3, and together with the transistor M3 forms a voltage clamp circuit C1. MC indicates a memory cell selected for reading data, the source is connected to the ground potential VSS, the control gate is connected to a word line drive circuit (not shown), and the drain is a column selection circuit (not shown). It is connected to the node V1 through.

【００４９】Irefは参照電流回路を示し、トランジスタ
Ｍ２のドレインであるノードＶ３と接地電位ＶＳＳとの
間に接続されている。Ｍ５はダイオード接続されたＰ型
ＭＯＳトランジスタ（第３の第１導電型ＭＯＳトランジ
スタ）であり、ソースはノードＶ２に、ゲートとドレイ
ンはトランジスタＭ１及びＭ２のゲートであるノードＶ
４に、それぞれ接続されている。Iref represents a reference current circuit, which is connected between the node V3 which is the drain of the transistor M2 and the ground potential VSS. M5 is a diode-connected P-type MOS transistor (third first conductivity type MOS transistor), whose source is the node V2, and whose gate and drain are the gates of the transistors M1 and M2.
4 are connected respectively.

【００５０】ＩＢ１、ＩＢ２はバイアス電流回路であ
り、バイアス電流回路ＩＢ１（第１のバイアス電流回
路）はノードＶ４と接地電位ＶＳＳとの間に、バイアス
電流回路（第２のバイアス電流回路）はノードＶ３と接
地電位ＶＳＳとの間に、それぞれ設置されている。IB1 and IB2 are bias current circuits. The bias current circuit IB1 (first bias current circuit) is between the node V4 and the ground potential VSS, and the bias current circuit (second bias current circuit) is at the node. They are installed between V3 and the ground potential VSS, respectively.

【００５１】Ｂ１はバッファ回路を示し、入力はノード
Ｖ３に接続され、出力をセンスアンプ回路の出力端Ｖｏ
としている。ここで、Ｐ型ＭＯＳトランジスタＭ５およ
びバイアス電流回路ＩＢ１はＭＯＳトランジスタ対ＴＰ
のゲートの電圧をＭＯＳトランジスタのしきい値分降圧
するゲート降圧回路ＧＤを構成している。Reference numeral B1 denotes a buffer circuit, the input of which is connected to the node V3 and the output of which is the output terminal Vo of the sense amplifier circuit.
I am trying. Here, the P-type MOS transistor M5 and the bias current circuit IB1 are composed of a MOS transistor pair TP.
A gate step-down circuit GD that steps down the voltage of the gate of the MOS transistor by the threshold value of the MOS transistor is configured.

【００５２】また、トランジスタＭ２と参照電流回路Ir
efとバイアス電流回路ＩＢ２とバッファ回路Ｂ１とは、
電流判定部Ｃ２を構成しており、ＭＯＳトランジスタ対
ＴＰのトランジスタＭ２から供給される、メモリセルＭ
Ｃに流れる電流に略等しい電流の値と、所定の参照電流
の値を比較して大小を判定し、その判定結果に基づきメ
モリセルＭＣの内容に応じたデータを出力する。Further, the transistor M2 and the reference current circuit Ir
ef, the bias current circuit IB2, and the buffer circuit B1 are
The memory cell M, which constitutes the current determination unit C2, is supplied from the transistor M2 of the MOS transistor pair TP.
The value of the current substantially equal to the current flowing in C is compared with the value of a predetermined reference current to determine the magnitude, and data corresponding to the contents of the memory cell MC is output based on the determination result.

【００５３】なお、上記実施の形態１（図１）の構成と
異なる点は、ソースフォロア回路ＳＦを構成していたト
ランジスタＭ４がダイオード接続されたＰ型ＭＯＳトラ
ンジスタＭ５に置き換えられ、バイアス電流回路ＩＢ２
がノードＶ３に追加されている点である。The difference from the configuration of the first embodiment (FIG. 1) is that the transistor M4 that constitutes the source follower circuit SF is replaced with a diode-connected P-type MOS transistor M5, and the bias current circuit IB2 is used.
Is added to the node V3.

【００５４】以上のように構成された実施の形態２の電
流センスアンプ回路を用いた半導体記憶装置について、
以下にその動作を説明する。メモリセルＭＣ（フローテ
ィング・ゲート型メモリセル）にはデータが記録・保持
されており、読出し動作時にはその制御ゲート及びドレ
インに電圧を加えることにより、記録されたデータに応
じて電流を流す状態、または電流を流さない状態のいず
れかの状態になり、メモリセルＭＣに記録されているデ
ータが読み出される。Regarding the semiconductor memory device using the current sense amplifier circuit of the second embodiment configured as described above,
The operation will be described below. Data is recorded / held in a memory cell MC (floating gate type memory cell), and a voltage is applied to the control gate and drain of the memory cell MC at the time of read operation to cause a current to flow according to the recorded data, or Either of the states in which no current flows is made, and the data recorded in the memory cell MC is read.

【００５５】電圧クランプ回路Ｃ１は、前述の従来の技
術で説明した通り、ノードＶ１をクランプ電位Ｖｃに保
持するように働き、メモリセルIcellの電流（以後、Ice
llと表記する）はトランジスタＭ３を介してトランジス
タＭ１より供給される。このとき、トランジスタＭ１は
バイアス電流回路ＩＢ１の電流も供給するため、トラン
ジスタＭ１を流れる電流は、Icell＋IB1（IB1はバイア
ス電流回路ＩＢ１の電流量）となる。The voltage clamp circuit C1 functions to hold the node V1 at the clamp potential Vc as described in the above-mentioned conventional technique, and the current of the memory cell Icell (hereinafter Ice).
(denoted as ll) is supplied from the transistor M1 via the transistor M3. At this time, since the transistor M1 also supplies the current of the bias current circuit IB1, the current flowing through the transistor M1 becomes Icell + IB1 (IB1 is the amount of current of the bias current circuit IB1).

【００５６】ゲート降圧回路ＧＤにおいて、ダイオード
接続されたトランジスタＭ５はバイアス電流IB1を流す
ため、そのソースとドレイン間の電位差は閾値電圧Vtp
（VtpはＰ型ＭＯＳトランジスタの閾値電圧）程度とな
る。したがって、ノードＶ４は凡そV4＝V2−|Vtp|（ノ
ードＶ４，Ｖ２はその電位もそれぞれＶ４，Ｖ２と表記
する）であり、これをトランジスタＭ１が電流を流すた
めのゲートの条件（V4≦VDD−|Vtp|）（VtpはＰ型ＭＯ
Ｓトランジスタの閾値電圧）に適用すると、V2≦VDDと
なり、トランジスタＭ１はノードＶ２が電源電圧ＶＤＤ
に近いレベルから電流を流すことが分かる。このことか
ら、ノードＶ２の動作範囲が|Vtp|だけ拡大されるた
め、従来例に比べより低電圧での動作が可能となる。In the gate step-down circuit GD, the diode-connected transistor M5 allows the bias current IB1 to flow, so that the potential difference between the source and drain of the transistor M5 is equal to the threshold voltage Vtp.
(Vtp is the threshold voltage of the P-type MOS transistor). Therefore, the node V4 is approximately V4 = V2− | Vtp | (the potentials of the nodes V4 and V2 are also written as V4 and V2, respectively), and this is a gate condition (V4 ≦ VDD) for the transistor M1 to flow a current. − | Vtp |) (Vtp is a P-type MO
Applied to the threshold voltage of the S-transistor), V2 ≦ VDD, and the node M2 of the transistor M1 is VDD
It can be seen that current flows from a level close to. From this, the operating range of the node V2 is expanded by | Vtp |, so that it is possible to operate at a lower voltage than the conventional example.

【００５７】また、電流判定部Ｃ２において、トランジ
スタＭ２はトランジスタＭ１とゲート及びソースが共通
であることから、トランジスタＭ２にはトランジスタＭ
１と略等しい電流が流れる。なお、厳密には等しくない
が、この点については後に述べる。In the current judging section C2, the transistor M2 has the same gate and source as the transistor M1.
A current substantially equal to 1 flows. Although not strictly equal, this point will be described later.

【００５８】また、参照電流回路Ｉｒｅｆは、例えばゲ
ートに所定の電圧を加えたＮ型ＭＯＳトランジスタによ
り構成され、所定量の参照電流（この参照電流量をIref
と表記する）を流すように動作する。これにより、参照
電流回路Irefは、ノードＶ３の電位が所定のレベルを下
回る場合を除き、定電流源として働く。バイアス電流回
路ＩＢ２は、ここではバイアス電流回路ＩＢ１と等しい
電流量、即ちIB1＝IB2（IB2はバイアス電流回路ＩＢ２
の電流量）に設定する。このように、ノードＶ３の電位
は、トランジスタＭ２のドレイン電流(Icell＋IB1)と、
参照電流Irefとバイアス電流IB2との和(Iref＋IB2)によ
り決定され、Icell＋IB1＞Iref＋IB2の場合は高くな
り、Icell＋IB1＜Iref+IB2の場合は低下する。ここでIB
1＝IB2であるため、Icell＞Irefの場合は高くなり、Ice
ll＜Irefの場合は低下する。バッファ回路Ｂ１は、上記
ノードＶ３の電位を受けてメモリセルMCから読み出した
データを出力し、その出力ＶｏはIcell＞Irefの場合に
は「Ｈ」、Icell＜Irefの場合には「Ｌ」となる。The reference current circuit Iref is composed of, for example, an N-type MOS transistor having a gate to which a predetermined voltage is applied, and has a predetermined amount of reference current (this reference current amount is Iref).
It is operated like flowing). As a result, the reference current circuit Iref functions as a constant current source except when the potential of the node V3 falls below a predetermined level. The bias current circuit IB2 has a current amount equal to that of the bias current circuit IB1, that is, IB1 = IB2 (IB2 is the bias current circuit IB2).
Current amount). Thus, the potential of the node V3 is equal to the drain current (Icell + IB1) of the transistor M2,
It is determined by the sum (Iref + IB2) of the reference current Iref and the bias current IB2, and becomes higher when Icell + IB1> Iref + IB2 and lowers when Icell + IB1 <Iref + IB2. Where IB
Since 1 = IB2, it becomes high when Icell> Iref, and Ice
It decreases when ll <Iref. The buffer circuit B1 receives the potential of the node V3 and outputs the data read from the memory cell MC, and the output Vo is “H” when Icell> Iref and “L” when Icell <Iref. Become.

【００５９】より詳しい解析によれば、トランジスタＭ
２を流れる電流Ｉｍ２は、Icell＋IB1＋IB1・βｐ/βp2
（βｐはトランジスタＭ１の利得係数、βp2はトランジ
スタＭ５の利得係数）となり、カレントミラー回路の動
作（Im2＝Icell＋IB1）からのずれが生じていることが
分かる。このずれを低減するためにβｐに対してβp2を
大きくする、即ちトランジスタＭ５のＷ／Ｌ（Ｗはトラ
ンジスタのゲート幅、Ｌはトランジスタのゲート長）を
トランジスタＭ１より大きくすることは有意である。な
お、参照電流IB2に対して上記のずれを加えておき、ず
れの電流を打消すことも可能である。あるいは、βｐ＝
βp2とし、IB2＝2・IB1と設計することで、ずれの電流
は打消され、またIB2をIB1の２倍の電流量に設定するこ
とは容易であるため、より良好なIcellとIrefの電流比
較を行うことができる。これらは、参照電流を参照セル
より生成させる場合において電流比較の精度向上に貢献
する。According to a more detailed analysis, the transistor M
The current Im2 flowing through 2 is Icell + IB1 + IB1.βp / βp2
(Βp is the gain coefficient of the transistor M1 and βp2 is the gain coefficient of the transistor M5), and it can be seen that there is a deviation from the operation of the current mirror circuit (Im2 = Icell + IB1). In order to reduce this deviation, it is significant to increase βp2 with respect to βp, that is, to make W / L of the transistor M5 (W is the gate width of the transistor, L is the gate length of the transistor) larger than that of the transistor M1. It is also possible to cancel the current deviation by adding the above deviation to the reference current IB2. Alternatively, βp =
By designing with βp2 and IB2 = 2 · IB1, offset currents are canceled out, and it is easy to set IB2 to twice the current amount of IB1, so a better current comparison between Icell and Iref. It can be performed. These contribute to improving the accuracy of current comparison when the reference current is generated from the reference cell.

【００６０】このような本実施の形態２による電流セン
スアンプ回路では、ゲートを共通に接続したＰ型ＭＯＳ
トランジスタＭ１，Ｍ２のゲート電位をＰ型ＭＯＳトラ
ンジスタＭ５のしきい値の絶対値分降圧するゲート降圧
回路ＧＤを設けることにより、Ｐ型ＭＯＳトランジスタ
Ｍ１のドレインである、メモリセルＭＣに連なるノード
Ｖ２、の動作範囲をＰ型ＭＯＳトランジスタＭ５のしき
い値の絶対値に相当する分、電源電圧側に上昇させるよ
うにしたので、このＰ型ＭＯＳトランジスタＭ５のしき
い値に相当する分、半導体記憶装置の読出しの低電圧動
作を実現することが可能となる。なお、バイアス電流回
路ＩＢ２は、その電流を参照電流回路Irefに加えること
により、即ち、参照電流回路Irefの電流量をIref＋IB2
とすることにより、これを省略することも可能である。In the current sense amplifier circuit according to the second embodiment as described above, the P-type MOS having the gates commonly connected.
By providing the gate step-down circuit GD for stepping down the gate potentials of the transistors M1 and M2 by the absolute value of the threshold value of the P-type MOS transistor M5, the node V2 connected to the memory cell MC, which is the drain of the P-type MOS transistor M1, Since the operating range is increased to the power supply voltage side by the amount corresponding to the absolute value of the threshold value of the P-type MOS transistor M5, the semiconductor memory device corresponding to the threshold value of the P-type MOS transistor M5. It is possible to realize the low voltage operation of reading. The bias current circuit IB2 adds the current to the reference current circuit Iref, that is, the current amount of the reference current circuit Iref is Iref + IB2.
Therefore, it is possible to omit this.

【００６１】（実施の形態３）以下に、本発明の請求項
５、１１、１２に対応する実施の形態３にかかる電流セ
ンスアンプ回路について図３を用いて説明する。図３は
本実施の形態３による電流センスアンプ回路を示す回路
図である。なお、図において、図１と同一または相当す
る構成要素については同じ符号を用い、その説明を省略
する。Ｍ２１、Ｍ２２、Ｍ２３はＰ型ＭＯＳトランジス
タであり、夫々のソースはともに電源ＶＤＤに接続さ
れ、ゲートはトランジスタＭ１のゲートであるノードＶ
４に接続され、ドレインは夫々ノードＶ３１、Ｖ３２、
Ｖ３３となっている。(Embodiment 3) A current sense amplifier circuit according to Embodiment 3 corresponding to claims 5, 11, and 12 of the present invention will be described below with reference to FIG. FIG. 3 is a circuit diagram showing a current sense amplifier circuit according to the third embodiment. In the figure, the same or corresponding components as those in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted. M21, M22, and M23 are P-type MOS transistors, their sources are both connected to the power supply VDD, and their gates are the node V which is the gate of the transistor M1.
4 and the drains are connected to nodes V31, V32,
It is V33.

【００６２】Iref１、Iref２、Iref３は各ＭＯＳトラン
ジスタＭ２１、Ｍ２２、Ｍ２３に対応して設けられた参
照電流回路を示し、夫々ノードＶ３１、Ｖ３２、Ｖ３３
と接地電位ＶＳＳとの間に接続されている。Ｂ１１、Ｂ
１２、Ｂ１３はバッファ回路を示し、その入力は夫々ノ
ードＶ３１、Ｖ３２、Ｖ３３に接続され、出力を夫々セ
ンスアンプ回路の出力端Ｖｏ１、Ｖｏ２、Ｖｏ３として
いる。Reference numerals Iref1, Iref2, Iref3 denote reference current circuits provided corresponding to the MOS transistors M21, M22, M23, and nodes V31, V32, V33, respectively.
And ground potential VSS. B11, B
Reference numerals 12 and B13 denote buffer circuits, the inputs of which are connected to the nodes V31, V32, and V33, respectively, and the outputs are the output terminals Vo1, Vo2, and Vo3 of the sense amplifier circuit, respectively.

【００６３】ここで、トランジスタＭ２１と参照電流回
路Iref１とバッファ回路Ｂ１１は一つの電流判定部Ｃ２
１を構成し、これと同様に、トランジスタＭ２２と参照
電流回路Iref２とバッファ回路Ｂ１２は電流判定部Ｃ２
２を、トランジスタＭ２３と参照電流回路Iref３とバッ
ファ回路Ｂ１３は電流判定部Ｃ２３を、それぞれ構成し
ている。Here, the transistor M21, the reference current circuit Iref1, and the buffer circuit B11 are combined into a single current determination section C2.
1, and similarly, the transistor M22, the reference current circuit Iref2, and the buffer circuit B12 are connected to the current determination unit C2.
2, the transistor M23, the reference current circuit Iref3, and the buffer circuit B13 form a current determination unit C23.

【００６４】以上のように構成された実施の形態３の電
流センスアンプ回路について、実施の形態１と異なる部
分を中心に動作を説明する。メモリセルＭＣ、電圧クラ
ンプ回路Ｃ１、トランジスタＭ１、トランジスタＭ４、
バイアス電流回路ＩＢについては、上記実施の形態１で
説明した通りであり、ノードＶ１の電位はクランプ電位
Ｖｃにクランプされ、トランジスタＭ１はメモリセル電
流IcellをトランジスタＭ３を介してメモリセルＭＣへ
供給している。但し、メモリセルＭＣは多値（ここでは
４値）のデータが記録されており、読出し時において
は、記録されたデータに応じて電流量の異なる３つの状
態と電流を流さない状態の何れかとしてデータが検出さ
れる。このとき、各電流判定部Ｃ２１、Ｃ２２、Ｃ２３
における夫々のトランジスタＭ２１、Ｍ２２、Ｍ２３に
は、トランジスタＭ１とソースとゲートが共通であるこ
とから、凡そメモリセル電流Icellと等しい電流が流れ
る。The operation of the current sense amplifier circuit of the third embodiment configured as described above will be described focusing on the parts different from the first embodiment. Memory cell MC, voltage clamp circuit C1, transistor M1, transistor M4,
The bias current circuit IB is as described in the first embodiment, the potential of the node V1 is clamped to the clamp potential Vc, and the transistor M1 supplies the memory cell current Icell to the memory cell MC via the transistor M3. ing. However, the memory cell MC records multi-valued data (four values in this case), and at the time of reading, one of three states in which the amount of current differs depending on the recorded data and a state in which no current flows As the data is detected. At this time, the current determination units C21, C22, C23
In each of the transistors M21, M22, and M23 in, since the source and the gate are common to the transistor M1, a current approximately equal to the memory cell current Icell flows.

【００６５】参照電流回路Iref１、Iref２、Iref３は、
例えば、前述の通り所定のゲート電圧を与えられたＮ型
ＭＯＳトランジスタで構成され、所定の夫々相異なる参
照電流（この参照電流量を夫々Iref1、Iref2、Iref3と
する）を流すように動作する。ここで、各参照電流量の
関係はIref1＜Iref2＜Iref3としておく。このとき、電
流判定部Ｃ２１のノードＶ３１の電位は、トランジスタ
Ｍ２１の電流、即ちメモリセル電流Icellと、所定の参
照電流Iref1とを比較することにより決定され、Icell＞
Iref1の場合は高くなり、Icell＜Iref1の場合は低下す
る。The reference current circuits Iref1, Iref2, Iref3 are
For example, it is composed of N-type MOS transistors to which a predetermined gate voltage is applied as described above, and operates so as to flow predetermined different reference currents (the reference current amounts are Iref1, Iref2, and Iref3, respectively). Here, the relationship between the reference current amounts is Iref1 <Iref2 <Iref3. At this time, the potential of the node V31 of the current determination unit C21 is determined by comparing the current of the transistor M21, that is, the memory cell current Icell with a predetermined reference current Iref1, and Icell>
It increases when Iref1 and decreases when Icell <Iref1.

【００６６】バッファ回路Ｂ１１は、上記ノードＶ３１
の電位を受けて判定結果を出力し、その出力Vo１はIcel
l＞Iref1の場合には「Ｈ」、Icell＜Iref1の場合には
「Ｌ」となる。これと同様に、電流判定部Ｃ２２及びＣ
２３でも、メモリセル電流Icellと夫々の参照電流Iref
２、Iref３との比較が行われ、その結果がバッファ回路
Ｂ１２とＢ１３から夫々の出力端Vo２、Vo３に出力され
る。The buffer circuit B11 is connected to the node V31.
Outputs the judgment result in response to the potential of
When l> Iref1, it is “H”, and when Icell <Iref1, it is “L”. Similarly, the current determination units C22 and C
23, the memory cell current Icell and each reference current Iref
2 and Iref3 are compared, and the result is output from the buffer circuits B12 and B13 to the respective output terminals Vo2 and Vo3.

【００６７】以上の電流判定部Ｃ２１、Ｃ２２、Ｃ２３
の結果から、メモリセル電流Icellは次の４つの状態、
即ち （状態１）Icell＜Iref１ （状態２）Iref1＜IcelI＜Iref２ （状態３）Iref２＜IcelI＜Iref３ （状態４）IcelI＞Iref３ の何れかの状態になることを判断することができる。こ
れにより、上記４値のメモリセルの読出しを行うことが
でき、図示されていない論理回路を経て２ビットデータ
として出力することができる。The above current judging sections C21, C22, C23
From the result of, the memory cell current Icell is the following four states,
That is, it can be determined that any one of (state 1) Icell <Iref1 (state 2) Iref1 <IcelI <Iref2 (state 3) Iref2 <IcelI <Iref3 (state 4) IceI> Iref3. As a result, the four-valued memory cell can be read and output as 2-bit data via a logic circuit (not shown).

【００６８】更に、前述の実施の形態１と同様に、カレ
ントミラー回路動作からのずれを低減するために、トラ
ンジスタＭ１の利得係数βｐに対してトランジスタＭ４
の利得係数βp2を大きくする、即ちトランジスタＭ４の
Ｗ／Ｌ（Ｗはトランジスタのゲート幅、Ｌはトランジス
タのゲート長）を大きくすることは有意である。これ
は、参照電流を参照セルより生成させる場合において電
流比較の精度向上に貢献する。また、各参照電流Iref
１、Iref２、Iref３に対して上記のずれを加えておき、
ずれの電流を打消すことも可能である。Further, as in the first embodiment described above, in order to reduce the deviation from the operation of the current mirror circuit, the gain coefficient βp of the transistor M1 is different from that of the transistor M4.
It is significant to increase the gain coefficient βp2 of the transistor M4, that is, to increase W / L of the transistor M4 (W is the gate width of the transistor, L is the gate length of the transistor). This contributes to improving the accuracy of current comparison when the reference current is generated from the reference cell. Also, each reference current Iref
Add the above deviation to 1, Iref2, Iref3,
It is also possible to cancel the offset current.

【００６９】このような本実施の形態３による電流セン
スアンプ回路では、上記実施の形態１に相当する電流セ
ンスアンプ回路における電流判定部を複数設け、そのそ
れぞれの参照電流回路Iref１、Iref２、Iref３の参照電
流を相異なる値に設定するようにしたので、多状態に記
録されたメモリセルのデータの判別が可能となり、さら
にその読出しの低電圧動作が実現できる。なお、本実施
の形態３では、メモリセルが４値の状態を持つ場合につ
いて例示しているが、本発明はこれに限るものではな
く、Ｎ値（Ｎは２以上の整数）の状態を持つメモリセル
に対してＮ−１個の電流判定部を設置することでＮ値の
読出しを行うことも可能である。In the current sense amplifier circuit according to the third embodiment as described above, a plurality of current determination units in the current sense amplifier circuit corresponding to the first embodiment are provided, and the reference current circuits Iref1, Iref2, Iref3 of the respective current determination units are provided. Since the reference currents are set to different values, it is possible to discriminate the data of the memory cells recorded in multiple states, and the low voltage operation of the reading can be realized. Although the third embodiment exemplifies the case where the memory cell has a four-valued state, the present invention is not limited to this, and has an N-valued state (N is an integer of 2 or more). It is also possible to read N values by installing N-1 current determination units for the memory cell.

【００７０】（実施の形態４）以下、本発明の請求項
５，２０，２１に対応する実施の形態４にかかる電流セ
ンスアンプ回路について図４を用いて説明する。図４
は、本実施の形態４による電流センスアンプ回路の回路
図である。なお、図において、図２と同一または相当す
る構成要素については同じ符号を用い、その説明を省略
する。(Fourth Embodiment) Hereinafter, a current sense amplifier circuit according to a fourth embodiment of the invention will be described with reference to FIG. Figure 4
FIG. 9 is a circuit diagram of a current sense amplifier circuit according to a fourth embodiment. In the figure, the same reference numerals are used for the same or corresponding components as in FIG. 2, and the description thereof will be omitted.

【００７１】Ｍ２１、Ｍ２２、Ｍ２３はＰ型ＭＯＳトラ
ンジスタであり、夫々のソースはともに電源ＶＤＤに接
続され、ゲートはトランジスタＭ１のゲートであるノー
ドＶ４に接続され、ドレインは夫々ノードＶ３１、Ｖ３
２、Ｖ３３に接続されている。M21, M22 and M23 are P-type MOS transistors, each source is connected to the power supply VDD, the gate is connected to the node V4 which is the gate of the transistor M1, and the drains are the nodes V31 and V3, respectively.
2, connected to V33.

【００７２】Iref１、Iref２、Iref３は参照電流回路を
示し、夫々ノードＶ３１、Ｖ３２、Ｖ３３と接地電位Ｖ
ＳＳとの間に設置されている。ＩＢ２１、ＩＢ２２、Ｉ
Ｂ２３はバイアス電流回路を示し、夫々ノードＶ３１、
Ｖ３２、Ｖ３３と接地電位ＶＳＳとの間、即ち参照電流
回路Iref１、Iref２、Iref３と並列に設置されている。
Ｂ１１、Ｂ１２、Ｂ１３はバッファ回路を示し、入力は
夫々ノードＶ３１、Ｖ３２、Ｖ３３に接続され、出力を
夫々センスアンプ回路の出力端Vo１、Vo２、Vo３として
いる。Iref1, Iref2, and Iref3 represent reference current circuits, and nodes V31, V32, and V33 and the ground potential V, respectively.
It is installed between SS. IB21, IB22, I
B23 denotes a bias current circuit, which has a node V31,
It is installed between V32, V33 and the ground potential VSS, that is, in parallel with the reference current circuits Iref1, Iref2, Iref3.
Reference numerals B11, B12, and B13 denote buffer circuits, inputs of which are connected to nodes V31, V32, and V33, respectively, and outputs of which are output terminals Vo1, Vo2, and Vo3 of the sense amplifier circuit, respectively.

【００７３】ここで、トランジスタＭ２１と参照電流回
路Iref１とバイアス電流回路ＩＢ２１とバッファ回路Ｂ
１１とは電流判定部Ｃ２１を構成し、これと同様に、ト
ランジスタＭ２２と参照電流回路Iref２とバイアス電流
回路ＩＢ２２とバッファ回路Ｂ１２とは電流判定部Ｃ２
２を、トランジスタＭ２３と参照電流回路Iref３とバイ
アス電流回路ＩＢ２３とバッファ回路Ｂ１３とは電流判
定部Ｃ２３を構成している。Here, the transistor M21, the reference current circuit Iref1, the bias current circuit IB21, and the buffer circuit B.
11 constitutes a current determination unit C21, and similarly, the transistor M22, the reference current circuit Iref2, the bias current circuit IB22, and the buffer circuit B12 constitute the current determination unit C2.
2, the transistor M23, the reference current circuit Iref3, the bias current circuit IB23, and the buffer circuit B13 form a current determination unit C23.

【００７４】以上のように構成された実施の形態４の電
流センスアンプ回路について、上記実施の形態２と異な
る部分を中心に動作を説明する。メモリセルＭＣ、クラ
ンプ回路Ｃ１、トランジスタＭ１、トランジスタＭ５、
バイアス電流回路ＩＢについては、上記実施の形態２で
説明した通りであり、ノードＶ１の電位はクランプ電位
Ｖｃにクランプされ、トランジスタＭ１には、トランジ
スタＭ３を介してメモリセルＭＣへ供給するメモリセル
電流Icellとバイアス電流回路ＩＢ１へ供給するバイア
ス電流IB1との和の電流Icell＋IB1が流れている。但
し、メモリセルＭＣは多値（ここでは４値）のデータが
記録されており、読出し時においては、記録されたデー
タに応じて電流量の異なる３つの状態と電流を流さない
状態の何れかの状態でデータが検出される。このとき、
各電流判定部Ｃ２１、Ｃ２２、Ｃ２３における夫々のト
ランジスタＭ２１、Ｍ２２、Ｍ２３には、トランジスタ
Ｍ１とソースとゲートが共通であることから、凡そトラ
ンジスタＭ１を流れる電流Icell+IB1と等しい電流が流
れる。The operation of the current sense amplifier circuit of the fourth embodiment configured as described above will be described focusing on the parts different from the second embodiment. Memory cell MC, clamp circuit C1, transistor M1, transistor M5,
The bias current circuit IB is as described in the second embodiment, the potential of the node V1 is clamped to the clamp potential Vc, and the transistor M1 supplies the memory cell current to the memory cell MC via the transistor M3. The current Icell + IB1 which is the sum of Icell and the bias current IB1 supplied to the bias current circuit IB1 is flowing. However, the memory cell MC records multi-valued data (four values in this case), and at the time of reading, one of three states in which the amount of current differs depending on the recorded data and a state in which no current flows Data is detected in the state of. At this time,
The transistors M21, M22, and C23 in each of the current determination units C21, C22, and C23 have a source and a gate in common with the transistor M1, and therefore a current approximately equal to the current Icell + IB1 flowing through the transistor M1 flows.

【００７５】参照電流回路Iref１、Iref２、Iref３は所
定の夫々相異なる参照電流（この参照電流量を夫々Iref
１、Iref２、Iref３とする）を流すように動作し、例え
ば、前述の通り所定のゲート電圧を与えられたＮ型ＭＯ
Ｓトランジスタで構成されている。ここで、各参照電流
量の関係はIref１＜Iref２＜Iref３としておく。バイア
ス電流回路ＩＢ２１、ＩＢ２２、ＩＢ２３は、ここでは
バイアス電流回路ＩＢ１と等しい電流量、即ちIB２１＝
IB２２＝IB２３＝IB1（IB２１、IB２２、IB２３は夫々
バイアス電流回路ＩＢ２１、ＩＢ２２、ＩＢ２３の電流
量）に設定する。このとき、電流判定部Ｃ２１のノード
Ｖ３１の電位は、トランジスタＭ２１の電流Icell＋IB1
と、参照電流Iref1とバイアス電流IB21の和Iref1＋IB21
とを比較することにより決定され、IB1＝IB21であるこ
とから、結果としてメモリセル電流Icellと参照電流Ire
f21との比較により、Icell＞Iref1の場合はノードＶ３
１の電位が高くなり、Icell＜Iref1の場合は低下する。The reference current circuits Iref1, Iref2, and Iref3 have predetermined reference currents different from each other (this reference current amount is Iref.
1, Iref2, Iref3), for example, an N-type MO that has been given a predetermined gate voltage as described above.
It is composed of S transistors. Here, the relationship between the reference current amounts is Iref1 <Iref2 <Iref3. The bias current circuits IB21, IB22, and IB23 have the same amount of current as the bias current circuit IB1, that is, IB21 =
IB22 = IB23 = IB1 (IB21, IB22, IB23 are the current amounts of the bias current circuits IB21, IB22, IB23, respectively) are set. At this time, the potential of the node V31 of the current determination unit C21 is equal to the current Icell + IB1 of the transistor M21.
And the sum of the reference current Iref1 and the bias current IB21 Iref1 + IB21
It is determined by comparing with, and IB1 = IB21, and as a result, the memory cell current Icell and the reference current Ire
By comparison with f21, if Icell> Iref1, node V3
The potential of 1 becomes high, and decreases when Icell <Iref1.

【００７６】バッファ回路Ｂ１１は、このノードＶ３１
の電位を受けて判定結果を出力し、その出力はIcell＞I
ref1の場合には「Ｈ」、Icell＜Iref1の場合には「Ｌ」
となる。これと同様に、電流判定部Ｃ２２及びＣ２３で
も、メモリセル電流Icellと夫々の参照電流Iref２、Ire
f３との比較が行われ、その結果がバッファ回路Ｂ１２
とＢ１３から夫々の出力端Ｖｏ２、Ｖｏ３に出力され
る。The buffer circuit B11 is connected to this node V31.
It receives the potential of and outputs the judgment result, and the output is Icell> I
"H" if ref1, "L" if Icell <Iref1
Becomes Similarly, also in the current determination units C22 and C23, the memory cell current Icell and the respective reference currents Iref2 and Ire are determined.
Comparison with f3 is performed, and the result is the buffer circuit B12.
And B13 are output to the respective output terminals Vo2 and Vo3.

【００７７】以上の電流判定部Ｃ２１、Ｃ２２、Ｃ２３
の結果から、メモリセル電流Icellは次の４つの状態、
すなわち （状態１）Icell<Iref１ （状態２）Iref１<Icell<Iref２ （状態３）Iref２<Icell<Iref３ （状態４）Icell>Iref３ の何れの状態に当たるかを判断することができる。これ
により、４値のメモリセルの読出しを行うことができ、
図示されていない論理回路を経て２ビットデータとして
出力することができる。The above current judging parts C21, C22, C23
From the result of, the memory cell current Icell is the following four states,
That is, it is possible to determine which of (state 1) Icell <Iref1 (state 2) Iref1 <Icell <Iref2 (state 3) Iref2 <Icell <Iref3 (state 4) Icell> Iref3. As a result, it is possible to read four-valued memory cells,
It can be output as 2-bit data through a logic circuit (not shown).

【００７８】更に、上記実施の形態２と同様に、カレン
トミラー回路動作からのずれを低減するためにトランジ
スタＭ１の利得係数βｐに対してトランジスタＭ５の利
得係数βp2を大きくする、即ち、トランジスタＭ５のＷ
／Ｌ（Ｗはトランジスタのゲート幅、Ｌはトランジスタ
のゲート長）を大きくすることは有意である。また、参
照電流IB21,IB22,IB23に対して上記のずれを加えてお
き、ずれの電流を打消すことも可能である。Further, as in the second embodiment, in order to reduce the deviation from the current mirror circuit operation, the gain coefficient βp2 of the transistor M5 is made larger than the gain coefficient βp of the transistor M1, that is, the gain coefficient βp2 of the transistor M5 is increased. W
It is significant to increase / L (W is the gate width of the transistor and L is the gate length of the transistor). It is also possible to cancel the current deviation by adding the above deviation to the reference currents IB21, IB22, IB23.

【００７９】あるいは、βｐ＝βp2とし、IB21＝IB22＝
IB23＝2・IB1と設計することで、ずれの電流は打消さ
れ、更にIB21,IB22,IB23をIB1の２倍の電流量に設定す
ることは容易であるため、より良好なIcellとIrefの電
流比較を行うことができる。これらは、参照電流を参照
セルより生成させる場合において電流比較の精度向上に
貢献する。Alternatively, βp = βp2 and IB21 = IB22 =
By designing IB23 = 2 · IB1, offset currents are canceled out, and it is easy to set IB21, IB22, IB23 to twice the current amount of IB1, so better Icell and Iref currents can be obtained. A comparison can be made. These contribute to improving the accuracy of current comparison when the reference current is generated from the reference cell.

【００８０】このような本実施の形態４による電流セン
スアンプ回路では、上記実施の形態２に相当する電流セ
ンスアンプ回路における電流判定部を複数設け、そのそ
れぞれの参照電流回路Iref１、Iref２、Iref３の参照電
流を相異なる値に設定するようにしたので、多状態に記
録されたメモリセルのデータの判別が可能となり、さら
にその読出しの低電圧動作が実現できる。In the current sense amplifier circuit according to the fourth embodiment as described above, a plurality of current determination units in the current sense amplifier circuit corresponding to the second embodiment are provided, and the reference current circuits Iref1, Iref2, Iref3 of the respective current determination units are provided. Since the reference currents are set to different values, it is possible to discriminate the data of the memory cells recorded in multiple states, and the low voltage operation of the reading can be realized.

【００８１】なお、上記実施の形態２で示した通り、バ
イアス電流回路ＩＢ２１〜ＩＢ２３は、その電流を参照
電流回路Iref１〜Iref３にそれぞれ加えることにより、
例えば、参照電流回路Iref１の電流量をIref1＋IB21と
することにより、これらを省略することも可能である。
また、本実施の形態４では、メモリセルが４値の状態を
持つ場合について例示しているが、本発明はこれに限る
ものではなく、Ｎ値（Ｎは２以上の整数）の状態を持つ
メモリセルに対してＮ−１個の電流判定部を設置するこ
とでＮ値の読出しが可能である。As shown in the second embodiment, the bias current circuits IB21 to IB23 add their currents to the reference current circuits Iref1 to Iref3, respectively.
For example, these can be omitted by setting the current amount of the reference current circuit Iref1 to Iref1 + IB21.
Further, in the fourth embodiment, the case where the memory cell has a four-valued state is illustrated, but the present invention is not limited to this, and has an N-valued (N is an integer of 2 or more) state. The N value can be read by installing N-1 current determination units for the memory cell.

【００８２】（実施の形態５）以下、本発明の請求項
６，１３に対応する実施の形態５にかかる電流センスア
ンプ回路について図５を用いて説明する。図５は、本実
施の形態５による電流センスアンプ回路の回路図であ
る。図において、図３と同一または相当する構成要素に
ついては同じ符号を用い、その説明を省略する。Iref
１、Iref２、Iref３は夫々参照電流回路を示し、各々ノ
ードＶ３１、Ｖ３２、Ｖ３３と接地電位ＶＳＳとの間に
接続され、参照電流回路Iref１と参照電流回路Iref２に
はそれぞれイネーブル信号が入力されている。ここで、
参照電流回路Iref１、Iref２、Iref３の各電流量Iref
１、Iref２、Iref３は、Iref1＜Iref２＜Iref３となっ
ている。(Fifth Embodiment) A current sense amplifier circuit according to a fifth embodiment of the present invention, which corresponds to claims 6 and 13 of the present invention, will be described below with reference to FIG. FIG. 5 is a circuit diagram of the current sense amplifier circuit according to the fifth embodiment. In the figure, the same or corresponding components as those in FIG. 3 are designated by the same reference numerals, and the description thereof will be omitted. Iref
Reference numerals 1, Iref2 and Iref3 denote reference current circuits, which are respectively connected between the nodes V31, V32 and V33 and the ground potential VSS, and enable signals are inputted to the reference current circuits Iref1 and Iref2, respectively. . here,
Reference current circuits Iref1, Iref2, Iref3
1, Iref2 and Iref3 are Iref1 <Iref2 <Iref3.

【００８３】Ｂ１１、Ｂ１２、Ｂ１３はバッファ回路を
示し、入力は夫々ノードＶ３１、Ｖ３２、Ｖ３３に接続
され、出力を夫々センスアンプ回路の出力端Ｖｏ１、Ｖ
ｏ２、Ｖｏ３とし、更に、出力Ｖｏ２は参照電流回路Ir
ef１のイネーブル信号となり、出力Ｖｏ３は参照電流回
路Iref２のイネーブル信号となっている。ここで、トラ
ンジスタＭ２１と参照電流回路Iref１とバッファ回路Ｂ
１１は電流判定部Ｃ２１を構成し、これと同様に、トラ
ンジスタＭ２２と参照電流回路Iref２とバッファ回路Ｂ
１２は電流判定部Ｃ２２を、トランジスタＭ２３と参照
電流回路Iref３とバッファ回路Ｂ１３は電流判定部Ｃ２
３を構成している。Reference numerals B11, B12, and B13 denote buffer circuits, inputs of which are connected to nodes V31, V32, and V33, respectively, and outputs of which are output terminals Vo1 and V of the sense amplifier circuit, respectively.
o2 and Vo3, and the output Vo2 is the reference current circuit Ir.
It becomes the enable signal of ef1, and the output Vo3 becomes the enable signal of the reference current circuit Iref2. Here, the transistor M21, the reference current circuit Iref1, and the buffer circuit B
Reference numeral 11 constitutes a current determination unit C21, and similarly to this, a transistor M22, a reference current circuit Iref2 and a buffer circuit B are provided.
12 is a current determination unit C22, and the transistor M23, the reference current circuit Iref3, and the buffer circuit B13 are current determination units C2.
Make up three.

【００８４】以上のように構成された実施の形態５の電
流センスアンプ回路について、実施の形態３と異なる部
分に関して動作を説明する。参照電流回路Iref１、Iref
２には、上記の通りイネーブル信号が入力されており、
イネーブル信号が「Ｌ」レベルの場合は参照電流を流
し、「Ｈ」レベルの場合は参照電流を停止する。これに
より、例えば電流判定部Ｃ２２の出力Ｖｏ２が「Ｈ」レ
ベルであったとき、即ちIcell＞Iref２の場合、参照電
流Iref２に対して参照電流Iref１は小さいため、参照電
流Iref１との比較を行う必要はなく、電流判定部Ｃ２１
を停止することが可能であり、参照電流回路Iref１はイ
ネーブル信号である出力Ｖｏ２を受けて動作を停止す
る。このとき、ノードＶ３１はトランジスタＭ２１から
の電流により電位が高くなるため、電流判定部Ｃ２１の
出力Ｖｏは「Ｈ」であり、上記実施の形態３と等価であ
る。また、電流判定部Ｃ２２の出力Ｖｏ２が「Ｌ」レベ
ルであるとき、即ちIcell＜Iref２の場合、参照電流回
路Iref１はアクティブであり、電流判定部Ｃ２１は動作
しておりメモリセル電流Icellと参照電流Iref1との比較
を行う。The operation of the current sense amplifier circuit of the fifth embodiment configured as described above will be described with respect to parts different from those of the third embodiment. Reference current circuits Iref1 and Iref
2, the enable signal is input as described above,
When the enable signal is at "L" level, the reference current is passed, and when it is at "H" level, the reference current is stopped. As a result, for example, when the output Vo2 of the current determination unit C22 is at the “H” level, that is, when Icell> Iref2, the reference current Iref1 is smaller than the reference current Iref2, so it is necessary to compare with the reference current Iref1. Instead, the current determination unit C21
Can be stopped, and the reference current circuit Iref1 stops its operation upon receiving the output Vo2 which is an enable signal. At this time, since the potential of the node V31 is increased by the current from the transistor M21, the output Vo of the current determination unit C21 is “H”, which is equivalent to that of the third embodiment. Further, when the output Vo2 of the current determination unit C22 is at the “L” level, that is, when Icell <Iref2, the reference current circuit Iref1 is active, the current determination unit C21 is operating, and the memory cell current Icell and the reference current. Compare with Iref1.

【００８５】同様に、電流判定部Ｃ２３の出力Ｖｏ３が
「Ｈ」レベルであるとき、即ちIcell＞Iref3の場合は、
参照電流回路Iref２は動作を停止し、電流判定部Ｃ２２
の出力Ｖｏ２は「Ｈ」レベルとなり、これを受けて参照
電流回路Iref１は動作を停止し、電流判定部Ｃ２１の出
力Ｖｏ１も「Ｈ」レベルとなる。また、電流判定部Ｃ２
３の出力Ｖｏ３が「Ｌ」のとき、即ちIcell＜Iref3の場
合は、電流判定部Ｃ２２はアクティブであり、この時、
電流判定部Ｃ２２が行う動作については上述した通りで
ある。Similarly, when the output Vo3 of the current determination section C23 is at "H" level, that is, when Icell> Iref3,
The reference current circuit Iref2 stops operating, and the current determination unit C22
Output Vo2 of the reference current circuit Iref1 stops the operation, and the output Vo1 of the current determination unit C21 also becomes the "H" level. In addition, the current determination unit C2
When the output Vo3 of 3 is “L”, that is, when Icell <Iref3, the current determination unit C22 is active. At this time,
The operation performed by the current determination unit C22 is as described above.

【００８６】以上のように本実施の形態５の電流センス
アンプ回路は実施の形態３と等価な動作となり、また必
要のない参照電流回路の参照電流はこれを停止するがで
き、消費電流を低減できることが分かる。更に、前述の
実施の形態１と同様に、カレントミラー回路動作からの
ずれを低減するためにトランジスタＭ１の利得係数βｐ
に対してトランジスタＭ４の利得係数βp2を大きくす
る、即ちトランジスタＭ４のＷ／Ｌ（Ｗはトランジスタ
のゲート幅、Ｌはトランジスタのゲート長）を大きくす
ることは有意である。これは、参照電流を参照セルより
生成させる場合において電流比較の精度向上に貢献す
る。また、各参照電流Iref１、Iref２、Iref３に対して
上記のずれを加えておき、ずれの電流を打消すことも可
能である。As described above, the current sense amplifier circuit of the fifth embodiment operates in an equivalent manner to that of the third embodiment, and the reference current of the unnecessary reference current circuit can be stopped and the current consumption is reduced. I see what I can do. Further, as in the first embodiment, the gain coefficient βp of the transistor M1 is reduced in order to reduce the deviation from the current mirror circuit operation.
On the other hand, it is significant to increase the gain coefficient βp2 of the transistor M4, that is, to increase the W / L of the transistor M4 (W is the gate width of the transistor, L is the gate length of the transistor). This contributes to improving the accuracy of current comparison when the reference current is generated from the reference cell. Further, it is also possible to cancel the offset current by adding the above offset to each of the reference currents Iref1, Iref2, Iref3.

【００８７】このような本実施の形態５による電流セン
スアンプ回路では、上記実施の形態３に相当する電流セ
ンスアンプ回路における複数の電流判定部における参照
電流回路Iref１、Iref２、Iref３の中で、参照電流回路
Iref１、Iref２はそれぞれこれよりも参照電流が大きい
参照電流回路Iref２、Iref３を有する電流判定部Ｃ２
２、Ｃ２３の出力に応じてその動作を制御するようにし
たので、多状態に記録されたメモリセルによる半導体記
憶装置の読出しの低電圧動作を実現すると共に、読出し
を行うときに必要のなくなった参照電流回路の電流を停
止或いは小電流に低下させることにより回路の消費電力
の低減を図ることが可能である。なお、本実施の形態５
ではメモリセルが４値の状態を持つ場合について例示し
ているが、本発明はこれに限るものではなく、Ｎ値（Ｎ
は２以上の整数）の状態を持つメモリセルに対してＮ−
１個の電流判定部を設置することでＮ値の読出しが可能
である。In the current sense amplifier circuit according to the fifth embodiment, the reference current circuits Iref1, Iref2, Iref3 in the plurality of current determination sections in the current sense amplifier circuit corresponding to the third embodiment are referred to. Current circuit
Iref1 and Iref2 are current determination units C2 having reference current circuits Iref2 and Iref3, respectively, each having a reference current larger than that.
2. Since the operation is controlled according to the output of C23, the low voltage operation of reading the semiconductor memory device by the memory cells recorded in the multi-state is realized and it is not necessary when reading. It is possible to reduce the power consumption of the circuit by stopping or reducing the current of the reference current circuit to a small current. The fifth embodiment
In the above, the case where the memory cell has a 4-valued state is illustrated, but the present invention is not limited to this, and an N-value (N
Is an integer greater than or equal to 2)
The N value can be read by installing one current determination unit.

【００８８】（実施の形態６）以下に、本発明の請求項
６，２２に対応する実施の形態６にかかる電流センスア
ンプ回路について図６を用いて説明する。図６は、本実
施の形態６による電流センスアンプ回路の回路図であ
る。図において、図４と同一または相当する構成要素に
ついては同じ符号を用い、その説明を省略する。Ｍ２
１、Ｍ２２、Ｍ２３はＰ型ＭＯＳトランジスタであり、
夫々のソースは電源ＶＤＤに接続され、ゲートはトラン
ジスタＭ１のゲートであるノードＶ４に接続され、ドレ
インは夫々Ｖ３１、Ｖ３２、Ｖ３３に接続されている。(Sixth Embodiment) A current sense amplifier circuit according to a sixth embodiment of the present invention will be described below with reference to FIG. FIG. 6 is a circuit diagram of a current sense amplifier circuit according to the sixth embodiment. In the figure, the same or corresponding components as those in FIG. 4 are designated by the same reference numerals, and the description thereof will be omitted. M2
1, M22, M23 are P-type MOS transistors,
Each source is connected to the power supply VDD, the gate is connected to the node V4 which is the gate of the transistor M1, and the drains are connected to V31, V32 and V33, respectively.

【００８９】Iref１、Iref２、Iref３は夫々参照電流回
路を示し、各々ノードＶ３１、Ｖ３２、Ｖ３３と接地電
位ＶＳＳとの間に設置され、参照電流回路Iref１と参照
電流回路Iref２にはイネーブル信号が入力されている。
ここで、参照電流回路Iref１、Iref２、Iref３の各電流
量Iref1、Iref2、Iref3は、Iref1＜Iref2＜Iref3となっ
ている。ＩＢ２１、ＩＢ２２、ＩＢ２３はバイアス電流
回路を示し、夫々ノードＶ３１，Ｖ３２、Ｖ３３と接地
電位ＶＳＳとの間、即ち参照電流回路Iref１、Iref２、
Iref３と並列に設置されている。Iref1, Iref2, and Iref3 represent reference current circuits, respectively, which are provided between the nodes V31, V32, and V33 and the ground potential VSS, and enable signals are input to the reference current circuits Iref1 and Iref2. ing.
Here, the current amounts Iref1, Iref2, and Iref3 of the reference current circuits Iref1, Iref2, and Iref3 are Iref1 <Iref2 <Iref3. Reference numerals IB21, IB22, and IB23 denote bias current circuits, which are provided between the nodes V31, V32, and V33 and the ground potential VSS, that is, the reference current circuits Iref1, Iref2, and Iref2.
It is installed in parallel with Iref3.

【００９０】Ｂ１１、Ｂ１２、Ｂ１３はバッファ回路を
示し、入力は夫々ノードＶ３１、Ｖ３２、Ｖ３３に接続
され、出力を夫々センスアンプ回路の出力端Ｖｏ１、Ｖ
ｏ２、Ｖｏ３としている。ここで、トランジスタＭ２１
と参照電流回路Iref１とバイアス電流回路ＩＢ１とバッ
ファ回路Ｂ１１とは電流判定部Ｃ２１を構成する。これ
と同様に、トランジスタＭ２２と参照電流回路Iref２と
バイアス電流回路ＩＢ２とバッファ回路Ｂ１２とは電流
判定部Ｃ２２を、トランジスタＭ２３と参照電流回路Ir
ef３とバイアス電流回路ＩＢ３とバッファ回路Ｂ１３と
は電流判定部Ｃ２３を、それぞれ構成している。B11, B12, and B13 represent buffer circuits, the inputs of which are connected to the nodes V31, V32, and V33, respectively, and the outputs of which are the output terminals Vo1 and V of the sense amplifier circuit, respectively.
It is set to o2 and Vo3. Here, the transistor M21
The reference current circuit Iref1, the bias current circuit IB1, and the buffer circuit B11 form a current determination unit C21. Similarly, the transistor M22, the reference current circuit Iref2, the bias current circuit IB2, and the buffer circuit B12 form the current determination unit C22, and the transistor M23 and the reference current circuit Ir.
The ef3, the bias current circuit IB3, and the buffer circuit B13 form a current determination unit C23, respectively.

【００９１】以上のように構成された実施の形態６の電
流センスアンプ回路について、実施の形態４と異なる部
分に関して動作を説明する。参照電流回路Iref１、Iref
２には、上記の通りイネーブル信号が入力されており、
イネーブル信号が「Ｌ」レベルの場合は参照電流を流
し、「Ｈ」レベルの場合は参照電流を停止する。これに
より、例えば電流判定部Ｃ２２の出力Ｖｏ２が「Ｈ」レ
ベルであったとき、即ちIcell＞Iref2の場合、参照電流
Iref2に対して参照電流Iref1は小さいため、参照電流Ir
ef1との比較を行う必要はなく、電流判定部Ｃ２１を停
止することが可能であり、参照電流回路Iref１はイネー
ブル信号である出力Ｖｏ２を受けて動作を停止する。こ
のとき、ノードＶ３１はトランジスタＭ２１からの電流
により電位が高くなるため、電流判定部Ｃ２１の出力Ｖ
ｏは「Ｈ」であり、上記実施の形態３と等価である。The operation of the current sense amplifier circuit of the sixth embodiment configured as described above will be described with respect to parts different from those of the fourth embodiment. Reference current circuits Iref1 and Iref
2, the enable signal is input as described above,
When the enable signal is at "L" level, the reference current is passed, and when it is at "H" level, the reference current is stopped. Thereby, for example, when the output Vo2 of the current determination unit C22 is at the “H” level, that is, when Icell> Iref2, the reference current
Since the reference current Iref1 is smaller than Iref2, the reference current Ir
It is not necessary to compare with ef1 and the current determination unit C21 can be stopped, and the reference current circuit Iref1 receives the output Vo2 which is an enable signal and stops its operation. At this time, the potential of the node V31 becomes high due to the current from the transistor M21, so that the output V of the current determination unit C21 is
o is “H”, which is equivalent to the third embodiment.

【００９２】また、電流判定部Ｃ２２の出力Ｖｏ２が
「Ｌ」レベルであるとき、即ちIcell＜Iref2の場合、参
照電流回路Iref１はアクティブであり、電流判定部Ｃ２
１は動作しておりメモリセル電流Icellと参照電流Iref1
との比較を行う。When the output Vo2 of the current judging section C22 is at the "L" level, that is, when Icell <Iref2, the reference current circuit Iref1 is active and the current judging section C2
1 is operating and memory cell current Icell and reference current Iref1
Compare with.

【００９３】同様に、電流判定部Ｃ２３の出力Ｖｏ３が
「Ｈ」レベルであるとき、即ちIcell＞Iref3の場合は、
参照電流回路Iref２は動作を停止し、電流判定部Ｃ２２
の出力Ｖｏ２は「Ｈ」レベルとなり、これを受けて参照
電流回路Iref１は動作を停止し、電流判定部Ｃ２１の出
力Ｖｏ１も「Ｈ」レベルとなる。また、電流判定部Ｃ２
３の出力Ｖｏ３が「Ｌ」のとき、即ちIcell＜Iref３の
場合は、電流判定部Ｃ２２はアクティブであり、この
時、電流判定部Ｃ２２が行う動作については上述した通
りである。Similarly, when the output Vo3 of the current determination section C23 is at "H" level, that is, when Icell> Iref3,
The reference current circuit Iref2 stops operating, and the current determination unit C22
Output Vo2 of the reference current circuit Iref1 stops the operation, and the output Vo1 of the current determination unit C21 also becomes the "H" level. In addition, the current determination unit C2
When the output Vo3 of 3 is “L”, that is, when Icell <Iref3, the current determination unit C22 is active, and the operation performed by the current determination unit C22 at this time is as described above.

【００９４】更に、上記実施の形態２と同様に、カレン
トミラー回路動作からのずれを低減するためにトランジ
スタＭ１の利得係数βｐに対してトランジスタＭ５の利
得係数βp2を大きくする、即ちトランジスタＭ５のＷ／
Ｌ（Ｗはトランジスタのゲート幅、Ｌはトランジスタの
ゲート長）を大きくすることは有意である。また、参照
電流IB21,IB22,IB23に対して上記のずれを加えておき、
ずれの電流を打消すことも可能である。Further, as in the second embodiment, the gain coefficient βp2 of the transistor M5 is made larger than the gain coefficient βp of the transistor M1 in order to reduce the deviation from the operation of the current mirror circuit, that is, W of the transistor M5. /
It is significant to increase L (W is the gate width of the transistor and L is the gate length of the transistor). Also, add the above deviation to the reference currents IB21, IB22, IB23,
It is also possible to cancel the offset current.

【００９５】或いは、βｐ＝βp2とし、IB21=IB22=IB23
=2・IB1と設計することで、ずれの電流は打消され、更
にIB21,IB22,IB23をIB1の２倍の電流量に設定すること
は容易なため、より良好なIcellとIrefの電流比較を行
うことができる。これらは、参照電流を参照セルより生
成させる場合において電流比較の精度向上に貢献する。Alternatively, βp = βp2 and IB21 = IB22 = IB23
= 2 · IB1 cancels the offset current, and it is easy to set IB21, IB22, IB23 to twice the current amount of IB1, so a better current comparison between Icell and Iref is possible. It can be carried out. These contribute to improving the accuracy of current comparison when the reference current is generated from the reference cell.

【００９６】また、上記実施の形態４で示した通り、バ
イアス電流回路ＩＢ２１〜ＩＢ２３は、その電流を参照
電流回路Iref１〜Iref３にそれぞれ加えること、例え
ば、参照電流回路Iref１の電流量をIref1＋IB21とする
こと、により取り除くことも可能である。Further, as shown in the fourth embodiment, the bias current circuits IB21 to IB23 add their currents to the reference current circuits Iref1 to Iref3, for example, the current amount of the reference current circuit Iref1 is Iref1 + IB21. It is also possible to remove it.

【００９７】このような本実施の形態６による電流セン
スアンプ回路では、上記実施の形態４に相当する電流セ
ンスアンプ回路における複数の電流判定部における参照
電流回路Iref１、Iref２、Iref３の中で、参照電流回路
Iref１、Iref２はそれぞれこれよりも参照電流が大きい
参照電流回路Iref２、Iref３を有する電流判定部Ｃ２
２、Ｃ２３の出力に応じてその動作を制御するようにし
たので、多状態に記録されたメモリセルによる半導体記
憶装置の読出しの低電圧動作を実現すると共に、読出し
を行うとき、必要のなくなった参照電流回路の電流を停
止或いは小電流に低下させることにより回路の消費電力
の低減を図ることが可能である。In the current sense amplifier circuit according to the sixth embodiment, the reference current circuits Iref1, Iref2, Iref3 in the plurality of current determination units in the current sense amplifier circuit corresponding to the fourth embodiment are referred to. Current circuit
Iref1 and Iref2 are current determination units C2 having reference current circuits Iref2 and Iref3, respectively, each having a reference current larger than that.
2. Since the operation is controlled according to the output of C23, the low voltage operation of reading the semiconductor memory device by the memory cells recorded in the multi-state is realized and it is not necessary when reading. It is possible to reduce the power consumption of the circuit by stopping or reducing the current of the reference current circuit to a small current.

【００９８】なお、上記の構成に加えてバイアス電流回
路ＩＢ１、ＩＢ２にも参照電流回路Iref１、Iref２と同
様にイネーブル信号を使用することで、一層の消費電力
の削減を図ることもできる。また、本実施の形態６で
は、メモリセルが４値の状態を持つ場合について例示し
ているが、本発明はこれに限るものではなく、Ｎ値（Ｎ
は２以上の整数）の状態を持つメモリセルに対してＮ−
１個の電流判定部を設置することでＮ値の読出しが可能
である。In addition to the above configuration, the enable signals are used for the bias current circuits IB1 and IB2 similarly to the reference current circuits Iref1 and Iref2, so that the power consumption can be further reduced. Although the sixth embodiment exemplifies the case where the memory cell has a four-valued state, the present invention is not limited to this, and the N-value (N
Is an integer greater than or equal to 2)
The N value can be read by installing one current determination unit.

【００９９】（実施の形態７）以下、本発明の請求項１
４，２３対応する実施の形態７にかかる電流センスアン
プ回路について図７及び図８を用いて説明する。なお、
上記実施の形態５では、複数設けた電流判定部の参照電
流回路の動作を、参照電流が次に大きい電流判定部の判
定結果に応じて動作を制御するようにしたが、図７に示
すように、電流判定部の判定結果に対し論理演算を行う
論理回路によりその制御を行うようにしてもよい。(Embodiment 7) Hereinafter, claim 1 of the present invention will be described.
A current sense amplifier circuit according to the seventh embodiment corresponding to Nos. 4 and 23 will be described with reference to FIGS. 7 and 8. In addition,
In the fifth embodiment described above, the operation of the reference current circuit of the plurality of current determining units is controlled according to the determination result of the current determining unit having the next largest reference current. However, as shown in FIG. Alternatively, the control may be performed by a logic circuit that performs a logical operation on the determination result of the current determination unit.

【０１００】図７および図８は、本実施の形態７を示す
電流センスアンプ回路の回路図である。図において、図
５及び図６と同一または相当する構成要素については同
じ符号を用い、その説明を省略する。7 and 8 are circuit diagrams of the current sense amplifier circuit according to the seventh embodiment. In the figure, the same or corresponding components as those in FIGS. 5 and 6 are designated by the same reference numerals, and the description thereof will be omitted.

【０１０１】図７，図８において、ＬＣは電流判定部Ｃ
２１，Ｃ２２，Ｃ２３の判定結果に対し所定の論理演算
を行う論理回路であり、電流判定部Ｃ２１，Ｃ２２，Ｃ
２３から出力される合計３ビットのデータＶＯ１，ＶＯ
２，ＶＯ３により、メモリセル電流Icellは次の４つの
状態、すなわち （状態１）Icell＜Iref1 （状態２）Iref１＜Icell＜Iref２ （状態３）Iref２＜Icell＜Iref３ （状態４）Icell＞Iref３ のいずれの状態に該当するかを判別することができる。
このため、論理回路ＬＣは、入力データ（Ｖｏ１，Ｖｏ
２，Ｖｏ３）として（「Ｌ」，「Ｌ」，「Ｌ」），
（「Ｈ」，「Ｌ」，「Ｌ」），（「Ｈ」，「Ｈ」，
「Ｌ」），（「Ｈ」，「Ｈ」，「Ｈ」）のいずれかを入
力し、これらに対し２ビットの出力データＤＡＴＡとし
て（「０」，「０」），（「０」，「１」），
（「１」，「０」），（「１」，「１」）をそれぞれ出
力する。その際、入力データが（「Ｈ」，「Ｈ」，
「Ｌ」）の場合は、電流判定部Ｃ２１は動作を行う必要
がないため、その参照電流回路Iref１が動作を停止、ま
た、入力データが（「Ｈ」，「Ｈ」，「Ｈ」）の場合
は、電流判定部Ｃ２２は動作を行う必要がないため、そ
の参照電流回路Iref２が動作を停止、をするようイネー
ブル信号を出力すればよい。In FIG. 7 and FIG. 8, LC is the current judging section C.
It is a logic circuit that performs a predetermined logical operation on the determination results of 21, C22, and C23, and the current determination units C21, C22, and C
3-bit data VO1, VO output from 23
2, VO3 causes the memory cell current Icell to have the following four states: (state 1) Icell <Iref1 (state 2) Iref1 <Icell <Iref2 (state 3) Iref2 <Icell <Iref3 (state 4) Icell> Iref3 It is possible to determine which of the states is applicable.
Therefore, the logic circuit LC receives the input data (Vo1, Vo
2, Vo3) (“L”, “L”, “L”),
("H", "L", "L"), ("H", "H",
"L") or ("H", "H", "H") is input, and 2-bit output data DATA ("0", "0"), ("0", "1"),
("1", "0") and ("1", "1") are output respectively. At that time, the input data is (“H”, “H”,
In the case of "L"), since the current determination unit C21 does not need to operate, its reference current circuit Iref1 stops operating, and the input data is ("H", "H", "H"). In this case, since the current determination unit C22 does not need to operate, the reference current circuit Iref2 may output the enable signal to stop the operation.

【０１０２】このような本実施の形態７による電流セン
スアンプ回路では、複数の電流判定部の判定結果に応じ
て論理演算を行う論理回路により、動作を行う必要のな
い参照電流回路の動作を抑えるようにイネーブル信号を
発生するようにしたので、多状態に記録されたメモリセ
ルによる半導体記憶装置の読出しの低電圧動作を実現す
ると共に、読出しを行うとき必要のなくなった参照電流
回路の電流を停止或いは小電流に低下させることにより
回路の消費電力の低減を図ることが可能である。In the current sense amplifier circuit according to the seventh embodiment as described above, the operation of the reference current circuit which does not need to be operated is suppressed by the logic circuit which performs the logical operation according to the judgment results of the plurality of current judgment units. Since the enable signal is generated as described above, the low voltage operation of reading the semiconductor memory device by the memory cells recorded in the multi-state is realized and the current of the reference current circuit which is no longer necessary when reading is stopped. Alternatively, it is possible to reduce the power consumption of the circuit by reducing the current to a small value.

【０１０３】また、本実施の形態７では、論理回路を用
いるようにしたが、これに代えてＲＯＭを用いるように
してもよい。また、本実施の形態７では、複数の電流判
定部に対し１つの論理回路を設けるようにしたが、各電
流判定部毎にその判定結果に対して所定の論理演算を行
う論理回路を設け、この論理演算結果に基づいてイネー
ブル信号を発生するようにしてもよい。Although the logic circuit is used in the seventh embodiment, a ROM may be used instead of the logic circuit. Further, in the seventh embodiment, one logic circuit is provided for the plurality of current determination units, but a logic circuit for performing a predetermined logical operation on the determination result is provided for each current determination unit, The enable signal may be generated based on the result of this logical operation.

【０１０４】また、本実施の形態７では、メモリセルが
４値の状態を持つ場合について例示しているが、本発明
はこれに限るものではなく、Ｎ値（Ｎは２以上の整数）
の状態を持つメモリセルに対してＮ−１個の電流判定部
を設置することでＮ値の読出しを行うことも可能であ
る。なお、上記実施の形態５ないし７における上記Ｎ値
は必ずしも多値のメモリセルの全ての状態と同数でなく
てもよく、参照電流値の多い電流判定部のみが該当する
ようにその値を適宜少なくしてもよい。また、上記各実
施の形態１ないし７におけるＰ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタはその導電型を逆にしてもよ
く、上記各実施の形態と同様の効果が得られる。Although the seventh embodiment exemplifies the case where the memory cell has a four-valued state, the present invention is not limited to this, and the N value (N is an integer of 2 or more).
It is also possible to read N values by installing N-1 current determination units for the memory cell having the state of. The N value in the fifth to seventh embodiments does not necessarily have to be the same number as all the states of the multi-valued memory cell, and the value is appropriately set so that only the current determination unit having a large reference current value corresponds. May be less. Further, the conductivity types of the P-type MOS transistor and the N-type MOS transistor in each of the above-described first to seventh embodiments may be reversed, and the same effects as those in each of the above-described embodiments can be obtained.

【０１０５】[0105]

【発明の効果】以上のように、本願の請求項１の発明に
係る電流センスアンプ回路によれば、半導体記憶装置の
メモリセルの電流を検知する電流センスアンプ回路にお
いて、互いにゲート同士が接続され、一方のＭＯＳトラ
ンジスタのドレイン側より前記半導体記憶装置のメモリ
セルに電流を供給する同一導電型のＭＯＳトランジスタ
対と、前記一方のＭＯＳトランジスタのドレイン側のノ
ードを入力、前記ＭＯＳトランジスタ対のゲートを出力
とし、該ＭＯＳトランジスタ対のゲートの電圧をＭＯＳ
トランジスタのしきい値電圧分降圧するソースフォロア
回路と、前記ＭＯＳトランジスタ対の他方のトランジス
タが供給する、前記メモリセルに流れる電流に略等しい
電流と、参照電流との大小を判定し、該判定結果に基づ
いて前記メモリセルの内容に応じたデータを出力する電
流判定部とを備えたことにより、ＭＯＳトランジスタ対
の一方のＭＯＳトランジスタのドレイン側の動作範囲を
電源電位側に拡大でき、電流センスアンプ回路の低電圧
動作が可能となる効果がある。As described above, according to the current sense amplifier circuit according to the invention of claim 1 of the present application, the gates are connected to each other in the current sense amplifier circuit for detecting the current of the memory cell of the semiconductor memory device. , A MOS transistor pair of the same conductivity type that supplies a current to the memory cell of the semiconductor memory device from the drain side of one MOS transistor, and a node on the drain side of the one MOS transistor are input, and a gate of the MOS transistor pair is input. The voltage of the gate of the MOS transistor pair is output
A source follower circuit for stepping down by a threshold voltage of a transistor, a current supplied to the other transistor of the MOS transistor pair, which is substantially equal to a current flowing in the memory cell, and a reference current are determined, and the determination result is determined. By providing a current determination unit that outputs data according to the contents of the memory cell based on the above, the operating range on the drain side of one of the MOS transistors of the MOS transistor pair can be expanded to the power supply potential side, and the current sense amplifier This has the effect of enabling low voltage operation of the circuit.

【０１０６】また、本願の請求項２の発明に係る電流セ
ンスアンプ回路によれば、請求項１記載の電流センスア
ンプ回路において、前記ＭＯＳトランジスタ対は、第１
導電型のＭＯＳトランジスタから成り、前記ソースフォ
ロア回路は、ゲートが前記一方のＭＯＳトランジスタの
ドレイン側のノードに接続された第２導電型のＭＯＳト
ランジスタと、該第２導電型のＭＯＳトランジスタのソ
ース側にバイアス電流を流すバイアス電流回路とから成
り、前記電流判定部は、前記ＭＯＳトランジスタ対の他
方のＭＯＳトランジスタと、該他方のＭＯＳトランジス
タのドレイン側のノードに前記参照電流を流す参照電流
回路と、前記他方のＭＯＳトランジスタのドレイン側の
ノードに流れる電流に応じたデータを出力するバッファ
回路とから成るようにしたので、ＭＯＳトランジスタ対
の一方のＭＯＳトランジスタのドレイン側の動作範囲を
電源電位側に拡大でき、電流センスアンプ回路の低電圧
動作が可能となる効果がある。According to a second aspect of the current sense amplifier circuit of the present application, in the current sense amplifier circuit according to the first aspect, the MOS transistor pair is the first
The source follower circuit includes a second conductivity type MOS transistor having a gate connected to a drain side node of the one MOS transistor, and a source side of the second conductivity type MOS transistor. A bias current circuit for supplying a bias current to the second MOS transistor, and the current determination unit includes the other MOS transistor of the MOS transistor pair, and a reference current circuit for supplying the reference current to a node on the drain side of the other MOS transistor, Since the buffer circuit outputs data according to the current flowing through the drain side node of the other MOS transistor, the drain side operation range of one MOS transistor of the MOS transistor pair is expanded to the power supply potential side. And enables low voltage operation of the current sense amplifier circuit. There is a result.

【０１０７】また、本願の請求項３の発明に係る電流セ
ンスアンプ回路によれば、半導体記憶装置のメモリセル
の電流を検知する電流センスアンプ回路において、互い
にゲート同士が接続され、一方のＭＯＳトランジスタの
ドレイン側より前記半導体記憶装置のメモリセルに電流
を供給する同一導電型のＭＯＳトランジスタ対と、前記
一方のＭＯＳトランジスタのドレイン側のノードを入
力、前記ＭＯＳトランジスタ対のゲートを出力とし、該
ＭＯＳトランジスタ対のゲートの電圧をＭＯＳトランジ
スタのしきい値電圧分降圧するゲート降圧回路と、前記
ＭＯＳトランジスタ対の他方のトランジスタが供給す
る、前記メモリセルに流れる電流に略等しい電流と、参
照電流との大小を判定し、該判定結果に基づいて前記メ
モリセルの内容に応じたデータを出力する電流判定部と
を備えたことにより、ＭＯＳトランジスタ対の一方のＭ
ＯＳトランジスタのドレイン側の動作範囲を電源電位側
に拡大でき、電流センスアンプ回路の低電圧動作が可能
となる効果がある。According to the current sense amplifier circuit of the third aspect of the present application, in the current sense amplifier circuit for detecting the current of the memory cell of the semiconductor memory device, the gates thereof are connected to each other and one of the MOS transistors is connected. Of the same conductivity type that supplies a current from the drain side to the memory cell of the semiconductor memory device, and the drain side node of the one MOS transistor as an input and the gate of the MOS transistor pair as an output. A gate step-down circuit for stepping down the voltage of the gate of the transistor pair by the threshold voltage of a MOS transistor; a current supplied by the other transistor of the MOS transistor pair, which is approximately equal to the current flowing in the memory cell; and a reference current. The size is determined, and the content of the memory cell is determined based on the determination result. By having a current determination unit for outputting data, one of M of the MOS transistor pair
The operating range on the drain side of the OS transistor can be expanded to the power supply potential side, and the current sense amplifier circuit can be operated at a low voltage.

【０１０８】また、本願の請求項４の発明に係る電流セ
ンスアンプ回路によれば、請求項３記載の電流センスア
ンプ回路において、前記ＭＯＳトランジスタ対は、第１
導電型のＭＯＳトランジスタから成り、前記ゲート降圧
回路は、ダイオード接続され、ゲートが前記ＭＯＳトラ
ンジスタ対のゲートに接続された第１導電型のＭＯＳト
ランジスタと、該第１導電型のＭＯＳトランジスタのソ
ース側にバイアス電流を流すバイアス電流回路とから成
り、前記電流判定部は、前記ＭＯＳトランジスタ対の他
方のＭＯＳトランジスタと、該他方のＭＯＳトランジス
タのドレイン側のノードに前記参照電流を流す参照電流
回路と、前記他方のＭＯＳトランジスタのドレイン側の
ノードに流れる電流に応じたデータを出力するバッファ
回路とから成るようにしたので、ＭＯＳトランジスタ対
の一方のＭＯＳトランジスタのドレイン側の動作範囲を
電源電位側に拡大でき、電流センスアンプ回路の低電圧
動作が可能となる効果がある。According to the current sense amplifier circuit of the invention of claim 4 of the present application, in the current sense amplifier circuit of claim 3, the MOS transistor pair is the first
A MOS transistor of a conductive type, the gate step-down circuit is diode-connected, and a MOS transistor of a first conductive type whose gate is connected to the gates of the pair of MOS transistors, and a source side of the MOS transistor of the first conductive type. A bias current circuit for supplying a bias current to the second MOS transistor, and the current determination unit includes the other MOS transistor of the MOS transistor pair, and a reference current circuit for supplying the reference current to a node on the drain side of the other MOS transistor, Since the buffer circuit outputs data according to the current flowing through the drain side node of the other MOS transistor, the drain side operation range of one MOS transistor of the MOS transistor pair is expanded to the power supply potential side. And enables low voltage operation of the current sense amplifier circuit. There is a result.

【０１０９】また、本願の請求項５の発明に係る電流セ
ンスアンプ回路によれば、請求項１または３記載の電流
センスアンプ回路において、前記メモリセルは多値のメ
モリセルであり、前記電流判定部と同一の構成であっ
て、各々異なる判定電流量を有する複数の電流判定部を
さらに備えたことにより、多値のメモリセルの電流量
を、低電圧動作で判定できる効果がある。According to the current sense amplifier circuit of the fifth aspect of the present application, in the current sense amplifier circuit of the first or third aspect, the memory cell is a multi-valued memory cell, and the current determination circuit By further including a plurality of current determination units having the same determination current amount as the unit, the current amount of the multi-valued memory cell can be determined by the low voltage operation.

【０１１０】また、本願の請求項６の発明に係る電流セ
ンスアンプ回路によれば、請求項５記載の電流センスア
ンプ回路において、少なくとも１つを除く前記各電流判
定部の参照電流回路は、イネーブル信号により動作が制
御されるものであり、上記イネーブル信号として当該電
流判定部以外の電流判定部の出力を用いるようにしたの
で、多値のメモリセルを低電圧動作で読み出す電流セン
スアンプ回路の消費電力を低減することが可能となる効
果がある。Further, according to the current sense amplifier circuit of the sixth aspect of the present application, in the current sense amplifier circuit of the fifth aspect, the reference current circuits of the respective current determination units except at least one are enabled. Since the operation is controlled by a signal and the output of the current determination unit other than the current determination unit is used as the enable signal, consumption of the current sense amplifier circuit that reads multi-valued memory cells by low voltage operation There is an effect that power can be reduced.

【０１１１】また、本願の請求項７の発明に係る電流セ
ンスアンプ回路によれば、半導体記憶装置のメモリセル
の電流を検知する電流センスアンプ回路において、ソー
スを電源電位に接続し、互いのゲートを接続した第１及
び第２の第１導電型ＭＯＳトランジスタと、ソースを電
源電位に接続し、ゲートを前記第１の第１導電型ＭＯＳ
トランジスタのドレインに接続し、ドレインを前記第１
及び第２の第１導電型ＭＯＳトランジスタのゲートに接
続した第１の第２導電型ＭＯＳトランジスタと、前記第
１の第２導電型ＭＯＳトランジスタのソースと接地電位
との間に接続され、バイアス電流を流す第１のバイアス
電流回路と、前記第２の第１導電型ＭＯＳトランジスタ
のドレインと接地電位との間に接続され、参照電流を流
す参照電流回路と、入力を前記第２の第１導電型ＭＯＳ
トランジスタのドレインとし、センス結果の出力を行う
バッファ回路とを備え、メモリセルアレイ上の読み出し
対象となった選択メモリセルのビット線が、列選択回路
を介して前記第１の第１導電型ＭＯＳトランジスタのド
レインに接続されており、上記バッファ回路は、前記参
照電流回路の電流量と前記第１の第１導電型ＭＯＳトラ
ンジスタを流れる電流量とを比較し、該比較結果に応じ
て前記選択メモリセルのデータを読み出すようにしたの
で、第１の第１導電型ＭＯＳトランジスタのドレイン側
の動作範囲を電源電位側に拡大でき、電流センスアンプ
回路の低電圧動作が可能となる効果がある。According to the current sense amplifier circuit of the invention of claim 7 of the present application, in the current sense amplifier circuit for detecting the current of the memory cell of the semiconductor memory device, the sources are connected to the power supply potential and the gates of the two are mutually connected. First and second first conductivity type MOS transistors connected to each other, a source connected to a power supply potential, and a gate connected to the first first conductivity type MOS transistor.
The drain is connected to the transistor, and the drain is connected to the first
And a first second conductivity type MOS transistor connected to the gate of the second first conductivity type MOS transistor, and a bias current connected between the source of the first second conductivity type MOS transistor and the ground potential. A first bias current circuit for flowing a current, a reference current circuit for flowing a reference current connected between the drain of the second first conductivity type MOS transistor and the ground potential, and an input for the second first conductivity type MOS transistor. Type MOS
A bit line of a selected memory cell that is a read target on the memory cell array, and a buffer circuit that outputs a sense result as a drain of the transistor; And the buffer circuit compares the amount of current of the reference current circuit with the amount of current flowing through the first first-conductivity-type MOS transistor, and the buffer circuit is connected to the drain of the selected memory cell according to the comparison result. Since the data is read out, the operating range on the drain side of the first first conductivity type MOS transistor can be expanded to the power supply potential side, and the current sense amplifier circuit can be operated at a low voltage.

【０１１２】また、本願の請求項８の発明に係る電流セ
ンスアンプ回路によれば、請求項７に記載の電流センス
アンプ回路において、前記第１の第１導電型ＭＯＳトラ
ンジスタと前記列選択回路との間にクランプ回路を備
え、該クランプ回路は、ソースを前記列選択回路に接続
し、ドレインを前記第１の第１導電型ＭＯＳトランジス
タのドレインに接続した第２の第２導電型ＭＯＳトラン
ジスタと、入力が前記第２の第２導電型ＭＯＳトランジ
スタのソースに接続され、出力が前記第２の第２導電型
ＭＯＳトランジスタのゲートに接続されたインバータ回
路とから成り、該クランプ回路により前記選択メモリセ
ルのビット線電圧がクランプされるようにしたので、選
択メモリセルにつながるビット線の電位を安定化して電
流センスアンプ回路の低電圧動作が可能となる効果があ
る。Further, according to the current sense amplifier circuit of the eighth aspect of the present application, in the current sense amplifier circuit of the seventh aspect, the first first conductivity type MOS transistor and the column selection circuit are provided. A clamp circuit between the second and second conductivity type MOS transistors, the source of which is connected to the column selection circuit and the drain of which is connected to the drain of the first first conductivity type MOS transistor. An inverter circuit having an input connected to the source of the second second-conductivity-type MOS transistor and an output connected to the gate of the second second-conductivity-type MOS transistor. Since the bit line voltage of the cell is clamped, the potential of the bit line connected to the selected memory cell is stabilized and the current sense amplifier circuit The effect of low voltage operation becomes possible.

【０１１３】また、本願の請求項９の発明に係る電流セ
ンスアンプ回路によれば、請求項７に記載の電流センス
アンプ回路において、前記第１の第１導電型ＭＯＳトラ
ンジスタのゲート幅を大きく設定するようにしたので、
前記第１の第１導電型ＭＯＳトランジスタの利得係数
が、前記第１の第２導電型ＭＯＳトランジスタの利得係
数に対して大きく設定され、その結果、カレントミラー
動作のずれを縮小でき、電流比較の精度向上を図ること
ができる効果がある。According to the current sense amplifier circuit of the ninth aspect of the present application, in the current sense amplifier circuit of the seventh aspect, the gate width of the first first conductivity type MOS transistor is set to be large. I decided to do so,
The gain coefficient of the first first-conductivity-type MOS transistor is set larger than the gain coefficient of the first second-conductivity-type MOS transistor, and as a result, the deviation of the current mirror operation can be reduced and the current comparison There is an effect that accuracy can be improved.

【０１１４】また、本願の請求項１０の発明に係る電流
センスアンプ回路によれば、請求項７に記載の電流セン
スアンプ回路において、前記第２の第１導電型ＭＯＳト
ランジスタのドレインと接地電位との間に接続された第
２のバイアス電流回路を備え、該第２のバイアス電流回
路が流すバイアス電流量を、（前記第１のバイアス電流
回路のバイアス電流量）・（前記第１の第１導電型ＭＯ
Ｓトランジスタの利得係数）／（前記第１の第２導電型
ＭＯＳトランジスタの利得係数）としたことにより、カ
レントミラー動作のずれを縮小でき、電流比較の精度向
上を図ることができる効果がある。According to the current sense amplifier circuit of the tenth aspect of the present invention, in the current sense amplifier circuit of the seventh aspect, the drain of the second first conductivity type MOS transistor and the ground potential are And a second bias current circuit connected between the first bias current circuit and the second bias current circuit. Conductivity type MO
By setting (gain coefficient of S-transistor) / (gain coefficient of the first second conductivity type MOS transistor), the deviation of the current mirror operation can be reduced and the accuracy of current comparison can be improved.

【０１１５】また、本願の請求項１１の発明に係る電流
センスアンプ回路によれば、請求項７に記載の電流セン
スアンプ回路において、前記第２の第１導電型ＭＯＳト
ランジスタと前記参照電流回路と前記バッファ回路から
成る電流判定部を、前記第１の第１導電型ＭＯＳトラン
ジスタのゲートに対して複数設けたので、低電圧動作
で、多状態に記録されたメモリセルの読出しが可能とな
る効果がある。According to the eleventh aspect of the current sense amplifier circuit of the present application, in the current sense amplifier circuit of the seventh aspect, the second first conductivity type MOS transistor and the reference current circuit are provided. Since a plurality of current determination units each including the buffer circuit are provided for the gate of the first first-conductivity-type MOS transistor, it is possible to read a memory cell recorded in multiple states by low voltage operation. There is.

【０１１６】また、本願の請求項１２の発明に係る電流
センスアンプ回路によれば、請求項１１に記載の電流セ
ンスアンプ回路において、前記各電流判定部の前記参照
電流回路の参照電流量、或いは、前記第２の第１導電型
ＭＯＳトランジスタの利得係数が夫々異なるようにした
ので、低電圧動作で、多状態に記録されたメモリセルの
読出しが可能となる効果がある。Further, according to the current sense amplifier circuit of the invention of claim 12 of the present application, in the current sense amplifier circuit of claim 11, the reference current amount of the reference current circuit of each of the current judging sections, or Since the gain coefficients of the second first-conductivity-type MOS transistors are made different from each other, it is possible to read the memory cells recorded in multiple states by low voltage operation.

【０１１７】また、本願の請求項１３の発明に係る電流
センスアンプ回路によれば、、請求項１２に記載の電流
センスアンプ回路において、少なくとも１つを除く前記
各電流判定部の前記参照電流回路はイネーブル信号によ
って動作が制御され、該イネーブル信号として、判定す
る前記選択メモリセルの電流量が次に大きい前記電流判
定部の出力信号を使用するようにしたので、多値の読出
しを行うセンスアンプ回路において、読出しおいて必要
のない参照電流回路を停止することにより消費電力の低
減を図ることができる効果がある。According to the current sense amplifier circuit of the thirteenth aspect of the present invention, in the current sense amplifier circuit of the twelfth aspect, the reference current circuit of each of the current determination units except at least one of them is provided. Operation is controlled by the enable signal, and the output signal of the current determination unit in which the current amount of the selected memory cell to be determined is the next largest is used as the enable signal. In the circuit, there is an effect that power consumption can be reduced by stopping the reference current circuit which is unnecessary for reading.

【０１１８】また、本願の請求項１４の発明に係る電流
センスアンプ回路によれば、請求項１２に記載の電流セ
ンスアンプ回路において、前記各電流判定部の判定結果
に対し所定の論理演算を行う論理回路を備え、少なくと
も１つを除く前記各電流判定部における前記参照電流回
路はイネーブル信号によって動作が制御され、前記論理
回路は、前記各電流判定部の出力信号に基づいて前記イ
ネーブル信号を出力するようにしたので、選択メモリセ
ルの電流量の判定を行う際に、選択メモリセルの電流量
の比較に必要な電流判定部のみを動作させることで消費
電力の低減を図ることができる効果がある。According to the current sense amplifier circuit of the fourteenth aspect of the present application, in the current sense amplifier circuit of the twelfth aspect, a predetermined logical operation is performed on the determination result of each of the current determination sections. An operation is controlled by an enable signal for the reference current circuits in each of the current determining units except at least one logic circuit, and the logic circuit outputs the enable signal based on an output signal of each of the current determining units. Therefore, when determining the current amount of the selected memory cell, it is possible to reduce the power consumption by operating only the current determination unit necessary for comparing the current amounts of the selected memory cells. is there.

【０１１９】また、本願の請求項１５の発明に係る電流
センスアンプ回路によれば、半導体記憶装置の電流を検
知する電流センスアンプ回路において、ソースを電源電
位に接続し、互いのゲートを接続した第１及び第２の第
１導電型ＭＯＳトランジスタと、ソースを前記第１の第
１導電型ＭＯＳトランジスタのドレインに接続し、ゲー
ト及びドレインを前記第１及び第２の第１導電型ＭＯＳ
トランジスタのゲートに接続した第３の第１導電型ＭＯ
Ｓトランジスタと、前記第３の第１導電型ＭＯＳトラン
ジスタのドレインと接地電位との間に接続されバイアス
電流を流す第１のバイアス電流回路と、前記第２の第１
導電型ＭＯＳトランジスタのドレインと接地電位との間
に接続され参照電流を流す参照電流回路と、入力を前記
第２の第１導電型ＭＯＳトランジスタのドレインとし、
センス結果の出力を行うバッファ回路とを備え、メモリ
セルアレイ上の読み出し対象となった選択メモリセルの
ビット線が、列選択回路を介して前記第１の第１導電型
ＭＯＳトランジスタのドレインに接続されており、前記
バッファ回路は、前記参照電流回路の電流量と前記第１
の第１導電型ＭＯＳトランジスタを流れる電流量とを比
較し、該比較結果に基づいて前記選択メモリセルのデー
タを読み出すようにしたので、第１の第１導電型ＭＯＳ
トランジスタのドレイン側の動作範囲を電源電位側に拡
大でき、電流センスアンプ回路の低電圧動作が可能とな
る効果がある。According to the fifteenth aspect of the present invention, in the current sense amplifier circuit for detecting the current of the semiconductor memory device, the source is connected to the power supply potential and the gates are connected to each other. First and second first-conductivity-type MOS transistors, a source connected to the drain of the first first-conductivity-type MOS transistor, and a gate and a drain connected to the first and second first-conductivity-type MOS transistors.
Third first conductivity type MO connected to the gate of the transistor
An S transistor, a first bias current circuit connected between the drain of the third first-conductivity-type MOS transistor and a ground potential, and flowing a bias current; and the second first current circuit.
A reference current circuit which is connected between the drain of the conductivity type MOS transistor and the ground potential and flows a reference current, and the input of which is the drain of the second conductivity type MOS transistor,
A bit line of a selected memory cell to be read on the memory cell array is connected to a drain of the first first-conductivity-type MOS transistor via a column selection circuit. In the buffer circuit, the current amount of the reference current circuit and the first current
The amount of current flowing through the first conductivity type MOS transistor is compared, and the data of the selected memory cell is read based on the comparison result.
The operating range on the drain side of the transistor can be expanded to the power supply potential side, and the current sense amplifier circuit can be operated at low voltage.

【０１２０】また、本願の請求項１６の発明に係る電流
センスアンプ回路によれば、請求項１５に記載の電流セ
ンスアンプ回路において、前記第１の第１導電型ＭＯＳ
トランジスタと前記列選択回路との間にクランプ回路を
備え、前記クランプ回路は、ソースを前記列選択回路に
接続し、ドレインを前記第１の第１導電型ＭＯＳトラン
ジスタのドレインに接続した第２の第２導電型ＭＯＳト
ランジスタと、入力が前記第２の第２導電型ＭＯＳトラ
ンジスタのソースに接続され、出力が前記第２の第２導
電型ＭＯＳトランジスタのゲートに接続されたインバー
タ回路とから成り、該クランプ回路により前記選択メモ
リセルのビット線電圧がクランプされるようにしたの
で、選択メモリセルにつながるビット線の電位を安定化
して電流センスアンプ回路の低電圧動作が可能となる効
果がある。According to the current sense amplifier circuit of the sixteenth aspect of the present application, in the current sense amplifier circuit of the fifteenth aspect, the first first conductivity type MOS is provided.
A clamp circuit is provided between a transistor and the column selection circuit, and the clamp circuit has a source connected to the column selection circuit and a drain connected to a drain of the first first-conductivity-type MOS transistor. A second conductivity type MOS transistor, and an inverter circuit having an input connected to the source of the second second conductivity type MOS transistor and an output connected to the gate of the second second conductivity type MOS transistor, Since the clamp circuit clamps the bit line voltage of the selected memory cell, there is an effect that the potential of the bit line connected to the selected memory cell is stabilized and the low voltage operation of the current sense amplifier circuit becomes possible.

【０１２１】また、本願の請求項１７の発明に係る電流
センスアンプ回路によれば、請求項１５に記載の電流セ
ンスアンプ回路において、前記第２の第１導電型ＭＯＳ
トランジスタのドレインと接地電位との間に接続され、
前記第１のバイアス回路と等しいバイアス電流を流す第
２のバイアス回路を備え、前記第３の第１導電型ＭＯＳ
トランジスタのゲート幅を大きく設定するようにしたの
で、前記第３の第１導電型ＭＯＳトランジスタの利得係
数を、前記第１の第１導電型ＭＯＳトランジスタの利得
係数に対して大きく設定することができ、その結果、カ
レントミラー動作のずれを縮小でき、電流比較の精度向
上を図ることが可能な効果がある。According to the current sense amplifier circuit of the seventeenth aspect of the present application, in the current sense amplifier circuit of the fifteenth aspect, the second first conductivity type MOS is provided.
Connected between the drain of the transistor and the ground potential,
A second bias circuit that allows a bias current equal to that of the first bias circuit to flow, and the third first-conductivity-type MOS
Since the gate width of the transistor is set large, the gain coefficient of the third first-conductivity-type MOS transistor can be set large relative to the gain coefficient of the first first-conductivity-type MOS transistor. As a result, the deviation of the current mirror operation can be reduced, and the accuracy of current comparison can be improved.

【０１２２】また、本願の請求項１８の発明に係る電流
センスアンプ回路によれば、請求項１５に記載の電流セ
ンスアンプ回路において、前記第２の第１導電型ＭＯＳ
トランジスタのドレインと接地電位の間に接続された第
２のバイアス電流回路を備え、該第２のバイアス電流回
路が流すバイアス電流量を、（前記第１のバイアス電流
回路のバイアス電流量）・［１＋（前記第１の第１導電
型ＭＯＳトランジスタの利得係数）／（前記第３の第１
導電型ＭＯＳトランジスタの利得係数）］としたので、
カレントミラー動作のずれを打消し、電流比較の精度向
上を図ることが可能な効果がある。According to the current sense amplifier circuit of the eighteenth aspect of the present invention, in the current sense amplifier circuit of the fifteenth aspect, the second first conductivity type MOS is provided.
A second bias current circuit connected between the drain of the transistor and the ground potential is provided, and the amount of bias current flowed by the second bias current circuit is expressed by (bias current amount of the first bias current circuit). 1+ (gain coefficient of the first first-conductivity-type MOS transistor) / (third first coefficient)
Gain coefficient of conductivity type MOS transistor)],
There is an effect that the deviation of the current mirror operation can be canceled and the accuracy of the current comparison can be improved.

【０１２３】また、本願の請求項１９の発明に係る電流
センスアンプ回路によれば、請求項１８に記載の電流セ
ンスアンプ回路において、前記第１の第１導電型ＭＯＳ
トランジスタと前記第３の第１導電型ＭＯＳトランジス
タとの利得係数を等しくし、前記第２のバイアス電流回
路のバイアス電流量を２・（前記第１のバイアス電流回
路のバイアス電流量）としたので、カレントミラー動作
からのずれを打消して、電流比較の精度向上を行う際の
第３のバイアス電流回路の設定を容易にできる効果があ
る。Further, according to the current sense amplifier circuit of the invention of claim 19 of the present application, in the current sense amplifier circuit of claim 18, the first first conductivity type MOS is provided.
Since the gain coefficient of the transistor is equal to that of the third first-conductivity-type MOS transistor, and the amount of bias current of the second bias current circuit is 2 · (the amount of bias current of the first bias current circuit). The effect of canceling the deviation from the current mirror operation and facilitating the setting of the third bias current circuit when improving the accuracy of the current comparison is provided.

【０１２４】また、本願の請求項２０の発明に係る電流
センスアンプ回路によれば、請求項１５に記載の電流セ
ンスアンプ回路において、前記第２の第１導電型ＭＯＳ
トランジスタと、前記参照電流回路と、前記第２のバイ
アス電流回路と、前記バッファ回路とから成る電流判定
部を、前記第１の第１導電型ＭＯＳトランジスタのゲー
トに対して複数設けたので、低電圧動作で、多状態に記
録されたメモリセルの読出しが可能となる効果がある。According to the current sense amplifier circuit of the invention of claim 20 of the present application, in the current sense amplifier circuit of claim 15, the second first conductivity type MOS is provided.
Since a plurality of current determination units each including a transistor, the reference current circuit, the second bias current circuit, and the buffer circuit are provided for the gate of the first first conductivity type MOS transistor, By the voltage operation, there is an effect that it becomes possible to read a memory cell recorded in multiple states.

【０１２５】また、本願の請求項２１の発明に係る電流
センスアンプ回路によれば、請求項２０に記載の電流セ
ンスアンプ回路において、前記各電流判定部の前記参照
電流回路の参照電流量、或いは、前記第２の第１導電型
ＭＯＳトランジスタの利得係数が夫々異なるようにした
ので、低電圧動作で、多状態に記録されたメモリセルの
読出しが可能となる効果がある。According to the current sense amplifier circuit of the twenty-first aspect of the present invention, in the current sense amplifier circuit of the twentieth aspect, the reference current amount of the reference current circuit of each of the current determination sections, or Since the gain coefficients of the second first-conductivity-type MOS transistors are made different from each other, it is possible to read the memory cells recorded in multiple states by low voltage operation.

【０１２６】また、本願の請求項２２の発明に係る電流
センスアンプ回路によれば、請求項２１に記載の電流セ
ンスアンプ回路において、少なくとも１つを除く前記各
電流判定部の前記参照電流回路はイネーブル信号によっ
て動作が制御され、該イネーブル信号として、判定する
前記選択メモリセルの電流量が次に大きい前記電流判定
部の出力信号を使用するようにしたので、多値の読出し
を低電圧動作で行う電流センスアンプ回路において、選
択メモリセルの電流量の判定を行う際に、選択メモリセ
ルの電流量の比較に必要な電流判定部のみを動作させる
ことで消費電力の低減を図ることができる効果がある。Further, according to the current sense amplifier circuit of the twenty-second aspect of the present application, in the current sense amplifier circuit of the twenty-first aspect, the reference current circuit of each of the current determination sections except at least one is The operation is controlled by the enable signal, and the output signal of the current determination unit, in which the current amount of the selected memory cell to be determined is the next largest, is used as the enable signal. In the current sense amplifier circuit to be performed, when determining the current amount of the selected memory cell, it is possible to reduce the power consumption by operating only the current determination unit necessary for comparing the current amounts of the selected memory cells. There is.

【０１２７】また、本願の請求項２３の発明に係る電流
センスアンプ回路によれば、請求項２１に記載の電流セ
ンスアンプ回路において、前記各電流判定部の判定結果
に対し所定の論理演算を行う論理回路を備え、少なくと
も１つを除く前記各電流判定部における前記参照電流回
路はイネーブル信号によって動作が制御され、前記論理
回路は、前記各電流判定部の出力信号に基づいて前記イ
ネーブル信号を出力するようにしたので、多値の読出し
を低電圧動作で行う電流センスアンプ回路において、選
択メモリセルの電流量の判定を行う際に、選択メモリセ
ルの電流量の比較に必要な電流判定部のみを動作させる
ことで消費電力の低減を図ることができる効果がある。Further, according to the current sense amplifier circuit of the twenty-third aspect of the present invention, in the current sense amplifier circuit of the twenty-first aspect, a predetermined logical operation is performed on the determination result of each of the current determination sections. An operation is controlled by an enable signal for the reference current circuits in each of the current determining units except at least one logic circuit, and the logic circuit outputs the enable signal based on an output signal of each of the current determining units. Therefore, in the current sense amplifier circuit that performs multi-valued read by low voltage operation, when determining the current amount of the selected memory cell, only the current determination unit necessary for comparing the current amount of the selected memory cell is used. There is an effect that the power consumption can be reduced by operating the.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の形態１における電流センスアン
プ回路を示す回路図FIG. 1 is a circuit diagram showing a current sense amplifier circuit according to a first embodiment of the present invention.

【図２】本発明の実施の形態２における電流センスアン
プ回路を示す回路図FIG. 2 is a circuit diagram showing a current sense amplifier circuit according to a second embodiment of the present invention.

【図３】本発明の実施の形態３における電流センスアン
プ回路を示す回路図FIG. 3 is a circuit diagram showing a current sense amplifier circuit according to a third embodiment of the present invention.

【図４】本発明の実施の形態４における電流センスアン
プ回路を示す回路図FIG. 4 is a circuit diagram showing a current sense amplifier circuit according to a fourth embodiment of the present invention.

【図５】本発明の実施の形態５における電流センスアン
プ回路を示す回路図FIG. 5 is a circuit diagram showing a current sense amplifier circuit according to a fifth embodiment of the present invention.

【図６】本発明の実施の形態６における電流センスアン
プ回路を示す回路図FIG. 6 is a circuit diagram showing a current sense amplifier circuit according to a sixth embodiment of the present invention.

【図７】本発明の実施の形態７における電流センスアン
プ回路を示す回路図FIG. 7 is a circuit diagram showing a current sense amplifier circuit according to a seventh embodiment of the present invention.

【図８】本発明の実施の形態７における電流センスアン
プ回路を示す回路図FIG. 8 is a circuit diagram showing a current sense amplifier circuit according to a seventh embodiment of the present invention.

【図９】従来の電流センスアンプ回路を示す回路図FIG. 9 is a circuit diagram showing a conventional current sense amplifier circuit.

【符号の説明】[Explanation of symbols]

ＴＰ ＭＯＳトランジスタ対 ＳＦ ソースフォロア回路 ＧＤ ゲート降圧回路 Ｃ２、Ｃ２１、Ｃ２２、Ｃ２３ 電流判定部 M１、Ｍ２、Ｍ５、Ｍ２１、Ｍ２２、Ｍ２３ Ｐ型ＭＯ
Ｓトランジスタ Ｍ３、Ｍ４ Ｎ型ＭＯＳトランジスタ ＭＣ メモリセル Ｘ１ インバータ回路 Ｉｃｅｌｌ メモリセル電流 Ｉｒｅｆ、Ｉｒｅｆ１、Ｉｒｅｆ２、Ｉｒｅｆ３ 参照
電流回路 ＩＢ、ＩＢ１、ＩＢ２、ＩＢ２１，ＩＢ２２，ＩＢ２３
バイアス電流回路 Ｂ１、Ｂ１１、Ｂ１２、Ｂ１３ バッファ回路 Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ３１，Ｖ３２、Ｖ３３ 回
路のノード Ｖｏ、Ｖｏ１、Ｖｏ２、Ｖｏ３ センスアンプ回路の出
力端 ＶＤＤ 電源電位 ＶＳＳ 接地電位 Ｃ１ クランプ回路 Ｃ２、Ｃ２１、Ｃ２２、Ｃ２３ 電流判定部TP MOS transistor pair SF Source follower circuit GD Gate step-down circuit C2, C21, C22, C23 Current determination unit M1, M2, M5, M21, M22, M23 P-type MO
S transistor M3, M4 N-type MOS transistor MC memory cell X1 inverter circuit Icell memory cell current Iref, Iref1, Iref2, Iref3 reference current circuit IB, IB1, IB2, IB21, IB22, IB23
Bias current circuits B1, B11, B12, B13 Buffer circuits V1, V2, V3, V4, V31, V32, V33 Circuit nodes Vo, Vo1, Vo2, Vo3 Output terminal VDD of sense amplifier circuit VDD power supply potential VSS Ground potential C1 Clamp circuit C2, C21, C22, C23 Current determination unit

Claims (23)

【特許請求の範囲】[Claims] 【請求項１】 半導体記憶装置のメモリセルの電流を検
知する電流センスアンプ回路において、 互いにゲート同士が接続され、一方のＭＯＳトランジス
タのドレイン側より前記半導体記憶装置のメモリセルに
電流を供給する同一導電型のＭＯＳトランジスタ対と、 前記一方のＭＯＳトランジスタのドレイン側のノードを
入力、前記ＭＯＳトランジスタ対のゲートを出力とし、
該ＭＯＳトランジスタ対のゲートの電圧をＭＯＳトラン
ジスタのしきい値電圧分降圧するソースフォロア回路
と、 前記ＭＯＳトランジスタ対の他方のトランジスタが供給
する、前記メモリセルに流れる電流に略等しい電流と、
参照電流との大小を判定し、該判定結果に基づいて前記
メモリセルの内容に応じたデータを出力する電流判定部
とを備えた、ことを特徴とする電流センスアンプ回路。1. A current sense amplifier circuit for detecting a current of a memory cell of a semiconductor memory device, wherein gates are connected to each other, and a current is supplied to a memory cell of the semiconductor memory device from a drain side of one MOS transistor. A pair of conductive type MOS transistors, a node on the drain side of the one MOS transistor is input, and a gate of the pair of MOS transistors is output;
A source follower circuit for stepping down the gate voltage of the MOS transistor pair by a threshold voltage of the MOS transistor; and a current supplied by the other transistor of the MOS transistor pair and substantially equal to the current flowing through the memory cell,
A current sense amplifier circuit, comprising: a current determination unit that determines the magnitude of the reference current and outputs data according to the content of the memory cell based on the determination result. 【請求項２】 請求項１記載の電流センスアンプ回路に
おいて、 前記ＭＯＳトランジスタ対は、第１導電型のＭＯＳトラ
ンジスタから成り、 前記ソースフォロア回路は、ゲートが前記一方のＭＯＳ
トランジスタのドレイン側のノードに接続された第２導
電型のＭＯＳトランジスタと、該第２導電型のＭＯＳト
ランジスタのソース側にバイアス電流を流すバイアス電
流回路とから成り、 前記電流判定部は、前記ＭＯＳトランジスタ対の他方の
ＭＯＳトランジスタと、該他方のＭＯＳトランジスタの
ドレイン側のノードに前記参照電流を流す参照電流回路
と、前記他方のＭＯＳトランジスタのドレイン側のノー
ドに流れる電流に応じたデータを出力するバッファ回路
とから成る、 ことを特徴とする電流センスアンプ回路。2. The current sense amplifier circuit according to claim 1, wherein the MOS transistor pair is composed of a MOS transistor of a first conductivity type, and the source follower circuit has a gate of the one MOS transistor.
The MOS transistor of the second conductivity type connected to the node on the drain side of the transistor, and a bias current circuit for supplying a bias current to the source side of the MOS transistor of the second conductivity type. The other MOS transistor of the transistor pair, a reference current circuit for supplying the reference current to the drain side node of the other MOS transistor, and data corresponding to the current flowing to the drain side node of the other MOS transistor are output. A current sense amplifier circuit comprising: a buffer circuit. 【請求項３】 半導体記憶装置のメモリセルの電流を検
知する電流センスアンプ回路において、 互いにゲート同士が接続され、一方のＭＯＳトランジス
タのドレイン側より前記半導体記憶装置のメモリセルに
電流を供給する同一導電型のＭＯＳトランジスタ対と、 前記一方のＭＯＳトランジスタのドレイン側のノードを
入力、前記ＭＯＳトランジスタ対のゲートを出力とし、
該ＭＯＳトランジスタ対のゲートの電圧をＭＯＳトラン
ジスタのしきい値電圧分降圧するゲート降圧回路と、 前記ＭＯＳトランジスタ対の他方のトランジスタが供給
する、前記メモリセルに流れる電流に略等しい電流と、
参照電流との大小を判定し、該判定結果に基づいて前記
メモリセルの内容に応じたデータを出力する電流判定部
とを備えた、ことを特徴とする電流センスアンプ回路。3. A current sense amplifier circuit for detecting a current in a memory cell of a semiconductor memory device, wherein gates are connected to each other, and a current is supplied to the memory cell of the semiconductor memory device from the drain side of one MOS transistor. A pair of conductive type MOS transistors, a node on the drain side of the one MOS transistor is input, and a gate of the pair of MOS transistors is output;
A gate step-down circuit for stepping down the voltage of the gate of the MOS transistor pair by a threshold voltage of the MOS transistor; and a current supplied by the other transistor of the MOS transistor pair and substantially equal to the current flowing in the memory cell,
A current sense amplifier circuit, comprising: a current determination unit that determines the magnitude of the reference current and outputs data according to the content of the memory cell based on the determination result. 【請求項４】 請求項３記載の電流センスアンプ回路に
おいて、 前記ＭＯＳトランジスタ対は、第１導電型のＭＯＳトラ
ンジスタから成り、 前記ゲート降圧回路は、ダイオード接続され、ゲートが
前記ＭＯＳトランジスタ対のゲートに接続された第１導
電型のＭＯＳトランジスタと、該第１導電型のＭＯＳト
ランジスタのソース側にバイアス電流を流すバイアス電
流回路とから成り、 前記電流判定部は、前記ＭＯＳトランジスタ対の他方の
ＭＯＳトランジスタと、該他方のＭＯＳトランジスタの
ドレイン側のノードに前記参照電流を流す参照電流回路
と、前記他方のＭＯＳトランジスタのドレイン側のノー
ドに流れる電流に応じたデータを出力するバッファ回路
とから成る、 ことを特徴とする電流センスアンプ回路。4. The current sense amplifier circuit according to claim 3, wherein the MOS transistor pair comprises a first conductivity type MOS transistor, the gate step-down circuit is diode-connected, and the gate is the gate of the MOS transistor pair. And a bias current circuit for supplying a bias current to the source side of the first conductivity type MOS transistor, wherein the current determination unit is the other MOS transistor of the MOS transistor pair. A transistor, a reference current circuit for supplying the reference current to the drain side node of the other MOS transistor, and a buffer circuit for outputting data according to the current flowing in the drain side node of the other MOS transistor. A current sense amplifier circuit characterized in that 【請求項５】 請求項１または３記載の電流センスアン
プ回路において、 前記メモリセルは多値のメモリセルであり、 前記電流判定部と同一の構成であって、各々異なる判定
電流量を有する複数の電流判定部をさらに備えた、 ことを特徴とする電流センスアンプ回路。5. The current sense amplifier circuit according to claim 1, wherein the memory cell is a multi-valued memory cell, has the same configuration as the current determination unit, and has a plurality of different determination current amounts. The current sense amplifier circuit, further comprising: 【請求項６】 請求項５記載の電流センスアンプ回路に
おいて、 少なくとも１つを除く前記各電流判定部の参照電流回路
は、イネーブル信号により動作が制御されるものであ
り、 上記イネーブル信号として当該電流判定部以外の電流判
定部の出力を用いた、ことを特徴とする電流センスアン
プ回路。6. The current sense amplifier circuit according to claim 5, wherein the operation of the reference current circuit of each of the current determination units except at least one is controlled by an enable signal, and the current is used as the enable signal. A current sense amplifier circuit using an output of a current determination unit other than the determination unit. 【請求項７】 半導体記憶装置のメモリセルの電流を検
知する電流センスアンプ回路において、 ソースを電源電位に接続し、互いのゲートを接続した第
１及び第２の第１導電型ＭＯＳトランジスタと、 ソースを電源電位に接続し、ゲートを前記第１の第１導
電型ＭＯＳトランジスタのドレインに接続し、ドレイン
を前記第１及び第２の第１導電型ＭＯＳトランジスタの
ゲートに接続した第１の第２導電型ＭＯＳトランジスタ
と、 前記第１の第２導電型ＭＯＳトランジスタのソースと接
地電位との間に接続され、バイアス電流を流す第１のバ
イアス電流回路と、 前記第２の第１導電型ＭＯＳトランジスタのドレインと
接地電位との間に接続され、参照電流を流す参照電流回
路と、 入力を前記第２の第１導電型ＭＯＳトランジスタのドレ
インとし、センス結果の出力を行うバッファ回路とを備
え、 メモリセルアレイ上の読み出し対象となった選択メモリ
セルのビット線が、列選択回路を介して前記第１の第１
導電型ＭＯＳトランジスタのドレインに接続されてお
り、 上記バッファ回路は、前記参照電流回路の電流量と前記
第１の第１導電型ＭＯＳトランジスタを流れる電流量と
を比較し、該比較結果に応じて前記選択メモリセルのデ
ータを読み出す、 ことを特徴とする電流センスアンプ回路。7. A current sense amplifier circuit for detecting a current in a memory cell of a semiconductor memory device, wherein first and second first-conductivity-type MOS transistors having sources connected to a power supply potential and gates connected to each other, A source is connected to a power supply potential, a gate is connected to a drain of the first first-conductivity-type MOS transistor, and a drain is connected to gates of the first and second first-conductivity-type MOS transistors. A two-conductivity-type MOS transistor, a first bias current circuit connected between the source of the first and second-conductivity-type MOS transistor and a ground potential, and flowing a bias current; and the second first-conductivity-type MOS transistor. A reference current circuit connected between the drain of the transistor and the ground potential and flowing a reference current, and an input thereof connected to the drain of the second first-conductivity-type MOS transistor. , And a buffer circuit for outputting a sense result, the bit line of the selected memory cell become the read target in the memory cell array, first through a column selection circuit and the first 1
The buffer circuit is connected to the drain of a conductivity type MOS transistor, and the buffer circuit compares the amount of current of the reference current circuit with the amount of current flowing through the first first conductivity type MOS transistor, and depending on the comparison result. A current sense amplifier circuit, wherein data of the selected memory cell is read. 【請求項８】 請求項７に記載の電流センスアンプ回路
において、 前記第１の第１導電型ＭＯＳトランジスタと前記列選択
回路との間にクランプ回路を備え、 該クランプ回路は、ソースを前記列選択回路に接続し、
ドレインを前記第１の第１導電型ＭＯＳトランジスタの
ドレインに接続した第２の第２導電型ＭＯＳトランジス
タと、 入力が前記第２の第２導電型ＭＯＳトランジスタのソー
スに接続され、出力が前記第２の第２導電型ＭＯＳトラ
ンジスタのゲートに接続されたインバータ回路とから成
り、 該クランプ回路により前記選択メモリセルのビット線電
圧がクランプされる、ことを特徴とする電流センスアン
プ回路。8. The current sense amplifier circuit according to claim 7, further comprising a clamp circuit between the first first conductivity type MOS transistor and the column selection circuit, wherein the clamp circuit has a source connected to the column. Connect to the selection circuit,
A second second-conductivity-type MOS transistor having a drain connected to the drain of the first first-conductivity-type MOS transistor; an input connected to the source of the second second-conductivity-type MOS transistor; 2. A current sense amplifier circuit comprising an inverter circuit connected to the gate of a second second conductivity type MOS transistor, wherein the bit line voltage of the selected memory cell is clamped by the clamp circuit. 【請求項９】 請求項７に記載の電流センスアンプ回路
において、 前記第１の第１導電型ＭＯＳトランジスタのゲート幅を
大きく設定する、ことを特徴とする電流センスアンプ回
路。9. The current sense amplifier circuit according to claim 7, wherein the gate width of the first first-conductivity-type MOS transistor is set large. 【請求項１０】 請求項７に記載の電流センスアンプ回
路において、 前記第２の第１導電型ＭＯＳトランジスタのドレインと
接地電位との間に接続された第２のバイアス電流回路を
備え、 該第２のバイアス電流回路が流すバイアス電流量を、
（前記第１のバイアス電流回路のバイアス電流量）・
（前記第１の第１導電型ＭＯＳトランジスタの利得係
数）／（前記第１の第２導電型ＭＯＳトランジスタの利
得係数）とした、ことを特徴とする電流センスアンプ回
路。10. The current sense amplifier circuit according to claim 7, further comprising a second bias current circuit connected between the drain of the second first-conductivity-type MOS transistor and a ground potential. The amount of bias current that the bias current circuit of 2 flows
(Bias current amount of the first bias current circuit)
(Gain coefficient of the first first-conductivity-type MOS transistor) / (gain coefficient of the first second-conductivity-type MOS transistor). 【請求項１１】 請求項７に記載の電流センスアンプ回
路において、 前記第２の第１導電型ＭＯＳトランジスタと前記参照電
流回路と前記バッファ回路から成る電流判定部を、前記
第１の第１導電型ＭＯＳトランジスタのゲートに対して
複数設けた、ことを特徴とする電流センスアンプ回路。11. The current sense amplifier circuit according to claim 7, wherein a current determination unit including the second first-conductivity-type MOS transistor, the reference current circuit, and the buffer circuit is provided in the first first-conductivity circuit. A plurality of type MOS transistors are provided for the gate of the current MOS transistor. 【請求項１２】 請求項１１に記載の電流センスアンプ
回路において、 前記各電流判定部の前記参照電流回路の参照電流量、或
いは、前記第２の第１導電型ＭＯＳトランジスタの利得
係数が夫々異なる、ことを特徴とする電流センスアンプ
回路。12. The current sense amplifier circuit according to claim 11, wherein the reference current amount of the reference current circuit of each of the current determination units or the gain coefficient of the second first conductivity type MOS transistor is different from each other. A current sense amplifier circuit characterized by the above. 【請求項１３】 請求項１２に記載の電流センスアンプ
回路において、 少なくとも１つを除く前記各電流判定部の前記参照電流
回路はイネーブル信号によって動作が制御され、 該イネーブル信号として、判定する前記選択メモリセル
の電流量が次に大きい前記電流判定部の出力信号を使用
する、ことを特徴とする電流センスアンプ回路。13. The current sense amplifier circuit according to claim 12, wherein the operation of the reference current circuit of each of the current determination units except at least one is controlled by an enable signal, and the selection is determined as the enable signal. A current sense amplifier circuit characterized by using an output signal of the current determination unit in which a current amount of a memory cell is the next largest. 【請求項１４】 請求項１２に記載の電流センスアンプ
回路において、 前記各電流判定部の判定結果に対し所定の論理演算を行
う論理回路を備え、 少なくとも１つを除く前記各電流判定部における前記参
照電流回路はイネーブル信号によって動作が制御され、 前記論理回路は、前記各電流判定部の出力信号に基づい
て前記イネーブル信号を出力する、 ことを特徴とする電流センスアンプ回路。14. The current sense amplifier circuit according to claim 12, further comprising a logic circuit that performs a predetermined logical operation on the determination result of each of the current determination units, wherein each of the current determination units except at least one of the current determination units includes: An operation of the reference current circuit is controlled by an enable signal, and the logic circuit outputs the enable signal based on an output signal of each of the current determination units. 【請求項１５】 半導体記憶装置の電流を検知する電流
センスアンプ回路において、 ソースを電源電位に接続し、互いのゲートを接続した第
１及び第２の第１導電型ＭＯＳトランジスタと、 ソースを前記第１の第１導電型ＭＯＳトランジスタのド
レインに接続し、ゲート及びドレインを前記第１及び第
２の第１導電型ＭＯＳトランジスタのゲートに接続した
第３の第１導電型ＭＯＳトランジスタと、 前記第３の第１導電型ＭＯＳトランジスタのドレインと
接地電位との間に接続されバイアス電流を流す第１のバ
イアス電流回路と、 前記第２の第１導電型ＭＯＳトランジスタのドレインと
接地電位との間に接続され参照電流を流す参照電流回路
と、 入力を前記第２の第１導電型ＭＯＳトランジスタのドレ
インとし、センス結果の出力を行うバッファ回路とを備
え、 メモリセルアレイ上の読み出し対象となった選択メモリ
セルのビット線が、列選択回路を介して前記第１の第１
導電型ＭＯＳトランジスタのドレインに接続されてお
り、 前記バッファ回路は、前記参照電流回路の電流量と前記
第１の第１導電型ＭＯＳトランジスタを流れる電流量と
を比較し、該比較結果に基づいて前記選択メモリセルの
データを読み出す、 ことを特徴とする電流センスアンプ回路。15. A current sense amplifier circuit for detecting a current in a semiconductor memory device, wherein a source is connected to a power supply potential and first and second first conductivity type MOS transistors having their gates connected to each other, and a source A third first-conductivity-type MOS transistor connected to the drain of the first first-conductivity-type MOS transistor, and having gates and drains connected to the gates of the first and second first-conductivity-type MOS transistors; A first bias current circuit, which is connected between the drain of the third first-conductivity-type MOS transistor and a ground potential and flows a bias current; and between the drain of the second first-conductivity-type MOS transistor and the ground potential. A reference current circuit which is connected and supplies a reference current, and a bar which outputs the sensing result by using the input as the drain of the second first conductivity type MOS transistor. And a fan circuit, the bit line of the selected memory cell become the read target in the memory cell array via a column selection circuit and the first first
The buffer circuit is connected to the drain of a conductivity type MOS transistor, and the buffer circuit compares the amount of current of the reference current circuit with the amount of current flowing through the first first conductivity type MOS transistor, and based on the comparison result. A current sense amplifier circuit, wherein data of the selected memory cell is read. 【請求項１６】 請求項１５に記載の電流センスアンプ
回路において、 前記第１の第１導電型ＭＯＳトランジスタと前記列選択
回路との間にクランプ回路を備え、 前記クランプ回路は、ソースを前記列選択回路に接続
し、ドレインを前記第１の第１導電型ＭＯＳトランジス
タのドレインに接続した第２の第２導電型ＭＯＳトラン
ジスタと、 入力が前記第２の第２導電型ＭＯＳトランジスタのソー
スに接続され、出力が前記第２の第２導電型ＭＯＳトラ
ンジスタのゲートに接続されたインバータ回路とから成
り、 該クランプ回路により前記選択メモリセルのビット線電
圧がクランプされる、ことを特徴とする電流センスアン
プ回路。16. The current sense amplifier circuit according to claim 15, further comprising a clamp circuit between the first first-conductivity-type MOS transistor and the column selection circuit, wherein the clamp circuit has a source connected to the column. A second second conductivity type MOS transistor having a drain connected to a drain of the first first conductivity type MOS transistor, and an input connected to a source of the second second conductivity type MOS transistor; And an output connected to the gate of the second MOS transistor of the second conductivity type, the bit line voltage of the selected memory cell being clamped by the clamp circuit. Amplifier circuit. 【請求項１７】 請求項１５に記載の電流センスアンプ
回路において、 前記第２の第１導電型ＭＯＳトランジスタのドレインと
接地電位との間に接続され、前記第１のバイアス回路と
等しいバイアス電流を流す第２のバイアス回路を備え、 前記第３の第１導電型ＭＯＳトランジスタのゲート幅を
大きく設定する、 ことを特徴とする電流センスアンプ回路。17. The current sense amplifier circuit according to claim 15, wherein a bias current equal to that of the first bias circuit is connected between the drain of the second first conductivity type MOS transistor and a ground potential. A current sense amplifier circuit, comprising a second bias circuit for flowing the current, wherein the gate width of the third first conductivity type MOS transistor is set large. 【請求項１８】 請求項１５に記載の電流センスアンプ
回路において、 前記第２の第１導電型ＭＯＳトランジスタのドレインと
接地電位の間に接続された第２のバイアス電流回路を備
え、 該第２のバイアス電流回路が流すバイアス電流量を、
（前記第１のバイアス電流回路のバイアス電流量）・
［１＋（前記第１の第１導電型ＭＯＳトランジスタの利
得係数）／（前記第３の第１導電型ＭＯＳトランジスタ
の利得係数）］とした、 ことを特徴とする電流センスアンプ回路。18. The current sense amplifier circuit according to claim 15, further comprising a second bias current circuit connected between the drain of the second first conductivity type MOS transistor and the ground potential. The amount of bias current that the bias current circuit of
(Bias current amount of the first bias current circuit)
[1+ (gain coefficient of the first first-conductivity-type MOS transistor) / (gain coefficient of the third first-conductivity-type MOS transistor)], wherein the current sense amplifier circuit is characterized. 【請求項１９】 請求項１８に記載の電流センスアンプ
回路において、 前記第１の第１導電型ＭＯＳトランジスタと前記第３の
第１導電型ＭＯＳトランジスタとの利得係数を等しく
し、前記第２のバイアス電流回路のバイアス電流量を２
・（前記第１のバイアス電流回路のバイアス電流量）と
した、 ことを特徴とする電流センスアンプ回路。19. The current sense amplifier circuit according to claim 18, wherein the first first-conductivity-type MOS transistor and the third first-conductivity-type MOS transistor have the same gain coefficient and the second Bias current amount of bias current circuit is 2
-(The amount of bias current of the first bias current circuit), wherein the current sense amplifier circuit. 【請求項２０】 請求項１５に記載の電流センスアンプ
回路において、 前記第２の第１導電型ＭＯＳトランジスタと、前記参照
電流回路と、前記第２のバイアス電流回路と、前記バッ
ファ回路とから成る電流判定部を、前記第１の第１導電
型ＭＯＳトランジスタのゲートに対して複数設けた、 ことを特徴とする電流センスアンプ回路。20. The current sense amplifier circuit according to claim 15, comprising the second first conductivity type MOS transistor, the reference current circuit, the second bias current circuit, and the buffer circuit. A current sense amplifier circuit, wherein a plurality of current determination units are provided for the gate of the first first-conductivity-type MOS transistor. 【請求項２１】 請求項２０に記載の電流センスアンプ
回路において、 前記各電流判定部の前記参照電流回路の参照電流量、或
いは、前記第２の第１導電型ＭＯＳトランジスタの利得
係数が夫々異なる、 ことを特徴とする電流センスアンプ回路。21. The current sense amplifier circuit according to claim 20, wherein the reference current amount of the reference current circuit of each of the current determination units or the gain coefficient of the second first conductivity type MOS transistor is different. , A current sense amplifier circuit characterized by the above. 【請求項２２】 請求項２１に記載の電流センスアンプ
回路において、 少なくとも１つを除く前記各電流判定部の前記参照電流
回路はイネーブル信号によって動作が制御され、 該イネーブル信号として、判定する前記選択メモリセル
の電流量が次に大きい前記電流判定部の出力信号を使用
する、ことを特徴とする電流センスアンプ回路。22. The current sense amplifier circuit according to claim 21, wherein the operation of the reference current circuit of each of the current determination units except at least one is controlled by an enable signal, and the selection is determined as the enable signal. A current sense amplifier circuit characterized by using an output signal of the current determination unit in which a current amount of a memory cell is the next largest. 【請求項２３】 請求項２１に記載の電流センスアンプ
回路において、 前記各電流判定部の判定結果に対し所定の論理演算を行
う論理回路を備え、 少なくとも１つを除く前記各電流判定部における前記参
照電流回路はイネーブル信号によって動作が制御され、 前記論理回路は、前記各電流判定部の出力信号に基づい
て前記イネーブル信号を出力する、 ことを特徴とする電流センスアンプ回路。23. The current sense amplifier circuit according to claim 21, further comprising a logic circuit that performs a predetermined logical operation on the determination result of each of the current determination units, the current determination unit of each of the current determination units except at least one. An operation of the reference current circuit is controlled by an enable signal, and the logic circuit outputs the enable signal based on an output signal of each of the current determination units.