JP2003288316A - Microcomputer device, input/output device, and semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device with a simple circuit configuration, capable of easily coping with a circuit alteration for specification change or for model development. <P>SOLUTION: A microcomputer device 2 is equipped with a CPU (central processing unit) 5 for accessing an input/output device 3 having a plurality of I/O (input/output) registers 13a to 13d via input/output terminals 16 and 2a to 2d. The terminals 16 and 2a to 2d comprise the terminal 16 for inputting/ outputting data from/to the registers 13a to 13d, and input/output terminals 2a to 2d for outputting enable signals Za to Zd in order to control the inputting/ outputting of data. Any of the enable signals Za to Zd is outputted to desired one of the input/output terminals 2a to 2d while data is inputted/outputted from/to any desired one of the registers 13a to 13d from a data bus D via the input/output terminal 16. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ装置、入出力装置および半導体装置に関するもので
あり、より詳細には、例えば互いに接続された入出力装
置とマイクロコンピュータ装置とをスタック構成して１
パッケージ化した場合のマイクロコンピュータ装置、入
出力装置およびこれらマイクロコンピュータ装置と入出
力装置とからなる半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer device, an input / output device, and a semiconductor device. More specifically, for example, an input / output device and a microcomputer device connected to each other are stacked to form a stack.
The present invention relates to a packaged microcomputer device, an input / output device, and a semiconductor device including the microcomputer device and the input / output device.

【従来の技術】近年、集積回路に関する技術の進歩によ
って、複数の集積回路チップを積層して結合させ、単一
のパッケージとして用いる技術が提案されている。この
ようなパッケージ技術を用いれば、例えば種々の機能を
備えた入出力装置（Ｉ／Ｏ(input/output)）とＣＰＵ(C
entral Processing Unit：中央処理装置)を含むマイク
ロコンピュータ装置とを組み合わせることによって、汎
用性と拡張性とを備えた半導体装置を提供することがで
きる。このようなコンピュータシステムにおいて、接続
された入出力装置またはレジスタなどのアドレスが割り
付けられるＩ／Ｏアドレス空間として例えばメモリアド
レス空間を用いる方式がある。このように、メモリアド
レス空間をＩ／Ｏへのアクセスポートとする方式をメモ
リマップドＩ／Ｏと呼ぶ。一方、Ｉ／Ｏアドレス空間
を、メモリアドレス空間とは独立に割り付けるＩ／Ｏマ
ップドＩ／Ｏという方式もある。一般的なコンピュータ
システムにおいては、上述のどちらの方法によるもので
あっても、上述のようなマップ上に配置されているアド
レスを用いて、ＣＰＵが入出力装置またはレジスタなど
にアクセスするようになっている。これらのアドレスの
配置は、通常は、マイクロコンピュータ装置の仕様で決
められる。そして、例えばアドレスデコーダを用いて、
アドレス空間上のアクセスポートへのアクセスを分岐し
て、各Ｉ／Ｏなどの所望の位置へのアクセスを実現して
いる。すなわち、例えばＣＰＵにおいて論理アドレスと
して指定された位置にアクセスするために、アドレスデ
コーダにおいて論理アドレスから物理アドレスへの変換
がなされ、実際の各Ｉ／Ｏなどの所望の位置へアクセス
するようになっている。このようなマイクロコンピュー
タ装置における、レジスタにアクセスするためのアドレ
スデコーダおよびレジスタを含んでいる周辺回路の一例
を、図４に基づいて説明する。図４に示すように、上記
周辺回路としてのアドレスデコーダ部２１は、レジスタ
回路２２ａ〜２２ｃ、双方向バッファゲート２３ａ〜２
３ｃおよびアドレスデコーダ２４を備えている。アドレ
スデコーダ部２１には、アドレスバスＡとデータバスＤ
とを介して、レジスタ回路２２ａ〜２２ｃへの読み書き
を行うために図示しないＣＰＵから信号が入出力され
る。また、アドレスデコーダ部２１には、例えばＣＰＵ
から、上記の信号の入出力を制御するためのリード信号
Ｒとライト信号Ｗとが入力される。レジスタ回路２２ａ
〜２２ｃは、アクセスする目標となるレジスタである。
双方向バッファゲート２３ａ〜２３ｃは、データバスＤ
からレジスタ回路２２ａ〜２２ｃへの読み書きを実行さ
せるためのものである。また、双方向バッファゲート２
３ａ〜２３ｃは、アドレスデコーダ２４から入力される
信号ＳＲａ〜ＳＲｃに応じて、レジスタ回路２２ａ〜２
２ｃへの書き込みまたは読み出しを切り換える。アドレ
スデコーダ２４は、アドレスバスＡから入力される信号
と、図示しないＣＰＵから入力されるリード信号Ｒまた
はライト信号Ｗとを用いて、信号ＳＲａ〜ＳＲｃのいず
れか一つを、双方向バッファゲート２３ａ〜２３ｃに出
力するようになっている。上記構成において、アドレス
デコーダ部２１は、以下のように動作する。アドレスデ
コーダ２４に、リード信号Ｒかまたはライト信号Ｗかの
一方と、アドレスバスＡからの信号とが入力される。す
ると、アドレスデコーダ２４は、入力された信号をデコ
ードして、アドレス指定のための信号ＳＲａ〜ＳＲｃの
いずれか一つを上記双方向バッファゲート２３ａ〜２３
ｃの一つに出力する。たとえば、レジスタ回路２２ａに
書き込みを行う場合には、ライト信号Ｗを受信したアド
レスデコーダ２４は、信号ＳＲａを双方向バッファゲー
ト２３ａへと出力する。双方向バッファゲート２３ａ
は、ライト信号の場合の信号ＳＲａが入力されると、レ
ジスタ回路２２ａへの書き込み側にバッファを開くよう
になっている。これにより、データバスＤを介して、レ
ジスタ２２ａに書き込みがなされる。また、例えばレジ
スタ回路２３ｂから読み出しを行う場合には、リード信
号Ｒを受信したアドレスデコーダ２４は、信号ＳＲｂを
双方向バッファゲート２３ｂへ出力する。双方向バッフ
ァゲート２３ｂは、リード信号の場合の信号ＳＲｂが入
力されると、レジスタ回路２２ｂからの読み出し側にバ
ッファを開くようになっている。これにより、データバ
スＤを介して、レジスタ回路２２ｂから読み出しを行う
ことができる。他のレジスタ回路からの読み出し、また
は他のレジスタ回路への書き込みの場合についても同様
である。このように、上記従来の周辺回路を含んでいる
マイクロコンピュータ装置においては、ＣＰＵにおいて
指定された論理アドレスと実際のレジスタ回路の物理ア
ドレスとの対応、すなわちマップが、アドレスデコーダ
２４において保持されていた。次に、上記アドレスデコ
ーダ部２１を用いたスタック構造のパッケージの一例を
図５に基づいて説明する。上記パッケージ内部は、図５
に示すように、マイクロコンピュータ装置２５のチップ
上に、上記した周辺回路としてのアドレスデコーダ部２
１のチップを搭載した構成となっている。そして、アド
レスデコーダ部２１の端子２６ａとパッド部２８のパッ
ド２８ａ、マイクロコンピュータ装置２５の端子２７ａ
とパッド部２８のパッド２８ａを、それぞれワイヤで接
続している。なおこのパッド部２８は、いわゆるリード
フレームのインナーリードであってもよい。また、パッ
ド部２９はパッケージ外部に露出する入力端子である。
また、その他のアドレスデコーダ部２１の各端子とマイ
クロコンピュータ装置２５の各端子についても、図示は
しないが、適切に接続がなされている。このように、ス
タックドパッケージ化する場合には、例えば所定のデザ
インルールに従って、双方のチップ間を接続しやすいよ
うに各チップにおいて端子を配置して、それら端子同士
を接続するようになっている。そして、例えばアドレス
バス信号、データバス信号、制御信号などを、接続され
た各端子を介して入出力するようになっている。すなわ
ち、上記のパッケージ構成においては、アドレスバス
Ａ、データバスＤ、リード信号Ｒ、ライト信号Ｗなど
は、アドレスデコーダ部２１とマイクロコンピュータ装
置２５との間で、パッド部２８を介して接続されてい
る。以上の構成によって、マイクロコンピュータ装置２
５の図示しないＣＰＵからの書き込みまたは読み出しの
指示を実行するために、アドレスデコーダ部２１のレジ
スタ回路２２ａ〜２２ｃにアクセスするようになってい
る。一方、上記構成とは別の構成により、所望のレジス
タへの書き込みまたは読み出しを行うこともできる。構
成の一例として、日本国の公開特許公報「特開平７−２
７１５７５号公報（公開日：平成７年（１９９５年）１
０月２０日）」において提案された構成について説明す
る。上記公報に記載のレジスタ拡張回路を含むアドレス
デコーダ部３０の構成を、図６に基づいて説明する。な
お、ここでは、上述したものと同様の働きをする部材に
は簡単のため同じ符号を付している。例えば、レジスタ
回路２２ａ〜２２ｃへのアクセスについては、従来と同
様である。図６に示すように、アドレスデコーダ部３０
は、上述した従来のアドレスデコーダ部２１と比較し
て、レジスタ拡張回路３１を余分に備えている。このレ
ジスタ拡張回路３１には、アドレスデコーダ信号ＳＲ
ｄ、データバスＤからの入力信号およびバス開放信号Ｂ
Ａが入力される。ここでレジスタ拡張回路３１は、図７
に示すように、拡張レジスタ回路３２ａ〜３２ｄ、一方
向バッファゲート３３ａ〜３３ｄ・３７・３８、選択信
号生成回路３４、拡張レジスタアクセス制御回路３５お
よびデータバス検出回路３６からなる。拡張レジスタ回
路３２ａ〜３２ｄは、アクセスする目標となるレジスタ
である。一方向バッファゲート３３ａ〜３３ｄは、デー
タバスＤから拡張レジスタ回路３２ａ〜３２ｄへの書き
込みを制御するためのものである。また、一方向バッフ
ァゲート３７・３８は、接続された回路へのデータバス
Ｄからの書き込みを制御するためのものである。選択信
号生成回路３４は、拡張レジスタ回路３２ａ〜３２ｄを
選択するための信号ＲＥａ〜ＲＥｄを生成するものであ
る。拡張レジスタアクセス制御回路３５は、拡張レジス
タモードの設定をし、そのモード設定を記憶するための
ものである。拡張レジスタアクセス制御回路３５は内部
にワード制御レジスタ３５ａを備えている。ワード制御
レジスタ３５ａは、指定するべき拡張レジスタ回路３２
ａ〜３２ｄについての指定情報（拡張レジスタ指定情報
データ）を格納するレジスタである。データバス検出回
路３６は、拡張レジスタアクセス制御回路３５において
モード設定が行われたときにデータバス検出モードとな
り、データバスＤに拡張命令コードが出力されるか否か
を検出する。レジスタ拡張回路３１は、上記構成におい
て、以下のように動作する。レジスタ拡張回路３１に
は、データバスＤからの入力信号、バス開放信号ＢＡ、
ワード制御レジスタ３５ａにおいて指定情報をデコード
するためのＳＲｄ信号が入力される。そして、ワード制
御レジスタ３５ａに、拡張レジスタ指定情報データが書
き込まれる。このとき同時に、拡張レジスタモードが設
定され、データバス検出モードとなる。データバス検出
回路３６は、データバスＤ上に拡張命令コードが出力さ
れるか否かを検出する。検出が行われると、選択信号生
成回路３４に、検出した旨の信号を出力する。選択信号
生成回路３４は、この検出を受けて、拡張命令コードの
次に出力されるデータを拡張レジスタ回路３２ａ〜３２
ｄヘと書き込む。選択信号生成回路３４は、ワード制御
レジスタ３５ａのレジスタ指定情報のデコードを行い、
拡張レジスタ選択信号を出力することでレジスタの選択
を行う。拡張レジスタ回路３１においては、以上のよう
に拡張レジスタ回路３２ａ〜３２ｄへのアクセスが行わ
れる。上記構成の拡張レジスタ回路３１によれば、アド
レスマップが変更されてもアドレスデコーダ２４の変更
を不要にできる。2. Description of the Related Art In recent years, with the progress of technology related to integrated circuits, a technology has been proposed in which a plurality of integrated circuit chips are stacked and combined to be used as a single package. If such a packaging technology is used, for example, an input / output device (I / O (input / output)) having various functions and a CPU (C
A semiconductor device having versatility and expandability can be provided by combining with a microcomputer device including an entral processing unit (central processing unit). In such a computer system, there is a method of using, for example, a memory address space as an I / O address space to which addresses of connected input / output devices or registers are assigned. The method of using the memory address space as an access port for I / O in this way is called memory-mapped I / O. On the other hand, there is also a system called I / O mapped I / O in which the I / O address space is allocated independently of the memory address space. In a general computer system, whichever of the above methods is used, the CPU can access the input / output device or the register by using the address arranged on the map as described above. ing. The arrangement of these addresses is usually determined by the specifications of the microcomputer device. Then, for example, using an address decoder,
Access to the access port in the address space is branched to realize access to a desired position such as each I / O. That is, for example, in order to access a position designated as a logical address in the CPU, a logical address is converted into a physical address in the address decoder, and an actual desired position such as each I / O is accessed. There is. An example of a peripheral circuit including an address decoder for accessing a register and a register in such a microcomputer device will be described with reference to FIG. As shown in FIG. 4, the address decoder unit 21 as the peripheral circuit includes register circuits 22a to 22c and bidirectional buffer gates 23a to 2c.
3c and an address decoder 24. The address decoder 21 includes an address bus A and a data bus D.
Signals are input to and output from a CPU (not shown) for reading and writing to and from the register circuits 22a to 22c via. The address decoder unit 21 includes, for example, a CPU
Therefore, a read signal R and a write signal W for controlling the input / output of the above signals are input. Register circuit 22a
22 to 22c are registers to be accessed.
The bidirectional buffer gates 23a to 23c are connected to the data bus D.
Read / write from / to the register circuits 22a to 22c. In addition, the bidirectional buffer gate 2
3a to 23c are register circuits 22a to 2c according to signals SRa to SRc input from the address decoder 24.
2c is switched between writing and reading. The address decoder 24 uses the signal input from the address bus A and the read signal R or the write signal W input from a CPU (not shown) to output one of the signals SRa to SRc to the bidirectional buffer gate 23a. It outputs to 23c. In the above configuration, the address decoder unit 21 operates as follows. One of the read signal R or the write signal W and the signal from the address bus A are input to the address decoder 24. Then, the address decoder 24 decodes the input signal and outputs any one of the signals SRa to SRc for addressing to the bidirectional buffer gates 23a to 23.
Output to one of c. For example, when writing to the register circuit 22a, the address decoder 24 receiving the write signal W outputs the signal SRa to the bidirectional buffer gate 23a. Bidirectional buffer gate 23a
When the signal SRa in the case of a write signal is input, the buffer opens on the side of writing to the register circuit 22a. As a result, the data is written in the register 22a via the data bus D. Further, for example, when reading from the register circuit 23b, the address decoder 24 that has received the read signal R outputs the signal SRb to the bidirectional buffer gate 23b. The bidirectional buffer gate 23b opens the buffer on the read side from the register circuit 22b when the signal SRb in the case of the read signal is input. As a result, reading can be performed from the register circuit 22b via the data bus D. The same applies to the case of reading from another register circuit or writing to another register circuit. As described above, in the microcomputer device including the conventional peripheral circuit, the address decoder 24 holds the correspondence between the logical address designated by the CPU and the physical address of the actual register circuit, that is, the map. . Next, an example of a package having a stack structure using the address decoder section 21 will be described with reference to FIG. Figure 5 shows the inside of the package.
As shown in FIG. 2, the address decoder unit 2 as the peripheral circuit is provided on the chip of the microcomputer device 25.
It is configured to mount one chip. Then, the terminal 26a of the address decoder section 21, the pad 28a of the pad section 28, the terminal 27a of the microcomputer device 25.
And the pad 28a of the pad portion 28 are connected by wires. The pad portion 28 may be an inner lead of a so-called lead frame. The pad portion 29 is an input terminal exposed outside the package.
Although not shown, the other terminals of the address decoder 21 and the terminals of the microcomputer device 25 are also properly connected. Thus, in the case of stacked packaging, for example, according to a predetermined design rule, terminals are arranged on each chip so that both chips can be easily connected, and the terminals are connected to each other. . Then, for example, an address bus signal, a data bus signal, a control signal, etc. are input / output via each connected terminal. That is, in the above package configuration, the address bus A, the data bus D, the read signal R, the write signal W, etc. are connected between the address decoder unit 21 and the microcomputer device 25 via the pad unit 28. There is. With the above configuration, the microcomputer device 2
5, the register circuits 22a to 22c of the address decoder unit 21 are accessed in order to execute a write or read instruction from a CPU (not shown). On the other hand, writing to or reading from a desired register can be performed by a structure different from the above structure. As an example of the configuration, Japanese Patent Laid-Open Publication No. Hei 7-2
Publication No. 71575 (published date: 1995) 1
The configuration proposed in "October 20th" will be described. The configuration of the address decoder unit 30 including the register extension circuit described in the above publication will be described with reference to FIG. Here, for simplification, members having the same functions as those described above are designated by the same reference numerals. For example, the access to the register circuits 22a to 22c is the same as the conventional one. As shown in FIG. 6, the address decoder unit 30
In comparison with the conventional address decoder section 21 described above, the register extension circuit 31 is additionally provided. This register extension circuit 31 has an address decoder signal SR.
d, an input signal from the data bus D and a bus release signal B
A is input. Here, the register expansion circuit 31 is shown in FIG.
As shown in FIG. 3, it comprises extension register circuits 32a to 32d, one-way buffer gates 33a to 33d, 37 and 38, a selection signal generation circuit 34, an extension register access control circuit 35 and a data bus detection circuit 36. The extension register circuits 32a to 32d are registers to be accessed. The one-way buffer gates 33a to 33d are for controlling writing from the data bus D to the extension register circuits 32a to 32d. The one-way buffer gates 37 and 38 are for controlling writing from the data bus D to the connected circuit. The selection signal generation circuit 34 generates signals REa to REd for selecting the extension register circuits 32a to 32d. The extension register access control circuit 35 is for setting the extension register mode and storing the mode setting. The extension register access control circuit 35 has a word control register 35a inside. The word control register 35a is used by the extension register circuit 32 to be designated.
This is a register for storing designation information (extended register designation information data) for a to 32d. The data bus detection circuit 36 enters the data bus detection mode when the mode is set in the extension register access control circuit 35, and detects whether or not the extension instruction code is output to the data bus D. The register expansion circuit 31 operates as follows in the above configuration. The register expansion circuit 31 has an input signal from the data bus D, a bus release signal BA,
The SRd signal for decoding the designation information is input to the word control register 35a. Then, the extension register designation information data is written in the word control register 35a. At the same time, the extension register mode is set and the data bus detection mode is set. The data bus detection circuit 36 detects whether or not the extended instruction code is output on the data bus D. When the detection is performed, the detection signal is output to the selection signal generation circuit 34. Upon receiving this detection, the selection signal generation circuit 34 outputs the data output next to the extension instruction code to the extension register circuits 32a to 32.
Write to d. The selection signal generation circuit 34 decodes the register designation information of the word control register 35a,
A register is selected by outputting an extension register selection signal. In the extension register circuit 31, the extension register circuits 32a to 32d are accessed as described above. According to the extension register circuit 31 having the above configuration, the address decoder 24 need not be changed even if the address map is changed.

【発明が解決しようとする課題】しかしながら、上述し
た図５に示すスタック構成を用いる場合には、機能変更
の度にアドレスデコーダ２４のハードウェア的な設計変
更が必要となるという問題がある。すなわち、図４およ
び図５に基づいて説明したように、上記構成においてア
ドレスマップはアドレスデコーダ２４に保持されてい
る。したがって、例えばアドレスマップの仕様変更、あ
るいは同機種をベースとした新たな機種展開のごとに、
アドレスデコーダ部２１またはアドレスデコーダ２４を
変更する必要が生ずるという問題がある。また、上記構
成においては、アドレスデコーダ２４の変更に伴い、マ
イクロコンピュータ装置２５に備えられている、図示し
ないＣＰＵにおいても回路変更が必要となる虞れがあ
る。一方、上記特開平７−２７１５７５号公報記載の構
成においては、マイクロコンピュータ装置の回路構成が
全体として複雑になり、回路規模が増大するという問題
が生ずる。すなわち、上述したように、上記公報記載の
構成によれば、ＣＰＵ部の回路変更を行わずに拡張され
たレジスタへのアクセスが可能となる一方で、アクセス
されるレジスタ拡張回路３１の回路構成が複雑なものと
なり、結局マイクロコンピュータ装置全体としては回路
規模が増大してしまうという問題がある。このため、こ
のようなマイクロコンピュータ装置を用いて半導体装置
を製造すると、コストアップに繋がることになる。さら
には、例えば仕様変更や機種展開の度に、レジスタ拡張
回路３１を新たに設計しなおす必要が生じる虞れがあ
る。本発明は、上記の問題点に鑑みてなされたものであ
り、その目的は、簡単な回路構成をもつマイクロコンピ
ュータ装置、入出力装置および半導体装置であって、仕
様変更や機種展開のための回路変更に容易に対応するこ
とのできるマイクロコンピュータ装置、入出力装置およ
び半導体装置を提供することにある。However, when the stack structure shown in FIG. 5 is used, there is a problem that the hardware design of the address decoder 24 needs to be changed every time the function is changed. That is, as described with reference to FIGS. 4 and 5, the address map is held in the address decoder 24 in the above configuration. Therefore, for example, whenever the specifications of the address map are changed or new models based on the same model are developed,
There is a problem that it is necessary to change the address decoder unit 21 or the address decoder 24. Further, in the above configuration, there is a possibility that a circuit change may be necessary also in the CPU (not shown) provided in the microcomputer device 25 due to the change of the address decoder 24. On the other hand, in the configuration described in Japanese Patent Laid-Open No. 7-271575, there is a problem that the circuit configuration of the microcomputer device becomes complicated as a whole and the circuit scale increases. That is, as described above, according to the configuration described in the above publication, it is possible to access the extended register without changing the circuit of the CPU section, while the circuit configuration of the accessed register extension circuit 31 is There is a problem that the circuit becomes complicated and eventually the circuit scale of the entire microcomputer device increases. Therefore, manufacturing a semiconductor device using such a microcomputer device leads to an increase in cost. Further, for example, there is a possibility that the register expansion circuit 31 needs to be redesigned every time the specifications are changed or the model is expanded. The present invention has been made in view of the above problems, and an object of the present invention is to provide a microcomputer device, an input / output device, and a semiconductor device having a simple circuit configuration, and a circuit for changing the specifications or developing a model. An object of the present invention is to provide a microcomputer device, an input / output device, and a semiconductor device that can easily cope with changes.

【課題を解決するための手段】本発明に係るマイクロコ
ンピュータ装置は、上記課題を解決するために、マイク
ロコンピュータ装置本体とは別体に各接続端子を介して
接続された、複数のレジスタを有する入出力装置にアク
セスする制御手段を備えているマイクロコンピュータ装
置において、上記マイクロコンピュータ装置本体側の接
続端子は、上記複数のレジスタにデータの入出力を行う
ためのマイコン側データバス用端子と上記データの入出
力を制御するための活性化信号を出力するように上記各
レジスタごとに備えられるマイコン側制御端子とからな
り、上記制御手段は、上記入出力装置へのアクセスとし
て、所望の上記マイコン側制御端子に上記活性化信号を
出力するとともに、上記マイコン側データバス用端子を
介して上記所望の上記レジスタに上記データの入出力を
行うことを特徴としている。ここで、従来の技術におい
ては、上述したように、例えばマイクロコンピュータ装
置の制御手段からアドレス指定のためのアドレスバスを
介して入出力装置のアドレスデコーダへとアドレス信号
が送信され、アドレスデコーダにおいて所望のレジスタ
への活性化信号が生成され出力されるようになってい
た。すなわち、従来の技術においては、接続端子にアド
レスバス用端子が存在し、このアドレスバス用端子を介
してアドレス信号が送信されていた。このアドレス信号
はレジスタごとに分岐した信号ではないため入出力装置
側にアドレスデコーダが必要となり、また仕様変更など
に伴い制御手段などの回路変更が必要となっていた。一
方、上記した本発明の構成においては、接続端子のうち
のマイコン側制御端子を用いて、所望のレジスタへの活
性化信号が出力される。したがって、上記構成によれ
ば、所望のレジスタへアクセスする際には、その所望の
レジスタに対応するマイコン側制御端子を介して活性化
信号が入力されるので、例えば入出力装置の仕様変更と
して２つのレジスタが互いに交換されたような場合であ
っても、接続するマイコン側制御端子を互いに交換する
ことによって、マイクロコンピュータ装置側の変更を不
要にできる。また、例えば仕様変更により、入出力装置
のレジスタのレジスタアドレスが変更となった場合であ
っても、適応できる。また、例えばマイクロコンピュー
タ装置外部から接続端子にアクセスして活性化信号を検
出することによって、マイクロコンピュータ装置または
入出力装置のテストを容易にできる。すなわち、例えば
所望のマイコン側制御端子にアクセスして活性化信号を
検出して、マイクロコンピュータ装置の動作が正常であ
ることを確認できる。また、上記構成において、入出力
手段に備えられるレジスタの数に応じたマイコン側制御
端子の数が、アドレスバスのバス幅（ビット数）よりも
少ない場合には、接続する端子の数が減るので、接続が
容易となる。また、上記の本発明の構成によれば、アド
レスデコーダとしての機能を入出力装置側でなくマイク
ロコンピュータ装置側に備えることになるので、従来の
技術と比較して、入出力装置のコストを減少できる。し
たがって、仕様の変更などがより頻繁に行われる入出力
装置のコストを削減して、さらに上述のようにマイクロ
コンピュータ装置側においては変更を不要とするので、
製品開発サイクルにおける開発コストを削減できる。ま
た、上記構成によれば、所望のレジスタにはそのレジス
タに接続されたマイコン側制御端子に活性化信号を出力
することによってアクセスするので、例えば二つのレジ
スタに同一のアドレスが割り当てられている場合であっ
ても、多重アクセスを回避して、片方のレジスタのみに
アクセスできる。なお、上記構成において、入出力装置
とは、いわゆる入出力装置に限るものでなく、例えばい
わゆるメモリ装置であってもよい。したがって、仕様変
更や機種展開のための回路変更に容易に対応することの
できるマイクロコンピュータ装置を提供することができ
る。本発明に係るマイクロコンピュータ装置は、上記課
題を解決するために、上記構成において、上記制御手段
は、所望の上記マイコン側制御端子に上記活性化信号を
出力するためのプログラムを記憶するＲＯＭと、上記Ｒ
ＯＭから上記プログラムを読み出して復号をする復号部
と、上記復号をされた上記プログラムを実行する制御部
とを含んでいることを特徴としている。上記構成におい
て、上記マイクロコンピュータ装置は、例えば所定のア
クセス命令に応じてＲＯＭからプログラムを読み出し
て、復号して、実行する。すなわち、上記構成におい
て、プログラムを記憶するＲＯＭとプログラムを復号す
る復号部とプログラムを実行する制御部とが、上記制御
手段として機能するようになっている。したがって、例
えば入出力装置の設計変更が生じた場合であっても、Ｒ
ＯＭに記憶されたプログラムを新たに適切なプログラム
に置き換えることによって、制御部のハードウェアの変
更が不要のまま、新たな入出力装置に対応できる。よっ
て、より簡略な回路となって設計負担を減少できる。ま
た、ソフトウエアによるアドレス変更が可能となりシス
テムの拡張性を向上できる。なお、上記構成において、
さらに、上記プログラムを呼び出すためのアクセス命令
（レジスタアクセス命令）を記憶する外部ＲＯＭが備え
られ、上記外部ＲＯＭの上記アクセス命令によって、上
記マイクロコンピュータ装置本体が動作する構成であっ
てもよい。本発明に係るマイクロコンピュータ装置は、
上記課題を解決するために、上記構成において、上記各
マイコン側制御端子は、上記活性化信号をバッファする
バッファ手段を備え、上記各バッファ手段は、マイクロ
コンピュータ装置本体の外部からの信号入力を受信する
ためのテスト端子をそれぞれ有し、上記テスト端子に電
圧が印加されると、出力側をハイインピーダンス化して
接続端子間の導通を遮断する構成であってもよい。上記
構成によれば、バッファ手段のテスト端子に電圧が印加
されると、接続端子間の導通を遮断するので、例えば導
通を遮断した上でバッファ手段の出力側においてマイク
ロコンピュータ装置外部から活性化信号を印加して、入
出力装置のテストを容易にできる。本発明に係る入出力
装置は、上記課題を解決するために、入出力装置本体と
は別体に設けられたマイクロコンピュータ装置と各接続
端子を介して接続された、複数のレジスタを備えている
入出力装置において、上記入出力装置本体側の接続端子
は、上記複数のレジスタにデータの入出力を行うための
入出力側データバス用端子と上記データの入出力を制御
するための活性化信号が入力されるように上記各レジス
タごとに備えられる入出力側制御端子とからなり、上記
各レジスタは、異なる機能を発揮して上記入出力装置本
体において実行手段として機能する機能ブロックごとに
備えられており、所望の上記入出力側制御端子に上記活
性化信号が入力されると、上記入出力側データバス用端
子を介した上記所望の上記レジスタへの上記データの入
出力が可能となることを特徴としている。上記構成によ
れば、例えば入出力装置の仕様変更として２つのレジス
タを互いに交換したような場合であっても、接続する入
出力側制御端子を互いに交換することによって、マイク
ロコンピュータ装置側の変更を不要にできる。ここで、
機能ブロックとは、上記入出力装置の有する機能を論理
的な構成要素に分解した場合の要素である。機能ブロッ
クは、現実の物理的な構成要素と対応してもよいし、ま
たは例えばプログラムを実行することによって実現され
る機能を備えており、現実の物理的な要素とは対応しな
いものであってもよい。上記構成によれば、機能ブロッ
クごとにレジスタが備えられるので、例えば入出力装置
の仕様変更によって機能ブロックが入れ替えられる場合
であっても、入出力側制御端子とレジスタとの対応関係
は変化しないので、その他の入出力装置側における変更
を不要にできる場合がある。すなわち、上記構成のよう
に、レジスタを機能ブロックごとに備えれば、変更時の
対応が容易となる。したがって、仕様変更や機種展開の
ための回路変更に容易に対応することのできる入出力装
置を提供することができる。本発明に係る半導体装置
は、上記課題を解決するために、上記構成のマイクロコ
ンピュータ装置と、各接続端子を介して上記マイクロコ
ンピュータ装置と接続される上記構成の入出力装置とか
らなることを特徴としている。したがって、仕様変更や
機種展開のための回路変更に容易に対応することのでき
る半導体装置を提供することができる。すなわち、簡単
な構成にして設計負担を減少できる。また、仕様変更な
どによりアドレス変更が行われる場合の回路変更を減少
できる。また、ソフトウエアによる周辺機能のアドレス
変更が可能となりシステムの拡張性を向上できる。ま
た、本発明に係る半導体装置は、上記課題を解決するた
めに、上記構成において、スタック構成により１パッケ
ージ化されていることを特徴としている。上記構成によ
れば、マイクロコンピュータ装置と入出力装置とのスタ
ック構成において、マイクロコンピュータ装置の回路変
更を不要にできる。また、接続を容易にしてより簡単に
スタック構成を可能とする。また、入出力装置の拡張性
を向上できる。また、入出力装置のテストを比較的容易
にできる。In order to solve the above-mentioned problems, a microcomputer device according to the present invention has a plurality of registers which are connected to each other via each connection terminal separately from the microcomputer device main body. In a microcomputer device having control means for accessing an input / output device, a connection terminal on the microcomputer device main body side is a microcomputer side data bus terminal for inputting / outputting data to / from the plurality of registers and the data And a control terminal on the side of the microcomputer provided for each of the registers so as to output an activation signal for controlling the input / output of the microcomputer. The activation signal is output to the control terminal, and the desired signal is output via the data bus terminal on the microcomputer side. It is characterized by inputting and outputting the data to the serial register. Here, in the conventional technology, as described above, for example, the address signal is transmitted from the control means of the microcomputer device to the address decoder of the input / output device through the address bus for addressing, and the desired address decoder is used. The activation signal to the register was generated and output. That is, in the conventional technology, the address bus terminal exists in the connection terminal, and the address signal is transmitted through the address bus terminal. Since this address signal is not a signal branched for each register, an address decoder is required on the input / output device side, and a circuit change such as a control means is required due to a specification change. On the other hand, in the above-described configuration of the present invention, the activation signal to the desired register is output using the microcomputer side control terminal of the connection terminals. Therefore, according to the above configuration, when the desired register is accessed, the activation signal is input via the microcomputer-side control terminal corresponding to the desired register. Even if two registers are exchanged with each other, by exchanging the control terminals on the microcomputer side to be connected with each other, it is possible to eliminate the need to change the microcomputer device side. Moreover, even if the register address of the register of the input / output device is changed due to the specification change, the present invention can be applied. Further, for example, by accessing the connection terminal from the outside of the microcomputer device and detecting the activation signal, it is possible to easily test the microcomputer device or the input / output device. That is, for example, it is possible to confirm that the operation of the microcomputer device is normal by accessing the desired control terminal on the microcomputer side and detecting the activation signal. Further, in the above configuration, if the number of microcomputer-side control terminals corresponding to the number of registers provided in the input / output means is smaller than the bus width (bit number) of the address bus, the number of connected terminals is reduced. , Connection is easy. Further, according to the above configuration of the present invention, the function as an address decoder is provided not on the input / output device side but on the microcomputer device side, so that the cost of the input / output device is reduced as compared with the conventional technique. it can. Therefore, it is possible to reduce the cost of the input / output device in which the specifications are changed more frequently, and further, the change is unnecessary on the side of the microcomputer device as described above.
Development costs in the product development cycle can be reduced. Further, according to the above configuration, a desired register is accessed by outputting an activation signal to the microcomputer-side control terminal connected to the register, so that the same address is assigned to two registers, for example. However, multiple access can be avoided and only one register can be accessed. In the above configuration, the input / output device is not limited to the so-called input / output device, but may be a so-called memory device, for example. Therefore, it is possible to provide a microcomputer device which can easily cope with a specification change and a circuit change for developing a model. In order to solve the above problems, the microcomputer device according to the present invention has the above structure, wherein the control means stores a program for outputting the activation signal to a desired microcomputer side control terminal, and a ROM. R above
It is characterized by including a decoding unit for reading the program from the OM and decoding the program, and a control unit for executing the decoded program. In the above configuration, the microcomputer device reads out the program from the ROM, decodes it, and executes it, for example, in response to a predetermined access command. That is, in the above configuration, the ROM that stores the program, the decoding unit that decodes the program, and the control unit that executes the program function as the control means. Therefore, even if the design of the input / output device changes, for example,
By newly replacing the program stored in the OM with an appropriate program, a new input / output device can be supported without changing the hardware of the control unit. Therefore, the circuit load becomes simpler and the design load can be reduced. In addition, the address can be changed by software, and the expandability of the system can be improved. In the above configuration,
Further, an external ROM for storing an access command (register access command) for calling the program may be provided, and the microcomputer device main body may be operated by the access command of the external ROM. The microcomputer device according to the present invention is
In order to solve the above-mentioned problems, in the above-mentioned configuration, each of the microcomputer side control terminals includes buffer means for buffering the activation signal, and each of the buffer means receives a signal input from the outside of the microcomputer device main body. It is also possible to employ a configuration in which each of the test terminals has a test terminal for performing the above operation, and when a voltage is applied to the test terminal, the output side is made into a high impedance state to interrupt the conduction between the connection terminals. According to the above configuration, when a voltage is applied to the test terminal of the buffer means, the conduction between the connection terminals is cut off. Therefore, for example, the conduction signal is cut off, and then the activation signal from the outside of the microcomputer device at the output side of the buffer means. Can be applied to facilitate testing of the input / output device. In order to solve the above problems, an input / output device according to the present invention includes a plurality of registers, which are connected to a microcomputer device provided separately from the input / output device main body through respective connection terminals. In the input / output device, the connection terminal on the input / output device main body side includes an input / output side data bus terminal for inputting / outputting data to / from the plurality of registers and an activation signal for controlling the input / output of the data. Input / output side control terminal provided for each of the registers so that each register is provided for each functional block that performs different functions and functions as execution means in the input / output device body. Therefore, when the activation signal is input to the desired input / output side control terminal, the data is transferred to the desired register via the input / output side data bus terminal. Output is characterized in that is possible. According to the above configuration, even if two registers are exchanged with each other as a specification change of the input / output device, the input / output side control terminals to be connected are exchanged with each other to change the microcomputer device side. It can be unnecessary. here,
The functional block is an element when the function of the input / output device is decomposed into logical constituent elements. The functional block may correspond to a physical element of reality, or has a function realized by executing a program, for example, and does not correspond to a physical element of reality. Good. According to the above configuration, since a register is provided for each functional block, the correspondence between the input / output side control terminal and the register does not change even if the functional block is replaced by changing the specifications of the input / output device. In some cases, it is possible to eliminate the need to change the other input / output devices. That is, if a register is provided for each functional block as in the above configuration, it is easy to deal with changes. Therefore, it is possible to provide an input / output device that can easily cope with a specification change or a circuit change for developing a model. In order to solve the above problems, a semiconductor device according to the present invention comprises a microcomputer device having the above structure and an input / output device having the above structure connected to the microcomputer device via each connection terminal. I am trying. Therefore, it is possible to provide a semiconductor device which can easily cope with a specification change and a circuit change for developing a model. That is, the design burden can be reduced with a simple structure. Further, it is possible to reduce the circuit change when the address is changed due to the specification change or the like. Moreover, the address of the peripheral function can be changed by software, and the system expandability can be improved. Further, in order to solve the above-mentioned problems, a semiconductor device according to the present invention is characterized in that, in the above structure, one package is formed by a stack structure. According to the above configuration, in the stack configuration of the microcomputer device and the input / output device, it is not necessary to change the circuit of the microcomputer device. Further, the connection can be facilitated and the stack configuration can be made easier. In addition, the expandability of the input / output device can be improved. In addition, the input / output device can be tested relatively easily.

【発明の実施の形態】本発明の一実施の形態について図
１ないし図３に基づいて説明すると以下の通りである。
本発明に係る半導体装置は、マイクロコンピュータ装置
と入出力装置とからなる。上記マイクロコンピュータ装
置は、別体に設けられた上記入出力装置と接続端子を介
して接続されている。ここで、上記マイクロコンピュー
タ装置は、ＣＰＵ(Central Processing Unit)を備えた
半導体装置である。また、上記入出力装置はレジスタを
備えており、接続された上記マイクロコンピュータ装置
から上記レジスタへの書き込みがなされるようになって
いる。以下においては、このような構成をもつマイクロ
コンピュータ装置と入出力装置との組による半導体装置
であって、仕様変更や機種展開のための回路変更に容易
に対応することのできる半導体装置について説明する。
また、本実施形態においては、上記半導体装置をスタッ
ク構造パッケージにより１パッケージ化した構成につい
て説明する。ここで、スタック構造パッケージによる１
パッケージ化とは、例えば複数の半導体装置を互いに接
続して樹脂などで封止した構成を意味する。これによっ
て、互いに異なる機能の半導体装置を組み合わせて、１
つの半導体装置として提供できるので、拡張性を向上で
きる。図１に示すように、本実施形態の半導体装置１
は、マイクロコンピュータ装置２と周辺機能ブロック装
置（入出力装置）３とからなる。マイクロコンピュータ
装置２は、外部ＲＯＭ(Read Only Memory)４とＣＰＵ
（制御手段）５とを備えている。マイクロコンピュータ
装置２は、その他に通常のマイクロコンピュータ装置に
備えられるメモリなども当然含んでいる。しかし、その
他の部材は、後述する動作説明においては用いないた
め、図１においては簡略化するために省略した。また、
マイクロコンピュータ装置２は、接続端子としての入出
力端子（マイコン側データバス用端子）１６と入出力端
子（マイコン側制御端子）２ａ〜２ｄとを備えている。
外部ＲＯＭ４は、プログラムカウンタ（ＰＣ）６を含ん
でいる。プログラムカウンタ６は、実行中の命令が存在
する図示しないメモリ中のアドレスを指定制御するため
のレジスタである。ＣＰＵ５は、ＩＲ（命令フェッチレ
ジスタ）７、命令デコーダ８、マイクロシーケンサ９、
マイクロプログラムＲＯＭ（ＲＯＭ）１０、デコーダ回
路部（復号部）１１および制御部１２を備えている。Ｉ
Ｒ７は、外部ＲＯＭ４からの命令出力を一時格納するも
のである。命令デコーダ８は、ＩＲ７に格納された命令
をデコードするためのものである。マイクロシーケンサ
９は、命令デコーダ８によってデコードされた命令デコ
ード内容から、マイクロプログラムＲＯＭ１０のアドレ
スを選定するためのものである。マイクロプログラムＲ
ＯＭ１０は、各命令コードに対応したマイクロプログラ
ムを格納するものである。デコーダ回路部１１は、マイ
クロプログラムＲＯＭ１０に格納されたマイクロプログ
ラムのうちから、マイクロシーケンサ９によって指定さ
れたマイクロプログラムをデコードするものである。制
御部１２は、デコードされたマイクロプログラムコード
から命令の動作を司る各種制御信号を生成するものであ
る。一方、周辺機能ブロック装置３は、Ｉ／Ｏレジスタ
１３ａ〜１３ｄおよび双方向バッファ１４ａ〜１４ｄを
備えている。また、周辺機能ブロック装置３は、接続端
子としての入出力端子（入出力側データバス用端子）１
５と入出力端子（入出力側制御端子）３ａ〜３ｄとを備
えている。本実施形態においては、各Ｉ／Ｏレジスタ１
３ａ〜１３ｄはそれぞれ一つの図示しない機能ブロック
ごとに備えられている。そして、アクセスする目標とな
るＩ／Ｏレジスタ１３ａ〜１３ｄに書き込みが行われる
と、そのレジスタを有する機能ブロックが周辺機能ブロ
ック動作を行うようになっている。以下においては、各
レジスタへの書き込みについてのみ説明し、書き込み後
の周辺機能ブロックの詳細な制御や動作終了時の割り込
み処理などについては、従来と同様なので特に説明しな
い。双方向バッファゲート１４ａ〜１４ｄは、データバ
スＤからＩ／Ｏレジスタ１３ａ〜１３ｄへの読み書きを
実行させるためのものである。上記構成において、各Ｉ
／Ｏレジスタ１３ａ〜１３ｄへの書き込みは以下の動作
で行われる。所望の命令として、プログラムカウンタ６
によって指定された外部ＲＯＭ４のアドレスから出力さ
れた命令コードが、ＩＲ７に格納される。ＩＲ７に格納
された命令コードは、デコーダ８によってデコードされ
る。デコードされた命令に対応するマイクロプログラム
コードを読み出すために、マイクロシーケンサ９はアド
レス出力を切り換える。マイクロシーケンサ９の出力に
よって指定されたマイクロプログラムＲＯＭ１０から読
み出されたマイクロプログラムコードは、デコーダ回路
部１１によりデコードされる。制御部１２によって、デ
コードされたマイクロプログラムコードから命令を実施
する際の各種制御信号が生成される。本実施形態におい
て、外部ＲＯＭ４には、機能ブロック毎に対応したＩ／
Ｏ命令が備えられている。また、Ｉ／Ｏ命令にそれぞれ
対応するマイクロプログラムコードがマイクロプログラ
ムＲＯＭ１０に備えられている。また、マイクロプログ
ラムにそれぞれ対応する制御信号としての、機能ブロッ
クへのイネーブル信号（活性化信号）Ｚａ〜Ｚｄを、制
御部１２が出力するようになっている。このように生成
されたイネーブル信号Ｚａ〜Ｚｄは、入出力端子２ａ〜
２ｄを介して、周辺機能ブロック装置３へと送信され
る。ここで、図１において端子１７・１９ａ〜１９ｄと
して示すのは、半導体装置１のパッケージのインナーリ
ード端子１７・１９ａ〜１９ｄである。これらインナー
リード端子１７・１９ａ〜１９ｄについては、後述す
る。イネーブル信号Ｚａ〜Ｚｄは、インナーリード端子
１９ａ〜１９ｄ、および周辺機能ブロック装置３の入出
力端子３ａ〜３ｄを介して、双方向バッファゲート１４
ａ〜１４ｄに入力される。これにより、双方向バッファ
ゲート１４ａ〜１４ｄのいずれか一つが書き込み側また
は読み出し側へと開いて、データバスＤを介した書き込
みまたは読み出しが可能となる。以上に説明した動作
を、より詳細に説明すると、以下のようになる。外部Ｒ
ＯＭ４には、周辺機能ブロック装置３内の各Ｉ／Ｏレジ
スタ１３ａ〜１３ｄへのアクセスのための４つのＲＥＧ
（レジスタアクセス）命令ＲＥＧＺａ〜ＲＥＧＺｄが備
えられている。例えば、上述のようにプログラムカウン
タ６による指定によって外部ＲＯＭ４から読み出された
ＲＥＧＺａ命令は、上述のシーケンスに従い、ＩＲ７に
よって命令フェッチされ、デコーダ８により命令デコー
ドされ、マイクロシーケンサ９に送付される。マイクロ
シーケンサ９においては、マイクロプログラムＲＯＭ１
０をアクセスするアドレスが生成され、このアクセスの
結果としてＲＥＧＺａ命令に対応したマイクロプログラ
ムコードが出力される。デコーダ回路部１１において、
このマイクロプログラムコードをさらにデコードして、
制御部１２へと送信する。制御部１２においては、Ｉ／
Ｏレジスタ１３ａを活性化させるイネーブル信号Ｚａを
出力するとともに、さらに一般的なレジスタアクセス制
御信号および他の各種制御信号をも生成する。その他の
ＲＥＧＺｂ命令〜ＲＥＧＺｄ命令についても、それぞれ
対応するイネーブル信号Ｚｂ〜Ｚｄが出力されるように
なっている。そして、イネーブル信号Ｚａ〜Ｚｄを受信
した周辺機能ブロック装置３においては、受信した信号
に応じて、双方向バッファゲート１４ａ〜１４ｄのうち
の一つが読み出し側または書き込み側に切り替わり、対
応するＩ／Ｏレジスタ１３ａ〜１３ｄのうちの一つにお
いて、データバスＤから読み出しまたは書き込みがなさ
れる。これによって、上述のように、周辺機能ブロック
動作がなされる。ここで、本実施形態における半導体装
置１のスタック構成について、図２に基づいて説明す
る。本実施形態に係る半導体装置１は、図２に示すよう
に、マイクロコンピュータ装置２と周辺機能ブロック装
置３とがスタックされた構成である。なお、図２におい
ては、マイクロコンピュータ装置２と周辺機能ブロック
装置３とは、それぞれ一つのチップとして表されてい
る。マイクロコンピュータ装置２の入出力端子１６ａ〜
１６ｃとパッケージのインナーリード端子１７ａ〜１７
ｃとの間、および周辺機能ブロック装置３の入出力端子
１５ａ〜１５ｃとパッケージのインナーリード端子１７
ａ〜１７ｃとの間は、ワイヤボンデイングにより接続さ
れている。なお、本実施形態においては、パッケージの
インナーリード端子１７・１９を用いてマイクロコンピ
ュータ装置２と周辺機能ブロック装置３とを接続する構
成について説明するが、本発明はこの構成に限るもので
はなく、インナーリード端子１７・１９を介さずに直接
接続する構成であってもよい。また、図２においては、
簡単のために、上述の図１に示した双方向バッファゲー
ト１４ａ〜１４ｄおよび周辺機能ブロック装置３内のデ
ータバスＤの配線は示していない。この接続によって、
マイクロコンピュータ装置２と周辺機能ブロック装置３
との間でのデータバスＤの接続がなされる。このデータ
バスＤの接続の構成は従来と同様である。一方、本実施
形態においては、従来とは異なり、周辺機能ブロック装
置３の各機能ブロックのＩ／Ｏレジスタ１３ａ〜１３ｄ
ごとに備えられた入出力端子３ａ〜３ｄ、パッケージの
インナーリード端子１９ａ〜１９ｄ、およびマイクロコ
ンピュータ装置２の入出力端子２ａ〜２ｄを介して、機
能ブロックへのイネーブル信号Ｚａ〜Ｚｄが入出力され
るようになっている。すなわち、従来は図４に示すよう
にアドレスバスＡを介して論理アドレスに相当する信号
をマイクロコンピュータ装置２５からアドレスデコーダ
部２１へと送信していた。一方、本実施形態において
は、図１に示すようにマイクロコンピュータ装置２側に
おいて既に論理アドレスから物理アドレスへの変換を行
った上で、マイコン側制御端子としての入出力端子２ａ
〜２ｄを介して、周辺機能ブロック装置３の機能ブロッ
クごとにアクセスするようになっている。また、パッド
部１８はパッケージ外部に露出する入力端子である。ま
た、その他の周辺機能ブロック装置３の各端子とマイク
ロコンピュータ装置２の各端子についても、図示はしな
いが、適切に接続がなされている。以上のように、本実
施形態に係る半導体装置１においては、周辺機能ブロッ
ク装置３のＩ／Ｏレジスタ１３ａ〜１３ｄごとに備えら
れた入出力端子３ａ〜３ｄに対して、マイクロコンピュ
ータ装置２から活性化信号としてのイネーブル信号Ｚａ
〜Ｚｄをそれぞれ送信する構成なので、例えばメモリマ
ップが変更される場合であっても、周辺機能ブロック装
置３の構成の変更を不要にできる場合がある。また、マ
イクロコンピュータ装置２においては、設計変更を伴わ
ずに、ソフトウェアの入れ替えだけで済ますこともでき
る。一方、従来の構成によれば、メモリマップを変更す
る場合には、各チップにおける端子の配置なども異なる
ことになり、結局各チップにおいて設計変更が必要とな
る虞れがあったのである。また、本発明の構成によれ
ば、以下のような利点を得ることもできる。すなわち、
上述した実施形態の半導体装置１は、以下のような構成
であってもよい。半導体装置１は、マイクロコンピュー
タ装置２と周辺機能ブロック装置３との接続端子として
の入出力端子２ａ〜２ｄにおいて、図３に示すように、
さらにバッファ２０ａ〜２０ｄからなるバッファ回路
（バッファ手段）２０を備えている。各バッファ２０ａ
〜２０ｄは、図３に示すように、テスト端子２０ａｔ〜
２０ｄｔを備えている。このテスト端子２０ａｔ〜２０
ｄｔに、図３に示すようにテスト入力Ｔとして電圧を印
加すると、各バッファ２０ａ〜２０ｄの出力側はハイイ
ンピーダンス化して、導通が遮断されるようになってい
る。また、バッファ２０ａ〜２０ｄは、上述のテスト入
力Ｔの電圧が印加されていない場合には、通常のバッフ
ァ回路として動作するようになっている。この構成によ
れば、半導体装置１のパッケージ外部からバッファ２０
ａ〜２０ｄのテスト端子２０ａｔ〜２０ｄｔにテスト入
力Ｔとして電圧を印加した場合には、周辺機能ブロック
装置３へのイネーブル信号Ｚａ〜Ｚｄを遮断することが
できる。したがって、この構成を用いて、例えば図３に
示すようにさらにバッファ２０ａの出力側においてテス
ト入力Ｔから信号を入力して、周辺機能ブロック装置３
のテストを行うことができる。すなわち、上記構成によ
れば、スタック構造のパッケージにおいて、中間配線を
パッケージ端子に出力可能であることを利用して、パッ
ケージ内部の半導体装置１のテストを行うことができ
る。なお、上述の実施形態においては、周辺機能ブロッ
ク装置３に備えられているＩ／Ｏレジスタおよび機能ブ
ロックの数が４つの場合について説明したが、これに限
るものではなく、より多くてもよい。ただし、アドレス
指定のためのアドレスバスＡのバス幅よりもレジスタの
数が少ない場合には、接続する端子の数が減るので、接
続を容易にできる。すなわち、例えば従来のアドレスバ
スのバス幅が８ビットである場合に、本実施形態のよう
にそれぞれ４つの入出力端子２ａ〜２ｄ・３ａ〜３ｄを
接続すれば、接続を容易にできる。また、上述の実施の
形態においては、マイクロコンピュータ装置２と周辺機
能ブロック装置３とがそれぞれ１つのチップとして実現
され、それをスタックして一つのパッケージとした構成
について説明したが、本発明はこれに限るものではな
い。マイクロコンピュータ装置２または周辺機能ブロッ
ク装置３が、それぞれ複数のチップからなる構成であっ
てもよい。上述の具体的な実施形態は、あくまでも、本
発明の技術内容を明らかにするものであって、本発明は
そのような具体例にのみ限定して狭義に解釈されるべき
ものではなく、特許請求の範囲に示した範囲で種々の変
更が可能であり、変更した形態も本発明の技術的範囲に
含まれる。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to FIGS.
The semiconductor device according to the present invention comprises a microcomputer device and an input / output device. The microcomputer device is connected to the input / output device separately provided via a connection terminal. Here, the microcomputer device is a semiconductor device including a CPU (Central Processing Unit). The input / output device is provided with a register so that the connected microcomputer device can write to the register. In the following, a semiconductor device which is a combination of a microcomputer device and an input / output device having such a configuration, and which can easily cope with a specification change and a circuit change for developing a model will be described. .
In addition, in the present embodiment, a configuration in which the above semiconductor device is integrated into one package by a stack structure package will be described. Here, 1 according to the stack structure package
The packaging means, for example, a configuration in which a plurality of semiconductor devices are connected to each other and sealed with resin or the like. As a result, semiconductor devices having different functions can be combined to
Since it can be provided as one semiconductor device, the expandability can be improved. As shown in FIG. 1, the semiconductor device 1 of the present embodiment
Is composed of a microcomputer device 2 and a peripheral function block device (input / output device) 3. The microcomputer device 2 includes an external ROM (Read Only Memory) 4 and a CPU.
(Control means) 5. Of course, the microcomputer device 2 also includes a memory and the like included in a normal microcomputer device. However, other members are not used in the description of the operation to be described later, and are omitted in FIG. 1 for simplification. Also,
The microcomputer device 2 includes an input / output terminal (microcomputer side data bus terminal) 16 as a connection terminal and input / output terminals (microcomputer side control terminals) 2a to 2d.
The external ROM 4 includes a program counter (PC) 6. The program counter 6 is a register for designating and controlling an address in a memory (not shown) where an instruction being executed exists. The CPU 5 includes an IR (instruction fetch register) 7, an instruction decoder 8, a micro sequencer 9,
A micro program ROM (ROM) 10, a decoder circuit unit (decoding unit) 11 and a control unit 12 are provided. I
R7 temporarily stores the command output from the external ROM 4. The instruction decoder 8 is for decoding the instruction stored in the IR 7. The micro sequencer 9 is for selecting the address of the micro program ROM 10 from the instruction decoded contents decoded by the instruction decoder 8. Micro program R
The OM 10 stores a microprogram corresponding to each instruction code. The decoder circuit unit 11 decodes a microprogram designated by the microsequencer 9 from among the microprograms stored in the microprogram ROM 10. The control unit 12 generates various control signals for controlling the operation of the instruction from the decoded micro program code. On the other hand, the peripheral function block device 3 includes I / O registers 13a to 13d and bidirectional buffers 14a to 14d. The peripheral function block device 3 has an input / output terminal (input / output side data bus terminal) 1 as a connection terminal.
5 and input / output terminals (input / output side control terminals) 3a to 3d. In this embodiment, each I / O register 1
3a to 13d are provided for each one functional block (not shown). Then, when writing is performed to the I / O registers 13a to 13d to be accessed, the functional block having the register performs the peripheral functional block operation. In the following, only writing to each register will be described, and detailed control of peripheral function blocks after writing, interrupt processing at the end of operation, and the like are the same as in the related art and will not be particularly described. The bidirectional buffer gates 14a to 14d are for executing reading and writing from the data bus D to the I / O registers 13a to 13d. In the above configuration, each I
Writing to the / O registers 13a to 13d is performed by the following operation. As a desired instruction, the program counter 6
The instruction code output from the address of the external ROM 4 designated by is stored in the IR 7. The instruction code stored in the IR 7 is decoded by the decoder 8. To read the microprogram code corresponding to the decoded instruction, the microsequencer 9 switches the address output. The microprogram code read from the microprogram ROM 10 designated by the output of the microsequencer 9 is decoded by the decoder circuit unit 11. The control unit 12 generates various control signals for executing an instruction from the decoded microprogram code. In the present embodiment, the external ROM 4 has an I / O corresponding to each functional block.
O command is provided. Further, the microprogram ROM 10 is provided with microprogram code corresponding to each I / O instruction. Further, the control unit 12 outputs enable signals (activation signals) Za to Zd to the functional blocks as control signals corresponding to the microprograms. The enable signals Za to Zd thus generated are input / output terminals 2a to
It is transmitted to the peripheral function block device 3 via 2d. Here, the terminals 17 and 19a to 19d shown in FIG. 1 are the inner lead terminals 17 and 19a to 19d of the package of the semiconductor device 1. The inner lead terminals 17, 19a to 19d will be described later. The enable signals Za to Zd are transmitted through the inner lead terminals 19 a to 19 d and the input / output terminals 3 a to 3 d of the peripheral function block device 3 to the bidirectional buffer gate 14.
a to 14d. As a result, any one of the bidirectional buffer gates 14a to 14d is opened to the write side or the read side, and writing or reading via the data bus D becomes possible. The operation described above will be described in more detail below. External R
The OM4 has four REGs for accessing the I / O registers 13a to 13d in the peripheral function block device 3.
(Register access) Instructions REGZa to REGZd are provided. For example, the REGZa instruction read from the external ROM 4 by the designation by the program counter 6 as described above is instruction fetched by the IR 7, the instruction decoded by the decoder 8 and sent to the micro sequencer 9 according to the above sequence. In the micro sequencer 9, the micro program ROM 1
An address for accessing 0 is generated, and as a result of this access, a microprogram code corresponding to the REGZa instruction is output. In the decoder circuit section 11,
Further decoding this microprogram code,
It is transmitted to the control unit 12. In the control unit 12, I /
The enable signal Za for activating the O register 13a is output, and further general register access control signals and various other control signals are generated. The enable signals Zb to Zd corresponding to the other REGZb instructions to REGZd instructions are output, respectively. Then, in the peripheral function block device 3 that has received the enable signals Za to Zd, one of the bidirectional buffer gates 14a to 14d switches to the read side or the write side in accordance with the received signal, and the corresponding I / O. Reading or writing is performed from the data bus D in one of the registers 13a to 13d. As a result, the peripheral function block operation is performed as described above. Here, the stack configuration of the semiconductor device 1 according to the present embodiment will be described with reference to FIG. As shown in FIG. 2, the semiconductor device 1 according to the present embodiment has a configuration in which a microcomputer device 2 and a peripheral function block device 3 are stacked. In FIG. 2, the microcomputer device 2 and the peripheral function block device 3 are each shown as one chip. Input / output terminal 16a of the microcomputer device 2
16c and inner lead terminals 17a to 17 of the package
c and between the input / output terminals 15a to 15c of the peripheral function block device 3 and the inner lead terminal 17 of the package.
The wires a to 17c are connected by wire bonding. In the present embodiment, the configuration in which the microcomputer device 2 and the peripheral function block device 3 are connected using the inner lead terminals 17 and 19 of the package will be described, but the present invention is not limited to this configuration. Alternatively, the structure may be such that the inner lead terminals 17 and 19 are not directly connected to each other. In addition, in FIG.
For simplicity, the wiring of the bidirectional buffer gates 14a to 14d and the data bus D in the peripheral function block device 3 shown in FIG. 1 are not shown. With this connection
Microcomputer device 2 and peripheral function block device 3
The data bus D is connected to and from. The connection configuration of the data bus D is the same as the conventional one. On the other hand, in the present embodiment, unlike the prior art, the I / O registers 13a to 13d of each functional block of the peripheral functional block device 3 are different.
The enable signals Za to Zd to the functional blocks are input and output via the input / output terminals 3a to 3d provided for each of the packages, the inner lead terminals 19a to 19d of the package, and the input / output terminals 2a to 2d of the microcomputer device 2. It has become so. That is, conventionally, a signal corresponding to a logical address is transmitted from the microcomputer device 25 to the address decoder unit 21 via the address bus A as shown in FIG. On the other hand, in this embodiment, as shown in FIG. 1, the microcomputer device 2 side has already converted a logical address into a physical address, and then the input / output terminal 2a as a microcomputer side control terminal.
2d to access each functional block of the peripheral functional block device 3. The pad portion 18 is an input terminal exposed outside the package. Further, although not shown, each terminal of the other peripheral function block device 3 and each terminal of the microcomputer device 2 are properly connected. As described above, in the semiconductor device 1 according to the present embodiment, the microcomputer device 2 activates the input / output terminals 3a to 3d provided for each of the I / O registers 13a to 13d of the peripheral function block device 3. Enable signal Za as an activation signal
Since the configuration is such that each of ~ Zd is transmitted, it may be possible to eliminate the need to change the configuration of the peripheral function block device 3 even if the memory map is changed. Further, in the microcomputer device 2, it is possible to replace the software without changing the design. On the other hand, according to the conventional configuration, when the memory map is changed, the arrangement of terminals in each chip is also different, which may eventually require a design change in each chip. Further, according to the configuration of the present invention, the following advantages can be obtained. That is,
The semiconductor device 1 of the above-described embodiment may have the following configuration. The semiconductor device 1 has input / output terminals 2a to 2d as connection terminals for connecting the microcomputer device 2 and the peripheral function block device 3, as shown in FIG.
Further, a buffer circuit (buffer means) 20 including the buffers 20a to 20d is provided. Each buffer 20a
˜20d, as shown in FIG.
It has 20 dt. This test terminal 20at-20
When a voltage is applied to dt as the test input T as shown in FIG. 3, the output side of each of the buffers 20a to 20d becomes high impedance, and the conduction is cut off. Further, the buffers 20a to 20d are designed to operate as normal buffer circuits when the voltage of the test input T is not applied. According to this configuration, the buffer 20 is provided from outside the package of the semiconductor device 1.
When a voltage is applied to the test terminals 20at to 20dt of a to 20d as the test input T, the enable signals Za to Zd to the peripheral function block device 3 can be cut off. Therefore, using this configuration, for example, as shown in FIG. 3, a signal is further input from the test input T at the output side of the buffer 20a to allow the peripheral function block device 3 to operate.
Can be tested. That is, according to the above configuration, in the stacked package, the semiconductor device 1 inside the package can be tested by utilizing the fact that the intermediate wiring can be output to the package terminal. In the above embodiment, the case where the number of I / O registers and function blocks provided in the peripheral function block device 3 is four has been described, but the number of I / O registers and function blocks is not limited to this and may be more. However, when the number of registers is smaller than the bus width of the address bus A for addressing, the number of terminals to be connected is reduced, so that the connection can be facilitated. That is, for example, when the bus width of the conventional address bus is 8 bits, the connection can be facilitated by connecting each of the four input / output terminals 2a to 2d and 3a to 3d as in the present embodiment. Further, in the above-described embodiment, the microcomputer device 2 and the peripheral function block device 3 are each realized as one chip, and the configuration in which they are stacked to form one package has been described. It is not limited to. Each of the microcomputer device 2 and the peripheral function block device 3 may be composed of a plurality of chips. The specific embodiments described above are merely for clarifying the technical content of the present invention, and the present invention should not be construed in a narrow sense by limiting only to such specific examples. Various modifications are possible within the range shown in the above range, and the modified forms are also included in the technical scope of the present invention.

【発明の効果】本発明に係るマイクロコンピュータ装置
は、以上のように、マイクロコンピュータ装置本体側の
接続端子は、複数のレジスタにデータの入出力を行うた
めのマイコン側データバス用端子と上記データの入出力
を制御するための活性化信号を出力するように上記各レ
ジスタごとに備えられるマイコン側制御端子とからな
り、制御手段は、入出力装置へのアクセスとして、所望
の上記マイコン側制御端子に上記活性化信号を出力する
とともに、上記マイコン側データバス用端子を介して上
記所望の上記レジスタに上記データの入出力を行う構成
である。それゆえ、例えば入出力装置の仕様変更として
２つのレジスタが互いに交換されたような場合であって
も、接続するマイコン側制御端子を互いに交換すること
によって、マイクロコンピュータ装置側の変更を不要に
できるという効果を奏する。また、本発明に係るマイク
ロコンピュータ装置は、以上のように、上記構成におい
て、上記制御手段は、所望の上記マイコン側制御端子に
上記活性化信号を出力するためのプログラムを記憶する
ＲＯＭと、上記ＲＯＭから上記プログラムを読み出して
復号をする復号部と、上記復号をされた上記プログラム
を実行する制御部とを含んでいる構成である。それゆ
え、例えば入出力装置の設計変更が生じた場合であって
も、ＲＯＭに記憶されたプログラムを新たに適切なプロ
グラムに置き換えることによって、制御部のハードウェ
アの変更が不要のまま、新たな入出力装置に対応できる
という効果を奏する。また、本発明に係るマイクロコン
ピュータ装置は、以上のように、上記構成において、上
記各マイコン側制御端子は、上記活性化信号をバッファ
するバッファ手段を備え、上記各バッファ手段は、マイ
クロコンピュータ装置本体の外部からの信号入力を受信
するためのテスト端子をそれぞれ有し、上記テスト端子
に電圧が印加されると、出力側をハイインピーダンス化
して接続端子間の導通を遮断する構成であってもよい。
それゆえ、例えば接続端子間の導通を遮断した上でバッ
ファ手段の出力側においてマイクロコンピュータ装置外
部から活性化信号を印加して、入出力装置のテストを容
易にできるという効果を奏する。また、本発明に係る入
出力装置は、以上のように、入出力装置本体側の接続端
子は、複数のレジスタにデータの入出力を行うための入
出力側データバス用端子と上記データの入出力を制御す
るための活性化信号が入力されるように上記各レジスタ
ごとに備えられる入出力側制御端子とからなり、上記各
レジスタは、異なる機能を発揮して上記入出力装置本体
において実行手段として機能する機能ブロックごとに備
えられており、所望の上記入出力側制御端子に上記活性
化信号が入力されると、上記入出力側データバス用端子
を介した上記所望の上記レジスタへの上記データの入出
力が可能となる構成である。それゆえ、例えば入出力装
置の仕様変更によって機能ブロックが入れ替えられる場
合であっても、入出力側制御端子とレジスタとの対応関
係は変化しないので、その他の入出力装置側における変
更を不要にできる場合があるという効果を奏する。本発
明に係る半導体装置は、以上のように、上記構成のマイ
クロコンピュータ装置と、各接続端子を介して上記マイ
クロコンピュータ装置と接続される上記構成の入出力装
置とからなる構成である。それゆえ、簡単な構成にして
設計負担を減少できるという効果を奏する。また、仕様
変更などによりアドレス変更が行われる場合の回路変更
を減少できるという効果を奏する。また、ソフトウエア
による周辺機能のアドレス変更が可能となりシステムの
拡張性を向上できるという効果を奏する。また、本発明
に係る半導体装置は、以上のように、上記構成におい
て、スタック構成により１パッケージ化されている構成
である。それゆえ、マイクロコンピュータ装置と入出力
装置とのスタック構成において、マイクロコンピュータ
装置の回路変更を不要にできるという効果を奏する。As described above, in the microcomputer device according to the present invention, the connection terminal on the microcomputer device main body side is a microcomputer side data bus terminal for inputting / outputting data to / from a plurality of registers and the above data. And a microcomputer side control terminal provided for each of the registers so as to output an activation signal for controlling the input / output of the microcomputer. In addition to outputting the activation signal, the data is input / output to / from the desired register via the data bus terminal on the microcomputer side. Therefore, for example, even when two registers are exchanged with each other as a specification change of the input / output device, it is possible to eliminate the change on the microcomputer device side by exchanging the control terminals on the connected microcomputer side. Has the effect. Further, as described above, in the microcomputer device according to the present invention, in the above configuration, the control means includes a ROM storing a program for outputting the activation signal to a desired microcomputer side control terminal, The configuration includes a decoding unit that reads the program from the ROM and decodes it, and a control unit that executes the decoded program. Therefore, for example, even when the design of the input / output device is changed, by replacing the program stored in the ROM with an appropriate new program, the hardware of the control unit does not need to be changed and the new This has the effect of being compatible with input / output devices. Further, as described above, in the microcomputer device according to the present invention, in each of the above-mentioned configurations, each of the microcomputer-side control terminals includes buffer means for buffering the activation signal, and each of the buffer means includes a microcomputer device main body. Each of the test terminals may have a test terminal for receiving a signal input from the outside, and when a voltage is applied to the test terminal, the output side is made into a high impedance state to interrupt the conduction between the connection terminals. .
Therefore, for example, the effect that the test of the input / output device can be easily performed by applying the activation signal from the outside of the microcomputer device at the output side of the buffer means after interrupting the conduction between the connection terminals. In the input / output device according to the present invention, as described above, the connection terminal on the input / output device main body side is provided with the input / output side data bus terminal for inputting / outputting data to / from a plurality of registers. The register comprises an input / output side control terminal provided for each register so that an activation signal for controlling the output is inputted, and each register performs a different function and executes means in the main body of the input / output device. Is provided for each of the functional blocks that function as the above, and when the activation signal is input to the desired input / output side control terminal, the above-mentioned desired register to the above-mentioned register is input via the above-mentioned input / output side data bus terminal. This is a configuration that enables data input / output. Therefore, for example, even when the functional blocks are replaced by changing the specifications of the input / output device, the correspondence relationship between the input / output side control terminals and the registers does not change, and it is not necessary to change the other input / output devices. There is an effect that there are cases. As described above, the semiconductor device according to the present invention has a configuration including the microcomputer device having the above-described configuration and the input / output device having the above-described configuration connected to the microcomputer device through each connection terminal. Therefore, there is an effect that the design load can be reduced with a simple structure. Further, there is an effect that it is possible to reduce circuit changes when an address is changed due to a specification change or the like. In addition, the address of the peripheral function can be changed by software, and the system expandability can be improved. As described above, the semiconductor device according to the present invention has a structure in which one package is formed by the stack structure in the above structure. Therefore, in the stack configuration of the microcomputer device and the input / output device, it is possible to eliminate the need to change the circuit of the microcomputer device.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施形態に係る半導体装置の構成を
示すブロック図である。FIG. 1 is a block diagram showing a configuration of a semiconductor device according to an embodiment of the present invention.

【図２】上記半導体装置のスタックドパッケージ技術を
用いた構成を示す平面図である。FIG. 2 is a plan view showing a configuration of the semiconductor device using a stacked package technology.

【図３】上記半導体装置をテストする回路構成を示すブ
ロック図である。FIG. 3 is a block diagram showing a circuit configuration for testing the semiconductor device.

【図４】従来のマイクロコンピュータ装置の周辺回路の
一例としてのアドレスデコーダ部の構成を示すブロック
図である。FIG. 4 is a block diagram showing a configuration of an address decoder unit as an example of a peripheral circuit of a conventional microcomputer device.

【図５】スタックドパッケージ技術を用いた、上記マイ
クロコンピュータ装置および上記アドレスデコーダ部の
パッケージの一例を示す平面図である。FIG. 5 is a plan view showing an example of a package of the microcomputer device and the address decoder unit using a stacked package technology.

【図６】上記アドレスデコーダ部のその他の一例を示す
ブロック図である。FIG. 6 is a block diagram showing another example of the address decoder unit.

【図７】上記アドレスデコーダ部のレジスタ拡張回路の
構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a register expansion circuit of the address decoder unit.

【符号の説明】[Explanation of symbols]

１ 半導体装置 ２ マイクロコンピュータ装置 ２ａ〜２ｄ 入出力端子（接続端子、マイコ
ン側制御端子） ３ 周辺機能ブロック装置（入出力
装置） ３ａ〜３ｄ 入出力端子（接続端子、入出力
側制御端子） ５ ＣＰＵ（制御手段） １０ マイクロプログラムＲＯＭ（Ｒ
ＯＭ、制御手段） １１ デコーダ回路部（復号部、制御
手段） １２ 制御部（制御手段） １３ａ〜１３ｄ Ｉ／Ｏレジスタ（レジスタ） １５、１５ａ〜１５ｃ 入出力端子（接続端子、入出力
側データバス用端子） １６、１６ａ〜１６ｃ 入出力端子（接続端子、マイコ
ン側データバス用端子） ２０、２０ａ〜２０ｄ バッファ回路（バッファ手段） ２０ａｔ〜２０ｄｔ テスト端子 Ｚａ〜Ｚｄ イネーブル信号（活性化信号）1 semiconductor device 2 microcomputer devices 2a to 2d input / output terminals (connection terminal, microcomputer side control terminal) 3 peripheral function block device (input / output device) 3a to 3d input / output terminals (connection terminal, input / output side control terminal) 5 CPU (Control means) 10 Micro program ROM (R
OM, control means 11 Decoder circuit section (decoding section, control means) 12 Control section (control means) 13a to 13d I / O register (register) 15, 15a to 15c Input / output terminals (connection terminal, input / output side data bus) Terminal) 16, 16a to 16c Input / output terminal (connection terminal, microcomputer side data bus terminal) 20, 20a to 20d Buffer circuit (buffer means) 20at to 20dt Test terminal Za to Zd Enable signal (activation signal)

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】マイクロコンピュータ装置本体とは別体に
各接続端子を介して接続された、複数のレジスタを有す
る入出力装置にアクセスする制御手段を備えているマイ
クロコンピュータ装置において、 上記マイクロコンピュータ装置本体側の接続端子は、上
記複数のレジスタにデータの入出力を行うためのマイコ
ン側データバス用端子と上記データの入出力を制御する
ための活性化信号を出力するように上記各レジスタごと
に備えられるマイコン側制御端子とからなり、 上記制御手段は、上記入出力装置へのアクセスとして、
所望の上記マイコン側制御端子に上記活性化信号を出力
するとともに、上記マイコン側データバス用端子を介し
て上記所望の上記レジスタに上記データの入出力を行う
ことを特徴とするマイクロコンピュータ装置。1. A microcomputer device comprising control means for accessing an input / output device having a plurality of registers, which is connected separately from the microcomputer device main body via each connection terminal. The connection terminals on the main body side are provided for each register so that the data bus terminals for the microcomputer for inputting / outputting data to / from the registers and the activation signal for controlling the input / output of the data are output. It comprises a control terminal on the side of the microcomputer provided, the control means, as an access to the input / output device,
A microcomputer device which outputs the activation signal to a desired control terminal on the microcomputer side and inputs / outputs the data to / from the desired register via the data bus terminal on the microcomputer side. 【請求項２】上記制御手段は、所望の上記マイコン側制
御端子に上記活性化信号を出力するためのプログラムを
記憶するＲＯＭと、 上記ＲＯＭから上記プログラムを読み出して復号をする
復号部と、 上記復号をされた上記プログラムを実行する制御部とを
含んでいることを特徴とする請求項１記載のマイクロコ
ンピュータ装置。2. The control means includes a ROM for storing a program for outputting the activation signal to a desired control terminal on the microcomputer side, a decoding section for reading the program from the ROM and decoding the program. The microcomputer device according to claim 1, further comprising a control unit that executes the decrypted program. 【請求項３】上記各マイコン側制御端子は、上記活性化
信号をバッファするバッファ手段を備え、 上記各バッファ手段は、マイクロコンピュータ装置本体
の外部からの信号入力を受信するためのテスト端子をそ
れぞれ有し、上記テスト端子に電圧が印加されると、出
力側をハイインピーダンス化して接続端子間の導通を遮
断することを特徴とする請求項１または２に記載のマイ
クロコンピュータ装置。3. Each control terminal on the side of the microcomputer includes buffer means for buffering the activation signal, and each buffer means has a test terminal for receiving a signal input from the outside of the main body of the microcomputer device. 3. The microcomputer device according to claim 1, further comprising: when a voltage is applied to the test terminal, the output side is made into a high impedance state to interrupt the conduction between the connection terminals. 【請求項４】入出力装置本体とは別体に設けられたマイ
クロコンピュータ装置と各接続端子を介して接続され
た、複数のレジスタを備えている入出力装置において、 上記入出力装置本体側の接続端子は、上記複数のレジス
タにデータの入出力を行うための入出力側データバス用
端子と上記データの入出力を制御するための活性化信号
が入力されるように上記各レジスタごとに備えられる入
出力側制御端子とからなり、 上記各レジスタは、異なる機能を発揮して上記入出力装
置本体において実行手段として機能する機能ブロックご
とに備えられており、 所望の上記入出力側制御端子に上記活性化信号が入力さ
れると、上記入出力側データバス用端子を介した上記所
望の上記レジスタへの上記データの入出力が可能となる
ことを特徴とする入出力装置。4. An input / output device having a plurality of registers, which is connected to a microcomputer device provided separately from the main body of the input / output device via each connection terminal, wherein A connection terminal is provided for each register so that an input / output side data bus terminal for inputting / outputting data to / from the plurality of registers and an activation signal for controlling the input / output of the data are input. Each of the registers is provided for each functional block that performs different functions and functions as execution means in the input / output device body. When the activation signal is input, it becomes possible to input / output the data to / from the desired register via the input / output side data bus terminal. Apparatus. 【請求項５】請求項１ないし３のいずれか１項に記載の
マイクロコンピュータ装置と、各接続端子を介して上記
マイクロコンピュータ装置と接続される請求項４に記載
の入出力装置とからなる半導体装置。5. A semiconductor comprising the microcomputer device according to any one of claims 1 to 3 and the input / output device according to claim 4, which is connected to the microcomputer device through each connection terminal. apparatus. 【請求項６】スタック構成により１パッケージ化されて
いることを特徴とする請求項５記載の半導体装置。6. The semiconductor device according to claim 5, wherein the semiconductor device is packaged into one package by a stack structure.