JP2003284012A - データ取得回路 - Google Patents
データ取得回路Info
- Publication number
- JP2003284012A JP2003284012A JP2002089185A JP2002089185A JP2003284012A JP 2003284012 A JP2003284012 A JP 2003284012A JP 2002089185 A JP2002089185 A JP 2002089185A JP 2002089185 A JP2002089185 A JP 2002089185A JP 2003284012 A JP2003284012 A JP 2003284012A
- Authority
- JP
- Japan
- Prior art keywords
- reference potential
- conversion circuit
- circuit
- limiting
- data acquisition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
- Picture Signal Circuits (AREA)
- Television Systems (AREA)
Abstract
が、基準電位の可変電圧範囲を逸脱しているアナログ電
位を有するビデオ信号が入力されると(例えば、可変電
圧範囲が1V〜3Vであるとき、アナログ電位が4Vの
ビデオ信号が入力)、そのビデオ信号に重畳されている
データを正しく取得することができないなどの課題があ
った。 【解決手段】 基準電位の可変電圧範囲を同一の水平同
期期間中に変更するようにする。これにより、同一の水
平同期期間中にビデオ信号のアナログ電位が大きく変化
しても、そのビデオ信号に重畳されているデータを正確
に判別することができる。
Description
畳されているデータを取得するデータ取得回路に関する
ものである。
成図であり、図において、1はビデオ信号のアナログ電
位と基準電位が一致するように、その基準電位を更新
し、その基準電位に対応するディジタル値を出力するA
/D変換回路、2はA/D変換回路1から出力されたデ
ィジタル値を所定の判定基準値と比較して、そのディジ
タル値を2値化する0/1判定回路、3は0/1判定回
路2の2値化結果(“0”又は“1”のデータ)を格納
するメモリである。
す構成図であり、図において、11は比較回路14の比
較結果に応じて基準電位を更新し、更新後の基準電位を
出力するD/A変換回路、12,13は基準電位の可変
電圧範囲を制限する制限抵抗、14は制限抵抗12,1
3により可変電圧範囲が制限されている基準電位とビデ
オ信号のアナログ電位を比較し、その基準電位とアナロ
グ電位が一致すると、その基準電位に対応するディジタ
ル値を出力する比較回路である。
変換回路1は、アナログ信号であるビデオ信号を入力す
ると、そのビデオ信号のアナログ電位と基準電位が一致
するように、その基準電位を逐次更新する。そして、ビ
デオ信号のアナログ電位と基準電位が一致すると、その
基準電位に対応するディジタル値を出力する。
換回路11が基準電位を出力すると、A/D変換回路1
の比較回路14が制限抵抗12,13により可変電圧範
囲が制限された基準電位とビデオ信号のアナログ電位を
比較する。比較回路14は、その基準電位がビデオ信号
のアナログ電位より小さい場合には、その基準電位の上
昇を指示する制御信号をD/A変換回路11に出力し、
その基準電位がビデオ信号のアナログ電位より大きい場
合には、その基準電位の低下を指示する制御信号をD/
A変換回路11に出力する。そして、その基準電位がビ
デオ信号のアナログ電位と一致すると、その基準電位に
対応するディジタル値を出力する。
限抵抗12,13が接続されている理由は次の通りであ
る。例えば、6ビットのA/D変換回路1の場合におい
て、D/A変換回路11が出力する基準電位の可変電圧
範囲が0V〜5Vであるとすると、1ビット当りの解像
度が0.079Vになるが、制限抵抗12,13を接続
することにより、基準電位の可変電圧範囲を1V〜3V
に制限すると、1ビット当りの解像度が0.032Vと
なり、1ビット当りの解像度が約2.5倍向上するから
である。
A/D変換回路1がディジタル値を出力すると、そのデ
ィジタル値と所定の判定基準値を比較する。そして、そ
のディジタル値が所定の判定基準値より大きければ、
“1”のデータをメモリ3に格納し、そのディジタル値
が所定の判定基準値より小さければ、“0”のデータを
メモリ3に格納する。
は以上のように構成されているので、1ビット当りの解
像度を高めることができるが、基準電位の可変電圧範囲
を逸脱しているアナログ電位を有するビデオ信号が入力
されると(例えば、可変電圧範囲が1V〜3Vであると
き、アナログ電位が4Vのビデオ信号が入力)、そのビ
デオ信号に重畳されているデータを正しく取得すること
ができないなどの課題があった。
めになされたもので、同一の水平同期期間中にビデオ信
号のアナログ電位が大きく変化しても、そのビデオ信号
に重畳されているデータを正確に判別することができる
データ取得回路を得ることを目的とする。
得回路は、基準電位の可変電圧範囲を同一の水平同期期
間中に変更するようにしたものである。
制限抵抗の中からD/A変換回路の出力側に接続する制
限抵抗を選択する切替手段を設けたものである。
期信号が入力されてから一定期間が経過すると、D/A
変換回路の出力側に接続する制限抵抗を切り替えるよう
にしたものである。
抗の切替タイミングの設定を受け付けて、水平同期信号
の入力後、その切替タイミングに至ると、D/A変換回
路の出力側に接続する制限抵抗を切り替えるようにした
ものである。
変換回路の出力側に接続する制限可変抵抗の抵抗値を変
更する切替手段を設けたものである。
期信号が入力されてから一定期間が経過すると、D/A
変換回路の出力側に接続する制限可変抵抗の抵抗値を変
更するようにしたものである。
変抵抗の抵抗値変更タイミングの設定を受け付けて、水
平同期信号の入力後、その抵抗値変更タイミングに至る
と、D/A変換回路の出力側に接続する制限可変抵抗の
抵抗値を変更するようにしたものである。
説明する。 実施の形態1.図1はこの発明の実施の形態1によるデ
ータ取得回路を示す構成図であり、図において、21は
ビデオ信号のアナログ電位と基準電位が一致するよう
に、その基準電位を更新し、その基準電位に対応するデ
ィジタル値を出力するA/D変換回路(A/D変換手
段)、22はA/D変換回路21から出力されたディジ
タル値を所定の判定基準値と比較して、そのディジタル
値を2値化する0/1判定回路(2値化手段)、23は
0/1判定回路22の2値化結果(“0”又は“1”の
データ)を格納するメモリである。
す構成図であり、図において、31は比較回路36の比
較結果に応じて基準電位を更新し、更新後の基準電位を
出力するD/A変換回路、32はD/A変換回路31の
出力端子と電源間に接続される制限抵抗、33はD/A
変換回路31の出力端子とグランド間に接続される制限
抵抗、34は制限抵抗32と抵抗値が異なる制限抵抗、
35は制限抵抗33と抵抗値が異なる制限抵抗、36は
制限抵抗32,33又は制限抵抗34,35により可変
電圧範囲が制限されている基準電位とビデオ信号のアナ
ログ電位を比較し、その基準電位とアナログ電位が一致
すると、その基準電位に対応するディジタル値を出力す
る比較回路である。
準にして、制限抵抗の切替信号を生成する切替信号生成
回路、38は切替信号生成回路37により生成された切
替信号にしたがって制限抵抗32又は制限抵抗34をD
/A変換回路31の出力側に接続するセレクタ、39は
切替信号生成回路37により生成された切替信号にした
がって制限抵抗33又は制限抵抗35をD/A変換回路
31の出力側に接続するセレクタである。なお、切替信
号生成回路37及びセレクタ38,39から切替手段が
構成されている。
示す構成図であり、図において、41は外部から水平同
期信号が入力されると、外部から入力される基準クロッ
クのカウントを開始し、そのカウント値が規定数に到達
すると、パルス信号Aを出力するカウンタ、42はカウ
ンタ41の出力レベルを反転するインバータ、43は外
部から水平同期信号が入力されると、信号レベルがHレ
ベルの切替信号をセレクタ38,39に出力する一方、
カウンタ41がパルス信号Aを出力すると、信号レベル
がLレベルの切替信号をセレクタ38,39に出力する
フリップフロップである。
変換回路21は、アナログ信号であるビデオ信号を入力
すると、そのビデオ信号のアナログ電位と基準電位が一
致するように、その基準電位を逐次更新する。そして、
ビデオ信号のアナログ電位と基準電位が一致すると、そ
の基準電位に対応するディジタル値を出力する。
変換回路31が基準電位を出力すると、A/D変換回路
21の比較回路36が制限抵抗32,33により可変電
圧範囲が制限された基準電位とビデオ信号のアナログ電
位を比較する。比較回路36は、その基準電位がビデオ
信号のアナログ電位より小さい場合には、その基準電位
の上昇を指示する制御信号をD/A変換回路31に出力
し、その基準電位がビデオ信号のアナログ電位より大き
い場合には、その基準電位の低下を指示する制御信号を
D/A変換回路31に出力する。そして、その基準電位
がビデオ信号のアナログ電位と一致すると、その基準電
位に対応するディジタル値を出力する。
は、上述したように、制限抵抗32,33が接続されて
いる。即ち、例えば、図4に示すようなカラーバースト
期間では、ビデオ信号のアナログ電位の振幅が小さいの
で、基準電位の可変電圧範囲を狭めて1ビット当りの解
像度を高めることができる。そこで、A/D変換回路2
1の切替信号生成回路37におけるフリップフロップ4
3は、外部から水平同期信号が入力されると、信号レベ
ルがHレベルの切替信号をセレクタ38,39に出力す
る。これにより、セレクタ38,39は、D/A変換回
路31の出力側に制限抵抗32,33を接続して、基準
電位の可変電圧範囲を狭めるようにする。
経過すると、即ち、カラーバースト期間が終了すると、
ビデオ信号のアナログ電位の振幅が大きくなるので、基
準電位の可変電圧範囲を広げて比較回路36による電位
比較を可能にする必要がある。そこで、A/D変換回路
21の切替信号生成回路37におけるカウンタ41は、
外部から水平同期信号が入力されると、外部から入力さ
れる基準クロックのカウントを開始し、そのカウント値
が規定数に到達すると、パルス信号Aを出力する。そし
て、切替信号生成回路37におけるフリップフロップ4
3は、カウンタ41がパルス信号Aを出力すると、信号
レベルがLレベルの切替信号をセレクタ38,39に出
力する。これにより、セレクタ38,39は、D/A変
換回路31の出力側に制限抵抗34,35を接続して、
基準電位の可変電圧範囲を拡げるようにする。
定期間が経過すると、A/D変換回路21の比較回路3
6は、制限抵抗34,35により可変電圧範囲が制限さ
れた基準電位とビデオ信号のアナログ電位を比較するよ
うに動作し、その基準電位がビデオ信号のアナログ電位
と一致すると、その基準電位に対応するディジタル値を
出力する。
て、A/D変換回路21がディジタル値を出力すると、
そのディジタル値と所定の判定基準値を比較する。そし
て、そのディジタル値が所定の判定基準値より大きけれ
ば、“1”のデータをメモリ23に格納し、そのディジ
タル値が所定の判定基準値より小さければ、“0”のデ
ータをメモリ23に格納する。
によれば、基準電位の可変電圧範囲を同一の水平同期期
間中に変更するように構成したので、同一の水平同期期
間中にビデオ信号のアナログ電位が大きく変化しても、
そのビデオ信号に重畳されているデータを正確に判別す
ることができる効果を奏する。
態2によるデータ取得回路のA/D変換回路21の内部
構成を示す構成図であり、図において、図2と同一符号
は同一または相当部分を示すので説明を省略する。51
は制限抵抗32,34と抵抗値が異なる制限抵抗、52
は制限抵抗33,35と抵抗値が異なる制限抵抗、53
は水平同期信号の入力タイミングを基準にして、制限抵
抗の切替信号を生成する切替信号生成回路、54は切替
信号生成回路53により生成された切替信号にしたがっ
て制限抵抗32,制限抵抗34又は制限抵抗51をD/
A変換回路31の出力側に接続するセレクタ、55は切
替信号生成回路53により生成された切替信号にしたが
って制限抵抗33,制限抵抗35又は制限抵抗52をD
/A変換回路31の出力側に接続するセレクタである。
なお、切替信号生成回路53及びセレクタ54,55か
ら切替手段が構成されている。
示す構成図であり、図において、61は外部から制限抵
抗の切替タイミングを示す設定値bの入力を受け付ける
一方、外部から水平同期信号が入力されると、外部から
入力される基準クロックのカウントを開始し、そのカウ
ント値が設定値bに到達すると、パルス信号Bを出力す
るカウンタ、62は外部から制限抵抗の切替タイミング
を示す設定値c(ただし、b<c)の入力を受け付ける
一方、外部から水平同期信号が入力されると、外部から
入力される基準クロックのカウントを開始し、そのカウ
ント値が設定値cに到達すると、パルス信号Cを出力す
るカウンタ、63はカウンタ61がパルス信号Bを出力
すると、信号レベルがHレベルの切替信号をセレクタ5
4,55に出力する一方、カウンタ62がパルス信号C
を出力すると、信号レベルがLレベルの切替信号をセレ
クタ54,55に出力する論理回路である。
力されてから一定期間が経過すると、D/A変換回路3
1の出力側に接続する制限抵抗を切り替えるものについ
て示したが、制限抵抗の切替タイミングの設定を受け付
けて、水平同期信号の入力後、その切替タイミングに至
ると、D/A変換回路31の出力側に接続する制限抵抗
を切り替えるようにしてもよく、上記実施の形態1と同
様の効果を奏することができる。
ンタ61が予め外部から制限抵抗の切替タイミングを示
す設定値bの入力を受け付けるとともに、カウンタ62
が予め外部から制限抵抗の切替タイミングを示す設定値
cの入力を受け付けるようにする。そして、切替信号生
成回路53のカウンタ61,62は、図7に示すよう
に、外部から水平同期信号が入力されると、外部から入
力される基準クロックのカウントを開始し、そのカウン
ト値が設定値b,cに到達すると、パルス信号B,Cを
出力する。
カウンタ61がパルス信号Bを出力すると、信号レベル
がHレベルの切替信号をセレクタ54,55に出力す
る。これにより、セレクタ54,55は、D/A変換回
路31の出力側に接続する制限抵抗を制限抵抗32,3
3から制限抵抗34,35に切り替えるようにする。ま
た、論理回路63は、カウンタ61がパルス信号Cを出
力すると、信号レベルがLレベルの切替信号をセレクタ
54,55に出力する。これにより、セレクタ54,5
5は、D/A変換回路31の出力側に接続する制限抵抗
を制限抵抗34,35から制限抵抗51,52に切り替
えるようにする。
は、D/A変換回路31の出力側に接続する制限抵抗を
切り替えるものについて示したが、図8及び図9に示す
ように、制限抵抗32,34等の代わりに、制限可変抵
抗71,72が用意されている場合、切替信号生成回路
37,53が切替信号を制限可変抵抗71,72に出力
し、制限可変抵抗71,72が切替信号にしたがって抵
抗値を変更するようにしてもよく、上記実施の形態1,
2と同様の効果を奏することができる。なお、図10は
制限可変抵抗71,72の具体的な回路例を示す構成図
である。
電位の可変電圧範囲を同一の水平同期期間中に変更する
ように構成したので、同一の水平同期期間中にビデオ信
号のアナログ電位が大きく変化しても、そのビデオ信号
に重畳されているデータを正確に判別することができる
効果がある。
らD/A変換回路の出力側に接続する制限抵抗を選択す
る切替手段を設けるように構成したので、構成の複雑化
を招くことなく、基準電位の可変電圧範囲を変更するこ
とができる効果がある。
れてから一定期間が経過すると、D/A変換回路の出力
側に接続する制限抵抗を切り替えるように構成したの
で、構成の複雑化を招くことなく、基準電位の可変電圧
範囲を変更することができる効果がある。
ングの設定を受け付けて、水平同期信号の入力後、その
切替タイミングに至ると、D/A変換回路の出力側に接
続する制限抵抗を切り替えるように構成したので、構成
の複雑化を招くことなく、基準電位の可変電圧範囲を変
更することができる効果がある。
側に接続する制限可変抵抗の抵抗値を変更する切替手段
を設けるように構成したので、構成の複雑化を招くこと
なく、基準電位の可変電圧範囲を変更することができる
効果がある。
れてから一定期間が経過すると、D/A変換回路の出力
側に接続する制限可変抵抗の抵抗値を変更するように構
成したので、構成の複雑化を招くことなく、基準電位の
可変電圧範囲を変更することができる効果がある。
変更タイミングの設定を受け付けて、水平同期信号の入
力後、その抵抗値変更タイミングに至ると、D/A変換
回路の出力側に接続する制限可変抵抗の抵抗値を変更す
るように構成したので、構成の複雑化を招くことなく、
基準電位の可変電圧範囲を変更することができる効果が
ある。
路を示す構成図である。
る。
ある。
ある。
路のA/D変換回路の内部構成を示す構成図である。
ある。
路のA/D変換回路の内部構成を示す構成図である。
路のA/D変換回路の内部構成を示す構成図である。
図である。
る。
ある。
1判定回路(2値化手段)、23 メモリ、31 D/
A変換回路、32 制限抵抗、33 制限抵抗、34
制限抵抗、35 制限抵抗、36 比較回路、37 切
替信号生成回路(切替手段)、38 セレクタ(切替手
段)、39 セレクタ(切替手段)、41 カウンタ、
42 インバータ、43 フリップフロップ、51 制
限抵抗、52 制限抵抗、53 切替信号生成回路(切
替手段)、54 セレクタ(切替手段)、55 セレク
タ(切替手段)、61 カウンタ、62 カウンタ、6
3論理回路、71,72 制限可変抵抗。
Claims (7)
- 【請求項1】 ビデオ信号のアナログ電位と基準電位が
一致するように、その基準電位を更新し、その基準電位
に対応するディジタル値を出力するA/D変換手段と、
上記A/D変換手段から出力されたディジタル値を所定
の判定基準値と比較して、そのディジタル値を2値化す
る2値化手段とを備えたデータ取得回路において、上記
A/D変換手段は、上記基準電位の可変電圧範囲を同一
の水平同期期間中に変更することを特徴とするデータ取
得回路。 - 【請求項2】 基準電位を更新して出力するD/A変換
回路と、上記D/A変換回路から出力された基準電位と
ビデオ信号のアナログ電位を比較し、その基準電位とア
ナログ電位が一致すると、その基準電位に対応するディ
ジタル値を出力する比較回路と、相互に抵抗値が異なる
複数の制限抵抗と、上記複数の制限抵抗の中から上記D
/A変換回路の出力側に接続する制限抵抗を選択する切
替手段とからA/D変換手段を構成することを特徴とす
る請求項1記載のデータ取得回路。 - 【請求項3】 切替手段は、水平同期信号が入力されて
から一定期間が経過すると、D/A変換回路の出力側に
接続する制限抵抗を切り替えることを特徴とする請求項
2記載のデータ取得回路。 - 【請求項4】 切替手段は、制限抵抗の切替タイミング
の設定を受け付けて、水平同期信号の入力後、その切替
タイミングに至ると、D/A変換回路の出力側に接続す
る制限抵抗を切り替えることを特徴とする請求項2記載
のデータ取得回路。 - 【請求項5】 基準電位を更新して出力するD/A変換
回路と、上記D/A変換回路から出力された基準電位と
ビデオ信号のアナログ電位を比較し、その基準電位とア
ナログ電位が一致すると、その基準電位に対応するディ
ジタル値を出力する比較回路と、上記D/A変換回路の
出力側に接続する制限可変抵抗の抵抗値を変更する切替
手段とからA/D変換手段を構成することを特徴とする
請求項1記載のデータ取得回路。 - 【請求項6】 切替手段は、水平同期信号が入力されて
から一定期間が経過すると、D/A変換回路の出力側に
接続する制限可変抵抗の抵抗値を変更することを特徴と
する請求項5記載のデータ取得回路。 - 【請求項7】 切替手段は、制限可変抵抗の抵抗値変更
タイミングの設定を受け付けて、水平同期信号の入力
後、その抵抗値変更タイミングに至ると、D/A変換回
路の出力側に接続する制限可変抵抗の抵抗値を変更する
ことを特徴とする請求項5記載のデータ取得回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002089185A JP2003284012A (ja) | 2002-03-27 | 2002-03-27 | データ取得回路 |
US10/320,634 US7102693B2 (en) | 2002-03-27 | 2002-12-17 | Data acquisition circuit which changes a range of a reference potential |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002089185A JP2003284012A (ja) | 2002-03-27 | 2002-03-27 | データ取得回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003284012A true JP2003284012A (ja) | 2003-10-03 |
Family
ID=28449494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002089185A Pending JP2003284012A (ja) | 2002-03-27 | 2002-03-27 | データ取得回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7102693B2 (ja) |
JP (1) | JP2003284012A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012129687A (ja) * | 2010-12-14 | 2012-07-05 | Ricoh Co Ltd | A/dコンバータ |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6143981A (en) | 1998-06-24 | 2000-11-07 | Amkor Technology, Inc. | Plastic integrated circuit package and method and leadframe for making the package |
US7633560B1 (en) * | 2005-08-30 | 2009-12-15 | American Megatrends, Inc. | System and apparatus for selectively terminating a video signal based on the presence or absence of a terminating device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3113397A1 (de) * | 1981-04-03 | 1982-10-21 | Robert Bosch Gmbh, 7000 Stuttgart | Pulscodemodulationssystem |
JPH07202696A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | アナログ−デジタル変換回路 |
-
2002
- 2002-03-27 JP JP2002089185A patent/JP2003284012A/ja active Pending
- 2002-12-17 US US10/320,634 patent/US7102693B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012129687A (ja) * | 2010-12-14 | 2012-07-05 | Ricoh Co Ltd | A/dコンバータ |
Also Published As
Publication number | Publication date |
---|---|
US20030184680A1 (en) | 2003-10-02 |
US7102693B2 (en) | 2006-09-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5801559A (en) | Clock generating circuit, PLL circuit, semiconductor device, and methods for designing and making the clock generating circuit | |
JP3934339B2 (ja) | 映像信号処理装置 | |
US8593327B2 (en) | A/D conversion circuit to prevent an error of a count value and imaging device using the same | |
JP2003284012A (ja) | データ取得回路 | |
JP2008278062A (ja) | 固体撮像装置、ad変換器、ad変換方法 | |
US7414760B2 (en) | Image reader, image reading apparatus, and reading resolution setting method | |
JP2906966B2 (ja) | パルス切換回路 | |
US7834933B2 (en) | Vertical sync signal generator | |
US5953070A (en) | Digital pulse filtering circuit | |
JPH09200566A (ja) | 信号判別回路及び同期信号発生器 | |
JP4272321B2 (ja) | パルス密度変調回路 | |
KR100238208B1 (ko) | 동기식 직렬 입출력 회로 | |
JP2010068349A (ja) | データ受信回路 | |
WO2020031560A1 (ja) | 撮像装置及び制御方法 | |
JP2932813B2 (ja) | 出力ラッチ回路 | |
JP3123525B2 (ja) | パルス信号処理装置 | |
JP2998704B2 (ja) | カウンタ | |
JP2000068841A (ja) | D/a変換装置 | |
JP2877433B2 (ja) | 波形生成回路 | |
JPH06120829A (ja) | 逐次比較型adコンバータ | |
JPH05143211A (ja) | 入力インタフエース回路 | |
JP2004233235A (ja) | ノイズ検知回路および情報処理装置 | |
TWI542211B (zh) | 用來產生顯示裝置中水平同步訊號的電路及相關的方法 | |
KR100698279B1 (ko) | 비디오 신호 처리 장치 및 방법 | |
KR20010026710A (ko) | 클럭 분주 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050317 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060314 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060410 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061219 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070410 |