JP2003283829A - Image processing apparatus and method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、デジタル複写機
やプリンタなどに対し出力するディジタルの画像データ
を画像処理する画像処理装置において、画像データを誤
差拡散処理し、特に、正確な誤差拡散処理を高速動作、
高スループットで実現するための画像処理装置および方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus for performing image processing on digital image data output to a digital copying machine, a printer or the like, which performs error diffusion processing on the image data, and particularly, accurate error diffusion processing. High speed operation,
The present invention relates to an image processing device and method for realizing high throughput.
【０００２】[0002]
【従来の技術】レーザプリンタ、インクジェットプリン
タなどでは、画像データを少値化し、ドットを形成して
印字をおこなう場合が多い。そのため、このようなプリ
ンタや複写機などでは、読み取った多値画像データを、
誤差拡散法などにより少値量子化をおこない、擬似的に
中間階調を再現できるように変換する画像処理装置を用
いている。2. Description of the Related Art In laser printers, ink jet printers, etc., printing is often performed by reducing the value of image data and forming dots. Therefore, in such printers and copiers, read multi-valued image data
An image processing device is used that performs small-value quantization by an error diffusion method or the like and performs conversion so that pseudo halftones can be reproduced.
【０００３】誤差拡散処理とはこの少値化画像処理にお
いて重要な技術であり、注目画素を閾値と比較し、生じ
た閾値と注目画素の差分（誤差）を近傍の画素に重みを
付け分散させ少値化画像全体の階調性を高める処理であ
る。The error diffusion process is an important technique in this low-value image processing. The pixel of interest is compared with a threshold value, and the difference (error) between the generated threshold value and the pixel of interest is weighted and dispersed in neighboring pixels. This is a process for improving the gradation of the entire reduced image.
【０００４】以下に、具体的な誤差拡散の演算内容を示
す。図１５は、誤差拡散処理を説明するための誤差拡散
マトリクスを示す図、図１６は、誤差拡散マトリクスを
用いた注目画素に誤差拡散処理を施す演算処理を説明す
るための図である。誤差マトリクス１５００とは注目画
素１５０１の周辺画素の誤差を重み付けする際の係数の
集合であり、少値化中間階調処理の特性を規定するもの
で、サイズ、パラメータともに処理の目的に応じて異な
る。ここでは仮に図１５に示したサイズ５×２の誤差マ
トリクスを使用すると想定して説明を進める。The specific calculation contents of error diffusion will be described below. FIG. 15 is a diagram showing an error diffusion matrix for explaining the error diffusion process, and FIG. 16 is a diagram for explaining an arithmetic process for applying the error diffusion process to a pixel of interest using the error diffusion matrix. The error matrix 1500 is a set of coefficients for weighting the error of the peripheral pixels of the pixel of interest 1501 and defines the characteristics of the half-value reduction halftone processing, and both the size and the parameter differ according to the purpose of the processing. . Here, the description will proceed assuming that the error matrix of size 5 × 2 shown in FIG. 15 is used.
【０００５】図１７は、周辺画素の誤差を説明するため
の図である。この場合、注目画素１５０１と同一ライン
の画素２個（ｂ１，ｂ２）と前ラインの５個（ａ１，ａ
２，ａ３，ａ４，ａ５）の画素データを周辺画素１５０
２とする。また、これらの周辺画素１５０２がそれぞれ
量子化された際の誤差をＥａ１，Ｅａ２，Ｅａ３，Ｅａ
４，Ｅａ５，Ｅｂ１，Ｅｂ２とする。また、周辺画素１
５０２に対応する誤差拡散マトリクス重み付け係数をＰ
ａ１，Ｐａ２，Ｐａ３，Ｐａ４，Ｐａ５，Ｐｂ１，Ｐｂ
２とする（図１５参照）。FIG. 17 is a diagram for explaining an error in peripheral pixels. In this case, two pixels (b1, b2) on the same line as the target pixel 1501 and five pixels (a1, a2) on the previous line.
(2, a3, a4, a5) pixel data
Set to 2. Also, the errors when these peripheral pixels 1502 are quantized are Ea1, Ea2, Ea3, Ea.
4, Ea5, Eb1, and Eb2. Also, the surrounding pixels 1
The error diffusion matrix weighting coefficient corresponding to 502 is P
a1, Pa2, Pa3, Pa4, Pa5, Pb1, Pb
2 (see FIG. 15).
【０００６】図１８は、注目画素に対する周辺画素の誤
差の重み付け総和Ｅｓｕｍを説明するための図式であ
る。注目画素に対する周辺画素の誤差の重み付け総和Ｅ
ｓｕｍは（式１）によって算出される。図１９は、注目
画素に加算される分配誤差を説明するための図式であ
る。周辺誤差の重み付け総和Ｅｓｕｍを重み付け係数の
総和Ｐｓｕｍ（式２）で割った値が注目画素に加算され
るべき分配誤差Ｅｍｔｘである（式３）。FIG. 18 is a diagram for explaining a weighted sum Esum of errors of peripheral pixels with respect to a target pixel. Sum of weighted errors E of peripheral pixels with respect to the pixel of interest E
sum is calculated by (Equation 1). FIG. 19 is a diagram for explaining the distribution error added to the pixel of interest. A value obtained by dividing the weighted sum Esum of peripheral errors by the sum Psum of the weighting coefficients (Equation 2) is the distribution error Emtx to be added to the pixel of interest (Equation 3).
【０００７】図２０は、注目画素の量子化結果および注
目画素の誤差を説明するための図式である。分配誤差Ｅ
ｍｔｘを入力画像の濃度Ｉに加算したＳｕｍ（式４）と
閾値Ｔｎ−１と比較し、量子化結果を決定する。閾値の
個数は量子化結果の値数から１引いた個数になる。ま
た、量子化結果に対応する出力値ＣｏｕｔとＳｕｍの差
を注目画素の誤差Ｅｒｒとし、他の注目画素の演算に使
用する（式５）。FIG. 20 is a diagram for explaining the quantization result of the target pixel and the error of the target pixel. Distribution error E
Sum (equation 4) obtained by adding mtx to the density I of the input image is compared with the threshold value Tn−1 to determine the quantization result. The number of thresholds is the number obtained by subtracting 1 from the number of values of the quantization result. Further, the difference between the output value Cout and Sum corresponding to the quantization result is set as the error Err of the pixel of interest and is used for the calculation of other pixels of interest (Equation 5).
【０００８】図２１，図２２は、それぞれ従来の誤差拡
散処理の回路構成例を示すブロック図である。以上の演
算を回路にて実現した一例が示されている。図２１に示
す誤差拡散処理回路２１００は、入力多値データを誤差
拡散処理して出力量子化データを得る基本構成である。
図２２に示す誤差拡散処理回路２２００は、入力多値デ
ータとして順次入力される画素に対して誤差マトリクス
回路２２２３で誤差拡散をおこない、誤差マトリクス演
算結果を加算器２２２０で加算後、量子化器２２２１で
量子化された画像データを出力する。21 and 22 are block diagrams showing a circuit configuration example of a conventional error diffusion process, respectively. An example in which the above calculation is realized by a circuit is shown. The error diffusion processing circuit 2100 shown in FIG. 21 has a basic configuration for performing error diffusion processing on input multilevel data to obtain output quantized data.
In the error diffusion processing circuit 2200 shown in FIG. 22, error matrix circuit 2223 performs error diffusion on pixels sequentially input as input multi-valued data, the error matrix calculation result is added by adder 2220, and then quantizer 2221 is used. The image data quantized by is output.
【０００９】図２３は、従来の誤差拡散処理の回路の動
作を説明するためのタイミングチャートである。この図
に示すように、図２１，図２２の回路では、１クロック
に対し１画素が入力され、誤差拡散処理を施した画像が
１クロックに対し１画素が出力される。上記式１〜３の
演算を誤差マトリクス２２２３でおこない、式４の演算
を加算器２２２０でおこない、量子化と式５の演算は、
量子化器２２２１でおこなう。また、前ラインの誤差Ｅ
ａ１〜Ｅａ５は順次誤差ＦＩＦＯ２２２２に格納する。FIG. 23 is a timing chart for explaining the operation of the conventional error diffusion processing circuit. As shown in this figure, in the circuits of FIGS. 21 and 22, one pixel is input for one clock, and the image subjected to the error diffusion processing is output for one pixel for one clock. The calculation of the equations 1 to 3 is performed by the error matrix 2223, the calculation of the equation 4 is performed by the adder 2220, and the quantization and the calculation of the equation 5 are performed.
This is performed by the quantizer 2221. Also, the error E of the previous line
The a1 to Ea5 are sequentially stored in the error FIFO 2222.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、このよ
うな回路においては、ある注目誤差の多値化をおこなう
場合には、周辺画素の誤差Ｅａ１，Ｅａ２，Ｅａ３，Ｅ
ａ４，Ｅａ５，Ｅｂ１，Ｅｂ２が全て確定していなけれ
ばならない。ここで問題となるのは注目画素の前画素ｂ
２の誤差Ｅｂ２が確定していなくてはならないことであ
る。これは、連続で入力される画像データに対し誤差拡
散を施すためには、１クロックの間に、式１〜５の演算
を完了する必要があることを意味する。また、誤差拡散
処理を画素順次（シリアル）以外の方法で処理すること
が困難であることも意味している。However, in such a circuit, when a certain error of interest is to be multi-valued, errors Ea1, Ea2, Ea3, E of peripheral pixels are generated.
All of a4, Ea5, Eb1 and Eb2 must be determined. The problem here is the previous pixel b of the pixel of interest.
That is, the error Eb2 of 2 must be determined. This means that in order to perform error diffusion on image data that is continuously input, it is necessary to complete the operations of Expressions 1 to 5 within one clock. It also means that it is difficult to perform the error diffusion process by a method other than pixel sequential (serial).
【００１１】この制約により、図２１，図２２の回路に
おいては、必ず１クロックあたり１画素で送信できるだ
けのクロックスピードが要求され、高速動作、高スルー
プット実現をすることが困難であった。Due to this restriction, the circuits of FIGS. 21 and 22 are required to have a clock speed capable of transmitting one pixel per clock without fail, and it is difficult to realize high speed operation and high throughput.
【００１２】これらを解決すべく、従来技術として、誤
差拡散を並列に処理する手段が提案されている。たとえ
ば、特開平６−３０１３６４号公報に開示された技術
は、画像領域を複数に分割し、それぞれの領域におい
て、誤差拡散を施す構成であるが、このような処理にお
いては、分割した画像領域の境界で、正確に誤差が伝播
されないなどの問題点を有している。In order to solve these problems, means for processing error diffusion in parallel has been proposed as a conventional technique. For example, the technique disclosed in Japanese Patent Application Laid-Open No. 6-301364 has a configuration in which an image area is divided into a plurality of areas and error diffusion is performed in each area. There is a problem that the error is not accurately propagated at the boundary.
【００１３】この発明は、上述した従来技術による問題
点を解消するため、正確な誤差拡散処理を高速動作、高
スループットで実現可能な画像処理装置および方法を提
供することを目的とする。An object of the present invention is to provide an image processing apparatus and method capable of realizing accurate error diffusion processing at high speed and high throughput in order to solve the above-mentioned problems of the prior art.
【００１４】[0014]
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、請求項１の発明に係る画像処理装
置は、クロックに同期して順次入力される多値の画像デ
ータを、注目画素に対する周辺誤差を用いる誤差拡散法
により少値化し出力する画像処理装置において、前記画
像データの主走査方向に連続する複数の画素を単位とし
て同じクロックタイミングで取り込み、前記注目画素に
対する所定の誤差拡散処理をおこなうために前記複数の
画素数に対応する複数系統数の誤差拡散演算手段を備
え、ある一つの系統の誤差拡散演算手段では、前記連続
する複数の画素のうち、先に演算されるべき注目画素が
量子化された際の出力値との誤差の値を、前記同じクロ
ックタイミング内で次の誤差拡散演算手段に出力する構
成であり、前記複数系統の各誤差拡散演算手段には、そ
れぞれ次のクロックタイミングにおける誤差拡散処理で
用いる前記誤差の値を保持する一時格納手段を備え、連
続する複数の画素に対する前記誤差拡散処理を同時並列
処理可能としたことを特徴とする。[Means for Solving the Problems]
In order to achieve the object, the image processing apparatus according to the invention of claim 1 reduces the value of multi-valued image data sequentially input in synchronization with a clock by an error diffusion method using a peripheral error with respect to a target pixel, and outputs it. In the image processing device, a plurality of systems corresponding to the plurality of pixels in order to take in a plurality of pixels continuous in the main scanning direction of the image data at the same clock timing and perform a predetermined error diffusion process for the target pixel The error diffusion calculation means of a certain number is provided with the error diffusion calculation means of a certain number, and among the plurality of continuous pixels, the error from the output value when the pixel of interest to be calculated first is quantized. The value is output to the next error diffusion calculation means within the same clock timing, and the error diffusion calculation means of each of the plurality of systems respectively receives the next clock. Comprising a temporary storage means for holding the value of the error used in the error diffusion processing in the timing, characterized in that to enable simultaneous parallel processing of the error diffusion processing for a plurality of continuous pixels.
【００１５】この請求項１の発明によれば、一つのクロ
ックタイミングで複数画素の誤差拡散処理を正確におこ
なうことができ、処理速度を向上でき、回路全体として
低クロックでの動作を実現可能とする。According to the invention of claim 1, the error diffusion processing of a plurality of pixels can be accurately performed at one clock timing, the processing speed can be improved, and the operation of the entire circuit at a low clock can be realized. To do.
【００１６】また、請求項２の発明に係る画像処理装置
は、請求項１に記載の発明において、前記各系統の誤差
拡散演算手段は、前記入力される画像データの注目画素
に加算される周辺画素の誤差のうち、該注目画素の入力
の一つ前のクロックタイミングで確定している誤差を、
前記画像データの注目画素入力の一つ前のクロックタイ
ミングで演算処理し、該演算処理結果を保持する保持手
段を備え、該誤差拡散手段における一つのクロックタイ
ミングでの演算量を削減することを特徴とする。Further, in the image processing apparatus according to the invention of claim 2, in the invention according to claim 1, the error diffusion calculation means of each system is added to the target pixel of the input image data. Of the pixel errors, the error determined at the clock timing immediately before the input of the pixel of interest is
The present invention is characterized by including a holding unit that performs a calculation process at a clock timing immediately before the input of a pixel of interest of the image data and holds the calculation result, and reduces the calculation amount at one clock timing in the error diffusion unit. And
【００１７】この請求項２の発明によれば、誤差拡散処
理でシリアルにおこなうべき演算量を削減でき、より高
クロックでの動作および高いスループットを実現できる
ようになる。According to the second aspect of the present invention, it is possible to reduce the amount of calculation to be performed serially in the error diffusion processing, and it is possible to realize an operation with a higher clock and a higher throughput.
【００１８】また、請求項３の発明に係る画像処理装置
は、請求項２に記載の発明において、前記誤差拡散演算
手段には、注目画素と同じライン上の誤差を該注目画素
へ加算する手段と、前記注目画素の前ラインの周辺誤差
からの分配誤差を加算する手段とを並行に配置したこと
を特徴とする。The image processing apparatus according to the invention of claim 3 is the image processing device according to claim 2, wherein the error diffusion calculation means adds an error on the same line as the pixel of interest to the pixel of interest. And means for adding a distribution error from the peripheral error of the preceding line of the pixel of interest are arranged in parallel.
【００１９】この請求項３の発明によれば、一つのクロ
ックタイミング内で処理する演算量をさらに削減するこ
とができ、より高クロックでの動作および高いスループ
ットを実現することができるようになる。According to the invention of claim 3, it is possible to further reduce the amount of calculation to be processed within one clock timing, and it is possible to realize an operation at a higher clock and a higher throughput.
【００２０】また、請求項４の発明に係る画像処理装置
は、請求項１〜３のいずれか一つに記載の発明におい
て、前記一時格納手段としてＦＩＦＯメモリを用いたこ
とを特徴とする。An image processing apparatus according to a fourth aspect of the present invention is characterized in that, in the invention according to any one of the first to third aspects, a FIFO memory is used as the temporary storage means.
【００２１】この請求項４の発明によれば、汎用の入出
力形態を有するメモリを用いて誤差拡散処理に必要な誤
差出力を適切なタイミングで効率よくおこなえ、処理の
全体効率を向上できる。According to the fourth aspect of the present invention, it is possible to efficiently perform the error output necessary for the error diffusion processing at an appropriate timing by using the memory having the general-purpose input / output form, and improve the overall processing efficiency.
【００２２】また、請求項５の発明に係る画像処理方法
は、クロックに同期して順次入力される多値の画像デー
タを、注目画素に対する周辺誤差を用いる誤差拡散法に
より少値化し出力する画像処理方法において、前記画像
データの主走査方向に連続する複数の画素を単位として
同じクロックタイミングで取り込み、前記注目画素に対
する所定の誤差拡散処理を前記複数の画素数に対応する
数の複数系統で同時に実行し、ある一つの系統では、前
記連続する複数の画素のうち、先に演算されるべき注目
画素が量子化された際の出力値との誤差の値を、前記同
じクロックタイミング内で次の系統に出力し、前記複数
系統では、それぞれ次のクロックタイミングにおける誤
差拡散処理で用いる前記誤差の値を保持させることによ
り、連続する複数の画素に対する前記誤差拡散処理を同
時並列処理可能としたことを特徴とする。Further, in the image processing method according to the invention of claim 5, an image is outputted by reducing the multi-valued image data sequentially input in synchronization with the clock by the error diffusion method using the peripheral error for the pixel of interest. In the processing method, a plurality of pixels that are continuous in the main scanning direction of the image data are taken as a unit at the same clock timing, and a predetermined error diffusion process for the target pixel is simultaneously performed in a plurality of systems of a number corresponding to the plurality of pixels. In one certain system, the error value from the output value when the pixel of interest to be calculated first is quantized from among the plurality of continuous pixels is set to the next value within the same clock timing. Output to the system, and in the plurality of systems, by storing the value of the error used in the error diffusion processing at the next clock timing, a plurality of consecutive Characterized by being capable simultaneously parallel processing of the error diffusion processing for the pixel.
【００２３】この請求項５の発明によれば、一つのクロ
ックタイミングで複数画素の誤差拡散処理を正確におこ
ない、かつ処理速度を向上できるため、低クロックでの
動作を実現可能とする。According to the invention of claim 5, the error diffusion processing of a plurality of pixels can be accurately performed at one clock timing, and the processing speed can be improved, so that the operation at a low clock can be realized.
【００２４】また、請求項６の発明に係る画像処理方法
は、請求項５に記載の発明において、前記複数の各系統
は、前記入力される画像データの注目画素に加算される
周辺画素の誤差のうち、該注目画素の入力の一つ前のク
ロックタイミングで確定している誤差を、前記画像デー
タの注目画素入力の一つ前のクロックタイミングで演算
処理し、該演算処理結果を保持することにより、一つの
クロックタイミングでの演算量を削減させたことを特徴
とする。The image processing method according to a sixth aspect of the present invention is the image processing method according to the fifth aspect, wherein each of the plurality of systems has an error of a peripheral pixel added to a target pixel of the input image data. Among these, an error determined at the clock timing immediately before the input of the pixel of interest is arithmetically processed at the clock timing immediately before the input of the pixel of interest of the image data, and the arithmetic processing result is held. This reduces the amount of calculation at one clock timing.
【００２５】この請求項６の発明によれば、誤差拡散処
理でシリアルにおこなうべき演算量を削減でき、より高
クロックでの動作および高いスループットを実現できる
ようになる。According to the invention of claim 6, it is possible to reduce the amount of calculation to be performed serially in the error diffusion processing, and it is possible to realize an operation at a higher clock and a higher throughput.
【００２６】[0026]
【発明の実施の形態】以下に添付図面を参照して、この
発明に係る画像処理装置および方法の好適な実施の形態
を詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Preferred embodiments of an image processing apparatus and method according to the present invention will be described in detail below with reference to the accompanying drawings.
【００２７】（実施の形態１）図１は、この発明の画像
処理装置の概要構成を示すブロック図、図２は、この発
明の画像処理装置の動作を説明するためのタイミングチ
ャート、図３は、誤差拡散処理を説明するための図であ
る。誤差拡散並列処理回路１００には、入力多値データ
ｅｖｅｎ１０１と、入力多値データｏｄｄ１０２が入力
され、誤差拡散処理により、出力量子化データｅｖｅｎ
１０３と、出力量子化データｏｄｄ１０４が出力され
る。(Embodiment 1) FIG. 1 is a block diagram showing a schematic configuration of an image processing apparatus of the present invention, FIG. 2 is a timing chart for explaining the operation of the image processing apparatus of the present invention, and FIG. FIG. 6 is a diagram for explaining an error diffusion process. The input multilevel data even101 and the input multilevel data odd102 are input to the error diffusion parallel processing circuit 100, and the output quantized data even is subjected to error diffusion processing.
103 and output quantized data odd104 are output.
【００２８】この発明では、図３に示すように、１クロ
ックに対し、複数の画素が同時に入力され、誤差拡散処
理を施され、出力される。複数の画素は主走査方向に連
続する画素であり、２画素パラレルで入力される場合に
は、左右隣あった画素が入出力されることになる。図２
のタイミングチャートに示すように、１クロックに対
し、２つの画素が入力され、誤差拡散処理を施した画像
が１クロックに対し２画素ずつ出力される。In the present invention, as shown in FIG. 3, a plurality of pixels are simultaneously input for one clock, subjected to error diffusion processing, and output. The plurality of pixels are pixels that are continuous in the main scanning direction, and when two pixels are input in parallel, the adjacent pixels on the left and right are input and output. Figure 2
As shown in the timing chart of (2), two pixels are input for one clock, and an image subjected to the error diffusion process is output for every two pixels for one clock.
【００２９】誤差マトリクスが図１５，入力画素が２画
素パラレルであるときの誤差拡散演算を以下に説明す
る。図４は、画像上の注目画素を説明するための一例を
示す図である。図４の画像において、注目画素がｂ２で
あるときの誤差拡散参照領域４５０と、注目画素がｂ３
であるときの誤差拡散参照領域４５１がそれぞれ得られ
る。The error diffusion calculation when the error matrix is as shown in FIG. 15 and the input pixels are two pixel parallels will be described below. FIG. 4 is a diagram showing an example for explaining a target pixel on an image. In the image of FIG. 4, the error diffusion reference area 450 when the target pixel is b2 and the target pixel is b3.
Error diffusion reference areas 451 are obtained respectively.
【００３０】誤差重み付け係数の総和Ｐｓｕｍは、注目
画素ｂ２，ｂ３それぞれの誤差拡散参照領域４５０，４
５１、のいずれにおいても図１９の式２に示すように同
じ値になる。図５は、画素ｂ２，ｂ３における周辺誤差
重み付け総和Ｅｓｕｍ（ｂ２），Ｅｓｕｍ（ｂ３）を説
明するための図式である。図示のように、画素ｂ２，ｂ
３における周辺誤差重み付け総和Ｅｓｕｍ（ｂ２），Ｅ
ｓｕｍ（ｂ３）はそれぞれ、（式６），（式７）で表さ
れる。The sum Psum of the error weighting coefficients is the sum of error diffusion reference areas 450 and 4 of the target pixels b2 and b3.
Both 51 and 51 have the same value as shown in Expression 2 in FIG. FIG. 5 is a diagram for explaining the peripheral error weighted sums Esum (b2) and Esum (b3) in the pixels b2 and b3. As shown, pixels b2, b
Marginal error weighted sum Esum (b2), E in 3
sum (b3) is represented by (Equation 6) and (Equation 7), respectively.
【００３１】図６は、分配誤差Ｅｍｔｘ（ｂ２），Ｅｍ
ｔｘ（ｂ３）を説明するための図式である。分配誤差Ｅ
ｍｔｘ（ｂ２），Ｅｍｔｘ（ｂ３）は、（式８），（式
９）で表される。図７は、量子化結果算出のために必要
な、分配誤差と入力画像の濃度の和Ｓｕｍを説明するた
めの図式である。量子化結果算出のために必要な、分配
誤差と入力画像の濃度の和Ｓｕｍ（ｂ２），Ｓｕｍ（ｂ
３）はそれぞれ、（式１０），（式１１）で表される。
この和を量子化し、誤差を算出して２画素パラレルで誤
差拡散を実現する。FIG. 6 shows distribution errors Emtx (b2), Em.
It is a diagram for explaining tx (b3). Distribution error E
mtx (b2) and Emtx (b3) are represented by (Equation 8) and (Equation 9). FIG. 7 is a diagram for explaining the sum Sum of the distribution error and the density of the input image, which is necessary for calculating the quantization result. Sum (b2), Sum (b) of the distribution error and the density of the input image necessary for calculating the quantization result
3) is represented by (Equation 10) and (Equation 11), respectively.
This sum is quantized, the error is calculated, and error diffusion is realized in parallel with two pixels.
【００３２】図８は、画素ｂ２，ｂ３の誤差Ｅｒｒ（ｂ
２）、Ｅｒｒ（ｂ３）を説明するための図式である。画
素ｂ２，ｂ３の誤差はそれぞれ、Ｅｒｒ（ｂ２）、Ｅｒ
ｒ（ｂ３）は、（式１２），（式１３）で表される。FIG. 8 shows the error Err (b
2) is a diagram for explaining Err (b3). The errors of the pixels b2 and b3 are Err (b2) and Er, respectively.
r (b3) is represented by (Equation 12) and (Equation 13).
【００３３】図９は、この発明の実施の形態１による誤
差拡散並列処理回路１００の内部構成を示すブロック図
である。上記演算を実現するための回路構成が記載され
ている。誤差拡散並列処理回路１００は、図示のよう
に、隣り合う２画素に対し、同時に誤差拡散を施すた
め、２系統の誤差拡散演算回路９０１，９０２を備えて
いる。FIG. 9 is a block diagram showing an internal configuration of the error diffusion parallel processing circuit 100 according to the first embodiment of the present invention. A circuit configuration for realizing the above calculation is described. The error diffusion parallel processing circuit 100 includes two systems of error diffusion arithmetic circuits 901 and 902 in order to simultaneously perform error diffusion on two adjacent pixels as shown in the figure.
【００３４】誤差マトリクス回路９２３は、上記（式
６）、（式８）の演算をおこなう。また、誤差マトリク
ス回路９３３は、上記（式７）、（式９）の演算をおこ
なう。加算器９２０，９３０は、各画素の入力多値デー
タと誤差マトリクス演算結果が入力され、（式１０）、
（式１１）の加算をそれぞれおこなう。量子化器９２
１，９３１は、量子化ならびに（式１２）、（式１３）
の演算をおこなう。この量子化器９２１，９３１には出
力値Ｃｏｕｔと量子化の閾値Ｔｎが供給される。誤差Ｆ
ＩＦＯ９２２，９３２は、それぞれ誤差算出結果Ｅｒｒ
（前ラインの誤差Ｅａ１〜Ｅａ５）を一時記憶し、誤差
マトリクス回路９２３，９３３に供給するＦＩＦＯであ
る。The error matrix circuit 923 performs the calculations of the above (formula 6) and (formula 8). The error matrix circuit 933 also performs the operations of the above (formula 7) and (formula 9). The input multi-valued data of each pixel and the error matrix calculation result are input to the adders 920 and 930, and (Equation 10),
The addition of (Equation 11) is performed respectively. Quantizer 92
1,931 is the quantization and (Equation 12), (Equation 13)
Is calculated. An output value Cout and a quantization threshold Tn are supplied to the quantizers 921 and 931. Error F
The IFOs 922 and 932 respectively calculate the error calculation result Err.
This is a FIFO that temporarily stores (errors Ea1 to Ea5 of the previous line) and supplies it to the error matrix circuits 923 and 933.
【００３５】この回路において、先に演算されるべき画
素の誤差Ｅｒｒ（ｂ２）９２５を次に演算される誤差マ
トリクス回路９３３に引き渡すことにより、１クロック
内での複数画素に対する誤差拡散を実現可能とした。In this circuit, by passing the error Err (b2) 925 of the pixel to be calculated first to the error matrix circuit 933 to be calculated next, it is possible to realize error diffusion for a plurality of pixels within one clock. did.
【００３６】（実施の形態２）上記説明した実施の形態
１では、複数画素を同一クロックでパラレルに誤差拡散
処理することが可能であるが、（式６）〜（式１３）の
演算を１クロック以内に終了させる必要がある。その演
算量は多大であり、回路規模の増大、ならびに高クロッ
ク動作における障害になる。(Embodiment 2) In Embodiment 1 described above, it is possible to perform error diffusion processing on a plurality of pixels in parallel with the same clock, but the calculation of (Equation 6) to (Equation 13) is performed by 1 Must be completed within the clock. The amount of calculation is enormous, which is an obstacle to an increase in circuit scale and high clock operation.
【００３７】これを解決するため実施の形態２では、分
配誤差のうち、前のクロックで演算可能なものについて
は注目画素入力前のクロックで演算をおこない、その結
果を保持するラッチ回路を有するものである。これによ
り、１クロック内で処理すべき演算量を減らすことがで
き、回路高速化の点で有利となる。In order to solve this, in the second embodiment, among the distribution errors, those that can be calculated by the previous clock are calculated by the clock before inputting the pixel of interest, and a latch circuit that holds the result is provided. Is. As a result, the amount of calculations to be processed within one clock can be reduced, which is advantageous in terms of increasing the circuit speed.
【００３８】実施の形態１の構成において、画素ｂ２，
ｂ３入力時にはＥａ０〜Ｅａ５は既に確定しているた
め、Ｅｓｕｍ（ｂ２），Ｅｓｕｍ（ｂ３）のうちの一部
は前クロックで演算を実行することが可能である。図１
０は、前クロックでの誤差演算が可能である演算内容Ｅ
ｐｒｅｓｕｍ（ｂ２），Ｅｐｒｅｓｕｍ（ｂ３）を説明
するための図式である。前クロックでの誤差演算が可能
である演算内容をＥｐｒｅｓｕｍ（ｂ２），Ｅｐｒｅｓ
ｕｍ（ｂ３）は、（式１４），（式１５）となる。In the configuration of the first embodiment, the pixels b2,
Since Ea0 to Ea5 are already determined at the time of inputting b3, a part of Esum (b2) and Esum (b3) can execute the operation with the previous clock. Figure 1
0 is the operation content E that enables the error operation in the previous clock
It is a diagram for explaining presum (b2) and Epresum (b3). Epresum (b2), Epres are used to calculate the contents of the error that can be calculated in the previous clock.
um (b3) becomes (Equation 14) and (Equation 15).
【００３９】図１１は、画素ｂ２，ｂ３が入力されるク
ロックエッジ以降、処理すべき演算を説明するための図
式である。画素ｂ２，ｂ３が入力されるクロックエッジ
以降、処理すべき演算は、（式１６），（式１７）とな
る。FIG. 11 is a diagram for explaining the calculation to be processed after the clock edge at which the pixels b2 and b3 are input. After the clock edge at which the pixels b2 and b3 are input, the calculations to be processed are (Expression 16) and (Expression 17).
【００４０】この方法によれば、１クロック内で処理す
る演算量は式６〜９を用いた構成よりも格段に減少し、
回路の高速化を図ることができる。図１２は、この発明
の実施の形態２による誤差拡散並列処理回路１２００の
内部構成を示すブロック図である。図中実施の形態１で
説明した構成と同一の構成部には同一符号を附してあ
る。According to this method, the amount of operation processed within one clock is significantly reduced as compared with the configuration using equations 6 to 9,
The speed of the circuit can be increased. FIG. 12 is a block diagram showing an internal configuration of error diffusion parallel processing circuit 1200 according to the second embodiment of the present invention. In the figure, the same components as those described in the first embodiment are designated by the same reference numerals.
【００４１】この実施の形態２では、誤差マトリクス回
路をａ，ｂに２分する。注目画素入力前の画素までの誤
差の演算を誤差マトリクス回路ａ（１２２６，１２３
６）でおこない、演算結果Ｅｐｒｅｓｕｍ（ｂ２），Ｅ
ｐｒｅｓｕｍ（ｂ３）をそれぞれラッチ回路１２２７，
１２３７に保持する。また、（式１６），（式１７）を
おこなう誤差マトリクス回路ｂ（１２２８，１２３８）
を設ける。In the second embodiment, the error matrix circuit is divided into a and b. The error matrix circuit a (1226, 123) calculates the error up to the pixel before inputting the pixel of interest.
6), the operation result Epresum (b2), E
The presum (b3) is set to the latch circuit 1227,
Hold at 1237. Further, the error matrix circuit b (1228, 1238) for performing (Expression 16) and (Expression 17)
To provide.
【００４２】このように、実施の形態２では、前ライン
の誤差が注目画素入力前から確定していることから、前
もって演算し、ラッチすることで１クロック内で処理す
べき演算量を削減させている。以上の構成により、実施
の形態１に比して、２画素パラレルの誤差拡散処理を１
クロック内で処理する演算量を削減し回路の高速化が図
れるようになる。As described above, in the second embodiment, since the error in the previous line is fixed before the target pixel is input, the calculation amount to be processed within one clock can be reduced by calculating and latching in advance. ing. With the above configuration, compared to the first embodiment, the 2-pixel parallel error diffusion processing is
It is possible to reduce the amount of calculation processed in the clock and speed up the circuit.
【００４３】（実施の形態３）この実施の形態３では、
画素ｂ２，ｂ３入力時に既に誤差が確定しているｂ１の
誤差Ｅｂ１を入力画像に付加することで、シリアルに処
理すべき演算量を削減する。上記実施の形態２によれ
ば、誤差Ｅｂ１が確定していたとしても、式１６を誤差
マトリクス回路ｂ（１２２８，１２３８）で実行するた
めにはｂ２が算出確定していなければならず、シリアル
に処理すべき演算量は削減されない。(Third Embodiment) In the third embodiment,
By adding the error Eb1 of b1, which has already been determined when the pixels b2 and b3 are input, to the input image, the amount of calculation to be serially processed is reduced. According to the second embodiment, even if the error Eb1 is fixed, b2 must be calculated and fixed in order to execute Expression 16 in the error matrix circuit b (1228, 1238). It does not reduce the amount of computation to be processed.
【００４４】このため、この実施の形態３では、Ｅｂ１
に関する演算についてのみ、別回路で演算をおこなう。
図１３は、図１１に示した処理すべき演算の他の展開例
を説明するための図式である。上記の式１７を図示の式
１８として展開する。Therefore, in the third embodiment, Eb1
Only for the calculation related to, the calculation is performed in another circuit.
FIG. 13 is a diagram for explaining another expansion example of the calculation to be processed shown in FIG. The above Expression 17 is developed as the illustrated Expression 18.
【００４５】図１４は、この発明の実施の形態３による
誤差拡散並列処理回路の内部構成を示すブロック図であ
る。図１３に記載した式１９が示す並行処理を、図１４
に示す誤差マトリクス回路ｃ（１４５０）で実行し、そ
の結果を加算器９３０前段の加算器１４５１に出力し加
算処理する。これにより実施の形態２に比して、１クロ
ック内で処理する演算量をより削減することができる。FIG. 14 is a block diagram showing the internal structure of an error diffusion parallel processing circuit according to the third embodiment of the present invention. The parallel processing represented by Expression 19 shown in FIG.
Is executed by the error matrix circuit c (1450) shown in (1), and the result is output to the adder 1451 at the previous stage of the adder 930 to perform addition processing. As a result, it is possible to further reduce the amount of calculation performed within one clock, as compared with the second embodiment.
【００４６】上記各実施の形態では、主走査方向に連続
する隣り合った２画素に対する同時処理を例に示した
が、入出力系統および対応する数の誤差拡散演算回路を
設けることにより、より多くの画素についても同時並列
した画像処理が可能となる。In each of the above embodiments, the simultaneous processing for two adjacent pixels which are continuous in the main scanning direction has been described as an example. However, by providing an input / output system and a corresponding number of error diffusion arithmetic circuits, more processing is possible. It is possible to simultaneously perform parallel image processing for the pixels.
【００４７】なお、本実施の形態で説明した画像処理方
法は、あらかじめ用意されたプログラムをパーソナル・
コンピュータやワークステーションなどのコンピュータ
で実行することにより実現することができる。このプロ
グラムは、ハードディスク、フロッピー（Ｒ）ディス
ク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで
読み取り可能な記録媒体に記録され、コンピュータによ
って記録媒体から読み出されることによって実行され
る。またこのプログラムは、上記記録媒体を介して、イ
ンターネットなどのネットワークを介して配布すること
ができる。In the image processing method described in this embodiment, a program prepared in advance is personalized.
It can be realized by executing on a computer such as a computer or a workstation. This program is recorded on a computer-readable recording medium such as a hard disk, a floppy (R) disk, a CD-ROM, an MO, or a DVD, and is executed by being read from the recording medium by the computer. Further, this program can be distributed through the recording medium and a network such as the Internet.
【００４８】[0048]
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、クロックに同期して順次入力される多値
の画像データを、注目画素に対する周辺誤差を用いる誤
差拡散法により少値化し出力する画像処理装置におい
て、前記画像データの主走査方向に連続する複数の画素
を単位として同じクロックタイミングで取り込み、前記
注目画素に対する所定の誤差拡散処理をおこなうために
前記複数の画素数に対応する複数系統数の誤差拡散演算
手段を備え、ある一つの系統の誤差拡散演算手段では、
前記連続する複数の画素のうち、先に演算されるべき注
目画素が量子化された際の出力値との誤差の値を、前記
同じクロックタイミング内で次の誤差拡散演算手段に出
力する構成であり、前記複数系統の各誤差拡散演算手段
には、それぞれ次のクロックタイミングにおける誤差拡
散処理で用いる前記誤差の値を保持する一時格納手段を
備え、連続する複数の画素に対する前記誤差拡散処理を
同時並列処理可能とした構成であるため、一つのクロッ
クタイミングで複数画素の誤差拡散処理を正確におこな
うことができ、処理速度を向上でき、回路全体として低
クロックでの動作が実現可能という効果を奏する。As described above, according to the first aspect of the invention, multi-valued image data sequentially input in synchronization with a clock is reduced by the error diffusion method using the peripheral error for the target pixel. In an image processing device for digitizing and outputting, a plurality of pixels continuous in the main scanning direction of the image data are taken in at the same clock timing as a unit, and the number of the plurality of pixels is set to perform a predetermined error diffusion process for the target pixel. Equipped with a corresponding number of error diffusion calculation means of a plurality of systems, the error diffusion calculation means of one system,
The error value with respect to the output value when the pixel of interest to be calculated first is quantized out of the plurality of continuous pixels is output to the next error diffusion calculation means within the same clock timing. Each of the error diffusion calculation means of the plurality of systems is provided with a temporary storage means for holding the value of the error used in the error diffusion processing at the next clock timing, and simultaneously performs the error diffusion processing for a plurality of consecutive pixels. Since the configuration is such that parallel processing is possible, the error diffusion processing of a plurality of pixels can be accurately performed at one clock timing, the processing speed can be improved, and the operation of the entire circuit with a low clock can be realized. .
【００４９】また、請求項２に記載の発明によれば、請
求項１に記載の発明において、前記各系統の誤差拡散演
算手段は、前記入力される画像データの注目画素に加算
される周辺画素の誤差のうち、該注目画素の入力の一つ
前のクロックタイミングで確定している誤差を、前記画
像データの注目画素入力の一つ前のクロックタイミング
で演算処理し、該演算処理結果を保持する保持手段を備
えたので、誤差拡散処理でシリアルにおこなうべき演算
量を削減でき、より高クロックでの動作および高いスル
ープットを実現できるという効果を奏する。According to a second aspect of the invention, in the invention of the first aspect, the error diffusion calculation means of each system is a peripheral pixel to be added to the target pixel of the input image data. Error determined at the clock timing immediately before the input of the pixel of interest is processed at the clock timing immediately before the input of the pixel of interest of the image data, and the calculation processing result is held. Since the holding means is provided, it is possible to reduce the amount of calculation that should be serially performed in the error diffusion processing, and it is possible to achieve the operation at a higher clock and the higher throughput.
【００５０】また、請求項３に記載の発明によれば、請
求項２に記載の発明において、前記誤差拡散演算手段に
は、注目画素と同じライン上の誤差を該注目画素へ加算
する手段と、前記注目画素の前ラインの周辺誤差からの
分配誤差を加算する手段とを並行に配置した構成とした
ので、一つのクロックタイミング内で処理する演算量を
さらに削減することができ、より高クロックでの動作お
よび高いスループットを実現できるという効果を奏す
る。According to a third aspect of the present invention, in the second aspect of the invention, the error diffusion calculation means includes means for adding an error on the same line as the target pixel to the target pixel. Since the means for adding the distribution error from the peripheral error of the preceding line of the pixel of interest is arranged in parallel, it is possible to further reduce the amount of calculation to be processed within one clock timing, resulting in a higher clock. This has the effect of realizing high-speed operation and high throughput.
【００５１】また、請求項４に記載の発明によれば、請
求項１〜３のいずれか一つに記載の発明において、前記
一時格納手段としてＦＩＦＯメモリを用いた構成とした
ので、汎用の入出力形態を有するメモリを用いて誤差拡
散処理に必要な誤差出力を適切なタイミングで効率よく
おこなえ、処理の全体効率を向上できるという効果を奏
する。According to the invention described in claim 4, in the invention described in any one of claims 1 to 3, since a FIFO memory is used as the temporary storage means, a general-purpose input device is used. There is an effect that the error output necessary for the error diffusion process can be efficiently performed at an appropriate timing by using the memory having the output form, and the overall efficiency of the process can be improved.
【００５２】また、請求項５に記載の発明によれば、ク
ロックに同期して順次入力される多値の画像データを、
注目画素に対する周辺誤差を用いる誤差拡散法により少
値化し出力する画像処理方法において、前記画像データ
の主走査方向に連続する複数の画素を単位として同じク
ロックタイミングで取り込み、前記注目画素に対する所
定の誤差拡散処理を前記複数の画素数に対応する数の複
数系統で同時に実行し、ある一つの系統では、前記連続
する複数の画素のうち、先に演算されるべき注目画素が
量子化された際の出力値との誤差の値を、前記同じクロ
ックタイミング内で次の系統に出力し、前記複数系統で
は、それぞれ次のクロックタイミングにおける誤差拡散
処理で用いる前記誤差の値を保持させることにより、連
続する複数の画素に対する前記誤差拡散処理を同時並列
処理可能な構成であるため、一つのクロックタイミング
で複数画素の誤差拡散処理を正確におこない、かつ処理
速度を向上できるため、低クロックでの動作が実現可能
という効果を奏する。According to the invention of claim 5, multivalued image data sequentially input in synchronization with a clock is
In an image processing method for reducing and outputting a value by an error diffusion method using a peripheral error for a target pixel, a plurality of pixels continuous in the main scanning direction of the image data are taken as a unit at the same clock timing, and a predetermined error for the target pixel is obtained. The diffusion processing is simultaneously executed in a plurality of systems of a number corresponding to the plurality of pixels, and in a certain system, among the continuous plurality of pixels, a pixel of interest to be calculated first is quantized. The error value from the output value is output to the next system within the same clock timing, and in the plurality of systems, the error values used in the error diffusion processing at the next clock timing are held, respectively, to continue. Since the error diffusion processing for a plurality of pixels can be simultaneously performed in parallel, the error of a plurality of pixels can be processed at one clock timing. Because it accurately performed, and improve the processing speed of the dispersion process, an effect that can realize operation at a low clock.
【００５３】また、請求項６に記載の発明によれば、請
求項５に記載の発明において、前記複数の各系統は、前
記入力される画像データの注目画素に加算される周辺画
素の誤差のうち、該注目画素の入力の一つ前のクロック
タイミングで確定している誤差を、前記画像データの注
目画素入力の一つ前のクロックタイミングで演算処理
し、該演算処理結果を保持することにより、一つのクロ
ックタイミングでの演算量を削減させた構成であるた
め、誤差拡散処理でシリアルにおこなうべき演算量を削
減でき、より高クロックでの動作および高いスループッ
トを実現できるという効果を奏する。According to a sixth aspect of the present invention, in the fifth aspect of the invention, each of the plurality of systems includes an error of a peripheral pixel added to a target pixel of the input image data. Among them, the error determined at the clock timing immediately before the input of the target pixel is arithmetically processed at the clock timing immediately before the input of the target pixel of the image data, and the arithmetic processing result is held. Since the configuration is such that the amount of calculation at one clock timing is reduced, the amount of calculation that should be performed serially in the error diffusion processing can be reduced, and an operation with a higher clock and a higher throughput can be realized.
【図１】この発明の画像処理装置の概要構成を示すブロ
ック図である。FIG. 1 is a block diagram showing a schematic configuration of an image processing apparatus of the present invention.
【図２】この発明の画像処理装置の動作を説明するため
のタイミングチャートである。FIG. 2 is a timing chart for explaining the operation of the image processing apparatus of the present invention.
【図３】誤差拡散処理を説明するための図である。FIG. 3 is a diagram for explaining an error diffusion process.
【図４】画像上の注目画素を説明するための一例を示す
図である。FIG. 4 is a diagram showing an example for explaining a target pixel on an image.
【図５】画素ｂ２，ｂ３における周辺誤差重み付け総和
Ｅｓｕｍ（ｂ２），Ｅｓｕｍ（ｂ３）を説明するための
図式である。FIG. 5 is a diagram for explaining peripheral error weighted sums Esum (b2) and Esum (b3) in pixels b2 and b3.
【図６】分配誤差Ｅｍｔｘ（ｂ２），Ｅｍｔｘ（ｂ３）
を説明するための図式である。FIG. 6 shows distribution errors Emtx (b2) and Emtx (b3).
It is a schematic diagram for explaining.
【図７】量子化結果算出のために必要な、分配誤差と入
力画像の濃度の和Ｓｕｍを説明するための図式である。FIG. 7 is a diagram for explaining a sum Sum of distribution error and density of an input image, which is necessary for calculating a quantization result.
【図８】画素ｂ２，ｂ３の誤差Ｅｒｒ（ｂ２）、Ｅｒｒ
（ｂ３）を説明するための図式である。FIG. 8 shows errors Err (b2) and Err of pixels b2 and b3.
It is a diagram for explaining (b3).
【図９】この発明の実施の形態１による誤差拡散並列処
理回路の内部構成を示すブロック図である。FIG. 9 is a block diagram showing an internal configuration of an error diffusion parallel processing circuit according to the first embodiment of the present invention.
【図１０】前クロックでの誤差演算が可能である演算内
容Ｅｐｒｅｓｕｍ（ｂ２），Ｅｐｒｅｓｕｍ（ｂ３）を
説明するための図式である。FIG. 10 is a diagram for explaining calculation contents Epresum (b2) and Epresum (b3) capable of error calculation in the previous clock.
【図１１】画素ｂ２，ｂ３が入力されるクロックエッジ
以降、処理すべき演算を説明するための図式である。FIG. 11 is a diagram for explaining a calculation to be processed after a clock edge at which pixels b2 and b3 are input.
【図１２】この発明の実施の形態２による誤差拡散並列
処理回路の内部構成を示すブロック図である。FIG. 12 is a block diagram showing an internal configuration of an error diffusion parallel processing circuit according to a second embodiment of the present invention.
【図１３】図１１に示した処理すべき演算の他の展開例
を説明するための図式である。13 is a diagram for explaining another example of expansion of the calculation to be processed shown in FIG.
【図１４】この発明の実施の形態３による誤差拡散並列
処理回路の内部構成を示すブロック図である。FIG. 14 is a block diagram showing an internal configuration of an error diffusion parallel processing circuit according to a third embodiment of the present invention.
【図１５】誤差拡散処理を説明するための誤差拡散マト
リクスを示す図である。FIG. 15 is a diagram showing an error diffusion matrix for explaining the error diffusion processing.
【図１６】誤差拡散マトリクスを用いた注目画素に誤差
拡散処理を施す演算処理を説明するための図である。FIG. 16 is a diagram for explaining a calculation process for performing an error diffusion process on a pixel of interest using an error diffusion matrix.
【図１７】周辺画素の誤差を説明するための図である。FIG. 17 is a diagram for explaining an error in peripheral pixels.
【図１８】注目画素に対する周辺画素の誤差の重み付け
総和Ｅｓｕｍを説明するための図式である。FIG. 18 is a diagram for explaining a weighted sum Esum of errors of peripheral pixels with respect to a target pixel.
【図１９】注目画素に加算される分配誤差を説明するた
めの図式である。FIG. 19 is a diagram for explaining a distribution error added to a pixel of interest.
【図２０】注目画素の量子化結果および注目画素の誤差
を説明するための図式である。FIG. 20 is a diagram for explaining a quantization result of a target pixel and an error of the target pixel.
【図２１】従来の誤差拡散処理の回路構成例を示すブロ
ック図である。FIG. 21 is a block diagram showing a circuit configuration example of conventional error diffusion processing.
【図２２】従来の誤差拡散処理の回路構成例を示すブロ
ック図である。FIG. 22 is a block diagram showing a circuit configuration example of conventional error diffusion processing.
【図２３】従来の誤差拡散処理の回路の動作を説明する
ためのタイミングチャートである。FIG. 23 is a timing chart for explaining the operation of the conventional error diffusion processing circuit.
１００ 誤差拡散並列処理回路 １０１ 入力多値データｅｖｅｎ １０２ 入力多値データｏｄｄ １０３ 出力量子化データｅｖｅｎ １０４ 出力量子化データｏｄｄ ４５０ 注目画素がｂ２であるときの誤差拡散参照領域 ４５１ 注目画素がｂ３であるときの誤差拡散参照領域 ９０１，９０２ 誤差拡散演算回路 ９２０，９３０ 加算器 ９２１，９３１ 量子化器 ９２２，９３２ 誤差ＦＩＦＯ ９２３，９３３ 誤差マトリクス回路 ９２５ 誤差Ｅｒｒ（ｂ２） １２００ 誤差拡散並列処理回路 １２２６，１２３６ 誤差マトリクス回路ａ １２２７，１２３７ ラッチ回路 １２２８，１２３８ 誤差マトリクス回路ｂ １４５０ 誤差マトリクス回路ｃ １４５１ 加算器 100 Error diffusion parallel processing circuit 101 input multilevel data even 102 input multilevel data odd 103 output quantized data even 104 output quantized data odd 450 Error diffusion reference area when the pixel of interest is b2 451 Error diffusion reference area when pixel of interest is b3 901,902 Error diffusion calculation circuit 920,930 adder 921,931 quantizer 922, 932 error FIFO 923 and 933 error matrix circuit 925 Error Err (b2) 1200 Error diffusion parallel processing circuit 1226, 1236 Error matrix circuit a 1227, 1237 Latch circuit 1228, 1238 Error matrix circuit b 1450 Error matrix circuit c 1451 adder
Claims (6)
の画像データを、注目画素に対する周辺誤差を用いる誤
差拡散法により少値化し出力する画像処理装置におい
て、 前記画像データの主走査方向に連続する複数の画素を単
位として同じクロックタイミングで取り込み、前記注目
画素に対する所定の誤差拡散処理をおこなうために前記
複数の画素数に対応する複数系統数の誤差拡散演算手段
を備え、 ある一つの系統の誤差拡散演算手段では、前記連続する
複数の画素のうち、先に演算されるべき注目画素が量子
化された際の出力値との誤差の値を、前記同じクロック
タイミング内で次の誤差拡散演算手段に出力する構成で
あり、 前記複数系統の各誤差拡散演算手段には、それぞれ次の
クロックタイミングにおける誤差拡散処理で用いる前記
誤差の値を保持する一時格納手段を備え、 連続する複数の画素に対する前記誤差拡散処理を同時並
列処理可能としたことを特徴とする画像処理装置。1. An image processing apparatus for reducing and outputting multi-valued image data sequentially input in synchronization with a clock by an error diffusion method using a peripheral error with respect to a pixel of interest, in the main scanning direction of the image data. A plurality of consecutive pixels are taken in at the same clock timing as a unit, and a plurality of systems corresponding to the plurality of pixels are provided to perform a predetermined error diffusion process on the target pixel. In the error diffusion calculation means, the error value with respect to the output value when the pixel of interest to be calculated first among the plurality of continuous pixels is quantized, and the next error diffusion is performed within the same clock timing. It is configured to output to the calculating means, each of the error diffusion calculating means of the plurality of systems, the error diffusion processing at the next clock timing An image processing apparatus comprising: a temporary storage unit for holding an error value, wherein the error diffusion processing for a plurality of consecutive pixels can be simultaneously processed in parallel.
画素の誤差のうち、該注目画素の入力の一つ前のクロッ
クタイミングで確定している誤差を、前記画像データの
注目画素入力の一つ前のクロックタイミングで演算処理
し、 該演算処理結果を保持する保持手段を備え、 該誤差拡散手段における一つのクロックタイミングでの
演算量を削減することを特徴とする請求項１に記載の画
像処理装置。2. The error diffusion calculation means of each system determines the error of peripheral pixels added to the target pixel of the input image data at the clock timing immediately before the input of the target pixel. The error amount is calculated at a clock timing immediately before the pixel of interest input to the image data, and a holding unit for holding the calculation result is provided, and the calculation amount at one clock timing in the error diffusion unit is calculated. The image processing device according to claim 1, wherein the image processing device is reduced.
手段と、前記注目画素の前ラインの周辺誤差からの分配
誤差を加算する手段と、を並行に配置したことを特徴と
する請求項２に記載の画像処理装置。3. The error diffusion calculation means includes means for adding an error on the same line as the target pixel to the target pixel, and means for adding a distribution error from a peripheral error of a line preceding the target pixel. The image processing apparatus according to claim 2, wherein the image processing devices are arranged in parallel.
を用いたことを特徴とする請求項１〜３のいずれか一つ
に記載の画像処理装置。4. The image processing apparatus according to claim 1, wherein a FIFO memory is used as the temporary storage means.
の画像データを、注目画素に対する周辺誤差を用いる誤
差拡散法により少値化し出力する画像処理方法におい
て、 前記画像データの主走査方向に連続する複数の画素を単
位として同じクロックタイミングで取り込み、前記注目
画素に対する所定の誤差拡散処理を前記複数の画素数に
対応する数の複数系統で同時に実行し、 ある一つの系統では、前記連続する複数の画素のうち、
先に演算されるべき注目画素が量子化された際の出力値
との誤差の値を、前記同じクロックタイミング内で次の
系統に出力し、 前記複数系統では、それぞれ次のクロックタイミングに
おける誤差拡散処理で用いる前記誤差の値を保持させる
ことにより、 連続する複数の画素に対する前記誤差拡散処理を同時並
列処理可能としたことを特徴とする画像処理方法。5. An image processing method for reducing the value of multi-valued image data sequentially input in synchronization with a clock by an error diffusion method using a peripheral error for a pixel of interest and outputting the image data in a main scanning direction of the image data. A plurality of consecutive pixels are taken as a unit at the same clock timing, and a predetermined error diffusion process for the target pixel is simultaneously executed by a plurality of systems corresponding to the plurality of pixels. Of multiple pixels
The value of the error from the output value when the pixel of interest to be previously calculated is quantized is output to the next system within the same clock timing, and in the plurality of systems, the error diffusion at the next clock timing is performed. An image processing method, wherein the error diffusion processing for a plurality of consecutive pixels can be simultaneously performed in parallel by holding the value of the error used in the processing.
画素の誤差のうち、該注目画素の入力の一つ前のクロッ
クタイミングで確定している誤差を、前記画像データの
注目画素入力の一つ前のクロックタイミングで演算処理
し、 該演算処理結果を保持することにより、 一つのクロックタイミングでの演算量を削減させたこと
を特徴とする請求項５に記載の画像処理方法。6. The error of each of the plurality of systems is determined at a clock timing immediately before the input of the pixel of interest among the errors of peripheral pixels added to the pixel of interest of the input image data. Is calculated at a clock timing immediately before the input of the target pixel of the image data, and the calculation processing result is held, whereby the calculation amount at one clock timing is reduced. 5. The image processing method according to item 5.
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