JP2003283476A - Burst data receiver - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a small-sized and inexpensive burst data receiver which maintains high clock accuracy and a function of absorbing the jitters of a selected clock of a digital PLL (phase-locked loop). <P>SOLUTION: A VCXO 11 is provided as a clock source of a multi-phase clock 201 of a digital PLL 16. Then, an analog PLL 15 is provided to divide the frequency of a clock 202 including jitters selected by the clock selection circuit 4 from the multi-phase clock of the digital PLL 16 by a frequency dividing circuit 9-3 and employ the resultant frequency division clock 402 as the control voltage 400 of the VCXO 11 via an LPF (low-pass filter) 12. Then, the difference 501 between the received OH phase of burst data and its expected reception phase is detected by an OH detection timing generation circuit 7, and the duty of the frequency dividing clock 402 of the frequency dividing circuit 9-3 is controlled according to the difference by a duty adjustment circuit 13. Thus, the operation source clock of the digital PLL 16 is made common with the operation source clock of the analog PLL 15. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明はバーストデータ受信
装置に関し、特に多相クロックのなかから適宜最適位相
のクロックを選択して受信バーストデータの識別再生を
なすようにしたディジタルＰＬＬ回路を有するバースト
データ受信装置の改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a burst data receiver, and more particularly to a burst data having a digital PLL circuit for selecting and selecting a clock having an optimum phase from multi-phase clocks to identify and reproduce the received burst data. The present invention relates to improvement of a receiving device.

【０００２】[0002]

【従来の技術】ディジタルＰＬＬ回路を用いたバースト
データ受信装置が、特開平８−２３７１１７号公報や特
開平１１−２６１５４６号公報等に開示されている。こ
のディジタルＰＬＬ回路は、バースト信号の受信時に基
準となるクロックを取得して、この取得した基準クロッ
クの位相に基づいて受信したバーストデータの位相同期
（データ識別）を行うようにしたものである。2. Description of the Related Art A burst data receiving device using a digital PLL circuit is disclosed in Japanese Patent Laid-Open No. 8-237117 and Japanese Patent Laid-Open No. 11-261546. This digital PLL circuit acquires a reference clock when a burst signal is received, and performs phase synchronization (data identification) of the received burst data based on the phase of the acquired reference clock.

【０００３】この様なディジタルＰＬＬ回路の基本構成
及び動作について、図５に示したディジタルＰＬＬ部１
６を参照して簡単に説明する。このディジタルＰＬＬ部
１６の主要構成は受信バーストデータ１００を多相クロ
ック生成回路２からの多相クロック２０１によりサンプ
リングするデータサンプリング回路１と、これ等サンプ
リング結果１０１に基づいてバーストデータ１００のビ
ット位相を検出し、この検出結果に応じて、多相クロッ
ク２０１のなかから最適位相を有するクロックを選択す
るための位相検出回路３及びクロック選択回路４と、こ
の選択されたクロック２０２を基にサンプリングデータ
１０１の識別再生を行うデータ識別リタイミング回路５
とからなっている。Regarding the basic configuration and operation of such a digital PLL circuit, the digital PLL unit 1 shown in FIG.
A brief description will be given with reference to FIG. The main configuration of the digital PLL unit 16 is a data sampling circuit 1 for sampling the received burst data 100 with a polyphase clock 201 from a polyphase clock generation circuit 2 and a bit phase of the burst data 100 based on these sampling results 101. A phase detection circuit 3 and a clock selection circuit 4 for detecting and selecting a clock having an optimum phase from the multiphase clocks 201 according to the detection result, and sampling data 101 based on the selected clock 202. Data identification retiming circuit 5 for performing identification reproduction
It consists of

【０００４】なお、固定発振器８は多相クロック生成回
路２の多相クロック生成源２００となる発振器である。The fixed oscillator 8 is an oscillator serving as the multiphase clock generation source 200 of the multiphase clock generation circuit 2.

【０００５】この様なディジタルＰＬＬ回路において、
高いクロック精度が要求されるシステムでは、多相クロ
ックを生成する元となる高精度の固定発振器８を用いる
ことが必要となる。高いクロック精度が要求される場合
とは、例えば、通信中において、バーストデータを受信
していない無信号期間中では、固定発振器の周波数で自
走することになるので、伝送路周波数と固定発振器によ
る自走周波数との位相ずれがあまり許容されない場合で
ある。In such a digital PLL circuit,
In a system that requires high clock accuracy, it is necessary to use a high-precision fixed oscillator 8 that is a source of generating a multiphase clock. When high clock accuracy is required, for example, during communication, during a no-signal period during which burst data is not being received, it will be free-running at the fixed oscillator frequency. This is a case where the phase shift from the free-running frequency is not allowed so much.

【０００６】特開平１１−２６１５４６号公報では、こ
のバーストデータを受信していない期間での周波数偏差
を抑圧するための改善が行われているが、バースト受信
中のクロック選択情報を記憶しておき、これを再生する
ことにより、バーストデータを受信していないときのデ
ータ送信用クロックとするようになっており、よって、
送信データにクロックを適宜選択したときのジッタを含
むことになる。例えば、バーストデータのビットレート
が高速になった場合に、このジッタが許容できない場合
がある。[0006] In JP-A-11-261546, there is an improvement for suppressing the frequency deviation in the period when the burst data is not received, but the clock selection information during the burst reception is stored. , By reproducing this, it becomes a clock for data transmission when burst data is not received, therefore,
Jitter when the clock is appropriately selected is included in the transmission data. For example, when the bit rate of burst data becomes high, this jitter may not be acceptable.

【０００７】いずれにしても、この様なディジタルＰＬ
Ｌ回路では、常に入力データに追従するように、多相ク
ロックから最適な位相を有するクロックが選択されるよ
うになっているために、選択後のクロックには、ジッタ
が含まれることになる。バーストデータを受信し、デー
タを更に下流側の装置へ渡す際にこのジッタが許容され
ないシステムにおいては、ジックを吸収するために、更
に別途ＶＣＸＯ等によるアナログＰＬＬ回路を搭載する
ことになる。In any case, such a digital PL
In the L circuit, the clock having the optimum phase is selected from the multi-phase clocks so as to always follow the input data. Therefore, the selected clock contains jitter. In a system that does not allow this jitter when receiving burst data and passing the data to a device on the further downstream side, an analog PLL circuit such as a VCXO is additionally mounted in order to absorb the jitter.

【０００８】図５には、上述したディジタルＰＬＬ部１
６を搭載し、更に当該アナログＰＬＬ部１５をも搭載し
たバーストデータ受信装置のブロック図が示されてい
る。先に説明したディジタルＰＬＬ部１６の動作クロッ
ク源となる多相クロック２０１のクロック源として、高
精度の固定発振器８が設けられており、バーストデータ
を受信していない期間の周波数偏差を抑圧し、かつディ
ジタルＰＬＬ部１６内のクロック選択回路４の選択後の
クロック２０２は、多相クロック２０１のなかから一つ
を適宜選択したものであってジッタを含んでいることに
なる。FIG. 5 shows the digital PLL unit 1 described above.
6 is a block diagram of a burst data receiving device in which the analog PLL unit 15 is also mounted. A highly accurate fixed oscillator 8 is provided as a clock source of the multi-phase clock 201 which is the operation clock source of the digital PLL unit 16 described above, and suppresses the frequency deviation during the period in which burst data is not received, Further, the clock 202 selected by the clock selection circuit 4 in the digital PLL unit 16 is one appropriately selected from the multi-phase clocks 201, and thus contains jitter.

【０００９】そこで、ＶＣＸＯ１１を含むアナログＰＬ
Ｌ部１５とＦＩＦＯ６とを追加して、選択クロック２０
２のジッタ除去を図っているのである。すなわち、選択
クロック２０２を分周回路９−１により分周して位相比
較器１０の一入力３０１とし、その他入力には、ＶＣＸ
Ｏ（電圧制御発振器）１１の出力２０３の分周回路９−
２による分周出力３０２を用いている。この位相比較器
１０の位相比較出力４０１はＬＰＦ（ローパスフィル
タ）１２を介してＶＣＸＯ１１の制御電圧４００とな
る。Therefore, an analog PL including the VCXO11
The L clock 15 and the FIFO 6 are added to select the selected clock 20.
It is intended to remove the jitter of 2. That is, the selected clock 202 is divided by the frequency dividing circuit 9-1 to be one input 301 of the phase comparator 10, and the other input is VCX.
Frequency divider circuit 9 for output 203 of O (voltage controlled oscillator) 11
The frequency division output 302 by 2 is used. The phase comparison output 401 of the phase comparator 10 becomes the control voltage 400 of the VCXO 11 via the LPF (low pass filter) 12.

【００１０】このＶＣＸＯ１１の出力２０３をリタイミ
ング用のＦＩＦＯ６の読出しクロックとして用い、その
書込みクロックにはクロック選択回路４による選択クロ
ック２０２が用いられている。こうすることにより、ジ
ッタを含む選択クロック２０２に同期してＦＩＦＯ６へ
書込まれたディジタルＰＬＬ部１６の出力１０２は、ジ
ッタが完全に除かれたアナログＰＬＬ部１５のクロック
出力２０３により読出されて、クロック乗せ換え（リタ
イミング）が行われることになるのである。The output 203 of the VCXO 11 is used as a read clock of the FIFO 6 for retiming, and the select clock 202 by the clock selection circuit 4 is used as its write clock. By doing so, the output 102 of the digital PLL unit 16 written to the FIFO 6 in synchronization with the selected clock 202 including jitter is read by the clock output 203 of the analog PLL unit 15 from which jitter is completely removed, Clock replacement (retiming) will be performed.

【００１１】なお、ＯＨ検出タイミング生成回路７は、
バーストデータ１００のＯＨ（オーバーヘッド）を検出
して各種タイミング信号５００を生成する機能を有して
いる。The OH detection timing generation circuit 7 is
It has a function of detecting OH (overhead) of the burst data 100 and generating various timing signals 500.

【００１２】[0012]

【発明が解決しようとする課題】図５に示した如く、デ
ィジタルＰＬＬを搭載したバーストデータ受信装置にお
いては、高い周波数精度が要求され、かつジッタも許容
されないような場合に、高精度の固定発振器８と、ジッ
タ抑圧のためのＶＣＸＯ１１とを搭載することが必要と
なり、よって実装部品が増大し、かつ高価なシステムに
なるという欠点がある。As shown in FIG. 5, in a burst data receiving device equipped with a digital PLL, a high precision fixed oscillator is required when high frequency precision is required and jitter is not allowed. 8 and the VCXO 11 for suppressing the jitter are required to be mounted, so that the number of mounting components increases and the system becomes expensive.

【００１３】本発明の目的は、高いクロック精度とディ
ジタルＰＬＬの選択クロックのジッタ吸収機能とを維持
しつつ、小型でかつ低価格のバーストデータ受信装置を
提供することである。An object of the present invention is to provide a small-sized and low-priced burst data receiving device while maintaining a high clock accuracy and a jitter absorption function of a selected clock of a digital PLL.

【００１４】[0014]

【課題を解決するための手段】本発明によれば、多相ク
ロックを用いて入力バーストデータをサンプリングし、
これらサンプリング結果に基づき前記多相クロックのな
かから前記バーストデータの識別のために最適な位相を
有するクロックを選択し、この選択クロックを用いて前
記バーストデータの識別をなすようにしたディジタルＰ
ＬＬ回路と、前記選択クロックを分周してこの分周出力
に基づいて前記電圧制御発振器の制御を行うようにした
アナログＰＬＬ回路と、前記ディジタルＰＬＬ回路によ
る前記バーストデータの識別結果を前記電圧制御発振器
の出力によりリタイミングするリタイミング回路とを含
むバーストデータ受信装置であって、前記バーストデー
タのオーバヘッドの受信位相とその受信期待位相との差
を検出してその位相差に応じて前記電圧制御発振器への
制御電圧の制御をなす制御手段を含み、前記電圧制御発
振器の出力を、前記ディジタルＰＬＬ回路の動作源とな
る前記多相クロックの生成源としたことを特徴とするバ
ーストデータ受信装置が得られる。According to the present invention, input burst data is sampled using a polyphase clock,
Based on these sampling results, a clock having an optimum phase for identifying the burst data is selected from the multi-phase clocks, and the selected clock is used to identify the burst data.
An LL circuit, an analog PLL circuit that divides the selected clock and controls the voltage controlled oscillator based on the divided output, and a result of discriminating the burst data by the digital PLL circuit. A burst data receiving device including a retiming circuit for retiming according to the output of an oscillator, wherein the difference between the reception phase of the overhead of the burst data and its expected reception phase is detected, and the voltage control is performed according to the phase difference. A burst data receiving apparatus including control means for controlling a control voltage to an oscillator, wherein the output of the voltage controlled oscillator is a generation source of the multiphase clock which is an operation source of the digital PLL circuit. can get.

【００１５】そして、前記制御手段は、前記選択クロッ
クの分周出力のデューティを前記位相差に応じて制御す
るようにしたことを特徴とし、また前記選択クロックの
位相変化量を一定周期でカウントするアップダウンカウ
ンタを更に含み、前記制御手段は、前記位相差に加えて
前記カウンタの出力に応じて前記デューティを制御する
ようにしたことを特徴とする。また、前記アナログＰＬ
Ｌ回路は、前記選択クロックを分周する分周器と、この
分周出力を入力とするＬＰＦとを有し、このＬＰＦの出
力を前記電圧制御発振器の制御電圧とすることを特徴と
する。The control means controls the duty of the divided output of the selected clock according to the phase difference, and counts the phase change amount of the selected clock in a constant cycle. An up-down counter is further included, and the control means controls the duty according to the output of the counter in addition to the phase difference. In addition, the analog PL
The L circuit has a frequency divider that divides the selected clock and an LPF that receives the divided output as an input, and the output of the LPF is a control voltage of the voltage controlled oscillator.

【００１６】本発明の作用を述べる。バーストデータの
ＯＨ( オーバヘッド) の受信位相とその受信期待位相と
の差を検出して、その位相差に応じてアナログＰＬＬ回
路の電圧制御発振器への制御電圧の制御をなす様に構成
する。具体的には、ディジタルＰＬＬ回路の選択クロッ
クに同期して電圧制御発振器の出力制御をなすアナログ
ＰＬＬ回路において、上述のＯＨの位相差に応じて当該
選択クロックの分周出力のデューティの制御を行って、
このデューティ制御された選択クロックを、ＬＰＦを通
すことにより得られた制御電圧を用いて、電圧制御発振
器の制御を行うように構成する。これにより、本発明の
上記目的を達成することが可能となる。The operation of the present invention will be described. The configuration is such that the difference between the reception phase of OH (overhead) of burst data and its expected reception phase is detected, and the control voltage to the voltage controlled oscillator of the analog PLL circuit is controlled according to the phase difference. Specifically, in the analog PLL circuit that controls the output of the voltage controlled oscillator in synchronization with the selected clock of the digital PLL circuit, the duty of the divided output of the selected clock is controlled according to the phase difference of OH described above. hand,
The duty-controlled selection clock is configured to control the voltage-controlled oscillator by using the control voltage obtained by passing the LPF. This makes it possible to achieve the above object of the present invention.

【００１７】[0017]

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を用いて説明する。図１は本発明の一実施例の
構成を示すブロック図であり、図５と同等部分は同一符
号により示している。図５と相違する部分についてのみ
述べると、デューティ調整回路１３が付加されており、
分周回路９−３の分周出力４０２のデューティを制御す
るためのデューティ制御信号５０２が出力されるように
なっている。このデューティ調整回路１３はＯＨ検出タ
イミング生成回路７の出力５０１を入力として、デュー
ティー制御信号５０２を生成するものである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and the same portions as those in FIG. 5 are designated by the same reference numerals. Explaining only parts different from FIG. 5, a duty adjusting circuit 13 is added,
A duty control signal 502 for controlling the duty of the frequency division output 402 of the frequency division circuit 9-3 is output. The duty adjustment circuit 13 receives the output 501 of the OH detection timing generation circuit 7 as an input and generates a duty control signal 502.

【００１８】このＯＨ検出タイミング生成回路７は、１
回目のバーストフレームの受信時にそのＯＨを検出し、
この検出タイミングに応答してクロック２０２を計数す
るカウンタを有しており、このカウンタにより、次のフ
レームで受信するはずのＯＨの位相（受信期待位相）
と、実際にＯＨを検出した位相との差を、ＯＨ位相差情
報５０１としてデューティ調整回路１３へ出力するもの
である。デューティ調整回路１３は、このＯＨ位相差情
報５０１に基づいてデューティ制御信号５０２を分周回
路９−３へ出力する。分周回路９−３は、このデューテ
ィ制御信号５０２に基づき分周パルス４０２のデューテ
ィを、ＯＨ検出タイミング生成回路７におけるＯＨ受信
位相の位相差が“０”になる様変更制御するのである。This OH detection timing generation circuit 7 has
OH is detected when the second burst frame is received,
It has a counter that counts the clock 202 in response to this detection timing, and this counter causes the phase of the OH to be received in the next frame (reception expected phase).
Then, the difference between the detected phase and the actual phase of OH is output to the duty adjustment circuit 13 as OH phase difference information 501. The duty adjusting circuit 13 outputs the duty control signal 502 to the frequency dividing circuit 9-3 based on the OH phase difference information 501. The frequency dividing circuit 9-3 controls the duty of the frequency dividing pulse 402 based on the duty control signal 502 so that the phase difference of the OH reception phase in the OH detection timing generation circuit 7 becomes "0".

【００１９】なお、図１におけるアナログＰＬＬ部１５
においては、図５における分周回路９−１、９−２及び
位相比較回路１０を削除し、分周回路９−３を設けて、
選択クロック２０２をこの分周回路９−３へ供給してこ
の分周出力４０２をＬＰＦ１２へ供給するようにしてい
る。また、ＶＣＸＯ１１の出力２０３を多相クロック生
成回路２のクロック生成源としている。他の構成は図５
のそれと同じであるもとする。The analog PLL unit 15 in FIG.
5, the frequency dividing circuits 9-1 and 9-2 and the phase comparison circuit 10 in FIG. 5 are deleted, and the frequency dividing circuit 9-3 is provided.
The selected clock 202 is supplied to the frequency dividing circuit 9-3 and the frequency divided output 402 is supplied to the LPF 12. The output 203 of the VCXO 11 is used as the clock generation source of the multiphase clock generation circuit 2. Other configurations are shown in FIG.
It is the same as that of.

【００２０】図１の構成の具体的な動作を図２のタイム
チャートを用いて説明する。最初、分周回路９−３の分
周パルス４０２は、デュ−ティ５０％のパルスを出力し
ているものとする。また、ＶＣＸＯ１１の制御電圧４０
０は分周パルス４０２をＬＰＦ１２にて平滑したのもで
あってＶＣＸＯ１１のほぼ中心電圧となっており、ＶＣ
ＸＯ１１は中心周波数付近で発振している。A specific operation of the configuration of FIG. 1 will be described with reference to the time chart of FIG. First, it is assumed that the divided pulse 402 of the frequency dividing circuit 9-3 outputs a pulse with a duty of 50%. In addition, the control voltage 40 of the VCXO 11
Reference numeral 0 indicates that the divided pulse 402 is smoothed by the LPF 12, which is almost the center voltage of the VCXO 11,
XO11 oscillates near the center frequency.

【００２１】１回目のバーストフレームのＯＨ受信をト
リガに、ＯＨ検出タイミング生成回路７にて１フレーム
周期をカウントし、次のフレームのＯＨ受信期待位相
と、実際にＯＨを検出した位相差を計測する。第２フレ
ームのＯＨ受信は、内部カウンタによる計測よりも実際
のＯＨ受信の方が遅かった場合を示している。言い替え
ると、ＶＣＸＯ１１の周波数が伝送路周波数よりも早い
ことを示している。このため、第２フレームでは分周パ
ルス４０２のデューティの“Ｈ”の幅を減らし、ＶＣＸ
Ｏ１１の制御電圧４００の電圧を下げ、ＶＣＸＯ１１の
発振周波数を下げている。Triggered by the OH reception of the first burst frame, the OH detection timing generation circuit 7 counts one frame period, and measures the phase difference between the OH reception expected phase of the next frame and the actual OH detection phase. To do. The OH reception of the second frame shows the case where the actual OH reception is later than the measurement by the internal counter. In other words, the frequency of the VCXO 11 is higher than the transmission line frequency. Therefore, in the second frame, the width of the duty “H” of the divided pulse 402 is reduced and the VCX
The control voltage 400 of O11 is lowered to lower the oscillation frequency of VCXO11.

【００２２】第３フレーム目のＯＨ受信では、内部カウ
ンタによる計測よりもＯＨ受信位相が早かった場合を示
している。言い替えると、ＶＣＸＯ１１の周波数が伝送
路周波数よりも若干低かったことを示している。このた
め、第３フレームでは分周パルス４０２のデューティの
“Ｈ”の幅を若干増やし、ＶＣＸＯ１１の制御電圧４０
０の電圧を若干上げ、発振周波数を若干上げている。In the OH reception of the third frame, the case where the OH reception phase is earlier than the measurement by the internal counter is shown. In other words, it indicates that the frequency of the VCXO 11 was slightly lower than the transmission line frequency. Therefore, in the third frame, the width of the duty “H” of the divided pulse 402 is slightly increased, and the control voltage 40 of the VCXO 11 is increased.
The voltage of 0 is raised a little and the oscillation frequency is raised a little.

【００２３】以上の制御を数フレームに渡って行うこと
によって、最終的にＶＣＸＯ１１の発振周波数が伝送路
周波数と一致するところ、すなわち、ＯＨ検出タイミン
グ生成回路７におけるＯＨ受信位相位相差が“０”にな
るところで収束する。By performing the above control over several frames, the oscillation frequency of the VCXO 11 finally coincides with the transmission line frequency, that is, the OH reception phase difference in the OH detection timing generation circuit 7 is "0". Converges at.

【００２４】本構成例においては、バーストデータを受
信するフレーム単位では、ＶＣＸＯ１１は固定発振器と
して振る舞いつつ、複数のフレームにまたがった長いス
パンでは、ＶＣＸＯとしての動作を行うという特徴があ
り、従来では、固定発振器とＶＣＸＯの２つが必要であ
った構成に対して、ＶＣＸＯ１個にて、固定発振器とし
ての役割とＶＣＸＯとしての役割を共存させている。In this configuration example, the VCXO 11 behaves as a fixed oscillator in a frame unit for receiving burst data, but operates as a VCXO in a long span across a plurality of frames. In contrast to the configuration that required two fixed oscillators and VCXOs, one VCXO coexists the role as a fixed oscillator and the role as a VCXO.

【００２５】従来の技術との比較で考えると、図５の従
来技術の構成のままで固定発振器８を取り去り、ＶＣＸ
Ｏ１１の出力を多相クロック生成回路２のクロック源に
も併用しても良いと考えられが、次に述べる様な問題が
ある。アナログＰＬＬ部１５の内の位相比較器１０は、
一般的には、ＥＸ−ＯＲ（排他的論理和）型や、セット
／リセット型であり、それぞれ異なるクロック源から同
一周期に分周した波形同士を位相比較して位相差を検出
し、後段のＬＰＦ１２の平滑機能により位相差を電位に
変換して周波数を変更し、二つの分周波形が一定の位相
関係に収束する様に設計される。Considering the comparison with the conventional technique, the fixed oscillator 8 is removed with the configuration of the conventional technique shown in FIG.
It is considered that the output of O11 may be used also as the clock source of the multi-phase clock generation circuit 2, but there is a problem as described below. The phase comparator 10 in the analog PLL unit 15 is
Generally, it is an EX-OR (exclusive OR) type or a set / reset type, which compares phases of waveforms divided in the same cycle from different clock sources to detect a phase difference and detects the phase difference. The smoothing function of the LPF 12 converts the phase difference into an electric potential to change the frequency so that the two divided waveforms converge to a constant phase relationship.

【００２６】前述の様にＶＣＸＯ１１の出力を多相クロ
ック生成回路２のクロック源と併用してしまうと、二つ
の分周回路の分周元クロックが同一のクロックとなり、
電源投入時等の初期条件によっては分周回路の分周開始
位相が異なってしまった場合、アナログＰＬＬ部１５は
系として収束せず発散してしまうことになる。If the output of the VCXO 11 is used together with the clock source of the multi-phase clock generation circuit 2 as described above, the frequency division source clocks of the two frequency division circuits become the same clock,
If the frequency division start phase of the frequency divider circuit differs depending on the initial conditions such as when the power is turned on, the analog PLL unit 15 does not converge as a system and diverges.

【００２７】そこで、本発明では、アナログＰＬＬ部と
してＯＨ検出タイミング生成回路７にて、バーストデー
タ受信フレーム単位でのＯＨ位相情報５０１を元に、デ
ューティ調整回路１３を介して分周回路９−３のデュー
ティを変更するという手段を用いていることが一つの特
徴である。Therefore, in the present invention, in the OH detection timing generation circuit 7 as an analog PLL unit, the frequency dividing circuit 9-3 is provided via the duty adjusting circuit 13 based on the OH phase information 501 in burst data reception frame units. One of the features is that the means for changing the duty of is used.

【００２８】図１の実施例では、ＶＣＸＯ１１の制御が
バーストデータ受信時のＯＨ位相情報のみによるため、
バーストデータ受信周期でＶＣＸＯ１１が補正されるこ
とになる。従って、一般的にＶＣＸＯ１１が伝送路周波
数と一致するまでの収束時間が長くなると考えられる。
これが許容されないシステムの場合を考慮して、図３に
本発明の他の実施例の構成を示す。図３において、図１
と同等部分は同一符号にて示している。In the embodiment of FIG. 1, since the control of the VCXO 11 depends only on the OH phase information at the time of receiving the burst data,
The VCXO 11 is corrected in the burst data reception cycle. Therefore, it is generally considered that the convergence time until the VCXO 11 matches the transmission line frequency becomes long.
Considering the case of a system in which this is not allowed, FIG. 3 shows the configuration of another embodiment of the present invention. In FIG. 3, FIG.
The same parts as are indicated by the same reference numerals.

【００２９】図３の構成例では、図１の構成例に、更に
アップダウンカウンタ１７を付加している。このアップ
タウンカウン１７には、ディジタルＰＬＬ部１６内の位
相検出回路３から出力されるクロック選択信号５０３が
入力されている。アップダウンカウンタ１７は前述のク
ロック選択信号５０３の変化に基づきクロックの選択位
相の変化量を一定周期でカウントする。このカウントし
た結果をクロック位相遷移情報５０４としてデューティ
調整回路１３に出力する。In the configuration example of FIG. 3, an up / down counter 17 is further added to the configuration example of FIG. The clock selection signal 503 output from the phase detection circuit 3 in the digital PLL unit 16 is input to the uptown county 17. The up / down counter 17 counts the change amount of the selected phase of the clock in a constant cycle based on the change of the clock selection signal 503 described above. The counted result is output to the duty adjustment circuit 13 as the clock phase transition information 504.

【００３０】デューティ調整回路１３では、クロック位
相遷移情報５０４とＯＨ検出位相情報５０１との二つの
情報に応じてデューティ制御信号５０２を生成する。す
なわち、本構成例におけるデューティ調整回路１３は、
バーストデータ受信中のディジタルＰＬＬ部１６におけ
クロック引き込み過程と、バーストデータ受信周期の位
相ずれの二つの情報により、ＶＣＸＯ１１の周波数を引
き込ませるので、比較的早くＶＣＸＯ１１の周波数と伝
送路周波数が一致することになる。The duty adjusting circuit 13 generates the duty control signal 502 according to two pieces of information, that is, the clock phase transition information 504 and the OH detection phase information 501. That is, the duty adjustment circuit 13 in this configuration example
Since the frequency of the VCXO 11 is pulled in by the information of the clock pulling process in the digital PLL unit 16 during the reception of the burst data and the phase shift of the burst data receiving cycle, the frequency of the VCXO 11 and the transmission line frequency match relatively quickly. It will be.

【００３１】図３に示した本発明の他の実施例の具体的
な動作を図４のタイムチャートを用いて説明する。最
初、分周回路９−３の分周パルス４０２は、図１の実施
例と同じく、デュ−ティ５０％のパルスを出力してい
る。１回目のバーストデータ受信中に、アップダウンカ
ウンタ１７では、一定周期で多相クロックの位相遷移状
況をカウントし、クロック位相遷移情報５０４の例とし
て「＋８」、「＋５」、「＋３」を順次出力したとす
る。The specific operation of another embodiment of the present invention shown in FIG. 3 will be described with reference to the time chart of FIG. First, the divided pulse 402 of the frequency dividing circuit 9-3 outputs a pulse with a duty of 50% as in the embodiment of FIG. During the first burst data reception, the up / down counter 17 counts the phase transition status of the multi-phase clock at a constant cycle, and sequentially indicates “+8”, “+5”, and “+3” as an example of the clock phase transition information 504. Suppose that you output.

【００３２】ここでは、多相クロック２０１の位相遷移
情報については、現在選択している相よりも時間的に遅
い位相のクロックを選択した場合は「＋１」をカウント
し、時間的に早い位相のクロックを選択した場合は「−
１」をカウントするものとして仮に定義した。Here, regarding the phase transition information of the multi-phase clock 201, when a clock having a phase later in time than the currently selected phase is selected, "+1" is counted, and the phase transition information of the phase earlier in time is counted. If you select a clock,
It was tentatively defined as counting "1".

【００３３】ここで、図４の例では、いずれも多相クロ
ックの選択において、順次遅い相のクロックを選択して
いったということになる。遅い相を順次選択したという
ことは、ＶＣＸＯ１１の平均周波数が伝送路周波数より
も早いことを示している。従って、ＶＣＯＸ１１の制御
電圧を下げる目的で、分周回路９−３の分周期パルス４
０２のデューティの“Ｈ”の幅を順次減少させる制御を
行う。また、図１の実施例と同じ様に、ＯＨ検出タイミ
ング検出回路７で次のバーストの受信ＯＨ位相情報によ
り、デューティ調整部１３に対して微調整を行なってい
る。Here, in the example of FIG. 4, it means that in the selection of the multiphase clocks, the clocks of the later phases are sequentially selected. The fact that the slow phases are sequentially selected indicates that the average frequency of the VCXO 11 is faster than the transmission line frequency. Therefore, for the purpose of lowering the control voltage of the VCOX 11, the frequency division pulse 4 of the frequency dividing circuit 9-3 is used.
The control is performed to sequentially decrease the width of the duty “H” of 02. Further, as in the embodiment of FIG. 1, the OH detection timing detection circuit 7 finely adjusts the duty adjustment unit 13 based on the received OH phase information of the next burst.

【００３４】以上の様に本実施例では、バーストデータ
受信中の多相クロックの位相遷移情報と共に、バースト
データ受信周期の位相ずれの二つの情報により、ＶＣＸ
Ｏ１１の周波数を引き込ませるので、比較的早くＶＣＸ
Ｏ１１の周波数と伝送路周波数が一致することが可能と
なる。As described above, in this embodiment, the VCX is obtained by the phase transition information of the multi-phase clock during the reception of the burst data and the two information of the phase shift of the burst data reception cycle.
Since the frequency of O11 is pulled in, VCX
It becomes possible for the frequency of O11 and the transmission line frequency to match.

【００３５】この図２の実施例では、ＶＣＸＯ１１はバ
ーストデータ受信中はＶＣＸＯとして動作し、バースト
データとバーストデータの間の無信号期間中は固定発振
器として動作するという性格を有すると共に、複数のフ
レームにまたがった長いスパンでＶＣＸＯ１１の微調整
を可能とするという特徴がある。In the embodiment shown in FIG. 2, the VCXO 11 operates as a VCXO during reception of burst data, and operates as a fixed oscillator during a no-signal period between burst data, and also has a plurality of frames. It has the feature that it enables fine adjustment of the VCXO 11 with a long span that spans over.

【００３６】[0036]

【発明の効果】以上述べたように、本発明によれば、従
来では、固定発振器とＶＣＸＯの２個の発振器を必要と
した構成に対して、固定発振器を削減することが可能と
なるという効果がある。そのために、高い周波数精度が
要求されるディジタルＰＬＬを用いたバーストデータ受
信装置において、高いクロック精度とディジタルＰＬＬ
のジッタを吸収機能を維持したまま、小型／経済的にバ
ーストデータ受信回路を提供することが可能となる。As described above, according to the present invention, it is possible to reduce the number of fixed oscillators as compared with the conventional configuration that requires two oscillators, a fixed oscillator and a VCXO. There is. Therefore, in a burst data receiving device using a digital PLL that requires high frequency accuracy, high clock accuracy and digital PLL are used.
It is possible to provide a burst data receiving circuit in a compact / economical manner while maintaining its jitter absorbing function.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の構成を示す図である。FIG. 1 is a diagram showing a configuration of an exemplary embodiment of the present invention.

【図２】図１の構成の動作を説明するためのタイミング
チャートである。FIG. 2 is a timing chart for explaining the operation of the configuration of FIG.

【図３】本発明の他の実施例の構成を示す図である。FIG. 3 is a diagram showing a configuration of another embodiment of the present invention.

【図４】図３の構成の動作を説明するためのタイミング
チャートである。FIG. 4 is a timing chart for explaining the operation of the configuration of FIG.

【図５】従来技術を説明するための図である。FIG. 5 is a diagram for explaining a conventional technique.

【符号の説明】[Explanation of symbols]

１ データサンプリング回路 ２ 多相クロック生成回路 ３ 位相検出回路 ４ クロック選択回路 ５ データ識別リタイミング回路 ６ ＦＩＦＯ（ファーストイン・ファーストアウト） ７ ＯＨ検出タイミング生成回路 ９−３ 分周回路 １１ ＶＣＸＯ １２ ＬＰＦ（ローパスフィルタ） １３ デューティ調整回路 １５ アナログＰＬＬ部 １６ ディジタルＰＬＬ部 １７ アップダウンカウンタ 1 Data sampling circuit 2 Multi-phase clock generation circuit 3 Phase detection circuit 4 clock selection circuit 5 Data identification retiming circuit 6 FIFO (First In First Out) 7 OH detection timing generation circuit 9-3 Frequency divider 11 VCXO 12 LPF (low pass filter) 13 Duty adjustment circuit 15 Analog PLL block 16 Digital PLL section 17 up-down counter

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 多相クロックを用いて入力バーストデー
タをサンプリングし、これらサンプリング結果に基づき
前記多相クロックのなかから前記バーストデータの識別
のためのクロックを選択し、この選択クロックを用いて
前記バーストデータの識別をなすようにしたディジタル
ＰＬＬ回路と、前記選択クロックを分周してこの分周出
力に基づいて前記電圧制御発振器の制御を行うようにし
たアナログＰＬＬ回路と、前記ディジタルＰＬＬ回路に
よる前記バーストデータの識別結果を前記電圧制御発振
器の出力によりリタイミングするリタイミング回路とを
含むバーストデータ受信装置であって、 前記バーストデータのオーバヘッドの受信位相とその受
信期待位相との差を検出してその位相差に応じて前記電
圧制御発振器への制御電圧の制御をなす制御手段を含
み、前記電圧制御発振器の出力を、前記ディジタルＰＬ
Ｌ回路の動作源となる前記多相クロックの生成源とした
ことを特徴とするバーストデータ受信装置。1. The input burst data is sampled using a polyphase clock, a clock for identifying the burst data is selected from the polyphase clocks based on the sampling results, and the selected clock is used to select the clock. A digital PLL circuit for identifying burst data, an analog PLL circuit for dividing the selected clock and controlling the voltage controlled oscillator based on the divided output, and the digital PLL circuit. A burst data receiving device including a retiming circuit for retiming the identification result of the burst data by an output of the voltage controlled oscillator, the burst data receiving device detecting a difference between a reception phase of an overhead of the burst data and an expected reception phase thereof. Control of the control voltage to the voltage controlled oscillator according to its phase difference Includes eggplant control means, the output of the voltage controlled oscillator, said digital PL
A burst data receiving device, characterized in that the burst data receiving device is used as a generation source of the multiphase clock as an operation source of an L circuit. 【請求項２】 前記制御手段は、前記選択クロックの分
周出力のデューティを前記位相差に応じて制御するよう
にしたことを特徴とする請求項１記載のバーストデータ
受信装置。2. The burst data receiving apparatus according to claim 1, wherein the control means controls the duty of the divided output of the selected clock according to the phase difference. 【請求項３】 前記選択クロックの位相変化量を一定周
期でカウントするアップダウンカウンタを更に含み、前
記制御手段は、前記位相差に加えて前記カウンタの出力
に応じて前記デューティを制御するようにしたことを特
徴とする請求項２記載のバーストデータ受信装置。3. An up / down counter that counts a phase change amount of the selected clock in a constant cycle is further included, and the control means controls the duty according to the output of the counter in addition to the phase difference. The burst data receiving device according to claim 2, wherein 【請求項４】 前記アナログＰＬＬ回路は、前記選択ク
ロックを分周する分周器と、この分周出力を入力とする
ＬＰＦとを有し、このＬＰＦの出力を前記電圧制御発振
器の制御電圧とすることを特徴とする請求項１〜３いず
れか記載のバーストデータ受信装置。4. The analog PLL circuit includes a frequency divider that divides the selected clock and an LPF that receives the divided output as an input, and the output of the LPF is the control voltage of the voltage controlled oscillator. The burst data receiving device according to any one of claims 1 to 3, wherein