JP2003283476A - Burst data receiver - Google Patents
Burst data receiverInfo
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はバーストデータ受信
装置に関し、特に多相クロックのなかから適宜最適位相
のクロックを選択して受信バーストデータの識別再生を
なすようにしたディジタルPLL回路を有するバースト
データ受信装置の改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a burst data receiver, and more particularly to a burst data having a digital PLL circuit for selecting and selecting a clock having an optimum phase from multi-phase clocks to identify and reproduce the received burst data. The present invention relates to improvement of a receiving device.
【0002】[0002]
【従来の技術】ディジタルPLL回路を用いたバースト
データ受信装置が、特開平8−237117号公報や特
開平11−261546号公報等に開示されている。こ
のディジタルPLL回路は、バースト信号の受信時に基
準となるクロックを取得して、この取得した基準クロッ
クの位相に基づいて受信したバーストデータの位相同期
(データ識別)を行うようにしたものである。2. Description of the Related Art A burst data receiving device using a digital PLL circuit is disclosed in Japanese Patent Laid-Open No. 8-237117 and Japanese Patent Laid-Open No. 11-261546. This digital PLL circuit acquires a reference clock when a burst signal is received, and performs phase synchronization (data identification) of the received burst data based on the phase of the acquired reference clock.
【0003】この様なディジタルPLL回路の基本構成
及び動作について、図5に示したディジタルPLL部1
6を参照して簡単に説明する。このディジタルPLL部
16の主要構成は受信バーストデータ100を多相クロ
ック生成回路2からの多相クロック201によりサンプ
リングするデータサンプリング回路1と、これ等サンプ
リング結果101に基づいてバーストデータ100のビ
ット位相を検出し、この検出結果に応じて、多相クロッ
ク201のなかから最適位相を有するクロックを選択す
るための位相検出回路3及びクロック選択回路4と、こ
の選択されたクロック202を基にサンプリングデータ
101の識別再生を行うデータ識別リタイミング回路5
とからなっている。Regarding the basic configuration and operation of such a digital PLL circuit, the digital PLL unit 1 shown in FIG.
A brief description will be given with reference to FIG. The main configuration of the digital PLL unit 16 is a data sampling circuit 1 for sampling the received burst data 100 with a polyphase clock 201 from a polyphase clock generation circuit 2 and a bit phase of the burst data 100 based on these sampling results 101. A phase detection circuit 3 and a clock selection circuit 4 for detecting and selecting a clock having an optimum phase from the multiphase clocks 201 according to the detection result, and sampling data 101 based on the selected clock 202. Data identification retiming circuit 5 for performing identification reproduction
It consists of
【0004】なお、固定発振器8は多相クロック生成回
路2の多相クロック生成源200となる発振器である。The fixed oscillator 8 is an oscillator serving as the multiphase clock generation source 200 of the multiphase clock generation circuit 2.
【0005】この様なディジタルPLL回路において、
高いクロック精度が要求されるシステムでは、多相クロ
ックを生成する元となる高精度の固定発振器8を用いる
ことが必要となる。高いクロック精度が要求される場合
とは、例えば、通信中において、バーストデータを受信
していない無信号期間中では、固定発振器の周波数で自
走することになるので、伝送路周波数と固定発振器によ
る自走周波数との位相ずれがあまり許容されない場合で
ある。In such a digital PLL circuit,
In a system that requires high clock accuracy, it is necessary to use a high-precision fixed oscillator 8 that is a source of generating a multiphase clock. When high clock accuracy is required, for example, during communication, during a no-signal period during which burst data is not being received, it will be free-running at the fixed oscillator frequency. This is a case where the phase shift from the free-running frequency is not allowed so much.
【0006】特開平11−261546号公報では、こ
のバーストデータを受信していない期間での周波数偏差
を抑圧するための改善が行われているが、バースト受信
中のクロック選択情報を記憶しておき、これを再生する
ことにより、バーストデータを受信していないときのデ
ータ送信用クロックとするようになっており、よって、
送信データにクロックを適宜選択したときのジッタを含
むことになる。例えば、バーストデータのビットレート
が高速になった場合に、このジッタが許容できない場合
がある。[0006] In JP-A-11-261546, there is an improvement for suppressing the frequency deviation in the period when the burst data is not received, but the clock selection information during the burst reception is stored. , By reproducing this, it becomes a clock for data transmission when burst data is not received, therefore,
Jitter when the clock is appropriately selected is included in the transmission data. For example, when the bit rate of burst data becomes high, this jitter may not be acceptable.
【0007】いずれにしても、この様なディジタルPL
L回路では、常に入力データに追従するように、多相ク
ロックから最適な位相を有するクロックが選択されるよ
うになっているために、選択後のクロックには、ジッタ
が含まれることになる。バーストデータを受信し、デー
タを更に下流側の装置へ渡す際にこのジッタが許容され
ないシステムにおいては、ジックを吸収するために、更
に別途VCXO等によるアナログPLL回路を搭載する
ことになる。In any case, such a digital PL
In the L circuit, the clock having the optimum phase is selected from the multi-phase clocks so as to always follow the input data. Therefore, the selected clock contains jitter. In a system that does not allow this jitter when receiving burst data and passing the data to a device on the further downstream side, an analog PLL circuit such as a VCXO is additionally mounted in order to absorb the jitter.
【0008】図5には、上述したディジタルPLL部1
6を搭載し、更に当該アナログPLL部15をも搭載し
たバーストデータ受信装置のブロック図が示されてい
る。先に説明したディジタルPLL部16の動作クロッ
ク源となる多相クロック201のクロック源として、高
精度の固定発振器8が設けられており、バーストデータ
を受信していない期間の周波数偏差を抑圧し、かつディ
ジタルPLL部16内のクロック選択回路4の選択後の
クロック202は、多相クロック201のなかから一つ
を適宜選択したものであってジッタを含んでいることに
なる。FIG. 5 shows the digital PLL unit 1 described above.
6 is a block diagram of a burst data receiving device in which the analog PLL unit 15 is also mounted. A highly accurate fixed oscillator 8 is provided as a clock source of the multi-phase clock 201 which is the operation clock source of the digital PLL unit 16 described above, and suppresses the frequency deviation during the period in which burst data is not received, Further, the clock 202 selected by the clock selection circuit 4 in the digital PLL unit 16 is one appropriately selected from the multi-phase clocks 201, and thus contains jitter.
【0009】そこで、VCXO11を含むアナログPL
L部15とFIFO6とを追加して、選択クロック20
2のジッタ除去を図っているのである。すなわち、選択
クロック202を分周回路9−1により分周して位相比
較器10の一入力301とし、その他入力には、VCX
O(電圧制御発振器)11の出力203の分周回路9−
2による分周出力302を用いている。この位相比較器
10の位相比較出力401はLPF(ローパスフィル
タ)12を介してVCXO11の制御電圧400とな
る。Therefore, an analog PL including the VCXO11
The L clock 15 and the FIFO 6 are added to select the selected clock 20.
It is intended to remove the jitter of 2. That is, the selected clock 202 is divided by the frequency dividing circuit 9-1 to be one input 301 of the phase comparator 10, and the other input is VCX.
Frequency divider circuit 9 for output 203 of O (voltage controlled oscillator) 11
The frequency division output 302 by 2 is used. The phase comparison output 401 of the phase comparator 10 becomes the control voltage 400 of the VCXO 11 via the LPF (low pass filter) 12.
【0010】このVCXO11の出力203をリタイミ
ング用のFIFO6の読出しクロックとして用い、その
書込みクロックにはクロック選択回路4による選択クロ
ック202が用いられている。こうすることにより、ジ
ッタを含む選択クロック202に同期してFIFO6へ
書込まれたディジタルPLL部16の出力102は、ジ
ッタが完全に除かれたアナログPLL部15のクロック
出力203により読出されて、クロック乗せ換え(リタ
イミング)が行われることになるのである。The output 203 of the VCXO 11 is used as a read clock of the FIFO 6 for retiming, and the select clock 202 by the clock selection circuit 4 is used as its write clock. By doing so, the output 102 of the digital PLL unit 16 written to the FIFO 6 in synchronization with the selected clock 202 including jitter is read by the clock output 203 of the analog PLL unit 15 from which jitter is completely removed, Clock replacement (retiming) will be performed.
【0011】なお、OH検出タイミング生成回路7は、
バーストデータ100のOH(オーバーヘッド)を検出
して各種タイミング信号500を生成する機能を有して
いる。The OH detection timing generation circuit 7 is
It has a function of detecting OH (overhead) of the burst data 100 and generating various timing signals 500.
【0012】[0012]
【発明が解決しようとする課題】図5に示した如く、デ
ィジタルPLLを搭載したバーストデータ受信装置にお
いては、高い周波数精度が要求され、かつジッタも許容
されないような場合に、高精度の固定発振器8と、ジッ
タ抑圧のためのVCXO11とを搭載することが必要と
なり、よって実装部品が増大し、かつ高価なシステムに
なるという欠点がある。As shown in FIG. 5, in a burst data receiving device equipped with a digital PLL, a high precision fixed oscillator is required when high frequency precision is required and jitter is not allowed. 8 and the VCXO 11 for suppressing the jitter are required to be mounted, so that the number of mounting components increases and the system becomes expensive.
【0013】本発明の目的は、高いクロック精度とディ
ジタルPLLの選択クロックのジッタ吸収機能とを維持
しつつ、小型でかつ低価格のバーストデータ受信装置を
提供することである。An object of the present invention is to provide a small-sized and low-priced burst data receiving device while maintaining a high clock accuracy and a jitter absorption function of a selected clock of a digital PLL.
【0014】[0014]
【課題を解決するための手段】本発明によれば、多相ク
ロックを用いて入力バーストデータをサンプリングし、
これらサンプリング結果に基づき前記多相クロックのな
かから前記バーストデータの識別のために最適な位相を
有するクロックを選択し、この選択クロックを用いて前
記バーストデータの識別をなすようにしたディジタルP
LL回路と、前記選択クロックを分周してこの分周出力
に基づいて前記電圧制御発振器の制御を行うようにした
アナログPLL回路と、前記ディジタルPLL回路によ
る前記バーストデータの識別結果を前記電圧制御発振器
の出力によりリタイミングするリタイミング回路とを含
むバーストデータ受信装置であって、前記バーストデー
タのオーバヘッドの受信位相とその受信期待位相との差
を検出してその位相差に応じて前記電圧制御発振器への
制御電圧の制御をなす制御手段を含み、前記電圧制御発
振器の出力を、前記ディジタルPLL回路の動作源とな
る前記多相クロックの生成源としたことを特徴とするバ
ーストデータ受信装置が得られる。According to the present invention, input burst data is sampled using a polyphase clock,
Based on these sampling results, a clock having an optimum phase for identifying the burst data is selected from the multi-phase clocks, and the selected clock is used to identify the burst data.
An LL circuit, an analog PLL circuit that divides the selected clock and controls the voltage controlled oscillator based on the divided output, and a result of discriminating the burst data by the digital PLL circuit. A burst data receiving device including a retiming circuit for retiming according to the output of an oscillator, wherein the difference between the reception phase of the overhead of the burst data and its expected reception phase is detected, and the voltage control is performed according to the phase difference. A burst data receiving apparatus including control means for controlling a control voltage to an oscillator, wherein the output of the voltage controlled oscillator is a generation source of the multiphase clock which is an operation source of the digital PLL circuit. can get.
【0015】そして、前記制御手段は、前記選択クロッ
クの分周出力のデューティを前記位相差に応じて制御す
るようにしたことを特徴とし、また前記選択クロックの
位相変化量を一定周期でカウントするアップダウンカウ
ンタを更に含み、前記制御手段は、前記位相差に加えて
前記カウンタの出力に応じて前記デューティを制御する
ようにしたことを特徴とする。また、前記アナログPL
L回路は、前記選択クロックを分周する分周器と、この
分周出力を入力とするLPFとを有し、このLPFの出
力を前記電圧制御発振器の制御電圧とすることを特徴と
する。The control means controls the duty of the divided output of the selected clock according to the phase difference, and counts the phase change amount of the selected clock in a constant cycle. An up-down counter is further included, and the control means controls the duty according to the output of the counter in addition to the phase difference. In addition, the analog PL
The L circuit has a frequency divider that divides the selected clock and an LPF that receives the divided output as an input, and the output of the LPF is a control voltage of the voltage controlled oscillator.
【0016】本発明の作用を述べる。バーストデータの
OH( オーバヘッド) の受信位相とその受信期待位相と
の差を検出して、その位相差に応じてアナログPLL回
路の電圧制御発振器への制御電圧の制御をなす様に構成
する。具体的には、ディジタルPLL回路の選択クロッ
クに同期して電圧制御発振器の出力制御をなすアナログ
PLL回路において、上述のOHの位相差に応じて当該
選択クロックの分周出力のデューティの制御を行って、
このデューティ制御された選択クロックを、LPFを通
すことにより得られた制御電圧を用いて、電圧制御発振
器の制御を行うように構成する。これにより、本発明の
上記目的を達成することが可能となる。The operation of the present invention will be described. The configuration is such that the difference between the reception phase of OH (overhead) of burst data and its expected reception phase is detected, and the control voltage to the voltage controlled oscillator of the analog PLL circuit is controlled according to the phase difference. Specifically, in the analog PLL circuit that controls the output of the voltage controlled oscillator in synchronization with the selected clock of the digital PLL circuit, the duty of the divided output of the selected clock is controlled according to the phase difference of OH described above. hand,
The duty-controlled selection clock is configured to control the voltage-controlled oscillator by using the control voltage obtained by passing the LPF. This makes it possible to achieve the above object of the present invention.
【0017】[0017]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を用いて説明する。図1は本発明の一実施例の
構成を示すブロック図であり、図5と同等部分は同一符
号により示している。図5と相違する部分についてのみ
述べると、デューティ調整回路13が付加されており、
分周回路9−3の分周出力402のデューティを制御す
るためのデューティ制御信号502が出力されるように
なっている。このデューティ調整回路13はOH検出タ
イミング生成回路7の出力501を入力として、デュー
ティー制御信号502を生成するものである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and the same portions as those in FIG. 5 are designated by the same reference numerals. Explaining only parts different from FIG. 5, a duty adjusting circuit 13 is added,
A duty control signal 502 for controlling the duty of the frequency division output 402 of the frequency division circuit 9-3 is output. The duty adjustment circuit 13 receives the output 501 of the OH detection timing generation circuit 7 as an input and generates a duty control signal 502.
【0018】このOH検出タイミング生成回路7は、1
回目のバーストフレームの受信時にそのOHを検出し、
この検出タイミングに応答してクロック202を計数す
るカウンタを有しており、このカウンタにより、次のフ
レームで受信するはずのOHの位相(受信期待位相)
と、実際にOHを検出した位相との差を、OH位相差情
報501としてデューティ調整回路13へ出力するもの
である。デューティ調整回路13は、このOH位相差情
報501に基づいてデューティ制御信号502を分周回
路9−3へ出力する。分周回路9−3は、このデューテ
ィ制御信号502に基づき分周パルス402のデューテ
ィを、OH検出タイミング生成回路7におけるOH受信
位相の位相差が“0”になる様変更制御するのである。This OH detection timing generation circuit 7 has
OH is detected when the second burst frame is received,
It has a counter that counts the clock 202 in response to this detection timing, and this counter causes the phase of the OH to be received in the next frame (reception expected phase).
Then, the difference between the detected phase and the actual phase of OH is output to the duty adjustment circuit 13 as OH phase difference information 501. The duty adjusting circuit 13 outputs the duty control signal 502 to the frequency dividing circuit 9-3 based on the OH phase difference information 501. The frequency dividing circuit 9-3 controls the duty of the frequency dividing pulse 402 based on the duty control signal 502 so that the phase difference of the OH reception phase in the OH detection timing generation circuit 7 becomes "0".
【0019】なお、図1におけるアナログPLL部15
においては、図5における分周回路9−1、9−2及び
位相比較回路10を削除し、分周回路9−3を設けて、
選択クロック202をこの分周回路9−3へ供給してこ
の分周出力402をLPF12へ供給するようにしてい
る。また、VCXO11の出力203を多相クロック生
成回路2のクロック生成源としている。他の構成は図5
のそれと同じであるもとする。The analog PLL unit 15 in FIG.
5, the frequency dividing circuits 9-1 and 9-2 and the phase comparison circuit 10 in FIG. 5 are deleted, and the frequency dividing circuit 9-3 is provided.
The selected clock 202 is supplied to the frequency dividing circuit 9-3 and the frequency divided output 402 is supplied to the LPF 12. The output 203 of the VCXO 11 is used as the clock generation source of the multiphase clock generation circuit 2. Other configurations are shown in FIG.
It is the same as that of.
【0020】図1の構成の具体的な動作を図2のタイム
チャートを用いて説明する。最初、分周回路9−3の分
周パルス402は、デュ−ティ50%のパルスを出力し
ているものとする。また、VCXO11の制御電圧40
0は分周パルス402をLPF12にて平滑したのもで
あってVCXO11のほぼ中心電圧となっており、VC
XO11は中心周波数付近で発振している。A specific operation of the configuration of FIG. 1 will be described with reference to the time chart of FIG. First, it is assumed that the divided pulse 402 of the frequency dividing circuit 9-3 outputs a pulse with a duty of 50%. In addition, the control voltage 40 of the VCXO 11
Reference numeral 0 indicates that the divided pulse 402 is smoothed by the LPF 12, which is almost the center voltage of the VCXO 11,
XO11 oscillates near the center frequency.
【0021】1回目のバーストフレームのOH受信をト
リガに、OH検出タイミング生成回路7にて1フレーム
周期をカウントし、次のフレームのOH受信期待位相
と、実際にOHを検出した位相差を計測する。第2フレ
ームのOH受信は、内部カウンタによる計測よりも実際
のOH受信の方が遅かった場合を示している。言い替え
ると、VCXO11の周波数が伝送路周波数よりも早い
ことを示している。このため、第2フレームでは分周パ
ルス402のデューティの“H”の幅を減らし、VCX
O11の制御電圧400の電圧を下げ、VCXO11の
発振周波数を下げている。Triggered by the OH reception of the first burst frame, the OH detection timing generation circuit 7 counts one frame period, and measures the phase difference between the OH reception expected phase of the next frame and the actual OH detection phase. To do. The OH reception of the second frame shows the case where the actual OH reception is later than the measurement by the internal counter. In other words, the frequency of the VCXO 11 is higher than the transmission line frequency. Therefore, in the second frame, the width of the duty “H” of the divided pulse 402 is reduced and the VCX
The control voltage 400 of O11 is lowered to lower the oscillation frequency of VCXO11.
【0022】第3フレーム目のOH受信では、内部カウ
ンタによる計測よりもOH受信位相が早かった場合を示
している。言い替えると、VCXO11の周波数が伝送
路周波数よりも若干低かったことを示している。このた
め、第3フレームでは分周パルス402のデューティの
“H”の幅を若干増やし、VCXO11の制御電圧40
0の電圧を若干上げ、発振周波数を若干上げている。In the OH reception of the third frame, the case where the OH reception phase is earlier than the measurement by the internal counter is shown. In other words, it indicates that the frequency of the VCXO 11 was slightly lower than the transmission line frequency. Therefore, in the third frame, the width of the duty “H” of the divided pulse 402 is slightly increased, and the control voltage 40 of the VCXO 11 is increased.
The voltage of 0 is raised a little and the oscillation frequency is raised a little.
【0023】以上の制御を数フレームに渡って行うこと
によって、最終的にVCXO11の発振周波数が伝送路
周波数と一致するところ、すなわち、OH検出タイミン
グ生成回路7におけるOH受信位相位相差が“0”にな
るところで収束する。By performing the above control over several frames, the oscillation frequency of the VCXO 11 finally coincides with the transmission line frequency, that is, the OH reception phase difference in the OH detection timing generation circuit 7 is "0". Converges at.
【0024】本構成例においては、バーストデータを受
信するフレーム単位では、VCXO11は固定発振器と
して振る舞いつつ、複数のフレームにまたがった長いス
パンでは、VCXOとしての動作を行うという特徴があ
り、従来では、固定発振器とVCXOの2つが必要であ
った構成に対して、VCXO1個にて、固定発振器とし
ての役割とVCXOとしての役割を共存させている。In this configuration example, the VCXO 11 behaves as a fixed oscillator in a frame unit for receiving burst data, but operates as a VCXO in a long span across a plurality of frames. In contrast to the configuration that required two fixed oscillators and VCXOs, one VCXO coexists the role as a fixed oscillator and the role as a VCXO.
【0025】従来の技術との比較で考えると、図5の従
来技術の構成のままで固定発振器8を取り去り、VCX
O11の出力を多相クロック生成回路2のクロック源に
も併用しても良いと考えられが、次に述べる様な問題が
ある。アナログPLL部15の内の位相比較器10は、
一般的には、EX−OR(排他的論理和)型や、セット
/リセット型であり、それぞれ異なるクロック源から同
一周期に分周した波形同士を位相比較して位相差を検出
し、後段のLPF12の平滑機能により位相差を電位に
変換して周波数を変更し、二つの分周波形が一定の位相
関係に収束する様に設計される。Considering the comparison with the conventional technique, the fixed oscillator 8 is removed with the configuration of the conventional technique shown in FIG.
It is considered that the output of O11 may be used also as the clock source of the multi-phase clock generation circuit 2, but there is a problem as described below. The phase comparator 10 in the analog PLL unit 15 is
Generally, it is an EX-OR (exclusive OR) type or a set / reset type, which compares phases of waveforms divided in the same cycle from different clock sources to detect a phase difference and detects the phase difference. The smoothing function of the LPF 12 converts the phase difference into an electric potential to change the frequency so that the two divided waveforms converge to a constant phase relationship.
【0026】前述の様にVCXO11の出力を多相クロ
ック生成回路2のクロック源と併用してしまうと、二つ
の分周回路の分周元クロックが同一のクロックとなり、
電源投入時等の初期条件によっては分周回路の分周開始
位相が異なってしまった場合、アナログPLL部15は
系として収束せず発散してしまうことになる。If the output of the VCXO 11 is used together with the clock source of the multi-phase clock generation circuit 2 as described above, the frequency division source clocks of the two frequency division circuits become the same clock,
If the frequency division start phase of the frequency divider circuit differs depending on the initial conditions such as when the power is turned on, the analog PLL unit 15 does not converge as a system and diverges.
【0027】そこで、本発明では、アナログPLL部と
してOH検出タイミング生成回路7にて、バーストデー
タ受信フレーム単位でのOH位相情報501を元に、デ
ューティ調整回路13を介して分周回路9−3のデュー
ティを変更するという手段を用いていることが一つの特
徴である。Therefore, in the present invention, in the OH detection timing generation circuit 7 as an analog PLL unit, the frequency dividing circuit 9-3 is provided via the duty adjusting circuit 13 based on the OH phase information 501 in burst data reception frame units. One of the features is that the means for changing the duty of is used.
【0028】図1の実施例では、VCXO11の制御が
バーストデータ受信時のOH位相情報のみによるため、
バーストデータ受信周期でVCXO11が補正されるこ
とになる。従って、一般的にVCXO11が伝送路周波
数と一致するまでの収束時間が長くなると考えられる。
これが許容されないシステムの場合を考慮して、図3に
本発明の他の実施例の構成を示す。図3において、図1
と同等部分は同一符号にて示している。In the embodiment of FIG. 1, since the control of the VCXO 11 depends only on the OH phase information at the time of receiving the burst data,
The VCXO 11 is corrected in the burst data reception cycle. Therefore, it is generally considered that the convergence time until the VCXO 11 matches the transmission line frequency becomes long.
Considering the case of a system in which this is not allowed, FIG. 3 shows the configuration of another embodiment of the present invention. In FIG. 3, FIG.
The same parts as are indicated by the same reference numerals.
【0029】図3の構成例では、図1の構成例に、更に
アップダウンカウンタ17を付加している。このアップ
タウンカウン17には、ディジタルPLL部16内の位
相検出回路3から出力されるクロック選択信号503が
入力されている。アップダウンカウンタ17は前述のク
ロック選択信号503の変化に基づきクロックの選択位
相の変化量を一定周期でカウントする。このカウントし
た結果をクロック位相遷移情報504としてデューティ
調整回路13に出力する。In the configuration example of FIG. 3, an up / down counter 17 is further added to the configuration example of FIG. The clock selection signal 503 output from the phase detection circuit 3 in the digital PLL unit 16 is input to the uptown county 17. The up / down counter 17 counts the change amount of the selected phase of the clock in a constant cycle based on the change of the clock selection signal 503 described above. The counted result is output to the duty adjustment circuit 13 as the clock phase transition information 504.
【0030】デューティ調整回路13では、クロック位
相遷移情報504とOH検出位相情報501との二つの
情報に応じてデューティ制御信号502を生成する。す
なわち、本構成例におけるデューティ調整回路13は、
バーストデータ受信中のディジタルPLL部16におけ
クロック引き込み過程と、バーストデータ受信周期の位
相ずれの二つの情報により、VCXO11の周波数を引
き込ませるので、比較的早くVCXO11の周波数と伝
送路周波数が一致することになる。The duty adjusting circuit 13 generates the duty control signal 502 according to two pieces of information, that is, the clock phase transition information 504 and the OH detection phase information 501. That is, the duty adjustment circuit 13 in this configuration example
Since the frequency of the VCXO 11 is pulled in by the information of the clock pulling process in the digital PLL unit 16 during the reception of the burst data and the phase shift of the burst data receiving cycle, the frequency of the VCXO 11 and the transmission line frequency match relatively quickly. It will be.
【0031】図3に示した本発明の他の実施例の具体的
な動作を図4のタイムチャートを用いて説明する。最
初、分周回路9−3の分周パルス402は、図1の実施
例と同じく、デュ−ティ50%のパルスを出力してい
る。1回目のバーストデータ受信中に、アップダウンカ
ウンタ17では、一定周期で多相クロックの位相遷移状
況をカウントし、クロック位相遷移情報504の例とし
て「+8」、「+5」、「+3」を順次出力したとす
る。The specific operation of another embodiment of the present invention shown in FIG. 3 will be described with reference to the time chart of FIG. First, the divided pulse 402 of the frequency dividing circuit 9-3 outputs a pulse with a duty of 50% as in the embodiment of FIG. During the first burst data reception, the up / down counter 17 counts the phase transition status of the multi-phase clock at a constant cycle, and sequentially indicates “+8”, “+5”, and “+3” as an example of the clock phase transition information 504. Suppose that you output.
【0032】ここでは、多相クロック201の位相遷移
情報については、現在選択している相よりも時間的に遅
い位相のクロックを選択した場合は「+1」をカウント
し、時間的に早い位相のクロックを選択した場合は「−
1」をカウントするものとして仮に定義した。Here, regarding the phase transition information of the multi-phase clock 201, when a clock having a phase later in time than the currently selected phase is selected, "+1" is counted, and the phase transition information of the phase earlier in time is counted. If you select a clock,
It was tentatively defined as counting "1".
【0033】ここで、図4の例では、いずれも多相クロ
ックの選択において、順次遅い相のクロックを選択して
いったということになる。遅い相を順次選択したという
ことは、VCXO11の平均周波数が伝送路周波数より
も早いことを示している。従って、VCOX11の制御
電圧を下げる目的で、分周回路9−3の分周期パルス4
02のデューティの“H”の幅を順次減少させる制御を
行う。また、図1の実施例と同じ様に、OH検出タイミ
ング検出回路7で次のバーストの受信OH位相情報によ
り、デューティ調整部13に対して微調整を行なってい
る。Here, in the example of FIG. 4, it means that in the selection of the multiphase clocks, the clocks of the later phases are sequentially selected. The fact that the slow phases are sequentially selected indicates that the average frequency of the VCXO 11 is faster than the transmission line frequency. Therefore, for the purpose of lowering the control voltage of the VCOX 11, the frequency division pulse 4 of the frequency dividing circuit 9-3 is used.
The control is performed to sequentially decrease the width of the duty “H” of 02. Further, as in the embodiment of FIG. 1, the OH detection timing detection circuit 7 finely adjusts the duty adjustment unit 13 based on the received OH phase information of the next burst.
【0034】以上の様に本実施例では、バーストデータ
受信中の多相クロックの位相遷移情報と共に、バースト
データ受信周期の位相ずれの二つの情報により、VCX
O11の周波数を引き込ませるので、比較的早くVCX
O11の周波数と伝送路周波数が一致することが可能と
なる。As described above, in this embodiment, the VCX is obtained by the phase transition information of the multi-phase clock during the reception of the burst data and the two information of the phase shift of the burst data reception cycle.
Since the frequency of O11 is pulled in, VCX
It becomes possible for the frequency of O11 and the transmission line frequency to match.
【0035】この図2の実施例では、VCXO11はバ
ーストデータ受信中はVCXOとして動作し、バースト
データとバーストデータの間の無信号期間中は固定発振
器として動作するという性格を有すると共に、複数のフ
レームにまたがった長いスパンでVCXO11の微調整
を可能とするという特徴がある。In the embodiment shown in FIG. 2, the VCXO 11 operates as a VCXO during reception of burst data, and operates as a fixed oscillator during a no-signal period between burst data, and also has a plurality of frames. It has the feature that it enables fine adjustment of the VCXO 11 with a long span that spans over.
【0036】[0036]
【発明の効果】以上述べたように、本発明によれば、従
来では、固定発振器とVCXOの2個の発振器を必要と
した構成に対して、固定発振器を削減することが可能と
なるという効果がある。そのために、高い周波数精度が
要求されるディジタルPLLを用いたバーストデータ受
信装置において、高いクロック精度とディジタルPLL
のジッタを吸収機能を維持したまま、小型/経済的にバ
ーストデータ受信回路を提供することが可能となる。As described above, according to the present invention, it is possible to reduce the number of fixed oscillators as compared with the conventional configuration that requires two oscillators, a fixed oscillator and a VCXO. There is. Therefore, in a burst data receiving device using a digital PLL that requires high frequency accuracy, high clock accuracy and digital PLL are used.
It is possible to provide a burst data receiving circuit in a compact / economical manner while maintaining its jitter absorbing function.
【図1】本発明の一実施例の構成を示す図である。FIG. 1 is a diagram showing a configuration of an exemplary embodiment of the present invention.
【図2】図1の構成の動作を説明するためのタイミング
チャートである。FIG. 2 is a timing chart for explaining the operation of the configuration of FIG.
【図3】本発明の他の実施例の構成を示す図である。FIG. 3 is a diagram showing a configuration of another embodiment of the present invention.
【図4】図3の構成の動作を説明するためのタイミング
チャートである。FIG. 4 is a timing chart for explaining the operation of the configuration of FIG.
【図5】従来技術を説明するための図である。FIG. 5 is a diagram for explaining a conventional technique.
1 データサンプリング回路 2 多相クロック生成回路 3 位相検出回路 4 クロック選択回路 5 データ識別リタイミング回路 6 FIFO(ファーストイン・ファーストアウト) 7 OH検出タイミング生成回路 9−3 分周回路 11 VCXO 12 LPF(ローパスフィルタ) 13 デューティ調整回路 15 アナログPLL部 16 ディジタルPLL部 17 アップダウンカウンタ 1 Data sampling circuit 2 Multi-phase clock generation circuit 3 Phase detection circuit 4 clock selection circuit 5 Data identification retiming circuit 6 FIFO (First In First Out) 7 OH detection timing generation circuit 9-3 Frequency divider 11 VCXO 12 LPF (low pass filter) 13 Duty adjustment circuit 15 Analog PLL block 16 Digital PLL section 17 up-down counter
Claims (4)
タをサンプリングし、これらサンプリング結果に基づき
前記多相クロックのなかから前記バーストデータの識別
のためのクロックを選択し、この選択クロックを用いて
前記バーストデータの識別をなすようにしたディジタル
PLL回路と、前記選択クロックを分周してこの分周出
力に基づいて前記電圧制御発振器の制御を行うようにし
たアナログPLL回路と、前記ディジタルPLL回路に
よる前記バーストデータの識別結果を前記電圧制御発振
器の出力によりリタイミングするリタイミング回路とを
含むバーストデータ受信装置であって、 前記バーストデータのオーバヘッドの受信位相とその受
信期待位相との差を検出してその位相差に応じて前記電
圧制御発振器への制御電圧の制御をなす制御手段を含
み、前記電圧制御発振器の出力を、前記ディジタルPL
L回路の動作源となる前記多相クロックの生成源とした
ことを特徴とするバーストデータ受信装置。1. The input burst data is sampled using a polyphase clock, a clock for identifying the burst data is selected from the polyphase clocks based on the sampling results, and the selected clock is used to select the clock. A digital PLL circuit for identifying burst data, an analog PLL circuit for dividing the selected clock and controlling the voltage controlled oscillator based on the divided output, and the digital PLL circuit. A burst data receiving device including a retiming circuit for retiming the identification result of the burst data by an output of the voltage controlled oscillator, the burst data receiving device detecting a difference between a reception phase of an overhead of the burst data and an expected reception phase thereof. Control of the control voltage to the voltage controlled oscillator according to its phase difference Includes eggplant control means, the output of the voltage controlled oscillator, said digital PL
A burst data receiving device, characterized in that the burst data receiving device is used as a generation source of the multiphase clock as an operation source of an L circuit.
周出力のデューティを前記位相差に応じて制御するよう
にしたことを特徴とする請求項1記載のバーストデータ
受信装置。2. The burst data receiving apparatus according to claim 1, wherein the control means controls the duty of the divided output of the selected clock according to the phase difference.
期でカウントするアップダウンカウンタを更に含み、前
記制御手段は、前記位相差に加えて前記カウンタの出力
に応じて前記デューティを制御するようにしたことを特
徴とする請求項2記載のバーストデータ受信装置。3. An up / down counter that counts a phase change amount of the selected clock in a constant cycle is further included, and the control means controls the duty according to the output of the counter in addition to the phase difference. The burst data receiving device according to claim 2, wherein
ロックを分周する分周器と、この分周出力を入力とする
LPFとを有し、このLPFの出力を前記電圧制御発振
器の制御電圧とすることを特徴とする請求項1〜3いず
れか記載のバーストデータ受信装置。4. The analog PLL circuit includes a frequency divider that divides the selected clock and an LPF that receives the divided output as an input, and the output of the LPF is the control voltage of the voltage controlled oscillator. The burst data receiving device according to any one of claims 1 to 3, wherein
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Publication number | Priority date | Publication date | Assignee | Title |
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- 2002-03-22 JP JP2002079874A patent/JP3859531B2/en not_active Expired - Fee Related
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