JP2003282713A

JP2003282713A - Semiconductor device, designing method for semiconductor device, recording medium and design support device for semiconductor device

Info

Publication number: JP2003282713A
Application number: JP2003006172A
Authority: JP
Inventors: Satoshi Ishikura; 聡石倉
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-01-14
Filing date: 2003-01-14
Publication date: 2003-10-03

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device, a designing method for the semiconductor device, a recording medium and a design support device for the semiconductor device. <P>SOLUTION: A repeater cell is previously kept registered as a cell registered in a cell library 505 by a registration means 511. The repeater cell is provided with a buffer or an inverter and an n+ diffusion layer -P well type protection diode or a p+ diffusion layer -N well type protection diode that is connected to an input pin of the buffer or the inverter and that prevents the generation of antenna damage or an antenna rule error. A determination means 514 determines if a wiring conductor in a continuity with a gate electrode has an antenna ratio proceeding an antenna ratio allowed in the semiconductor device. If the wiring conductor proceeds the allowable antenna ratio, one or more repeater cells are inserted into optional points by an inserting means 515 so as to divide the wiring conductor. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置、半導
体装置の設計方法、および該半導体装置の設計方法を実
行させるためのプログラムを記録した記録媒体、並び
に、半導体装置の設計支援装置に係り、特に、半導体プ
ロセスの金属配線形成時のプラズマ工程において発生す
るアンテナ効果によるアンテナダメージを防止し得る半
導体装置、半導体装置の設計方法、記録媒体および半導
体装置の設計支援装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, a method for designing a semiconductor device, a recording medium recording a program for executing the method for designing the semiconductor device, and a design support device for a semiconductor device, In particular, the present invention relates to a semiconductor device that can prevent antenna damage due to an antenna effect that occurs in a plasma process when forming metal wiring in a semiconductor process, a semiconductor device design method, a recording medium, and a semiconductor device design support device.

【０００２】[0002]

【従来の技術】近年の半導体プロセスの配線工程におい
ては、様々なプラズマ技術が用いられている。その代表
的なものとして、例えば、配線層のパターンニング時に
おけるドライエッチングや、多層配線工程における配線
層間絶縁膜形成のプラズマＴＥＯＳ膜デポジション等が
ある。以下では、これらをプラズマ工程という。2. Description of the Related Art In recent years, various plasma techniques are used in the wiring process of semiconductor processes. Typical examples thereof include dry etching at the time of patterning a wiring layer, plasma TEOS film deposition for forming a wiring interlayer insulating film in a multilayer wiring process, and the like. Below, these are called a plasma process.

【０００３】例えば、プラズマエッチングを行う際に、
金属配線に拡散層がつながっていない場合には、その金
属配線にプラズマ電荷が蓄積し、金属配線がつながって
いるトランジスタのゲート酸化膜に電流が流れ込むよう
になる。この電流によりゲート酸化膜が破壊されたり、
ゲート酸化膜の膜質変化によりトランジスタ特性が変化
したり、ホットキャリア寿命が劣化したりといった不具
合が生ずる。このような現象は「アンテナ効果」と呼ば
れるもので、以下では、該アンテナ効果による不具合を
「アンテナダメージ」と呼ぶこととする。For example, when performing plasma etching,
When the diffusion layer is not connected to the metal wiring, plasma charges are accumulated in the metal wiring and a current flows into the gate oxide film of the transistor connected to the metal wiring. This current destroys the gate oxide film,
Due to the change in the film quality of the gate oxide film, the transistor characteristics change and the hot carrier life deteriorates. Such a phenomenon is called "antenna effect", and in the following, a defect due to the antenna effect will be called "antenna damage".

【０００４】このようなアンテナダメージは、微細化が
進んだ際に悪化の方向に向かうが、その要因を挙げると
以下のようなものがある。まず第１に、トランジスタの
ゲート酸化膜自体が薄膜となり、従来のプロセスと比較
して、ゲート酸化膜の耐圧がかなり低下してきている点
である。なお、さらに薄膜化を進めると、ゲート酸化膜
でのトンネル電流が大きくなるため、逆にアンテナダメ
ージは改善されるという見方もあるが、少なくとも０．
２５μmデザインルールによるＣＭＯＳで一般的に使わ
れている５nm程度のゲート酸化膜厚までは、アンテナル
ールは悪化の方向にあると言われている。また第２に、
最小ゲート幅はプロセスの微細化にともない縮小してい
くが、プロセスの微細化が進んでも配線長はあまり短く
はならない点である。これは、信号配線長は、歩留まり
等を考慮して設定されるチップサイズが約１０mm□程度
で微細化されても小さくはならないことによるものであ
る。また第３に、配線のドライエッチング工程でのオー
バーエッチング時に、配線の側壁から入るプラズマによ
るダメージがアンテナダメージの主要因であるものの、
配線のエレクトロ・マイグレーション耐性を確保する目
的や抵抗値を抑制する目的で、配線幅は細くなっても配
線膜厚はさほど薄くできない傾向にある点も要因の１つ
である。さらに第４に、配線パターンが微細になるにし
たがって、エッチング時のプラズマ密度も上昇傾向にあ
る点も要因である。[0004] Such antenna damage tends to worsen as miniaturization progresses, and the factors are as follows. First of all, the gate oxide film itself of the transistor becomes thin, and the breakdown voltage of the gate oxide film is considerably reduced as compared with the conventional process. It should be noted that there is also a view that when the thickness is further reduced, the tunnel current in the gate oxide film becomes large, so that the antenna damage is improved.
It is said that the antenna rule is getting worse up to a gate oxide film thickness of about 5 nm which is generally used in CMOS according to the 25 μm design rule. Secondly,
The minimum gate width decreases with the miniaturization of the process, but the point is that the wiring length does not become so short even if the miniaturization of the process advances. This is because the signal wiring length does not become small even if the chip size is set in consideration of the yield and the like to be about 10 mm □ and is miniaturized. Thirdly, although the damage due to the plasma entering from the side wall of the wiring is the main factor of the antenna damage during the over-etching of the wiring in the dry etching process,
One of the factors is that the wiring film thickness tends to be not so thin even if the wiring width is narrowed, for the purpose of securing electromigration resistance of the wiring and suppressing the resistance value. Fourthly, there is a tendency that the plasma density during etching tends to increase as the wiring pattern becomes finer.

【０００５】上記のような要因により、従来の０．８μ
mデザインルールによるＣＭＯＳ世代等では１０万程度
のアンテナ比でも問題にならなかったものが、最近の微
細プロセスでは、アンテナ比が数千程度のレベルであっ
ても、ごく一般的な設計のＬＳＩにおいて、製造プロセ
ス工程途中でゲート酸化膜の破壊やトランジスタの特性
劣化といったアンテナダメージが発生するに至ってい
る。ここで、「アンテナ比」とは、一般に、プラズマエ
ッチング時に発生するプラズマ電荷が蓄積される導電層
の面積とゲート酸化膜の面積との比をいう。こうした背
景から、従来のＩ／Ｏ端子に要求されていた実装および
取扱い上のＥＳＤ保護とは別に、ウェハ拡散工程を考慮
に入れたチップ内部での静電破壊対策を行なうことが必
要となってきている。Due to the above factors, the conventional 0.8 μ
In the CMOS generation based on the m design rule, an antenna ratio of about 100,000 did not pose a problem, but in the recent fine process, even if the antenna ratio is on the order of several thousands, it can be used in an LSI of a general design. In the middle of the manufacturing process, antenna damage such as destruction of the gate oxide film and deterioration of transistor characteristics has occurred. Here, the "antenna ratio" generally refers to the ratio of the area of the conductive layer in which plasma charges generated during plasma etching are accumulated and the area of the gate oxide film. Against this background, it is necessary to take measures against electrostatic breakdown inside the chip in consideration of the wafer diffusion process, in addition to the ESD protection in the mounting and handling required for the conventional I / O terminals. ing.

【０００６】上述の「数千程度のアンテナ比」が意味す
るところが、電源のような長大パターンはもとより、Ｌ
ＳＩ内部の一般的な信号配線においてもアンテナダメー
ジを考慮に入れた設計が必要であるということを、現在
のプロセスの一般的な値を用いて示す。例えば、ゲート
酸化膜部分の面積、すなわちゲート長さ×ゲート幅を
０．２５μm×０．６μmと仮定し、配線幅＝０．４μm
と仮定し、またアンテナルールとして「アンテナ比＝３
０００以上となる配線をエラーとする」を適用した場合
に、許容される配線長は１１２５μmとなる。ただし、
ここではアンテナ比の計算において、プラズマ電荷が蓄
積される導電層の面積を配線のみによる面積として計算
している。したがって、上述のように、チップサイズが
１０mm□のＬＳＩにおいて、チップの一辺を走るような
金属配線を用いようとした場合には、このアンテナルー
ルにひっかかってしまい、該金属配線は、アンテナダメ
ージを起こし得るアンテナ配線となってしまうこととな
る。ただし、そのようなアンテナ比の場合に必ずアンテ
ナダメージが発生するという訳ではなく、プラズマ工程
において、対象となる配線に対して拡散層がつながって
いれば、プラズマ電荷はその拡散層を経由して逃げてい
くので、ゲート酸化膜にアンテナダメージは起きないと
いうことも考えに入れておく必要がある。すなわち、拡
散層に接続されていない、ゲート酸化膜と長大なアルミ
パターン配線とがつながったパターンが存在する場合に
アンテナルールに対するエラーが発生することとすべき
である。What is meant by the "ratio of antennas of several thousands" mentioned above is not only the long pattern such as the power source but also the L
Using general values of the current process, we show that it is necessary to design the general signal wiring inside the SI in consideration of antenna damage. For example, assuming that the area of the gate oxide film portion, that is, the gate length × the gate width is 0.25 μm × 0.6 μm, the wiring width = 0.4 μm
Assuming that the antenna rule is “antenna ratio = 3
If “wires of 000 or more are regarded as an error” is applied, the allowable wire length is 1125 μm. However,
Here, in the calculation of the antenna ratio, the area of the conductive layer in which the plasma charges are accumulated is calculated as the area of only the wiring. Therefore, as described above, in an LSI with a chip size of 10 mm □, when using metal wiring that runs along one side of the chip, this antenna rule is caught, and the metal wiring causes antenna damage. This will result in possible antenna wiring. However, in the case of such an antenna ratio, the antenna damage does not necessarily occur, and in the plasma process, if the diffusion layer is connected to the target wiring, the plasma charge will pass through the diffusion layer. Since it escapes, it is necessary to consider that antenna damage does not occur on the gate oxide film. That is, when there is a pattern in which the gate oxide film and the long aluminum pattern wiring are not connected to the diffusion layer, an error with respect to the antenna rule should occur.

【０００７】次に、実際のＬＳＩ設計において、アンテ
ナダメージ、すなわちアンテナルールに対するエラーが
どのように発生するか、並びに、該アンテナダメージま
たはアンテナルールエラーが発生する場合の従来の対処
法の具体例について説明する。Next, in an actual LSI design, how antenna damage, that is, an error with respect to an antenna rule occurs, and a specific example of a conventional coping method when the antenna damage or the antenna rule error occurs explain.

【０００８】まず、アンテナダメージへの対処が比較的
簡単な具体例から示す。図２１は、機能ブロックにおけ
る未使用の入力ピンを電源幹線に接続して電位固定して
いる様子を示す模式図である。同図において、ＲＡＭ，
ＲＯＭ等の機能ブロック２１０１において、未使用の第
２メタル入力ピン２１０２は、第１メタル配線２１０３
を経由して第２メタル電源幹線１０４に接続されて電位
固定されている。また、第２メタル電源幹線１０４は第
３メタル電源幹線１０５に接続されている。このような
構成のＬＳＩの配線工程において、第２メタルのエッチ
ングを行なっている時には、第３メタル電源幹線１０５
はまだ存在していないので、第２メタル電源幹線１０４
は、未使用の第２メタル入力ピン２１０２に接続されて
いるゲート酸化膜に対して、拡散層に接続されていない
フローティング状態の巨大なアンテナ配線となってしま
う。First, a concrete example in which the antenna damage is relatively easy to deal with will be described. FIG. 21 is a schematic diagram showing a state in which unused input pins in the functional block are connected to the power supply trunk line to fix the potential. In the figure, RAM,
In the functional block 2101, such as a ROM, the unused second metal input pin 2102 is connected to the first metal wiring 2103.
Is connected to the second metal power supply main line 104 via and the potential is fixed. The second metal power supply trunk line 104 is connected to the third metal power supply trunk line 105. In the wiring process of the LSI having such a configuration, when the second metal is being etched, the third metal power supply main line 105
Has not yet existed, so the second metal power supply main line 104
Becomes a huge antenna wiring in a floating state which is not connected to the diffusion layer with respect to the gate oxide film connected to the unused second metal input pin 2102.

【０００９】このようなアンテナルールエラーが発生す
る場合の対処法としては、アンテナ配線である第２メタ
ル電源幹線１０４または第１メタル配線２１０３に対し
て、図２２（ａ）または図２２（ｂ）に示すようなアン
テナ保護ダイオードを付加する方法、或いは、第１メタ
ル配線２１０３を第３メタル配線に変更する方法等があ
る。まず第１の対処法により、アンテナ保護ダイオード
を付加すれば、前述のように、該保護ダイオードの拡散
層を通じてプラズマ電荷は逃げるので、アンテナダメー
ジが発生することは無くなる。なお、図２２（ａ）は、
ｎ＋拡散層２２０２および電源電位ＶSSに固定されたＰ
ウェル２２０３より成るｎ＋拡散層−Ｐウェル型アンテ
ナ保護ダイオード２２０１の構造を、図２２（ｂ）は、
ｐ＋拡散層２２１２および電源電位ＶDDに固定されたＮ
ウェル２２１３より成るｐ＋拡散層−Ｎウェル型アンテ
ナ保護ダイオード２２１１の構造をそれぞれ示す説明図
である。As a coping method when such an antenna rule error occurs, as shown in FIG. 22A or FIG. There is a method of adding an antenna protection diode as shown in, or a method of changing the first metal wiring 2103 to a third metal wiring. First, if the antenna protection diode is added by the first countermeasure, as described above, the plasma charge escapes through the diffusion layer of the protection diode, so that the antenna damage does not occur. In addition, FIG.
n + diffusion layer 2202 and P fixed to the power supply potential VSS
FIG. 22B shows the structure of the n + diffusion layer-P well type antenna protection diode 2201 formed of the well 2203.
p + diffusion layer 2212 and N fixed to power supply potential VDD
It is explanatory drawing which shows the structure of the p + diffusion layer-N well type | mold antenna protection diode 2211 which consists of well 2213, respectively.

【００１０】また第２の対処法により、配線２１０３を
第１メタル配線から第３メタル配線に変更すれば、第２
メタル電源幹線１０４を形成する第２メタルのエッチン
グ時には、機能ブロック２１０１と第２メタル電源幹線
１０４とは分離された状態にあるので、アンテナダメー
ジは起こり得ない。なお、通常の標準マクロセルで構成
されたブロックでは、未使用の入力ピンを固定するにし
ても、通常は、マクロセル内部の電源か、或いは該マク
ロセル内部の電源が接続された電源幹線に固定されるこ
とになる。また、標準マクロセルの電源はまず間違いな
く基板コンタクトが設けられているので、拡散層を経由
したウェルへのパスが存在することとなる。よって、こ
のような標準マクロセルで構成されたブロックでは、電
位固定した未使用の入力ピンでのアンテナダメージはほ
とんど起こり得ない。If the wiring 2103 is changed from the first metal wiring to the third metal wiring by the second countermeasure, the second wiring
At the time of etching the second metal forming the metal power supply trunk line 104, since the functional block 2101 and the second metal power supply trunk line 104 are separated from each other, antenna damage cannot occur. In addition, in a block composed of a normal standard macro cell, even if unused input pins are fixed, it is usually fixed to a power supply inside the macro cell or a power supply trunk line to which the power supply inside the macro cell is connected. It will be. Also, since the power supply of the standard macro cell is definitely provided with the substrate contact, there is a path to the well through the diffusion layer. Therefore, in a block composed of such a standard macro cell, antenna damage at an unused input pin whose potential is fixed can hardly occur.

【００１１】次に、アンテナダメージへの対処がより困
難な信号配線の具体例について、図２３を用いて説明す
る。図２３（ａ）は、ある一のインバータ２３０１から
他のインバータ２３０２までの信号配線のレイアウトを
説明する模式図である。自動配置配線ツールにおいて
は、通常、上述のようなアンテナルールを考慮しない
で、縦用および横用に割り当てられた配線層を用いて配
線を行なう。ある信号配線で、図２３（ａ）に示す如
く、非常に長い第１メタル配線２３１２が存在するよう
なレイアウト構成になったとする。すなわち、第１メタ
ル配線２３１１，２３１２及び第２メタル配線２３２１
を使用した配線のレイアウト構成である。図２３（ａ）
のレイアウト構成では、一見、信号配線にインバータ２
３０１におけるトランジスタのドレイン拡散層が接続さ
れているので、アンテナダメージは起こらないように思
われる。しかしながら注意が必要なのは、第１メタル配
線２３１２のエッチングを行う時点では、第２メタル配
線２３２１が存在していない点である。つまり、第１メ
タル配線２３１２にはインバータ２３０１のドレイン拡
散層は接続されておらず、長大な第１メタル配線２３１
２は、インバータ２３０２のトランジスタゲート酸化膜
にとってアンテナダメージの起こり得る配線となる。Next, a specific example of the signal wiring that is more difficult to deal with the antenna damage will be described with reference to FIG. FIG. 23A is a schematic diagram illustrating a layout of signal wiring from one inverter 2301 to another inverter 2302. In the automatic placement and routing tool, wiring is normally performed using the wiring layers assigned for vertical and horizontal, without considering the above-mentioned antenna rule. It is assumed that the signal wiring has a layout configuration in which a very long first metal wiring 2312 exists as shown in FIG. That is, the first metal wirings 2311 and 2312 and the second metal wiring 2321
It is a wiring layout configuration using. FIG. 23 (a)
At first glance, in the layout configuration of
Since the drain diffusion layer of the transistor in 301 is connected, antenna damage does not seem to occur. However, it should be noted that the second metal wiring 2321 does not exist at the time of etching the first metal wiring 2312. That is, the drain diffusion layer of the inverter 2301 is not connected to the first metal wiring 2312, and the long first metal wiring 231 is
2 is a wiring that may cause antenna damage to the transistor gate oxide film of the inverter 2302.

【００１２】レイアウト設計においてアンテナルールを
考慮に入れた設計は未だあまり一般的ではなく、アンテ
ナダメージに対して確立された効果的対処法が存在しな
いのが現状である。現在、これに対する対処法として
は、例えば、図２３（ｂ）に示すように、アンテナダメ
ージを起こし得る長大な第１メタル配線２３１２ｂにア
ンテナ保護ダイオードを付加する方法、図２４（ａ）に
示すように、図２３（ａ）中の第１メタル配線２３１２
の中途に拡散層の配線２５０３を設ける方法、或いは、
図２４（ｂ）に示すように、図２３（ａ）中の第１メタ
ル配線２３１２を第２メタルまたは第３メタルといった
上層の配線２５４１を用いるように指定して再度自動配
線処理を行なう方法等が用いられている。In the layout design, the design that takes the antenna rule into consideration is not so general yet, and there is no established effective countermeasure against antenna damage. Currently, as a countermeasure against this, for example, as shown in FIG. 23B, a method of adding an antenna protection diode to a long first metal wiring 2312b which may cause antenna damage, and as shown in FIG. 23A, the first metal wiring 2312 in FIG.
A method of providing a wiring 2503 of a diffusion layer in the middle of
As shown in FIG. 24B, a method of performing automatic wiring processing again by designating the first metal wiring 2312 in FIG. 23A to use the upper wiring 2541 such as the second metal or the third metal, etc. Is used.

【００１３】まず第１の対処法により、アンテナ保護ダ
イオードを付加すれば、該保護ダイオードの拡散層を通
じてプラズマ電荷は逃げるので、アンテナダメージが発
生することは無くなる。なお、アンテナ保護ダイオード
は、図２３（ｂ）に示すようなｎ＋拡散層−Ｐウェル型
アンテナ保護ダイオード２３０３であっても、また図２
３（ｃ）に示すようなｐ＋拡散層−Ｎウェル型アンテナ
保護ダイオード２３０４であっても良く、該保護ダイオ
ードが接続されている信号線が"Ｈ"レベルまたは"Ｌ"レ
ベルの何れの電位レベルに変化しても動作上問題が無い
ように、信号線に対して逆バイアスがかかる構成になっ
ていれば良い。なお、細かいことを言えば、アンテナ保
護ダイオードを付加すれば拡散容量が付くことになるの
で、信号線の負荷は重くなる。ただし、アンテナエラー
を起こし得る配線にマスク演算で一面ダイオードを埋め
込むようなことをすれば、配線負荷として問題となる
が、最小サイズのコンタクトが１個付加される程度で
は、負荷容量としてほとんど問題にならない大きさであ
る。First, according to the first countermeasure, if an antenna protection diode is added, the plasma charge escapes through the diffusion layer of the protection diode, so that the antenna is not damaged. The antenna protection diode may be an n + diffusion layer-P well type antenna protection diode 2303 as shown in FIG.
3 (c) may be a p + diffusion layer-N well type antenna protection diode 2304, and the signal line to which the protection diode is connected has either a "H" level or a "L" level potential level. It is sufficient that the signal line is reverse-biased so that there is no problem in operation even if it changes to. Speaking in detail, if an antenna protection diode is added, a diffusion capacitance will be added, and the signal line load will be heavy. However, if a one-sided diode is embedded in a wiring that may cause an antenna error by mask calculation, it will cause a problem as a wiring load. However, if only one contact of the minimum size is added, it will be almost a problem as a load capacitance. It is a size that does not become.

【００１４】また、第２の対処法により、図２３（ａ）
中の第１メタル配線２３１２の中途に拡散層２５０３を
経由する配線ルートを設ければ、該拡散層を通じてプラ
ズマ電荷は逃げるので、アンテナダメージが発生するこ
とは無くなる。なお、図２４（ａ）は、電源電位ＶSSに
固定されたＰウェル上に形成されたｎ＋拡散層を使用し
た例を示している。In addition, according to the second countermeasure, FIG.
If a wiring route that passes through the diffusion layer 2503 is provided in the middle of the first metal wiring 2312, the plasma charge escapes through the diffusion layer, so that antenna damage does not occur. Note that FIG. 24A shows an example in which an n + diffusion layer formed on the P well fixed to the power supply potential VSS is used.

【００１５】さらに、第３の対処法により、図２４
（ｂ）に示すように、第１メタル配線２３１２を第３メ
タルの配線２５４１を用いるように指定して再度自動配
線処理を行なうようにすれば、第２メタル配線２３２１
を形成する第２メタルのエッチング時には、第２メタル
配線２３２１とインバータ２３０２のゲート酸化膜とは
分離された状態にあり、第２メタル配線２３２１にはイ
ンバータ２３０１の拡散層が接続されているのでアンテ
ナダメージは起こり得ない。Furthermore, as a third countermeasure, FIG.
As shown in (b), if the first metal wiring 2312 is designated to use the third metal wiring 2541 and the automatic wiring processing is performed again, the second metal wiring 2321 is formed.
Since the second metal wiring 2321 and the gate oxide film of the inverter 2302 are separated during the etching of the second metal forming the metal, and the diffusion layer of the inverter 2301 is connected to the second metal wiring 2321, the antenna No damage can occur.

【００１６】[0016]

【発明が解決しようとする課題】しかしながら、以上説
明したアンテナダメージまたはアンテナルールエラーが
発生する場合の従来の対処法には、以下のような問題点
がある。まず、全ての対処法に通じて言えることは、ア
ンテナルールエラーに対する追加の修正が必要であるこ
と、並びに、ＣＡＤツールによる自動対応化を行おうと
した際に明確かつ効果的な手法がない点である。すなわ
ち、アンテナルールエラーが判明するのは、設計が終わ
りに近づいたワンチップ配線レイアウト段階であり、現
状のＣＡＤの自動配置配線ツールには、明確なアンテナ
ルールエラーを回避する機能は具備されていない。した
がって、今まさにマスク発注しようという段階でエラー
が発覚したものに、設計者が人手でアンテナ保護ダイオ
ードを付加するなどの対処を行っているのが現状であ
る。こうした設計段階の後戻り（それも人手作業の発
生）は設計自動化における最大の問題点となっている。However, the conventional measures against the antenna damage or the antenna rule error described above have the following problems. First of all, all the countermeasures can be said that it is necessary to make additional corrections to the antenna rule error, and there is no clear and effective method when attempting automatic correspondence with a CAD tool. is there. That is, the antenna rule error is found only at the one-chip wiring layout stage when the design is near the end, and the current CAD automatic placement and routing tool does not have a function of avoiding a clear antenna rule error. . Therefore, under the present circumstances, designers are taking measures such as manually adding an antenna protection diode to an error found at the stage of ordering a mask. Such backtracking of the design stage (which also requires manual work) is the biggest problem in design automation.

【００１７】また、第２の対処法（図２４（ａ）参照）
については性能的な問題がある。つまり、メタル配線の
中途に拡散層を経由する配線ルートを設ける場合、拡散
層によってメタル配線と比較して大きな抵抗値が付加さ
れることになり、回路の動作速度が悪化してしまうとい
う問題である。なお、シリサイド化プロセスであればこ
のような回路の動作速度の悪化は多少は軽減される。The second countermeasure (see FIG. 24 (a))
There is a performance problem. In other words, when a wiring route that passes through the diffusion layer is provided in the middle of the metal wiring, the diffusion layer adds a larger resistance value than that of the metal wiring, which causes a problem that the operating speed of the circuit deteriorates. is there. It should be noted that if the silicidation process is used, such deterioration in the operating speed of the circuit can be somewhat reduced.

【００１８】さらに、第１および第２の対処法に共通し
て言える問題点は、設計スタイルに制限がかかる点であ
る。近年では、レイアウト設計と並行して行い得る工程
については、なるべく並行に行うようにしてＬＳＩ設計
から製造に至るまでの時間を短縮化する手法が採られて
いる。例えば、チップのブロックレベルが完成した段階
で、一方で、それらブロックを配置して下地からマスク
発注し拡散を開始したような場合には、他方で、レイア
ウト設計をさらに進めていき、後の設計で上層のアルミ
配線を用いたレイアウト設計においてアンテナルールエ
ラーが発覚したとしても、もはや下層の設計変更で対処
するのは不可能である。このような場合には、配線でエ
ラー回避することとなり、アンテナルールエラーが発生
しているメタル配線をより上層メタルを使用するように
制限をかけてやる等の対応を行なう。この場合、これに
より配線エッチング段階で拡散層と接続されていること
になりアンテナルールエラーは解消される。しかしなが
ら、発生頻度が多くなると、元々上手く配線レイアウト
が終わっていたものにアンテナルールエラー対策として
の配線の修正を加えることで、上層アルミ配線の混雑の
度合いや配線パターンが大きく変わってしまうになる。
これにより、再配線のやり直しにおいて、アンテナルー
ルエラーの修正前と同一面積を保ったままでは収束でき
なかったり、配線の混雑度合いや配線の長さが変わるこ
とによって、以前には発生していなかった論理回路設計
上のタイミングエラーが発生してしまったりといった新
たな不具合を生じることになる。Further, a problem that can be commonly mentioned in the first and second countermeasures is that the design style is limited. In recent years, a method has been adopted in which steps that can be performed in parallel with layout design are performed in parallel as much as possible to shorten the time from LSI design to manufacturing. For example, at the stage when the block level of a chip is completed, if on the other hand those blocks are placed and a mask is ordered from the base and diffusion is started, on the other hand, further advance the layout design and Therefore, even if an antenna rule error is found in the layout design using aluminum wiring in the upper layer, it is no longer possible to deal with it by changing the design in the lower layer. In such a case, an error is avoided in the wiring, and the metal wiring in which the antenna rule error has occurred is restricted such that the upper layer metal is used. In this case, the antenna rule error is eliminated because it is connected to the diffusion layer at the wiring etching stage. However, when the frequency of occurrence becomes high, the degree of congestion of the upper-layer aluminum wiring and the wiring pattern will be greatly changed by modifying the wiring as a countermeasure against the antenna rule error even though the wiring layout was originally finished well.
As a result, when re-wiring is performed again, it is not possible to converge by keeping the same area as before the correction of the antenna rule error, or because the congestion degree of the wiring or the length of the wiring changes. This causes a new defect such as a timing error in logic circuit design.

【００１９】最近のＬＳＩ設計においては、配線遅延を
抑えたい信号はなるべく上層の厚メタル膜厚配線で緩い
ピッチで配線するようにしているが、その上層配線の混
雑度が増すことはスピード性能的にも好ましくない。In recent LSI designs, signals for which wiring delay is desired to be suppressed are laid out with a thick metal film thickness wiring in the upper layer at a moderate pitch. Is also not preferable.

【００２０】本発明は、上記従来の事情に鑑みてなされ
たものであって、半導体プロセスの金属配線形成時のプ
ラズマ工程において発生するアンテナ効果によるアンテ
ナダメージを防止し得る半導体装置、半導体装置の設計
方法、記録媒体および半導体装置の設計支援装置を提供
することを目的としている。また、本発明の他の目的
は、アンテナダメージまたはアンテナルールエラーが発
生した場合でも、ＣＡＤツール等の自動処理によって高
速かつ的確に、該アンテナダメージまたはアンテナルー
ルエラーに対処し得る半導体装置、半導体装置の設計方
法、記録媒体および半導体装置の設計支援装置を提供す
ることである。さらに、本発明の他の目的は、アンテナ
ダメージまたはアンテナルールエラーが発生した場合で
も、ＣＡＤツール等の自動処理により、可能なかぎり上
層メタル配線によるアンテナダメージまたはアンテナル
ールエラーの対策を行うことができ、結果として、論理
回路設計上の動作タイミングが該対策の前後で大きく変
化しないように小規模な変更で対処し得る半導体装置、
半導体装置の設計方法、記録媒体および半導体装置の設
計支援装置を提供することである。The present invention has been made in view of the above conventional circumstances, and a semiconductor device and a semiconductor device design capable of preventing antenna damage due to an antenna effect generated in a plasma process at the time of forming a metal wiring in a semiconductor process. It is an object of the present invention to provide a method, a recording medium, and a semiconductor device design support device. Another object of the present invention is to provide a semiconductor device and a semiconductor device capable of coping with the antenna damage or the antenna rule error quickly and accurately by an automatic process such as a CAD tool even when the antenna damage or the antenna rule error occurs. To provide a design method, a recording medium, and a semiconductor device design support apparatus. Further, another object of the present invention is that even if an antenna damage or an antenna rule error occurs, it is possible to take measures against the antenna damage or the antenna rule error by the upper layer metal wiring as much as possible by an automatic process such as a CAD tool. As a result, a semiconductor device which can be dealt with by a small change so that the operation timing in the logic circuit design does not largely change before and after the countermeasure,
A semiconductor device design method, a recording medium, and a semiconductor device design support apparatus are provided.

【００２１】[0021]

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係る半導体装置は、予め登録さ
れた機能ブロックを組み合わせて配置し、与えられた論
理回路仕様にしたがって配線パターンを決定することに
より形成される半導体装置であって、前記機能ブロック
は、論理回路とダイオードとを有し、前記ダイオード
は、第１導電型拡散層と、電源に接続される第２導電型
ウェルとで構成され、前記機能ブロックの入力端子のう
ち、電位固定される入力端子に前記ダイオードが接続さ
れることを特徴とする。In order to solve the above problems, in a semiconductor device according to claim 1 of the present invention, functional blocks registered in advance are combined and arranged, and wiring is performed according to a given logic circuit specification. A semiconductor device formed by deciding a pattern, wherein the functional block has a logic circuit and a diode, and the diode has a first conductivity type diffusion layer and a second conductivity type connected to a power supply. The diode is connected to an input terminal whose potential is fixed among the input terminals of the functional block.

【００２２】また、本発明の請求項２に係る半導体装置
は、請求項１に記載の半導体装置において、前記論理回
路がメモリであることを特徴とする。A semiconductor device according to a second aspect of the present invention is the semiconductor device according to the first aspect, wherein the logic circuit is a memory.

【００２３】また、本発明の請求項３に係る半導体装置
の設計方法は、予め登録された機能ブロックを組み合わ
せて配置し、与えられた論理回路仕様にしたがって配線
パターンを決定することにより半導体装置を形成する半
導体装置の設計方法であって、前記機能ブロックを予め
登録する登録ステップを有し、前記機能ブロックは、論
理回路とダイオードとを有し、前記ダイオードは、第１
導電型拡散層と、電源に接続される第２導電型ウェルと
で構成され、前記機能ブロックの入力端子のうち、電位
固定される入力端子に前記ダイオードが接続されること
を特徴とすることを特徴とする。According to a third aspect of the present invention, there is provided a semiconductor device designing method in which pre-registered functional blocks are combined and arranged, and a wiring pattern is determined according to a given logic circuit specification. A method of designing a semiconductor device to be formed, comprising a registration step of registering the functional block in advance, the functional block having a logic circuit and a diode, and the diode having a first structure.
The diode is connected to an input terminal whose potential is fixed among the input terminals of the functional block, the diode including a conductivity type diffusion layer and a second conductivity type well connected to a power supply. Characterize.

【００２４】本発明の請求項４に係る記録媒体は、請求
項３に記載の半導体装置の設計方法をコンピュータに実
行させるためのプログラムとして記憶したコンピュータ
により読み取り可能であることを特徴とする。A recording medium according to a fourth aspect of the present invention is characterized by being readable by a computer stored as a program for causing the computer to execute the method for designing a semiconductor device according to the third aspect.

【００２５】本発明の請求項５に係る半導体装置の設計
支援装置は、予め登録された機能ブロックを組み合わせ
て配置し、与えられた論理回路仕様にしたがって配線パ
ターンを決定することにより形成される半導体装置の設
計支援装置であって、前記機能ブロックをあらかじめ登
録する登録手段を有し、前記機能ブロックは、論理回路
とダイオードとを有し、前記ダイオードは、第１導電型
拡散層と、電源に接続される第２導電型ウェルとで構成
され、前記機能ブロックの入力端子のうち、電位固定さ
れる入力端子に前記ダイオードが接続されることを特徴
とする。A semiconductor device design support apparatus according to a fifth aspect of the present invention is a semiconductor device that is formed by arranging pre-registered functional blocks in combination and determining a wiring pattern according to a given logic circuit specification. A device design support device, comprising: registration means for registering the functional block in advance, the functional block having a logic circuit and a diode, the diode being a first conductivity type diffusion layer and a power source. The second conductivity type well is connected, and the diode is connected to an input terminal whose potential is fixed among the input terminals of the functional block.

【００２６】そして、本発明の請求項１に係る半導体装
置、請求項３に係る半導体装置の設計方法、請求項４に
係る記録媒体、並びに、請求項５に係る半導体装置の設
計支援装置では、登録ステップ（登録手段）により、セ
ルライブラリ等に登録すべきセルまたは機能ブロック若
しくはモジュール（以下、セル等という）として、当該
セル等の入力端子に接続される第１導電型拡散層と、第
２電源に接続される第２導電型ウェルとを備えた第１導
電型ダイオード、または、前記入力端子に接続される第
２導電型拡散層と、第１電源に接続される第１導電型ウ
ェルとを備えた第２導電型ダイオードを有するセル等を
予め登録する。このように、例えば、スタンダードセル
方式等によるＡＳＩＣ（applicationspecific IC）等の
設計において、どのようなアンテナ比の配線が付加され
るかわからない各セル等の入力端子に対して、予めアン
テナダメージまたはアンテナルールエラーの発生を防止
する保護ダイオードを付加してあるので、従来行われて
いたようなチップレイアウト実行後にアンテナルールエ
ラーが発生した箇所に保護ダイオードを付加するといっ
たレイアウト実行後の修正が不要となり、半導体装置設
計における設計効率を向上させることができ、設計期間
の短縮化を図ることができる。Then, in the semiconductor device according to claim 1 of the present invention, the method for designing a semiconductor device according to claim 3, the recording medium according to claim 4, and the design support device for a semiconductor device according to claim 5, A first conductive type diffusion layer connected to an input terminal of the cell or the like as a cell or a functional block or module (hereinafter referred to as a cell) to be registered in the cell library or the like by the registration step (registration means); A first conductivity type diode having a second conductivity type well connected to a power source, or a second conductivity type diffusion layer connected to the input terminal, and a first conductivity type well connected to a first power source. A cell or the like having a second conductivity type diode provided with is registered in advance. As described above, for example, in designing an ASIC (application specific IC) by the standard cell method or the like, antenna damage or an antenna rule is preliminarily applied to an input terminal of each cell or the like that does not know what kind of antenna ratio wiring is added. Since a protection diode is added to prevent the occurrence of errors, it is no longer necessary to make modifications after the layout, such as adding a protection diode to the place where the antenna rule error occurs after the chip layout is performed as was done conventionally. The design efficiency in device design can be improved, and the design period can be shortened.

【００２７】[0027]

【発明の実施の形態】以下、本発明の半導体装置、半導
体装置の設計方法、記録媒体および半導体装置の設計支
援装置の実施の形態について、〔第１の実施形態〕から
〔第８の実施形態〕までを順に図面を参照して詳細に説
明する。なお、それぞれの実施形態の説明では、本発明
に係る半導体装置、半導体装置の設計方法および半導体
装置の設計支援装置について詳述するが、本発明に係る
記録媒体については、半導体装置の設計方法を実行させ
るためのプログラムを記録した記録媒体であることか
ら、その説明は半導体装置の設計方法の説明に含まれる
ものである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a semiconductor device, a semiconductor device designing method, a recording medium, and a semiconductor device design support device according to the present invention will be described below from [First Embodiment] to [Eighth Embodiment]. ] Will be sequentially described in detail with reference to the drawings. In the description of each embodiment, the semiconductor device, the semiconductor device design method, and the semiconductor device design support apparatus according to the present invention will be described in detail. For the recording medium according to the present invention, the semiconductor device design method will be described. The description is included in the description of the method for designing the semiconductor device because it is a recording medium recording a program to be executed.

【００２８】また、本発明の半導体装置、半導体装置の
設計方法、記録媒体および半導体装置の設計支援装置
は、ＬＳＩのレイアウト設計において、ゲートアレー
（gate array）方式或いはマスタスライス（master sli
ce）方式、若しくはスタンダードセル（standard cel
l）方式に好適なものである。ここで、ゲートアレー方
式或いはマスタスライス方式は、基本セル（basic cel
l）と呼ぶ素子の集合を規則的に配列した拡散ウェーハ
（diffused wafer）或いはマスタスライスを予め作成し
ておき、与えられた論理回路にしたがって配線パターン
を決定することにより所望のＬＳＩを実現する方式をい
う。なお、この方式においては、基本セルを組み合わせ
配線パターンを付加して論理ゲートや論理機能ブロック
（functional block）を実現したマクロセル（macrocel
l）をライブラリ登録して、これらのマクロセルを配置
・配線して所望のＬＳＩを実現することも行われてい
る。また、スタンダードセル方式は、セル（機能ブロッ
ク）を予めライブラリ登録しておき、基本的に高さのほ
ぼそろったセルを列状に並べ、与えられた論理回路にし
たがって配線パターンを決定することにより所望のＬＳ
Ｉを実現する方式をいう。また、本発明は、任意の大き
さの多数のブロックを並べるジェネラルセル（generalc
ell）方式やビルディングブロック（building block）
方式についても適用可能であり、本発明の適用範囲は、
ここに列挙した方式に限定されるものではない。さら
に、以下では、本発明に係る半導体装置、半導体装置の
設計方法、記録媒体および半導体装置の設計支援装置に
ついての実施形態を挙げ、本発明を具体的に説明する
が、本発明は、これらの実施形態にのみ限定されるもの
ではなく、本発明に係る半導体装置、半導体装置の設計
方法、記録媒体および半導体装置の設計支援装置の技術
的範囲を逸脱しない範囲内で種々の変形、変更が可能で
ある。Further, the semiconductor device, the method for designing the semiconductor device, the recording medium, and the design support device for the semiconductor device according to the present invention, in the layout design of the LSI, the gate array method or the master slice (master slice).
ce) method or standard cell (standard cel)
l) Suitable for the method. Here, the gate array method or the master slice method is a basic cell (basic cell) method.
l) A method for realizing a desired LSI by creating a diffused wafer or master slice in which a set of elements is regularly arranged, and determining a wiring pattern according to a given logic circuit. Say. In addition, in this method, a macro cell (macro cell) in which a basic gate is combined and a wiring pattern is added to realize a logical gate or a logical functional block is used.
(1) is registered in the library and these macro cells are arranged and wired to realize a desired LSI. In the standard cell method, cells (functional blocks) are registered in a library in advance, cells having substantially the same height are basically arranged in a line, and a wiring pattern is determined according to a given logic circuit. Desired LS
A method for realizing I. In addition, the present invention also provides a general cell (generalc) that arranges a large number of blocks of arbitrary size.
ell) methods and building blocks
It is also applicable to the system, the scope of the present invention,
It is not limited to the methods listed here. Furthermore, the present invention will be specifically described below with reference to embodiments of a semiconductor device, a method for designing a semiconductor device, a recording medium, and a design support device for a semiconductor device according to the present invention. The present invention is not limited to the embodiments, and various modifications and changes can be made without departing from the technical scope of the semiconductor device, the semiconductor device design method, the recording medium, and the semiconductor device design support apparatus according to the present invention. Is.

【００２９】〔第１の実施形態〕まず、第１の実施形態
に係る半導体装置、半導体装置の設計支援装置および半
導体装置の設計方法について、図１、図２および図３を
参照して説明する。ここで、図１は第１の実施形態の半
導体装置のレイアウトを概念的に説明する模式図であ
り、図２は第１の実施形態の半導体装置の設計支援装置
の構成図であり、図３は第１の実施形態の半導体装置の
設計方法を説明するフローチャートである。また、本実
施形態は、請求項１に係る半導体装置、請求項３に係る
半導体装置の設計方法、請求項４に係る記録媒体、並び
に、請求項５に係る半導体装置の設計支援装置に該当す
るものである。[First Embodiment] First, a semiconductor device, a semiconductor device design support apparatus, and a semiconductor device design method according to a first embodiment will be described with reference to FIGS. 1, 2, and 3. . Here, FIG. 1 is a schematic diagram conceptually explaining the layout of the semiconductor device of the first embodiment, and FIG. 2 is a configuration diagram of the semiconductor device design support apparatus of the first embodiment, and FIG. 6 is a flowchart illustrating a method for designing a semiconductor device according to the first embodiment. The present embodiment corresponds to the semiconductor device according to claim 1, the method for designing a semiconductor device according to claim 3, the recording medium according to claim 4, and the design support device for a semiconductor device according to claim 5. It is a thing.

【００３０】本実施形態の特徴は、登録手段２１１また
は登録ステップＳ３０１により、セルライブラリ２０５
に登録すべきセルまたは機能ブロック若しくはモジュー
ル（以下、代表してセルという）として、入力ピン１０
２に接続され、アンテナダメージまたはアンテナルール
エラーの発生を防止するためのｎ＋拡散層−Ｐウェル型
保護ダイオード１１０（またはｐ＋拡散層−Ｎウェル型
アンテナ保護ダイオード；これらの構造についてはそれ
ぞれ図２２（ａ）および（ｂ）参照）を具備したセルを
予め登録することにある。The feature of this embodiment is that the cell library 205 is obtained by the registration means 211 or the registration step S301.
The input pin 10 is used as a cell, a functional block or a module to be registered in the
22 for preventing the occurrence of antenna damage or antenna rule error by n + diffusion layer-P well type protection diode 110 (or p + diffusion layer-N well type antenna protection diode; It is to pre-register a cell comprising a) and (b)).

【００３１】機能ブロック等の大規模セルは、通常、一
通りのピンを準備しておいて、使用しない場合には、チ
ップ設計の段階で固定されるべき"Ｈ"レベルまたは"Ｌ"
レベルの電位に固定して使用することが多い。一般的
に、その電位固定は、機能ブロックの内側はコンタクト
等の配置が禁止され、チップ設計者の手で周囲電源に接
続することによって行われている。ところが、周囲の幹
線電源の取り回しによっては、まれに、さらに上の配線
工程を終わらなくては電源につながらない場合がある。
すなわち、従来の技術において図２１に示した具体例が
該当する。A large-scale cell such as a functional block usually has a set of pins prepared, and if it is not used, it should be fixed at the "H" level or "L" level at the chip design stage.
It is often used by fixing it to the level potential. Generally, the potential is fixed by arranging contacts and the like inside the functional block, and connecting it to an ambient power source by the hand of the chip designer. However, depending on the arrangement of the surrounding mains power supply, in rare cases, it may not be possible to connect to the power supply without finishing the wiring process.
That is, the specific example shown in FIG. 21 in the conventional technique is applicable.

【００３２】図１は、図２１と同様に、セル（機能ブロ
ック）における未使用の入力ピンを電源幹線に接続して
電位固定している様子を示す模式図である。同図におい
て、ＲＡＭ，ＲＯＭ等の機能ブロック１０１において、
未使用の第２メタル入力ピン１０２は、第１メタル配線
１０３を経由して第２メタル電源幹線１０４に接続され
て電位固定されている。また、第２メタル電源幹線１０
４は第３メタル電源幹線１０５に接続されている。Similar to FIG. 21, FIG. 1 is a schematic diagram showing a state in which an unused input pin in a cell (functional block) is connected to a power supply trunk line to fix the potential. In the figure, in the functional block 101 such as RAM and ROM,
The unused second metal input pin 102 is connected to the second metal power supply trunk line 104 via the first metal wiring 103 and has a fixed potential. Also, the second metal power supply main line 10
4 is connected to the third metal power supply main line 105.

【００３３】図２１では、このような構成のＬＳＩの配
線工程において、第２メタルのエッチングを行なってい
る時には、第３メタル電源幹線１０５はまだ存在してい
ないので、第２メタル電源幹線１０４は、未使用の第２
メタル入力ピン１０２に接続されているゲート酸化膜に
対して、拡散層に接続されていないフローティング状態
の巨大なアンテナ配線となってしまうという問題があっ
た。In FIG. 21, since the third metal power supply trunk line 105 does not yet exist when the second metal is being etched in the wiring process of the LSI having such a configuration, the second metal power supply trunk line 104 is , Unused second
There is a problem that the gate oxide film connected to the metal input pin 102 becomes a huge antenna wiring in a floating state which is not connected to the diffusion layer.

【００３４】これに対して、図１では、トランジスタゲ
ート電極１０７に対して、コンタクト１０６ｃを介して
接続する第１メタル配線に接続される保護ダイオード１
１０を予め内蔵しておく。すなわち、保護ダイオード１
１０は、アンテナ配線となる第２メタル層以下の配線層
（第１メタル配線）に接続されているので、これによ
り、第２メタル電源幹線１０４のエッチング時でも、保
護ダイオード１１０の拡散層を通じてプラズマ電荷が逃
げることが可能となり、トランジスタゲート電極１０７
がアンテナダメージを受けることはなくなる。On the other hand, in FIG. 1, the protective diode 1 connected to the first metal wiring connected to the transistor gate electrode 107 through the contact 106c.
10 is built in advance. That is, the protection diode 1
Since 10 is connected to a wiring layer (first metal wiring) below the second metal layer which becomes the antenna wiring, this allows plasma to pass through the diffusion layer of the protection diode 110 even when the second metal power supply main line 104 is etched. The charges can escape, and the transistor gate electrode 107
Will no longer receive antenna damage.

【００３５】次に、図２において、本実施形態の半導体
装置の設計支援装置は、予めセルライブラリ２０５にセ
ルを登録する登録手段２１１と、与えられた論理回路仕
様２０１にしたがってセルライブラリ２０５を参照しな
がら、セルを組み合わせて配置するセル配置手段２１
２、および、配置されたセル間の配線を決定するセル間
配線手段２１３とを具備して構成され、レイアウト結果
（配置・配線データ）２０３を出力するものである。Next, referring to FIG. 2, the semiconductor device design support apparatus according to the present embodiment refers to the cell library 205 in accordance with a registration unit 211 that registers cells in the cell library 205 in advance and a given logic circuit specification 201. However, the cell arrangement means 21 for arranging cells in combination
2 and the inter-cell wiring means 213 for determining the wiring between the arranged cells, and outputs the layout result (placement / wiring data) 203.

【００３６】本実施形態においては、半導体装置は次の
ようにしてレイアウト設計される。すなわち、図３のフ
ローチャートに示すように、まずステップＳ３０１にお
いて、登録手段２１１によりセルライブラリ２０５にセ
ルを登録するが、該登録されるセルは、入力ピン１０２
に接続され、アンテナダメージまたはアンテナルールエ
ラーの発生を防止するためのｎ＋拡散層−Ｐウェル型保
護ダイオード１１０（またはｐ＋拡散層−Ｎウェル型ア
ンテナ保護ダイオード）を備えたものである。そして、
ステップＳ３０２では、セル配置手段２１２により、与
えられた論理回路仕様２０１にしたがってセルライブラ
リ２０５を参照しながら、セルを組み合わせて配置し、
ステップＳ３０３では、セル間配線手段２１３により、
与えられた論理回路仕様２０１にしたがってセルライブ
ラリ２０５を参照しながら、配置されたセル間の配線を
決定する。In this embodiment, the layout of the semiconductor device is designed as follows. That is, as shown in the flowchart of FIG. 3, first, in step S301, the cell is registered in the cell library 205 by the registration means 211. The cell to be registered is the input pin 102.
And an n + diffusion layer-P well type protection diode 110 (or p + diffusion layer-N well type antenna protection diode) for preventing the occurrence of antenna damage or antenna rule error. And
In step S302, the cell arranging unit 212 arranges cells by combining them while referring to the cell library 205 according to the given logic circuit specification 201,
In step S303, the inter-cell wiring means 213
The wiring between the arranged cells is determined while referring to the cell library 205 according to the given logic circuit specification 201.

【００３７】以上のように、本実施形態では、登録手段
２１１（登録ステップＳ３０１）により、セルライブラ
リ２０５に登録すべきセルとして、当該セル等の入力ピ
ン１０２に接続されるｎ＋拡散層−Ｐウェル型保護ダイ
オード１１０（またはｐ＋拡散層−Ｎウェル型アンテナ
保護ダイオード）を具備したセルを予め登録するので、
従来のように、チップのレイアウトを実行した後に、ア
ンテナルールエラーが発覚した箇所に保護ダイオードを
付加するといったレイアウト実行後の修正が不要とな
り、半導体装置設計における設計効率を向上させること
ができ、設計のターンアラウンドタイム（設計期間）の
短縮化を図ることができる。As described above, in the present embodiment, by the registration means 211 (registration step S301), as the cell to be registered in the cell library 205, the n + diffusion layer-P well connected to the input pin 102 of the cell or the like. Since a cell including the type protection diode 110 (or p + diffusion layer-N well type antenna protection diode) is registered in advance,
It is possible to improve the design efficiency in semiconductor device design by eliminating the need for post-layout correction such as adding a protection diode to the place where an antenna rule error is detected after executing the chip layout as in the past. The turnaround time (design period) can be shortened.

【００３８】〔第２の実施形態〕次に、第２の実施形態
に係る半導体装置、半導体装置の設計支援装置および半
導体装置の設計方法について、図４、図５および図６を
参照して説明する。ここで、図４は第２の実施形態の半
導体装置のレイアウトを概念的に説明する模式図であ
り、図２は第２の実施形態の半導体装置の設計支援装置
の構成図であり、図３は第２の実施形態の半導体装置の
設計方法を説明するフローチャートである。[Second Embodiment] Next, a semiconductor device, a semiconductor device design support apparatus, and a semiconductor device design method according to a second embodiment will be described with reference to FIGS. 4, 5, and 6. To do. Here, FIG. 4 is a schematic diagram conceptually explaining the layout of the semiconductor device of the second embodiment, and FIG. 2 is a configuration diagram of the semiconductor device design support device of the second embodiment, and FIG. 6 is a flowchart illustrating a method for designing a semiconductor device according to a second embodiment.

【００３９】本実施形態の特徴は、登録手段５１１また
は登録ステップＳ６０１により、セルライブラリ５０５
に登録すべきセルとして、入力ピンに接続され、アンテ
ナダメージまたはアンテナルールエラーの発生を防止す
るためのｎ＋拡散層−Ｐウェル型保護ダイオード（また
はｐ＋拡散層−Ｎウェル型アンテナ保護ダイオード；こ
れらの構造についてはそれぞれ図２２（ａ）および
（ｂ）参照）を具備した第１種のセルと、これら保護ダ
イオードを含まず第１種のセルと同一論理でかつ同一駆
動能力を備えた第２種のセルとを予め登録しておき、判
断手段５１４または判断ステップＳ６０４において、入
力ピンおよびゲート電極に導通する配線導体が、当該半
導体装置において許容されるアンテナ比を越えるアンテ
ナ比となるか否かを判断して、入力ピンが許容アンテナ
比を越える配線導体と導通している場合には、選択手段
５１５または選択ステップＳ６０５により第１種のセル
を選択的に使用することにある。なお、アンテナ比は、
ゲート電極に導通する配線導体の面積と該ゲート電極の
面積との比であり、許容アンテナ比は、例えば０．３５
μmデザインルールでは約５０００程度、０．２５μmデ
ザインルールでは約３５００程度の値に設定される。The feature of this embodiment is that the cell library 505 is obtained by the registration means 511 or the registration step S601.
N + diffusion layer-P-well type protection diode (or p + diffusion layer-N-well type antenna protection diode, which is connected to an input pin as a cell to be registered in the above) and prevents occurrence of antenna damage or antenna rule error; Regarding the structure, see FIG. 22 (a) and FIG. 22 (b), respectively, and a second type cell having the same logic and the same driving capability as the first type cell without including these protection diodes. Cell is registered in advance, and it is determined in the determination means 514 or determination step S604 whether or not the wiring conductor conducting to the input pin and the gate electrode has an antenna ratio exceeding the antenna ratio allowed in the semiconductor device. If it is determined that the input pin is electrically connected to the wiring conductor exceeding the allowable antenna ratio, the selecting means 515 or the selecting step is performed. The flop S605 is to selectively use the first type of cell. The antenna ratio is
It is the ratio of the area of the wiring conductor conducting to the gate electrode to the area of the gate electrode, and the allowable antenna ratio is, for example, 0.35.
The value is set to about 5000 in the μm design rule and about 3500 in the 0.25 μm design rule.

【００４０】図４において、図４（ａ）は、ＮＡＮＤゲ
ート回路４０７を備えた第２種のセル４０１の周囲の配
線レイアウトを例示した模式図であり、入力ピン４０
２，４０４には、それぞれメタル配線４０３，４０５が
接続されている。本実施形態では、例えばメタル配線４
０３が許容アンテナ比を越えてアンテナルールエラーと
なるアンテナ配線と判断された場合には、図４（ｂ）に
示すように、第２種のセル４０１は第１種のセル４１１
に置き換えられる。すなわち、図４（ｂ）において、第
１種のセル４１１は、入力ピン４１２，４１４に、それ
ぞれアンテナダメージまたはアンテナルールエラーの発
生を防止するためのｎ＋拡散層−Ｐウェル型保護ダイオ
ード４２０，４２１を具備した構成となっている。これ
により、メタル配線４１３がアンテナ配線であっても、
該メタル配線４１３のエッチング時には、保護ダイオー
ド４２０の拡散層を通じてプラズマ電荷が逃げることが
可能となり、ＮＡＮＤゲート回路４１７のトランジスタ
ゲート電極がアンテナダメージを受けることはなくな
る。In FIG. 4, FIG. 4A is a schematic view illustrating the wiring layout around the second-type cell 401 having the NAND gate circuit 407.
Metal wirings 403 and 405 are connected to 2 and 404, respectively. In the present embodiment, for example, the metal wiring 4
When it is determined that 03 is an antenna wiring that exceeds the allowable antenna ratio and causes an antenna rule error, as shown in FIG. 4B, the second type cell 401 is the first type cell 411.
Is replaced by That is, in FIG. 4B, the cell 411 of the first type has n + diffusion layer-P well type protection diodes 420 and 421 for preventing occurrence of antenna damage or antenna rule error in the input pins 412 and 414, respectively. It is configured to include. Thereby, even if the metal wiring 413 is an antenna wiring,
During the etching of the metal wiring 413, plasma charges can escape through the diffusion layer of the protection diode 420, and the transistor gate electrode of the NAND gate circuit 417 is not damaged by the antenna.

【００４１】次に、図５において、本実施形態の半導体
装置の設計支援装置５０２は、予めセルライブラリ５０
５にセルを登録する登録手段５１１と、与えられた論理
回路仕様５０１にしたがってセルライブラリ５０５を参
照しながら、セルを組み合わせて配置するセル配置手段
５１２、および、配置されたセル間の配線を決定するセ
ル間配線手段５１３と、配線導体についてアンテナルー
ルチェックを行う判断手段５１４と、アンテナルールエ
ラーが発生した配線導体に接続されるセルを、入力ピン
に接続の保護ダイオードを備えた第１種のセルに置き換
える選択手段５１５と、チップ全体について配置および
配線の小修正を行う配置配線修正手段５１６とを具備し
て構成され、レイアウト結果（配置・配線データ）５０
３を出力するものである。Next, referring to FIG. 5, the semiconductor device design support apparatus 502 of this embodiment has a cell library 50 in advance.
5, cell registration means 511 for registering cells, cell allocation means 512 for arranging cells in combination with reference to the cell library 505 according to the given logic circuit specification 501, and wiring between the arranged cells are determined. Inter-cell wiring means 513, a determination means 514 for performing an antenna rule check on a wiring conductor, and a protection diode for connecting a cell connected to a wiring conductor in which an antenna rule error has occurred to an input pin. The layout result (placement / wiring data) 50 includes a selection unit 515 for replacing with a cell and a placement / wiring correction unit 516 for performing small placement and wiring corrections for the entire chip.
3 is output.

【００４２】本実施形態においては、半導体装置は次の
ようにしてレイアウト設計される。すなわち、図６のフ
ローチャートに示すように、まずステップＳ６０１にお
いて、登録手段５１１によりセルライブラリ５０５にセ
ルを登録するが、該登録されるセルは、入力ピンに接続
され、アンテナダメージまたはアンテナルールエラーの
発生を防止するためのｎ＋拡散層−Ｐウェル型保護ダイ
オード（またはｐ＋拡散層−Ｎウェル型アンテナ保護ダ
イオード）を具備した第１種のセル、または、これら保
護ダイオードを含まず第１種のセルと同一論理でかつ同
一駆動能力を備えた第２種のセルである。そして、ステ
ップＳ６０２では、セル配置手段５１２により、与えら
れた論理回路仕様５０１にしたがってセルライブラリ５
０５を参照しながら、第２種のセルを組み合わせて配置
し、ステップＳ６０３では、セル間配線手段５１３によ
り、与えられた論理回路仕様５０１にしたがってセルラ
イブラリ５０５を参照しながら、配置された第２種のセ
ル間の配線を決定する。In this embodiment, the layout of the semiconductor device is designed as follows. That is, as shown in the flowchart of FIG. 6, first, in step S601, a cell is registered in the cell library 505 by the registration means 511. The registered cell is connected to an input pin and causes an antenna damage or an antenna rule error. Cell of the first type provided with an n + diffusion layer-P well type protection diode (or p + diffusion layer-N well type antenna protection diode) for preventing generation, or a first type cell not including these protection diodes It is a second type of cell having the same logic and the same driving capability as. Then, in step S602, the cell placement unit 512 causes the cell library 5 to comply with the given logic circuit specification 501.
05, the second type of cells are combined and arranged, and in step S603, the second cell arranged by the inter-cell wiring means 513 is arranged with reference to the cell library 505 in accordance with the given logic circuit specification 501. Determine the wiring between seed cells.

【００４３】次に、ステップ６０４では、判断手段５１
４により配線導体についてアンテナルールチェックが行
われる。すなわち、入力ピンおよびゲート電極に導通す
る配線導体が、許容アンテナ比を満たすか否かが判断さ
れ、入力ピンが許容アンテナ比を越える配線導体と導通
している（アンテナルールエラーが発生している）場合
には、ステップＳ６０５において、選択手段５１５によ
り、該当する入力ピンを備える第２種のセルを第１種の
セルに置き換え、さらにステップＳ６０６において、配
置配線修正手段５１６により、第１種のセルへの置換に
よって影響を受ける他のセルの配置調整、並びに、配置
調整後のセル間の配線の小修正を行う。なお、ステップ
６０４において、アンテナルールエラーが発生していな
い場合には、そのままレイアウト設計を終了する。Next, at step 604, the judging means 51
4, the antenna rule check is performed on the wiring conductor. That is, it is determined whether or not the wiring conductor that is electrically connected to the input pin and the gate electrode satisfies the allowable antenna ratio, and the input pin is electrically connected to the wiring conductor that exceeds the allowable antenna ratio (an antenna rule error has occurred. In this case, in step S605, the selecting unit 515 replaces the second type cell having the corresponding input pin with the first type cell, and in step S606, the placement and wiring correcting unit 516 determines the first type cell. The placement of other cells affected by the replacement with the cell is adjusted, and the wiring between the cells after the placement adjustment is corrected slightly. In step 604, if no antenna rule error has occurred, the layout design is finished as it is.

【００４４】なお、以上の説明では、第１種のセルと第
２種のセルとを同一論理でかつ同一駆動能力を備えるも
のとしたが、セル形状、すなわちセル面積およびピン配
置を同一のものとすれば、アンテナルールエラーの対策
をセル交換のみで行うことができ、図６のフローチャー
トにおける配置・配線小修正の処理（ステップＳ６０
６）が不要となり、より簡単な処理で対処できることと
なる。また一方で、設計時間の微増よりもチップ面積を
重視するのであれば、保護ダイオードを具備しない第２
種のセル４０１をできる限り小さく詰めて設計しておけ
ば良い。In the above description, the first type cell and the second type cell have the same logic and the same driving ability, but the cell shape, that is, the cell area and the pin arrangement are the same. Then, the countermeasure against the antenna rule error can be taken only by the cell exchange, and the placement / wiring small correction process in the flowchart of FIG. 6 (step S60).
6) is no longer necessary and can be dealt with by simpler processing. On the other hand, if the chip area is emphasized rather than a slight increase in design time, the second diode that does not include a protection diode
It suffices to design the seed cells 401 as small as possible.

【００４５】以上のように、本実施形態では、第１の実
施形態と比較して、自動配置・配線を実行した後にセル
等の置き換え作業が発生するが、アンテナダメージまた
はアンテナルールエラーの発生するおそれのある対策が
必要なノードに対してのみ、保護ダイオードを付加する
ことになるので、半導体装置の面積増加を抑制して余分
な保護ダイオードを形成しない分、配線の寄生負荷容量
（入力ピンの入力容量）の増大を抑えることができ、結
果として信号伝搬遅延時間および装置の消費電力を低減
することができる。As described above, in the present embodiment, as compared with the first embodiment, the replacement work of the cell or the like occurs after executing the automatic placement / wiring, but the antenna damage or the antenna rule error occurs. Since a protection diode will be added only to the node that requires countermeasures that may possibly prevent it, the parasitic load capacitance of the wiring (input pin It is possible to suppress an increase in (input capacity), and as a result, it is possible to reduce signal propagation delay time and power consumption of the device.

【００４６】ここでは、登録ステップ（登録手段）によ
り、セルライブラリ等に登録すべきセル等として、当該
セル等の入力端子に接続される第１導電型拡散層と、第
２電源に接続される第２導電型ウェルとを備えた第１導
電型ダイオード、または、前記入力端子に接続される第
２導電型拡散層と、第１電源に接続される第１導電型ウ
ェルとを備えた第２導電型ダイオードを具備する第１の
セル等と、第１導電型ダイオードまたは第２導電型ダイ
オードを含まず第１のセル等と同一論理でかつ同一駆動
能力を備えた第２のセル等とを予め登録しておき、判断
ステップ（判断手段）において、入力端子およびゲート
電極に導通する配線導体が、ゲート電極に導通する配線
導体の面積と該ゲート電極の面積との比をアンテナ比と
するときに、当該半導体装置において許容されるアンテ
ナ比を越えるアンテナ比となるか否かを判断し、入力端
子が許容アンテナ比を越える配線導体と導通している場
合には、選択ステップ（選択手段）により第１のセル等
を選択的に使用する。すなわち、自動配置・配線を実行
した後にセル等の置き換え作業が発生するが、アンテナ
ダメージまたはアンテナルールエラーの発生するおそれ
のある対策が必要なノードに対してのみ、保護ダイオー
ドを付加することになるので、半導体装置の面積増加を
抑制して余分な保護ダイオードを形成しない分、配線の
寄生負荷容量が抑えられ、結果として信号伝搬遅延時間
および装置の消費電力を低減することができる。Here, by the registration step (registration means), as the cell or the like to be registered in the cell library or the like, the first conductivity type diffusion layer connected to the input terminal of the cell or the like and the second power source are connected. A first conductivity type diode having a second conductivity type well, or a second conductivity type well having a second conductivity type diffusion layer connected to the input terminal and a first power source. A first cell or the like having a conductivity type diode and a second cell or the like having the same logic and the same drive capability as the first cell or the like without including the first conductivity type diode or the second conductivity type diode When the wiring ratio which is registered in advance and which is conducted to the input terminal and the gate electrode in the determination step (determination means) is the ratio of the area of the wiring conductor conducted to the gate electrode to the area of the gate electrode is the antenna ratio. To It is determined whether or not the antenna ratio exceeds the allowable antenna ratio in the conductor device, and if the input terminal is electrically connected to the wiring conductor exceeding the allowable antenna ratio, the first step is performed by the selecting step (selecting means). Selectively use cells etc. In other words, after automatic placement / wiring, cell replacement work will occur, but protective diodes will be added only to nodes that require countermeasures that may cause antenna damage or antenna rule errors. Therefore, since the increase in the area of the semiconductor device is suppressed and the extra protection diode is not formed, the parasitic load capacitance of the wiring is suppressed, and as a result, the signal propagation delay time and the power consumption of the device can be reduced.

【００４７】〔第３の実施形態〕次に、第３の実施形態
に係る半導体装置、半導体装置の設計支援装置および半
導体装置の設計方法について、図５、図７および図８を
参照して説明する。ここで、図７は第３の実施形態の半
導体装置のレイアウトを概念的に説明する模式図であ
り、図８は第３の実施形態の半導体装置の設計方法を説
明するフローチャートである。[Third Embodiment] Next, a semiconductor device, a semiconductor device design support apparatus, and a semiconductor device design method according to a third embodiment will be described with reference to FIGS. 5, 7, and 8. To do. Here, FIG. 7 is a schematic diagram for conceptually explaining the layout of the semiconductor device of the third embodiment, and FIG. 8 is a flow chart for explaining the designing method of the semiconductor device of the third embodiment.

【００４８】本実施形態の特徴は、登録手段５１１また
は登録ステップＳ８０１により、セルライブラリ５０５
に登録すべきセルとして、バッファまたはインバータ
と、バッファまたはインバータの入力ピンに接続される
アンテナダメージまたはアンテナルールエラーの発生を
防止するためのｎ＋拡散層−Ｐウェル型保護ダイオード
（またはｐ＋拡散層−Ｎウェル型アンテナ保護ダイオー
ド；これらの構造についてはそれぞれ図２２（ａ）およ
び（ｂ）参照）とを具備するリピータセルを予め登録し
ておき、判断手段５１４または判断ステップＳ８０４に
おいて、ゲート電極に導通する配線導体が、当該半導体
装置において許容されるアンテナ比を越えるアンテナ比
となるか否かを判断して、該配線導体が許容アンテナ比
を越える場合には、挿入手段５１５または挿入ステップ
Ｓ８０５により、該配線導体の任意の個所に、前記配線
導体を分割するように、リピータセルを１個以上挿入す
ることにある。The feature of this embodiment is that the cell library 505 is obtained by the registration means 511 or the registration step S801.
As a cell to be registered in, a buffer or an inverter and an n + diffusion layer-P-well type protection diode (or p + diffusion layer-) for preventing occurrence of antenna damage or antenna rule error connected to the input pin of the buffer or the inverter. N-well type antenna protection diode; repeater cells each having these structures (see FIGS. 22 (a) and 22 (b)) are registered in advance, and are connected to the gate electrode in the judgment means 514 or judgment step S804. It is determined whether the wiring conductor to be used has an antenna ratio exceeding the allowable antenna ratio in the semiconductor device. If the wiring conductor exceeds the allowable antenna ratio, the inserting means 515 or the inserting step S805 determines Divide the wiring conductor into any part of the wiring conductor Is to insert a repeater cell 1 or more.

【００４９】図７の模式図を参照して、本実施形態の半
導体装置について説明する。従来の技術において、図２
３（ａ）に示したように、非常に長い第１メタル配線２
３１２が存在するようなレイアウト構成の場合、第１メ
タル配線２３１２のエッチングを行う時点で、第１メタ
ル配線２３１２にはインバータ２３０１のドレイン拡散
層は接続されておらず、インバータ２３０２のトランジ
スタゲート酸化膜にとってアンテナダメージの起こり得
る配線となっていた。これに対処すべく、図７（ａ）で
は、長大な配線をリピータと呼ばれるバッファ７０４で
分割することにより、インバータ７０２のゲート酸化膜
に対するアンテナ比を小さくする。従来より、リピータ
は長い配線のＲＣ遅延を抑制するために使用されてお
り、このような使用法により、信号伝搬遅延時間の抑制
およびアンテナルールエラー対策の双方に効果を発揮す
る。The semiconductor device of this embodiment will be described with reference to the schematic view of FIG. In the prior art, FIG.
As shown in FIG. 3 (a), the very long first metal wiring 2
In the case of a layout configuration in which 312 exists, the drain diffusion layer of the inverter 2301 is not connected to the first metal wiring 2312 at the time of etching the first metal wiring 2312, and the transistor gate oxide film of the inverter 2302 is formed. It was a wiring that could cause antenna damage. In order to deal with this, in FIG. 7A, a long wiring is divided by a buffer 704 called a repeater to reduce the antenna ratio of the inverter 702 to the gate oxide film. Conventionally, a repeater has been used to suppress RC delay of long wiring, and by such a method, it is effective both in suppressing a signal propagation delay time and in an antenna rule error countermeasure.

【００５０】また、図７（ｂ）は、リピータセル７１３
を、バッファ７１４およびバッファ７１４の入力ピンに
接続されるｎ＋拡散層−Ｐウェル型保護ダイオード７１
５で構成した例である。図７（ａ）のように、リピータ
セル７０３をバッファ７０４で構成した場合には、該バ
ッファ７０４のトランジスタゲート酸化膜でアンテナダ
メージが発生する場合があるので、図７（ｂ）に示すよ
うに、バッファ７１４の入力ピンにアンテナダメージま
たはアンテナルールエラーの発生を防止するためのｎ＋
拡散層−Ｐウェル型保護ダイオード７１５を付加した構
成とするのが望ましい。これにより、確実にアンテナダ
メージの発生を防止できる。Further, FIG. 7B shows a repeater cell 713.
To a buffer 714 and an n + diffusion layer-P well type protection diode 71 connected to the input pin of the buffer 714.
5 is an example configured with 5. When the repeater cell 703 is composed of the buffer 704 as shown in FIG. 7A, antenna damage may occur in the transistor gate oxide film of the buffer 704. Therefore, as shown in FIG. , N + for preventing occurrence of antenna damage or antenna rule error at the input pin of the buffer 714
It is desirable to add a diffusion layer-P well type protection diode 715. As a result, it is possible to reliably prevent the occurrence of antenna damage.

【００５１】また、リピータセルは、バッファによる構
成とする他に、インバータを備えた構成とすることもで
きる。この場合、インバータによって信号配線の論理が
反転するので、ほぼ等間隔に２個のリピータセルを挿入
する。すなわち図７（ｃ）に示すように、アンテナルー
ルエラーとなる配線を３分割して、インバータ７２４お
よびインバータ７２４の入力ピンに接続されるｎ＋拡散
層−Ｐウェル型保護ダイオード７２５で構成したリピー
タセル７２３、並びに、インバータ７２７およびインバ
ータ７２７の入力ピンに接続されるｎ＋拡散層−Ｐウェ
ル型保護ダイオード７２８で構成したリピータセル７２
６をそれぞれの分割点に挿入するものである。Further, the repeater cell may be configured with an inverter in addition to the configuration with a buffer. In this case, since the logic of the signal wiring is inverted by the inverter, two repeater cells are inserted at substantially equal intervals. That is, as shown in FIG. 7C, a wiring which causes an antenna rule error is divided into three, and the repeater cell is composed of an inverter 724 and an n + diffusion layer-P well type protection diode 725 connected to an input pin of the inverter 724. 723 and a repeater cell 72 composed of an inverter 727 and an n + diffusion layer-P well type protection diode 728 connected to the input pin of the inverter 727.
6 is inserted at each division point.

【００５２】さらに、リピータセルは、直列接続した２
個のインバータを備えた構成とすることもできる。すな
わち、図７（ｄ）に示すように、インバータ７３４，７
３５と、インバータ７３５の入力ピンに接続されるｎ＋
拡散層−Ｐウェル型保護ダイオード７３６とでリピータ
セル７３３を構成するものである。この場合、図７
（ｅ）のリピータセル７４３に示すように、出力側のイ
ンバータ７４４を入力側のインバータ７４５よりも広い
面積で形成して、出力側と入力側とで異なる駆動能力と
して形成するのがより実際的であろう。Furthermore, the repeater cells are connected in series to each other.
It is also possible to adopt a configuration provided with a single inverter. That is, as shown in FIG.
35 and n + connected to the input pin of the inverter 735.
The repeater cell 733 is configured by the diffusion layer and the P well type protection diode 736. In this case,
As shown in the repeater cell 743 of (e), it is more practical to form the output-side inverter 744 in a larger area than the input-side inverter 745 and to form it with different driving abilities on the output side and the input side. Will.

【００５３】次に、本実施形態の半導体装置の設計支援
装置５０２は、第２の実施形態と同様に図５に示した構
成で実現される。ただし、本実施形態では、５１５は、
アンテナルールエラーが発生した配線導体の任意の個所
に、配線導体を分割するように、リピータセルを１個以
上挿入する挿入手段である。Next, the semiconductor device design support apparatus 502 of this embodiment is realized by the configuration shown in FIG. 5 as in the second embodiment. However, in this embodiment, 515 is
It is an insertion means for inserting one or more repeater cells so as to divide the wiring conductor into an arbitrary portion of the wiring conductor where the antenna rule error has occurred.

【００５４】本実施形態においては、半導体装置は次の
ようにしてレイアウト設計される。図８のフローチャー
トにおいて、まずステップＳ８０１において、登録手段
５１１によりセルライブラリ５０５にセルを登録する
が、該登録されるセルには、バッファまたはインバータ
と、バッファまたはインバータの入力ピンに接続される
アンテナダメージまたはアンテナルールエラーの発生を
防止するためのｎ＋拡散層−Ｐウェル型保護ダイオード
またはｐ＋拡散層−Ｎウェル型アンテナ保護ダイオード
とを具備するリピータセルが含まれる。そして、ステッ
プＳ８０２では、セル配置手段５１２により、与えられ
た論理回路仕様５０１にしたがってセルライブラリ５０
５を参照しながら、セルを組み合わせて配置し、ステッ
プＳ８０３では、セル間配線手段５１３により、与えら
れた論理回路仕様５０１にしたがってセルライブラリ５
０５を参照しながら、配置されたセル間の配線を決定す
る。In the present embodiment, the layout of the semiconductor device is designed as follows. In the flowchart of FIG. 8, first, in step S801, a cell is registered in the cell library 505 by the registration unit 511. The cell to be registered is a buffer or an inverter and antenna damage connected to an input pin of the buffer or the inverter. Alternatively, a repeater cell including an n + diffusion layer-P well type protection diode or a p + diffusion layer-N well type antenna protection diode for preventing occurrence of an antenna rule error is included. Then, in step S802, the cell placement unit 512 causes the cell library 50 to comply with the given logic circuit specification 501.
5, the cells are arranged in combination, and in step S803, the inter-cell wiring unit 513 sets the cell library 5 according to the given logic circuit specification 501.
The wiring between the arranged cells is determined with reference to 05.

【００５５】次に、ステップ８０４では、判断手段５１
４により配線導体についてアンテナルールチェックが行
われる。すなわち、ゲート電極に導通する配線導体が、
許容アンテナ比を満たすか否かが判断され、許容アンテ
ナ比を越える配線導体が存在（アンテナルールエラーが
発生）している場合には、ステップＳ８０５において、
挿入手段５１５により、該配線導体の任意の個所に配線
導体を分割するように、リピータセルを１個以上挿入す
る。さらにステップＳ８０６では、配置配線修正手段５
１６により、リピータセルの挿入によって影響を受ける
他のセルの配置調整、並びに、配置調整後のセル間の配
線の小修正を行う。なお、ステップ８０４において、ア
ンテナルールエラーが発生していない場合には、そのま
まレイアウト設計を終了する。Next, at step 804, the judgment means 51
4, the antenna rule check is performed on the wiring conductor. That is, the wiring conductor conducting to the gate electrode is
If it is determined whether or not the allowable antenna ratio is satisfied and there is a wiring conductor that exceeds the allowable antenna ratio (an antenna rule error occurs), in step S805,
By the inserting means 515, one or more repeater cells are inserted so that the wiring conductor is divided into arbitrary portions of the wiring conductor. Further, in step S806, the placement and routing correction means 5
By 16, the placement adjustment of other cells affected by the insertion of the repeater cell and the minor correction of the wiring between the cells after the placement adjustment are performed. If no antenna rule error has occurred in step 804, the layout design is finished as it is.

【００５６】以上のように、本実施形態では、アンテナ
ダメージまたはアンテナルールエラーが発生するおそれ
のある長大な配線導体を、リピータセルを挿入して分割
することによって該配線の信号伝搬遅延を抑制すること
ができ、また、該配線の長さが短くなることによってア
ンテナダメージを抑制でき、さらには、リピータセルの
入力ピンに保護ダイオードを付加することによって、該
リピータセルにつながる分割後のメタル配線についても
アンテナダメージまたはアンテナルールエラーが発生す
ることがない。As described above, in this embodiment, the signal propagation delay of the wiring is suppressed by inserting the repeater cell and dividing the long wiring conductor which may cause the antenna damage or the antenna rule error. In addition, by reducing the length of the wiring, antenna damage can be suppressed, and further, by adding a protection diode to the input pin of the repeater cell, the divided metal wiring connected to the repeater cell Even antenna damage or antenna rule error does not occur.

【００５７】ここでは、登録ステップ（登録手段）によ
り、セルライブラリ等に登録すべきセル等として、バッ
ファまたはインバータと、前記バッファまたはインバー
タの入力端子に接続される第１導電型拡散層と、第２電
源に接続される第２導電型ウェルとを備えた第１導電型
ダイオード、または、前記入力端子に接続される第２導
電型拡散層と、第１電源に接続される第１導電型ウェル
とを備えた第２導電型ダイオードとを具備するリピータ
セルを登録し、判断ステップ（判断手段）により、当該
半導体装置内のゲート電極に導通する配線導体が、ゲー
ト電極に導通する配線導体の面積と該ゲート電極の面積
との比をアンテナ比とするとき、当該半導体装置におい
て許容されるアンテナ比を越えるか否かを判断し、配線
導体が該許容アンテナ比を越える場合には、挿入ステッ
プ（挿入手段）により、該配線導体の任意の個所に配線
導体を分割するように、リピータセルを１個以上挿入す
る。ここで、リピータセルは、直列接続された２段のバ
ッファまたはインバータを備え、出力側のバッファまた
はインバータを入力側のバッファまたはインバータより
も広い面積で形成するのが望ましい。このように、アン
テナダメージまたはアンテナルールエラーが発生するお
それのある長大な配線導体をリピータセルを挿入して分
割することによって該配線の信号伝搬遅延を抑制すると
いう第１の効果、該配線の長さが短くなることによって
アンテナダメージを抑制できるという第２の効果、さら
には、リピータセルの入力ピンに保護ダイオードを付加
することによって該リピータセルにつながる分割後のメ
タル配線についてはアンテナルールエラーが発生しない
という第３の効果を得ることができる。Here, as a cell or the like to be registered in the cell library or the like by the registration step (registration means), a buffer or an inverter, a first conductivity type diffusion layer connected to an input terminal of the buffer or the inverter, and A first conductivity type diode having a second conductivity type well connected to two power sources, or a second conductivity type diffusion layer connected to the input terminal, and a first conductivity type well connected to the first power source. A repeater cell including a second conductivity type diode including a wiring conductor is registered, and the wiring conductor conducting to the gate electrode in the semiconductor device is determined by the judging step (judging means) in the area of the wiring conductor conducting to the gate electrode. When the ratio of the area of the gate electrode to the area of the gate electrode is taken as the antenna ratio, it is judged whether or not the antenna ratio allowed in the semiconductor device is exceeded, and the wiring conductor is allowed to have the allowable antenna ratio. When exceeding Na ratio, the insertion step (insertion means), so as to divide the wiring conductor on any point of the wiring conductor, inserting the repeater cell 1 or more. Here, it is desirable that the repeater cell includes two stages of buffers or inverters connected in series, and that the output side buffer or inverter is formed in a larger area than the input side buffer or inverter. As described above, the first effect of suppressing the signal propagation delay of the wiring by inserting the repeater cell and dividing the long wiring conductor that may cause the antenna damage or the antenna rule error. The second effect that the antenna damage can be suppressed by shortening the length, and further, an antenna rule error occurs in the divided metal wiring connected to the repeater cell by adding a protection diode to the input pin of the repeater cell. The third effect of not performing can be obtained.

【００５８】〔第４の実施形態〕次に、第４の実施形態
に係る半導体装置、半導体装置の設計支援装置および半
導体装置の設計方法について図２０を参照して説明す
る。ここで図２０は第４半導体装置のレイアウトを概念
的に説明する模式図である。[Fourth Embodiment] Next, a semiconductor device, a semiconductor device design support apparatus, and a semiconductor device design method according to a fourth embodiment will be described with reference to FIG. Here, FIG. 20 is a schematic diagram conceptually explaining the layout of the fourth semiconductor device.

【００５９】図２０（ａ）および（ｂ）は、未使用のイ
ンバータ２０４１の入力ピンを電源幹線に接続して電位
固定している様子を示す模式図であって、図２０（ａ）
は半導体装置の上方から見た平面模式図であり、図２０
（ｂ）は図２０（ａ）の一点鎖線Ａ−Ａ'における断面
模式図である。同図において、未使用のインバータ２０
４１の入力ピンは、第１メタル配線２０１５を経由して
第２メタル電源幹線２０２１（２０２２）に接続されて
電位固定されている。また、第２メタル電源幹線２０２
１（２０２２）は第３メタル電源幹線２０３１に接続さ
れている。なお、第２メタル電源幹線２０２１はＶSSの
配線を、第２メタル電源幹線２０２２はＶDDの配線を示
している。このような構成のＬＳＩの配線工程におい
て、第２メタルのエッチングを行なっている時には第３
メタル電源幹線２０３１はまだ存在していないので、第
２メタル電源幹線２０２１はインバータ２０４１の入力
ピンに接続されているゲート酸化膜に対して、拡散層に
接続されていないフローティング状態の巨大なアンテナ
配線となってしまう。FIGS. 20A and 20B are schematic diagrams showing a state in which the input pin of the unused inverter 2041 is connected to the power supply trunk line to fix the potential, and FIG.
20 is a schematic plan view seen from above the semiconductor device.
20B is a schematic sectional view taken along the alternate long and short dash line AA ′ in FIG. In the figure, an unused inverter 20
The input pin of 41 is connected to the second metal power supply trunk line 2021 (2022) via the first metal wiring 2015 and has a fixed potential. Also, the second metal power supply main line 202
1 (2022) is connected to the third metal power supply main line 2031. The second metal power supply trunk line 2021 represents a VSS wiring, and the second metal power supply trunk line 2022 represents a VDD wiring. When the second metal is being etched in the wiring process of the LSI having such a configuration, the third metal
Since the metal power supply main line 2031 does not exist yet, the second metal power supply main line 2021 is a huge antenna wiring in a floating state where it is not connected to the diffusion layer with respect to the gate oxide film connected to the input pin of the inverter 2041. Will be.

【００６０】本実施形態では、このようなアンテナルー
ルエラーが発生する可能性のある第２メタル電源幹線２
０２１（２０２２）に対して以下のような対処を施す。
図２０（ｃ）は本実施形態によるアンテナルールエラー
対策を施した半導体装置を上方から見た平面模式図であ
り、図２０（ｄ）は図２０（ｃ）の一点鎖線Ｂ−Ｂ'に
おける断面模式図である。同図に示すように、未使用の
インバータ２０４１の入力ピンがＶSSの第２メタル電源
幹線２０２１に接続されている場合には、Ｐウェル２０
０７上にｐ＋拡散層２００８を形成し該ｐ＋型拡散層２
００８からビアおよび第１メタル配線２０１４を介して
第２メタル電源幹線２０２１に接続した基板コンタクト
を用いることとして、第２メタル電源幹線２０２１から
ｐ＋拡散層２００８を経由したＰウェル２００７への経
路を形成する。また、未使用のインバータ２０４１の入
力ピンがＶDDの第２メタル電源幹線２０２２に接続され
ている場合には、Ｎウェル２００５上にｎ＋拡散層２０
０６を形成し該ｎ＋型拡散層２００６からビアおよび第
１メタル配線２０１３を介して第２メタル電源幹線２０
２２に接続した基板コンタクトを用いることとして、第
２メタル電源幹線２０２２からｎ＋拡散層２００６を経
由したＮウェル２００５への経路を形成する。なお、こ
のような基板コンタクトの割り当ては、基板コンタクト
を配置可能な部分領域をマスク演算によって求め、その
求められた部分領域に基板コンタクトを自動発生させる
ことにより行われる。ここで、基板コンタクトを配置可
能な部分領域を求める手法として、拡散層、ポリシリコ
ン層等の全層について見ていく手法や、スタンダードセ
ルやブロック部のセル枠を見ていき該セル枠内は基板コ
ンタクトの配置が不可能であるとして処理する手法など
がある。In the present embodiment, the second metal power supply trunk line 2 in which such an antenna rule error may occur.
The following measures are taken with respect to 021 (2022).
20C is a schematic plan view of the semiconductor device with the antenna rule error countermeasure according to the present embodiment seen from above, and FIG. 20D is a cross-section taken along one-dot chain line BB ′ of FIG. 20C. It is a schematic diagram. As shown in the figure, when the unused input pin of the inverter 2041 is connected to the second metal power supply trunk line 2021 of VSS, the P well 20
07, a p + diffusion layer 2008 is formed on the p + diffusion layer 2
A path from the second metal power supply trunk line 2021 to the P-well 2007 via the p + diffusion layer 2008 is formed by using the substrate contact connected to the second metal power supply trunk line 2021 from 008 via the via and the first metal wiring 2014. To do. Further, when the input pin of the unused inverter 2041 is connected to the second metal power supply trunk line 2022 of VDD, the n + diffusion layer 20 is formed on the N well 2005.
And the second metal power supply trunk line 20 is formed from the n + type diffusion layer 2006 via the via and the first metal wiring 2013.
A substrate contact connected to 22 is used to form a path from the second metal power supply trunk line 2022 to the N well 2005 via the n + diffusion layer 2006. Note that such a substrate contact is assigned by obtaining a partial region in which the substrate contact can be arranged by a mask operation and automatically generating a substrate contact in the obtained partial region. Here, as a method for obtaining a partial region in which a substrate contact can be arranged, a method of looking at all layers such as a diffusion layer and a polysilicon layer, and a cell frame of a standard cell and a block part are examined. For example, there is a method of treating that the substrate contact cannot be arranged.

【００６１】以上のように、本実施形態では、電源ＶDD
に対してｎ＋拡散層−Ｎウェル型の基板コンタクトを、
電源ＶSSに対してｐ＋拡散層−Ｐウェル型の構成の基板
コンタクトをそれぞれマスク演算で生成する。これによ
り、保護ダイオードを付加した構成でなくとも拡散層に
流れる経路が確保されることになるので、電源幹線に接
続して未使用ピンの電位固定を行う場合でも、アンテナ
ルールエラーを生じることはない。また、ウェル電位が
安定する方向に行くので、半導体装置の耐ノイズ特性、
耐ラッチアップ特性等も向上する。As described above, in this embodiment, the power source VDD
To n + diffusion layer-N well type substrate contact,
Substrate contacts of p + diffusion layer-P well type are respectively generated by mask calculation with respect to the power source VSS. As a result, the path that flows to the diffusion layer is secured even if the configuration does not include the protection diode.Therefore, even if the potential of an unused pin is fixed by connecting to the power supply trunk line, an antenna rule error will not occur. Absent. Further, since the well potential goes in a stable direction, noise resistance characteristics of the semiconductor device,
Latch-up resistance and the like are also improved.

【００６２】ここでは、セル等の未使用入力端子を、第
１導電型拡散層および第１導電型ウェルを含む基板コン
タクトまたは第２導電型拡散層および第２導電型ウェル
を含む基板コンタクトを介して第１電源または第２電源
と導通させるように、前記基板コンタクトを生成する。
これにより、保護ダイオードを付加した構成でなくと
も、拡散層に流れる経路が確保されることになるので、
電源幹線に接続して電位固定を行う場合でも、アンテナ
ルールエラーを生じることはない。また、ウェル電位の
安定化につながるので、半導体装置の耐ノイズ特性、耐
ラッチアップ特性等も向上するといった効果が得られ
る。Here, an unused input terminal of a cell or the like is connected via a substrate contact including a first conductivity type diffusion layer and a first conductivity type well or a substrate contact including a second conductivity type diffusion layer and a second conductivity type well. The substrate contact is generated so as to be electrically connected to the first power supply or the second power supply.
As a result, even if the structure does not include the protection diode, the route to the diffusion layer is secured,
An antenna rule error does not occur even if the potential is fixed by connecting to the power supply main line. Further, since the well potential is stabilized, it is possible to obtain the effect of improving the noise resistance and latch-up resistance of the semiconductor device.

【００６３】〔第５の実施形態〕次に、第５の実施形態
に係る半導体装置、半導体装置の設計支援装置および半
導体装置の設計方法について図９を参照して説明する。
ここで、図９は第５の実施形態の半導体装置のレイアウ
トを概念的に説明する模式図である。[Fifth Embodiment] Next, a semiconductor device, a semiconductor device design support apparatus, and a semiconductor device design method according to a fifth embodiment will be described with reference to FIG.
Here, FIG. 9 is a schematic diagram conceptually explaining the layout of the semiconductor device of the fifth embodiment.

【００６４】本実施形態の特徴は、各配線層においてゲ
ート電極と導通するそれぞれの配線導体を、ゲート電極
に導通する配線導体の面積と該ゲート電極の面積との比
をアンテナ比とするとき、当該半導体装置において本来
許容されるアンテナ比の２分の１未満のアンテナ比とな
る面積または配線長に制限し少なくとも３分割して配線
することにある。The feature of this embodiment is that, when the ratio of the area of the wiring conductors conducting to the gate electrodes to the area of the gate electrodes is the antenna ratio, the wiring conductors conducting to the gate electrodes in each wiring layer are In the semiconductor device, the wiring is divided into at least three parts by limiting the area or the wiring length that provides an antenna ratio that is less than ½ of the antenna ratio that is originally allowed.

【００６５】図９の模式図を参照して、本実施形態の半
導体装置について説明する。図９（ａ）は、あるインバ
ータ９０１の入力端に接続される第ｊ配線層のメタル配
線９０２の配線レイアウトを模式的に示したものであ
る。図９（ｂ）では、このような長大なメタル配線９０
２を生成して許容アンテナ比を越えるようなアンテナル
ールエラーを発生させないために、セル間配線の工程に
おいて、一の配線層上で１本の信号配線について走らせ
得る長さをルール値の２分の１以下に制限している。す
なわち、第ｊ配線層のメタル配線９１２と第ｊ＋１配線
層のメタル配線９１３と、第ｊ配線層のメタル配線９１
４とによる構成としている。また、図９（ｃ）では、ル
ール値の３分の１以下として、第ｊ配線層のメタル配線
９２２と、第ｊ＋１配線層のメタル配線９２３と、第ｊ
配線層のメタル配線９２４とによる構成としている。The semiconductor device of this embodiment will be described with reference to the schematic view of FIG. FIG. 9A schematically shows the wiring layout of the metal wiring 902 of the j-th wiring layer connected to the input terminal of a certain inverter 901. In FIG. 9B, such a long metal wiring 90
In order to prevent the generation of 2 and the occurrence of an antenna rule error that exceeds the allowable antenna ratio, in the inter-cell wiring process, the length that can be run for one signal wiring on one wiring layer is set to 2 minutes of the rule value. It is limited to 1 or less. That is, the metal wiring 912 of the j-th wiring layer, the metal wiring 913 of the j + 1-th wiring layer, and the metal wiring 91 of the j-th wiring layer.
4 is used. Further, in FIG. 9C, the metal wiring 922 of the jth wiring layer, the metal wiring 923 of the j + 1th wiring layer, and the jth wiring layer are set to one third or less of the rule value.
It is configured by the metal wiring 924 of the wiring layer.

【００６６】例えば、図９（ａ）において、メタル配線
９０２に電荷量Ｑを越える電荷が蓄積された場合に、イ
ンバータ９０１のゲート酸化膜にアンテナダメージが発
生するとすれば、図９（ｂ）のように第ｊ＋１配線層の
メタル配線９１３の配線長がアンテナ比の２分の１未満
となるように元の第ｊ配線層のメタル配線９０２を３分
割することによって、第ｊ配線層のエッチング工程時に
ゲート酸化膜に流れ込む電荷量は約２分の１強に、また
図９（ｃ）のように３分割することによって、第ｊ配線
層のエッチング工程時にゲート酸化膜に流れ込む電荷量
は約３分の２に、それぞれ落とすことができ、アンテナ
ダメージの発生を抑制することができる。For example, in FIG. 9A, if the gate oxide film of the inverter 901 suffers antenna damage when the electric charge exceeding the charge amount Q is accumulated in the metal wiring 902, FIG. As described above, the original metal wiring 902 of the j-th wiring layer is divided into three so that the wiring length of the metal wiring 913 of the j + 1-th wiring layer is less than one half of the antenna ratio. At some times, the amount of charge flowing into the gate oxide film is about a little more than half, and by dividing into three as shown in FIG. 9C, the amount of charge flowing into the gate oxide film during the etching process of the j-th wiring layer is about three. It can be dropped in half, and the occurrence of antenna damage can be suppressed.

【００６７】また、図９（ｄ）では、一の配線層上で１
本の信号配線について走らせ得る長さをルール値の５分
の１以下に制限して、第ｊ配線層のメタル配線９３２，
９３４，９３６と第ｊ＋１配線層のメタル配線９３３，
９３５とによる構成としている。これにより、第ｊ配線
層のメタル配線９３６（白抜き部分）は、そのパターン
をエッチングしている時には、対象となるインバータ９
３１のゲート酸化膜にはつながっておらず、また第ｊ＋
１配線層のエッチング工程時に第ｊ配線層のメタル配線
９３４には電荷が蓄積されていないので、インバータ９
３１のゲート酸化膜に流れ込む電荷量は約５分の３に落
とすことができ、アンテナダメージの発生を抑制するこ
とができる。Further, in FIG. 9D, 1 is formed on one wiring layer.
The length that can be run for the signal wiring of the book is limited to 1/5 or less of the rule value, and the metal wiring 932 of the j-th wiring layer is
934 and 936 and the metal wiring 933 of the (j + 1) th wiring layer
And 935. Thus, the metal wiring 936 (white portion) of the j-th wiring layer is the target inverter 9 when the pattern is being etched.
31 is not connected to the gate oxide film, and the j + th
Since no charge is accumulated in the metal wiring 934 of the j-th wiring layer during the etching process of the first wiring layer, the inverter 9
The amount of charges flowing into the gate oxide film of 31 can be reduced to about ⅓, and the occurrence of antenna damage can be suppressed.

【００６８】以上のように、本実施形態では、同一配線
層で連続して走る配線の長さを本来のアンテナルール値
の２分の１未満に制限をかけ、少なくとも３分割するこ
とにより、強制的に配線を乗り換えて、長大な配線を分
断させることができ、配線のアンテナ比を抑制すること
が可能となり、結果としてアンテナルールエラーの発生
個数を減少させることができる。As described above, in the present embodiment, the length of the wiring that continuously runs in the same wiring layer is restricted to less than one half of the original antenna rule value, and at least three divisions are performed to force the wiring. It is possible to change the wiring, and to divide the long wiring, to suppress the antenna ratio of the wiring, and consequently to reduce the number of antenna rule errors.

【００６９】ここでは、各配線層においてゲート電極と
導通するそれぞれの配線導体を、ゲート電極に導通する
配線導体の面積と該ゲート電極の面積との比をアンテナ
比とするとき、当該半導体装置において本来許容される
アンテナ比の２分の１未満のアンテナ比となる面積また
は配線長に制限し少なくとも３分割して配線する。この
ように、同一配線層で連続して走る配線の長さを本来の
アンテナルール値の２分の１未満とし、少なくとも３分
割して形成されるように制限をかけることにより、強制
的に配線を乗り換え、すなわち長大な配線を分断させる
ことができ、これにより、配線のアンテナ比を抑制する
ことが可能となり、結果としてアンテナルールエラーの
発生個数を減少させることができる。Here, when the ratio of the area of the wiring conductor conducting to the gate electrode to the area of the gate electrode of each wiring conductor conducting to the gate electrode in each wiring layer is taken as an antenna ratio, the semiconductor device is concerned. The wiring is divided into at least three parts by limiting the area or the wiring length that provides an antenna ratio that is less than ½ of the originally allowable antenna ratio. In this way, the length of the wiring that continuously runs in the same wiring layer is set to less than one half of the original antenna rule value, and the wiring is forced to be divided into at least three parts to force the wiring. Can be changed, that is, a long wiring can be divided, whereby the antenna ratio of the wiring can be suppressed, and as a result, the number of antenna rule errors generated can be reduced.

【００７０】〔第６の実施形態〕次に、第６の実施形態
に係る半導体装置の設計支援装置および半導体装置の設
計方法について、図５、図１０および図１１を参照して
説明する。ここで、図１０は第６の実施形態の半導体装
置のレイアウトを概念的に説明する模式図であり、図１
１は第６の実施形態の半導体装置の設計方法を説明する
フローチャートである。[Sixth Embodiment] Next, a semiconductor device design support apparatus and a semiconductor device design method according to a sixth embodiment will be described with reference to FIGS. 5, 10 and 11. Here, FIG. 10 is a schematic diagram conceptually illustrating the layout of the semiconductor device of the sixth embodiment.
FIG. 1 is a flowchart illustrating a semiconductor device designing method according to the sixth embodiment.

【００７１】本実施形態の特徴は、登録手段５１１また
は登録ステップＳ１１０１により、セルライブラリ５０
５に登録すべきセルの形状データとして、Ｐウェル上に
ｎ＋拡散層とコンタクトを配置可能または不可能な位
置、或いは、Ｎウェル上にｐ＋拡散層とコンタクトを配
置可能または不可能な位置を定義しておき、判断手段５
１４または判断ステップＳ１１０４において、ゲート電
極に導通する配線導体が、当該半導体装置において許容
されるアンテナ比を越えるアンテナ比となるか否かを判
断して、該配線導体が許容アンテナ比を越える場合に
は、配置可能な位置または配置不可能でない位置を探索
して、挿入手段５１５または挿入ステップＳ１１０６に
より、ｎ＋拡散層−Ｐウェル型保護ダイオードまたはｐ
＋拡散層−Ｎウェル型アンテナ保護ダイオードを挿入す
ることにある。The feature of this embodiment lies in that the cell library 50 is registered by the registration means 511 or the registration step S1101.
The cell shape data to be registered in 5 defines the position where the n + diffusion layer and the contact can or cannot be placed on the P well or the position where the p + diffusion layer and the contact can or cannot be placed on the N well. Judgment means 5
14 or determination step S1104, it is determined whether the wiring conductor conducting to the gate electrode has an antenna ratio exceeding the allowable antenna ratio in the semiconductor device, and if the wiring conductor exceeds the allowable antenna ratio, Searches for a position that can be arranged or a position that cannot be arranged, and inserts n + diffusion layer-P well type protection diode or p by the inserting means 515 or inserting step S1106.
+ Diffusion layer-to insert an N-well type antenna protection diode.

【００７２】図１０の模式図を参照して、本実施形態の
半導体装置について説明する。図１０（ａ）は、スタン
ダードセル方式で配置・配線されたレイアウトを模式的
に例示する模式図である。同図では、ＮＡＮＤゲート回
路１０１１を備えたセル１００１，ＮＯＴゲート回路１
０１２を備えたセル１００２およびＮＡＮＤゲート回路
１０１３を備えたセル１００３が隣接して配置されてい
る。各セルの上方にはＶDDの電源幹線１００５が、下方
にはＶSSの電源幹線１００６がそれぞれ配線され、ＮＡ
ＮＤゲート回路１０１３の一方の入力に配線導体１００
４が配線されている。The semiconductor device of this embodiment will be described with reference to the schematic view of FIG. FIG. 10A is a schematic diagram schematically illustrating a layout arranged and wired by the standard cell method. In the figure, a cell 1001 including a NAND gate circuit 1011 and a NOT gate circuit 1
The cell 1002 including 012 and the cell 1003 including the NAND gate circuit 1013 are arranged adjacent to each other. A power supply trunk 1005 for VDD and a power supply trunk 1006 for VSS are wired above and below each cell, respectively.
The wiring conductor 100 is connected to one input of the ND gate circuit 1013.
4 is wired.

【００７３】また、セルライブラリ５０５に登録されて
いるセルの内、例えばＮＯＴゲート回路１０１２を備え
たセル１００２のように、比較的空き領域を持つセルに
ついては、Ｐウェル上にｎ＋拡散層とコンタクトを配置
可能な位置、或いは、Ｎウェル上にｐ＋拡散層とコンタ
クトを配置可能な位置が、予め、図１０（ｂ）中のＰ01
に示すような形態で定義されている。Among cells registered in the cell library 505, a cell having a relatively empty area such as the cell 1002 having the NOT gate circuit 1012 has a contact with the n + diffusion layer on the P well. The position where the P + diffusion layer and the contact can be arranged on the N well is previously defined as P01 in FIG. 10B.
It is defined in the form as shown in.

【００７４】図１０（ａ）において、配線導体１００４
がアンテナルールエラーとなる配線であるとされた場合
には、該配線導体１００４の経路上で配置可能な位置を
探索して、図１０（ｃ）に示すように、位置Ｐ01にｎ＋
拡散層−Ｐウェル型保護ダイオード１０２２を配置し
て、アンテナルールエラーの発生を防止する。In FIG. 10A, the wiring conductor 1004
When it is determined that the wiring is an antenna rule error, a position that can be arranged on the route of the wiring conductor 1004 is searched for, and as shown in FIG.
A diffusion layer-P-well type protection diode 1022 is arranged to prevent an antenna rule error from occurring.

【００７５】次に、本実施形態の半導体装置の設計支援
装置５０２は、第２の実施形態と同様に図５に示した構
成で実現される。ただし、本実施形態では、５１５は、
アンテナルールエラーが発生した配線導体近傍に配置可
能な位置を探索して、ｎ＋拡散層−Ｐウェル型保護ダイ
オードまたはｐ＋拡散層−Ｎウェル型アンテナ保護ダイ
オードを挿入する挿入手段である。Next, the semiconductor device design support apparatus 502 of the present embodiment is realized by the configuration shown in FIG. 5 as in the second embodiment. However, in this embodiment, 515 is
It is insertion means for searching a position that can be arranged in the vicinity of the wiring conductor where the antenna rule error has occurred and inserting the n + diffusion layer-P well type protection diode or the p + diffusion layer-N well type antenna protection diode.

【００７６】本実施形態においては、半導体装置は次の
ようにしてレイアウト設計される。図１１のフローチャ
ートにおいて、まずステップＳ１１０１において、登録
手段５１１によりセルライブラリ５０５にセルを登録す
るが、該登録されるセルの形状データとして、Ｐウェル
上にｎ＋拡散層とコンタクトを配置可能な位置、或い
は、Ｎウェル上にｐ＋拡散層とコンタクトを配置可能な
位置、すなわちｎ＋拡散層−Ｐウェル型保護ダイオード
またはｐ＋拡散層−Ｎウェル型アンテナ保護ダイオード
を挿入可能な位置が定義される。そして、ステップＳ１
１０２では、セル配置手段５１２により、与えられた論
理回路仕様５０１にしたがってセルライブラリ５０５を
参照しながら、セルを組み合わせて配置し、ステップＳ
１１０３では、セル間配線手段５１３により、与えられ
た論理回路仕様５０１にしたがってセルライブラリ５０
５を参照しながら、配置されたセル間の配線を決定す
る。In the present embodiment, the layout of the semiconductor device is designed as follows. In the flowchart of FIG. 11, first, in step S1101, the cell is registered in the cell library 505 by the registration means 511. As the shape data of the cell to be registered, a position where an n + diffusion layer and a contact can be arranged on the P well, Alternatively, the position where the p + diffusion layer and the contact can be arranged on the N well, that is, the position where the n + diffusion layer-P well type protection diode or the p + diffusion layer-N well type antenna protection diode can be inserted is defined. And step S1
In step 102, the cell arranging unit 512 arranges cells by combining them while referring to the cell library 505 in accordance with the given logic circuit specification 501, and step S
At 1103, the inter-cell wiring means 513 causes the cell library 50 to comply with the given logic circuit specification 501.
The wiring between the arranged cells is determined with reference to FIG.

【００７７】次に、ステップ１１０４では、判断手段５
１４により配線導体についてアンテナルールチェックが
行われる。すなわち、ゲート電極に導通する配線導体
が、許容アンテナ比を満たすか否かが判断され、許容ア
ンテナ比を越える配線導体が存在（アンテナルールエラ
ーが発生）している場合には、ステップＳ１１０５にお
いて、挿入手段５１５により、該配線導体の配線経路の
近傍で保護ダイオードを配置可能な位置を探索して、ス
テップＳ１１０６で、探索された位置に保護ダイオード
を挿入する。さらにステップＳ１１０７では、配置配線
修正手段５１６により、保護ダイオードの挿入によって
影響を受けるセル間の配線の小修正を行う。なお、ステ
ップ１１０４において、アンテナルールエラーが発生し
ていない場合には、そのままレイアウト設計を終了す
る。Next, in step 1104, the judging means 5
An antenna rule check is performed on the wiring conductor by 14. That is, it is determined whether or not the wiring conductor that is electrically connected to the gate electrode satisfies the allowable antenna ratio, and if there is a wiring conductor that exceeds the allowable antenna ratio (an antenna rule error occurs), then in step S1105, The inserting means 515 searches for a position where the protection diode can be arranged in the vicinity of the wiring path of the wiring conductor, and inserts the protection diode at the searched position in step S1106. Further, in step S1107, the placement / wiring correction unit 516 performs small correction of the wiring between the cells affected by the insertion of the protection diode. If no antenna rule error has occurred in step 1104, the layout design is finished as it is.

【００７８】以上のように、本実施形態では、保護ダイ
オードを自動挿入する場合に、ＣＡＤシステム（設計支
援装置）における拡散領域やポリシリコン等の多種の関
係レイヤーを見ながら保護ダイオードの配置場所を決め
る必要がないので、ＣＡＤシステムにおける処理量が非
常に軽くて済むこととなる。また、Ｐウェルに対してＰ
ウェルおよびｎ＋拡散層を形成する構造になるので、Ｐ
ウェルに対してＮウェルおよびｐ＋拡散層を形成する構
造と比較して、ウェル分離距離の分だけ面積の増大を抑
制することができる。As described above, in the present embodiment, when the protection diode is automatically inserted, the location of the protection diode is determined while observing various relation layers such as diffusion regions and polysilicon in the CAD system (design support device). Since it does not need to be decided, the processing amount in the CAD system can be very light. Also, for the P well, P
Since the structure forms the well and the n + diffusion layer, P
Compared with the structure in which the N well and the p + diffusion layer are formed for the well, the increase in area can be suppressed by the well separation distance.

【００７９】ここでは、登録ステップ（登録手段）によ
り、セルライブラリ等に登録すべきセル等の形状データ
として、第２導電型ウェル上に第１導電型拡散層とコン
タクトを配置可能または不可能な位置、或いは、第１導
電型ウェル上に第２導電型拡散層とコンタクトを配置可
能または不可能な位置を定義しておき、判断ステップ
（判断手段）により、当該半導体装置内のゲート電極に
導通する配線導体が、ゲート電極に導通する配線導体の
面積と該ゲート電極の面積との比をアンテナ比とすると
き、当該半導体装置において許容されるアンテナ比を越
えるか否かを判断し、配線導体が許容アンテナ比を越え
る場合には、配置可能な位置または配置不可能でない位
置に、選択的に、第１導電型ダイオードまたは第２導電
型ダイオードを挿入する。これにより、保護ダイオード
を自動挿入する場合に、ＣＡＤシステム（設計支援装
置）における拡散領域やポリシリコン等の多種の関係レ
イヤーを見ながら保護ダイオードの配置場所を決める必
要がないので、ＣＡＤシステムにおける処理量が非常に
軽くて済むこととなる。Here, by the registration step (registration means), it is possible or impossible to arrange the first conductivity type diffusion layer and the contact on the second conductivity type well as the shape data of the cell or the like to be registered in the cell library or the like. The position or the position where the second conductivity type diffusion layer and the contact can be or cannot be arranged on the first conductivity type well is defined, and the gate electrode in the semiconductor device is electrically connected by the judgment step (judgment means). When the ratio of the area of the wiring conductor conducting to the gate electrode and the area of the gate electrode of the wiring conductor to be used is the antenna ratio, it is determined whether or not the antenna ratio exceeds the allowable antenna ratio in the semiconductor device. If the ratio exceeds the allowable antenna ratio, the first conductivity type diode or the second conductivity type diode is selectively inserted at a position where it can be arranged or a position where it cannot be arranged. That. Thus, when the protection diode is automatically inserted, it is not necessary to determine the location of the protection diode while observing various relation layers such as diffusion regions and polysilicon in the CAD system (design support device). The amount will be very light.

【００８０】〔第７の実施形態〕次に、第７の実施形態
に係る半導体装置、半導体装置の設計支援装置および半
導体装置の設計方法について、図５、図１２および図１
３を参照して説明する。ここで、図１２は第７の実施形
態の半導体装置のレイアウトを概念的に説明する模式図
であり、図１３は第７の実施形態の半導体装置の設計方
法を説明するフローチャートである。[Seventh Embodiment] Next, a semiconductor device, a semiconductor device design support apparatus, and a semiconductor device design method according to a seventh embodiment will be described with reference to FIGS. 5, 12, and 1.
This will be described with reference to FIG. Here, FIG. 12 is a schematic diagram conceptually explaining the layout of the semiconductor device of the seventh embodiment, and FIG. 13 is a flow chart explaining the design method of the semiconductor device of the seventh embodiment.

【００８１】本実施形態の特徴は、登録手段５１１また
は登録ステップＳ１３０１により、セルライブラリ５０
５に登録すべきセルとして、ｎ＋拡散層−Ｐウェル型保
護ダイオードまたはｐ＋拡散層−Ｎウェル型アンテナ保
護ダイオードを具備するダイオードセルを登録してお
き、判断手段５１４または判断ステップＳ１１０４にお
いて、ゲート電極に導通する配線導体が、当該半導体装
置において許容されるアンテナ比を越えるアンテナ比と
なるか否かを判断して、配線導体が許容アンテナ比を越
える場合には、挿入手段５１５または挿入ステップＳ１
３０５により、該配線導体の任意の個所に配線導体を分
割するように、ダイオードセルを１個以上挿入すること
にある。The feature of the present embodiment is that the cell library 50 is registered by the registration means 511 or the registration step S1301.
As the cell to be registered in No. 5, a diode cell having an n + diffusion layer-P well type protection diode or a p + diffusion layer-N well type antenna protection diode is registered, and in the determination means 514 or determination step S1104, the gate electrode It is judged whether or not the wiring conductor conducting to the antenna has an antenna ratio exceeding the allowable antenna ratio in the semiconductor device. If the wiring conductor exceeds the allowable antenna ratio, the inserting means 515 or the inserting step S1 is performed.
By 305, one or more diode cells are inserted so as to divide the wiring conductor into an arbitrary portion of the wiring conductor.

【００８２】図１２の模式図を参照して、本実施形態の
半導体装置について説明する。図１２（ａ）は、スタン
ダードセル方式で配置・配線されたレイアウトを模式的
に例示する模式図である。同図では、ＮＡＮＤゲート回
路１２１１を備えたセル１２０１，ＮＯＲゲート回路１
２１２を備えたセル１２０２およびＮＡＮＤゲート回路
１２１３を備えたセル１２０３が隣接して配置されてい
る。各セルの上方にはＶDDの電源幹線１２０５が、下方
にはＶSSの電源幹線１２０６がそれぞれ配線され、ＮＡ
ＮＤゲート回路１２１３の一方の入力に配線導体１２０
４が配線されている。The semiconductor device of this embodiment will be described with reference to the schematic view of FIG. FIG. 12A is a schematic diagram schematically illustrating a layout arranged and wired by the standard cell method. In the figure, a cell 1201 including a NAND gate circuit 1211 and a NOR gate circuit 1
A cell 1202 including 212 and a cell 1203 including a NAND gate circuit 1213 are arranged adjacent to each other. A power supply trunk line 1205 of VDD is laid above each cell, and a power supply trunk line 1206 of VSS is laid down below each cell.
The wiring conductor 120 is connected to one input of the ND gate circuit 1213.
4 is wired.

【００８３】また、セルライブラリ５０５には、図１２
（ｂ）に示すようなダイオードセル１２０７が登録され
ている。同図では、ダイオードセル１２０７は、他のセ
ルと略同一の高さで、かつＶDDの電源幹線１２０５およ
びＶSSの電源幹線１２０６の位置が略同一であるセル形
状のであって、ｎ＋拡散層−Ｐウェル型保護ダイオード
を備えたセルとなっている。なお、図１２（ｂ）には、
ｎ＋拡散層−Ｐウェル型の保護ダイオードの構成につい
て例示したが、セルの種類としては、ＰウェルとＮウェ
ルの両方が必要であるので、好ましくは、セルライブ
ラリ５０５中に、ｐ＋拡散層−Ｎウェル型保護ダイオー
ドを持つダイオードセルも同時に登録しておくと良い。Further, the cell library 505 contains the data shown in FIG.
A diode cell 1207 as shown in (b) is registered. In the figure, the diode cell 1207 has a cell shape having substantially the same height as other cells, and the positions of the VDD power supply trunk line 1205 and the VSS power supply trunk line 1206 are substantially the same, and n + diffusion layer −P The cell has a well-type protection diode. In addition, in FIG.
Although the structure of the n + diffusion layer-P well type protection diode has been exemplified, both the P well and the N well are necessary as the cell type, and therefore, preferably, the p + diffusion layer-N is included in the cell library 505. It is recommended to register the diode cell having the well type protection diode at the same time.

【００８４】図１２（ａ）において、配線導体１２０４
がアンテナルールエラーとなる配線であるとされた場合
には、該配線導体１００４の経路上の任意の個所（セル
間の境目）に、例えば図１２（ｃ）に示す如く、セル１
２０２とセル１２０３との間にｎ＋拡散層−Ｐウェル型
保護ダイオードを具備したダイオードセル１２０７を配
置して、配線導体１００４ｂと接続してアンテナルール
エラーの発生を防止する。In FIG. 12A, the wiring conductor 1204
Is a wiring that causes an antenna rule error, the cell 1 is placed at an arbitrary position (a boundary between cells) on the route of the wiring conductor 1004, for example, as shown in FIG.
A diode cell 1207 including an n + diffusion layer-P well type protection diode is arranged between 202 and the cell 1203 and connected to the wiring conductor 1004b to prevent occurrence of an antenna rule error.

【００８５】次に、本実施形態の半導体装置の設計支援
装置５０２は、第２の実施形態と同様に図５に示した構
成で実現される。ただし、本実施形態では、５１５は、
アンテナルールエラーが発生した配線導体の経路上の任
意の個所（セル間の境目）にｎ＋拡散層−Ｐウェル型保
護ダイオードまたはｐ＋拡散層−Ｎウェル型アンテナ保
護ダイオードを具備したダイオードセルを挿入し配線導
体を分割する挿入手段である。Next, the semiconductor device design support apparatus 502 of the present embodiment is realized by the configuration shown in FIG. 5 as in the second embodiment. However, in this embodiment, 515 is
Insert a diode cell equipped with an n + diffusion layer-P well type protection diode or a p + diffusion layer-N well type antenna protection diode at an arbitrary position (border between cells) on the path of the wiring conductor where the antenna rule error occurs. It is an insertion means for dividing the wiring conductor.

【００８６】本実施形態においては、半導体装置は次の
ようにしてレイアウト設計される。図１３のフローチャ
ートにおいて、まずステップＳ１３０１において、登録
手段５１１により、セルライブラリ５０５に、ｎ＋拡散
層−Ｐウェル型保護ダイオードまたはｐ＋拡散層−Ｎウ
ェル型アンテナ保護ダイオードを具備するダイオードセ
ルを予め登録しておく。そして、ステップＳ１３０２で
は、セル配置手段５１２により、与えられた論理回路仕
様５０１にしたがってセルライブラリ５０５を参照しな
がら、セルを組み合わせて配置し、ステップＳ１３０３
では、セル間配線手段５１３により、与えられた論理回
路仕様５０１にしたがってセルライブラリ５０５を参照
しながら、配置されたセル間の配線を決定する。In this embodiment, the layout of the semiconductor device is designed as follows. In the flowchart of FIG. 13, first, in step S1301, the registration unit 511 registers in advance the diode cell having the n + diffusion layer-P well type protection diode or the p + diffusion layer-N well type antenna protection diode in the cell library 505. Keep it. Then, in step S1302, the cell arranging unit 512 arranges cells in combination while referring to the cell library 505 according to the given logic circuit specification 501, and in step S1303.
Then, the inter-cell wiring means 513 determines the wiring between the arranged cells while referring to the cell library 505 in accordance with the given logic circuit specification 501.

【００８７】次に、ステップ１３０４では、判断手段５
１４により配線導体についてアンテナルールチェックが
行われる。すなわち、ゲート電極に導通する配線導体
が、許容アンテナ比を満たすか否かが判断され、許容ア
ンテナ比を越える配線導体が存在（アンテナルールエラ
ーが発生）している場合には、ステップＳ１３０５にお
いて、挿入手段５１５により、該配線導体の配線経路の
経路上の任意の個所（セル間の境目）に配線導体を分割
するようにダイオードセルを挿入する。さらにステップ
Ｓ１３０６では、配置配線修正手段５１６により、ダイ
オードセルの挿入によって影響を受ける他のセルの配置
調整、並びに、配置調整後のセル間の配線の小修正を行
う。なお、ステップ１３０４において、アンテナルール
エラーが発生していない場合には、そのままレイアウト
設計を終了する。Next, in step 1304, the judging means 5
An antenna rule check is performed on the wiring conductor by 14. That is, it is determined whether or not the wiring conductor that is electrically connected to the gate electrode satisfies the allowable antenna ratio, and if there is a wiring conductor that exceeds the allowable antenna ratio (an antenna rule error occurs), then in step S1305, The inserting means 515 inserts the diode cell so as to divide the wiring conductor at an arbitrary position (a boundary between cells) on the wiring path of the wiring conductor. Further, in step S1306, the arrangement and wiring correction means 516 adjusts the arrangement of the other cells affected by the insertion of the diode cell, and slightly corrects the wiring between the cells after the arrangement adjustment. If no antenna rule error has occurred in step 1304, the layout design is finished as it is.

【００８８】以上のように、本実施形態では、他のセル
と略同一のセル高さで略同一の電源位置形状を備えたダ
イオードセルを挿入するので、標準マクロセルで構成さ
れているブロック列の中に当該ダイオードセルを割り込
ませても、電源の接続やウェル回りのレイアウトルール
等で不都合を生じることなく、所望の場所に容易にアン
テナ保護ダイオードを挿入することができ、挿入後に電
源幹線が切れてしまったり、ウェルや拡散層回りで変な
デザインルールエラーを生じてしまうといった不具合が
生じること無く、効果的な対策が可能であり、結果とし
て、設計支援装置による半導体装置設計の設計効率を向
上させることができる。As described above, in this embodiment, since the diode cells having substantially the same cell height and the substantially same power supply position shape as the other cells are inserted, the block row of the standard macro cell is inserted. Even if the diode cell is interrupted inside, the antenna protection diode can be easily inserted in the desired place without causing any inconvenience due to the connection of the power supply or the layout rule around the well, and the power supply trunk line is cut after insertion. It is possible to take effective countermeasures without causing problems such as damage to the wells and strange design rule errors around the diffusion layer. As a result, the design efficiency of semiconductor device design by the design support device is improved. Can be made.

【００８９】ここでは、登録ステップ（登録手段）によ
り、セルライブラリ等に登録すべきセル等として、当該
セル等の入出力端子に接続される第１導電型拡散層と、
第２電源に接続される第２導電型ウェルとを備えた第１
導電型ダイオード、または、前記入出力端子に接続され
る第２導電型拡散層と、第１電源に接続される第１導電
型ウェルとを備えた第２導電型ダイオードを具備するダ
イオードセルを登録しておき、判断ステップ（判断手
段）により、当該半導体装置内のゲート電極に導通する
配線導体が、ゲート電極に導通する配線導体の面積と該
ゲート電極の面積との比をアンテナ比とするとき、当該
半導体装置において許容されるアンテナ比を越えるか否
かを判断し、配線導体が許容アンテナ比を越える場合に
は、挿入ステップ（挿入手段）により、該配線導体の任
意の個所に配線導体を分割するようにダイオードセルを
１個以上挿入する。ここで特に、ダイオードセルを、隣
接するセル等とセルの高さが略同一でかつ第１電源また
は第２電源の電源幹線の位置が略同一であることが望ま
しい。このように、トランジスタによって論理を構成し
ているマクロセル等と略同一のセル高さで略同一の電源
位置形状を備えたダイオードセルを挿入するので、標準
マクロセルで構成されているブロック列の中に当該ダイ
オードセルを割り込ませても、電源の接続やウェル回り
のレイアウトルール等で不都合を生じることなく、所望
の場所に容易にアンテナ保護ダイオードを挿入すること
ができ、設計支援装置による半導体装置設計の設計効率
を向上させることができる。Here, as the cells to be registered in the cell library or the like by the registration step (registration means), the first conductivity type diffusion layer connected to the input / output terminals of the cells or the like,
A first with a second conductivity type well connected to a second power supply
A diode cell having a conductivity type diode or a second conductivity type diode having a second conductivity type diffusion layer connected to the input / output terminal and a first conductivity type well connected to a first power supply is registered. When the determination step (determination means) determines that the ratio of the area of the wiring conductor conducting to the gate electrode and the area of the gate electrode of the wiring conductor conducting to the gate electrode in the semiconductor device is the antenna ratio. , It is judged whether or not the antenna ratio exceeds the allowable antenna ratio in the semiconductor device. One or more diode cells are inserted so as to be divided. Here, it is particularly preferable that the diode cell has a cell height substantially the same as that of an adjacent cell or the like, and the power supply main lines of the first power supply or the second power supply have substantially the same position. In this way, since the diode cell having substantially the same cell height and substantially the same power supply position shape as the macro cell or the like which constitutes the logic by the transistor is inserted, it is inserted in the block row constituted by the standard macro cell. Even if the diode cell is interrupted, the antenna protection diode can be easily inserted in a desired place without causing any inconvenience due to the connection of the power supply, the layout rule around the well, etc. The design efficiency can be improved.

【００９０】〔第８の実施形態〕次に、第８の実施形態
に係る半導体装置、半導体装置の設計支援装置および半
導体装置の設計方法について、図５、図１４および図１
５を参照して説明する。ここで、図１４は第８の実施形
態の半導体装置のレイアウトを概念的に説明する模式図
であり、図１５は第８の実施形態の半導体装置の設計方
法を説明するフローチャートである。[Eighth Embodiment] Next, a semiconductor device, a semiconductor device design support apparatus, and a semiconductor device design method according to an eighth embodiment will be described with reference to FIGS.
This will be described with reference to FIG. Here, FIG. 14 is a schematic diagram conceptually explaining the layout of the semiconductor device of the eighth embodiment, and FIG. 15 is a flowchart explaining the designing method of the semiconductor device of the eighth embodiment.

【００９１】本実施形態の特徴は、判断手段５１４また
は判断ステップＳ１５０４により、当該半導体装置内の
ゲート電極に導通し第ｉ配線層に長大配線を持つ配線導
体が、許容アンテナ比を越えるか否かを判断し、配線導
体が許容アンテナ比を越える場合には、挿入手段５１５
または挿入ステップＳ１５０６により、第ｉ配線層の長
大配線をゲート電極の近傍で分断して、配線導体を、ゲ
ート電極から分断点までの第ｉ配線層の短い配線導体と
分断点から先の第ｉ配線層の長い配線導体とを、より上
層の第ｊ配線層（ｉ＜ｊ≦ｎ）の少なくとも２グリッド
分の長さのブリッジ配線導体で接続して形成することに
ある。The feature of this embodiment is whether the wiring conductor which is electrically connected to the gate electrode in the semiconductor device and has a long wiring in the i-th wiring layer exceeds the allowable antenna ratio by the judgment means 514 or the judgment step S1504. If the wiring conductor exceeds the allowable antenna ratio, the insertion means 515
Alternatively, in the inserting step S1506, the long wiring of the i-th wiring layer is divided in the vicinity of the gate electrode, and the wiring conductor is divided into the short wiring conductor of the i-th wiring layer from the gate electrode to the dividing point and the i-th wiring point before the dividing point. The wiring conductor having a long wiring layer is connected by a bridge wiring conductor having a length of at least 2 grids of the j-th wiring layer (i <j ≦ n) in the upper layer.

【００９２】図１４の模式図を参照して、本実施形態の
半導体装置について説明する。従来の技術において説明
したように、図１４（ａ）に示す如く、第ｉ配線層に非
常に長いメタル配線１４０７が存在するようなレイアウ
ト構成の場合、第ｉ配線層のメタル配線１４０７のエッ
チングを行う時点で、メタル配線１４０７にはインバー
タ１４０１のドレイン拡散層は接続されておらず、イン
バータ１４０２のトランジスタゲート酸化膜にとってア
ンテナダメージの起こり得る配線となっていた。これに
対処すべく、図１４（ｂ）では、長大な配線に第ｉ＋１
配線層によるブリッジ配線１４０３をインバータ１４０
２のゲート電極近傍に挿入する。The semiconductor device of this embodiment will be described with reference to the schematic view of FIG. As described in the related art, as shown in FIG. 14A, in the case of a layout configuration in which a very long metal wiring 1407 exists in the i-th wiring layer, etching of the metal wiring 1407 in the i-th wiring layer is performed. At the time of performing, the drain diffusion layer of the inverter 1401 was not connected to the metal wiring 1407, and the transistor gate oxide film of the inverter 1402 was a wiring that could cause antenna damage. To deal with this, in FIG. 14B, the i + 1th wiring is added to the long wiring.
The bridge wiring 1403 by the wiring layer is connected to the inverter 140
2 is inserted in the vicinity of the gate electrode.

【００９３】このブリッジ配線１４０３の介在により、
第ｉ配線層のメタルエッチング時には、第ｉ配線層の長
大配線１４０７ｂはインバータ１４０２のゲート電極か
ら切り離された形となっている。また、ブリッジ配線１
４０３の介在は、配線導体を分割した後に、ゲート電極
側につながる配線１４０９を短くすることとなり、イン
バータ１４０２のゲート酸化膜に対してアンテナダメー
ジを抑制するという効果も得られる。By interposing this bridge wiring 1403,
At the time of metal etching of the i-th wiring layer, the long wiring 1407b of the i-th wiring layer is separated from the gate electrode of the inverter 1402. Also, bridge wiring 1
The interposition of 403 shortens the wiring 1409 connected to the gate electrode side after dividing the wiring conductor, and also has an effect of suppressing antenna damage to the gate oxide film of the inverter 1402.

【００９４】次に、本実施形態の半導体装置の設計支援
装置５０２は、第２の実施形態と同様に図５に示した構
成で実現される。ただし、本実施形態では、５１５は、
アンテナルールエラーが発生した第ｉ配線層の長大配線
をゲート電極の近傍で分断して、配線導体を、ゲート電
極から分断点までの第ｉ配線層の短い配線導体と分断点
から先の第ｉ配線層の長い配線導体とを、より上層の第
ｊ配線層の少なくとも２グリッド分の長さのブリッジ配
線導体で接続して形成する挿入手段である。Next, the semiconductor device design support apparatus 502 of this embodiment is realized by the configuration shown in FIG. 5 as in the second embodiment. However, in this embodiment, 515 is
The long wiring of the i-th wiring layer in which the antenna rule error has occurred is divided near the gate electrode, and the wiring conductor is divided into a short wiring conductor of the i-th wiring layer from the gate electrode to the dividing point and an i-th wiring point before the dividing point. Insertion means for connecting and forming a wiring conductor having a long wiring layer with a bridge wiring conductor having a length of at least 2 grids of the j-th wiring layer which is an upper layer.

【００９５】本実施形態においては、半導体装置は次の
ようにしてレイアウト設計される。図１５のフローチャ
ートにおいて、まずステップＳ１５０１において、登録
手段５１１によりセルライブラリ５０５にセルを予め登
録しておき、ステップＳ１５０２では、セル配置手段５
１２により、与えられた論理回路仕様５０１にしたがっ
てセルライブラリ５０５を参照しながら、セルを組み合
わせて配置し、ステップＳ１５０３では、セル間配線手
段５１３により、与えられた論理回路仕様５０１にした
がってセルライブラリ５０５を参照しながら、配置され
たセル間の配線を決定する。In this embodiment, the layout of the semiconductor device is designed as follows. In the flowchart of FIG. 15, first, in step S1501, the registration unit 511 registers cells in the cell library 505 in advance, and in step S1502, the cell placement unit 5
12, the cells are combined and arranged while referring to the cell library 505 according to the given logic circuit specification 501, and in step S1503, the inter-cell wiring unit 513 causes the cell library 505 according to the given logic circuit specification 501. The wiring between the arranged cells is determined by referring to.

【００９６】次に、ステップ１５０４では、判断手段５
１４により配線導体についてアンテナルールチェックが
行われる。すなわち、ゲート電極に導通する配線導体
が、許容アンテナ比を満たすか否かが判断され、許容ア
ンテナ比を越える配線導体が存在（アンテナルールエラ
ーが発生）している場合には、ステップＳ１５０５にお
いて、挿入手段５１５により、第ｉ配線層の長大配線を
ゲート電極の近傍で分断して、配線導体を、ゲート電極
から分断点までの第ｉ配線層の短い配線導体と分断点か
ら先の第ｉ配線層の長い配線導体とを、より上層の第ｊ
配線層（ｉ＜ｊ≦ｎ）の少なくとも２グリッド分の長さ
のブリッジ配線導体で接続して形成する。さらにステッ
プＳ１５０７では、配置配線修正手段５１６により、保
護ダイオードの挿入によって影響を受けるセル間の配線
の小修正を行う。なお、ステップ１５０４において、ア
ンテナルールエラーが発生していない場合には、そのま
まレイアウト設計を終了する。Next, in step 1504, the judging means 5
An antenna rule check is performed on the wiring conductor by 14. That is, it is determined whether or not the wiring conductor that is electrically connected to the gate electrode satisfies the allowable antenna ratio, and if there is a wiring conductor that exceeds the allowable antenna ratio (antenna rule error occurs), in step S1505, The insertion means 515 divides the long wiring of the i-th wiring layer in the vicinity of the gate electrode, and the wiring conductors are short wiring conductors of the i-th wiring layer from the gate electrode to the dividing point and the i-th wiring before the dividing point. A wiring conductor having a long layer,
The wiring layer (i <j ≦ n) is formed by connecting with a bridge wiring conductor having a length of at least two grids. Further, in step S1507, the arrangement and wiring correction means 516 performs small correction of the wiring between the cells affected by the insertion of the protection diode. In step 1504, if no antenna rule error has occurred, the layout design is finished as it is.

【００９７】従来技術においても、アンテナルールエラ
ーが発生したりしなかったりという場合に、図１４
（ａ）の構造であったり、図１４（ｂ）の構造であった
りということはあったが、本実施形態の半導体装置で
は、意図的に、図１４（ｂ）に示すようなブリッジ配線
をゲート電極の近傍に介在させる。さらに、従来、偶然
に存在していたブリッジ配線は、信号配線の取り回しを
行うためのものであり、そのため、第ｉ＋１配線層の配
線は、「上がる」、「下がる」および「またぐ」対象の
信号分が必要となり、よって少なくとも３グリッドの長
さが必要であった。本実施形態においては、第ｉ配線層
の長大配線を切断し、第ｉ＋１配線層のブリッジ配線を
経由して接続することを意図しているので、第ｉ＋１配
線層の配線は高々２グリッド分の長さで足りることとな
る。この２グリッド分の長さのブリッジ配線は、今まで
の他の信号をまたぐ意味で使用されていたブリッジ配線
ではあり得ない構造である。また、本実施形態によるア
ンテナルールエラー対策は、配線工程のみで対処可能
で、保護ダイオードを付加する方式のようにトランジス
タ工程から対応する必要が無いので非常に実用的であ
る。Also in the prior art, when an antenna rule error occurs or does not occur, as shown in FIG.
Although the structure shown in FIG. 14A or the structure shown in FIG. 14B has been used, the semiconductor device of this embodiment intentionally uses a bridge wiring as shown in FIG. 14B. It is provided near the gate electrode. Further, conventionally, the bridge wiring, which has existed by chance, is for arranging the signal wiring. Therefore, the wiring of the (i + 1) th wiring layer has the signal of the "up", "down", and "cross" signals. Minutes were needed, and thus at least 3 grids long. In the present embodiment, it is intended to cut the long wiring of the i-th wiring layer and connect it via the bridge wiring of the (i + 1) th wiring layer. Therefore, the wiring of the i + 1th wiring layer corresponds to at most 2 grids. The length is enough. The bridge wiring having a length of two grids has a structure that cannot be the bridge wiring used to cross other signals up to now. Further, the antenna rule error countermeasure according to the present embodiment can be dealt with only in the wiring process, and there is no need to deal with it from the transistor process unlike the method of adding a protection diode, which is very practical.

【００９８】また、図１４（ａ）の長大配線１４０７と
比べて、図１４（ｂ）のビア１４１３，１４１４を経由
した配線１４０３，１４０７ｂ，１４０９は、２グリッ
ド分だけ上層配線を使っているだけなので、該信号配線
の配線長も、該信号配線に対する寄生負荷容量等も、本
実施形態のアンテナルールエラー対策の前後で、ほとん
ど不変である。よって、アンテナルールエラー対策を施
した後に、論理回路設計上の動作タイミングエラーを無
くしていくために再度検討を行うといった事態はほとん
ど有り得ず、効率的な半導体装置設計を可能にする。Further, as compared with the long wiring 1407 of FIG. 14A, the wirings 1403, 1407b and 1409 passing through the vias 1413 and 1414 of FIG. 14B use only the upper layer wiring for two grids. Therefore, the wiring length of the signal wiring, the parasitic load capacitance for the signal wiring, and the like are almost unchanged before and after the countermeasure against the antenna rule error of the present embodiment. Therefore, after taking measures against the antenna rule error, it is almost impossible to reconsider in order to eliminate the operation timing error in the logic circuit design, which enables efficient semiconductor device design.

【００９９】さらに、本実施形態の具体的な適用例を、
図１６の配線レイアウトのパターン図を参照して説明す
る。図１６（ａ）はブリッジ配線による対策前のパター
ン図、図１６（ｂ）はブリッジ配線による対策後のパタ
ーン図、図１６（ｃ）は等方向マージンの場合のブリッ
ジ配線の説明図、図１６（ｄ）は異方向マージンの場合
のブリッジ配線の説明図である。Furthermore, a specific application example of this embodiment will be described.
This will be described with reference to the wiring layout pattern diagram of FIG. FIG. 16A is a pattern diagram before the countermeasure by the bridge wiring, FIG. 16B is a pattern diagram after the countermeasure by the bridge wiring, and FIG. 16C is an explanatory diagram of the bridge wiring in the case of the equidirectional margin. (D) is an explanatory view of the bridge wiring in the case of a different direction margin.

【０１００】なお、ここでは、挿入手段５１５におい
て、探索手段５１７（探索ステップ１５０５）により、
第ｉ配線層の長大配線についてゲート電極に近い側か
ら、該第ｉ配線層の長大配線に重なる第ｊ配線層の領域
でかつ連続して２グリッド以上空いている領域を探索
し、該領域に前記ブリッジ配線導体を挿入することを決
定する、というアルゴリズムを使用するものとする。Here, in the inserting means 515, the searching means 517 (searching step 1505)
Regarding the long wiring of the i-th wiring layer, a region in the j-th wiring layer which overlaps the long wiring of the i-th wiring layer and is continuously vacant by two or more grids is searched from the side close to the gate electrode, The algorithm to decide to insert the bridge wiring conductor shall be used.

【０１０１】例えば、図１６（ａ）のパターン図におい
て、第ｉ配線層のメタル配線１６０１ａ〜１６０１ｅ
と、第ｉ＋１配線層のメタル配線１６０２ａ〜１６０２
ｈと、アンテナルールエラー対象のゲート酸化膜へと繋
がる第ｉ−１配線層のメタル配線１６００とを有する配
線レイアウトで、第ｉ配線層のメタル配線１６０１ｃが
アンテナルールエラーと判断されたとする。For example, in the pattern diagram of FIG. 16A, the metal wirings 1601a to 1601e of the i-th wiring layer are formed.
And the metal wirings 1602a to 1602 of the (i + 1) th wiring layer
It is assumed that the metal wiring 1601c of the i-th wiring layer is determined to be an antenna rule error in the wiring layout including h and the metal wiring 1600 of the i−1-th wiring layer connected to the gate oxide film targeted for the antenna rule error.

【０１０２】この場合の対策としては、ゲート酸化膜に
近い第ｉ−１配線層のメタル配線１６００に接続してい
る側から、第ｉ配線層のメタル配線１６０１ｃの上で、
第ｉ＋１配線層に連続して２グリッド以上空いている場
所を探索する。なお、もし連続して２グリッドの空きグ
リッドが無い場合には作り出しても良い。その連続して
２グリッドの空き領域で、アンテナ配線となっている第
ｉ配線層のメタル配線１６０１ｃを２つに分断し、２グ
リッド分の長さの第ｉ＋１配線層のブリッジ配線１６０
３によって分断された第ｉ配線層のメタル配線１６０１
ｃ'と１６０１"とを接続する。図中の接続点の三角記号
は、第ｉ配線層メタル−第ｉ＋１配線層メタルの接続用
ビアである。なお、図１６に示した具体例では、第ｉ＋
１配線層では連続して少なくとも２グリッドの空き領域
が必要であるが、第ｉ配線層では配線グリッドを新たに
必要とはしない。また、レイアウトパターンとしても回
路性能的にも非常に小さな変更で済んでおり、理想的な
適応例である。As a countermeasure in this case, from the side connected to the metal wiring 1600 of the i-1th wiring layer near the gate oxide film, on the metal wiring 1601c of the i-th wiring layer,
A place where two or more grids are vacant continuously with the i + 1th wiring layer is searched for. It should be noted that if there are no two empty grids in a row, they may be created. In the continuous vacant area of 2 grids, the metal wiring 1601c of the i-th wiring layer serving as the antenna wiring is divided into two, and the bridge wiring 160 of the (i + 1) th wiring layer having a length of 2 grids is divided.
Metal wiring 1601 of i-th wiring layer divided by 3
c ′ and 1601 ″ are connected to each other. The triangular symbol at the connection point in the figure is a via for connecting the i-th wiring layer metal-the (i + 1) th wiring layer metal. In the specific example shown in FIG. i +
At least two grid free areas are required continuously in one wiring layer, but no new wiring grid is required in the i-th wiring layer. Moreover, the layout pattern and circuit performance can be changed in a very small manner, which is an ideal application example.

【０１０３】なお、以上の説明は、図１６（ｃ）に示す
ように、ビアに対してメタル配線が等方向マージンの場
合を想定しているので、２グリッド分の長さのブリッジ
配線１６０３で実現されたが、図１６（ｄ）に示すよう
に、ビアに対して異方向マージンの場合にコンタクト形
状の長方向にブリッジ配線を接続する場合には３グリッ
ドの長さとなることに留意する必要がある（コンタクト
形状の短方向にブリッジ配線を接続する場合には２グリ
ッドの長さでよい）。この異方向マージンは一方向をマ
ージンレスとして配線ピッチを詰め得るように考えられ
たものであり、接触面積確保とエレクトロマイグレーシ
ョン耐性確保のためにリザバーと呼ばれる突き出しメタ
ルが付加されたものである。In the above description, as shown in FIG. 16C, it is assumed that the metal wiring has an isotropic margin with respect to the via. Therefore, the bridge wiring 1603 having a length of two grids is used. Although realized, as shown in FIG. 16D, it is necessary to keep in mind that the length of the grid is 3 when the bridge wiring is connected in the longitudinal direction of the contact shape when the via has a different direction margin. (When connecting the bridge wiring in the short direction of the contact shape, the length of 2 grids is sufficient). This different-direction margin is designed so that the wiring pitch can be reduced by making margin in one direction, and a protruding metal called a reservoir is added to secure a contact area and resistance to electromigration.

【０１０４】以上のように、本実施形態では、より上層
の第ｊ配線層に配線の空きグリッドが２つあれば（若し
くは、空きグリッドを２つ作り出すことができれば）、
アンテナダメージまたはアンテナルールエラーの発生を
防止することができ、また、長大配線のゲート電極に近
い側から探索してブリッジ配線の配置場所を決定してい
るので、長大配線がブリッジ配線で分断された後にゲー
ト電極側につながる残りの配線によって生ずるアンテナ
ダメージの発生をも抑制することができ、また、第ｊ配
線層における配線の空きグリッドを使用するので、他の
配線を大きく動かしたりすることがほとんどなく、ブリ
ッジ配線によるアンテナルールエラー対策を実行した前
後で全体的なレイアウト構成はほとんど変わらず、大き
な論理回路上の信号のタイミング変化も生じることがな
く、また、より上層の配線層のみを使用した対策である
ので、設計期間の短縮化のためにレイアウト設計と並行
してマスク発注を下から順番に開始している場合でも、
より上層の配線層の配線レイアウトによる対処で対応が
容易で、効果的にアンテナルール対策を行うことができ
る。As described above, in the present embodiment, if there are two empty grids of wiring in the upper j-th wiring layer (or if two empty grids can be created),
It is possible to prevent the occurrence of antenna damage or antenna rule error. Also, because the location of the bridge wiring is determined by searching from the side of the long wiring that is close to the gate electrode, the long wiring was divided by the bridge wiring. It is possible to suppress the occurrence of antenna damage caused by the remaining wiring that is connected to the gate electrode side later, and since an empty grid of wiring in the j-th wiring layer is used, it is possible to move other wiring largely. The overall layout configuration is almost unchanged before and after the antenna rule error countermeasure by the bridge wiring is executed, the timing change of the signal on the large logic circuit does not occur, and only the upper wiring layer is used. As a countermeasure, order masks in parallel with layout design to shorten the design period. Even if you are starting to order from,
It is easy to cope with the wiring layout of the upper wiring layer, and the antenna rule countermeasure can be effectively taken.

【０１０５】ここでは、判断ステップ（判断手段）によ
り、当該半導体装置内のゲート電極に導通し第ｉ配線層
に長大配線を持つ配線導体が、ゲート電極に導通する配
線導体の面積と該ゲート電極の面積との比をアンテナ比
とするとき、当該半導体装置において許容されるアンテ
ナ比を越えるか否かを判断し、配線導体が許容アンテナ
比を越える場合には、挿入ステップ（挿入手段）によ
り、第ｉ配線層の長大配線をゲート電極の近傍で分断し
て、配線導体を、ゲート電極から分断点までの第ｉ配線
層の短い配線導体と分断点から先の第ｉ配線層の長い配
線導体とを、より上層の第ｊ配線層（ｉ＜ｊ≦ｎ）の少
なくとも２グリッド分の長さのブリッジ配線導体で接続
して形成する。これにより、効果的にアンテナルール対
策を行うことができる。例えば、第ｉ＋１配線層にブリ
ッジ配線導体を配置する前にはアンテナルールエラーが
発生していた長大な第ｉ配線層の配線も、この第ｉ＋１
配線層のブリッジ配線導体を介して接続することで第ｉ
配線層の配線のエッチング工程時には、ゲート電極と切
り離されていることになり、よって、完全なアンテナル
ールエラーの対策を行うことができる。なお、最上層に
対しては、その上に配線層が存在しないのでブリッジ配
線が使えないのではないかという懸念があるが、最上層
配線のエッチング時は所望の回路構成がほぼ達成される
段階なので、全ての長大な配線導体には、その信号配線
を駆動するバッファの拡散層が接続されており、最上層
の配線形成工程でのアンテナダメージは無い。すなわ
ち、本発明では、より上層の第ｊ配線層に配線の空きグ
リッドが２つあれば（若しくは、空きグリッドを２つ作
り出すことができれば）、アンテナダメージまたはアン
テナルールエラーの発生を防止することが可能となる。
また、長大配線のゲート電極に近い側から探索してブリ
ッジ配線の配置場所を決定しているので、長大配線がブ
リッジ配線で分断された後にゲート電極側につながる残
りの配線によって生ずるアンテナダメージの発生をも抑
制することができる。さらに、基本的には（強制的に空
きグリッドを確保しない限り）、第ｊ配線層における配
線の空きグリッドを使用するので、他の配線を大きく動
かしたりすることがほとんどなく、ブリッジ配線による
アンテナルールエラー対策を実行した前後で全体的なレ
イアウト構成はほとんど変わらず、大きな論理回路上の
信号のタイミング変化も生じない。また、より上層の配
線層のみを使用した対策であるので、設計期間の短縮化
のためにレイアウト設計と並行してマスク発注を下から
順番に開始している場合でも、より上層の配線層の配線
レイアウトによる対処で済み、対応が容易である。Here, in the judging step (judging means), the wiring conductor which is electrically connected to the gate electrode in the semiconductor device and has a long wiring in the i-th wiring layer has the area of the wiring conductor which is electrically connected to the gate electrode and the gate electrode. When the ratio to the area of is the antenna ratio, it is judged whether or not the antenna ratio allowed in the semiconductor device is exceeded. If the wiring conductor exceeds the allowed antenna ratio, the insertion step (insertion means) The long wiring of the i-th wiring layer is divided near the gate electrode, and the wiring conductor is divided into a short wiring conductor of the i-th wiring layer from the gate electrode to the dividing point and a long wiring conductor of the i-th wiring layer ahead of the dividing point. And are connected to each other by a bridge wiring conductor having a length of at least 2 grids in the upper j-th wiring layer (i <j ≦ n). This makes it possible to effectively take measures against the antenna rule. For example, even if the wiring of the long i-th wiring layer in which an antenna rule error has occurred before the bridge wiring conductor is arranged in the i + 1-th wiring layer,
By connecting via the bridge wiring conductor of the wiring layer,
During the etching process of the wiring of the wiring layer, the wiring is separated from the gate electrode, so that a complete countermeasure against the antenna rule error can be taken. There is a concern that the bridge wiring cannot be used for the uppermost layer because there is no wiring layer on it, but when etching the uppermost layer, the desired circuit configuration is almost achieved. Therefore, the diffusion layer of the buffer that drives the signal wiring is connected to all the long wiring conductors, and there is no antenna damage in the wiring forming process of the uppermost layer. That is, in the present invention, if there are two empty grids of wiring in the upper j-th wiring layer (or if two empty grids can be created), the occurrence of antenna damage or antenna rule error can be prevented. It will be possible.
Also, since the location of the bridge wiring is determined by searching from the side of the long wiring close to the gate electrode, antenna damage caused by the remaining wiring connected to the gate electrode after the long wiring is divided by the bridge wiring Can also be suppressed. Further, basically (unless forcibly securing an empty grid), since the empty grid of the wiring in the j-th wiring layer is used, other wiring is hardly moved, and the antenna rule by the bridge wiring is hardly used. The overall layout configuration is almost unchanged before and after the error countermeasure is executed, and the timing of signals on a large logic circuit does not change. In addition, since this is a countermeasure that uses only the upper wiring layer, even if mask ordering is started sequentially from the bottom in parallel with the layout design in order to shorten the design period, The wiring layout is sufficient and easy to handle.

【０１０６】また、挿入ステップ（挿入手段）におい
て、探索ステップ（探索手段）により、第ｉ配線層の長
大配線についてゲート電極に近い側から、該第ｉ配線層
の長大配線に重なる第ｊ配線層の領域でかつ連続して２
グリッド以上空いている領域を探索し、該領域に前記ブ
リッジ配線導体を挿入することを決定する。これによ
り、上記挿入ステップ（挿入手段）のブリッジ配線によ
るアンテナルールエラー対策を、設計支援装置に効率的
に組み込んで使用できるようになる。また、このブリッ
ジ配線により、元々第ｉ配線層に存在していた長大配線
のうちの２グリッド分の配線だけがより上層の第ｊ配線
層に持ち上げられた構造の配線レイアウトに変わるだけ
なので、該信号配線のトータルの配線長並びに他の配線
との間に存在する寄生付加容量等もほとんど変わらな
い。さらに、このブリッジ配線には、第ｉ配線層および
第ｊ配線層間の接続を行うために少なくとも２個のビア
が必要であり、該信号配線にとってビア２個分の抵抗が
付加されることになるが、これはほとんど無視できるレ
ベルにある。よって、アンテナルールエラーの対策を行
う前後で、論理回路上の信号タイミング等はほとんど不
変であり、従来のように、通常のレイアウト設計とアン
テナルール対策設計との間をあたかももぐら叩きゲーム
のように何度も修正して回るような非効率的な設計手順
を経ることも無くなる。Further, in the inserting step (inserting means), the searching step (searching means) performs the search for the long wiring of the i-th wiring layer from the side close to the gate electrode to the j-th wiring layer overlapping the long wiring of the i-th wiring layer. 2 areas in a row and continuously
A region vacant above the grid is searched, and it is decided to insert the bridge wiring conductor into the region. As a result, the antenna rule error countermeasure by the bridge wiring in the inserting step (inserting means) can be efficiently incorporated and used in the design support device. Further, because of this bridge wiring, only the wiring for two grids of the long wiring originally existing in the i-th wiring layer is changed to the wiring layout of the structure lifted to the upper j-th wiring layer. The total wiring length of the signal wiring and the parasitic additional capacitance existing between the wiring and other wiring are almost unchanged. Further, this bridge wiring needs at least two vias for connecting the i-th wiring layer and the j-th wiring layer, and a resistance of two vias is added to the signal wiring. But this is almost negligible. Therefore, the signal timing etc. on the logic circuit are almost unchanged before and after the countermeasure against the antenna rule error is taken, and as in the past, it is as if it were a hit game between the normal layout design and the antenna rule countermeasure design. There is no need to go through an inefficient design procedure that involves repeated corrections.

【０１０７】また、探索ステップ（探索手段）において
挿入領域を決定できない場合に、第ｉ配線層の長大配線
についてゲート電極に近い側から、該第ｉ配線層の長大
配線に重なる第ｊ配線層の領域で１グリッド空いている
第１領域を探索し、該第１領域に重なる第ｉ配線層の位
置を長大配線の分断点とし、該分断点から先の長い配線
導体を第ｉ配線層で配置可能でかつ移動後の分断点に重
なる第ｊ配線層の第２領域が空きとなっている別の場所
に移動し、第１領域と第２領域にまたがる配線導体を第
ｊ配線層のブリッジ配線導体とする。これにより、より
上層の第ｊ配線層に配線の空きグリッドが連続して２つ
存在しない場合でも、第ｊ配線層の１グリッド空きの第
１領域と、第ｉ配線層の分断点から先の配線導体を移動
配置可能な領域と、第ｊ配線層の１グリッド空きの第２
領域とを探索することができれば、アンテナダメージま
たはアンテナルールエラーの発生を確実に防止すること
が可能となる。Further, when the insertion region cannot be determined in the search step (search means), the long wiring of the i-th wiring layer is arranged from the side close to the gate electrode to the j-th wiring layer overlapping the long wiring of the i-th wiring layer. A first area with one grid free in the area is searched, the position of the i-th wiring layer that overlaps the first area is set as a dividing point of the long wiring, and a wiring conductor that is longer than the dividing point is arranged in the i-th wiring layer. Move to another place where the second area of the j-th wiring layer that is possible and overlaps the dividing point after the movement is empty, and move the wiring conductor extending over the first area and the second area to the bridge wiring of the j-th wiring layer. Use as a conductor. As a result, even when two empty grids of wirings do not exist consecutively in the upper j-th wiring layer, the first area with one grid empty of the j-th wiring layer and the division point of the i-th wiring layer An area where wiring conductors can be moved and arranged, and a second grid with one grid space in the jth wiring layer
If the area can be searched, it is possible to reliably prevent the occurrence of antenna damage or antenna rule error.

【０１０８】また、探索ステップ（探索手段）において
挿入領域を決定できない場合に、第ｉ配線層の長大配線
についてゲート電極に近い側から、該第ｉ配線層の長大
配線に重なる第ｊ配線層の領域で１グリッド空いている
第１領域を探索し、該第１領域から少なくとも２グリッ
ド分の長さの第２領域まで第ｊ配線層のブリッジ配線導
体を挿入し、第２領域に重なる第ｉ配線層の配線導体を
再配線する。これにより、より上層の第ｊ配線層に配線
の空きグリッドが連続して２つ存在しない場合でも、第
ｊ配線層の１グリッド空きの第１領域を探索することが
できれば、アンテナダメージまたはアンテナルールエラ
ーの発生を確実に防止することが可能となる。なお、配
線レイアウトの修正は、全体的に配線をずらしていくよ
うな修正となるので、各々の配線導体が大きくレイアウ
ト変更されることがなく、アンテナルールエラーの対策
前後で動作タイミング関係等もほとんど変わらない。When the insertion region cannot be determined in the search step (searching means), the long wiring of the i-th wiring layer is arranged from the side close to the gate electrode to the j-th wiring layer overlapping the long wiring of the i-th wiring layer. In the area, a first area vacant by one grid is searched, and the bridge wiring conductor of the j-th wiring layer is inserted from the first area to the second area having a length of at least two grids, and the i-th area overlapping the second area is searched. Reroute the wiring conductors in the wiring layer. As a result, even if two empty grids of wirings do not exist consecutively in the upper j-th wiring layer, if it is possible to search the first area with one grid empty of the j-th wiring layer, the antenna damage or the antenna rule may occur. It is possible to reliably prevent the occurrence of an error. Since the wiring layout is corrected by shifting the wiring as a whole, the layout of each wiring conductor does not change significantly, and the operation timing relationship before and after the antenna rule error countermeasures is almost does not change.

【０１０９】また、探索ステップ（探索手段）において
挿入領域を決定できない場合に、第ｉ配線層の長大配線
についてゲート電極に近い側から、該第ｉ配線層の長大
配線に重なる第ｊ配線層の領域で不連続に１グリッドづ
つ空いている第１領域および第２領域を探索し、該第１
領域および第２領域間に第ｊ配線層より上層の第ｋ配線
層（ｊ＜ｋ≦ｎ）のブリッジ配線導体を挿入する。これ
により、より上層の第ｊ配線層に配線の空きグリッドが
連続して２つ存在しない場合でも、空き領域を２個所見
つけさえすれば第ｋ配線層を使ってブリッジ配線をかけ
ることが可能である。When the insertion area cannot be determined in the search step (search means), the long wiring of the i-th wiring layer is arranged from the side close to the gate electrode to the j-th wiring layer overlapping the long wiring of the i-th wiring layer. In the area, the first area and the second area which are vacant by one grid are discontinuously searched, and the first area and the second area are searched.
A bridge wiring conductor of the kth wiring layer (j <k ≦ n), which is an upper layer than the jth wiring layer, is inserted between the region and the second region. As a result, even if two empty grids of wirings do not exist consecutively in the upper j-th wiring layer, it is possible to perform bridge wiring using the kth wiring layer as long as two empty areas are found. is there.

【０１１０】〔第８の実施形態の変形例１〕次に、挿入
手段５１５（探索手段５１７または探索ステップ１５０
５）において、より上層の第ｊ配線層に配線の空きグリ
ッドが連続して２つ存在しない場合の対応について説明
する。[Modification 1 of Eighth Embodiment] Next, the insertion means 515 (search means 517 or search step 150)
In 5), description will be made on the case where there are not two continuous wiring grids in the upper j-th wiring layer.

【０１１１】まず、変形例１では、第ｉ配線層の長大配
線についてゲート電極に近い側から、該第ｉ配線層の長
大配線に重なる第ｊ配線層の領域で１グリッド空いてい
る第１領域を探索し、該第１領域に重なる第ｉ配線層の
位置を長大配線の分断点とし、該分断点から先の長い配
線導体を第ｉ配線層で配置可能でかつ移動後の分断点に
重なる第ｊ配線層の第２領域が空きとなっている別の場
所に移動し、第１領域と第２領域にまたがる配線導体を
第ｊ配線層のブリッジ配線導体とする。First, in the modified example 1, with respect to the long wiring of the i-th wiring layer, from the side close to the gate electrode, the first area having one grid space in the area of the j-th wiring layer overlapping the long wiring of the i-th wiring layer. And the position of the i-th wiring layer that overlaps the first region is set as a dividing point of the long wiring, and a wiring conductor having a long distance from the dividing point can be arranged in the i-th wiring layer and overlaps the dividing point after the movement. The second conductor of the j-th wiring layer is moved to another place where it is empty, and the wiring conductor extending over the first region and the second region is used as the bridge wiring conductor of the j-th wiring layer.

【０１１２】図１７には、第ｉ＋１配線層に配線の空き
グリッドが連続して２つ存在しない場合の対策を説明す
るレイアウトのパターン図を示す。図１７（ａ）は対策
前、図１７（ｂ）は対策後のパターン図である。まず、
図１７（ａ）において、第ｉ配線層のメタル配線１７０
１ａ〜１７０１ｆと、第ｉ＋１配線層のメタル配線１７
０２ａ〜１６０２ｉと、アンテナルールエラー対象のゲ
ート酸化膜へと繋がる第ｉ−１配線層のメタル配線１７
００とを有する配線レイアウトで、第ｉ配線層のメタル
配線１７０１ｃがアンテナルールエラーと判断されたと
する。FIG. 17 shows a layout pattern diagram for explaining a countermeasure in the case where two empty grids of wirings do not continuously exist in the (i + 1) th wiring layer. FIG. 17A is a pattern diagram before the countermeasure, and FIG. 17B is a pattern diagram after the countermeasure. First,
In FIG. 17A, the metal wiring 170 of the i-th wiring layer
1a to 1701f and the metal wiring 17 of the (i + 1) th wiring layer
02a to 1602i and the metal wiring 17 of the i-1th wiring layer connected to the gate oxide film of the antenna rule error target
It is assumed that the metal wiring 1701c of the i-th wiring layer is determined to be an antenna rule error in the wiring layout having the number 00.

【０１１３】この場合の対策としては、まず、ゲート酸
化膜に近い第ｉ−１配線層のメタル配線１７００に接続
している側から、第ｉ配線層のメタル配線１７０１ｃの
上で、第ｉ＋１配線層に連続して２グリッド以上空いて
いる場所を探索するが見つからない。そこで、ゲート酸
化膜に近い側から、第ｉ配線層のアンテナ配線１７０１
ｃの上で、第ｉ＋１配線層の１グリッド空いている第１
領域を探索する。この第１領域から第ｉ＋１配線層のブ
リッジ配線の一端を取り、またそこで第ｉ配線層の配線
１７０１ｃを分断して配線１７０１ｃ'とする。次に、
第ｉ＋１配線層における該第１領域の下方で第ｎ配線層
の１グリッド空いている第２領域を探索して、該第２領
域を含む空き領域に分断した分断点から先の第ｉ配線層
の配線を移動可能か判断し、移動可能な場合には、移動
して配線１７０１ｅ'として、第２領域をブリッジ配線
のもう一端とする。As a countermeasure in this case, first, from the side connected to the metal wiring 1700 of the i−1th wiring layer near the gate oxide film, on the metal wiring 1701c of the ith wiring layer, the i + 1th wiring I searched for a place where two or more grids are vacant in a row, but I cannot find it. Therefore, from the side closer to the gate oxide film, the antenna wiring 1701 of the i-th wiring layer
on c, the 1st grid in the (i + 1) th wiring layer is vacant
Explore the area. One end of the bridge wiring of the (i + 1) th wiring layer is taken from this first region, and the wiring 1701c of the i-th wiring layer is divided there to form a wiring 1701c ′. next,
An i-th wiring layer ahead of the dividing point obtained by searching for a second grid-free area of the n-th wiring layer below the first area in the (i + 1) th wiring layer and dividing it into a free area including the second area It is determined whether the wiring is movable, and if it is movable, the wiring is moved to be the wiring 1701e ′, and the second region is used as the other end of the bridge wiring.

【０１１４】以上のように、本変形例では、より上層の
第ｊ配線層に配線の空きグリッドが連続して２つ存在し
ない場合でも、第ｊ配線層の１グリッド空きの第１領域
と、第ｉ配線層の分断点から先の配線導体を移動配置可
能な領域と、第ｊ配線層の１グリッド空きの第２領域と
を探索することができれば、アンテナダメージまたはア
ンテナルールエラーの発生を確実に防止することが可能
となる。As described above, in the present modification, even if there are no two continuous wiring grids in the upper j-th wiring layer, there is a 1-grid first area in the j-th wiring layer. If it is possible to search the area where the wiring conductor can be moved and arranged from the dividing point of the i-th wiring layer and the second area of the j-th wiring layer which is free of one grid, the occurrence of antenna damage or an antenna rule error can be ensured. Can be prevented.

【０１１５】〔第８の実施形態の変形例２〕本変形例で
は、挿入領域を決定できない場合に、第ｉ配線層の長大
配線についてゲート電極に近い側から、該第ｉ配線層の
長大配線に重なる第ｊ配線層の領域で１グリッド空いて
いる第１領域を探索し、該第１領域から少なくとも２グ
リッド分の長さの第２領域まで第ｊ配線層のブリッジ配
線導体を挿入し、第２領域に重なる第ｉ配線層の配線導
体を再配線する。[Modification 2 of Eighth Embodiment] In this modification, when the insertion region cannot be determined, the long wiring of the i-th wiring layer is extended from the side close to the gate electrode in the long wiring of the i-th wiring layer. Searching for a first region with one grid vacant in the region of the j-th wiring layer overlapping with, and inserting a bridge wiring conductor of the j-th wiring layer from the first region to a second region having a length of at least 2 grids, The wiring conductor of the i-th wiring layer overlapping the second region is re-routed.

【０１１６】これにより、より上層の第ｊ配線層に配線
の空きグリッドが連続して２つ存在しない場合でも、第
ｊ配線層の１グリッド空きの第１領域を探索することが
できれば、アンテナダメージまたはアンテナルールエラ
ーの発生を確実に防止することが可能となる。なお、配
線レイアウトの修正は、全体的に配線をずらしていくよ
うな修正となるので、各々の配線導体が大きくレイアウ
ト変更されることがなく、アンテナルールエラーの対策
前後で動作タイミング関係等もほとんど変わらない。As a result, even if there are no two continuous wiring grids in the upper j-th wiring layer, antenna damage will be caused if one grid empty first area in the j-th wiring layer can be searched. Alternatively, it is possible to reliably prevent the occurrence of an antenna rule error. Since the wiring layout is corrected by shifting the wiring as a whole, the layout of each wiring conductor does not change significantly, and the operation timing relationship before and after the antenna rule error countermeasures is almost does not change.

【０１１７】さらに特別なケースを、図１８（ａ）およ
び（ｂ）を参照して説明する。本変形例では、図１８
（ａ）に示すように、ゲート酸化膜への第ｉ−１配線層
の配線１８００の上で、第ｉ＋１配線層に配線グリッド
が空いていて、かつ、そのグリッド下で第ｉ配線層に乗
り換え可能なポイントが存在する場合には、その配線１
８００上の空きグリッドを使って、図１８（ｂ）に示す
ように、上層の配線層によるブリッジ配線をかける手法
である。このようなケースは偶然に存在し、極めてまれ
と思われるが、強制的に入力ピン上の他の配線を除い
て、入力ピンに上層の配線層による配線ブリッジを付加
して再レイアウトを実行した場合、このような形態での
実行となる。A more special case will be described with reference to FIGS. 18 (a) and 18 (b). In this modification, FIG.
As shown in (a), a wiring grid is vacant in the (i + 1) th wiring layer above the wiring 1800 of the (i-1) th wiring layer to the gate oxide film, and the wiring grid is changed to the i-th wiring layer under the grid. If there is a possible point, its wiring 1
As shown in FIG. 18B, a free grid on 800 is used to perform bridge wiring by an upper wiring layer. This kind of case exists by chance and seems to be extremely rare.However, except for the other wires on the input pins, the wiring bridge by the upper wiring layer was added to the input pins and the relayout was executed. In this case, the execution is performed in such a form.

【０１１８】〔第８の実施形態の変形例３〕本変形例で
は、挿入領域を決定できない場合に、第ｉ配線層の長大
配線についてゲート電極に近い側から、該第ｉ配線層の
長大配線に重なる第ｊ配線層の領域で不連続に１グリッ
ドづつ空いている第１領域および第２領域を探索し、該
第１領域および第２領域間に第ｊ配線層より上層の第ｋ
配線層（ｊ＜ｋ≦ｎ）のブリッジ配線導体を挿入する。[Modification 3 of Eighth Embodiment] In this modification, when the insertion region cannot be determined, the long wiring of the i-th wiring layer is extended from the side close to the gate electrode in the long wiring of the i-th wiring layer. In the region of the j-th wiring layer that overlaps with each other, the first region and the second region which are vacant by one grid are discontinuously searched, and the k-th layer above the j-th wiring layer is located between the first region and the second region.
The bridge wiring conductor of the wiring layer (j <k ≦ n) is inserted.

【０１１９】図１９には、第ｉ＋１配線層に配線の空き
グリッドが連続して２つ存在しない場合の対策を説明す
るレイアウトのパターン図を示す。図１９（ａ）は対策
前、図１９（ｂ）は対策後のパターン図であり、図１９
（ｃ）は対策後の配線を模式的に説明する模式図であ
る。まず、図１９（ａ）において、第ｉ配線層のメタル
配線１９０１ａ〜１９０１ｅと、第ｉ＋１配線層のメタ
ル配線１９０２ａ〜１９０２ｈと、アンテナルールエラ
ー対象のゲート酸化膜へと繋がる第ｉ−１配線層のメタ
ル配線１９００とを有する配線レイアウトで、第ｉ配線
層のメタル配線１９０１ｃがアンテナルールエラーと判
断されたとする。FIG. 19 is a layout pattern diagram for explaining a countermeasure in the case where two empty grids of wirings do not continuously exist in the (i + 1) th wiring layer. 19A is a pattern diagram before the countermeasure, and FIG. 19B is a pattern diagram after the countermeasure.
(C) is a schematic diagram explaining typically the wiring after a countermeasure. First, in FIG. 19A, the metal wirings 1901a to 1901e of the i-th wiring layer, the metal wirings 1902a to 1902h of the i + 1th wiring layer, and the i-1th wiring layer connected to the gate oxide film of the antenna rule error target. It is assumed that the metal wiring 1901c of the i-th wiring layer is determined to be an antenna rule error in the wiring layout including the metal wiring 1900 of FIG.

【０１２０】この場合の対策としては、まず、ゲート酸
化膜に近い第ｉ−１配線層のメタル配線１９００に接続
している側から、第ｉ配線層のメタル配線１９０１ｃの
上で、第ｉ＋１配線層に連続して２グリッド以上空いて
いる場所を探索するが見つからない。そこで、第ｉ配線
層のアンテナ配線１９０１ｃの上で、第ｉ＋１配線層の
配線グリッドの空き領域が離れて２点存在することを確
認できた場合には、図１９（ｂ）に示すように、その２
点間を第ｉ＋２配線層のメタルによるブリッジ配線１９
０３で接続する。本変形例では、図１９（ｃ）に示すよ
うに、さらに上層の第ｉ＋２配線層を使用するが、連続
して２グリッド空いていなくても対応可能であり、全体
のレイアウトが大きくくずれることもないので、下層の
メタル配線において発生したアンテナルールエラーに対
策を施すのに都合が良い。As a countermeasure in this case, first, from the side connected to the metal wiring 1900 of the i−1th wiring layer near the gate oxide film, on the metal wiring 1901c of the ith wiring layer, the i + 1th wiring I searched for a place where two or more grids were vacant in a row, but I could not find it. Therefore, on the antenna wiring 1901c of the i-th wiring layer, when it is confirmed that there are two free areas of the wiring grid of the (i + 1) th wiring layer, as shown in FIG. Part 2
Bridge wiring 19 made of metal of the (i + 2) th wiring layer between the points
Connect with 03. In this modified example, as shown in FIG. 19C, the i + 2 wiring layer, which is the upper layer, is used. However, it is possible to cope with the situation where two grids are not vacant in a row, and the entire layout may be greatly collapsed. Since it is not present, it is convenient to take measures against an antenna rule error that has occurred in the lower metal wiring.

【０１２１】[0121]

【発明の効果】以上説明したように、本発明の半導体装
置、半導体装置の設計方法、記録媒体および半導体装置
の設計支援装置によれば、登録ステップ（登録手段）に
より、セルライブラリ等に登録すべきセル等として、当
該セル等の入力端子に接続される第１導電型拡散層と、
第２電源に接続される第２導電型ウェルとを備えた第１
導電型ダイオード、または、前記入力端子に接続される
第２導電型拡散層と、第１電源に接続される第１導電型
ウェルとを備えた第２導電型ダイオードを有するセル等
を予め登録することとし、予めアンテナダメージまたは
アンテナルールエラーの発生を防止する保護ダイオード
を付加したので、従来のようなレイアウト実行後の修正
が不要となり、半導体装置設計における設計効率を向上
させることができ、設計期間を短縮化し得る半導体装
置、半導体装置の設計方法、記録媒体および半導体装置
の設計支援装置を提供することができる。As described above, according to the semiconductor device, the method for designing the semiconductor device, the recording medium, and the design support device for the semiconductor device of the present invention, the registration step (registration means) registers the cell library or the like. As a power cell or the like, a first conductive type diffusion layer connected to an input terminal of the cell or the like,
A first with a second conductivity type well connected to a second power supply
A conductivity type diode or a cell having a second conductivity type diode including a second conductivity type diffusion layer connected to the input terminal and a first conductivity type well connected to a first power source is registered in advance. Since a protection diode that prevents the occurrence of antenna damage or antenna rule error has been added in advance, there is no need to make corrections after the layout as in the past, and the design efficiency in semiconductor device design can be improved. It is possible to provide a semiconductor device, a semiconductor device design method, a recording medium, and a semiconductor device design support apparatus that can shorten the process.

【図面の簡単な説明】[Brief description of drawings]

【図１】第１の実施形態の半導体装置のレイアウトを概
念的に説明する模式図である。FIG. 1 is a schematic diagram conceptually illustrating a layout of a semiconductor device according to a first embodiment.

【図２】第１の実施形態の半導体装置の設計支援装置の
構成図である。FIG. 2 is a configuration diagram of a semiconductor device design support apparatus according to the first embodiment.

【図３】第１の実施形態の半導体装置の設計方法を説明
するフローチャートである。FIG. 3 is a flowchart illustrating a method for designing a semiconductor device according to a first embodiment.

【図４】第２の実施形態の半導体装置のレイアウトを概
念的に説明する模式図である。FIG. 4 is a schematic diagram conceptually explaining the layout of the semiconductor device of the second embodiment.

【図５】第２の実施形態の半導体装置の設計支援装置の
構成図である。FIG. 5 is a configuration diagram of a semiconductor device design support apparatus according to a second embodiment.

【図６】第２の実施形態の半導体装置の設計方法を説明
するフローチャートである。FIG. 6 is a flowchart illustrating a method for designing a semiconductor device according to a second embodiment.

【図７】第３の実施形態の半導体装置のレイアウトを概
念的に説明する模式図である。FIG. 7 is a schematic diagram conceptually explaining the layout of the semiconductor device of the third embodiment.

【図８】第３の実施形態の半導体装置の設計方法を説明
するフローチャートである。FIG. 8 is a flowchart illustrating a method for designing a semiconductor device according to a third embodiment.

【図９】第５の実施形態の半導体装置のレイアウトを概
念的に説明する模式図である。FIG. 9 is a schematic diagram conceptually explaining the layout of the semiconductor device of the fifth embodiment.

【図１０】第６の実施形態の半導体装置のレイアウトを
概念的に説明する模式図である。FIG. 10 is a schematic diagram conceptually explaining the layout of the semiconductor device of the sixth embodiment.

【図１１】第６の実施形態の半導体装置の設計方法を説
明するフローチャートである。FIG. 11 is a flowchart illustrating a method for designing a semiconductor device according to a sixth embodiment.

【図１２】第７の実施形態の半導体装置のレイアウトを
概念的に説明する模式図である。FIG. 12 is a schematic diagram conceptually explaining the layout of the semiconductor device of the seventh embodiment.

【図１３】第７の実施形態の半導体装置の設計方法を説
明するフローチャートである。FIG. 13 is a flowchart illustrating a method for designing a semiconductor device according to a seventh embodiment.

【図１４】第８の実施形態の半導体装置のレイアウトを
概念的に説明する模式図である。FIG. 14 is a schematic diagram conceptually explaining the layout of the semiconductor device of the eighth embodiment.

【図１５】第８の実施形態の半導体装置の設計方法を説
明するフローチャートである。FIG. 15 is a flowchart illustrating a method for designing a semiconductor device according to an eighth embodiment.

【図１６】第８の実施形態の具体的な適用例を例示する
配線レイアウトのパターン図であり、図１６（ａ）は対
策前、図１６（ｂ）は対策後のパターン図、図１６
（ｃ）は等方向マージンの場合のブリッジ配線の説明
図、図１６（ｄ）は異方向マージンの場合のブリッジ配
線の説明図である。16A and 16B are pattern diagrams of a wiring layout illustrating a specific application example of the eighth embodiment. FIG. 16A is a pattern diagram before countermeasures, FIG. 16B is a pattern diagram after countermeasures, and FIG.
FIG. 16C is an explanatory diagram of the bridge wiring in the case of the equal direction margin, and FIG. 16D is an explanatory diagram of the bridge wiring in the case of the different direction margin.

【図１７】配線の空きグリッドが連続して２つ存在しな
い場合の対策を説明するレイアウトのパターン図（その
１）であり、図１７（ａ）は対策前、図１７（ｂ）は対
策後のパターン図である。FIG. 17 is a layout pattern diagram (No. 1) for explaining a countermeasure when there are no two continuous wiring grids, FIG. 17A being before the countermeasure and FIG. 17B being after the countermeasure. FIG.

【図１８】配線の空きグリッドが連続して２つ存在しな
い場合の対策を説明するレイアウトのパターン図（その
２）である。FIG. 18 is a layout pattern diagram (No. 2) for explaining a countermeasure in the case where two vacant grids of wiring do not exist in succession.

【図１９】配線の空きグリッドが連続して２つ存在しな
い場合の対策を説明するレイアウトのパターン図（その
３）である。FIG. 19 is a layout pattern diagram (No. 3) for explaining a measure to be taken when there are no two continuous wiring grids.

【図２０】第４の実施形態の半導体装置のレイアウトを
概念的に説明する模式図である。FIG. 20 is a schematic diagram conceptually explaining the layout of the semiconductor device of the fourth embodiment.

【図２１】従来の機能ブロックにおける未使用の入力ピ
ンを電源幹線に接続して電位固定している様子を示す模
式図である。FIG. 21 is a schematic diagram showing a state in which an unused input pin in a conventional functional block is connected to a power supply trunk line and a potential is fixed.

【図２２】図２２（ａ）はアンテナ保護ダイオードを付
加する方法を、図２２（ｂ）は第１メタル配線を第３メ
タル配線に変更する方法を、それぞれ説明する模式図で
ある。22A is a schematic diagram for explaining a method of adding an antenna protection diode, and FIG. 22B is a schematic diagram for explaining a method of changing a first metal wiring to a third metal wiring.

【図２３】図２３（ａ）はインバータから他のインバー
タまでの信号配線のレイアウトを説明する模式図、図２
３（ｂ），（ｃ）はアンテナ保護ダイオードを付加する
方法を説明する模式図である。FIG. 23 (a) is a schematic diagram illustrating a layout of signal wiring from an inverter to another inverter, FIG.
3 (b) and 3 (c) are schematic diagrams illustrating a method of adding an antenna protection diode.

【図２４】図２４（ａ）は第１メタル配線の中途に拡散
層の配線を設ける方法を、図２４（ｂ）上層の配線を指
定して再度自動配線処理を行なう方法を、それぞれ説明
する模式図である。24 (a) illustrates a method of providing a wiring of a diffusion layer in the middle of a first metal wiring, and FIG. 24 (b) illustrates a method of designating an upper wiring and performing automatic wiring processing again. It is a schematic diagram.

【符号の説明】[Explanation of symbols]

１０１機能ブロック（セル等）１０２第２メタル入力ピン１０３第１メタル配線１０４第２メタル電源幹線１０５第３メタル電源幹線１０６ａ，１０６ｂビア１０６ｃコンタクト１０７トランジスタゲート電極１１０保護ダイオード２０１，５０１論理回路仕様（ネットリスト）２０２，５０２半導体装置の設計支援装置２０３，５０３レイアウト結果（配置・配線デー
タ）２０５，５０５セルライブラリ２１１，５１１登録手段２１２，５１２セル配置手段２１３，５１３セル間配線手段４０１，４１１セル４０２，４０４，４１２，４１４入力ピン４０３，４０５，４１３配線導体４０７，４１７ＮＡＮＤゲート回路４２０，４２１保護ダイオード５１４判断手段５１５挿入手段（選択手段）５１６配置配線修正手段５１７探索手段７０１，７０２，７１１，７１２，７２２，７３２，７
４３インバータ７０３，７１３，７２３，７２７，７３３，７４３
セル７０４，７１４バッファ７０８，７０９，７１８，７１９，７２８，７３８，７
４８配線導体７１５，７２５，７２８，７３６，７４６保護ダイ
オード７２４，７２７，７３４，７３５，７４４，７４５
インバータ９０１，９１１，９２１，９３１インバータ９０２，９１２，９１３，９２２〜９２４，９３２〜９
３６配線導体９１５，９２５，９２６，９３７〜９４０ビア１００１〜１００３，１２０１〜１２０３，１２０７
セル１０１１〜１０１３，１２１１〜１２１３ゲート回
路１００５，１００６電源幹線１００４，１２０４，１２０４ｂ配線導体１２０５，１２０６，１２０５ｂ，１２０６ｂ電源
幹線１２１７保護ダイオード１４０１，１４０２，１９０４，１９０５インバー
タ１４０５〜１４０９配線導体１４１１〜１４１４ビア１４０３，１６０３，１７０３，１８０３ブリッジ
配線１６００，１７００，１８００，１９００第ｉ−１
配線層のメタル配線１６０１ａ〜１６０１ｅ第ｉ配線層のメタル配線１６０２ａ〜１６０２ｈ第ｉ＋１配線層のメタル配
線１７０１ａ〜１７０１ｆ第ｉ配線層のメタル配線１７０２ａ〜１７０２ｉ第ｉ＋１配線層のメタル配
線１８０１ａ〜１８０１ｅ第ｉ配線層のメタル配線１８０２ａ〜１８０２ｉ第ｉ＋１配線層のメタル配
線１９０１ａ〜１９０１ｅ第ｉ配線層のメタル配線１９０２ａ〜１９０２ｈ第ｉ＋１配線層のメタル配
線１９０３，１９０６ブリッジ配線１９１１〜１９１９，２００１〜２００２" 配線導体１９２１〜１９２８ビア２０１１〜２０１５第１メタル配線２０２１，２０２２第２メタル電源幹線２０３１第３メタル電源幹線２００１，２００５Ｎウェル２００２，２００７Ｐウェル２００６ｎ＋拡散層２００８ｐ＋拡散層２０４１インバータ101 functional block (cell etc.) 102 second metal input pin 103 first metal wiring 104 second metal power supply trunk line 105 third metal power supply trunk line 106a, 106b via 106c contact 107 transistor gate electrode 110 protection diode 201, 501 logic circuit specification ( Netlist) 202,502 Semiconductor device design support equipment 203,503 Layout results (placement / wiring data) 205,505 Cell libraries 211,511 Registration means 212,512 Cell placement means 213,513 Inter-cell wiring means 401,411 cells 402, 404, 412, 414 Input pins 403, 405, 413 Wiring conductors 407, 417 NAND gate circuits 420, 421 Protection diode 514 Judging means 515 Inserting means (selecting means) 516 Arrangement / wiring correction means 517 Search means 701, 702, 711, 712, 722, 732, 7
43 Inverters 703, 713, 723, 727, 733, 743
Cells 704, 714 buffers 708, 709, 718, 719, 728, 738, 7
48 wiring conductors 715, 725, 728, 736, 746 protection diodes 724, 727, 734, 735, 744, 745
Inverters 901, 911, 921, 931 Inverters 902, 912, 913, 922-924, 932-9
36 wiring conductors 915, 925, 926, 937 to 940 vias 1001 to 1003, 1201 to 1203, 1207
Cells 1011 to 1013, 1211 to 1213 Gate circuits 1005, 1006 Power supply trunk lines 1004, 1204, 1204b Wiring conductors 1205, 1206, 1205b, 1206b Power supply trunk line 1217 Protection diodes 1401, 1402, 1904, 1905 Inverters 1405 to 1409 Wiring conductors 1411 to 1414 Via 1403, 1603, 1703, 1803 Bridge wiring 1600, 1700, 1800, 1900 i-th
Wiring layer metal wirings 1601a to 1601e i-th wiring layer metal wirings 1602a to 1602h i + 1th wiring layer metal wirings 1701a to 1701f i-th wiring layer metal wirings 1702a to 1702i i + 1th wiring layer metal wirings 1801a to 1801e i-th Wiring layer metal wirings 1802a to 1802i i + 1th wiring layer metal wirings 1901a to 1901e ith wiring layer metal wirings 1902a to 1902h i + 1th wiring layer metal wirings 1903, 1906 Bridge wirings 1911 to 1919, 2001 to 2002 "Wiring conductors 1921 to 1928 Vias 2011 to 2015 First metal wiring 2021, 2022 Second metal power supply trunk line 2031 Third metal power supply trunk line 2001, 2005 N well 2002, 2007 P well 2006 n + diffusion layer 200 p + diffusion layer 2041 inverter

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/82 Ｗ５Ｊ０５６Ｈ０３Ｋ 19/00 Ｃ 19/003 27/04 ＨＧ１１Ｃ 11/34 ３４５Ｆターム(参考） 5B015 JJ44 PP02 QQ01 QQ08 5B046 AA08 BA04 KA06 5F038 BH05 BH13 CA04 CA17 CD02 CD15 DF05 EZ09 EZ12 5F064 AA03 AA04 BB02 BB05 BB07 BB12 BB26 BB35 CC21 DD02 DD25 DD26 EE02 EE08 EE22 EE25 EE52 EE58 GG01 HH06 HH11 HH12 5J032 AA02 AC18 5J056 AA03 BB42 DD55 GG09 HH03 KK02 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. ⁷ Identification code FI theme code (reference) H01L 27/04 H01L 21/82 W 5J056 H03K 19/00 C 19/003 27/04 H G11C 11/34 345 F Term (reference) 5B015 JJ44 PP02 QQ01 QQ08 5B046 AA08 BA04 KA06 5F038 BH05 BH13 CA04 CA17 CD02 CD15 DF05 EZ09 EZ12 5F064 AA03 AA04 BB02 BB05 BB07 EE05H22H12H12H12H12H12H12H02H12H12H02 5J056 AA03 BB42 DD55 GG09 HH03 KK02

Claims

【特許請求の範囲】[Claims]

【請求項１】予め登録された機能ブロックを組み合わ
せて配置し、与えられた論理回路仕様にしたがって配線
パターンを決定することにより形成される半導体装置で
あって、前記機能ブロックは、論理回路とダイオードとを有し、前記ダイオードは、第１導電型拡散層と、電源に接続さ
れる第２導電型ウェルとで構成され、前記機能ブロック
の入力端子のうち、電位固定される入力端子に前記ダイ
オードが接続されることを特徴とする半導体装置。1. A semiconductor device formed by combining pre-registered functional blocks and deciding a wiring pattern in accordance with a given logic circuit specification, wherein the functional block is a logic circuit and a diode. Wherein the diode comprises a first conductivity type diffusion layer and a second conductivity type well connected to a power supply, and the input terminal of the functional block has the input terminal whose potential is fixed, A semiconductor device characterized by being connected to.

【請求項２】前記論理回路がメモリであることを特徴
とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the logic circuit is a memory.

【請求項３】予め登録された機能ブロックを組み合わ
せて配置し、与えられた論理回路仕様にしたがって配線
パターンを決定することにより半導体装置を形成する半
導体装置の設計方法であって、前記機能ブロックを予め登録する登録ステップを有し、前記機能ブロックは、論理回路とダイオードとを有し、前記ダイオードは、第１導電型拡散層と、電源に接続さ
れる第２導電型ウェルとで構成され、前記機能ブロック
の入力端子のうち、電位固定される入力端子に前記ダイ
オードが接続されることを特徴とすることを特徴とする
半導体装置の設計方法。3. A method of designing a semiconductor device, comprising arranging pre-registered functional blocks in combination and determining a wiring pattern according to a given logic circuit specification, wherein the functional blocks are A registration step of pre-registering, the functional block has a logic circuit and a diode, the diode is composed of a first conductivity type diffusion layer and a second conductivity type well connected to a power supply, A method of designing a semiconductor device, characterized in that the diode is connected to an input terminal whose potential is fixed among the input terminals of the functional block.

【請求項４】請求項３に記載の半導体装置の設計方法
をコンピュータに実行させるためのプログラムとして記
憶したコンピュータにより読み取り可能な記録媒体。4. A computer-readable recording medium storing a program for causing a computer to execute the method for designing a semiconductor device according to claim 3.

【請求項５】予め登録された機能ブロックを組み合わ
せて配置し、与えられた論理回路仕様にしたがって配線
パターンを決定することにより形成される半導体装置の
設計支援装置であって、前記機能ブロックをあらかじめ登録する登録手段を有
し、前記機能ブロックは、論理回路とダイオードとを有し、前記ダイオードは、第１導電型拡散層と、電源に接続さ
れる第２導電型ウェルとで構成され、前記機能ブロック
の入力端子のうち、電位固定される入力端子に前記ダイ
オードが接続されることを特徴とする半導体装置の設計
支援装置。5. A design support device for a semiconductor device, which is formed by arranging pre-registered functional blocks in combination and deciding a wiring pattern according to a given logic circuit specification, wherein the functional blocks are pre-set. Registration means for registering, the functional block has a logic circuit and a diode, the diode is composed of a first conductivity type diffusion layer and a second conductivity type well connected to a power supply, A design support device for a semiconductor device, wherein the diode is connected to an input terminal whose potential is fixed among input terminals of a functional block.