JP2003282490A - Semiconductor device and method for manufacturing the same - Google Patents
Semiconductor device and method for manufacturing the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、半導体チップのダイシングに
適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a technique effective when applied to dicing of a semiconductor chip.
【０００２】[0002]
【従来の技術】半導体装置では、単結晶シリコン等を用
いたウェハの複数の半導体チップ領域にパターンを一括
して形成し、夫々の半導体チップ領域毎に切断して、個
々の半導体チップに分離するダイシングを行ない、こう
して分離された個々の半導体チップに、例えばリードフ
レームに固定するダイボンディング及びワイヤボンディ
ングが行なわれ、更に樹脂封止等が行なわれて半導体装
置として完成する。2. Description of the Related Art In a semiconductor device, a pattern is collectively formed in a plurality of semiconductor chip regions of a wafer made of single crystal silicon or the like, and each semiconductor chip region is cut into individual semiconductor chips. Dicing is performed, and the individual semiconductor chips thus separated are die-bonded and wire-bonded, for example, to be fixed to a lead frame, and further resin-sealed to complete a semiconductor device.
【０００３】図１はダイシングの状態を示す平面図であ
り、ダイシングでは、ウェハ１の裏面を粘着性のダイシ
ングテープ２に貼り付け、ダイシングテープ２の周縁を
リング状のフレーム３に固定した状態で、ダイシングテ
ープ２をカッティングテーブルに真空吸着させて固定
し、例えばＮｉ，Ｃｕ等のメタル粉末を結合材としてダ
イヤモンド砥粒を焼結させたダイシングブレードを高速
回転させてウェハ１を縦横に切断している。FIG. 1 is a plan view showing a dicing state. In dicing, the back surface of the wafer 1 is attached to an adhesive dicing tape 2 and the peripheral edge of the dicing tape 2 is fixed to a ring-shaped frame 3. , The dicing tape 2 is vacuum-adsorbed and fixed on the cutting table, and the wafer 1 is cut lengthwise and breadthly by rotating the dicing blade in which the diamond abrasive grains are sintered with the metal powder such as Ni or Cu as the binder at a high speed. There is.
【０００４】図２は図１中のａ部を示す部分拡大平面図
であり、ウェハ１の個々の半導体チップ領域１０には形
成した各種素子を配線層によって接続した集積回路１０
ａ及びこの集積回路の外部端子となるパッド１０ｂが形
成されており、個々の半導体チップ領域１０はスクライ
ブ領域１１によって周囲を囲まれている。FIG. 2 is a partially enlarged plan view showing the portion a in FIG. 1, and an integrated circuit 10 in which various elements formed in each semiconductor chip region 10 of the wafer 1 are connected by a wiring layer.
a and a pad 10b to be an external terminal of this integrated circuit are formed, and the periphery of each semiconductor chip region 10 is surrounded by a scribe region 11.
【０００５】図３は図２中のｂ部を示す部分拡大平面図
であり、図４は図３中のｃ−ｃ線に沿った縦断面図であ
る。ダイシングではブレードによってスクライブ領域１
１の破線図示部分を切断除去して個々の半導体チップ領
域１０を分離している。FIG. 3 is a partially enlarged plan view showing a portion b in FIG. 2, and FIG. 4 is a vertical sectional view taken along the line cc in FIG. In dicing, scribe area 1 by blade
The individual semiconductor chip regions 10 are separated by cutting away the portion indicated by broken line 1 in FIG.
【０００６】半導体チップ領域１０の端部には矩形環状
のシールド領域１２が設けられており、シールド領域１
２では、フィールド絶縁膜１３によって分離された半導
体基板１４内のｐ型領域１５にコンタクト層１６を介し
て金属膜の配線層１７，１８が接続されてシールド機能
を発揮する構成となっている。配線層１７，１８は、半
導体基板１４上に１層目の層間絶縁膜１９を介して１層
目の配線層１７が形成され、１層目の配線層１７上に２
層目の層間絶縁膜２０を介して２層目の配線層１８が形
成され、２層目の配線層が保護絶縁膜２１によって被覆
されている。A rectangular annular shield region 12 is provided at an end of the semiconductor chip region 10, and the shield region 1 is provided.
In No. 2, the wiring layers 17 and 18 of the metal film are connected to the p-type region 15 in the semiconductor substrate 14 separated by the field insulating film 13 via the contact layer 16 so as to exhibit the shield function. As the wiring layers 17 and 18, the first wiring layer 17 is formed on the semiconductor substrate 14 via the first interlayer insulating film 19, and the second wiring layer 17 is formed on the first wiring layer 17.
The wiring layer 18 of the second layer is formed via the interlayer insulating film 20 of the layer, and the wiring layer of the second layer is covered with the protective insulating film 21.
【０００７】[0007]
【発明が解決しようとする課題】こうした半導体装置で
は、搭載される電子装置の小型化・軽量化のために、小
型化・軽量化が求められており、微細化技術の進展によ
りチップサイズを縮小して対応している。こうしたチッ
プサイズの縮小によって１枚のウェハに形成される同時
取得チップ数が増加し、ウェハ１枚当たりのダイシング
量が増加する。In such a semiconductor device, miniaturization and weight reduction are required in order to miniaturize and lighten the electronic device to be mounted, and the chip size is reduced by the progress of miniaturization technology. And it corresponds. Due to such a reduction in chip size, the number of simultaneously acquired chips formed on one wafer increases, and the amount of dicing per wafer increases.
【０００８】こうしたダイシング量の増加によってダイ
シングブレードの劣化・目詰まりが発生しやすくなり、
ダイシングブレードの切削機能の低下によるチッピング
或いはマイクロクラックの発生を招くことがある。ま
た、ダイシング量の増加によってダイシングブレードの
磨耗が早まり、ダイシングブレードの交換頻度が増加す
ることによって生産効率が低下する。Due to such an increase in the amount of dicing, deterioration and clogging of the dicing blade are likely to occur,
This may cause chipping or microcracks due to deterioration of the cutting function of the dicing blade. Further, an increase in the amount of dicing accelerates wear of the dicing blade, and an increase in the frequency of exchanging the dicing blade reduces production efficiency.
【０００９】このため、図５に示すように、配線構造を
構成する層間絶縁膜のパターニングの際に、スクライブ
領域１１の層間絶縁膜１９，２０を併せて除去して、ダ
イシングブレードの負担を軽減することが考えられた。
しかしながら、層間絶縁膜１９，２０を除去することに
よって層間絶縁膜１９，２０の端部に段差が生じ、配線
層１７，１８を構成する金属膜をエッチングする際に、
この段差部分に金属膜の小片２２が残留する所謂エッチ
残りが生じ、この金属膜の小片２２が以降の工程で剥離
して異物となり、この異物が露光不良、エッチング不良
或いは配線間の短絡の原因となることがある。Therefore, as shown in FIG. 5, when the interlayer insulating film forming the wiring structure is patterned, the interlayer insulating films 19 and 20 in the scribe region 11 are also removed to reduce the load on the dicing blade. Was thought to do.
However, when the interlayer insulating films 19 and 20 are removed, a step is generated at the end portions of the interlayer insulating films 19 and 20, and when the metal film forming the wiring layers 17 and 18 is etched,
A so-called etching residue occurs in which the small piece 22 of the metal film remains in the step portion, and the small piece 22 of the metal film is peeled off in the subsequent steps to become a foreign matter, which causes the exposure failure, the etching failure, or the short circuit between wirings. May be.
【００１０】このため、図６に示すように層間絶縁膜１
９，２０の壁面を配線層１７，１８の金属膜で覆うこと
によって、異物となる金属膜の小片の発生を防止するこ
とが考えられた。しかし、この層間絶縁膜壁面１９，２
０を覆う金属膜を配置するためにシールド領域１２を形
成するために必要なスペースｘが増加し、チップサイズ
を拡大させてしまい、同時取得チップ数が減少する、或
いは更なるチップの小型化が困難になるという問題があ
る。この問題はチップが小型になるにつれて相対的に金
属膜の配置に必要な面積の比率が大きくなるので、微細
化の進展によってチップサイズが縮小されるにつれて深
刻な問題になる。Therefore, as shown in FIG. 6, the interlayer insulating film 1
It has been considered that the wall surfaces of 9 and 20 are covered with the metal films of the wiring layers 17 and 18 to prevent the generation of small pieces of the metal film that become foreign matter. However, the interlayer insulating film wall surfaces 19 and 2
The space x required for forming the shield region 12 for arranging the metal film covering 0 is increased, the chip size is enlarged, the number of simultaneously acquired chips is reduced, or further chip miniaturization is achieved. There is a problem that it becomes difficult. This problem becomes a serious problem as the chip size is reduced due to the progress of miniaturization because the ratio of the area required for disposing the metal film relatively increases as the chip becomes smaller.
【００１１】本発明の課題は、このような問題を解決
し、チップサイズの増加を回避しつつ異物の発生を防止
することが可能な技術を提供することにある。本発明の
前記ならびにその他の課題と新規な特徴は、本明細書の
記述及び添付図面によって明らかになるであろう。An object of the present invention is to provide a technique capable of solving such a problem and preventing the generation of foreign matter while avoiding an increase in chip size. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１２】[0012]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体基板主面上に層間絶縁膜を
介して配置された金属配線層が保護絶縁膜によって被覆
されている半導体装置において、半導体装置のチップの
端部にて層間絶縁膜の側面が保護絶縁膜によって覆われ
ている。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows. In a semiconductor device in which a metal wiring layer arranged on the main surface of a semiconductor substrate via an interlayer insulating film is covered with a protective insulating film, a side surface of the interlayer insulating film is covered by a protective insulating film at an end of a chip of the semiconductor device. Is covered.
【００１３】また、半導体基板主面上に層間絶縁膜を介
して金属配線が配置された半導体チップ領域が複数形成
された半導体ウェハを個々の半導体チップ領域に切断分
離するダイシングを行なう半導体装置の製造方法におい
て、最上層の金属配線層を形成した後に半導体チップ領
域周囲のスクライブ領域の層間絶縁膜を除去し、層間絶
縁膜の除去されたスクライブ領域にてダイシングを行な
う。Further, a semiconductor device is manufactured by dicing to cut and separate a semiconductor wafer having a plurality of semiconductor chip regions in which metal wirings are arranged on the main surface of a semiconductor substrate with an interlayer insulating film interposed therebetween into individual semiconductor chip regions. In the method, after forming the uppermost metal wiring layer, the interlayer insulating film in the scribe region around the semiconductor chip region is removed, and dicing is performed in the scribe region where the interlayer insulating film is removed.
【００１４】本発明の構成によれば、金属膜の形成が完
了した後にスクライブ領域の層間絶縁膜を除去するので
エッチ残りによる異物の発生を防止することができる。
以下、本発明の実施の形態を説明する。なお、実施の形
態を説明するための全図において、同一機能を有するも
のは同一符号を付け、その繰り返しの説明は省略する。According to the structure of the present invention, since the interlayer insulating film in the scribe region is removed after the formation of the metal film is completed, it is possible to prevent the generation of foreign matter due to the residue of etching.
Hereinafter, embodiments of the present invention will be described. In all the drawings for explaining the embodiments, the same reference numerals are given to those having the same function, and the repeated description thereof will be omitted.
【００１５】[0015]
【発明の実施の形態】図７は、本発明の一実施の形態で
ある半導体装置の製造方法を示すフロー図であり、図８
は従来の半導体装置の製造方法を示すフロー図である。
また、図９乃至図１１は、図３中ｃ−ｃ線に沿った位置
に相当する本発明の一実施の形態である半導体装置を製
造工程毎に示す縦断面図である。FIG. 7 is a flow chart showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 6 is a flowchart showing a conventional method for manufacturing a semiconductor device.
9 to 11 are vertical cross-sectional views showing the semiconductor device according to the embodiment of the present invention corresponding to the position along the line cc in FIG. 3 for each manufacturing process.
【００１６】本実施の形態の半導体装置は、個々の半導
体チップ領域１０がスクライブ領域１１によって周囲を
囲まれており、半導体チップ領域１０では素子の形成さ
れた半導体基板１４主面上に２層の配線構造が形成され
ており、半導体チップ領域１０の端部には矩形環状のシ
ールド領域１２が設けられており、シールド領域１２で
は、フィールド絶縁膜１３によって分離された半導体基
板１４内のｐ型領域１５にコンタクト層１６が形成され
ている。In the semiconductor device of this embodiment, each semiconductor chip region 10 is surrounded by a scribe region 11, and in the semiconductor chip region 10, two layers are formed on the main surface of the semiconductor substrate 14 on which elements are formed. A wiring structure is formed, and a rectangular annular shield region 12 is provided at an end of the semiconductor chip region 10. In the shield region 12, a p-type region in the semiconductor substrate 14 separated by a field insulating film 13 is formed. A contact layer 16 is formed on 15.
【００１７】この半導体基板１４主面の全面に絶縁膜を
堆積させて、コンタクト層１６等の接続に必要な開口を
設けるためのエッチングを行なって層間絶縁膜１９を形
成する。続いて、半導体基板１４主面の全面に金属膜を
スパッタにより堆積させ、ホトリソグラフィより所定の
配線パターンにレジストマスクを形成し、このレジスト
マスクを用いたエッチングによるパターニングを行なっ
て配線層１７を形成する。An insulating film is deposited on the entire main surface of the semiconductor substrate 14, and etching is performed to provide an opening required for connecting the contact layer 16 and the like to form an interlayer insulating film 19. Then, a metal film is deposited on the entire main surface of the semiconductor substrate 14 by sputtering, a resist mask is formed in a predetermined wiring pattern by photolithography, and patterning is performed by etching using this resist mask to form the wiring layer 17. To do.
【００１８】次に、この配線層１７及び層間絶縁膜１９
上の全面に絶縁膜を堆積させて、下層の配線層１７等と
の接続に必要な開口を設けるためのエッチングを行なっ
て層間絶縁膜２０を形成する。続いて、層間絶縁膜２０
上の全面に金属膜をスパッタにより堆積させ、ホトリソ
グラフィより所定の配線パターンにレジストマスクを形
成し、このレジストマスクを用いたエッチングによるパ
ターニングを行なって配線層１８を形成する。この状態
を図９に示す。Next, the wiring layer 17 and the interlayer insulating film 19 are formed.
An insulating film is deposited on the entire upper surface, and etching is performed to provide an opening required for connection with the lower wiring layer 17 and the like, and an interlayer insulating film 20 is formed. Then, the interlayer insulating film 20
A metal film is deposited on the entire upper surface by sputtering, a resist mask is formed in a predetermined wiring pattern by photolithography, and patterning is performed by etching using this resist mask to form the wiring layer 18. This state is shown in FIG.
【００１９】ここまでの工程は、従来の製造方法と変り
がないが、本実施の形態である半導体装置の製造方法で
は、続いて、図１０に示すように、スクライブ領域１１
を露出させて半導体チップ領域１０を覆うレジストマス
ク２３を形成し、このレジストマスク２３を用いたエッ
チングによってスクライブ領域１１の層間絶縁膜１９，
２０を除去する。The steps up to this point are the same as those of the conventional manufacturing method, but in the method of manufacturing the semiconductor device according to the present embodiment, subsequently, as shown in FIG.
Is exposed to form a resist mask 23 covering the semiconductor chip region 10, and the interlayer insulating film 19 in the scribe region 11 is formed by etching using the resist mask 23.
Remove 20.
【００２０】次に、レジストマスク２３を除去した後
に、全面に絶縁膜を堆積させて、前記パッドを露出させ
るために必要な開口を設けるためのエッチングを行なっ
て保護絶縁膜２１を形成、このエッチングによって併せ
てスクライブ領域１１の保護絶縁膜２１を除去して、図
１１に示す状態となる。Next, after removing the resist mask 23, an insulating film is deposited on the entire surface, and etching is performed to form an opening necessary for exposing the pad to form a protective insulating film 21. This etching In addition, the protective insulating film 21 in the scribe region 11 is also removed, and the state shown in FIG. 11 is obtained.
【００２１】本実施の形態の半導体装置の製造では、金
属膜の形成が完了した後にスクライブ領域の層間絶縁膜
を除去するので、前記層間絶縁膜の除去による段差に起
因するエッチ残りが生じないので異物の発生を防止する
ことができる。加えて、シールド領域１２を形成するた
めに必要なスペースｙを減少させることができる。In the manufacture of the semiconductor device of the present embodiment, the interlayer insulating film in the scribe region is removed after the formation of the metal film is completed, so that the etching residue due to the step due to the removal of the interlayer insulating film does not occur. It is possible to prevent the generation of foreign matter. In addition, the space y required to form the shield region 12 can be reduced.
【００２２】また、本実施の形態では保護絶縁膜２１形
成前にスクライブ領域１１の層間絶縁膜１９，２０の除
去を行なうが、図１２に示すように保護絶縁膜２１形成
後にスクライブ領域１１の層間絶縁膜１９，２０の除去
を行なうことも可能である。Further, in the present embodiment, the interlayer insulating films 19 and 20 in the scribe region 11 are removed before the protective insulating film 21 is formed. However, as shown in FIG. It is also possible to remove the insulating films 19 and 20.
【００２３】保護絶縁膜２１形成前にスクライブ領域１
１の層間絶縁膜１９，２０の除去を行なう場合には層間
絶縁膜１９，２０の端部側面が保護絶縁膜２１によって
被覆されるために耐湿性が向上し、保護絶縁膜２１形成
後にスクライブ領域１１の層間絶縁膜１９，２０の除去
を行なう場合には、保護絶縁膜２１を堆積させる際に層
間絶縁膜１９，２０端部による段差が生じていないの
で、保護絶縁膜２１のカバレッジが向上する。Before forming the protective insulating film 21, the scribe region 1 is formed.
When the first interlayer insulating films 19 and 20 are removed, the end side surfaces of the interlayer insulating films 19 and 20 are covered with the protective insulating film 21, so that the moisture resistance is improved, and the scribe region is formed after the protective insulating film 21 is formed. When removing the interlayer insulating films 19 and 20 of No. 11, since the step due to the end portions of the interlayer insulating films 19 and 20 is not generated when the protective insulating film 21 is deposited, the coverage of the protective insulating film 21 is improved. .
【００２４】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。The inventions made by the present inventors are as follows.
Although the specific description has been given based on the above-described embodiment, the present invention is not limited to the above-described embodiment, and needless to say, various modifications can be made without departing from the scope of the invention.
【００２５】[0025]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
（１）本発明によれば、金属膜の形成が完了した後にス
クライブ領域の層間絶縁膜を除去するので、前記層間絶
縁膜の除去による段差に起因するエッチ残りが生じない
という効果がある。
（２）本発明によれば、前記効果（１）により、異物の
発生を防止することができるという効果がある。
（３）本発明によれば、前記効果（１）により、シール
ド領域１２を形成するために必要なスペースを増加させ
ることがないという効果がある。
（４）本発明によれば、スクライブ領域の層間絶縁膜を
除去することにより、ダイシングブレードの消耗を低減
させ、切削に要する時間を短縮することができるという
効果がある。
（５）本発明によれば、前記効果（４）により、ブレー
ドの磨耗・目詰まりによるブレードの交換が減少するた
め作業工数が減少するという効果がある。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. (1) According to the present invention, since the interlayer insulating film in the scribe region is removed after the formation of the metal film is completed, there is an effect that an etching residue due to the step due to the removal of the interlayer insulating film does not occur. (2) According to the present invention, due to the effect (1), it is possible to prevent the generation of foreign matter. (3) According to the present invention, due to the effect (1), there is an effect that the space required for forming the shield region 12 is not increased. (4) According to the present invention, by removing the interlayer insulating film in the scribe area, it is possible to reduce wear of the dicing blade and shorten the time required for cutting. (5) According to the present invention, due to the effect (4), there is an effect that the number of working steps is decreased because the replacement of the blade due to the abrasion and clogging of the blade is reduced.
【図１】ダイシングの状態を示す平面図である。FIG. 1 is a plan view showing a state of dicing.
【図２】図１中のａ部を示す部分拡大平面図である。FIG. 2 is a partially enlarged plan view showing part a in FIG.
【図３】図２中のｂ部を示す部分拡大平面図である。FIG. 3 is a partially enlarged plan view showing part b in FIG.
【図４】図３中のｃ−ｃ線に沿った縦断面図である。FIG. 4 is a vertical sectional view taken along the line cc in FIG.
【図５】従来のダイシングの状態を示す縦断面図であ
る。FIG. 5 is a vertical sectional view showing a state of conventional dicing.
【図６】従来のダイシングの状態を示す縦断面図であ
る。FIG. 6 is a vertical cross-sectional view showing a state of conventional dicing.
【図７】本発明の一実施の形態である半導体装置の製造
方法を示すフロー図である。FIG. 7 is a flowchart showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図８】従来の半導体装置の製造方法を示すフロー図で
ある。FIG. 8 is a flowchart showing a conventional method for manufacturing a semiconductor device.
【図９】本発明の一実施の形態である半導体装置を製造
工程毎に示す縦断面図である。FIG. 9 is a vertical cross-sectional view showing a semiconductor device according to an embodiment of the present invention in each manufacturing step.
【図１０】本発明の一実施の形態である半導体装置を製
造工程毎に示す縦断面図である。FIG. 10 is a vertical cross-sectional view showing a semiconductor device according to an embodiment of the present invention in each manufacturing step.
【図１１】本発明の一実施の形態である半導体装置を製
造工程毎に示す縦断面図である。FIG. 11 is a vertical cross-sectional view showing a semiconductor device according to an embodiment of the present invention in each manufacturing step.
【図１２】本発明の一実施の形態である半導体装置の変
形例を示す縦断面図である。FIG. 12 is a vertical cross-sectional view showing a modification of the semiconductor device according to the embodiment of the present invention.
１…ウェハ、２…ダイシングテープ、３…フレーム、１
０…半導体チップ領域、１０ａ…集積回路、１０ｂ…パ
ッド、１１…スクライブ領域、１２…シールド領域、１
３…フィールド絶縁膜、１４…半導体基板、１５…ｐ型
領域、１６…コンタクト層、１７，１８…配線層、１
９，２０…層間絶縁膜、２１…保護絶縁膜、２２…小
片、２３…レジストマスク。1 ... Wafer, 2 ... Dicing tape, 3 ... Frame, 1
0 ... Semiconductor chip area, 10a ... Integrated circuit, 10b ... Pad, 11 ... Scribing area, 12 ... Shield area, 1
3 ... Field insulating film, 14 ... Semiconductor substrate, 15 ... P-type region, 16 ... Contact layer, 17, 18 ... Wiring layer, 1
9, 20 ... Interlayer insulating film, 21 ... Protective insulating film, 22 ... Small piece, 23 ... Resist mask.
Claims (4)
配置された金属配線層が保護絶縁膜によって被覆されて
いる半導体装置において、 半導体装置のチップの端部にて層間絶縁膜の側面が保護
絶縁膜によって覆われていることを特徴とする半導体装
置。1. A semiconductor device in which a metal wiring layer arranged on a main surface of a semiconductor substrate via an interlayer insulating film is covered with a protective insulating film, wherein a side surface of the interlayer insulating film is provided at an end of a chip of the semiconductor device. Is covered with a protective insulating film.
金属配線が配置された半導体チップ領域が複数形成され
た半導体ウェハを個々の半導体チップ領域に切断分離す
るダイシングを行なう半導体装置の製造方法において、 最上層の金属配線層を形成した後に半導体チップ領域周
囲のスクライブ領域の層間絶縁膜を除去し、層間絶縁膜
の除去されたスクライブ領域にてダイシングを行なうこ
とを特徴とする半導体装置の製造方法。2. Manufacturing of a semiconductor device for performing dicing for cutting and separating a semiconductor wafer in which a plurality of semiconductor chip regions in which metal wirings are arranged on a main surface of a semiconductor substrate via an interlayer insulating film are formed into individual semiconductor chip regions. In the method, after forming the uppermost metal wiring layer, the interlayer insulating film in the scribe region around the semiconductor chip region is removed, and dicing is performed in the scribe region where the interlayer insulating film is removed. Production method.
を最上層の金属配線層を覆う保護絶縁膜形成前に行なう
ことを特徴とする請求項２に記載の半導体装置の製造方
法。3. The method of manufacturing a semiconductor device according to claim 2, wherein the interlayer insulating film in the scribe region is removed before forming a protective insulating film covering the uppermost metal wiring layer.
を最上層の金属配線層を覆う保護絶縁膜形成後に行なう
ことを特徴とする請求項２に記載の半導体装置の製造方
法。4. The method of manufacturing a semiconductor device according to claim 2, wherein the interlayer insulating film in the scribe region is removed after the protective insulating film covering the uppermost metal wiring layer is formed.
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