JP2003273847A - Digital signal processing circuit, semiconductor device using digital signal processing circuit, and design method of semiconductor device - Google Patents
Digital signal processing circuit, semiconductor device using digital signal processing circuit, and design method of semiconductor deviceInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、入力信号をラッチ
し、ラッチした信号を出力するディジタル信号処理回路
に関する。さらに、本発明は、そのようなディジタル信
号処理回路を用いた半導体装置、並びにそのような半導
体装置の設計方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal processing circuit which latches an input signal and outputs the latched signal. Furthermore, the present invention relates to a semiconductor device using such a digital signal processing circuit, and a designing method for such a semiconductor device.
【0002】[0002]
【従来の技術】半導体装置において、周波数の異なる複
数のクロック信号にそれぞれ同期して動作する複数のコ
ア(機能ブロック)が用いられることがある。図9は、
このような従来の半導体装置を示す図である。図9に示
すように、この半導体装置21は、第1、第2のコア2
2、23と、D型フリップフロップ24とを具備する。2. Description of the Related Art In a semiconductor device, a plurality of cores (functional blocks) that operate in synchronization with a plurality of clock signals having different frequencies may be used. Figure 9
It is a figure which shows such a conventional semiconductor device. As shown in FIG. 9, the semiconductor device 21 includes a first core 2 and a second core 2.
2, 23 and a D-type flip-flop 24.
【0003】第1、第2のコア22、23は、所定の機
能をそれぞれ実現する回路ブロックであり、例えばCP
U(Central Processing Unit)、DSP(Digital Sig
nalProcessor)等である。第1のコア22は、第1のク
ロック信号を受信し、第1のクロック信号に同期して所
定の動作を行い、第1のクロック信号の立ち下がりエッ
ジで信号を出力する。第1のコア22の出力信号は、フ
リップフロップ24のデータ入力端子Dに入力される。The first and second cores 22 and 23 are circuit blocks that realize predetermined functions, for example, CP.
U (Central Processing Unit), DSP (Digital Sig)
nalProcessor) etc. The first core 22 receives the first clock signal, performs a predetermined operation in synchronization with the first clock signal, and outputs the signal at the falling edge of the first clock signal. The output signal of the first core 22 is input to the data input terminal D of the flip-flop 24.
【0004】フリップフロップ24は、クロック入力端
子Cにおいて第1のクロック信号を受信し、第1のコア
22の出力信号を第1のクロック信号の立ち上がりエッ
ジでラッチし、ラッチした信号を出力端子Qから出力す
る。フリップフロップ24の出力信号は、第2のコア2
3に入力される。第2のコア23は、第2のクロック信
号を受信し、フリップフロップ24の出力信号を第2の
クロック信号に同期してサンプリングし、第2のクロッ
ク信号に同期して所定の動作を行う。The flip-flop 24 receives the first clock signal at the clock input terminal C, latches the output signal of the first core 22 at the rising edge of the first clock signal, and outputs the latched signal at the output terminal Q. Output from. The output signal of the flip-flop 24 is the second core 2
Input to 3. The second core 23 receives the second clock signal, samples the output signal of the flip-flop 24 in synchronization with the second clock signal, and performs a predetermined operation in synchronization with the second clock signal.
【0005】図10は、フリップフロップ24の動作タ
イミングを示すタイミングチャートである。以下、フリ
ップフロップ24の動作について、図10を参照しなが
ら説明する。図10に示すように、第1のクロック信号
は、時刻t21、t23、t25、t27で立ち上がり、時刻t
22、t24、t26、t28で立ち下がる。FIG. 10 is a timing chart showing the operation timing of the flip-flop 24. The operation of the flip-flop 24 will be described below with reference to FIG. As shown in FIG. 10, the first clock signal rises at times t 21 , t 23 , t 25 , and t 27 , and at time t
It falls at 22 , t 24 , t 26 , and t 28 .
【0006】ここで、コア22が、時刻t22において、
ハイレベルの信号を出力すると、フリップフロップ24
は、時刻t23において、この信号をラッチする。そし
て、フリップフロップ24は、時刻t23において、ハイ
レベルの信号を出力する。コア23は、この信号を第2
のクロック信号に同期してサンプリングする。Here, at time t 22 , the core 22
When a high level signal is output, the flip-flop 24
Latches this signal at time t 23 . Then, the flip-flop 24 outputs a high level signal at time t 23 . The core 23 outputs this signal to the second
Sampling is performed in synchronization with the clock signal of.
【0007】しかしながら、第1のクロック信号と第2
のクロック信号の周波数が異なるので、コア23がフリ
ップフロップ24の出力信号をサンプリングするタイミ
ングは、フリップフロップ24の出力タイミングと非同
期である。そのため、半導体装置21が誤動作する場合
があった。また、フリップフロップ24のセットアップ
タイム及びホールドタイムの条件を満足するように半導
体装置21を設計する必要があり、半導体装置のタイミ
ング設計を行う設計者の負荷が非常に大きかった。However, the first clock signal and the second clock signal
Since the frequency of the clock signal is different, the timing at which the core 23 samples the output signal of the flip-flop 24 is asynchronous with the output timing of the flip-flop 24. Therefore, the semiconductor device 21 may malfunction. Further, it is necessary to design the semiconductor device 21 so as to satisfy the conditions of the setup time and the hold time of the flip-flop 24, which imposes a heavy load on the designer who designs the timing of the semiconductor device.
【0008】ところで、日本国特許出願公開(特開)平
6−45880号公報(以下、「文献1」ともいう)に
は、データ入力信号の変化を検知してデータ検出信号を
出力するデータエッヂ検出回路と、クロック入力信号の
トリガのエッヂを検出してクロック検出信号を出力する
クロックエッヂ検出回路と、前記データ検出信号および
クロック検出信号をそれぞれ入力する第1の論理積ゲー
トと、該論理積ゲートの出力信号および前記クロック検
出信号との論理積信号を出力する第2の論理積ゲート
と、前記データ入力信号の遅延データ信号及び前記論理
積信号とをそれぞれ入力して論理和信号を出力する論理
和ゲートを有する信号制御回路と、データ端に前記論理
和信号を入力しクロック端に前記クロック信号の遅延ク
ロック信号を入力してデータ出力端子に遅延データ出力
信号を出力するフリップフロップとを含むことを特徴と
するディレイ型フリップフロップ回路が掲載されてい
る。しかしながら、文献1に掲載されたディレイ型フリ
ップフロップ回路は、単一のクロック信号を受け取って
動作するディレイ型フリップフロップ回路であり、周波
数の異なる2つのクロック信号を受け取って、これらの
クロック信号にそれぞれ同期する信号を出力するもので
はない。Incidentally, Japanese Patent Application Publication (JP-A) No. 6-45880 (hereinafter also referred to as "reference 1") discloses a data edge for detecting a change in a data input signal and outputting a data detection signal. A detection circuit, a clock edge detection circuit that detects a trigger edge of a clock input signal and outputs a clock detection signal, a first AND gate that inputs the data detection signal and the clock detection signal, and the AND A second logical product gate that outputs a logical product signal of the output signal of the gate and the clock detection signal, and a delayed data signal of the data input signal and the logical product signal are input respectively and output a logical sum signal. A signal control circuit having a logical sum gate, the logical sum signal being input to the data end, and the delayed clock signal of the clock signal being input to the clock end. Delay-type flip-flop circuit which comprises a flip-flop for outputting the delayed data output signal to the data output terminal can be found. However, the delay-type flip-flop circuit described in Reference 1 is a delay-type flip-flop circuit that operates by receiving a single clock signal. It does not output a synchronizing signal.
【0009】[0009]
【発明が解決しようとする課題】そこで、上記の点に鑑
み、本発明は、周波数の異なる複数のクロック信号に同
期して動作する半導体装置の誤動作を防止し、半導体装
置のタイミング設計を行う設計者の負荷を軽減すること
ができるディジタル信号処理回路を提供することを第1
の目的とする。さらに、本発明は、そのようなディジタ
ル信号処理回路を用いた半導体装置を提供することを第
2の目的とする。また、本発明は、そのような半導体装
置の設計方法を提供することを第3の目的とする。In view of the above problems, the present invention is designed to prevent malfunction of a semiconductor device that operates in synchronization with a plurality of clock signals having different frequencies and to design the timing of the semiconductor device. To provide a digital signal processing circuit capable of reducing the load on a person
The purpose of. A second object of the present invention is to provide a semiconductor device using such a digital signal processing circuit. A third object of the present invention is to provide a method for designing such a semiconductor device.
【0010】[0010]
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係るディジタル信号処理回路は、周波数が
異なる第1及び第2のクロック信号を受信し、第1のク
ロック信号に同期して変化するデータ信号を第1のクロ
ック信号に同期してラッチし、ラッチした信号を第2の
クロック信号に同期して出力することを特徴とする。In order to solve the above problems, a digital signal processing circuit according to the present invention receives first and second clock signals having different frequencies and synchronizes with the first clock signal. It is characterized in that the data signal that changes with time is latched in synchronization with the first clock signal, and the latched signal is output in synchronization with the second clock signal.
【0011】ここで、ラッチした信号を、第2のクロッ
ク信号に同期して出力するとともに、第1のクロック信
号に同期して出力することとしても良い。Here, the latched signal may be output in synchronization with the second clock signal and may be output in synchronization with the first clock signal.
【0012】また、本発明に係る半導体装置は、第1の
クロック信号を受信し、第1のクロック信号に同期して
動作し、第1のクロック信号に同期して変化するデータ
信号を出力する第1の機能ブロックと、第1の機能ブロ
ックが出力するデータ信号をラッチし、ラッチした信号
を出力する本発明に係るディジタル信号処理回路と、第
2のクロック信号を受信し、第2のクロック信号に同期
して動作し、第2のクロック信号に同期してディジタル
信号処理回路の出力信号を受信する第2の機能ブロック
とを具備する。Further, the semiconductor device according to the present invention receives the first clock signal, operates in synchronization with the first clock signal, and outputs a data signal which changes in synchronization with the first clock signal. A first functional block, a digital signal processing circuit according to the present invention for latching a data signal output by the first functional block, and outputting the latched signal, and a second clock signal for receiving a second clock signal. A second functional block that operates in synchronization with the signal and receives the output signal of the digital signal processing circuit in synchronization with the second clock signal.
【0013】ここで、第1の機能ブロック及びディジタ
ル信号処理回路が、1つのマクロブロックに含まれてい
ることとしても良いし、第2の機能ブロック及びディジ
タル信号処理回路が、1つのマクロブロックに含まれて
いることとしても良い。Here, the first functional block and the digital signal processing circuit may be included in one macroblock, or the second functional block and the digital signal processing circuit may be included in one macroblock. It may be included.
【0014】また、本発明の第1の観点に係る半導体装
置の設計方法は、第1のクロック信号を受信し、第1の
クロック信号に同期して動作し、第1のクロック信号に
同期して変化するデータ信号を出力する第1の機能ブロ
ックを配置するステップ(a)と、周波数が異なる第1
及び第2のクロック信号を受信し、第1の機能ブロック
が出力するデータ信号を第1のクロック信号に同期して
ラッチし、ラッチした信号を第2のクロック信号に同期
して出力するディジタル信号処理回路を配置するステッ
プ(b)と、第2のクロック信号を受信し、第2のクロ
ック信号に同期して動作し、第2のクロック信号に同期
してディジタル信号処理回路の出力信号を受信する第2
の機能ブロックを配置するステップ(c)と、第1の機
能ブロックの出力とディジタル信号処理回路のデータ入
力を接続する第1の配線、ディジタル信号処理回路のデ
ータ出力と第2の機能ブロックのデータ入力を接続する
第2の配線、第1の機能ブロックに第1のクロック信号
を供給する第3の配線、ディジタル信号処理回路に第1
のクロック信号を供給する第4の配線、ディジタル信号
処理回路に第2のクロック信号を供給する第5の配線、
及び、第2の機能ブロックに第2のクロック信号を供給
する第6の配線を配置するステップ(d)とを具備す
る。A semiconductor device designing method according to a first aspect of the present invention receives a first clock signal, operates in synchronization with the first clock signal, and synchronizes with the first clock signal. The step (a) of arranging a first functional block that outputs a data signal that changes according to
And a digital signal which receives the second clock signal, latches the data signal output from the first functional block in synchronization with the first clock signal, and outputs the latched signal in synchronization with the second clock signal. A step (b) of arranging the processing circuit, and receiving a second clock signal, operating in synchronization with the second clock signal, and receiving an output signal of the digital signal processing circuit in synchronization with the second clock signal Second
Step (c) of arranging the functional block of the above, and a first wiring connecting the output of the first functional block and the data input of the digital signal processing circuit, the data output of the digital signal processing circuit and the data of the second functional block The second wiring for connecting the input, the third wiring for supplying the first clock signal to the first functional block, the first wiring for the digital signal processing circuit
A fourth wiring for supplying a clock signal to the digital signal processing circuit, a fifth wiring for supplying a second clock signal to the digital signal processing circuit,
And arranging a sixth wiring for supplying the second clock signal to the second functional block (d).
【0015】また、本発明の第2の観点に係る半導体装
置の設計方法は、第1のクロック信号を受信し、第1の
クロック信号に同期して動作し、第1のクロック信号に
同期して変化するデータ信号を出力する第1の機能ブロ
ック、及び周波数が異なる第1及び第2のクロック信号
を受信し、第1の機能ブロックが出力するデータ信号を
第1のクロック信号に同期してラッチし、ラッチした信
号を第2のクロック信号に同期して出力するディジタル
信号処理回路を含むマクロブロックを配置するステップ
(a)と、第2のクロック信号を受信し、第2のクロッ
ク信号に同期して動作し、第2のクロック信号に同期し
てディジタル信号処理回路の出力信号を受信する第2の
機能ブロックを配置するステップ(b)と、マクロブロ
ックのデータ出力と第2の機能ブロックのデータ入力を
接続する第1の配線、マクロブロックに第1のクロック
信号を供給する第2の配線、マクロブロックに第2のク
ロック信号を供給する第3の配線、及び、第2の機能ブ
ロックに第2のクロック信号を供給する第4の配線を配
置するステップ(c)とを具備する。A semiconductor device designing method according to a second aspect of the present invention receives a first clock signal, operates in synchronization with the first clock signal, and synchronizes with the first clock signal. A first functional block that outputs a data signal that changes according to the first and second clock signals having different frequencies, and synchronizes the data signal output by the first functional block with the first clock signal. A step (a) of arranging a macroblock including a digital signal processing circuit for latching and outputting the latched signal in synchronization with the second clock signal; and receiving the second clock signal and converting it into the second clock signal. Step (b) of arranging a second functional block that operates in synchronization and receives the output signal of the digital signal processing circuit in synchronization with the second clock signal, and the data output of the macroblock A first wiring connecting a data input of the second functional block, a second wiring supplying a first clock signal to the macroblock, a third wiring supplying a second clock signal to the macroblock, and Arranging a fourth wiring for supplying a second clock signal to the second functional block (c).
【0016】また、本発明の第3の観点に係る半導体装
置の設計方法は、第1のクロック信号を受信し、第1の
クロック信号に同期して動作し、第1のクロック信号に
同期して変化するデータ信号を出力する第1の機能ブロ
ックを配置するステップ(a)と、周波数が異なる第1
及び第2のクロック信号を受信し、第1の機能ブロック
が出力するデータ信号を第1のクロック信号に同期して
ラッチし、ラッチした信号を第2のクロック信号に同期
して出力するディジタル信号処理回路、及び第2のクロ
ック信号を受信し、第2のクロック信号に同期して動作
し、第2のクロック信号に同期してディジタル信号処理
回路の出力信号を受信する第2の機能ブロックを含むマ
クロブロックを配置するステップ(b)と、第1の機能
ブロックの出力とマクロブロックのデータ入力を接続す
る第1の配線、第1の機能ブロックに第1のクロック信
号を供給する第2の配線、マクロブロックに第1のクロ
ック信号を供給する第3の配線、及び、マクロブロック
に第2のクロック信号を供給する第4の配線を配置する
ステップ(c)とを具備する。A semiconductor device designing method according to a third aspect of the present invention receives a first clock signal, operates in synchronization with the first clock signal, and synchronizes with the first clock signal. The step (a) of arranging a first functional block that outputs a data signal that changes according to
And a digital signal which receives the second clock signal, latches the data signal output from the first functional block in synchronization with the first clock signal, and outputs the latched signal in synchronization with the second clock signal. A processing circuit and a second functional block that receives the second clock signal, operates in synchronization with the second clock signal, and receives the output signal of the digital signal processing circuit in synchronization with the second clock signal. Arranging the containing macroblock (b), a first wiring connecting the output of the first functional block and the data input of the macroblock, and a second wiring for supplying the first clock signal to the first functional block. Arranging a wiring, a third wiring for supplying the first clock signal to the macroblock, and a fourth wiring for supplying the second clock signal to the macroblock (c) Comprising.
【0017】ここで、ディジタル信号処理回路が、ラッ
チした信号を、第2のクロック信号に同期して出力する
とともに、第1のクロック信号に同期して出力すること
としても良い。Here, the digital signal processing circuit may output the latched signal in synchronization with the second clock signal and also in synchronization with the first clock signal.
【0018】以上の構成によれば、ディジタル信号処理
回路が、第1のクロック信号に同期して変化する信号を
第1のクロック信号に同期してラッチし、ラッチした信
号を第2のクロック信号に同期して出力するので、半導
体装置の誤動作を防止することができ、半導体装置のタ
イミング設計を行う設計者の負荷を軽減することができ
る。According to the above configuration, the digital signal processing circuit latches the signal that changes in synchronization with the first clock signal in synchronization with the first clock signal and the latched signal in the second clock signal. Since the output is performed in synchronization with, it is possible to prevent malfunction of the semiconductor device and reduce the load on the designer who designs the timing of the semiconductor device.
【0019】[0019]
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。なお、同一の構成要
素については、同一の参照番号で示している。図1に、
本発明の第1の実施形態に係る半導体装置を示す。図1
において、半導体装置1は、第1、第2のコア2、3
と、ディジタル信号処理回路4とを具備する。DETAILED DESCRIPTION OF THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. Note that the same components are denoted by the same reference numerals. In Figure 1,
1 shows a semiconductor device according to a first embodiment of the present invention. Figure 1
In the semiconductor device 1, the first and second cores 2, 3
And a digital signal processing circuit 4.
【0020】第1、第2のコア2、3は、所定の機能を
それぞれ実現する回路ブロックであり、例えばCPU
(Central Processing Unit)、DSP(Digital Signa
l Processor)等である。第1のコア2は、第1のクロ
ック信号を受信し、第1のクロック信号に同期して所定
の動作を行い、第1のクロック信号の立ち下がりエッジ
のタイミングで信号を出力する。第1のコア2の出力信
号は、ディジタル信号処理回路4のデータ入力端子Dに
入力される。The first and second cores 2 and 3 are circuit blocks that realize predetermined functions, for example, a CPU.
(Central Processing Unit), DSP (Digital Signa)
l Processor) etc. The first core 2 receives the first clock signal, performs a predetermined operation in synchronization with the first clock signal, and outputs the signal at the timing of the falling edge of the first clock signal. The output signal of the first core 2 is input to the data input terminal D of the digital signal processing circuit 4.
【0021】ディジタル信号処理回路4は、第1のクロ
ック入力端子C1において第1のクロック信号を受信す
ると共に、第2のクロック入力端子C2において第1の
クロック信号より周波数の高い第2のクロック信号を受
信する。そして、ディジタル信号処理回路4は、第1の
コア2の出力信号を第1のクロック信号の立ち上がりエ
ッジのタイミングでサンプリングしてラッチし、ラッチ
した信号を第2のクロック信号の立ち上がりエッジのタ
イミングで出力端子Qから出力する。ディジタル信号処
理回路4の出力信号は、第2のコア3に入力される。The digital signal processing circuit 4 receives the first clock signal at the first clock input terminal C1 and at the second clock input terminal C2 the second clock signal having a frequency higher than that of the first clock signal. To receive. Then, the digital signal processing circuit 4 samples and latches the output signal of the first core 2 at the timing of the rising edge of the first clock signal, and latches the latched signal at the timing of the rising edge of the second clock signal. Output from the output terminal Q. The output signal of the digital signal processing circuit 4 is input to the second core 3.
【0022】第2のコア3は、第2のクロック信号を受
信し、ディジタル信号処理回路4の出力信号を第2のク
ロック信号の立ち下がりエッジのタイミングでサンプリ
ングし、第2のクロック信号に同期して所定の動作を行
う。The second core 3 receives the second clock signal, samples the output signal of the digital signal processing circuit 4 at the timing of the falling edge of the second clock signal, and synchronizes with the second clock signal. Then, a predetermined operation is performed.
【0023】図2は、ディジタル信号処理回路4の動作
タイミングを示すタイミングチャートである。以下、デ
ィジタル信号処理回路4の動作について、図2を参照し
ながら説明する。FIG. 2 is a timing chart showing the operation timing of the digital signal processing circuit 4. The operation of the digital signal processing circuit 4 will be described below with reference to FIG.
【0024】図2に示すように、第1のクロック信号
は、時刻t1、t5、t9、t13で立ち上がり、時刻t3、
t7、t11、t15で立ち下がる。また、第2のクロック
信号は、時刻t2、t6、t10、t14で立ち上がり、時刻
t4、t8、t12、t16で立ち下がる。ここで、コア2
が、時刻t3において、ハイレベルの信号を出力する
と、ディジタル信号処理回路4は、時刻t5において、
この信号をサンプリングする。そして、ディジタル信号
処理回路4は、時刻t6において、ハイレベルの信号を
出力する。時刻t8において、ディジタル信号処理回路
4の出力信号はハイレベルで安定しており、コア3は、
この信号を確実にサンプリングすることができる。As shown in FIG. 2, the first clock signal rises at times t 1 , t 5 , t 9 , and t 13 , and at time t 3 ,
t 7, t 11, t falls at 15. The second clock signal rises at time t 2, t 6, t 10 , t 14, falls at time t 4, t 8, t 12 , t 16. Where core 2
However, when a high level signal is output at time t 3 , the digital signal processing circuit 4 at time t 5
This signal is sampled. Then, the digital signal processing circuit 4 outputs a high level signal at time t 6 . At time t 8 , the output signal of the digital signal processing circuit 4 is stable at a high level, and the core 3
This signal can be sampled reliably.
【0025】次に、コア2が、時刻t7において、ロー
レベルの信号を出力すると、ディジタル信号処理回路4
は、時刻t9において、この信号をサンプリングする。
そして、ディジタル信号処理回路4は、時刻t10におい
て、ローレベルの信号を出力する。時刻t12において、
ディジタル信号処理回路4の出力信号はハイレベルで安
定しており、コア3は、この信号を確実にサンプリング
することができる。Next, when the core 2 outputs a low level signal at time t 7 , the digital signal processing circuit 4
Samples this signal at time t 9 .
Then, the digital signal processing circuit 4 outputs a low level signal at time t 10 . At time t 12 ,
The output signal of the digital signal processing circuit 4 is stable at a high level, and the core 3 can reliably sample this signal.
【0026】このように、半導体装置1によれば、ディ
ジタル信号処理回路4が、第1のクロック信号の立ち下
がりエッジのタイミングで変化するコア2の出力信号
を、第1のクロック信号の立ち上がりエッジのタイミン
グでラッチし、ラッチした信号を第2のクロック信号の
立ち上がりエッジのタイミングで出力する。そのため、
コア3は、ディジタル信号処理回路4の出力信号を確実
にサンプリングすることができ、半導体装置1の誤動作
を防止することができる。As described above, according to the semiconductor device 1, the digital signal processing circuit 4 outputs the output signal of the core 2 which changes at the timing of the falling edge of the first clock signal to the rising edge of the first clock signal. The latched signal is output at the timing of the rising edge of the second clock signal. for that reason,
The core 3 can reliably sample the output signal of the digital signal processing circuit 4, and can prevent malfunction of the semiconductor device 1.
【0027】図3は、本実施形態に係る半導体装置の設
計方法を示すフローチャートである。以下、半導体装置
1の設計方法について図3を参照しながら説明する。ま
ず、コア2を配置し(ステップS11)、次に、ディジ
タル信号処理回路4を配置し(ステップS12)、さら
に、コア3を配置する(ステップS13)。そして、コ
ア2とディジタル信号処理回路4を接続する配線、ディ
ジタル信号処理回路4とコア3を接続する配線、コア
2、3、及びディジタル信号処理回路4にクロック信号
を供給する配線を配置する(ステップS14)。FIG. 3 is a flowchart showing the method for designing a semiconductor device according to this embodiment. Hereinafter, a method for designing the semiconductor device 1 will be described with reference to FIG. First, the core 2 is arranged (step S11), then the digital signal processing circuit 4 is arranged (step S12), and the core 3 is further arranged (step S13). Then, a wiring that connects the core 2 and the digital signal processing circuit 4, a wiring that connects the digital signal processing circuit 4 and the core 3, a wiring that supplies a clock signal to the cores 2, 3 and the digital signal processing circuit 4 are arranged ( Step S14).
【0028】このように、半導体装置のタイミング設計
を行う設計者の負荷を軽減することができる。さらに、
コア3が使用する信号を1つのディジタル信号処理回路
4で生成することができるので、半導体装置のレイアウ
ト設計を行う設計者の負荷を軽減することができる。In this way, the load on the designer who designs the timing of the semiconductor device can be reduced. further,
Since the signal used by the core 3 can be generated by the single digital signal processing circuit 4, the load on the designer who designs the layout of the semiconductor device can be reduced.
【0029】次に、本発明の第2の実施形態について説
明する。図4に、本発明の第2の実施形態に係る半導体
装置を示す。図4において、半導体装置5は、コア3
と、マクロブロック6とを具備する。マクロブロック6
は、コア2と、ディジタル信号処理回路4とを含んでい
る。このように、コア2とディジタル信号処理回路4が
1つのマクロブロック6に含まれることとしても良い。Next, a second embodiment of the present invention will be described. FIG. 4 shows a semiconductor device according to the second embodiment of the present invention. In FIG. 4, the semiconductor device 5 includes a core 3
And a macro block 6. Macro block 6
Includes a core 2 and a digital signal processing circuit 4. In this way, the core 2 and the digital signal processing circuit 4 may be included in one macro block 6.
【0030】図5は、本実施形態に係る半導体装置の設
計方法を示すフローチャートである。以下、半導体装置
5の設計方法について図5を参照しながら説明する。ま
ず、マクロブロック6を配置し(ステップS21)、次
に、コア3を配置する(ステップS22)。そして、マ
クロブロック6とコア3を接続する配線、マクロブロッ
ク6及びコア3にクロック信号を供給する配線を配置す
る(ステップS23)。FIG. 5 is a flow chart showing a method for designing a semiconductor device according to this embodiment. Hereinafter, a method for designing the semiconductor device 5 will be described with reference to FIG. First, the macro block 6 is arranged (step S21), and then the core 3 is arranged (step S22). Then, the wiring that connects the macroblock 6 and the core 3 and the wiring that supplies the clock signal to the macroblock 6 and the core 3 are arranged (step S23).
【0031】このように、コア2とディジタル信号処理
回路4が1つのマクロブロック6に含まれることとすれ
ば、半導体装置のレイアウト設計を行う設計者の負荷を
更に軽減することができる。As described above, if the core 2 and the digital signal processing circuit 4 are included in one macro block 6, the load on the designer who designs the layout of the semiconductor device can be further reduced.
【0032】次に、本発明の第3の実施形態について説
明する。図6に、本発明の第3の実施形態に係る半導体
装置を示す。図6において、半導体装置7は、コア2
と、マクロブロック8とを具備する。マクロブロック8
は、コア3と、ディジタル信号処理回路4とを含んでい
る。このように、コア3とディジタル信号処理回路4が
1つのマクロブロック8に含まれることとしても良い。Next, a third embodiment of the present invention will be described. FIG. 6 shows a semiconductor device according to the third embodiment of the present invention. In FIG. 6, the semiconductor device 7 has a core 2
And a macroblock 8. Macro block 8
Includes a core 3 and a digital signal processing circuit 4. Thus, the core 3 and the digital signal processing circuit 4 may be included in one macro block 8.
【0033】図7は、本実施形態に係る半導体装置の設
計方法を示すフローチャートである。以下、半導体装置
7の設計方法について図7を参照しながら説明する。ま
ず、コア2を配置し(ステップS31)、次に、マクロ
ブロック8を配置しする(ステップS32)。そして、
コア2とマクロブロック8を接続する配線、コア2及び
マクロブロック8にクロック信号を供給する配線を配置
する(ステップS33)。FIG. 7 is a flowchart showing the method for designing a semiconductor device according to this embodiment. Hereinafter, a method for designing the semiconductor device 7 will be described with reference to FIG. First, the core 2 is arranged (step S31), and then the macro block 8 is arranged (step S32). And
Wiring for connecting the core 2 and the macro block 8 and wiring for supplying a clock signal to the core 2 and the macro block 8 are arranged (step S33).
【0034】このように、コア3とディジタル信号処理
回路4が1つのマクロブロック8に含まれることとすれ
ば、半導体装置のレイアウト設計を行う設計者の負荷を
更に軽減することができる。As described above, if the core 3 and the digital signal processing circuit 4 are included in one macro block 8, the load on the designer who designs the layout of the semiconductor device can be further reduced.
【0035】次に、本発明の第4の実施形態について説
明する。図8に、本発明の第4の実施形態に係る半導体
装置を示す。図8において、半導体装置9は、第1のコ
ア10と、第2のコア3と、ディジタル信号処理回路1
1とを具備する。Next, a fourth embodiment of the present invention will be described. FIG. 8 shows a semiconductor device according to the fourth embodiment of the present invention. In FIG. 8, a semiconductor device 9 includes a first core 10, a second core 3 and a digital signal processing circuit 1.
1 and.
【0036】第1のコア10は、所定の機能を実現する
回路ブロックであり、例えばCPU、DSP等である。
第1のコア10は、第1のクロック信号を受信し、第1
のクロック信号に同期して所定の動作を行い、第1のク
ロック信号の立ち下がりエッジのタイミングで信号を出
力する。また、第1のコア10は、ディジタル信号処理
回路11の第1のデータ出力(Q1出力)を、第1のク
ロック信号に同期して受信する。第1のコア10の出力
信号は、ディジタル信号処理回路11のデータ入力端子
Dに入力される。The first core 10 is a circuit block that realizes a predetermined function, and is, for example, a CPU, a DSP, or the like.
The first core 10 receives the first clock signal and outputs the first clock signal.
A predetermined operation is performed in synchronization with the clock signal, and the signal is output at the timing of the falling edge of the first clock signal. Further, the first core 10 receives the first data output (Q1 output) of the digital signal processing circuit 11 in synchronization with the first clock signal. The output signal of the first core 10 is input to the data input terminal D of the digital signal processing circuit 11.
【0037】ディジタル信号処理回路11は、第1のク
ロック入力端子C1において第1のクロック信号を受信
すると共に、第2のクロック入力端子C2において第1
のクロック信号より周波数の高い第2のクロック信号を
受信し、第1のコア10の出力信号を第1のクロック信
号の立ち上がりエッジのタイミングでサンプリングして
ラッチする。そして、ディジタル信号処理回路11は、
ラッチした信号を第1のデータ出力(Q1出力)とし
て、第1のクロック信号の立ち上がりエッジのタイミン
グで第1の出力端子Q1からコア10に出力する。さら
に、ディジタル信号処理回路11は、ラッチした信号
を、第2のデータ出力(Q2出力)として、第2のクロ
ック信号の立ち上がりエッジのタイミングで第2の出力
端子Q2からコア3に出力する。The digital signal processing circuit 11 receives the first clock signal at the first clock input terminal C1 and the first clock signal at the second clock input terminal C2.
The second clock signal having a frequency higher than that of the first clock signal is received, and the output signal of the first core 10 is sampled and latched at the timing of the rising edge of the first clock signal. Then, the digital signal processing circuit 11
The latched signal is output as the first data output (Q1 output) from the first output terminal Q1 to the core 10 at the timing of the rising edge of the first clock signal. Further, the digital signal processing circuit 11 outputs the latched signal as the second data output (Q2 output) from the second output terminal Q2 to the core 3 at the timing of the rising edge of the second clock signal.
【0038】このように、半導体装置9によれば、ディ
ジタル信号処理回路11が、ラッチした信号を、第1の
クロック信号の立ち上がりエッジのタイミングでコア1
0に出力するとともに、第2のクロック信号の立ち上が
りエッジのタイミングでコア3に出力する。従って、コ
ア3が使用する信号の生成とコア10が内部で使用する
信号の生成を1つのディジタル信号処理回路11で行う
ことができるので、半導体装置1のレイアウト設計を行
う設計者の負荷を軽減することができる。As described above, according to the semiconductor device 9, the digital signal processing circuit 11 outputs the latched signal to the core 1 at the timing of the rising edge of the first clock signal.
In addition to outputting to 0, it is output to the core 3 at the timing of the rising edge of the second clock signal. Therefore, since the signal used by the core 3 and the signal used internally by the core 10 can be generated by one digital signal processing circuit 11, the load on the designer who designs the layout of the semiconductor device 1 is reduced. can do.
【0039】[0039]
【発明の効果】以上述べたように、本発明によれば、第
1のクロック信号に同期して変化する信号を第1のクロ
ック信号に同期してラッチし、ラッチした信号を第2の
クロック信号に同期して出力するので、半導体装置の誤
動作を防止することができ、半導体装置のタイミング設
計を行う設計者の負荷を軽減することができる。As described above, according to the present invention, a signal that changes in synchronization with the first clock signal is latched in synchronization with the first clock signal, and the latched signal is used in the second clock signal. Since the signal is output in synchronization with the signal, malfunction of the semiconductor device can be prevented, and the load on the designer who designs the timing of the semiconductor device can be reduced.
【図1】本発明の第1の実施形態に係る半導体装置を示
す図である。FIG. 1 is a diagram showing a semiconductor device according to a first embodiment of the present invention.
【図2】図1のディジタル信号処理回路4の動作タイミ
ングを示すタイミングチャートである。FIG. 2 is a timing chart showing the operation timing of the digital signal processing circuit 4 of FIG.
【図3】本発明の第1の実施形態に係る半導体装置の設
計方法を示すフローチャートである。FIG. 3 is a flowchart showing a method for designing a semiconductor device according to the first embodiment of the present invention.
【図4】本発明の第2の実施形態に係る半導体装置を示
す図である。FIG. 4 is a diagram showing a semiconductor device according to a second embodiment of the present invention.
【図5】本発明の第2の実施形態に係る半導体装置の設
計方法を示すフローチャートである。FIG. 5 is a flowchart showing a method for designing a semiconductor device according to a second embodiment of the present invention.
【図6】本発明の第3の実施形態に係る半導体装置を示
す図である。FIG. 6 is a diagram showing a semiconductor device according to a third embodiment of the present invention.
【図7】本発明の第3の実施形態に係る半導体装置の設
計方法を示すフローチャートである。FIG. 7 is a flowchart showing a method for designing a semiconductor device according to a third embodiment of the present invention.
【図8】本発明の第4の実施形態に係る半導体装置を示
す図である。FIG. 8 is a diagram showing a semiconductor device according to a fourth embodiment of the present invention.
【図9】従来の半導体装置を示す図である。FIG. 9 is a diagram showing a conventional semiconductor device.
【図10】図9のD型フリップフロップ14の動作タイ
ミングを示すタイミングチャートである。10 is a timing chart showing the operation timing of the D-type flip-flop 14 of FIG.
1、5、7、9、21 半導体装置 2、3、10、22、23 コア 4、11 ディジタル信号処理回路 6、8 マクロブロック 24 D型フリップフロップ 1, 5, 7, 9, 21 Semiconductor device 2,3,10,22,23 core 4, 11 Digital signal processing circuit 6,8 macroblocks 24 D-type flip-flop
Claims (9)
信号を受信し、前記第1のクロック信号に同期して変化
するデータ信号を前記第1のクロック信号に同期してラ
ッチし、ラッチした信号を前記第2のクロック信号に同
期して出力することを特徴とするディジタル信号処理回
路。1. A first data signal and a second data signal having different frequencies are received, and a data signal that changes in synchronization with the first clock signal is latched and latched in synchronization with the first clock signal. A digital signal processing circuit, which outputs a signal in synchronization with the second clock signal.
信号に同期して出力するとともに、前記第1のクロック
信号に同期して出力することを特徴とする請求項1記載
のディジタル信号処理回路。2. The digital signal processing circuit according to claim 1, wherein the latched signal is output in synchronization with the second clock signal and is output in synchronization with the first clock signal. .
第1のクロック信号に同期して動作し、前記第1のクロ
ック信号に同期して変化するデータ信号を出力する第1
の機能ブロックと、 前記第1の機能ブロックが出力するデータ信号をラッチ
し、ラッチした信号を出力する請求項1又は2記載のデ
ィジタル信号処理回路と、 前記第2のクロック信号を受信し、前記第2のクロック
信号に同期して動作し、前記第2のクロック信号に同期
して前記ディジタル信号処理回路の出力信号を受信する
第2の機能ブロックと、を具備する半導体装置。3. A first signal receiving the first clock signal, operating in synchronization with the first clock signal, and outputting a data signal that changes in synchronization with the first clock signal.
3. The digital signal processing circuit according to claim 1 or 2, which latches the data signal output by the first functional block, and outputs the latched signal, and the second clock signal, A second functional block which operates in synchronization with a second clock signal and receives an output signal of the digital signal processing circuit in synchronization with the second clock signal.
タル信号処理回路が、1つのマクロブロックに含まれて
いることを特徴とする請求項3記載の半導体装置。4. The semiconductor device according to claim 3, wherein the first functional block and the digital signal processing circuit are included in one macro block.
タル信号処理回路が、1つのマクロブロックに含まれて
いることを特徴とする請求項3記載の半導体装置。5. The semiconductor device according to claim 3, wherein the second functional block and the digital signal processing circuit are included in one macro block.
のクロック信号に同期して動作し、前記第1のクロック
信号に同期して変化するデータ信号を出力する第1の機
能ブロックを配置するステップ(a)と、 周波数が異なる第1及び第2のクロック信号を受信し、
前記第1の機能ブロックが出力するデータ信号を前記第
1のクロック信号に同期してラッチし、ラッチした信号
を前記第2のクロック信号に同期して出力するディジタ
ル信号処理回路を配置するステップ(b)と、 前記第2のクロック信号を受信し、前記第2のクロック
信号に同期して動作し、前記第2のクロック信号に同期
して前記ディジタル信号処理回路の出力信号を受信する
第2の機能ブロックを配置するステップ(c)と、 前記第1の機能ブロックの出力と前記ディジタル信号処
理回路のデータ入力を接続する第1の配線、前記ディジ
タル信号処理回路のデータ出力と前記第2の機能ブロッ
クのデータ入力を接続する第2の配線、前記第1の機能
ブロックに前記第1のクロック信号を供給する第3の配
線、前記ディジタル信号処理回路に前記第1のクロック
信号を供給する第4の配線、前記ディジタル信号処理回
路に前記第2のクロック信号を供給する第5の配線、及
び、前記第2の機能ブロックに前記第2のクロック信号
を供給する第6の配線を配置するステップ(d)と、を
具備する半導体装置の設計方法。6. A first clock signal is received and the first clock signal is received.
(A) arranging a first functional block that operates in synchronization with the clock signal and outputs a data signal that changes in synchronization with the first clock signal; Receive a clock signal,
Arranging a digital signal processing circuit for latching a data signal output from the first functional block in synchronization with the first clock signal and outputting the latched signal in synchronization with the second clock signal ( b) and a second signal receiving the second clock signal, operating in synchronization with the second clock signal, and receiving an output signal of the digital signal processing circuit in synchronization with the second clock signal. (C) arranging the functional block of the first functional block, first wiring connecting the output of the first functional block and the data input of the digital signal processing circuit, the data output of the digital signal processing circuit and the second wiring. Second wiring for connecting the data input of the functional block, third wiring for supplying the first clock signal to the first functional block, digital signal processing A fourth wiring for supplying the first clock signal to the circuit, a fifth wiring for supplying the second clock signal to the digital signal processing circuit, and the second clock for the second functional block. And a step (d) of arranging a sixth wiring for supplying a signal.
のクロック信号に同期して動作し、前記第1のクロック
信号に同期して変化するデータ信号を出力する第1の機
能ブロック、及び周波数が異なる第1及び第2のクロッ
ク信号を受信し、前記第1の機能ブロックが出力するデ
ータ信号を前記第1のクロック信号に同期してラッチ
し、ラッチした信号を前記第2のクロック信号に同期し
て出力するディジタル信号処理回路を含むマクロブロッ
クを配置するステップ(a)と、 前記第2のクロック信号を受信し、前記第2のクロック
信号に同期して動作し、前記第2のクロック信号に同期
して前記ディジタル信号処理回路の出力信号を受信する
第2の機能ブロックを配置するステップ(b)と、 前記マクロブロックのデータ出力と前記第2の機能ブロ
ックのデータ入力を接続する第1の配線、前記マクロブ
ロックに前記第1のクロック信号を供給する第2の配
線、前記マクロブロックに前記第2のクロック信号を供
給する第3の配線、及び、前記第2の機能ブロックに前
記第2のクロック信号を供給する第4の配線を配置する
ステップ(c)と、 を具備する半導体装置の設計方法。7. A first clock signal is received and the first clock signal is received.
A first functional block that operates in synchronization with the first clock signal and outputs a data signal that changes in synchronization with the first clock signal, and receives first and second clock signals having different frequencies, A macro block including a digital signal processing circuit for latching a data signal output from a first functional block in synchronization with the first clock signal and outputting the latched signal in synchronization with the second clock signal is arranged. And (a) to receive the second clock signal, operate in synchronization with the second clock signal, and receive the output signal of the digital signal processing circuit in synchronization with the second clock signal. (B) arranging a second functional block to perform, and a first wiring for connecting the data output of the macroblock and the data input of the second functional block, A second wiring for supplying the first clock signal to the macroblock, a third wiring for supplying the second clock signal to the macroblock, and the second clock signal for the second functional block And (c) arranging a fourth wiring for supplying the semiconductor device.
のクロック信号に同期して動作し、前記第1のクロック
信号に同期して変化するデータ信号を出力する第1の機
能ブロックを配置するステップ(a)と、 周波数が異なる第1及び第2のクロック信号を受信し、
前記第1の機能ブロックが出力するデータ信号を前記第
1のクロック信号に同期してラッチし、ラッチした信号
を前記第2のクロック信号に同期して出力するディジタ
ル信号処理回路、及び前記第2のクロック信号を受信
し、前記第2のクロック信号に同期して動作し、前記第
2のクロック信号に同期して前記ディジタル信号処理回
路の出力信号を受信する第2の機能ブロックを含むマク
ロブロックを配置するステップ(b)と、 前記第1の機能ブロックの出力と前記マクロブロックの
データ入力を接続する第1の配線、前記第1の機能ブロ
ックに前記第1のクロック信号を供給する第2の配線、
前記マクロブロックに前記第1のクロック信号を供給す
る第3の配線、及び、前記マクロブロックに前記第2の
クロック信号を供給する第4の配線を配置するステップ
(c)と、を具備する半導体装置の設計方法。8. A first clock signal is received and the first clock signal is received.
(A) arranging a first functional block that operates in synchronization with the clock signal and outputs a data signal that changes in synchronization with the first clock signal; Receive a clock signal,
A digital signal processing circuit for latching a data signal output from the first functional block in synchronization with the first clock signal, and outputting the latched signal in synchronization with the second clock signal, and the second signal processing circuit. , A macro block including a second functional block that operates in synchronization with the second clock signal and receives an output signal of the digital signal processing circuit in synchronization with the second clock signal. Arranging step (b), a first wiring for connecting the output of the first functional block and the data input of the macroblock, and a second wiring for supplying the first clock signal to the first functional block Wiring of
A step (c) of arranging a third wiring for supplying the first clock signal to the macroblock and a fourth wiring for supplying the second clock signal to the macroblock. Equipment design method.
した信号を、前記第2のクロック信号に同期して出力す
るとともに、前記第1のクロック信号に同期して出力す
ることを特徴とする請求項6〜8のいずれか1項に記載
の半導体装置の設計方法。9. The digital signal processing circuit outputs the latched signal in synchronization with the second clock signal, and outputs the latched signal in synchronization with the first clock signal. 9. The method for designing a semiconductor device according to any one of 6 to 8.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002073701A JP2003273847A (en) | 2002-03-18 | 2002-03-18 | Digital signal processing circuit, semiconductor device using digital signal processing circuit, and design method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002073701A JP2003273847A (en) | 2002-03-18 | 2002-03-18 | Digital signal processing circuit, semiconductor device using digital signal processing circuit, and design method of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003273847A true JP2003273847A (en) | 2003-09-26 |
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ID=29203294
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Application Number | Title | Priority Date | Filing Date |
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JP2002073701A Withdrawn JP2003273847A (en) | 2002-03-18 | 2002-03-18 | Digital signal processing circuit, semiconductor device using digital signal processing circuit, and design method of semiconductor device |
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---|---|
JP (1) | JP2003273847A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7702945B2 (en) | 2004-09-16 | 2010-04-20 | Nec Corporation | Semiconductor device and communication control method |
US8576967B2 (en) | 2008-07-23 | 2013-11-05 | Nec Corporation | Semiconductor device and communication method |
-
2002
- 2002-03-18 JP JP2002073701A patent/JP2003273847A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7702945B2 (en) | 2004-09-16 | 2010-04-20 | Nec Corporation | Semiconductor device and communication control method |
US8576967B2 (en) | 2008-07-23 | 2013-11-05 | Nec Corporation | Semiconductor device and communication method |
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