JP2003264254A - Multilayer circuit board - Google Patents
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数の絶縁層およ
び導体層が交互に積層されてなる多層回路基板に関する
ものであり、より詳しくは複数の入出力インピーダンス
を有する半導体素子が実装される多層回路基板に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer circuit board in which a plurality of insulating layers and conductor layers are alternately laminated, and more specifically, a multilayer circuit board on which a semiconductor element having a plurality of input / output impedances is mounted. It relates to a circuit board.
【０００２】[0002]
【従来の技術】近年、電子機器の小型化、軽量化、高速
化、高機能化の要求に応じて、半導体素子の回路の集積
度が高まり半導体素子のピン数が増加するとともに、こ
のような半導体素子などを実装する基板における実装の
集積度が高まり、各半導体素子同士の配置間隔は益々減
少する傾向にある。さらに多層回路基板への高機能化の
要望も高まってきている。2. Description of the Related Art In recent years, with the demand for smaller, lighter, faster and more sophisticated electronic devices, the degree of circuit integration of semiconductor devices has increased and the number of pins of semiconductor devices has increased. The integration degree of mounting on a substrate on which semiconductor elements and the like are mounted is increasing, and the spacing between semiconductor elements tends to decrease more and more. Furthermore, there is an increasing demand for higher functionality in multilayer circuit boards.
【０００３】そして、多層回路基板としては、一般的に
は、ガラスエポキシ樹脂を絶縁材料とし、上記ガラスエ
ポキシ樹脂からなる複数の絶縁層と銅箔からなる複数の
配線層が交互に積層されたものが採用されている。上記
多層回路基板においては、層厚方向にビアホール（Ｖｉ
ａ ｈｏｌｅ：メッキされたスルーホール）またはスル
ーホールと呼ばれる貫通穴が設けられ、このビアホール
などを介して複数の配線層に形成された回路配線同士が
接続される。As a multilayer circuit board, generally, a glass epoxy resin is used as an insulating material, and a plurality of insulating layers made of the glass epoxy resin and a plurality of wiring layers made of copper foil are alternately laminated. Has been adopted. In the above-mentioned multilayer circuit board, a via hole (Vi
a hole: plated through hole) or a through hole called a through hole is provided, and circuit wirings formed in a plurality of wiring layers are connected to each other through the via hole or the like.
【０００４】さらに、近年、上記高集積化、軽量化など
に対応する多層回路基板として、熱可塑性樹脂フィルム
を絶縁材料として用いた多層回路基板の検討が種々行な
われている。上記熱可塑性樹脂フィルムを絶縁材料とし
て用いた多層回路基板は、回路の集積化、小型化、軽量
化が図れるだけでなく、上記ガラスエポキシ樹脂を絶縁
材料として用いた多層回路基板と比較すると耐衝撃性が
改善され、熱プレス成形時の成形時間が短縮でき、生産
性においても有利であり、さらにコストの削減も図るこ
とができる。特開２０００−３８４６４号公報において
は、はんだ耐熱性に優れ、かつ低温での熱成形に優れた
熱可塑性樹脂フィルムを絶縁材料とした多層回路基板が
提案されている。上記熱可塑性樹脂を用いた多層回路基
板は、上記ガラスエポキシ樹脂を用いた多層回路基板と
比較すると、各層を薄く成形することができ、その製造
工程上、さらにコスト、製造時間ともに削減することが
できる。したがって、上記のような熱可塑性樹脂を用い
た多層回路基板を採用することにより、ガラスエポキシ
樹脂を用いた多層回路基板よりも、低コスト、短い製造
時間で、多くの層数を設けることが可能となったととも
に、多層回路基板における高機能化の可能性がさらに高
まってきている。Further, in recent years, various studies have been made on a multilayer circuit board using a thermoplastic resin film as an insulating material as a multilayer circuit board that is compatible with the above high integration and weight reduction. The multilayer circuit board using the thermoplastic resin film as an insulating material can not only achieve circuit integration, downsizing and weight reduction, but also has a shock resistance as compared with the multilayer circuit board using the glass epoxy resin as an insulating material. The productivity is improved, the molding time at the time of hot press molding can be shortened, the productivity is also advantageous, and the cost can be reduced. Japanese Unexamined Patent Publication No. 2000-38464 proposes a multilayer circuit board using a thermoplastic resin film as an insulating material, which is excellent in solder heat resistance and excellent in thermoforming at low temperatures. In the multilayer circuit board using the thermoplastic resin, each layer can be thinly formed as compared with the multilayer circuit board using the glass epoxy resin, and the cost and the manufacturing time can be further reduced in the manufacturing process. it can. Therefore, by adopting the multilayer circuit board using the thermoplastic resin as described above, it is possible to provide a large number of layers at a lower cost and a shorter manufacturing time than the multilayer circuit board using the glass epoxy resin. As a result, the possibility of higher functionality in multilayer circuit boards is increasing.
【０００５】一方、上記のような多数ピンの半導体素子
の形状としては、例えば、パッケージの下面に入出力端
子となるハンダのボールがマトリックス状に配置されて
なるＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）が採用さ
れている。上記のような高集積化された半導体素子にお
いては、各入出力ピンの入出力インピーダンスは半導体
素子の内部回路に応じて多種多様なものとなっている。
このような半導体素子を多層回路基板に実装して使用す
る際、半導体素子の各ピンの入出力インピーダンスと各
ピンに接続される配線のインピーダンスとが異なるとＥ
ＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆ
ｅｒｅｎｃｅ）や信号反射などが起こり半導体素子の誤
動作の原因となる。多層回路基板における配線のインピ
ーダンスは主に、その配線の幅と絶縁層の誘電率および
厚さにより決定されるが、従来は各導体層における配線
のインピーダンスは１つの多層回路基板内において、半
導体素子の各ピンの入出力インピーダンスとは無関係に
各導体層毎に異なっていたり、もしくは、例えば５０Ω
などの所定の値に統一されたものとなっていた。したが
って、各導体層の配線のインピーダンスと半導体素子に
おける各ピンの入出力インピーダンスとでマッチングを
とるため、半導体素子の各ピンに対して抵抗器やコイル
などの負荷を基板の表面に設ける必要があった。On the other hand, as the shape of the above-described semiconductor device having a large number of pins, for example, a BGA (ball grid array) in which solder balls to be input / output terminals are arranged in a matrix on the lower surface of the package is adopted. ing. In the highly integrated semiconductor device as described above, the input / output impedance of each input / output pin is various depending on the internal circuit of the semiconductor device.
When such a semiconductor element is mounted on a multilayer circuit board and used, if the input / output impedance of each pin of the semiconductor element and the impedance of the wiring connected to each pin are different, E
MI (electromagnetic interf
erence), signal reflection, etc., and cause malfunction of the semiconductor element. The impedance of the wiring in the multilayer circuit board is mainly determined by the width of the wiring and the dielectric constant and thickness of the insulating layer. Conventionally, the impedance of the wiring in each conductor layer is different from that of the semiconductor element in one multilayer circuit board. Irrespective of the input / output impedance of each pin, it is different for each conductor layer, or, for example, 50Ω
It was unified to a predetermined value such as. Therefore, in order to match the impedance of the wiring of each conductor layer with the input / output impedance of each pin in the semiconductor element, it is necessary to provide a load such as a resistor or coil on the surface of the substrate for each pin of the semiconductor element. It was
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記の
ように半導体素子の各ピン毎に抵抗器やコイルなどの負
荷を基板の表面に設けたのでは、必然的に半導体素子お
よびその他の素子を含めた全体の回路規模が拡大し、基
板面積が大きくなり、本来の多層回路基板の実装の高集
積化という目的を達成することが困難である。また、上
記のようなマッチングをとるための素子が必要となるた
めコストアップにもなる。However, if a load such as a resistor or coil is provided on the surface of the substrate for each pin of the semiconductor element as described above, the semiconductor element and other elements are necessarily included. In addition, the overall circuit scale is expanded, the board area is increased, and it is difficult to achieve the original purpose of high integration of the mounting of the multilayer circuit board. Further, since the element for taking the above matching is required, the cost is increased.
【０００７】本発明は、上記事情に鑑みてなされたもの
であり、複数の入出力インピーダンスを有する半導体素
子が実装される多層回路基板において、基板面積、コス
トの削減を図ることができる多層回路基板を提供するこ
とを目的とするものである。The present invention has been made in view of the above circumstances, and in a multilayer circuit board on which a semiconductor element having a plurality of input / output impedances is mounted, it is possible to reduce the board area and cost. It is intended to provide.
【０００８】[0008]
【課題を解決するための手段】本発明の多層回路基板
は、複数の絶縁層および配線層が交互に積層されてな
り、表面に複数の入出力インピーダンスを有する半導体
素子が実装される多層回路基板において、複数の配線層
のうち少なくとも２つの配線層の配線が、該２つの配線
層毎に半導体素子の入出力インピーダンスに応じた異な
る大きさのインピーダンスを有するものであることを特
徴とするものである。A multilayer circuit board according to the present invention comprises a plurality of insulating layers and wiring layers which are alternately laminated, and a semiconductor element having a plurality of input / output impedances is mounted on the surface thereof. The wiring of at least two wiring layers among the plurality of wiring layers has impedances of different magnitudes according to the input / output impedance of the semiconductor element for each of the two wiring layers. is there.
【０００９】上記「配線層」とは、例えば銅箔などから
形成されるものであり、信号線、電源ラインまたはＧＮ
Ｄラインなどの配線が形成される層である。The above-mentioned "wiring layer" is formed of, for example, copper foil or the like, and is a signal line, power supply line or GN.
This is a layer in which wiring such as a D line is formed.
【００１０】また、少なくとも２つの配線層の少なくと
も表裏いずれか一方に隣接する絶縁層の厚さが同じであ
り、少なくとも２つの配線層の配線の幅が、該２つの配
線層毎に異なるものとすることができる。In addition, the insulating layers adjacent to at least one of the front and back sides of at least two wiring layers have the same thickness, and the width of the wiring of at least two wiring layers is different for each of the two wiring layers. can do.
【００１１】また、少なくとも２つの配線層の配線の幅
が同じであり、少なくとも２つの配線層の少なくとも表
裏いずれか一方に隣接する絶縁層の厚さが、該絶縁層毎
に異なるものとすることができる。Further, the widths of the wirings of at least two wiring layers are the same, and the thickness of the insulating layer adjacent to at least one of the front and back sides of the at least two wiring layers is different for each insulating layer. You can
【００１２】また、絶縁層が、熱可塑性樹脂からなるも
のとすることができる。Further, the insulating layer may be made of a thermoplastic resin.
【００１３】上記「熱可塑性樹脂」としては、例えばは
んだ耐熱性に優れ、かつ低温での熱形成性（熱融着性）
に優れた熱可塑性樹脂を利用するのが望ましく、具体的
には、特定組成のポリアリールケトン樹脂と非結晶性ポ
リエーテルイミド樹脂とからなり、かつ特定の熱特性を
付与したものを利用することできる。The above-mentioned "thermoplastic resin" is, for example, excellent in solder heat resistance and has a low temperature thermoformability (heat fusion property).
It is desirable to use an excellent thermoplastic resin, and specifically, to use a thermoplastic resin having a specific composition and a non-crystalline polyetherimide resin, and having specific thermal characteristics. it can.
【００１４】また、絶縁層の厚さが、２５μｍ〜１００
μｍであるものとすることができる。The thickness of the insulating layer is 25 μm to 100 μm.
It can be μm.
【００１５】[0015]
【発明の効果】本発明の多層回路基板によれば、複数の
配線層のうち少なくとも２つの配線層の配線が、該２つ
の配線層毎に半導体素子の入出力インピーダンスに応じ
た異なる大きさのインピーダンスを有するので、半導体
素子の各ピンの入出力インピーダンスと配線とのインピ
ーダンスマッチングをとるための負荷を設ける必要がな
く、基板面積およびコストの削減を図ることができる。According to the multilayer circuit board of the present invention, the wirings of at least two wiring layers among the plurality of wiring layers have different sizes depending on the input / output impedance of the semiconductor element for each of the two wiring layers. Since it has impedance, it is not necessary to provide a load for impedance matching between the input / output impedance of each pin of the semiconductor element and the wiring, and the substrate area and cost can be reduced.
【００１６】また、少なくとも２つの配線層の少なくと
も表裏いずれか一方に隣接する絶縁層を同じ厚さで形成
し、上記少なくとも２つの配線層の配線を該２つの配線
層毎に異なる幅で形成するようにした場合、もしくは、
少なくとも２つの配線層の配線を同じ幅で形成し、少な
くとも２つの配線層の少なくとも表裏いずれか一方に隣
接する絶縁層を該絶縁層毎に異なる厚さで形成するよう
にした場合には、簡易な製造方法で配線のインピーダン
スを調整することができる。Insulating layers adjacent to at least one of the front and back sides of at least two wiring layers are formed with the same thickness, and the wirings of the at least two wiring layers are formed with different widths for each of the two wiring layers. If you do, or
When the wirings of at least two wiring layers are formed with the same width and the insulating layers adjacent to at least one of the front and back of the at least two wiring layers are formed with different thicknesses for each insulating layer The impedance of the wiring can be adjusted by various manufacturing methods.
【００１７】また、絶縁層を熱可塑性樹脂で形成するよ
うにした場合には、多層回路基板の厚さを薄くできると
ともに、その製造工程上、製造時間の短縮、コストの削
減を図ることができる。When the insulating layer is made of a thermoplastic resin, the thickness of the multilayer circuit board can be reduced, and the manufacturing process, the manufacturing time and the cost can be shortened. .
【００１８】また、絶縁層を２５μｍ〜１００μｍの厚
さで形成するようにした場合には、多層回路基板の厚さ
を薄くすることができるとともに、絶縁層の厚さが薄い
ので配線の幅を広くすることなく配線のインピーダンス
を低くすることができる。したがって、より集積度を高
めることができる。Further, when the insulating layer is formed to have a thickness of 25 μm to 100 μm, the thickness of the multilayer circuit board can be reduced and the thickness of the insulating layer is thin, so that the width of the wiring can be reduced. The impedance of the wiring can be lowered without increasing the width. Therefore, the degree of integration can be increased.
【００１９】[0019]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は本発明の多層回路基
板の概略構成図である。図１は本発明の多層回路基板の
側断面図である。また、図１は半導体素子１を実装した
本発明の多層回路基板を示すものである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic configuration diagram of a multilayer circuit board according to the present invention. FIG. 1 is a side sectional view of a multilayer circuit board according to the present invention. Further, FIG. 1 shows a multilayer circuit board of the present invention on which a semiconductor element 1 is mounted.
【００２０】本発明の多層回路基板は、図１に示すよう
に、熱可塑性樹脂からなる絶縁層１１〜１７、３層の信
号線層２１，２２，２３、２層のＶＣＣ層３１，３２お
よび２層のＧＮＤ層４１，４２から構成されるものであ
り、いわゆる７層基板と呼ばれるものである。As shown in FIG. 1, the multilayer circuit board of the present invention includes insulating layers 11-17 made of thermoplastic resin, three signal line layers 21, 22, 23, two VCC layers 31, 32 and It is composed of two layers of GND layers 41 and 42, and is a so-called 7-layer substrate.
【００２１】絶縁層１１〜１７は、はんだ耐熱性に優
れ、かつ低温での熱形成性（熱融着性）に優れた熱可塑
性樹脂フィルムからなるフィルム状の絶縁層である。具
体的には、特定組成のポリアリールケトン樹脂と非結晶
性ポリエーテルイミド樹脂とからなり、かつ特定の熱特
性を付与したフィルム状絶縁体からなるものである。ま
た、絶縁層１１〜１７は２５〜１００μｍの厚さで形成
することが可能であるが、本実施の形態では、全ての絶
縁層の厚さを５０μｍとする。また、その比誘電率がε
ｒ＝３．０のものを使用する。The insulating layers 11 to 17 are film-like insulating layers made of a thermoplastic resin film having excellent solder heat resistance and excellent thermoformability (heat fusion property) at low temperatures. Specifically, it is composed of a film-shaped insulator made of a polyarylketone resin having a specific composition and a non-crystalline polyetherimide resin and having a specific thermal property. The insulating layers 11 to 17 can be formed to have a thickness of 25 to 100 μm, but in this embodiment, the thickness of all the insulating layers is 50 μm. Also, its relative permittivity is ε
The one with r = 3.0 is used.
【００２２】また、絶縁層１１〜１７には、図１に示す
ように、信号線層２１，２２，２３、ＶＣＣ層３１，３
２およびＧＮＤ層４１，４２の中の所定の層同士を接続
するための通孔５０が設けられており、通孔５０には金
属ペーストが充填されている。In addition, as shown in FIG. 1, the insulating layers 11 to 17 include signal line layers 21, 22, 23 and VCC layers 31, 3 respectively.
A through hole 50 is provided for connecting predetermined layers of the 2 and GND layers 41, 42, and the through hole 50 is filled with a metal paste.
【００２３】信号線層２１，２２，２３、ＶＣＣ層３
１，３２およびＧＮＤ層４１，４２は、銅箔から形成さ
れており、それぞれ多層回路基板に実装される半導体素
子１に応じた所定の回路パターンが形成されている。Signal line layers 21, 22, 23 and VCC layer 3
1, 32 and GND layers 41, 42 are made of copper foil, and have predetermined circuit patterns corresponding to the semiconductor elements 1 mounted on the multilayer circuit board.
【００２４】次に、上記多層回路基板の製造方法につい
て説明する。Next, a method for manufacturing the above-mentioned multilayer circuit board will be described.
【００２５】まず、図２に示すように、フィルム状絶縁
体からなる絶縁層６１上に銅箔からなる導体層６２を熱
融着したフィルム状導体層６０を７枚形成する。そし
て、７枚のフィルム状導体層６０の各層毎にエッチング
処理を施すことにより、上記回路パターンを形成する。First, as shown in FIG. 2, seven film conductor layers 60 are formed by heat-sealing a conductor layer 62 made of copper foil on an insulating layer 61 made of a film insulator. Then, the circuit pattern is formed by performing an etching process on each of the seven film conductor layers 60.
【００２６】ここで、本実施の形態の多層回路基板に実
装される半導体素子１は多数ピンからなるものであり、
各ピンの入出力インピーダンスはそれぞれ異なる。した
がって、本実施の形態の多層回路基板においては、その
信号線のインピーダンスが上記各ピンの入出力インピー
ダンスに応じて異なるものとなるように絶縁層および信
号線が形成される。具体的には、本実施の形態の多層回
路基板は、上述したように絶縁層１１〜１７の厚さを全
て同じ厚さの５０μｍとしているので、信号線層２１，
２２，２３における信号線の幅を上記各ピンの入出力イ
ンピーダンスに応じて異なるものとすることにより、信
号線のインピーダンスを上記各ピンの入出力インピーダ
ンスに応じた値とする。例えば、図１の半導体素子１に
おけるピン１−３の出力インピーダンスが５０Ωであ
り、ピン１−３の入力インピーダンスが２５Ωである場
合には、ピン１−３は信号線層２１、信号線層２２、Ｖ
ＣＣ層３１、ＧＮＤ層４１および通孔５０を介して信号
線層２３に接続されるので、信号線層２３において上記
ピン１−３に接続される信号線は、そのインピーダンス
が５０Ωとなるような幅でエッチング処理される。ま
た、ピン１−５は信号線層２１および通孔５０を介して
信号線層２２に接続されているので、信号線層２２にお
いて上記ピン１−５に接続される信号線は、そのインピ
ーダンスが２５Ωとなるような幅でエッチング処理され
る。なお、信号線層２３における信号線のインピーダン
スは主に上記信号線の幅と信号線層２３に隣接する絶縁
層１４および絶縁層１５の厚さと誘電率によって決定さ
れ、信号線層２２における信号線のインピーダンスは主
に上記信号線の幅と信号線層２２に隣接する絶縁層１１
および絶縁層１２の厚さと誘電率によって決定する。ま
た、ピン１−２およびピン１−４は信号線層２１に接続
されているので、信号線層２１において上記ピン１−
２，１−４に接続される信号線も、そのインピーダンス
がそれぞれピン１−２，１−４の入出力インピーダンス
に合うような幅でエッチング処理される。なお、信号線
層２１における信号線のインピーダンスは主に上記信号
線の幅と信号線層２１に隣接する絶縁層１１の厚さと誘
電率によって決定される。Here, the semiconductor element 1 mounted on the multilayer circuit board according to the present embodiment has a large number of pins,
The input / output impedance of each pin is different. Therefore, in the multilayer circuit board of the present embodiment, the insulating layer and the signal line are formed so that the impedance of the signal line differs depending on the input / output impedance of each pin. Specifically, in the multilayer circuit board according to the present embodiment, since the insulating layers 11 to 17 have the same thickness of 50 μm as described above, the signal line layer 21,
By making the widths of the signal lines in 22 and 23 different according to the input / output impedance of each of the pins, the impedance of the signal line has a value corresponding to the input / output impedance of each of the pins. For example, when the output impedance of the pin 1-3 in the semiconductor device 1 of FIG. 1 is 50Ω and the input impedance of the pin 1-3 is 25Ω, the pin 1-3 has the signal line layer 21 and the signal line layer 22. , V
Since the signal line is connected to the signal line layer 23 via the CC layer 31, the GND layer 41 and the through hole 50, the signal line connected to the pin 1-3 in the signal line layer 23 has an impedance of 50Ω. The width is etched. Further, since the pins 1-5 are connected to the signal line layer 22 through the signal line layer 21 and the through holes 50, the impedance of the signal line connected to the pins 1-5 in the signal line layer 22 is Etching is performed with a width of 25Ω. The impedance of the signal line in the signal line layer 23 is mainly determined by the width of the signal line and the thickness and dielectric constant of the insulating layers 14 and 15 adjacent to the signal line layer 23. The impedance of the insulating layer 11 adjacent to the width of the signal line and the signal line layer 22 is mainly
And the thickness and dielectric constant of the insulating layer 12. Since the pins 1-2 and 1-4 are connected to the signal line layer 21, the pins 1-
The signal lines connected to 2, 1-4 are also etched so that their impedances match the input and output impedances of pins 1-2, 1-4, respectively. The impedance of the signal line in the signal line layer 21 is mainly determined by the width of the signal line, the thickness of the insulating layer 11 adjacent to the signal line layer 21, and the dielectric constant.
【００２７】また、半導体素子におけるピン１−１は、
信号線層２１，２２，２３、ＶＣＣ層３１、ＧＮＤ層４
１，４２および通孔５０を介してＶＣＣ層３２に接続さ
れているが、通常、半導体素子におけるＶＣＣピンの入
力インピーダンスはハイインピーダンスとなっており、
ＶＣＣピンに接続される配線のインピーダンスの影響を
受けることがないので、ＶＣＣ層３２における配線は、
そのインピーダンスを特に考慮してエッチング処理する
必要はない。Further, the pin 1-1 in the semiconductor element is
Signal line layers 21, 22, 23, VCC layer 31, GND layer 4
1, 42 and the through hole 50 are connected to the VCC layer 32, but normally the input impedance of the VCC pin in the semiconductor element is high impedance,
Since there is no influence of the impedance of the wiring connected to the VCC pin, the wiring in the VCC layer 32 is
It is not necessary to carry out the etching process in consideration of the impedance.
【００２８】上記のようにして７枚のフィルム状導体層
６０にそれぞれ回路パターンに応じたエッチング処理が
処理が施された後、レーザ加工により各フィルム状導体
層６０の絶縁層側に回路パターンに応じた穴が形成さ
れ、その穴に金属ペーストを充填することにより通孔５
０が形成される。After the seven film-like conductor layers 60 have been subjected to the etching treatment according to the circuit patterns as described above, the circuit patterns are formed on the insulating layer side of each film-like conductor layer 60 by laser processing. A corresponding hole is formed, and the through hole 5 is formed by filling the hole with a metal paste.
0 is formed.
【００２９】上記エッチング処理、通孔形成処理によ
り、図３に示すように、それぞれ回路パターンに応じた
配線が形成された処理済フィルム状導体層が７枚作成さ
れる。そして、これらの処理済フィルム状導体層が熱融
着により積層一体化され、図１に示すような多層回路基
板が得られる。なお、信号線層２２，２３、ＶＣＣ層３
１，３２およびＧＮＤ層４１，４２において、配線パタ
ーンの存在しない部分には、上記熱融着の際の熱および
圧力により上記各層に接する絶縁層の一部が充填され
る。By the above etching process and through hole forming process, as shown in FIG. 3, seven processed film-shaped conductor layers having wirings corresponding to the respective circuit patterns are formed. Then, these processed film-shaped conductor layers are laminated and integrated by heat fusion to obtain a multilayer circuit board as shown in FIG. The signal line layers 22 and 23 and the VCC layer 3
Parts of the wiring layers 1, 32 and the GND layers 41, 42 where no wiring pattern exists are filled with a part of the insulating layer in contact with each of the layers due to the heat and pressure during the heat fusion.
【００３０】本発明の多層回路基板によれば、複数の配
線層のうち少なくとも２つの配線層の配線が、該２つの
配線層毎に半導体素子の入出力インピーダンスに応じた
異なる大きさのインピーダンスを有するので、半導体素
子の各ピンの入出力インピーダンスと配線とのインピー
ダンスマッチングをとるための負荷を設ける必要がな
く、基板面積およびコストの削減を図ることができる。According to the multilayer circuit board of the present invention, the wirings of at least two wiring layers of the plurality of wiring layers have different impedances according to the input / output impedance of the semiconductor element for each of the two wiring layers. Since it has, it is not necessary to provide a load for impedance matching between the input / output impedance of each pin of the semiconductor element and the wiring, and the substrate area and cost can be reduced.
【００３１】また、上記実施の形態では、信号線層２
１，２３，２４の信号線のインピーダンスを調整するた
めに、信号線層２１，２３，２４の各層に隣接する絶縁
層の厚さを一定とし、信号線層２１，２３，２４におけ
る信号線の幅を異なるものとするようにしたが、信号線
層２１，２３，２４における信号線の幅を一定にし、信
号線層２１，２３，２４に隣接する絶縁層の厚さを変え
るようにしてもよい。さらに、絶縁層の比誘電率を変え
るようにしてもよい。Further, in the above embodiment, the signal line layer 2
In order to adjust the impedance of the signal lines of 1, 23, 24, the thickness of the insulating layer adjacent to each layer of the signal line layers 21, 23, 24 is made constant, and Although the widths are made different, the widths of the signal lines in the signal line layers 21, 23, 24 are made constant and the thickness of the insulating layer adjacent to the signal line layers 21, 23, 24 is changed. Good. Further, the relative dielectric constant of the insulating layer may be changed.
【００３２】また、上記実施の形態では、７層基板とし
たがこれに限らず、基板の厚さが許容できる範囲内で層
数を増やしてもよいし、減らしてもよい。In the above embodiment, the seven-layer substrate is used, but the number is not limited to this, and the number of layers may be increased or decreased within the allowable range of the thickness of the substrate.
【００３３】また、上記実施の形態では、信号線層２２
と信号線層２３の間にＶＣＣ層３１とＧＮＤ層４１を設
けるようにしたが、このような構成とすることにより信
号線層間の信号のクロストークなどを防止することがで
きる。しかしながら、本発明の多層回路基板は特に上記
ような構成に限定するものではない。In the above embodiment, the signal line layer 22 is used.
The VCC layer 31 and the GND layer 41 are provided between the signal line layer 23 and the signal line layer 23. With such a configuration, signal crosstalk between the signal line layers can be prevented. However, the multilayer circuit board of the present invention is not particularly limited to the above configuration.
【図１】本発明の多層回路基板の概略構成図FIG. 1 is a schematic configuration diagram of a multilayer circuit board according to the present invention.
【図２】フィルム状導体層を示す図FIG. 2 is a diagram showing a film conductor layer.
【図３】本発明の多層回路基板の製造過程を説明する図FIG. 3 is a diagram illustrating a manufacturing process of the multilayer circuit board of the present invention.
１ 半導体素子 １１，１２，１３，１４，１５，１６，１７ 絶縁層 ２１，２２，２３ 信号線層 ３１，３２ ＶＣＣ層 ４１，４２ ＧＮＤ層 ５０ 通孔 ６０ フィルム状導体層 1 Semiconductor element 11,12,13,14,15,16,17 Insulation layer 21,22,23 Signal line layer 31,32 VCC layer 41,42 GND layer 50 through holes 60 Film conductor layer
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E346 AA32 AA35 BB02 BB11 CC10 CC32 DD02 DD12 DD32 EE01 FF18 GG19 GG22 HH03 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5E346 AA32 AA35 BB02 BB11 CC10 CC32 DD02 DD12 DD32 EE01 FF18 GG19 GG22 HH03
Claims (5)
されてなり、表面に複数の入出力インピーダンスを有す
る半導体素子が実装される多層回路基板において、 前記複数の配線層のうち少なくとも２つの配線層の配線
が、該２つの配線層毎に前記半導体素子の入出力インピ
ーダンスに応じた異なる大きさのインピーダンスを有す
るものであることを特徴とする多層回路基板。1. A multi-layer circuit board having a plurality of insulating layers and wiring layers alternately laminated, and a semiconductor element having a plurality of input / output impedances mounted on a surface thereof, wherein at least two of the plurality of wiring layers are provided. A multilayer circuit board, wherein the wirings of the wiring layer have impedances of different magnitudes according to the input / output impedance of the semiconductor element for each of the two wiring layers.
も表裏いずれか一方に隣接する前記絶縁層の厚さが同じ
であり、 前記少なくとも２つの配線層の配線の幅が、該２つの配
線層毎に異なるものであることを特徴とする請求項１記
載の多層回路基板。2. The insulating layer adjacent to at least one of the front and back sides of the at least two wiring layers has the same thickness, and the width of the wiring of the at least two wiring layers is different for each of the two wiring layers. The multilayer circuit board according to claim 1, which is different.
が同じであり、 前記少なくとも２つの配線層の少なくとも表裏いずれか
一方に隣接する前記絶縁層の厚さが、該絶縁層毎に異な
るものであることを特徴とする請求項１記載の多層回路
基板。3. The wirings of the at least two wiring layers have the same width, and the thickness of the insulating layer adjacent to at least one of the front and back sides of the at least two wiring layers is different for each insulating layer. The multilayer circuit board according to claim 1, wherein
のであることを特徴とする請求項１から３いずれか１項
記載の多層回路基板。4. The multilayer circuit board according to claim 1, wherein the insulating layer is made of a thermoplastic resin.
μｍであることを特徴とする請求項１から４いずれか１
項記載の多層回路基板。5. The insulating layer has a thickness of 25 μm to 100 μm.
μm, any one of claims 1 to 4 characterized in that
The multilayer circuit board according to the item.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002062832A JP2003264254A (en) | 2002-03-08 | 2002-03-08 | Multilayer circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002062832A JP2003264254A (en) | 2002-03-08 | 2002-03-08 | Multilayer circuit board |
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| Publication Number | Publication Date |
|---|---|
| JP2003264254A true JP2003264254A (en) | 2003-09-19 |
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| JP2002062832A Pending JP2003264254A (en) | 2002-03-08 | 2002-03-08 | Multilayer circuit board |
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| Country | Link |
|---|---|
| JP (1) | JP2003264254A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223332A (en) * | 2004-02-04 | 2005-08-18 | Internatl Business Mach Corp <Ibm> | Multilayer module |
| JP2006128688A (en) * | 2004-10-26 | 2006-05-18 | Toshiba Corp | Method and system for power supply network of semiconductor device |
-
2002
- 2002-03-08 JP JP2002062832A patent/JP2003264254A/en active Pending
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| JP2006128688A (en) * | 2004-10-26 | 2006-05-18 | Toshiba Corp | Method and system for power supply network of semiconductor device |
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